エッチングで形成された溝を用いて厚い誘電体領域を形成する方法
【課題】エピタキシアル沈着工程だけを用いて製造される縁部端子領域を有する高電圧半導体ディバイスを提供すること。
【解決手段】半導体ディバイスの製造方法は相互に対向する第１及び第２の主表面を有する半導体基板を設けることを含む。この方法は、上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを設けることを含む。この方法は、また、各溝の両側壁と底部とを酸化し、ドープされた酸化物を各溝ならびに第１および第２メサの頂部に沈着させて、沈着せられた酸化物が流動して、各第１メサのシリコンが完全に二酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることを含む。
【解決手段】半導体ディバイスの製造方法は相互に対向する第１及び第２の主表面を有する半導体基板を設けることを含む。この方法は、上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを設けることを含む。この方法は、また、各溝の両側壁と底部とを酸化し、ドープされた酸化物を各溝ならびに第１および第２メサの頂部に沈着させて、沈着せられた酸化物が流動して、各第１メサのシリコンが完全に二酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、“エッチングで形成された溝を用いて厚い誘電体領域を形成する方法”と称する、２００３年１２月１９日出願された米国仮特願第６０／５３１,３７３の優先権を主張する。
【背景技術】
【０００２】
本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体ディバイスの製造方法、特に、作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適したＭＯＳゲート半導体である半導体ディバイスに関するものである。
【０００３】
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr.Xingbi Chen)による超接合ディバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
【０００４】
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電型の半導体本体は、他の導電型の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト(漂流)領域が結合されている。
【０００５】
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
【０００６】
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電型の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電型のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電型の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電型のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電型の積層された半導体層と、第２導電型の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５,２１６,２７５号
【特許文献２】米国特許第６,４１０,９５８号
【特許文献３】米国特許第６,３００,１７１号
【特許文献４】米国特許第６,３０７,２４６号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
また、エピタキシアル沈着工程だけを用いて製造される縁部端子領域を有する高電圧半導体ディバイスを提供することが望ましい。
【課題を解決するための手段】
【０００９】
簡単に述べると、本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体ディバイスの製造方法からなる。上記の半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有する。この方法は、上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを設けることを含む。各溝は、隣接するメサ同士の間に位置し、その全長に渡ってほぼ等しい幅を有する。第１メサは、第２メサより実質的に小さい幅を有する。この方法は、また、各溝の両側壁と底部とを酸化し、ドープされた酸化物を各溝および第１および第２メサの頂部に沈着させて、沈着せられた酸化物が流動して、各第１メサのシリコンが完全に２酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ２酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることを含む。
【００１０】
本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体ディバイスの製造方法からなる。上記の半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有する。この方法は、上記の半導体基板に少なくとも１つの溝と、少なくとも１つの第１メサおよび少なくとも１つの第２メサとを設けることを含む。上記の少なくとも１つの溝は、隣接するメサ同士の間に位置し、上記の少なくとも１つの第１メサは、上記の少なくとも１つの第２メサより実質的に小さい幅を有する。各メサは、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、第１主表面に対し所定の傾斜を維持する側壁面を備え、各溝はほぼ等しい幅を有すると共に上記の複数個の溝の各々もほぼ等しい幅を有し、各メサ領域は、１つの溝によって囲まれている。この方法は、また、第２導電型のドーパントを、各メサの側壁面に斜めに打込み、各メサの側壁面に第１ドープ領域を形成する。この第２導電型の第１ドープ領域は強くドープされた領域より低いドープ濃度を有し、各溝の深さ方向に沿って位置するＰ−Ｎ接合を提供する。更にまた、この方法は各溝の底部および側壁を酸化して、底部酸化物層を形成し、この底部酸化物層を、フォスホシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)およびボロフォスホシリケート・グラス(ＢＰＳＧ)を含むグループから選ばれ、ドープされた二酸化ケイ素を用いて各溝に沈着させ、沈着せられた酸化物が流動して、少なくとも１つの第１メサのシリコンが完全に二酸化ケイ素に変換し、少なくとも１つの第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させて、半導体ディバイスの頂面を平坦化することを含む。
【００１１】
本発明は、また、半導体基板と、少なくとも複数個の溝にドープされた酸化物層とを含む半導体ディバイスからなる。上記の半導体基板は、相互に対向する第１及び第２の主表面と、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域と、第１主表面に近接して、第１導電型の軽くドープされた領域とを有する。上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含む。上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置する。上記の第１メサは完全に２酸化ケイ素で形成され、第２メサの一部分は二酸化ケイ素そして一部分はシリコンから形成されている。
【図面の簡単な説明】
【００１２】
【図１】高電圧金属酸化物半導体電磁界効果トランジスタ(MOSFET)を製造するための半導体ウエハの部分断面図である。
【図２】溝を作成するエッチング工程後の半導体ウエハの部分断面図である。
【図３】図２の半導体ウエハの部分平面図である。
【図４】イオン打込み工程が行われた図２の部分断面図である。
【図５】酸化工程後の図４の半導体ウエハの部分断面図である。
【図６】ドープされたグラスの層の沈着後の図５の部分断面図である。
【図７】酸化と再流動との組合わせ工程後の図６の半導体ウエハの部分断面図である。
【図８】シリコン柱の頂部から酸化物を除去した平坦化工程後の半導体ウエハの部分断面図である。
【発明を実施するための形態】
【００１３】
上記の要約ならびに本発明の好ましい実施例の以下の詳細な記載は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されている正確なディバイスおよび器具に限定されるものではない。
【００１４】
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限るものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中の対応個所で使われている“ａ”の言葉は“少なくとも１つの”を意味する。
【００１５】
図１には、Ｎ＋基板３とＮ−のドープされたエピタキシアル層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、また、その反対も可能であることと、Ｐ＋基板上にＰ形エピタキシィを用いて製造されたＰチャネルＭＯＳＦＥＴも機能的には正しい(即ち、第１あるいは第２導電型を用いると言っている。）ことが分かる。絶縁ゲートバイポーラトランジスタ(ＩＧＢＴｓ)等のＭＯＳゲートディバイスは、また、Ｐ＋のドープされた基板上にＮ形のエピタキシアル層を置いて(反対も可)エピタキシアルウエハで作製することもできる。然し、明細書全体を明確にしておくため、ＮチャネルのＭＯＳＦＥＴの作製のみについて十分に記載する。
【００１６】
図２には、当業界で周知の技術を用いて、エピタキシアル層５がエッチングされて、溝が、基板３と、エピタキシアル層５と間の界面に接近しているが、ディバイスの破壊に影響する距離よりは遠くなるよう溝を形成してある。このエッチング方法で、溝９、第１メサ７および第２メサ１１が形成されている。第１メサ７は、ここに記載されている方法工程中二酸化ケイ素に変換されるので“捨てメサ”と言う。第２メサ１１は、この方法で製造される各トランジスタ・セルのための電圧維持層を形成するため用いられる“ディバイスメサ”である。矢印１３で示されているように、メサ７は、所謂“端子領域”あるいは“縁部端子領域”に位置し、メサ１１は、矢印１５で示すように、“作動領域”に位置する。メサ７と１１の両タイプとも、溝のエッチング工程中マスク層としての役割をなす誘電体層を備える。
【００１７】
図３は、図２の平面図で、ここには複数個のディバイスメサ１１と捨てメサ７が示されている。メサ１１はメサ７より幅が広いのが分かる。酸化工程中捨てメサ７は完全に二酸化ケイ素に変換されるのに対し、メサ１１はその１部だけが二酸化ケイ素に変換されるので、この幅の相異は必要である。然し、メサ７と１１に隣接する溝９の幅はほぼ同じである。
【００１８】
必要なら、最初の溝を形成するエッチングの後、以下の工程の１つ以上を用いて、各溝９の側壁を平滑にする。
・溝の表面からシリコンの薄層(約１００〜１,０００Å)を除去するため等方性(isotropic)プラズマ・エッチングが用いられる。
・捨て二酸化シリコン層を溝９の表面で成長させ、ついで、バッファ酸化物エッチングあるいは希釈フッ化水素エッチング等のエッチング法を用いて除去する。
【００１９】
これらの技術のいずれかあるいは両方を用いると溝の角は丸くなり表面は滑らかになると共に、残存するストレスや望ましくない混入物を除去できる。
【００２０】
溝９の側壁をド−プするのに用いられる幾つかの技術がある。これらの１つを、明細書の後半部で論じる。図４に進むと、イオンビームに対してウエハは少し傾けられているが、マスク工程の必要はなく、メサ１１と７との所定側壁にホウ素が、打込み矢印(Ｂ)で示されているように打込まれる。打込み角度は、２度と１２度との間であるが、ホウ素(Ｂ)の打込み角度は、溝9の幅(Ａ)と深さ(Ｄ)とにより決定される。
【００２１】
図５に関し、打込まれたドーパントの拡散の後、通常蒸気中で行われる酸化工程を行う。この工程では、メサ７、１１はＮ形およびＰ形ドーパントを含み、二酸化ケイ素１２３で囲まれる柱２５、２７に変換される。各酸化物メサ同士の間に小さな間隙３３を残し、第１酸化の後捨てメサ７を完全に酸化しないことが好ましい。この間隙３３も、また、頂部のほうが僅かに広いが、その後フォスフォシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)あるいはボロフォスフォシリケート・グラス(ＢＰＳＧ)等のドープされた二酸化ケイ素が部分的に充填される。その他の類似の酸化物材料も使用可能である。この工程が図６に示されている。
【００２２】
図７では、ドープされた二酸化ケイ素１２５が、沈着されたグラス中のドーパントのドープ濃度およびドープ形により、酸化雰囲気中で、約８００℃および１０００℃の間の温度まで加熱されている。熱と酸化雰囲気とが組み合って、メサ１１のシリコンの１部は変換されないままであるが、メサ７に残っているシリコンを二酸化ケイ素に変換する。そして、ドープされた流動グラスと、メサ７に残っているシリコンの変換により生じた酸化物との組合わせものが全ての間隙３３を充填する。
【００２３】
溝９の幅(Ａ)とメサは任意ではない。シリコンの酸化では、生じる二酸化ケイ素の各０.１マイクロメータあるいはミクロン(μｍ)に対し、約０.０４５０ミクロンのシリコンが消費される。よって、幅(Ａ)の各溝９を充填するために消費されるシリコンの量は０.４５Ａ(２つの対向する溝の各側壁から来る量の１／２である)。消費される酸化物の量に対する溝幅(Ａ)の比率は(１.０−０.４５)／０.４５＝０.５５／０.４５＝１.２２２であるので、各溝は、最小で、エッチング工程直後の捨てメサ７より１.２２倍広くなくてはならない。沈着せられた酸化物により酸化物の厚さが追加できるように、熱で成長した酸化物は溝９の全酸化物の７０％と９５％との間でなければならない。所定の溝幅(Ａ)に対しては、捨てメサ７は、エッチング工程直後の溝幅(Ａ)の約０.３２(０.７ｘ０.４５)と０.４３(０.９５ｘ０．４５)との間でなければならない。通常、溝幅(Ａ)は、６００ボルトの破壊電圧(Ｖｂ)に対し０.５μｍから５.０μｍの範囲内である。
【００２４】
この時点で、Ｎ／Ｐドープ柱２７の頂部を覆っている誘電体層１２９(図７)を部分的にあるいは完全に除去するためエッチングする。誘導体層１２９の厚さは、文字“Ｔ”で示されており、約０．５〜３.０μｍである。用いられるエッチング法および表面の平坦さにより、酸化物の沈着はエッチング工程を行う前に必要かもしれない。この酸化物層の沈着はＴＥＯＳ酸化物沈着法を含む多数の技術のうちの１つを用いて行うことができる。ＴＥＯＳとは、酸化物層(図示略)を沈着するため用いられる化学的テトラエチルオルトシリケート(ＴＥＯＳ)のことを言う。あるいは、酸化物層は、ＳＯＧあるいはその他どんな沈着された酸化物層でもよい。
【００２５】
また、平坦化工程は、化学機械的平坦化法(ＣＭＰ)を用いて行われる。図８は、誘電体被覆１２９が表面から除去され、Ｎ／Ｐドープ柱２７’の頂部が、トランジスタのディバイス特徴を形成するため露出されているのを示す。また、ウエハを平坦化し、柱の頂部の酸化物層を残すことも出来る。高電圧ＭＯＳゲートディバイスは、端子領域に厚い酸化物の領域と、Ｎ形およびＰ形の両ドーパントを含むシリコン柱とを有する基板を用いて、周知の製造技術およびディバイス幾何学により製造される。
【００２６】
上記より、本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体ディバイスの製造方法およびＭＯＳゲート電力半導体に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
【技術分野】
【０００１】
本願は、“エッチングで形成された溝を用いて厚い誘電体領域を形成する方法”と称する、２００３年１２月１９日出願された米国仮特願第６０／５３１,３７３の優先権を主張する。
【背景技術】
【０００２】
本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体ディバイスの製造方法、特に、作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適したＭＯＳゲート半導体である半導体ディバイスに関するものである。
【０００３】
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr.Xingbi Chen)による超接合ディバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
【０００４】
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電型の半導体本体は、他の導電型の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト(漂流)領域が結合されている。
【０００５】
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
【０００６】
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電型の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電型のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電型の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電型のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電型の積層された半導体層と、第２導電型の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５,２１６,２７５号
【特許文献２】米国特許第６,４１０,９５８号
【特許文献３】米国特許第６,３００,１７１号
【特許文献４】米国特許第６,３０７,２４６号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
また、エピタキシアル沈着工程だけを用いて製造される縁部端子領域を有する高電圧半導体ディバイスを提供することが望ましい。
【課題を解決するための手段】
【０００９】
簡単に述べると、本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体ディバイスの製造方法からなる。上記の半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有する。この方法は、上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを設けることを含む。各溝は、隣接するメサ同士の間に位置し、その全長に渡ってほぼ等しい幅を有する。第１メサは、第２メサより実質的に小さい幅を有する。この方法は、また、各溝の両側壁と底部とを酸化し、ドープされた酸化物を各溝および第１および第２メサの頂部に沈着させて、沈着せられた酸化物が流動して、各第１メサのシリコンが完全に２酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ２酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることを含む。
【００１０】
本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体ディバイスの製造方法からなる。上記の半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有する。この方法は、上記の半導体基板に少なくとも１つの溝と、少なくとも１つの第１メサおよび少なくとも１つの第２メサとを設けることを含む。上記の少なくとも１つの溝は、隣接するメサ同士の間に位置し、上記の少なくとも１つの第１メサは、上記の少なくとも１つの第２メサより実質的に小さい幅を有する。各メサは、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、第１主表面に対し所定の傾斜を維持する側壁面を備え、各溝はほぼ等しい幅を有すると共に上記の複数個の溝の各々もほぼ等しい幅を有し、各メサ領域は、１つの溝によって囲まれている。この方法は、また、第２導電型のドーパントを、各メサの側壁面に斜めに打込み、各メサの側壁面に第１ドープ領域を形成する。この第２導電型の第１ドープ領域は強くドープされた領域より低いドープ濃度を有し、各溝の深さ方向に沿って位置するＰ−Ｎ接合を提供する。更にまた、この方法は各溝の底部および側壁を酸化して、底部酸化物層を形成し、この底部酸化物層を、フォスホシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)およびボロフォスホシリケート・グラス(ＢＰＳＧ)を含むグループから選ばれ、ドープされた二酸化ケイ素を用いて各溝に沈着させ、沈着せられた酸化物が流動して、少なくとも１つの第１メサのシリコンが完全に二酸化ケイ素に変換し、少なくとも１つの第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させて、半導体ディバイスの頂面を平坦化することを含む。
【００１１】
本発明は、また、半導体基板と、少なくとも複数個の溝にドープされた酸化物層とを含む半導体ディバイスからなる。上記の半導体基板は、相互に対向する第１及び第２の主表面と、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域と、第１主表面に近接して、第１導電型の軽くドープされた領域とを有する。上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含む。上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置する。上記の第１メサは完全に２酸化ケイ素で形成され、第２メサの一部分は二酸化ケイ素そして一部分はシリコンから形成されている。
【図面の簡単な説明】
【００１２】
【図１】高電圧金属酸化物半導体電磁界効果トランジスタ(MOSFET)を製造するための半導体ウエハの部分断面図である。
【図２】溝を作成するエッチング工程後の半導体ウエハの部分断面図である。
【図３】図２の半導体ウエハの部分平面図である。
【図４】イオン打込み工程が行われた図２の部分断面図である。
【図５】酸化工程後の図４の半導体ウエハの部分断面図である。
【図６】ドープされたグラスの層の沈着後の図５の部分断面図である。
【図７】酸化と再流動との組合わせ工程後の図６の半導体ウエハの部分断面図である。
【図８】シリコン柱の頂部から酸化物を除去した平坦化工程後の半導体ウエハの部分断面図である。
【発明を実施するための形態】
【００１３】
上記の要約ならびに本発明の好ましい実施例の以下の詳細な記載は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されている正確なディバイスおよび器具に限定されるものではない。
【００１４】
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限るものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中の対応個所で使われている“ａ”の言葉は“少なくとも１つの”を意味する。
【００１５】
図１には、Ｎ＋基板３とＮ−のドープされたエピタキシアル層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、また、その反対も可能であることと、Ｐ＋基板上にＰ形エピタキシィを用いて製造されたＰチャネルＭＯＳＦＥＴも機能的には正しい(即ち、第１あるいは第２導電型を用いると言っている。）ことが分かる。絶縁ゲートバイポーラトランジスタ(ＩＧＢＴｓ)等のＭＯＳゲートディバイスは、また、Ｐ＋のドープされた基板上にＮ形のエピタキシアル層を置いて(反対も可)エピタキシアルウエハで作製することもできる。然し、明細書全体を明確にしておくため、ＮチャネルのＭＯＳＦＥＴの作製のみについて十分に記載する。
【００１６】
図２には、当業界で周知の技術を用いて、エピタキシアル層５がエッチングされて、溝が、基板３と、エピタキシアル層５と間の界面に接近しているが、ディバイスの破壊に影響する距離よりは遠くなるよう溝を形成してある。このエッチング方法で、溝９、第１メサ７および第２メサ１１が形成されている。第１メサ７は、ここに記載されている方法工程中二酸化ケイ素に変換されるので“捨てメサ”と言う。第２メサ１１は、この方法で製造される各トランジスタ・セルのための電圧維持層を形成するため用いられる“ディバイスメサ”である。矢印１３で示されているように、メサ７は、所謂“端子領域”あるいは“縁部端子領域”に位置し、メサ１１は、矢印１５で示すように、“作動領域”に位置する。メサ７と１１の両タイプとも、溝のエッチング工程中マスク層としての役割をなす誘電体層を備える。
【００１７】
図３は、図２の平面図で、ここには複数個のディバイスメサ１１と捨てメサ７が示されている。メサ１１はメサ７より幅が広いのが分かる。酸化工程中捨てメサ７は完全に二酸化ケイ素に変換されるのに対し、メサ１１はその１部だけが二酸化ケイ素に変換されるので、この幅の相異は必要である。然し、メサ７と１１に隣接する溝９の幅はほぼ同じである。
【００１８】
必要なら、最初の溝を形成するエッチングの後、以下の工程の１つ以上を用いて、各溝９の側壁を平滑にする。
・溝の表面からシリコンの薄層(約１００〜１,０００Å)を除去するため等方性(isotropic)プラズマ・エッチングが用いられる。
・捨て二酸化シリコン層を溝９の表面で成長させ、ついで、バッファ酸化物エッチングあるいは希釈フッ化水素エッチング等のエッチング法を用いて除去する。
【００１９】
これらの技術のいずれかあるいは両方を用いると溝の角は丸くなり表面は滑らかになると共に、残存するストレスや望ましくない混入物を除去できる。
【００２０】
溝９の側壁をド−プするのに用いられる幾つかの技術がある。これらの１つを、明細書の後半部で論じる。図４に進むと、イオンビームに対してウエハは少し傾けられているが、マスク工程の必要はなく、メサ１１と７との所定側壁にホウ素が、打込み矢印(Ｂ)で示されているように打込まれる。打込み角度は、２度と１２度との間であるが、ホウ素(Ｂ)の打込み角度は、溝9の幅(Ａ)と深さ(Ｄ)とにより決定される。
【００２１】
図５に関し、打込まれたドーパントの拡散の後、通常蒸気中で行われる酸化工程を行う。この工程では、メサ７、１１はＮ形およびＰ形ドーパントを含み、二酸化ケイ素１２３で囲まれる柱２５、２７に変換される。各酸化物メサ同士の間に小さな間隙３３を残し、第１酸化の後捨てメサ７を完全に酸化しないことが好ましい。この間隙３３も、また、頂部のほうが僅かに広いが、その後フォスフォシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)あるいはボロフォスフォシリケート・グラス(ＢＰＳＧ)等のドープされた二酸化ケイ素が部分的に充填される。その他の類似の酸化物材料も使用可能である。この工程が図６に示されている。
【００２２】
図７では、ドープされた二酸化ケイ素１２５が、沈着されたグラス中のドーパントのドープ濃度およびドープ形により、酸化雰囲気中で、約８００℃および１０００℃の間の温度まで加熱されている。熱と酸化雰囲気とが組み合って、メサ１１のシリコンの１部は変換されないままであるが、メサ７に残っているシリコンを二酸化ケイ素に変換する。そして、ドープされた流動グラスと、メサ７に残っているシリコンの変換により生じた酸化物との組合わせものが全ての間隙３３を充填する。
【００２３】
溝９の幅(Ａ)とメサは任意ではない。シリコンの酸化では、生じる二酸化ケイ素の各０.１マイクロメータあるいはミクロン(μｍ)に対し、約０.０４５０ミクロンのシリコンが消費される。よって、幅(Ａ)の各溝９を充填するために消費されるシリコンの量は０.４５Ａ(２つの対向する溝の各側壁から来る量の１／２である)。消費される酸化物の量に対する溝幅(Ａ)の比率は(１.０−０.４５)／０.４５＝０.５５／０.４５＝１.２２２であるので、各溝は、最小で、エッチング工程直後の捨てメサ７より１.２２倍広くなくてはならない。沈着せられた酸化物により酸化物の厚さが追加できるように、熱で成長した酸化物は溝９の全酸化物の７０％と９５％との間でなければならない。所定の溝幅(Ａ)に対しては、捨てメサ７は、エッチング工程直後の溝幅(Ａ)の約０.３２(０.７ｘ０.４５)と０.４３(０.９５ｘ０．４５)との間でなければならない。通常、溝幅(Ａ)は、６００ボルトの破壊電圧(Ｖｂ)に対し０.５μｍから５.０μｍの範囲内である。
【００２４】
この時点で、Ｎ／Ｐドープ柱２７の頂部を覆っている誘電体層１２９(図７)を部分的にあるいは完全に除去するためエッチングする。誘導体層１２９の厚さは、文字“Ｔ”で示されており、約０．５〜３.０μｍである。用いられるエッチング法および表面の平坦さにより、酸化物の沈着はエッチング工程を行う前に必要かもしれない。この酸化物層の沈着はＴＥＯＳ酸化物沈着法を含む多数の技術のうちの１つを用いて行うことができる。ＴＥＯＳとは、酸化物層(図示略)を沈着するため用いられる化学的テトラエチルオルトシリケート(ＴＥＯＳ)のことを言う。あるいは、酸化物層は、ＳＯＧあるいはその他どんな沈着された酸化物層でもよい。
【００２５】
また、平坦化工程は、化学機械的平坦化法(ＣＭＰ)を用いて行われる。図８は、誘電体被覆１２９が表面から除去され、Ｎ／Ｐドープ柱２７’の頂部が、トランジスタのディバイス特徴を形成するため露出されているのを示す。また、ウエハを平坦化し、柱の頂部の酸化物層を残すことも出来る。高電圧ＭＯＳゲートディバイスは、端子領域に厚い酸化物の領域と、Ｎ形およびＰ形の両ドーパントを含むシリコン柱とを有する基板を用いて、周知の製造技術およびディバイス幾何学により製造される。
【００２６】
上記より、本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体ディバイスの製造方法およびＭＯＳゲート電力半導体に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
【特許請求の範囲】
【請求項１】
半導体ディバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有するとともに、第１主表面に近接して、第１導電型の軽くドープされた領域を有し、
上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを形成し、各溝は、隣接するメサ同士の間に位置してその全長にわたってほぼ等しい幅を有し、第１メサは第２メサより実質的に小さい幅を有しており、
各溝の両側壁と底部とを酸化し、
ドープされた酸化物を各溝ならびに第１および第２メサの頂部に沈着させ、
沈着した酸化物が流動して、各第１メサのシリコンが完全に二酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることからなるもの。
【請求項２】
請求項１に記載の半導体ディバイスの製造方法であって
上記の半導体ディバイスは、作動領域と端子領域とを含み、作動領域の溝はメサと、強くドープされた領域に向け、第１主表面から第１深さ方向まで伸びる第１延長部分とを備え、各メサは、第１主表面に対し所定の傾斜を維持する側壁面を有し、上記の方法が、
側壁を酸化する前に、半導体基板の第１および第２メサのうちの少なくとも１つのメサに、第２導電型のドーパントを１つの溝の側壁面において打込み、第１および第２メサの上記少なくとも１つのメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第２導電型の第１領域を形成して少なくとも１つの溝の深さ方向に沿って位置するＰＮ接合を設けることからなるもの。
【請求項３】
請求項１に記載の半導体ディバイスの製造方法であって、更に、
熱酸化および再流動の工程に続いて半導体ディバイスの頂面を平坦化することからなるもの。
【請求項４】
請求項１に記載の半導体ディバイスの製造方法であって、
沈着されたドープ酸化物がホウ素、リンおよびホウ素とリンとの組合わせ物のうちの１つを含むもの。
【請求項５】
請求項１に記載の半導体ディバイスの製造方法であって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項６】
請求項１に記載の半導体ディバイスの製造方法であって、
沈着せられた酸化物が最初の溝幅の１／２の約５％と３０％との間の厚さを有するもの。
【請求項７】
請求項１に記載の半導体ディバイスの製造方法であって、
溝の頂部が底部より約１％から１０％広いもの。
【請求項８】
半導体ディバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有し、
上記の半導体基板に少なくとも１つの溝と、少なくとも１つの第１メサおよび少なくとも１つの第２メサとを設け、上記の少なくとも１つの溝は、隣接するメサ同士の間に位置し、上記の少なくとも１つの第１メサは、上記の少なくとも１つの第２メサより実質的に小さい幅を有し、各メサは、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、各溝はほぼ等しい幅を有すると共に上記の複数個の溝の各々もほぼ等しい幅を有し、各メサ領域は、１つの溝によって囲まれていて、
第２導電型のドーパントを、各メサの側壁面に打込み、各メサの側壁面に強くドープされた領域より低いドープ濃度を有する第２導電型の第１ドープ領域を形成し、
各溝の底部および側壁を酸化して、底部酸化物層を形成し、
この底部酸化物層を、フォスホシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)およびボロフォスホシリケート・グラス(ＢＰＳＧ)を含むグループから選ばれ、ドープされた二酸化ケイ素を用いて各溝に沈着させ、
沈着せられた酸化物が流動して、少なくとも１つの第１メサのシリコンが完全に二酸化ケイ素に変換し、少なくとも１つの第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させて、半導体ディバイスの頂面を平坦化することからなるもの。
【請求項９】
請求項８に記載の半導体ディバイスの製造方法であって、更に、
熱酸化および再流動の工程に続いて半導体ディバイスの頂面を平坦化することからなるもの。
【請求項１０】
請求項８に記載の半導体ディバイスの製造方法であって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項１１】
請求項８に記載の半導体ディバイスの製造方法であって、
沈着せられた酸化物層が最初の溝幅の１／２の約５％と３０％との間の厚さを有するもの。
【請求項１２】
請求項８に記載の半導体ディバイスの製造方法であって、
溝の頂部が底部より広いもの。
【請求項１３】
半導体ディバイスであって、
相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有するものであって、
上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含み、上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置し、上記の第１メサは完全に二酸化ケイ素で形成され、第２メサの一部分は二酸化ケイ素そして一部分はシリコンから形成されており、
ドープされた酸化物層が少なくとも複数個の溝内にあるもの。
【請求項１４】
請求項１３に記載の半導体ディバイスであって、ＰＮ接合が複数個の溝の深さ方向に沿って位置するもの。
【請求項１５】
請求項１３に記載の半導体ディバイスであって、
ドープされた酸化物がホウ素とリンとの少なくとも１つを含むもの。
【請求項１６】
請求項１３に記載の半導体ディバイスであって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項１７】
請求項８に記載の半導体ディバイスの製造方法であって、
各メサが、第１主表面に対し所定傾斜を維持する側壁面を有するもの。
【請求項１８】
請求項８に記載の半導体ディバイスの製造方法であって、
第２導電型のドーパントが所定打込み角度で打込まれるもの。
【請求項１９】
請求項１に記載の半導体ディバイスの製造方法により形成される半導体ディバイス。
【請求項２０】
請求項８に記載の半導体ディバイスの製造方法により形成される半導体ディバイス。
【請求項２１】
半導体ディバイスであって、
相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の第１ドープ領域を有し、第１主表面に近接して、第１あるいは第２導電型の第１ドープ領域を有するものであって、
上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含み、上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置し、上記の第１メサは完全に二酸化ケイ素で形成され、第２メサの１部分は二酸化ケイ素そして一部分はシリコンから形成されており、
ドープされた酸化物層が少なくとも複数個の溝内にあるもの。
【請求項２２】
請求項２１に記載の半導体ディバイスであって、ＰＮ接合が複数個の溝の深さ方向に沿って位置するもの。
【請求項２３】
請求項２１の半導体ディバイスであって、
ドープされた酸化物がホウ素とリンとの少なくとも１つを含むもの。
【請求項２４】
請求項２１に記載の半導体ディバイスであって、
溝が、約０.５と５.０ミクロメータとの間の幅を有するもの。
【請求項２５】
請求項２１に記載の半導体ディバイスであって、
溝の頂部が底部より約１％から１０％広いもの。
【請求項２６】
請求項２１に記載の半導体ディバイスであって、
高電圧金属酸化物半導体電解効果トランジスタ(ＭＯＳＦＥＴ)と高電圧絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)とのうちの１つを形成するため用いられるもの。
【請求項２７】
請求項２１の半導体ディバイスであって、
溝が、第１主表面から、第１ドープ領域と第２ドープ領域の界面までの全ての距離に亘って延びるもの。
【請求項２８】
請求項２１に記載の半導体ディバイスであって、
溝が、第１主表面から、第１ドープ領域と第２ドープ領域の界面から離れた、第１ドープ領域内の位置まで延びるもの。
【請求項１】
半導体ディバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有するとともに、第１主表面に近接して、第１導電型の軽くドープされた領域を有し、
上記の半導体基板に少なくとも１つの溝と、第１メサおよび第２メサとを形成し、各溝は、隣接するメサ同士の間に位置してその全長にわたってほぼ等しい幅を有し、第１メサは第２メサより実質的に小さい幅を有しており、
各溝の両側壁と底部とを酸化し、
ドープされた酸化物を各溝ならびに第１および第２メサの頂部に沈着させ、
沈着した酸化物が流動して、各第１メサのシリコンが完全に二酸化ケイ素に変換し、各第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させることからなるもの。
【請求項２】
請求項１に記載の半導体ディバイスの製造方法であって
上記の半導体ディバイスは、作動領域と端子領域とを含み、作動領域の溝はメサと、強くドープされた領域に向け、第１主表面から第１深さ方向まで伸びる第１延長部分とを備え、各メサは、第１主表面に対し所定の傾斜を維持する側壁面を有し、上記の方法が、
側壁を酸化する前に、半導体基板の第１および第２メサのうちの少なくとも１つのメサに、第２導電型のドーパントを１つの溝の側壁面において打込み、第１および第２メサの上記少なくとも１つのメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第２導電型の第１領域を形成して少なくとも１つの溝の深さ方向に沿って位置するＰＮ接合を設けることからなるもの。
【請求項３】
請求項１に記載の半導体ディバイスの製造方法であって、更に、
熱酸化および再流動の工程に続いて半導体ディバイスの頂面を平坦化することからなるもの。
【請求項４】
請求項１に記載の半導体ディバイスの製造方法であって、
沈着されたドープ酸化物がホウ素、リンおよびホウ素とリンとの組合わせ物のうちの１つを含むもの。
【請求項５】
請求項１に記載の半導体ディバイスの製造方法であって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項６】
請求項１に記載の半導体ディバイスの製造方法であって、
沈着せられた酸化物が最初の溝幅の１／２の約５％と３０％との間の厚さを有するもの。
【請求項７】
請求項１に記載の半導体ディバイスの製造方法であって、
溝の頂部が底部より約１％から１０％広いもの。
【請求項８】
半導体ディバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有し、
上記の半導体基板に少なくとも１つの溝と、少なくとも１つの第１メサおよび少なくとも１つの第２メサとを設け、上記の少なくとも１つの溝は、隣接するメサ同士の間に位置し、上記の少なくとも１つの第１メサは、上記の少なくとも１つの第２メサより実質的に小さい幅を有し、各メサは、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、各溝はほぼ等しい幅を有すると共に上記の複数個の溝の各々もほぼ等しい幅を有し、各メサ領域は、１つの溝によって囲まれていて、
第２導電型のドーパントを、各メサの側壁面に打込み、各メサの側壁面に強くドープされた領域より低いドープ濃度を有する第２導電型の第１ドープ領域を形成し、
各溝の底部および側壁を酸化して、底部酸化物層を形成し、
この底部酸化物層を、フォスホシリケート・グラス(ＰＳＧ)、ボロシリケート・グラス(ＢＳＧ)およびボロフォスホシリケート・グラス(ＢＰＳＧ)を含むグループから選ばれ、ドープされた二酸化ケイ素を用いて各溝に沈着させ、
沈着せられた酸化物が流動して、少なくとも１つの第１メサのシリコンが完全に二酸化ケイ素に変換し、少なくとも１つの第２メサのシリコンが部分的にのみ二酸化ケイ素に変換し、各溝には酸化物が充填される温度で、半導体基板を熱酸化させて、半導体ディバイスの頂面を平坦化することからなるもの。
【請求項９】
請求項８に記載の半導体ディバイスの製造方法であって、更に、
熱酸化および再流動の工程に続いて半導体ディバイスの頂面を平坦化することからなるもの。
【請求項１０】
請求項８に記載の半導体ディバイスの製造方法であって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項１１】
請求項８に記載の半導体ディバイスの製造方法であって、
沈着せられた酸化物層が最初の溝幅の１／２の約５％と３０％との間の厚さを有するもの。
【請求項１２】
請求項８に記載の半導体ディバイスの製造方法であって、
溝の頂部が底部より広いもの。
【請求項１３】
半導体ディバイスであって、
相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の強くドープされた領域を有し、第１主表面に近接して、第１導電型の軽くドープされた領域を有するものであって、
上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含み、上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置し、上記の第１メサは完全に二酸化ケイ素で形成され、第２メサの一部分は二酸化ケイ素そして一部分はシリコンから形成されており、
ドープされた酸化物層が少なくとも複数個の溝内にあるもの。
【請求項１４】
請求項１３に記載の半導体ディバイスであって、ＰＮ接合が複数個の溝の深さ方向に沿って位置するもの。
【請求項１５】
請求項１３に記載の半導体ディバイスであって、
ドープされた酸化物がホウ素とリンとの少なくとも１つを含むもの。
【請求項１６】
請求項１３に記載の半導体ディバイスであって、
溝が、約０.５と５.０マイクロメータとの間の幅を有するもの。
【請求項１７】
請求項８に記載の半導体ディバイスの製造方法であって、
各メサが、第１主表面に対し所定傾斜を維持する側壁面を有するもの。
【請求項１８】
請求項８に記載の半導体ディバイスの製造方法であって、
第２導電型のドーパントが所定打込み角度で打込まれるもの。
【請求項１９】
請求項１に記載の半導体ディバイスの製造方法により形成される半導体ディバイス。
【請求項２０】
請求項８に記載の半導体ディバイスの製造方法により形成される半導体ディバイス。
【請求項２１】
半導体ディバイスであって、
相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に近接して、第１あるいは第２導電型の第１ドープ領域を有し、第１主表面に近接して、第１あるいは第２導電型の第１ドープ領域を有するものであって、
上記の第１主表面は、複数個の溝と、複数個の第１メサおよび複数個の第２メサとを含み、上記の第１メサは、上記の第２メサより実質的に小さい幅を有し、上記の溝は、隣接するメサ同士の間に位置し、上記の第１メサは完全に二酸化ケイ素で形成され、第２メサの１部分は二酸化ケイ素そして一部分はシリコンから形成されており、
ドープされた酸化物層が少なくとも複数個の溝内にあるもの。
【請求項２２】
請求項２１に記載の半導体ディバイスであって、ＰＮ接合が複数個の溝の深さ方向に沿って位置するもの。
【請求項２３】
請求項２１の半導体ディバイスであって、
ドープされた酸化物がホウ素とリンとの少なくとも１つを含むもの。
【請求項２４】
請求項２１に記載の半導体ディバイスであって、
溝が、約０.５と５.０ミクロメータとの間の幅を有するもの。
【請求項２５】
請求項２１に記載の半導体ディバイスであって、
溝の頂部が底部より約１％から１０％広いもの。
【請求項２６】
請求項２１に記載の半導体ディバイスであって、
高電圧金属酸化物半導体電解効果トランジスタ(ＭＯＳＦＥＴ)と高電圧絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)とのうちの１つを形成するため用いられるもの。
【請求項２７】
請求項２１の半導体ディバイスであって、
溝が、第１主表面から、第１ドープ領域と第２ドープ領域の界面までの全ての距離に亘って延びるもの。
【請求項２８】
請求項２１に記載の半導体ディバイスであって、
溝が、第１主表面から、第１ドープ領域と第２ドープ領域の界面から離れた、第１ドープ領域内の位置まで延びるもの。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１０９５９１（Ｐ２０１２−１０９５９１Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１２−１５２３（Ｐ２０１２−１５２３）
【出願日】平成２４年１月６日（２０１２．１．６）
【分割の表示】特願２００６−５４５７３１（Ｐ２００６−５４５７３１）の分割
【原出願日】平成１６年１２月８日（２００４．１２．８）
【出願人】（５０６２０７２００）サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド (10)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２４年１月６日（２０１２．１．６）
【分割の表示】特願２００６−５４５７３１（Ｐ２００６−５４５７３１）の分割
【原出願日】平成１６年１２月８日（２００４．１２．８）
【出願人】（５０６２０７２００）サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド (10)
【Ｆターム（参考）】
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