フラッシュＥＥＰＲＯＭ単位セル及びこれを含むメモリーアレイ構造体
【課題】 高集積フラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体 を提供する。
【解決手段】 本発明によるフラッシュＥＥＰＲＯＭ単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことをことを特徴とする。
【解決手段】 本発明によるフラッシュＥＥＰＲＯＭ単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことをことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリーに関し、より詳しくは、高集積フラッシュＥＥＰＲＯＭ（電気的に消去可能なようにプログラム可能な読み取り専用メモリー）単位セル及びそれを含むメモリーアレイ構造体に関する。
【背景技術】
【０００２】
一般に、半導体メモリーは、電源供給が切れると保存されたデータが消滅される揮発性(ｖｏｌａｔｉｌｅ)メモリーと、電源供給が切れてもデータが維持される不揮発性(ｎｏｎｖｏｌａｔｉｌｅ)メモリーに区分される。不揮発性メモリーは、ＥＰＲＯＭｓ(Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ)と、ＥＥＰＲＯＭｓ(Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭｓ)と、フラッシュＥＥＰＲＯＭｓ(Ｆｌａｓｈ ＥＥＰＲＯＭｓ)と、を含む。フラッシュＥＥＰＲＯＭｓは、従来のＥＥＰＲＯＭｓから開発されたことで、従来のＥＰＲＯＭの特徴である小さなセル面積と従来のＥＥＰＲＯＭの特徴である保存された情報の電気的消去が可能である利点を全部有している。したがって、フラッシュＥＥＰＲＯＭについての需要は増加している。
【０００３】
フラッシュＥＥＰＲＯＭ装置は、単位セルを含むメモリーロジックアレイ構造体にしたがって、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置とＮＯＲ型フラッシュＥＥＰＲＯＭ装置に分類される。フラッシュＥＥＰＲＯＭ装置の単位セルは、基板上に形成されたソース及びドレーンと、ソース及びドレーンの間に形成されてフローティングゲート及び制御ゲートからなった積層−ゲートと、を含む。
【０００４】
図１は、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【０００５】
図１に示したように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置は、多数のメモリーストリングと、多数のビットラインＢＬ１、ＢＬ２と、多数のビットラインＢＬ１、ＢＬ２と直交する多数のワードライン(ＷＬ１、ＷＬ２、…、ＷＬ１５、ＷＬ１６)からなる。各々のメモリーストリングは、直列連結された多数の単位セル(ＭＣａ)と、多数の単位セルの第１の単位セルに直列連結されてビットラインＢＬ１又はビットラインＢＬ２に直列連結される第１の選択トランジスター(ＤＳＴ)と、多数の単位セルの最後の単位セルに直列連結されると共に共通ソースライン(ＳＬ)に直列連結される第２の選択トランジスター(ＳＳＴ)と、を含む。メモリーストリングの単位セル(ＭＣａ)は、各々のワードライン(ＷＬ１、ＷＬ２、…、ＷＬ１５又はＷＬ１６)に連結されており、第１の選択トランジスター(ＤＳＴ)のゲートはドレーン選択ライン(ＤＳＬ)に連結されており、第２の選択トランジスター(ＳＳＴ)のゲートはソース選択ライン(ＳＳＬ)に連結されている。
【０００６】
図２aは、図１に示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル構造を説明するための平面レイアウト図であり、図２b及び図２cは、各々図２aのＩ−Ｉ線(チャンネル方向)及びＩＩ−ＩＩ線(ワードライン方向)に沿って切断した横断面図である。
【０００７】
図２a乃至図２cに示したように、基板１１の活性領域にソース１２及びドレーン１３が形成されている。ソース１２とドレーン１３の間のチャンネル上部には、トンネル酸化膜１４と、フローティングゲート１５と、層間誘電体膜１６と、制御ゲート１７よりなった積層ゲートが形成されている。そして、層間絶縁膜１８が積層ゲート及び基板１１を覆う。多数のビットライン層１９は、層間絶縁膜１８上でメモリーストリングと平行に形成されており、多数のワードライン層(図示せず)は、制御ゲート１７と平行に、ビットライン層１９とは垂直に形成されている。また、図２Ｃに明確に示されたように、ワードライン方向の単位セル(ＭＣａ)は、フィールド酸化膜２０により隣接する単位セル(ＭＣａ)と電気的に分離されており、フィールド酸化膜２０の間の幅２０ａは、活性領域の幅に対応する。
【０００８】
従来のフラッシュＥＥＰＲＯＭ装置の単位セルにおいて、フローティングゲート１５の幅(ｄ)は、活性領域の幅２０ａより大きく、したがって、フローティングゲート１５は、フィールド酸化膜２０の一部と重畳されるので、ゲートカップリング比(ＧＣＲ：Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｅ)を増加させる。ＧＣＲは、単位セルの駆動電圧を決定する重要な値して、下記の数式１に表現される。
［式１］
【０００９】
ＧＣＲ＝Ｃ１／（Ｃ１＋Ｃ２）
数式１において、Ｃ１は、フローティングゲート１５と制御ゲート１７の間のキャパシタンスを示し、Ｃ２は、フローティングゲート１５と基板１１の間のキャパシタンスを示す。キャパシタンスは、誘電体膜の誘電率と重畳面積の積に比例し、誘電体膜の厚さに反比例する。
【００１０】
単位セル(ＭＣａ)でデータをプログラミング又は消去するための制御電圧を減少させるためには、ＧＣＲ値を増加させなければならない。数式１及び図２ｃを参照すれば、ＧＣＲ値は、フローティングゲート１５と制御ゲート１７の間の層間誘電体膜１６の誘電率を増加させるか、層間誘電体膜１６の厚さを減少するか、ローティングゲート１５と制御ゲート１７との重畳面積を広げることにより、増加させることができる。しかし、フローティングゲート１５と制御ゲート１７の間の層間誘電体膜１６の誘電率を増加させる方法は、新しい誘電体膜材料を必要とするので実現が難しい。また、層間誘電体膜１６の厚さを減少する方法も、単位セルプログラムモードと消去モード時に制御ゲート１７とフローティングゲート１５の間に高い電圧が印加される際に、層間誘電体膜１６が制御ゲート１７とフローティングゲート１５を絶縁させるので実現が難しい。したがって、ローティングゲート１５と制御ゲート１７との重畳面積を広げる方法がＧＣＲ値を増加させるために主に使用されている。例えば、図２ｃに示されたように、フローティングゲート１５は、フィールド酸化膜２０の上部に伸張することによりフローティングゲート１５と制御ゲート１７の間の重畳面積が増加される。この場合において、セル分離領域の幅(ｔ)がフィールド酸化膜２０の幅２０ｂより小さくなる。現在、実現可能な光工程装備を利用して最小幅(ｔ)を有する素子分離領域を形成することが可能であっても、ＧＣＲ値を向上させるためにはフィールド酸化膜２０の幅２０ｂが素子分離領域の幅(ｔ)より大きくなければならない。フローティングゲート１５とフィールド酸化膜２０の重畳のため、単位セルは最小サイズを有することができないし、これはフラッシュＥＥＰＲＯＭ装置の製造費用を増加させて高集積フラッシュＥＥＰＲＯＭ装置開発に障害要因になる。
【００１１】
活性領域間の距離を減らす他の方法として、ポリシリコンスペーサがフラッシュＥＥＰＲＯＭ装置の単位セル構造に採用できる。しかし、ポリシリコンスペーサを使用しても活性領域間の距離は最小化できない。また、この方法は、ポリシリコンスーサを形成するための追加工程が要求されてフラッシュＥＥＰＲＯＭ装置を製造するのに高費用が要求される短所がある。ＮＯＲ型フラッシュＥＥＰＲＯＭ装置もＮＡＮＤ型ＥＥＰＲＯＭと同一な形態の単位セルを使用するので、上述の問題点はＮＯＲ型フラッシュＥＥＰＲＯＭ装置でも発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、従来のフラッシュＥＥＰＲＯＭ単位セルのＧＣＲ値を維持すると共に減少されたセルサイズを有するフラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
【００１３】
本発明の他の目的は、高集積メモリー装置に適合するフラッシュＥＥＰＲＯＭ単位セル及それを含むメモリーアレイ構造体を提供することにある。
【００１４】
本発明の更に他の目的は、活性領域間の距離を最小化できるフラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するための本発明は、新規なフラッシュＥＥＰＲＯＭ単位セルを提供する。本発明によるフラッシュＥＥＰＲＯＭ単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートとを含む。
【００１６】
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第１及び第２のサブセルを含み、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするＮＡＮＤ型フラッシュＥＥＰＲＯＭアレイ構造体を提供する。
【００１７】
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、行方向の多数の単位セルは一つのワードラインに連結されており、単位セルは、各々ソース及びドレーンの間で並列連結された第１のサブセル及び第２のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするＮＯＲ型フラッシュＥＥＰＲＯＭアレイ構造体を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して本発明による好ましい実施の形態について詳しく説明する。
【００１９】
図３は、本発明の一実施の形態による単位セルを含むＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【００２０】
図３に示したように、本発明によるフラッシュＥＥＰＲＯＭ装置は、図１に示された従来のフラッシュＥＥＰＲＯＭ装置と比較して、単位セル(ＭＣ)が並列連結された第１のサブセル(ＭＣ１)及び第２のサブセル(ＭＣ２)で構成されたことだけが異なる。本発明の単位セル(ＭＣ)において、第１のサブセル(ＭＣ１)の制御ゲート２７ａと第２のサブセル(ＭＣ２)の制御ゲート２７ｂは同一なワードラインに連結されており、第１のサブセル(ＭＣ１)のフローティングゲート２５ａは第２のサブセル(ＭＣ２)のフローティングゲート２５ｂに連結されている。さらに、第１のサブセル(ＭＣ１)のフローティングゲート２５ａの下部にある誘電体膜のキャパシタンスが第２のサブセル(ＭＣ２)のフローティングゲート２５ｂの下部にある誘電体膜のキャパシタンスより小さく設計される。
【００２１】
図４aは、図３に示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図であり、図４b及び４cは、各々図４aのＩＩＩ−ＩＩＩ線(チャンネル方向)及びＩＶ−ＩＶ線(ワードライン方向)に沿って切断した横断面図である。
【００２２】
図４a乃至図４cに示したように、Ｐ型基板２１の活性領域にｎ＋ソース２２及びｎ＋ドレーン２３が形成されており、ソース２２とドレーン２３間のチャンネル上部には第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂよりなったフローティングゲート誘電体膜が形成されている。また、フローティングゲート誘電体膜の上部に、フローティングゲート２５と、制御ゲート誘電体膜２６及び制御ゲート２７が順次に積層されている。また、制御ゲート２７及び基板２１上に層間絶縁膜２８が形成されており、その層間絶縁膜２８の上部にはメモリーストリングと平行にビットライン層２９が形成されている。図４a乃至図４cに示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置において、活性領域３０ａに形成されたフローティングゲート２５が、図３に示された第１のサブセル(ＭＣ１)のフローティングゲート２５ａ及び第２のサブセル(ＭＣ２)のフローティングゲート２５ｂの機能を実行する。フローティングゲート２５の上部に形成された制御ゲート２７が、図３に示された第１のサブセル(ＭＣ１)の制御ゲート２７ａ及び第２のサブセル(ＭＣ２)の制御ゲート２７ｂの機能を実行する。
【００２３】
図４cに示したように、基板２１上に単位セルを電気的に分離するためのフィールド酸化膜３０が形成されている。フローティングゲート誘電体膜を構成する第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂは、隣接するフィールド酸化膜３０の間に位置すると共にソース２２及びドレーン２３の間で並列連結されている。第２の誘電体膜２４ｂは、フローティングゲート２５への電子注入及びフローティングゲート２５からの電子放出を誘導するためのものであり、従来のフラッシュＥＥＰＲＯＭ装置でのトンネル酸化膜と同一の役割をする。したがって、第２の誘電体膜２４ｂの厚さは、トンネル酸化膜と実質的に同一である。第１の誘電体膜２４ａの厚さは、第２の誘電体膜２４ｂより厚いので、フローティングゲート誘電体膜の全体キャパシタンスが減少する。したがって、フローティングゲート２５と制御ゲート２７の間のキャパシタンスＣ１が同一に維持されてもＧＣＲが増加でき(数式１参照)、または、ＧＣＲ値を同一に維持しながらフローティングゲート２５と制御ゲート２７の間のキャパシタンスＣ１を減少させることができる。即ち、本発明ではＧＣＲを増加させるためにフローティングゲート２５とフィールド酸化膜３０との重畳が不必要になるので、図４cに示したように、フローティングゲート２５の幅(ｄ')が減少できる。第１の誘電体膜２４ａの厚さ及び幅は、フローティングゲート誘電体膜の全体キャパシタンスＣ２が減少する限度内で幅広く変更できる。
【００２４】
好ましくは、第１の誘電体膜２４ａは、フラッシュＥＥＰＲＯＭ装置を制御するためにフラッシュＥＥＰＲＯＭ装置内に形成された周辺装置の誘電体膜の厚さと同一に形成される。この場合に、フラッシュＥＥＰＲＯＭ装置は減少された工程段階により製造できる。また、第１の誘電体膜２４ａの幅(Ｌ１)を第２の誘電体膜２４ｂの幅(Ｌ２)と実質的に同一に形成することが好ましい。この場合に、第１の誘電体膜２４ａの面積及び第２の誘電体膜２４ｂの面積が同一になって十分な工程マージンが提供され、フローティングゲート誘電体膜のキャパシタンスＣ２を効率的に減少させることができる。
【００２５】
したがって、図４cに示したように、本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ単位セルの活性領域の幅３０ａがフローティングゲート２５の幅(ｄ')と一致し、フィールド酸化膜３０の幅３０ｂ、即ち、活性領域の間の距離が素子分離領域の幅(ｔ')と一致するようになる。言い換えれば、本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ単位セルのフローティングゲート２５は、第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの上部、即ち、活性領域３０ａにだけに形成されている。したがって、本発明では、フローティングゲート２５はフィールド酸化膜３０と重畳されない。そして、素子分離領域の幅(ｔ')は、従来のフラッシュＥＥＰＲＯＭ装置の素子分離領域の幅(ｔ)と同一である。この場合、フィールド酸化膜３０は、従来のフラッシュＥＥＰＲＯＭ装置のフィールド酸化膜２０の幅２０ｂより小さく製造できる。さらに、活性領域３０ａ及び素子分離領域３０ｂを最小化することができ、フラッシュＥＥＰＲＯＭ装置の集積度を向上させることができる。
【００２６】
図２aに示された従来のフラッシュＥＥＰＲＯＭ単位セルにおいて、フローティングゲート１５の幅が減少される場合、フローティングゲート１５と制御ゲート１７の間のキャパシタンスＣ１が減少してＧＣＲ値が減少する。したがって、Ｆ−Ｎトンネル現象(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ)を発生させることができる電圧を得るために単位セルの動作電圧を高めなければならない。しかし、これはフラッシュＥＥＰＲＯＭ装置の寿命を減少させ、フラッシュＥＥＰＲＯＭ装置の動作信頼性を低下させる。本発明では、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の全体キャパシタンスを減少させることによりＧＣＲ値の減少を回避する。本発明では、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の厚さ増加によるＧＣＲ値の増加分がフローティングゲート２５と制御ゲート２７の重畳面積減少によるＧＣＲ減少分と同一になるように、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の厚さと面積を適切に調節できる。したがって、従来構造によるフラッシュＥＥＰＲＯＭ装置のＧＣＲ値を維持すると共にフラッシュＥＥＰＲＯＭ装置の単位セルのサイズを減少させることができる。例えば、(i)第２の誘電体膜２４ｂの厚さが従来のフラッシュＥＥＰＲＯＭ装置のフローティングゲート誘電体膜(トンネル酸化膜)の厚さと同一であり、(ii) 第１の誘電体膜２４ａの厚さが第２の誘電体膜２４ａの厚さの二倍に該当し、(iii)第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの広さ(接触面積)が同一であり、(iv)第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの物質が従来のフラッシュＥＥＰＲＯＭ装置の誘電体膜と同一であり、(v)第１の誘電体膜２４ａのキャパシタンスがＣという条件下では、本発明による単位セルのキャパシタンスＣ２は３Ｃになり、従来の単位セルのキャパシタンスＣ２は４Ｃになる。即ち、本発明では、数式１において分母の値が減少するようになるので、ＧＣＲ値が増加する。
【００２７】
不揮発性半導体メモリーの中で、フローティングゲートの下部に形成される酸化膜が相対的に厚い酸化膜と相対的に薄い酸化膜に構成され、それがソースとドレーンの間で直列連結されて構成される従来のＥＥＰＲＯＭ装置がある。ここで、相対的に厚い酸化膜は、従来のＥＥＰＲＯＭ装置のしきい電圧を感知するために使用され、相対的に薄い酸化膜は、プログラム及び消去モードのために使用される。しかし、従来のＥＥＰＲＯＭ装置は、本発明のフラッシュＥＥＰＲＯＭ装置とは異なる。従来のＥＥＰＲＯＭ装置は、プログラムモードの後に、負のしきい電圧を持つ。したがって、直列連結されたＥＥＰＲＯＭセルの２個の単位セルのゲートを選択するための追加トランジスターが要求され、ＥＥＰＲＯＭの集積度は向上されない。また、ＥＥＰＲＯＭのＧＣＲは減少する。
【００２８】
本発明のフラッシュＥＥＰＲＯＭ装置の動作において、フローティングゲート２５への電子注入及びフローティングゲート２５からの電子放出は、相対的に薄い厚さの第２の誘電体膜２４ｂを通じて行われる。第１の誘電体膜２４ａによりＦ−Ｎトンネルの電子移動領域が減少するが、第１の誘電体膜２４ａによりプログラミング及び消去速度が影響を受けない。
【００２９】
本発明によるフラッシュＥＥＰＲＯＭ単位セルは、図４a乃至図４cのＮＡＮＤ型フラッシュＥＥＰＲＯＭアレイ構造体だけでなく、ＮＯＲ型フラッシュＥＥＰＲＯＭアレイ構造体にも適用できる。
【００３０】
図５は、本発明の一実施の形態による単位セルを含むＮＯＲ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【００３１】
図５に示したように、ＮＯＲ型フラッシュＥＥＰＲＯＭ装置は、多数のビットラインＢＬ１、ＢＬ２と、多数のビットラインＢＬ１、ＢＬ２がお互いに直交する多数のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)と、多数のビットラインＢＬ１、ＢＬ２と多数のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)がお互いに直交する部分に形成された多数の単位セル(ＭＣ')と、を含む。多数の単位セル(ＭＣ')のソースは、共通ソースライン(ＣＳＬ)に連結されている。そして、同一列(ｃｏｌｕｍｎ)にある単位セル(ＭＣ')のドレーンは、単一のビットライン(ＢＬ１またはＢＬ２)に連結され、同一行にある単位セル(ＭＣ')の制御ゲートは、単一のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)に連結されている。
【００３２】
ここで、単位セル(ＭＣ')は、 ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル(ＭＣ)のように並列連結された２個のサブセル(ＭＣ３、ＭＣ４)を含んでいる。具体的に、第１のサブセル(ＭＣ３)の制御ゲート３７ａと第２のサブセル(ＭＣ４)の制御ゲート３７ｂは、同一なワードラインに連結されており、第１のサブセル(ＭＣ３)のフローティングゲート３５ａは、第２のサブセル(ＭＣ４)のフローティングゲート３５ｂに連結されている。第１のサブセル(ＭＣ３)のフローティングゲート３５ａ下部の誘電体膜のキャパシタンスは、第２のサブセル(ＭＣ４)のフローティングゲート３５ｂ下部の誘電体膜のキャパシタンスより小さく形成されている。
【００３３】
図６aは、図５に示されたＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図であり、図６b及び図６cは、各々図６aのＶ−Ｖ線(チャンネル方向)及びＶＩ−ＶＩ線(ワードライン方向)に沿って切断した横断面図である。
【００３４】
図６a乃至図６cに示したように、活性領域４０ａに形成された一つのフローティングゲート３５が、図５に示された第１のサブセル(ＭＣ３)のフローティングゲート３５ａ及び第２のサブセル(ＭＣ４)のフローティングゲート３５ｂの機能を実行する。フローティングゲート３５の上部に形成された制御ゲート３７が第１のサブセル(ＭＣ３)の制御ゲート３５ａ及び第２のサブセル(ＭＣ４)の制御ゲート３７ｂの機能を実行する。図６bに示したように、ＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルのチャンネル方向による横断面図は、一つの部分の以外には従来のＮＯＲ型フラッシュＥＥＰＲＯＭ装置の断面図と類似である。即ち、Ｖ−Ｖ線の位置によって第１の誘電体膜３４ａ又は第２の誘電体膜３４ｂが見える。第１の誘電体膜３４ａの厚さは、従来のＮＯＲ型フラッシュＥＥＰＲＯＭ単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)より大きく、第 2 誘電体膜３４ｂの厚さは、従来のＮＯＲ型フラッシュＥＥＰＲＯＭ単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)と同一である。また、図６cに示したゲート電極の伸張方向又はワードライン方向の断面図も下記の問題の以外は従来のＮＯＲ型フラッシュＥＥＰＲＯＭ装置の断面図と類似である。即ち、フローティングゲート３５が活性領域内にだけ形成されてフィールド酸化膜４０と重なっていないし、フローティングゲート電極３５下部の誘電膜がお互いに厚さが異なる第１の誘電体膜３４ａ及び第２の誘電体膜３４ｂからなっている。
【００３５】
次に、図７a乃至図７eを参照して、本発明によるフラッシュＥＥＰＲＯＭ装置の単位セルの形成工程について説明する。
【００３６】
図７aに示したように、基板４１上に誘電体膜４２を形成し、誘電体膜４２の上部にフォトレジストパターン４３を形成する。誘電体膜４２の厚さは、デザインルールによって変更できる。好ましくは、フラッシュＥＥＰＲＯＭ装置を制御するためにフラッシュＥＥＰＲＯＭ装置内に形成される周辺装置の誘電体膜の厚さと同一である。
【００３７】
図７bに示したように、フォトレジストパターン４３をエッチングマスクとして利用して誘電体膜４２が露出された部分をエッチングし、厚い誘電体膜４２ａと薄い誘電体膜４２ｂよりなる二重誘電体膜を形成する。次に、フォトレジストパターン４３を除去した後、ＰｏＣｌ３を含んだ第１のポリシリコンを堆積させて第１の導電層４４を形成する。ここで、薄い誘電体膜４２ｂの厚さは約９ｎｍ程度として、これは従来のトンネリング酸化膜の通常的な厚さに該当する。次に、ＣＶＤ（化学気相蒸着法）により形成されたシリコン窒化膜４５及び素子分離限定用のエッチングマスク４６を第１の導電層４４上に形成する。エッチングマスク４６としてはフォトレジストを利用でき、エッチングマスク４６により露出された部分は、素子分離領域が形成される部分である。そして、図７に示したように、エッチングマスク４６によりシリコン窒化膜４５、第１の導電層４４及び基板４１がエッチングされてトレンチが形成される。そして、ホウ素イオン（ｂｏｒｏｎ ｉｏｎｓ）が、基板４１に注入され、トレンチ４７下部のチャンネルストップ領域(図示せず)が形成され、そして、エッチングマスク４６が除かれる。
【００３８】
次に、酸化工程を実施してトレンチ４７を充填する高温酸化膜(ＨＴＯ)層(図示せず)を形成する。そして、ＣＭＰ(ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)を実施してシリコン窒化膜４５及びＨＴＯ層を研磨して第１の導電層４４を露出させる。次に、図７dに示したように、研磨されたＨＴＯ層がエッチバックされて第１の導電層４４の側壁が露出されてフィールド酸化膜４８が形成される。露出された側壁を有する第１の導電層４４は、フラッシュＥＥＰＲＯＭ装置の単位セルのフローティングゲートとして作用するようになる。第１の導電層４４の露出された側面は、制御ゲートとフローティングゲートとの重畳面積を増加させてＧＣＲを向上させる。次に、図７eに示したように、フィールド酸化膜４８が形成された基板上に、ＯＮＯからなる誘電体膜４９と、ＰＯＣｌ３が堆積されているポリシリコン層とタングステンシリサイド層よりなる第２の導電層５０と、を形成する。以後に、ワードライン方向に第１の導電層４４と、ＯＮＯからなった誘電体膜４９及び第２の導電層５０をパターニングし、イオン注入工程を実施してソース及びドレーンを形成することにより、本発明によるフラッシュＥＥＰＲＯＭ装置の単位セルを完成する。
【００３９】
従来技術において、素子分離領域用のフィールド酸化膜４８は、誘電体膜４２ａ、４２ｂに該当するトンネル酸化膜と第１の導電層４４(フローティングゲート)の形成以前に形成される。しかし、本発明では、素子分離領域用のフィールド酸化膜４８は、誘電体膜４２ａ、４２ｂ及び第１の導電層４４(フローティングゲート)の形成以後に形成される。したがって、フローティングゲート４４は、フィールド酸化膜４８により限定される活性領域内にだけ形成されてフィールド酸化膜４８とは重畳されない。
【００４０】
本発明によれば、上述のような方法を利用してフラッシュＥＥＰＲＯＭ装置を製造する場合に、単位セルと一緒に基板上に形成されるドレーン選択トランジスター及びソース選択トランジスターのゲート誘電体膜の厚さが異なる２部分に形成できる。したがって、フラッシュＥＥＰＲＯＭ装置の製造工程が一層単純化される。従来のフラッシュＥＥＰＲＯＭ装置のＧＣＲを維持しながら本発明によるフラッシュＥＥＰＲＯＭ装置の幅が著しく減少(約２０％程度)する。
【００４１】
以上、本発明の好適な実施の形態について添付の図面を参照して詳細に説明したが、以上の説明及び添付図面における多くの特定詳細は本発明のより全般的理解のために提供されるだけ、これら特定事項が本発明の範囲内で所定の変形や変更が可能であることは、当該技術分野で通常の知識を有する者には自明なことであろう。
【図面の簡単な説明】
【００４２】
【図１】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図２ａ】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル構造を説明するための平面レイアウト図である。
【図２ｂ】図２aのＩ−Ｉ線(チャンネル方向)に沿って切断した横断面図である。
【図２ｃ】図２aのＩＩ−ＩＩ線(ワードライン方向)に沿って切断した横断面図である。
【図３】本発明の一実施の形態による単位セルを含むＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図４ａ】本発明の一実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図である。
【図４ｂ】図４aのＩＩＩ−ＩＩＩ線(チャンネル方向)に沿って切断した横断面図である。
【図４ｃ】図４aのＩＶ−ＩＶ線(ワードライン方向)に沿って切断した横断面図である。
【図５】本発明の一実施の形態による単位セルを含むＮＯＲ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図６ａ】本発明の一実施の形態による図５に示されたＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図である。
【図６ｂ】図６aのＶ−Ｖ線(チャンネル方向)に沿って切断した横断面図である。
【図６ｃ】図６aのＶＩ−ＶＩ線(ワードライン方向)に沿って切断した横断面図である。
【図７ａ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｂ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｃ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｄ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｅ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリーに関し、より詳しくは、高集積フラッシュＥＥＰＲＯＭ（電気的に消去可能なようにプログラム可能な読み取り専用メモリー）単位セル及びそれを含むメモリーアレイ構造体に関する。
【背景技術】
【０００２】
一般に、半導体メモリーは、電源供給が切れると保存されたデータが消滅される揮発性(ｖｏｌａｔｉｌｅ)メモリーと、電源供給が切れてもデータが維持される不揮発性(ｎｏｎｖｏｌａｔｉｌｅ)メモリーに区分される。不揮発性メモリーは、ＥＰＲＯＭｓ(Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ)と、ＥＥＰＲＯＭｓ(Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭｓ)と、フラッシュＥＥＰＲＯＭｓ(Ｆｌａｓｈ ＥＥＰＲＯＭｓ)と、を含む。フラッシュＥＥＰＲＯＭｓは、従来のＥＥＰＲＯＭｓから開発されたことで、従来のＥＰＲＯＭの特徴である小さなセル面積と従来のＥＥＰＲＯＭの特徴である保存された情報の電気的消去が可能である利点を全部有している。したがって、フラッシュＥＥＰＲＯＭについての需要は増加している。
【０００３】
フラッシュＥＥＰＲＯＭ装置は、単位セルを含むメモリーロジックアレイ構造体にしたがって、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置とＮＯＲ型フラッシュＥＥＰＲＯＭ装置に分類される。フラッシュＥＥＰＲＯＭ装置の単位セルは、基板上に形成されたソース及びドレーンと、ソース及びドレーンの間に形成されてフローティングゲート及び制御ゲートからなった積層−ゲートと、を含む。
【０００４】
図１は、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【０００５】
図１に示したように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置は、多数のメモリーストリングと、多数のビットラインＢＬ１、ＢＬ２と、多数のビットラインＢＬ１、ＢＬ２と直交する多数のワードライン(ＷＬ１、ＷＬ２、…、ＷＬ１５、ＷＬ１６)からなる。各々のメモリーストリングは、直列連結された多数の単位セル(ＭＣａ)と、多数の単位セルの第１の単位セルに直列連結されてビットラインＢＬ１又はビットラインＢＬ２に直列連結される第１の選択トランジスター(ＤＳＴ)と、多数の単位セルの最後の単位セルに直列連結されると共に共通ソースライン(ＳＬ)に直列連結される第２の選択トランジスター(ＳＳＴ)と、を含む。メモリーストリングの単位セル(ＭＣａ)は、各々のワードライン(ＷＬ１、ＷＬ２、…、ＷＬ１５又はＷＬ１６)に連結されており、第１の選択トランジスター(ＤＳＴ)のゲートはドレーン選択ライン(ＤＳＬ)に連結されており、第２の選択トランジスター(ＳＳＴ)のゲートはソース選択ライン(ＳＳＬ)に連結されている。
【０００６】
図２aは、図１に示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル構造を説明するための平面レイアウト図であり、図２b及び図２cは、各々図２aのＩ−Ｉ線(チャンネル方向)及びＩＩ−ＩＩ線(ワードライン方向)に沿って切断した横断面図である。
【０００７】
図２a乃至図２cに示したように、基板１１の活性領域にソース１２及びドレーン１３が形成されている。ソース１２とドレーン１３の間のチャンネル上部には、トンネル酸化膜１４と、フローティングゲート１５と、層間誘電体膜１６と、制御ゲート１７よりなった積層ゲートが形成されている。そして、層間絶縁膜１８が積層ゲート及び基板１１を覆う。多数のビットライン層１９は、層間絶縁膜１８上でメモリーストリングと平行に形成されており、多数のワードライン層(図示せず)は、制御ゲート１７と平行に、ビットライン層１９とは垂直に形成されている。また、図２Ｃに明確に示されたように、ワードライン方向の単位セル(ＭＣａ)は、フィールド酸化膜２０により隣接する単位セル(ＭＣａ)と電気的に分離されており、フィールド酸化膜２０の間の幅２０ａは、活性領域の幅に対応する。
【０００８】
従来のフラッシュＥＥＰＲＯＭ装置の単位セルにおいて、フローティングゲート１５の幅(ｄ)は、活性領域の幅２０ａより大きく、したがって、フローティングゲート１５は、フィールド酸化膜２０の一部と重畳されるので、ゲートカップリング比(ＧＣＲ：Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｅ)を増加させる。ＧＣＲは、単位セルの駆動電圧を決定する重要な値して、下記の数式１に表現される。
［式１］
【０００９】
ＧＣＲ＝Ｃ１／（Ｃ１＋Ｃ２）
数式１において、Ｃ１は、フローティングゲート１５と制御ゲート１７の間のキャパシタンスを示し、Ｃ２は、フローティングゲート１５と基板１１の間のキャパシタンスを示す。キャパシタンスは、誘電体膜の誘電率と重畳面積の積に比例し、誘電体膜の厚さに反比例する。
【００１０】
単位セル(ＭＣａ)でデータをプログラミング又は消去するための制御電圧を減少させるためには、ＧＣＲ値を増加させなければならない。数式１及び図２ｃを参照すれば、ＧＣＲ値は、フローティングゲート１５と制御ゲート１７の間の層間誘電体膜１６の誘電率を増加させるか、層間誘電体膜１６の厚さを減少するか、ローティングゲート１５と制御ゲート１７との重畳面積を広げることにより、増加させることができる。しかし、フローティングゲート１５と制御ゲート１７の間の層間誘電体膜１６の誘電率を増加させる方法は、新しい誘電体膜材料を必要とするので実現が難しい。また、層間誘電体膜１６の厚さを減少する方法も、単位セルプログラムモードと消去モード時に制御ゲート１７とフローティングゲート１５の間に高い電圧が印加される際に、層間誘電体膜１６が制御ゲート１７とフローティングゲート１５を絶縁させるので実現が難しい。したがって、ローティングゲート１５と制御ゲート１７との重畳面積を広げる方法がＧＣＲ値を増加させるために主に使用されている。例えば、図２ｃに示されたように、フローティングゲート１５は、フィールド酸化膜２０の上部に伸張することによりフローティングゲート１５と制御ゲート１７の間の重畳面積が増加される。この場合において、セル分離領域の幅(ｔ)がフィールド酸化膜２０の幅２０ｂより小さくなる。現在、実現可能な光工程装備を利用して最小幅(ｔ)を有する素子分離領域を形成することが可能であっても、ＧＣＲ値を向上させるためにはフィールド酸化膜２０の幅２０ｂが素子分離領域の幅(ｔ)より大きくなければならない。フローティングゲート１５とフィールド酸化膜２０の重畳のため、単位セルは最小サイズを有することができないし、これはフラッシュＥＥＰＲＯＭ装置の製造費用を増加させて高集積フラッシュＥＥＰＲＯＭ装置開発に障害要因になる。
【００１１】
活性領域間の距離を減らす他の方法として、ポリシリコンスペーサがフラッシュＥＥＰＲＯＭ装置の単位セル構造に採用できる。しかし、ポリシリコンスペーサを使用しても活性領域間の距離は最小化できない。また、この方法は、ポリシリコンスーサを形成するための追加工程が要求されてフラッシュＥＥＰＲＯＭ装置を製造するのに高費用が要求される短所がある。ＮＯＲ型フラッシュＥＥＰＲＯＭ装置もＮＡＮＤ型ＥＥＰＲＯＭと同一な形態の単位セルを使用するので、上述の問題点はＮＯＲ型フラッシュＥＥＰＲＯＭ装置でも発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、従来のフラッシュＥＥＰＲＯＭ単位セルのＧＣＲ値を維持すると共に減少されたセルサイズを有するフラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
【００１３】
本発明の他の目的は、高集積メモリー装置に適合するフラッシュＥＥＰＲＯＭ単位セル及それを含むメモリーアレイ構造体を提供することにある。
【００１４】
本発明の更に他の目的は、活性領域間の距離を最小化できるフラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するための本発明は、新規なフラッシュＥＥＰＲＯＭ単位セルを提供する。本発明によるフラッシュＥＥＰＲＯＭ単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートとを含む。
【００１６】
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第１及び第２のサブセルを含み、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするＮＡＮＤ型フラッシュＥＥＰＲＯＭアレイ構造体を提供する。
【００１７】
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、行方向の多数の単位セルは一つのワードラインに連結されており、単位セルは、各々ソース及びドレーンの間で並列連結された第１のサブセル及び第２のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするＮＯＲ型フラッシュＥＥＰＲＯＭアレイ構造体を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して本発明による好ましい実施の形態について詳しく説明する。
【００１９】
図３は、本発明の一実施の形態による単位セルを含むＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【００２０】
図３に示したように、本発明によるフラッシュＥＥＰＲＯＭ装置は、図１に示された従来のフラッシュＥＥＰＲＯＭ装置と比較して、単位セル(ＭＣ)が並列連結された第１のサブセル(ＭＣ１)及び第２のサブセル(ＭＣ２)で構成されたことだけが異なる。本発明の単位セル(ＭＣ)において、第１のサブセル(ＭＣ１)の制御ゲート２７ａと第２のサブセル(ＭＣ２)の制御ゲート２７ｂは同一なワードラインに連結されており、第１のサブセル(ＭＣ１)のフローティングゲート２５ａは第２のサブセル(ＭＣ２)のフローティングゲート２５ｂに連結されている。さらに、第１のサブセル(ＭＣ１)のフローティングゲート２５ａの下部にある誘電体膜のキャパシタンスが第２のサブセル(ＭＣ２)のフローティングゲート２５ｂの下部にある誘電体膜のキャパシタンスより小さく設計される。
【００２１】
図４aは、図３に示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図であり、図４b及び４cは、各々図４aのＩＩＩ−ＩＩＩ線(チャンネル方向)及びＩＶ−ＩＶ線(ワードライン方向)に沿って切断した横断面図である。
【００２２】
図４a乃至図４cに示したように、Ｐ型基板２１の活性領域にｎ＋ソース２２及びｎ＋ドレーン２３が形成されており、ソース２２とドレーン２３間のチャンネル上部には第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂよりなったフローティングゲート誘電体膜が形成されている。また、フローティングゲート誘電体膜の上部に、フローティングゲート２５と、制御ゲート誘電体膜２６及び制御ゲート２７が順次に積層されている。また、制御ゲート２７及び基板２１上に層間絶縁膜２８が形成されており、その層間絶縁膜２８の上部にはメモリーストリングと平行にビットライン層２９が形成されている。図４a乃至図４cに示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置において、活性領域３０ａに形成されたフローティングゲート２５が、図３に示された第１のサブセル(ＭＣ１)のフローティングゲート２５ａ及び第２のサブセル(ＭＣ２)のフローティングゲート２５ｂの機能を実行する。フローティングゲート２５の上部に形成された制御ゲート２７が、図３に示された第１のサブセル(ＭＣ１)の制御ゲート２７ａ及び第２のサブセル(ＭＣ２)の制御ゲート２７ｂの機能を実行する。
【００２３】
図４cに示したように、基板２１上に単位セルを電気的に分離するためのフィールド酸化膜３０が形成されている。フローティングゲート誘電体膜を構成する第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂは、隣接するフィールド酸化膜３０の間に位置すると共にソース２２及びドレーン２３の間で並列連結されている。第２の誘電体膜２４ｂは、フローティングゲート２５への電子注入及びフローティングゲート２５からの電子放出を誘導するためのものであり、従来のフラッシュＥＥＰＲＯＭ装置でのトンネル酸化膜と同一の役割をする。したがって、第２の誘電体膜２４ｂの厚さは、トンネル酸化膜と実質的に同一である。第１の誘電体膜２４ａの厚さは、第２の誘電体膜２４ｂより厚いので、フローティングゲート誘電体膜の全体キャパシタンスが減少する。したがって、フローティングゲート２５と制御ゲート２７の間のキャパシタンスＣ１が同一に維持されてもＧＣＲが増加でき(数式１参照)、または、ＧＣＲ値を同一に維持しながらフローティングゲート２５と制御ゲート２７の間のキャパシタンスＣ１を減少させることができる。即ち、本発明ではＧＣＲを増加させるためにフローティングゲート２５とフィールド酸化膜３０との重畳が不必要になるので、図４cに示したように、フローティングゲート２５の幅(ｄ')が減少できる。第１の誘電体膜２４ａの厚さ及び幅は、フローティングゲート誘電体膜の全体キャパシタンスＣ２が減少する限度内で幅広く変更できる。
【００２４】
好ましくは、第１の誘電体膜２４ａは、フラッシュＥＥＰＲＯＭ装置を制御するためにフラッシュＥＥＰＲＯＭ装置内に形成された周辺装置の誘電体膜の厚さと同一に形成される。この場合に、フラッシュＥＥＰＲＯＭ装置は減少された工程段階により製造できる。また、第１の誘電体膜２４ａの幅(Ｌ１)を第２の誘電体膜２４ｂの幅(Ｌ２)と実質的に同一に形成することが好ましい。この場合に、第１の誘電体膜２４ａの面積及び第２の誘電体膜２４ｂの面積が同一になって十分な工程マージンが提供され、フローティングゲート誘電体膜のキャパシタンスＣ２を効率的に減少させることができる。
【００２５】
したがって、図４cに示したように、本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ単位セルの活性領域の幅３０ａがフローティングゲート２５の幅(ｄ')と一致し、フィールド酸化膜３０の幅３０ｂ、即ち、活性領域の間の距離が素子分離領域の幅(ｔ')と一致するようになる。言い換えれば、本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ単位セルのフローティングゲート２５は、第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの上部、即ち、活性領域３０ａにだけに形成されている。したがって、本発明では、フローティングゲート２５はフィールド酸化膜３０と重畳されない。そして、素子分離領域の幅(ｔ')は、従来のフラッシュＥＥＰＲＯＭ装置の素子分離領域の幅(ｔ)と同一である。この場合、フィールド酸化膜３０は、従来のフラッシュＥＥＰＲＯＭ装置のフィールド酸化膜２０の幅２０ｂより小さく製造できる。さらに、活性領域３０ａ及び素子分離領域３０ｂを最小化することができ、フラッシュＥＥＰＲＯＭ装置の集積度を向上させることができる。
【００２６】
図２aに示された従来のフラッシュＥＥＰＲＯＭ単位セルにおいて、フローティングゲート１５の幅が減少される場合、フローティングゲート１５と制御ゲート１７の間のキャパシタンスＣ１が減少してＧＣＲ値が減少する。したがって、Ｆ−Ｎトンネル現象(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ)を発生させることができる電圧を得るために単位セルの動作電圧を高めなければならない。しかし、これはフラッシュＥＥＰＲＯＭ装置の寿命を減少させ、フラッシュＥＥＰＲＯＭ装置の動作信頼性を低下させる。本発明では、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の全体キャパシタンスを減少させることによりＧＣＲ値の減少を回避する。本発明では、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の厚さ増加によるＧＣＲ値の増加分がフローティングゲート２５と制御ゲート２７の重畳面積減少によるＧＣＲ減少分と同一になるように、フローティングゲート誘電体膜(２４ａ及び２４ｂ)の厚さと面積を適切に調節できる。したがって、従来構造によるフラッシュＥＥＰＲＯＭ装置のＧＣＲ値を維持すると共にフラッシュＥＥＰＲＯＭ装置の単位セルのサイズを減少させることができる。例えば、(i)第２の誘電体膜２４ｂの厚さが従来のフラッシュＥＥＰＲＯＭ装置のフローティングゲート誘電体膜(トンネル酸化膜)の厚さと同一であり、(ii) 第１の誘電体膜２４ａの厚さが第２の誘電体膜２４ａの厚さの二倍に該当し、(iii)第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの広さ(接触面積)が同一であり、(iv)第１の誘電体膜２４ａ及び第２の誘電体膜２４ｂの物質が従来のフラッシュＥＥＰＲＯＭ装置の誘電体膜と同一であり、(v)第１の誘電体膜２４ａのキャパシタンスがＣという条件下では、本発明による単位セルのキャパシタンスＣ２は３Ｃになり、従来の単位セルのキャパシタンスＣ２は４Ｃになる。即ち、本発明では、数式１において分母の値が減少するようになるので、ＧＣＲ値が増加する。
【００２７】
不揮発性半導体メモリーの中で、フローティングゲートの下部に形成される酸化膜が相対的に厚い酸化膜と相対的に薄い酸化膜に構成され、それがソースとドレーンの間で直列連結されて構成される従来のＥＥＰＲＯＭ装置がある。ここで、相対的に厚い酸化膜は、従来のＥＥＰＲＯＭ装置のしきい電圧を感知するために使用され、相対的に薄い酸化膜は、プログラム及び消去モードのために使用される。しかし、従来のＥＥＰＲＯＭ装置は、本発明のフラッシュＥＥＰＲＯＭ装置とは異なる。従来のＥＥＰＲＯＭ装置は、プログラムモードの後に、負のしきい電圧を持つ。したがって、直列連結されたＥＥＰＲＯＭセルの２個の単位セルのゲートを選択するための追加トランジスターが要求され、ＥＥＰＲＯＭの集積度は向上されない。また、ＥＥＰＲＯＭのＧＣＲは減少する。
【００２８】
本発明のフラッシュＥＥＰＲＯＭ装置の動作において、フローティングゲート２５への電子注入及びフローティングゲート２５からの電子放出は、相対的に薄い厚さの第２の誘電体膜２４ｂを通じて行われる。第１の誘電体膜２４ａによりＦ−Ｎトンネルの電子移動領域が減少するが、第１の誘電体膜２４ａによりプログラミング及び消去速度が影響を受けない。
【００２９】
本発明によるフラッシュＥＥＰＲＯＭ単位セルは、図４a乃至図４cのＮＡＮＤ型フラッシュＥＥＰＲＯＭアレイ構造体だけでなく、ＮＯＲ型フラッシュＥＥＰＲＯＭアレイ構造体にも適用できる。
【００３０】
図５は、本発明の一実施の形態による単位セルを含むＮＯＲ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【００３１】
図５に示したように、ＮＯＲ型フラッシュＥＥＰＲＯＭ装置は、多数のビットラインＢＬ１、ＢＬ２と、多数のビットラインＢＬ１、ＢＬ２がお互いに直交する多数のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)と、多数のビットラインＢＬ１、ＢＬ２と多数のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)がお互いに直交する部分に形成された多数の単位セル(ＭＣ')と、を含む。多数の単位セル(ＭＣ')のソースは、共通ソースライン(ＣＳＬ)に連結されている。そして、同一列(ｃｏｌｕｍｎ)にある単位セル(ＭＣ')のドレーンは、単一のビットライン(ＢＬ１またはＢＬ２)に連結され、同一行にある単位セル(ＭＣ')の制御ゲートは、単一のワードライン(ＷＬ１、ＷＬ２、……、ＷＬ５及びＷＬ６)に連結されている。
【００３２】
ここで、単位セル(ＭＣ')は、 ＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル(ＭＣ)のように並列連結された２個のサブセル(ＭＣ３、ＭＣ４)を含んでいる。具体的に、第１のサブセル(ＭＣ３)の制御ゲート３７ａと第２のサブセル(ＭＣ４)の制御ゲート３７ｂは、同一なワードラインに連結されており、第１のサブセル(ＭＣ３)のフローティングゲート３５ａは、第２のサブセル(ＭＣ４)のフローティングゲート３５ｂに連結されている。第１のサブセル(ＭＣ３)のフローティングゲート３５ａ下部の誘電体膜のキャパシタンスは、第２のサブセル(ＭＣ４)のフローティングゲート３５ｂ下部の誘電体膜のキャパシタンスより小さく形成されている。
【００３３】
図６aは、図５に示されたＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図であり、図６b及び図６cは、各々図６aのＶ−Ｖ線(チャンネル方向)及びＶＩ−ＶＩ線(ワードライン方向)に沿って切断した横断面図である。
【００３４】
図６a乃至図６cに示したように、活性領域４０ａに形成された一つのフローティングゲート３５が、図５に示された第１のサブセル(ＭＣ３)のフローティングゲート３５ａ及び第２のサブセル(ＭＣ４)のフローティングゲート３５ｂの機能を実行する。フローティングゲート３５の上部に形成された制御ゲート３７が第１のサブセル(ＭＣ３)の制御ゲート３５ａ及び第２のサブセル(ＭＣ４)の制御ゲート３７ｂの機能を実行する。図６bに示したように、ＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルのチャンネル方向による横断面図は、一つの部分の以外には従来のＮＯＲ型フラッシュＥＥＰＲＯＭ装置の断面図と類似である。即ち、Ｖ−Ｖ線の位置によって第１の誘電体膜３４ａ又は第２の誘電体膜３４ｂが見える。第１の誘電体膜３４ａの厚さは、従来のＮＯＲ型フラッシュＥＥＰＲＯＭ単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)より大きく、第 2 誘電体膜３４ｂの厚さは、従来のＮＯＲ型フラッシュＥＥＰＲＯＭ単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)と同一である。また、図６cに示したゲート電極の伸張方向又はワードライン方向の断面図も下記の問題の以外は従来のＮＯＲ型フラッシュＥＥＰＲＯＭ装置の断面図と類似である。即ち、フローティングゲート３５が活性領域内にだけ形成されてフィールド酸化膜４０と重なっていないし、フローティングゲート電極３５下部の誘電膜がお互いに厚さが異なる第１の誘電体膜３４ａ及び第２の誘電体膜３４ｂからなっている。
【００３５】
次に、図７a乃至図７eを参照して、本発明によるフラッシュＥＥＰＲＯＭ装置の単位セルの形成工程について説明する。
【００３６】
図７aに示したように、基板４１上に誘電体膜４２を形成し、誘電体膜４２の上部にフォトレジストパターン４３を形成する。誘電体膜４２の厚さは、デザインルールによって変更できる。好ましくは、フラッシュＥＥＰＲＯＭ装置を制御するためにフラッシュＥＥＰＲＯＭ装置内に形成される周辺装置の誘電体膜の厚さと同一である。
【００３７】
図７bに示したように、フォトレジストパターン４３をエッチングマスクとして利用して誘電体膜４２が露出された部分をエッチングし、厚い誘電体膜４２ａと薄い誘電体膜４２ｂよりなる二重誘電体膜を形成する。次に、フォトレジストパターン４３を除去した後、ＰｏＣｌ３を含んだ第１のポリシリコンを堆積させて第１の導電層４４を形成する。ここで、薄い誘電体膜４２ｂの厚さは約９ｎｍ程度として、これは従来のトンネリング酸化膜の通常的な厚さに該当する。次に、ＣＶＤ（化学気相蒸着法）により形成されたシリコン窒化膜４５及び素子分離限定用のエッチングマスク４６を第１の導電層４４上に形成する。エッチングマスク４６としてはフォトレジストを利用でき、エッチングマスク４６により露出された部分は、素子分離領域が形成される部分である。そして、図７に示したように、エッチングマスク４６によりシリコン窒化膜４５、第１の導電層４４及び基板４１がエッチングされてトレンチが形成される。そして、ホウ素イオン（ｂｏｒｏｎ ｉｏｎｓ）が、基板４１に注入され、トレンチ４７下部のチャンネルストップ領域(図示せず)が形成され、そして、エッチングマスク４６が除かれる。
【００３８】
次に、酸化工程を実施してトレンチ４７を充填する高温酸化膜(ＨＴＯ)層(図示せず)を形成する。そして、ＣＭＰ(ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)を実施してシリコン窒化膜４５及びＨＴＯ層を研磨して第１の導電層４４を露出させる。次に、図７dに示したように、研磨されたＨＴＯ層がエッチバックされて第１の導電層４４の側壁が露出されてフィールド酸化膜４８が形成される。露出された側壁を有する第１の導電層４４は、フラッシュＥＥＰＲＯＭ装置の単位セルのフローティングゲートとして作用するようになる。第１の導電層４４の露出された側面は、制御ゲートとフローティングゲートとの重畳面積を増加させてＧＣＲを向上させる。次に、図７eに示したように、フィールド酸化膜４８が形成された基板上に、ＯＮＯからなる誘電体膜４９と、ＰＯＣｌ３が堆積されているポリシリコン層とタングステンシリサイド層よりなる第２の導電層５０と、を形成する。以後に、ワードライン方向に第１の導電層４４と、ＯＮＯからなった誘電体膜４９及び第２の導電層５０をパターニングし、イオン注入工程を実施してソース及びドレーンを形成することにより、本発明によるフラッシュＥＥＰＲＯＭ装置の単位セルを完成する。
【００３９】
従来技術において、素子分離領域用のフィールド酸化膜４８は、誘電体膜４２ａ、４２ｂに該当するトンネル酸化膜と第１の導電層４４(フローティングゲート)の形成以前に形成される。しかし、本発明では、素子分離領域用のフィールド酸化膜４８は、誘電体膜４２ａ、４２ｂ及び第１の導電層４４(フローティングゲート)の形成以後に形成される。したがって、フローティングゲート４４は、フィールド酸化膜４８により限定される活性領域内にだけ形成されてフィールド酸化膜４８とは重畳されない。
【００４０】
本発明によれば、上述のような方法を利用してフラッシュＥＥＰＲＯＭ装置を製造する場合に、単位セルと一緒に基板上に形成されるドレーン選択トランジスター及びソース選択トランジスターのゲート誘電体膜の厚さが異なる２部分に形成できる。したがって、フラッシュＥＥＰＲＯＭ装置の製造工程が一層単純化される。従来のフラッシュＥＥＰＲＯＭ装置のＧＣＲを維持しながら本発明によるフラッシュＥＥＰＲＯＭ装置の幅が著しく減少(約２０％程度)する。
【００４１】
以上、本発明の好適な実施の形態について添付の図面を参照して詳細に説明したが、以上の説明及び添付図面における多くの特定詳細は本発明のより全般的理解のために提供されるだけ、これら特定事項が本発明の範囲内で所定の変形や変更が可能であることは、当該技術分野で通常の知識を有する者には自明なことであろう。
【図面の簡単な説明】
【００４２】
【図１】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図２ａ】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セル構造を説明するための平面レイアウト図である。
【図２ｂ】図２aのＩ−Ｉ線(チャンネル方向)に沿って切断した横断面図である。
【図２ｃ】図２aのＩＩ−ＩＩ線(ワードライン方向)に沿って切断した横断面図である。
【図３】本発明の一実施の形態による単位セルを含むＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図４ａ】本発明の一実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図である。
【図４ｂ】図４aのＩＩＩ−ＩＩＩ線(チャンネル方向)に沿って切断した横断面図である。
【図４ｃ】図４aのＩＶ−ＩＶ線(ワードライン方向)に沿って切断した横断面図である。
【図５】本発明の一実施の形態による単位セルを含むＮＯＲ型フラッシュＥＥＰＲＯＭ装置を概略的に示す回路図である。
【図６ａ】本発明の一実施の形態による図５に示されたＮＯＲ型フラッシュＥＥＰＲＯＭ装置の単位セルの構造を説明するための平面レイアウト図である。
【図６ｂ】図６aのＶ−Ｖ線(チャンネル方向)に沿って切断した横断面図である。
【図６ｃ】図６aのＶＩ−ＶＩ線(ワードライン方向)に沿って切断した横断面図である。
【図７ａ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｂ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｃ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｄ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【図７ｅ】本発明の一実施の形態によるフラッシュＥＥＰＲＯＭ装置の単位セルの製造工程を説明するための横断面図である。
【特許請求の範囲】
【請求項１】
単位セルの分離のためのフィールド酸化膜が形成されている基板と、
隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、
前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、
前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、
前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことを特徴とするフラッシュＥＥＰＲＯＭ単位セル。
【請求項２】
前記第２の誘電体膜は、前記フローティングゲートへの電子注入及び前記フローティングゲートからの電子放出を誘導するトンネル酸化膜であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項３】
前記第１の誘電体膜の表面積は、前記第２の誘電体膜の表面積と実質的に同一であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項４】
前記第１の誘電体膜の厚さは、フラッシュＥＥＰＲＯＭ装置を制御するために前記フラッシュＥＥＰＲＯＭ装置内に形成される周辺装置の誘電体膜の厚さと実質的に同一であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項５】
前記フローティングゲートは、前記フローティングゲート誘電体膜の上部にだけ形成されたことを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項６】
多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、
前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第１及び第２のサブセルを含み、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項７】
前記第１のサブセルのフローティングゲート下部の誘電体膜の厚さは、前記第２のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項８】
前記第１のサブセルの制御ゲートと第２のサブセルの制御ゲートは同一なワードラインに連結されており、第１のサブセルのフローティングゲートは、第２のサブセルのフローティングゲートに連結されていることを特徴とする請求項６にフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項９】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは一緒に連結されており、前記第１のサブセルの制御ゲート及び前記第２のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１０】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１１】
多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、
行方向の多数の単位セルは一つのワードラインに連結されており、単位セルの各々は、ソース及びドレーンの間で並列連結された第１のサブセル及び第２のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１２】
前記第１のセブセルのフローティングゲート下部の誘電体膜の厚さは、前記第２のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１３】
前記第１のサブセルの制御ゲートと第２のサブセルの制御ゲートは同一なワードラインに連結されており、第１のサブセルのフローティングゲートは第２のサブセルのフローティングゲートに連結されていることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１４】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは一緒に連結されており、前記第１のサブセルの制御ゲート及び前記第２のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１５】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１】
単位セルの分離のためのフィールド酸化膜が形成されている基板と、
隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、
前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、
前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、
前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことを特徴とするフラッシュＥＥＰＲＯＭ単位セル。
【請求項２】
前記第２の誘電体膜は、前記フローティングゲートへの電子注入及び前記フローティングゲートからの電子放出を誘導するトンネル酸化膜であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項３】
前記第１の誘電体膜の表面積は、前記第２の誘電体膜の表面積と実質的に同一であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項４】
前記第１の誘電体膜の厚さは、フラッシュＥＥＰＲＯＭ装置を制御するために前記フラッシュＥＥＰＲＯＭ装置内に形成される周辺装置の誘電体膜の厚さと実質的に同一であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項５】
前記フローティングゲートは、前記フローティングゲート誘電体膜の上部にだけ形成されたことを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ単位セル。
【請求項６】
多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、
前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第１及び第２のサブセルを含み、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項７】
前記第１のサブセルのフローティングゲート下部の誘電体膜の厚さは、前記第２のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項８】
前記第１のサブセルの制御ゲートと第２のサブセルの制御ゲートは同一なワードラインに連結されており、第１のサブセルのフローティングゲートは、第２のサブセルのフローティングゲートに連結されていることを特徴とする請求項６にフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項９】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは一緒に連結されており、前記第１のサブセルの制御ゲート及び前記第２のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１０】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項６に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１１】
多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、
行方向の多数の単位セルは一つのワードラインに連結されており、単位セルの各々は、ソース及びドレーンの間で並列連結された第１のサブセル及び第２のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第１のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第２のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１２】
前記第１のセブセルのフローティングゲート下部の誘電体膜の厚さは、前記第２のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１３】
前記第１のサブセルの制御ゲートと第２のサブセルの制御ゲートは同一なワードラインに連結されており、第１のサブセルのフローティングゲートは第２のサブセルのフローティングゲートに連結されていることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１４】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは一緒に連結されており、前記第１のサブセルの制御ゲート及び前記第２のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【請求項１５】
前記第１のサブセルのフローティングゲート及び前記第２のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項１１に記載のフラッシュＥＥＰＲＯＭアレイ構造体。
【図１】
【図３】
【図５】
【図３】
【図５】
【公表番号】特表２００６−５０４２６１（Ｐ２００６−５０４２６１Ａ）
【公表日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−５４６５２７（Ｐ２００４−５４６５２７）
【出願日】平成１５年１０月２１日（２００３．１０．２１）
【国際出願番号】ＰＣＴ／ＫＲ２００３／００２２０５
【国際公開番号】ＷＯ２００４／０３８７２６
【国際公開日】平成１６年５月６日（２００４．５．６）
【出願人】（５０５１４６３７５）テラ セミコンダクター、インク． (1)
【Ｆターム（参考）】
【公表日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１５年１０月２１日（２００３．１０．２１）
【国際出願番号】ＰＣＴ／ＫＲ２００３／００２２０５
【国際公開番号】ＷＯ２００４／０３８７２６
【国際公開日】平成１６年５月６日（２００４．５．６）
【出願人】（５０５１４６３７５）テラ セミコンダクター、インク． (1)
【Ｆターム（参考）】
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