ヘテロ接合電界効果トランジスタ及びその製造方法
【課題】電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。
【解決手段】本発明に係るヘテロ接合電界効果トランジスタは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。
【解決手段】本発明に係るヘテロ接合電界効果トランジスタは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の窒化物半導体からなるヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ：Field Effect Transistor）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルス電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、実際に高周波で動作させた際にＤＣ特性から予測できる出力や効率に比べてドレイン電流が大きく減少してしまう。
【０００３】
電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセス部分の深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。
【０００４】
しかし、リセスゲート構造を形成するためには、ゲート電極直下の半導体層のリセス深さを制御性良くエッチングする必要があり、エッチングレートのみでこれを制御することは難しい。
【０００５】
そこで、ＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】IEEE EDL, VOL.29, NO.4, APRIL 2008, p303
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入する。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域にｎ型不純物が混入したとしても活性化されず、電流のリークパスにはならない。しかし、ＡｌＧａＮから遠く離れた分極の効果が及ばない領域に混入したｎ型不純物は、活性化されてキャリアとなり電流のリークパスとなりうる。
【０００８】
その結果、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際にゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下やノイズ特性の劣化、信頼性の低下などが生じる。
【０００９】
そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るヘテロ接合電界効果トランジスタは、バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。
【００１１】
本発明に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）バリア層と前記バリア層上のキャップ層を含む窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を形成する工程と、（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係るヘテロ接合電界効果トランジスタでは、窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を設けることにより、電流コラプスを抑制する。さらに、Ｓｉを含まない絶縁膜からなる表面保護膜を設けることにより、表面保護膜からキャップ層にＳｉが混入しないためゲートリーク電流の増大を防ぐ。
【００１３】
本発明に係るヘテロ接合電界効果トランジスタの製造方法では、窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を形成することにより、電流コラプスを抑制する。さらに、前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成することにより、表面保護膜からキャップ層にＳｉが混入しないためゲートリーク電流の増大を防ぐ。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】キャップ層の厚さとゲート電流及びゲート端電界強度との関係を示した図である。
【図３】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図４】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図５】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図６】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図７】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図８】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態１に係るヘテロ接合ＦＥＴの変形例の製造工程を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１５】実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１６】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態３に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１８】実施の形態４に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１９】実施の形態４に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
＜構成＞
図１は、本実施の形態に係るヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ）の構成を示す断面図である。
【００１６】
実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１０と、半絶縁性基板１０上に形成されたバッファ層２０と、バッファ層２０上に形成されたＧａＮからなるチャネル層３０と、チャネル層３０上に形成されたＡｌＧａＮからなるバリア層４０と、バリア層４０上に形成されたＮｉ／Ａｕからなるゲート電極９０及びＧａＮからなる厚さが２８ｎｍより大きい（後述するように本発明によってこれが可能となる）キャップ層５０と、キャップ層５０上に形成されたＴｉ／Ａｌからなるソース電極７０及びドレイン電極８０と、素子分離領域６０とを備えている。なお、以下の説明においてチャネル層３０、バリア層４０、キャップ層５０を「窒化物半導体層」と呼ぶ場合がある。ゲート電極９０は窒化物半導体層に下部を埋没するようにして形成される。図１では、ゲート電極９０の底面がバリア層４０の上面と接する場合を例示している。さらに実施の形態１に係るヘテロ接合ＦＥＴは、キャップ層５０、ソース／ドレイン電極７０，８０上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００を備えている。
【００１７】
＜キャップ層＞
本実施の形態ではキャップ層５０の厚みを２８ｎｍより大きくし、表面保護膜１００にＳｉを含まない材料を用いるが、以下その理由について説明する。
【００１８】
図１に示す構造においてＧａＮキャップ層５０の厚さが０、２０、５０、１００ｎｍと異なる４種類のヘテロ接合ＦＥＴを作製し、ゲート電極９０とドレイン電極８０の間に−１０Ｖの電圧を印加したときに流れた電流の測定値を図２に示した。なお、表面保護膜１００には窒化シリコン（ＳｉＮ）を用いている。
【００１９】
図２に示すように、ＧａＮキャップ層５０が２０ｎｍよりも薄い場合には、ゲートリーク電流は２．０×１０-6（Ａ／ｍｍ）以下の十分に低い値であった。それに対して、ＧａＮキャップ層５０が５０ｎｍよりも厚い場合のゲートリーク電流は、２０ｎｍ以下の場合よりも２桁程度大きい１．０×１０-4（Ａ／ｍｍ）程度もあり、耐圧や信頼性の劣化が懸念される。
【００２０】
このように大きなゲートリーク電流が発生する要因としては、キャップ層５０の表面に形成したＳｉＮからなる表面保護膜１００中のＳｉ元素がｎ型不純物としてキャップ層５０中に混入し、キャリアを発生することでリークパスとなっていることが考えられる。
【００２１】
ＧａＮキャップ層５０のＡｌＧａＮ層４０側の領域は、ＡｌＧａＮバリア層４０による分極の効果を受けて空乏化されるため、ＧａＮに対してｎ型不純物となるＳｉが混入して活性化したとしてもキャリアは発生せず、リークパスにならない。すなわち、ＧａＮキャップ層５０がＡｌＧａＮバリア層４０に生じる分極の効果が及ぶほど薄い場合には、ＧａＮキャップ層５０中にｎ型不純物が混入してもリーク電流が発生しない。それに対して、ＧａＮキャップ層５０が厚く、表面側にＡｌＧａＮ層４０による分極の効果が及ばない領域が存在する場合、その領域は空乏化されないため、ｎ型不純物が混入するとキャリアが発生する。従って、その領域がリークパスとなり大きなリーク電流が発生する。
【００２２】
図２には、この効果によるゲートリーク電流値の計算結果も示している。この計算では、まずｎ型不純物の混入によりＧａＮキャップ層５０の表面側に発生するキャリア濃度を、ＧａＮキャップ層５０の厚さが異なる構造において、ポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極９０からＧａＮキャップ層５０中にショットキー障壁をトンネルして流れる電流を計算した。最後に、ＧａＮキャップ層５０を形成していない場合の実際のヘテロ接合ＦＥＴにおける電流値を、ＧａＮキャップ層５０以外を流れる電流値と仮定し、計算したトンネル電流に足し合わせ、図２にプロットした。計算値は実測値とよく一致し、またこの計算結果により、ＧａＮキャップ層５０の厚さが２８ｎｍより大きい場合にリーク電流が増大することが分かった。つまり、ＡｌＧａＮバリア層４０に生じる分極の効果が及ぶ領域は、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層４０から２８ｎｍ以内の範囲のみであり、それよりも表面側にＳｉ等のｎ型不純物が混入した場合には、キャリアが発生してリーク電流の要因となる。
【００２３】
なお、図２には、ＧａＮキャップ層５０の厚さを変えたときのドレイン電極９０側のゲート電極端に生じる電界強度を、ポアソン方程式を解いて計算した結果も示している。電流コラプスはゲート電極端に生じる電界強度が強いほど大きくなるため、本計算結果よりＧａＮキャップ層５０が厚いほど、電流コラプスを抑制する観点からは好ましい構造であることが分かる。つまり、電流コラプスの抑制とゲートリーク電流の抑制は、ＧａＮキャップ層５０の厚さに関してトレードオフの関係にある。
【００２４】
このトレードオフから脱却するためには、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層５０から２８ｎｍより離れた領域にＳｉ等のｎ型不純物が混入することを抑制する必要がある。
【００２５】
そこで本実施の形態のヘテロ接合ＦＥＴでは、表面保護膜１００にＳｉを含まない絶縁膜を用いることによってキャップ層５０中にｎ型不純物であるＳｉが混入しないようにし、リーク電流の要因となるキャリアが発生しないようにする。これにより、電流コラプスを抑制すると共にゲートリーク電流を低減することが可能となる。Ｓｉを含まない絶縁膜としては、例えばアルミニウムの酸化物、窒化物、酸窒化物や、タンタル、チタン、ニオブ、ジルコニウム、マグネシウム、亜鉛、ハフニウムの酸化物、ホウ素の窒化物、ダイヤモンド、ダイヤモンドライクカーボンなどが挙げられる。
【００２６】
特に窒化物、酸窒化物を表面保護膜１００とする場合は、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるＧａＮキャップ層５０中の窒素空孔を補償する効果を奏する。
【００２７】
＜変形例１＞
半絶縁性基板１０にはＳｉＣの他、Ｓｉ、サファイア、ＧａＮ，ＡｌＮ等を用いることが可能である。ＧａＮを用いた場合には、半絶縁性基板１０上にバッファ層２０を介さずチャネル層３０等を形成することが出来るため、バッファ層２０の形成は任意である。
【００２８】
＜変形例２＞
ソース／ドレイン電極７０、８０は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られる限り、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜で形成されていてもよい。
【００２９】
＜変形例３＞
ソース／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層は図３に示すように除去されていてもよい。このような構造は、チャネル層３０のバリア層４０側に発生する２次元電子ガス（２ＤＥＧ）とソース／ドレイン電極７０，８０間の抵抗を低減するため、トランジスタの大電流化や高出力化に有利である。なお、図３においてチャネル層５０からバリア層４０の一部までが除去されてソース／ドレイン電極７０，８０が形成されているが、除去する領域は必ずしもこの領域に限らず、その領域が大きくても小さくても、ソース／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内が除去されていれば上述の効果が得られる。
【００３０】
＜変形例４＞
ゲート電極９０は必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2などのシリサイド、ＴｉＮ，ＷＮなどの窒化物金属、またはこれらから構成される多層膜であっても良い。
【００３１】
＜変形例５＞
ゲート電極９０の底面はキャップ層５０の表面と接していなければ、キャップ層５０の表面と接触している場合に比べて電流コラプスを抑制することができる。そのため、ゲート電極９０の底面は必ずしもバリア層４０の上面と接している必要はなく、例えば、キャップ層５０の内部と接触した構造（図４）や、バリア層４０の内部と接触した構造（図５）でもよい。
【００３２】
ただし、ゲート電極９０直下の窒化物半導体層を制御性よくエッチングするには、構造の異なる層をエッチングする際のエッチングレートの違いを用いて行なうことが好ましく、その場合には、図１に示すようにゲート電極９０の底面がバリア層４０の上面と接する構造がより好ましい。
【００３３】
＜変形例６＞
また、ゲート電極はその断面形状が四角形のものに限らず、例えば図６に示すゲート電極９１のようにバリア層４０と接触する領域を小さくしたＴ型もしくはＹ型構造でも良い。このような構造にすることにより、ゲート電極９１が半導体層と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。
【００３４】
また、図７に示すように、ゲート電極９１の庇部がキャップ層５０の表面と接するような構造でもよい。このような構造により、高電圧動作時にゲート電極９１のドレイン電極８０側のエッジ部分に集中する電界が緩和され、電流コラプスを抑制すると同時に耐圧が向上する。
【００３５】
＜製造工程＞
図８〜図１４は、実施の形態１に係るヘテロ接合ＦＥＴの製造工程の一例を示した図である。これらの図において、図１の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図８〜図１４に沿って説明する。
【００３６】
まず、半絶縁性基板１０上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用し、バッファ層２０、ＧａＮからなるチャネル層３０、ＡｌＧａＮからなるバリア層４０、ＧａＮからなる厚さが２８ｎｍより大きいキャップ層５０をそれぞれ下から順にエピタキシャル成長させる（図８）。
【００３７】
そして、Ｔｉ／Ａｌからなるソース／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図９）。
【００３８】
なお、図３のようにソース／ドレイン電極７０，８０を埋め込み構造にする場合は、レジストマスク１７０を用いたＣｌ2等によるドライエッチング法等により、ソース電極７０とドレイン電極８０を形成する領域の下側の少なくとも一部の窒化物半導体層内を除去し（図１０）、その領域にソース／ドレイン電極７０，８０を形成すればよい。
【００３９】
また、Ｔｉ／Ａｌに替えて、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜からなるソース電極／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成しても良い。
【００４０】
次に、トランジスタを作製する領域外のチャネル層３０、バリア層４０、キャップ層５０に、例えばイオン注入法やエッチングなどを用いて素子分離領域６０を形成する（図１１）。
【００４１】
そして、レジストマスク１４０を形成して、Ｃｌ2等を用いたドライエッチング法等によってゲート電極９０を形成する領域の窒化物半導体層を除去する（図１２）。図１２ではキャップ層５０のみを除去する例を示しているが、エッチング時間やガス流量を調整して所望のエッチング深さにすることによって、図４や図５に示すようにゲート電極９０のリセス深さを調整することができる。但し、キャップ層５０とバリア層４０のＡｌ組成比が異なる場合、エッチングの際にＣｌ2等の塩素系のガスに加えて例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層５０だけをエッチングすることができる。そのため、ゲート電極９０の底面がバリア層４０の上面と接する図１のヘテロ接合ＦＥＴは歩留り良く作製することが可能である。
【００４２】
レジストマスク１４０を除去した後、Ｎｉ／Ａｕからなるゲート電極９０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１３）。
【００４３】
なお、窒化物半導体層のエッチング領域よりも開口の広いレジストマスクを用いて電極を堆積すれば、図６，７に示す形状のゲート電極９１を形成することができる。
【００４４】
また、ゲート電極９０，９１の材料はＮｉ／Ａｕに限らず、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、ＴｉＮ、ＷＮ等の窒化物金属、またはこれらから構成される多層膜を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成しても良い。
【００４５】
次に、ＡｌＮからなる表面保護膜１００をスパッタ法やＣＶＤ法を用いて全面に成膜し（図１４）、レジストマスクを形成してドライエッチング法などにてゲート電極９０、ソース／ドレイン電極７０，８０の各パッド部分を開口する（図示せず）。表面保護膜１００の材料はＡｌＮに限らず、アルミニウムの酸化物、酸窒化物や、タンタル、チタン、ニオブ、ジルコニウム、マグネシウム、亜鉛、ハフニウムの酸化物、ホウ素の窒化物、ダイヤモンド、ダイヤモンドライクカーボンなどのＳｉを含まない絶縁膜や、これらの多層膜をスパッタ法、ＣＶＤ法、蒸着法等により形成しても良い。
【００４６】
なお、表面保護膜１００を形成する前に、不活性ガスからなるプラズマを用いてキャップ層５０の表面処理をすることにより、プロセス中にキャップ層５０表面に付着したｎ型不純物を除去することによりゲートリーク電流が低減する。
【００４７】
また、窒素ガスからなるプラズマを用いてキャップ層５０の表面処理をすれば、キャップ層５０表面に形成される窒素空孔を補償することによりゲートリーク電流が低減する。
【００４８】
以上の工程により、図１に示すヘテロ接合ＦＥＴを作製できる。以上ではトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００４９】
なお、図９に示すソース／ドレイン電極７０，８０の形成工程、図１１に示す素子分離領域６０の形成工程、図１２，１３に示すゲート電極９０の形成工程、図１４に示す保護膜１００の形成工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。保護膜１００をソース／ドレイン電極７０，８０やゲート電極９０よりも前に形成しても構わないが、その場合は各電極７０，８０，９０を形成する領域の保護膜１００を除去する新たな工程が必要となり、電極７０，８０，９０の表面は保護膜１００では覆われない形状となる。
【００５０】
＜効果＞
以下に、本実施の形態のヘテロ接合ＦＥＴによる効果を記す。本実施の形態のヘテロ接合ＦＥＴは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備えるものである。Ｓｉを含まない表面保護膜１００を用いることによって、空乏層とならないキャップ層５０の表面側の領域にキャリアとなりうる不純物が混入することを防ぐ。これにより、ゲート電極９０をリセスゲート構造とすることによる電流コラプスの抑制と共に、ゲートリーク電流の低減が可能である。
【００５１】
また、ゲート電極９０の底面がバリア層４０の上面と接するような構成であれば、キャップ層５０とバリア層４０のエッチングレートの違いを利用して制御性良くキャップ層５０のみをエッチングすることが可能であり、歩留まりが向上する。
【００５２】
キャップ層５０の厚さは２８ｎｍよりも大きい場合、キャップ層５０の表面側に空乏層とならない領域が発生するため、従来の構造であればその領域に混入する不純物によってゲートリーク電流が発生し得る。しかし、表面保護膜１００にＳｉを含まない絶縁膜を用いる本実施の形態のヘテロ接合ＦＥＴでは、このような場合でもゲートリーク電流の増大を防ぐことができる。
【００５３】
また、表面保護膜１００にアルミニウムの酸化物、窒化物又は酸窒化物のいずれかを用いた場合、これらはＳｉを含まない絶縁膜であるからゲートリーク電流の低減が可能である。
【００５４】
また、表面保護膜１００に窒化物や酸窒化物を用いた場合は、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるキャップ層５０中の窒素空孔を補償する効果を奏する。
【００５５】
次に、本実施の形態のヘテロ接合ＦＥＴの製造方法による効果を記す。本実施の形態のヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０とバリア層４０上のキャップ層５０を含む窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極９０を形成する工程と、（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜１００を形成する工程と、を備える。Ｓｉを含まない絶縁膜からなる表面保護膜１００を形成することによって、表面保護膜１００からキャップ層５０にキャリアとなりうるＳｉが混入することはない。これにより、ゲート電極９０をリセスゲート構造とすることによる電流コラプスの抑制と共に、ゲートリーク電流の低減が可能である。
【００５６】
また、ゲート電極９０の底面がバリア層４０の上面と接するようにゲート電極９０を形成する場合、キャップ層５０とバリア層４０のエッチングレートの違いを利用して制御性良くキャップ層５０のみをエッチングすることが可能であり、歩留まりが向上する。
【００５７】
さらに、キャップ層５０の厚みを２８ｎｍより大きくする場合、キャップ層５０の表面側に空乏層とならない領域が発生するため、従来の構造であればその領域に混入する不純物によってゲートリーク電流が発生し得る。しかし、表面保護膜１００にＳｉを含まない絶縁膜を用いる本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、このような場合でもゲートリーク電流の増大を防ぐことができる。
【００５８】
また、アルミニウムの酸化物、窒化物又は酸窒化物のいずれかを材料として表面保護膜１００を形成した場合、これらはＳｉを含まない絶縁膜であるからゲートリーク電流の低減が可能である。
【００５９】
また、窒化物又は酸窒化物を材料として表面保護膜１００を形成した場合、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるキャップ層５０中の窒素空孔を補償する効果を奏する。
【００６０】
さらに、不活性ガスからなるプラズマを用いてキャップ層５０の表面処理をした後に表面保護膜１００を形成することにより、プロセス中にキャップ層５０表面に付着したｎ型不純物を除去することができ、ゲートリーク電流を低減することができる。
【００６１】
また、窒素ガスからなるプラズマを用いてキャップ層５０の表面処理をした後に表面保護膜１００を形成することにより、キャップ層５０表面に形成される窒素空孔を補償することができ、ゲートリーク電流を低減することができる。
【００６２】
（実施の形態２）
＜構成＞
図１５は、実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。図１５において、図１と同一又は対応する構成要素には同一の参照符号を付している。実施の形態２に係るヘテロ接合ＦＥＴでは、実施の形態１の構成に加えて、ＧａＮキャップ層５０にアクセプタ準位を形成するｐ型不純物がドーピングされたｐ型不純物領域１１０が形成されている。ｐ型不純物領域１１０は、ＧａＮキャップ層５０のうち少なくともＡｌＧａＮバリア層４０から２８ｎｍ離れた領域から表面側にかけて形成されており、n型不純物により発生するキャリアを補償する。
【００６３】
ＧａＮキャップ層５０においてｐ型不純物となるものには、例えばＭｇ、Ｆｅ、Ｚｎ、Ｃ、Ｒｕ等がある。こうしたｐ型不純物領域は、トランジスタ動作時に最も高い電界がかかるゲート電極９０とドレイン電極８０の間の一部の領域にさえあれば電流のリークパスを遮断することができる。従って図１５に示すように、ｐ型不純物領域１１０はゲート電極９０とドレイン電極８０の間の少なくとも一部にさえあればよい。
【００６４】
＜製造工程＞
半絶縁性基板１０上にバッファ層２０、チャネル層３０、バリア層４０、キャップ層５０を下から順にエピタキシャル成長させた後（図８）、レジストマスク１５０を形成して例えばＭｇイオンをキャップ層５０の所定の領域に注入することによって、ｐ型不純物領域１１０を形成する（図１６）。その後は実施の形態１と同様の工程を経て、図１５に示すヘテロ接合ＦＥＴが形成される。
【００６５】
＜効果＞
本実施の形態に係るヘテロ接合ＦＥＴは、キャップ層５０の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物がドーピングされたｐ型不純物領域１１０を備えるので、空乏層が発生しないキャップ層５０の表面側に混入したｎ型不純物を補償し、ゲートリーク電流を低減することができる。
【００６６】
また、本実施の形態に係るヘテロ接合ＦＥＴの製造方法は、窒化物半導体層を準備する工程と、表面保護膜１００を形成する工程との間に、キャップ層５０の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物をドーピングしてｐ型不純物領域１１０を形成する工程を備える。これにより、空乏層が発生しないキャップ層５０の表面側に混入したｎ型不純物を補償し、ゲートリーク電流を低減することが可能なヘテロ接合ＦＥＴを作製できる。
【００６７】
（実施の形態３）
＜構成＞
図１７は、実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。図１７において、図１と同一又は対応する構成要素には同一の参照符号を付している。実施の形態２に係るヘテロ接合ＦＥＴでは、チャネル層３０とバリア層４０の間に、これらの層を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１２０が形成されている。これ以外の構成は実施の形態１と同様であるため、説明を省略する。
【００６８】
＜変形例＞
チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０のバンドギャップをそれぞれＢ30，Ｂ120，Ｂ40，Ｂ50としたとき、これらがＢ30＜Ｂ40＜Ｂ120、Ｂ50＜Ｂ40という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１２０による２次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極９０の領域のキャップ層５０のみを除去することが出来る。よって、必ずしもキャップ層５０をＧａＮ、バリア層４０をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。
【００６９】
例えば、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０を構成する化合物半導体をそれぞれＡｌX30Ｇａ1-X30Ｎ、ＡｌX120Ｇａ1-X120Ｎ、ＡｌX40Ｇａ1-X40Ｎ、ＡｌX50Ｇａ1-X50Ｎとすると、０≦Ｘ30＜１、０＜Ｘ120≦１、０＜Ｘ40≦１、０≦Ｘ50＜１、Ｘ30＜Ｘ40＜Ｘ120、Ｘ50≦Ｘ40という関係を満たす化合物半導体で構成されていれば良い。さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。
【００７０】
但し、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る化合物で構成される場合、バリア層４０に大きな分極効果が発生するためチャネル層３０のバリア層４０側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００７１】
又、ヘテロ接合ＦＥＴは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３０をＡｌX30Ｇａ1-X30Ｎで構成する場合、よりＡｌ組成が高い（Ｘ30が１に近い）方が好ましい。又、バリア層４０に用いる半導体材料のバンドギャップが大きいほど、バリア層４０を介してゲート電極１００からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４０として用いるＡｌX40Ｇａ1-X40Ｎも同様に、よりＡｌ組成が高いほうが好ましい。
【００７２】
又、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００７３】
＜製造工程＞
本実施の形態のヘテロ接合ＦＥＴの製造工程について説明する。まず、図８に示す工程で半絶縁性基板１０上にバッファ層２０、チャネル層３０を下から順にエピタキシャル成長させた後、チャネル層３０及びバリア層を形成する材料よりもバンドギャップが大きい材料からなるスペーサ層１２０を形成する。その後スペーサ層１２０の上にバリア層４０、キャップ層５０をエピタキシャル成長させ、その後は実施の形態１と同様の工程を経て、図１７に示すヘテロ接合ＦＥＴが形成される。
【００７４】
なお、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０のエピタキシャル成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは不純物の原料ガスとなるシランや酸素などの流量や圧力、温度、時間を調整することによって、チャネル層３０、バリア層４０、キャップ層５０を所望の組成、膜厚、ドーピング濃度に形成することが可能である。
【００７５】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、チャネル層３０とバリア層４０の間にこれらの層よりもバンドギャップの大きい材料からなるスペーサ層１２０を設けることにより、チャネル層３０のバリア層４０側に発生する２次元電子ガスの閉じ込め効果が大きくなるため、キャリア濃度が増大する。また合金散乱が減少するため移動度が向上する。よって、トランジスタの大電流化や高出力化が可能となる。
【００７６】
（実施の形態４）
＜構成＞
図１８は、実施の形態４に係るヘテロ接合ＦＥＴの構成を示す断面図である。実施の形態４に係るヘテロ接合ＦＥＴでは、図１に示した実施の形態１の構成に加えて、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の半導体層に、ｎ型不純物が高濃度にドーピングされた高濃度不純物領域１３０が形成されている。
【００７７】
図１８では高濃度不純物領域１３０が半導体表面からチャネル層３０に至る領域まで形成されているが、必ずしもこの領域に限らず、その領域が大きくても小さくても、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内に形成されていれば良い。
【００７８】
＜製造工程＞
実施の形態４に係るヘテロ接合ＦＥＴの製造工程について説明する。まず実施の形態１と同様に、半絶縁性基板１０上にバッファ層２０、チャネル層３０、バリア層４０、キャップ層５０を下から順にエピタキシャル成長させる（図８）。その後、レジストマスク１６０を形成して、ソース／ドレイン電極７０，８０を形成する領域の下側の少なくとも一部の窒化物半導体層内に、イオン注入法などを用いてＳｉ等の窒化物半導体においてｎ型となるイオンを打ち込む。注入ドーズ量は１×１０13〜１×１０17（ｃｍ-2）、注入エネルギーは１０〜１０００（ｋｅＶ）とする。その後に熱処理を行なって注入したイオンを活性化させることにより、図１９に示す高濃度不純物領域１３０が形成される。
【００７９】
その後はレジストマスク１６０を除去し、高濃度不純物領域１３０上にソース／ドレイン電極７０，８０を形成し、実施の形態１と同様の工程を経て図１８に示すヘテロ接合ＦＥＴが形成される。
【００８０】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内に高濃度不純物領域１３０を備えるため、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極７０，８０間の抵抗が低減され、トランジスタの大電流化や高出力化に有利である。
【００８１】
（その他）
以上、本発明を種々の実施例について説明したが、これらの実施例を適宜に組み合わせて本発明を実施することが可能である。
【符号の説明】
【００８２】
１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４０ バリア層、５０ キャップ層、６０ 素子分離領域、７０ ソース電極、８０ ドレイン電極、９０，９１ ゲート電極、１００ 表面保護膜、１１０ ｐ型不純物領域、１２０ スペーサ層、１３０ 高濃度不純物領域、１４０，１５０，１６０，１７０ レジストマスク。
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の窒化物半導体からなるヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ：Field Effect Transistor）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルス電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、実際に高周波で動作させた際にＤＣ特性から予測できる出力や効率に比べてドレイン電流が大きく減少してしまう。
【０００３】
電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセス部分の深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。
【０００４】
しかし、リセスゲート構造を形成するためには、ゲート電極直下の半導体層のリセス深さを制御性良くエッチングする必要があり、エッチングレートのみでこれを制御することは難しい。
【０００５】
そこで、ＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】IEEE EDL, VOL.29, NO.4, APRIL 2008, p303
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入する。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域にｎ型不純物が混入したとしても活性化されず、電流のリークパスにはならない。しかし、ＡｌＧａＮから遠く離れた分極の効果が及ばない領域に混入したｎ型不純物は、活性化されてキャリアとなり電流のリークパスとなりうる。
【０００８】
その結果、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際にゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下やノイズ特性の劣化、信頼性の低下などが生じる。
【０００９】
そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るヘテロ接合電界効果トランジスタは、バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。
【００１１】
本発明に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）バリア層と前記バリア層上のキャップ層を含む窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を形成する工程と、（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係るヘテロ接合電界効果トランジスタでは、窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を設けることにより、電流コラプスを抑制する。さらに、Ｓｉを含まない絶縁膜からなる表面保護膜を設けることにより、表面保護膜からキャップ層にＳｉが混入しないためゲートリーク電流の増大を防ぐ。
【００１３】
本発明に係るヘテロ接合電界効果トランジスタの製造方法では、窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極を形成することにより、電流コラプスを抑制する。さらに、前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成することにより、表面保護膜からキャップ層にＳｉが混入しないためゲートリーク電流の増大を防ぐ。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】キャップ層の厚さとゲート電流及びゲート端電界強度との関係を示した図である。
【図３】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図４】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図５】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図６】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図７】実施の形態１に係るヘテロ接合ＦＥＴの変形例の構成を示す断面図である。
【図８】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態１に係るヘテロ接合ＦＥＴの変形例の製造工程を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１５】実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１６】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態３に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１８】実施の形態４に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１９】実施の形態４に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
＜構成＞
図１は、本実施の形態に係るヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ）の構成を示す断面図である。
【００１６】
実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１０と、半絶縁性基板１０上に形成されたバッファ層２０と、バッファ層２０上に形成されたＧａＮからなるチャネル層３０と、チャネル層３０上に形成されたＡｌＧａＮからなるバリア層４０と、バリア層４０上に形成されたＮｉ／Ａｕからなるゲート電極９０及びＧａＮからなる厚さが２８ｎｍより大きい（後述するように本発明によってこれが可能となる）キャップ層５０と、キャップ層５０上に形成されたＴｉ／Ａｌからなるソース電極７０及びドレイン電極８０と、素子分離領域６０とを備えている。なお、以下の説明においてチャネル層３０、バリア層４０、キャップ層５０を「窒化物半導体層」と呼ぶ場合がある。ゲート電極９０は窒化物半導体層に下部を埋没するようにして形成される。図１では、ゲート電極９０の底面がバリア層４０の上面と接する場合を例示している。さらに実施の形態１に係るヘテロ接合ＦＥＴは、キャップ層５０、ソース／ドレイン電極７０，８０上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００を備えている。
【００１７】
＜キャップ層＞
本実施の形態ではキャップ層５０の厚みを２８ｎｍより大きくし、表面保護膜１００にＳｉを含まない材料を用いるが、以下その理由について説明する。
【００１８】
図１に示す構造においてＧａＮキャップ層５０の厚さが０、２０、５０、１００ｎｍと異なる４種類のヘテロ接合ＦＥＴを作製し、ゲート電極９０とドレイン電極８０の間に−１０Ｖの電圧を印加したときに流れた電流の測定値を図２に示した。なお、表面保護膜１００には窒化シリコン（ＳｉＮ）を用いている。
【００１９】
図２に示すように、ＧａＮキャップ層５０が２０ｎｍよりも薄い場合には、ゲートリーク電流は２．０×１０-6（Ａ／ｍｍ）以下の十分に低い値であった。それに対して、ＧａＮキャップ層５０が５０ｎｍよりも厚い場合のゲートリーク電流は、２０ｎｍ以下の場合よりも２桁程度大きい１．０×１０-4（Ａ／ｍｍ）程度もあり、耐圧や信頼性の劣化が懸念される。
【００２０】
このように大きなゲートリーク電流が発生する要因としては、キャップ層５０の表面に形成したＳｉＮからなる表面保護膜１００中のＳｉ元素がｎ型不純物としてキャップ層５０中に混入し、キャリアを発生することでリークパスとなっていることが考えられる。
【００２１】
ＧａＮキャップ層５０のＡｌＧａＮ層４０側の領域は、ＡｌＧａＮバリア層４０による分極の効果を受けて空乏化されるため、ＧａＮに対してｎ型不純物となるＳｉが混入して活性化したとしてもキャリアは発生せず、リークパスにならない。すなわち、ＧａＮキャップ層５０がＡｌＧａＮバリア層４０に生じる分極の効果が及ぶほど薄い場合には、ＧａＮキャップ層５０中にｎ型不純物が混入してもリーク電流が発生しない。それに対して、ＧａＮキャップ層５０が厚く、表面側にＡｌＧａＮ層４０による分極の効果が及ばない領域が存在する場合、その領域は空乏化されないため、ｎ型不純物が混入するとキャリアが発生する。従って、その領域がリークパスとなり大きなリーク電流が発生する。
【００２２】
図２には、この効果によるゲートリーク電流値の計算結果も示している。この計算では、まずｎ型不純物の混入によりＧａＮキャップ層５０の表面側に発生するキャリア濃度を、ＧａＮキャップ層５０の厚さが異なる構造において、ポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極９０からＧａＮキャップ層５０中にショットキー障壁をトンネルして流れる電流を計算した。最後に、ＧａＮキャップ層５０を形成していない場合の実際のヘテロ接合ＦＥＴにおける電流値を、ＧａＮキャップ層５０以外を流れる電流値と仮定し、計算したトンネル電流に足し合わせ、図２にプロットした。計算値は実測値とよく一致し、またこの計算結果により、ＧａＮキャップ層５０の厚さが２８ｎｍより大きい場合にリーク電流が増大することが分かった。つまり、ＡｌＧａＮバリア層４０に生じる分極の効果が及ぶ領域は、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層４０から２８ｎｍ以内の範囲のみであり、それよりも表面側にＳｉ等のｎ型不純物が混入した場合には、キャリアが発生してリーク電流の要因となる。
【００２３】
なお、図２には、ＧａＮキャップ層５０の厚さを変えたときのドレイン電極９０側のゲート電極端に生じる電界強度を、ポアソン方程式を解いて計算した結果も示している。電流コラプスはゲート電極端に生じる電界強度が強いほど大きくなるため、本計算結果よりＧａＮキャップ層５０が厚いほど、電流コラプスを抑制する観点からは好ましい構造であることが分かる。つまり、電流コラプスの抑制とゲートリーク電流の抑制は、ＧａＮキャップ層５０の厚さに関してトレードオフの関係にある。
【００２４】
このトレードオフから脱却するためには、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層５０から２８ｎｍより離れた領域にＳｉ等のｎ型不純物が混入することを抑制する必要がある。
【００２５】
そこで本実施の形態のヘテロ接合ＦＥＴでは、表面保護膜１００にＳｉを含まない絶縁膜を用いることによってキャップ層５０中にｎ型不純物であるＳｉが混入しないようにし、リーク電流の要因となるキャリアが発生しないようにする。これにより、電流コラプスを抑制すると共にゲートリーク電流を低減することが可能となる。Ｓｉを含まない絶縁膜としては、例えばアルミニウムの酸化物、窒化物、酸窒化物や、タンタル、チタン、ニオブ、ジルコニウム、マグネシウム、亜鉛、ハフニウムの酸化物、ホウ素の窒化物、ダイヤモンド、ダイヤモンドライクカーボンなどが挙げられる。
【００２６】
特に窒化物、酸窒化物を表面保護膜１００とする場合は、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるＧａＮキャップ層５０中の窒素空孔を補償する効果を奏する。
【００２７】
＜変形例１＞
半絶縁性基板１０にはＳｉＣの他、Ｓｉ、サファイア、ＧａＮ，ＡｌＮ等を用いることが可能である。ＧａＮを用いた場合には、半絶縁性基板１０上にバッファ層２０を介さずチャネル層３０等を形成することが出来るため、バッファ層２０の形成は任意である。
【００２８】
＜変形例２＞
ソース／ドレイン電極７０、８０は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られる限り、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜で形成されていてもよい。
【００２９】
＜変形例３＞
ソース／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層は図３に示すように除去されていてもよい。このような構造は、チャネル層３０のバリア層４０側に発生する２次元電子ガス（２ＤＥＧ）とソース／ドレイン電極７０，８０間の抵抗を低減するため、トランジスタの大電流化や高出力化に有利である。なお、図３においてチャネル層５０からバリア層４０の一部までが除去されてソース／ドレイン電極７０，８０が形成されているが、除去する領域は必ずしもこの領域に限らず、その領域が大きくても小さくても、ソース／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内が除去されていれば上述の効果が得られる。
【００３０】
＜変形例４＞
ゲート電極９０は必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2などのシリサイド、ＴｉＮ，ＷＮなどの窒化物金属、またはこれらから構成される多層膜であっても良い。
【００３１】
＜変形例５＞
ゲート電極９０の底面はキャップ層５０の表面と接していなければ、キャップ層５０の表面と接触している場合に比べて電流コラプスを抑制することができる。そのため、ゲート電極９０の底面は必ずしもバリア層４０の上面と接している必要はなく、例えば、キャップ層５０の内部と接触した構造（図４）や、バリア層４０の内部と接触した構造（図５）でもよい。
【００３２】
ただし、ゲート電極９０直下の窒化物半導体層を制御性よくエッチングするには、構造の異なる層をエッチングする際のエッチングレートの違いを用いて行なうことが好ましく、その場合には、図１に示すようにゲート電極９０の底面がバリア層４０の上面と接する構造がより好ましい。
【００３３】
＜変形例６＞
また、ゲート電極はその断面形状が四角形のものに限らず、例えば図６に示すゲート電極９１のようにバリア層４０と接触する領域を小さくしたＴ型もしくはＹ型構造でも良い。このような構造にすることにより、ゲート電極９１が半導体層と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。
【００３４】
また、図７に示すように、ゲート電極９１の庇部がキャップ層５０の表面と接するような構造でもよい。このような構造により、高電圧動作時にゲート電極９１のドレイン電極８０側のエッジ部分に集中する電界が緩和され、電流コラプスを抑制すると同時に耐圧が向上する。
【００３５】
＜製造工程＞
図８〜図１４は、実施の形態１に係るヘテロ接合ＦＥＴの製造工程の一例を示した図である。これらの図において、図１の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図８〜図１４に沿って説明する。
【００３６】
まず、半絶縁性基板１０上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用し、バッファ層２０、ＧａＮからなるチャネル層３０、ＡｌＧａＮからなるバリア層４０、ＧａＮからなる厚さが２８ｎｍより大きいキャップ層５０をそれぞれ下から順にエピタキシャル成長させる（図８）。
【００３７】
そして、Ｔｉ／Ａｌからなるソース／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図９）。
【００３８】
なお、図３のようにソース／ドレイン電極７０，８０を埋め込み構造にする場合は、レジストマスク１７０を用いたＣｌ2等によるドライエッチング法等により、ソース電極７０とドレイン電極８０を形成する領域の下側の少なくとも一部の窒化物半導体層内を除去し（図１０）、その領域にソース／ドレイン電極７０，８０を形成すればよい。
【００３９】
また、Ｔｉ／Ａｌに替えて、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜からなるソース電極／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成しても良い。
【００４０】
次に、トランジスタを作製する領域外のチャネル層３０、バリア層４０、キャップ層５０に、例えばイオン注入法やエッチングなどを用いて素子分離領域６０を形成する（図１１）。
【００４１】
そして、レジストマスク１４０を形成して、Ｃｌ2等を用いたドライエッチング法等によってゲート電極９０を形成する領域の窒化物半導体層を除去する（図１２）。図１２ではキャップ層５０のみを除去する例を示しているが、エッチング時間やガス流量を調整して所望のエッチング深さにすることによって、図４や図５に示すようにゲート電極９０のリセス深さを調整することができる。但し、キャップ層５０とバリア層４０のＡｌ組成比が異なる場合、エッチングの際にＣｌ2等の塩素系のガスに加えて例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層５０だけをエッチングすることができる。そのため、ゲート電極９０の底面がバリア層４０の上面と接する図１のヘテロ接合ＦＥＴは歩留り良く作製することが可能である。
【００４２】
レジストマスク１４０を除去した後、Ｎｉ／Ａｕからなるゲート電極９０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１３）。
【００４３】
なお、窒化物半導体層のエッチング領域よりも開口の広いレジストマスクを用いて電極を堆積すれば、図６，７に示す形状のゲート電極９１を形成することができる。
【００４４】
また、ゲート電極９０，９１の材料はＮｉ／Ａｕに限らず、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、ＴｉＮ、ＷＮ等の窒化物金属、またはこれらから構成される多層膜を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成しても良い。
【００４５】
次に、ＡｌＮからなる表面保護膜１００をスパッタ法やＣＶＤ法を用いて全面に成膜し（図１４）、レジストマスクを形成してドライエッチング法などにてゲート電極９０、ソース／ドレイン電極７０，８０の各パッド部分を開口する（図示せず）。表面保護膜１００の材料はＡｌＮに限らず、アルミニウムの酸化物、酸窒化物や、タンタル、チタン、ニオブ、ジルコニウム、マグネシウム、亜鉛、ハフニウムの酸化物、ホウ素の窒化物、ダイヤモンド、ダイヤモンドライクカーボンなどのＳｉを含まない絶縁膜や、これらの多層膜をスパッタ法、ＣＶＤ法、蒸着法等により形成しても良い。
【００４６】
なお、表面保護膜１００を形成する前に、不活性ガスからなるプラズマを用いてキャップ層５０の表面処理をすることにより、プロセス中にキャップ層５０表面に付着したｎ型不純物を除去することによりゲートリーク電流が低減する。
【００４７】
また、窒素ガスからなるプラズマを用いてキャップ層５０の表面処理をすれば、キャップ層５０表面に形成される窒素空孔を補償することによりゲートリーク電流が低減する。
【００４８】
以上の工程により、図１に示すヘテロ接合ＦＥＴを作製できる。以上ではトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００４９】
なお、図９に示すソース／ドレイン電極７０，８０の形成工程、図１１に示す素子分離領域６０の形成工程、図１２，１３に示すゲート電極９０の形成工程、図１４に示す保護膜１００の形成工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。保護膜１００をソース／ドレイン電極７０，８０やゲート電極９０よりも前に形成しても構わないが、その場合は各電極７０，８０，９０を形成する領域の保護膜１００を除去する新たな工程が必要となり、電極７０，８０，９０の表面は保護膜１００では覆われない形状となる。
【００５０】
＜効果＞
以下に、本実施の形態のヘテロ接合ＦＥＴによる効果を記す。本実施の形態のヘテロ接合ＦＥＴは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備えるものである。Ｓｉを含まない表面保護膜１００を用いることによって、空乏層とならないキャップ層５０の表面側の領域にキャリアとなりうる不純物が混入することを防ぐ。これにより、ゲート電極９０をリセスゲート構造とすることによる電流コラプスの抑制と共に、ゲートリーク電流の低減が可能である。
【００５１】
また、ゲート電極９０の底面がバリア層４０の上面と接するような構成であれば、キャップ層５０とバリア層４０のエッチングレートの違いを利用して制御性良くキャップ層５０のみをエッチングすることが可能であり、歩留まりが向上する。
【００５２】
キャップ層５０の厚さは２８ｎｍよりも大きい場合、キャップ層５０の表面側に空乏層とならない領域が発生するため、従来の構造であればその領域に混入する不純物によってゲートリーク電流が発生し得る。しかし、表面保護膜１００にＳｉを含まない絶縁膜を用いる本実施の形態のヘテロ接合ＦＥＴでは、このような場合でもゲートリーク電流の増大を防ぐことができる。
【００５３】
また、表面保護膜１００にアルミニウムの酸化物、窒化物又は酸窒化物のいずれかを用いた場合、これらはＳｉを含まない絶縁膜であるからゲートリーク電流の低減が可能である。
【００５４】
また、表面保護膜１００に窒化物や酸窒化物を用いた場合は、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるキャップ層５０中の窒素空孔を補償する効果を奏する。
【００５５】
次に、本実施の形態のヘテロ接合ＦＥＴの製造方法による効果を記す。本実施の形態のヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０とバリア層４０上のキャップ層５０を含む窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極９０を形成する工程と、（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜１００を形成する工程と、を備える。Ｓｉを含まない絶縁膜からなる表面保護膜１００を形成することによって、表面保護膜１００からキャップ層５０にキャリアとなりうるＳｉが混入することはない。これにより、ゲート電極９０をリセスゲート構造とすることによる電流コラプスの抑制と共に、ゲートリーク電流の低減が可能である。
【００５６】
また、ゲート電極９０の底面がバリア層４０の上面と接するようにゲート電極９０を形成する場合、キャップ層５０とバリア層４０のエッチングレートの違いを利用して制御性良くキャップ層５０のみをエッチングすることが可能であり、歩留まりが向上する。
【００５７】
さらに、キャップ層５０の厚みを２８ｎｍより大きくする場合、キャップ層５０の表面側に空乏層とならない領域が発生するため、従来の構造であればその領域に混入する不純物によってゲートリーク電流が発生し得る。しかし、表面保護膜１００にＳｉを含まない絶縁膜を用いる本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、このような場合でもゲートリーク電流の増大を防ぐことができる。
【００５８】
また、アルミニウムの酸化物、窒化物又は酸窒化物のいずれかを材料として表面保護膜１００を形成した場合、これらはＳｉを含まない絶縁膜であるからゲートリーク電流の低減が可能である。
【００５９】
また、窒化物又は酸窒化物を材料として表面保護膜１００を形成した場合、表面保護膜１００を形成する際にキャップ層５０の表面が窒素を含むガスからなるプラズマ中のイオン、あるいはラジカルにさらされるため、キャリアの発生源となるキャップ層５０中の窒素空孔を補償する効果を奏する。
【００６０】
さらに、不活性ガスからなるプラズマを用いてキャップ層５０の表面処理をした後に表面保護膜１００を形成することにより、プロセス中にキャップ層５０表面に付着したｎ型不純物を除去することができ、ゲートリーク電流を低減することができる。
【００６１】
また、窒素ガスからなるプラズマを用いてキャップ層５０の表面処理をした後に表面保護膜１００を形成することにより、キャップ層５０表面に形成される窒素空孔を補償することができ、ゲートリーク電流を低減することができる。
【００６２】
（実施の形態２）
＜構成＞
図１５は、実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。図１５において、図１と同一又は対応する構成要素には同一の参照符号を付している。実施の形態２に係るヘテロ接合ＦＥＴでは、実施の形態１の構成に加えて、ＧａＮキャップ層５０にアクセプタ準位を形成するｐ型不純物がドーピングされたｐ型不純物領域１１０が形成されている。ｐ型不純物領域１１０は、ＧａＮキャップ層５０のうち少なくともＡｌＧａＮバリア層４０から２８ｎｍ離れた領域から表面側にかけて形成されており、n型不純物により発生するキャリアを補償する。
【００６３】
ＧａＮキャップ層５０においてｐ型不純物となるものには、例えばＭｇ、Ｆｅ、Ｚｎ、Ｃ、Ｒｕ等がある。こうしたｐ型不純物領域は、トランジスタ動作時に最も高い電界がかかるゲート電極９０とドレイン電極８０の間の一部の領域にさえあれば電流のリークパスを遮断することができる。従って図１５に示すように、ｐ型不純物領域１１０はゲート電極９０とドレイン電極８０の間の少なくとも一部にさえあればよい。
【００６４】
＜製造工程＞
半絶縁性基板１０上にバッファ層２０、チャネル層３０、バリア層４０、キャップ層５０を下から順にエピタキシャル成長させた後（図８）、レジストマスク１５０を形成して例えばＭｇイオンをキャップ層５０の所定の領域に注入することによって、ｐ型不純物領域１１０を形成する（図１６）。その後は実施の形態１と同様の工程を経て、図１５に示すヘテロ接合ＦＥＴが形成される。
【００６５】
＜効果＞
本実施の形態に係るヘテロ接合ＦＥＴは、キャップ層５０の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物がドーピングされたｐ型不純物領域１１０を備えるので、空乏層が発生しないキャップ層５０の表面側に混入したｎ型不純物を補償し、ゲートリーク電流を低減することができる。
【００６６】
また、本実施の形態に係るヘテロ接合ＦＥＴの製造方法は、窒化物半導体層を準備する工程と、表面保護膜１００を形成する工程との間に、キャップ層５０の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物をドーピングしてｐ型不純物領域１１０を形成する工程を備える。これにより、空乏層が発生しないキャップ層５０の表面側に混入したｎ型不純物を補償し、ゲートリーク電流を低減することが可能なヘテロ接合ＦＥＴを作製できる。
【００６７】
（実施の形態３）
＜構成＞
図１７は、実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。図１７において、図１と同一又は対応する構成要素には同一の参照符号を付している。実施の形態２に係るヘテロ接合ＦＥＴでは、チャネル層３０とバリア層４０の間に、これらの層を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１２０が形成されている。これ以外の構成は実施の形態１と同様であるため、説明を省略する。
【００６８】
＜変形例＞
チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０のバンドギャップをそれぞれＢ30，Ｂ120，Ｂ40，Ｂ50としたとき、これらがＢ30＜Ｂ40＜Ｂ120、Ｂ50＜Ｂ40という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１２０による２次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極９０の領域のキャップ層５０のみを除去することが出来る。よって、必ずしもキャップ層５０をＧａＮ、バリア層４０をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。
【００６９】
例えば、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０を構成する化合物半導体をそれぞれＡｌX30Ｇａ1-X30Ｎ、ＡｌX120Ｇａ1-X120Ｎ、ＡｌX40Ｇａ1-X40Ｎ、ＡｌX50Ｇａ1-X50Ｎとすると、０≦Ｘ30＜１、０＜Ｘ120≦１、０＜Ｘ40≦１、０≦Ｘ50＜１、Ｘ30＜Ｘ40＜Ｘ120、Ｘ50≦Ｘ40という関係を満たす化合物半導体で構成されていれば良い。さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。
【００７０】
但し、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る化合物で構成される場合、バリア層４０に大きな分極効果が発生するためチャネル層３０のバリア層４０側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００７１】
又、ヘテロ接合ＦＥＴは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３０をＡｌX30Ｇａ1-X30Ｎで構成する場合、よりＡｌ組成が高い（Ｘ30が１に近い）方が好ましい。又、バリア層４０に用いる半導体材料のバンドギャップが大きいほど、バリア層４０を介してゲート電極１００からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４０として用いるＡｌX40Ｇａ1-X40Ｎも同様に、よりＡｌ組成が高いほうが好ましい。
【００７２】
又、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００７３】
＜製造工程＞
本実施の形態のヘテロ接合ＦＥＴの製造工程について説明する。まず、図８に示す工程で半絶縁性基板１０上にバッファ層２０、チャネル層３０を下から順にエピタキシャル成長させた後、チャネル層３０及びバリア層を形成する材料よりもバンドギャップが大きい材料からなるスペーサ層１２０を形成する。その後スペーサ層１２０の上にバリア層４０、キャップ層５０をエピタキシャル成長させ、その後は実施の形態１と同様の工程を経て、図１７に示すヘテロ接合ＦＥＴが形成される。
【００７４】
なお、チャネル層３０、スペーサ層１２０、バリア層４０、キャップ層５０のエピタキシャル成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは不純物の原料ガスとなるシランや酸素などの流量や圧力、温度、時間を調整することによって、チャネル層３０、バリア層４０、キャップ層５０を所望の組成、膜厚、ドーピング濃度に形成することが可能である。
【００７５】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、チャネル層３０とバリア層４０の間にこれらの層よりもバンドギャップの大きい材料からなるスペーサ層１２０を設けることにより、チャネル層３０のバリア層４０側に発生する２次元電子ガスの閉じ込め効果が大きくなるため、キャリア濃度が増大する。また合金散乱が減少するため移動度が向上する。よって、トランジスタの大電流化や高出力化が可能となる。
【００７６】
（実施の形態４）
＜構成＞
図１８は、実施の形態４に係るヘテロ接合ＦＥＴの構成を示す断面図である。実施の形態４に係るヘテロ接合ＦＥＴでは、図１に示した実施の形態１の構成に加えて、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の半導体層に、ｎ型不純物が高濃度にドーピングされた高濃度不純物領域１３０が形成されている。
【００７７】
図１８では高濃度不純物領域１３０が半導体表面からチャネル層３０に至る領域まで形成されているが、必ずしもこの領域に限らず、その領域が大きくても小さくても、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内に形成されていれば良い。
【００７８】
＜製造工程＞
実施の形態４に係るヘテロ接合ＦＥＴの製造工程について説明する。まず実施の形態１と同様に、半絶縁性基板１０上にバッファ層２０、チャネル層３０、バリア層４０、キャップ層５０を下から順にエピタキシャル成長させる（図８）。その後、レジストマスク１６０を形成して、ソース／ドレイン電極７０，８０を形成する領域の下側の少なくとも一部の窒化物半導体層内に、イオン注入法などを用いてＳｉ等の窒化物半導体においてｎ型となるイオンを打ち込む。注入ドーズ量は１×１０13〜１×１０17（ｃｍ-2）、注入エネルギーは１０〜１０００（ｋｅＶ）とする。その後に熱処理を行なって注入したイオンを活性化させることにより、図１９に示す高濃度不純物領域１３０が形成される。
【００７９】
その後はレジストマスク１６０を除去し、高濃度不純物領域１３０上にソース／ドレイン電極７０，８０を形成し、実施の形態１と同様の工程を経て図１８に示すヘテロ接合ＦＥＴが形成される。
【００８０】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、ソース電極／ドレイン電極７０，８０の下側の少なくとも一部の窒化物半導体層内に高濃度不純物領域１３０を備えるため、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極７０，８０間の抵抗が低減され、トランジスタの大電流化や高出力化に有利である。
【００８１】
（その他）
以上、本発明を種々の実施例について説明したが、これらの実施例を適宜に組み合わせて本発明を実施することが可能である。
【符号の説明】
【００８２】
１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４０ バリア層、５０ キャップ層、６０ 素子分離領域、７０ ソース電極、８０ ドレイン電極、９０，９１ ゲート電極、１００ 表面保護膜、１１０ ｐ型不純物領域、１２０ スペーサ層、１３０ 高濃度不純物領域、１４０，１５０，１６０，１７０ レジストマスク。
【特許請求の範囲】
【請求項１】
バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、
前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、
前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜とを備える、
ヘテロ接合電界効果トランジスタ。
【請求項２】
前記ゲート電極の底面は前記バリア層の上面と接する、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記キャップ層の厚さは２８ｎｍよりも大きい、請求項１又は２に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記表面保護膜はアルミニウムの酸化物、窒化物又は酸窒化物のいずれかである、請求項１〜３のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項５】
前記表面保護膜は窒化物又は酸窒化物である、請求項１〜３のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項６】
前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物がドーピングされた不純物領域をさらに備える、請求項１〜５のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項７】
（ａ）バリア層と前記バリア層上のキャップ層を含む窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極９０を形成する工程と、
（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成する工程と、
を備えるヘテロ接合電界効果トランジスタの製造方法。
【請求項８】
前記工程（ｂ）は、前記ゲート電極の底面が前記バリア層の上面と接するように前記ゲート電極を形成する工程である、請求項７に記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項９】
前記工程（ａ）は、厚みが２８ｎｍよりも大きい前記キャップ層を含む前記窒化物半導体層を準備する工程である、請求項７又は８に記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１０】
前記工程（ｃ）は、アルミニウムの酸化物、窒化物又は酸窒化物のいずれかからなる表面保護膜を形成する工程である、請求項７〜９のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１１】
前記工程（ｃ）は、窒化物又は酸窒化物からなる表面保護膜を形成する工程である、請求項７〜９のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１２】
（ｄ）前記工程（ａ）と（ｃ）の間に、前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物をドーピングして不純物領域を形成する工程をさらに備える、請求項７〜１１のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１３】
前記工程（ｃ）は、不活性ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項７〜１２のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１４】
前記工程（ｃ）は、窒素ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項１３に記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１】
バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、
前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、
前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜とを備える、
ヘテロ接合電界効果トランジスタ。
【請求項２】
前記ゲート電極の底面は前記バリア層の上面と接する、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記キャップ層の厚さは２８ｎｍよりも大きい、請求項１又は２に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記表面保護膜はアルミニウムの酸化物、窒化物又は酸窒化物のいずれかである、請求項１〜３のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項５】
前記表面保護膜は窒化物又は酸窒化物である、請求項１〜３のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項６】
前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物がドーピングされた不純物領域をさらに備える、請求項１〜５のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項７】
（ａ）バリア層と前記バリア層上のキャップ層を含む窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上にゲート電極９０を形成する工程と、
（ｃ）前記窒化物半導体層上にＳｉを含まない絶縁膜からなる表面保護膜を形成する工程と、
を備えるヘテロ接合電界効果トランジスタの製造方法。
【請求項８】
前記工程（ｂ）は、前記ゲート電極の底面が前記バリア層の上面と接するように前記ゲート電極を形成する工程である、請求項７に記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項９】
前記工程（ａ）は、厚みが２８ｎｍよりも大きい前記キャップ層を含む前記窒化物半導体層を準備する工程である、請求項７又は８に記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１０】
前記工程（ｃ）は、アルミニウムの酸化物、窒化物又は酸窒化物のいずれかからなる表面保護膜を形成する工程である、請求項７〜９のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１１】
前記工程（ｃ）は、窒化物又は酸窒化物からなる表面保護膜を形成する工程である、請求項７〜９のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１２】
（ｄ）前記工程（ａ）と（ｃ）の間に、前記キャップ層の少なくとも表面側に、アクセプタ準位を形成するＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１の不純物をドーピングして不純物領域を形成する工程をさらに備える、請求項７〜１１のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１３】
前記工程（ｃ）は、不活性ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項７〜１２のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１４】
前記工程（ｃ）は、窒素ガスからなるプラズマを用いて前記キャップ層の表面処理をした後に、前記表面保護膜を形成する工程である、請求項１３に記載のヘテロ接合電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−４３９６４（Ｐ２０１２−４３９６４Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８３５９５（Ｐ２０１０−１８３５９５）
【出願日】平成２２年８月１９日（２０１０．８．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１９日（２０１０．８．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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