不揮発性半導体記憶装置の製造方法
【課題】微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。
【解決手段】ISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板1上に窒素12を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をISSG法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜として酸窒化層13を形成することができ、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【解決手段】ISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板1上に窒素12を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をISSG法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜として酸窒化層13を形成することができ、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はメモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
近年、微細化に伴い、不揮発性半導体記憶装置の周辺回路を構成するMOS型電界効果トランジスタ部におけるホットキャリアによるゲート絶縁膜の劣化、信頼性低下が課題となっている。そのため、周辺回路を構成するトランジスタのゲート絶縁膜に酸窒化層を形成することで、ホットキャリアを抑制し、ゲート絶縁膜の劣化による信頼性低下の対策を行っている。
【0003】
以下、図面を用いて従来の不揮発性半導体記憶装置の製造方法について説明する。
まず、図13〜図18を参照しながら、従来の第1の不揮発性半導体記憶装置の製造方法について説明する。
【0004】
図13〜図18は従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
図において、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0005】
まず、図13に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面にパイロ酸化法などの熱酸化により形成された約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、CVD法により形成された約15nm膜厚のシリコン窒化膜3、および約1000℃、一時間のパイロ酸化法により形成された約12nm膜厚のシリコン酸化膜からなる上部酸化膜4からなるメモリセルのONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を形成する。
【0006】
このとき、上部酸化膜4を形成するための約1000℃、一時間のパイロ酸化法により、シリコン窒化膜3中の窒素がトンネル酸化膜2内に拡散し、前記半導体基板1の全面に窒素12が導入される。
【0007】
次に、図14に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、約20nm膜厚のゲート絶縁膜を有する高電圧系トランジスタが形成される周辺回路領域bおよび、約3nm膜厚のゲート絶縁膜を有する低電圧系トランジスタが形成される周辺回路領域c上にあるONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を選択的に除去する。
【0008】
このとき、約1000℃、一時間のパイロ酸化法により、前記半導体基板1の全面に導入された窒素12は周辺回路領域bおよびc上にあるONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を選択的に除去した後も、前記半導体基板1の表面上にある。
【0009】
また、約15nm膜厚で堆積したシリコン窒化膜3は、約1000℃、一時間のパイロ酸化法により、約6nmに仕上がる。最終的に、ONO絶縁膜は、約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約6nm膜厚のシリコン窒化膜3、約12nm膜厚のシリコン酸化膜からなる上部酸化膜4から構成され、シリコン窒化膜の誘電率はシリコン酸化膜の約2倍の誘電率を有するため、シリコン酸化膜に換算したONO絶縁膜の膜厚としては、下式のように約20nmとなる。
【0010】
5nm(トンネル酸化膜2)+6nm(シリコン窒化膜3)÷2
+12nm(上部酸化膜4)=20nm
次に、図15に示すように、約19nm膜厚のシリコン酸化膜からなる第1のゲート絶縁膜6を、セルアレイ領域a、周辺回路領域b、および周辺回路領域c上に、約900℃のパイロ酸化法により形成する。
【0011】
このとき、セルアレイ領域a上は、シリコン窒化膜3があるためにほとんど酸化されず、上部酸化膜4の膜厚はほとんど変化しない。さらに、約1000℃、一時間のパイロ酸化法により前記半導体基板1の全面に導入された窒素12は、第1のゲート絶縁膜6中に拡散し、前記半導体基板1からほぼ消失する。
【0012】
次に、図16に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、前記第2のレジストマスク7をマスクとして周辺回路領域c上にある第1のゲート絶縁膜6を除去し、前記半導体基板1を露出させる。このとき、周辺回路領域cの前記半導体基板1には、約1000℃、一時間のパイロ酸化法により前記半導体基板1の全面に導入された窒素12は第1のゲート絶縁膜6中に拡散したために、すでに前記半導体基板1上からは消失している。
【0013】
次に、図17に示すように、約3nm膜厚のシリコン酸化膜からなる第2のゲート絶縁膜8を、セルアレイ領域a、周辺回路領域b、周辺回路領域c上に、約850℃のパイロ酸化法により形成する。このとき、セルアレイ領域a上は、シリコン窒化膜3があるため、ほとんど酸化されず、上部酸化膜4の膜厚はほとんど変化しない。また、周辺回路領域bにある約19nm膜厚のシリコン酸化膜からなる第1のゲート絶縁膜6は、わずかに増加し、約20nm膜厚のシリコン酸化膜となる。
【0014】
以上説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚で窒素12を含む第1のゲート絶縁膜6、周辺回路領域c上には約3nm膜厚で窒素を含まない第2のゲート絶縁膜8が形成される。ここで前記周辺回路領域bの第1のゲート絶縁膜はメモリ素子のプログラム又は消去電圧に耐えられる厚い厚さを有することが望ましい。
【0015】
その後、図18に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する(例えば、特許文献1参照)。
【0016】
次に、図19〜図27を用いて従来の第2の半導体記憶装置の製造方法について説明する。
図19〜図27は従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【0017】
図において、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0018】
従来の第1の製造方法では、上部酸化膜4、第1のゲート絶縁膜6、第2のゲート絶縁膜8をパイロ酸化法で形成したが、従来の第二の製造方法はISSG(in−situ steam generation)法で形成する。
【0019】
一般的に、ISSG法で形成されたシリコン酸化膜はパイロ酸化法で形成されたシリコン酸化膜よりも品質がよく、微細化プロセスでよく用いられる。一方、パイロ酸化法ではシリコン窒化膜上のシリコン酸化膜はほとんど形成されないが、ISSG法ではシリコン窒化膜上もシリコン基板である半導体基板1上と同程度の膜厚のシリコン酸化膜が形成されるため、特に、MONOSメモリに適用する際には注意が必要である。
【0020】
まず、図19に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面に約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約15nm膜厚のシリコン窒化膜3、および約700℃で形成するTEOS等のCVD酸化膜からなる約30nm膜厚の犠牲酸化膜20を形成する。
【0021】
このとき、シリコン窒化膜3を形成した後の熱処理が最大700℃程度なので、半導体基板1上に窒素は偏析しない。
次に、図20に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、前記犠牲酸化膜20を選択的に除去する。
【0022】
次に、図21に示すように、セルアレイ領域a上にある犠牲酸化膜20をマスクとして、周辺回路領域bおよび周辺回路領域c上にあるシリコン窒化膜3およびトンネル酸化膜2を除去する。
【0023】
次に、図22に示すように、約14nm膜厚の第3のゲート絶縁膜101を、ISSG法を用いて約1000℃、60秒で形成する。このとき、セルアレイ領域a上には約30nm膜厚の厚い犠牲酸化膜20があるため、シリコン窒化膜3はほとんど酸化されない。
【0024】
次に、図23に示すように、セルアレイ領域a上のみを開口する第3のレジストマスク11を形成し、セルアレイ領域a上の犠牲酸化膜20を除去する。
次に、図24に示すように、約11nm膜厚の上部酸化膜4を、ISSG法をもちいて、約1000℃、60秒で形成する。
【0025】
このとき、前記第3のゲート絶縁膜101は、約19nmに増加する。
次に、図25に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、周辺回路領域c上にある前記第3のゲート絶縁膜101を除去する。
【0026】
次に、図26に示すように、約3nm膜厚のシリコン酸化膜からなる第4のゲート絶縁膜102を、セルアレイ領域a、周辺回路領域b、周辺回路領域c上に、約850℃、60秒のISSG法により形成する。このとき、セルアレイ領域a上の上部酸化膜4の膜厚は約12nmに増加し、前記第3のゲート絶縁膜101は約20nmに増加する。また、約15nm膜厚で形成したシリコン窒化膜3は、計3回のISSG酸化を経て、約6nmの膜厚となる。
【0027】
以上に説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚で窒素を含まない第3のゲート絶縁膜101、周辺回路領域c上には約3nm膜厚で窒素を含まない第4のゲート絶縁膜102が形成される。
【0028】
その後、図27に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
【特許文献1】特開2002−324860号公報
【発明の開示】
【発明が解決しようとする課題】
【0029】
上記した従来例における第1の不揮発性半導体記憶装置の製造方法では、ゲート絶縁膜をパイロ酸化法で形成するため、微細化に適さないという問題点があった。
また、上記した従来例における第2の不揮発性半導体記憶装置の製造方法では、微細化に対応可能なISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するために、メモリセルのゲート絶縁膜の上部酸化膜を形成する際に、熱処理によりシリコン窒化膜から窒素が拡散することによる基板への窒素の偏析が形成されないため、高電圧系トランジスタのゲート絶縁膜にも、低電圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されない。
【0030】
低電圧系トランジスタは、ホットキャリア寿命よりも移動度の低下影響が大きいため、酸窒化層の形成が無いほうが望ましいが、高電圧系トランジスタは、ホットキャリア寿命が厳しいため、ゲート絶縁膜にも酸窒化層が形成されたほうが好ましい。
【0031】
したがって、上記した従来例における第2の不揮発性半導体記憶装置の製造方法では、高圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されないため、ホットキャリア寿命が短くなり、信頼性が劣化するという問題点があった。
【0032】
前記に鑑み、本発明は、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。
【課題を解決するための手段】
【0033】
前記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、セルアレイ領域および高電圧トランジスタが形成される第1の周辺回路領域ならびに低電圧トランジスタが形成される第2の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、前記シリコン窒化膜形成後に1000〜1100℃、30分以上の高温アニール処理する工程と、前記第1の周辺回路領域および前記第2の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、前記第1の周辺回路領域の前記半導体基板上にISSG法を用いて第1のゲート絶縁膜を形成する工程と、前記シリコン窒化膜上にISSG法を用いて上部酸化膜を形成する工程と、前記第2の周辺回路領域の前記半導体基板上にISSG法を用いて第2のゲート絶縁膜を形成する工程と、前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ,前記第1の周辺回路領域に前記第1のゲート絶縁膜をゲート絶縁膜とするトランジスタ,前記第2の周辺回路領域に前記第2のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程とを有することを特徴とする。
【0034】
また、前記高温アニール処理が1000℃、1時間の熱処理であることを特徴とする。
以上により、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明の効果】
【0035】
本発明に係る半導体装置の製造方法によると、ISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板上に窒素を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をISSG法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜中に酸窒化層を形成することができ、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明を実施するための最良の形態】
【0036】
本発明の製造方法で製造された不揮発性半導体記憶装置の構造について図1を用いて説明する。
図1は本発明の不揮発性半導体記憶装置の構造を示す断面図である。ここで、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0037】
図1に示すように、本発明のISSG酸化法を用いた製造方法で製造された不揮発性半導体記憶装置は、メモリセルアレイが形成されるセルアレイ領域aと、高電圧系トランジスタが形成される周辺回路領域b,低電圧系トランジスタが形成される周辺回路領域cとからなり、周辺回路領域bにおける高電圧系トランジスタのゲート絶縁膜として窒素12が析出される酸窒化層13を形成する構成である。高電圧系トランジスタのゲート絶縁膜として窒素12が析出される酸窒化層13を用いることにより、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【0038】
以下、本発明の不揮発性半導体記憶装置の製造方法について図2〜図12を参照しながら説明する。
図2〜図11は本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図である。図12は本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図であり、図12(a)は高電圧系トランジスタが形成される周辺回路領域における窒素分布、図12(b)は低電圧系トランジスタが形成される周辺回路領域における窒素分布である。
【0039】
まず、図2に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面に約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約15nm膜厚のシリコン窒化膜3、および約700℃で形成するTEOS等のCVD酸化膜からなる約30nm膜厚の犠牲酸化膜20を形成する。
【0040】
このとき、シリコン窒化膜3を形成した後の熱処理が最大700℃程度なので、半導体基板1上に窒素は偏析しない。
次に、ここで半導体基板上に窒素を偏析させることを目的とした、1000℃、約1時間の高温アニールを加える。この熱処理により、図3に示すように、シリコン窒化膜3中の窒素がトンネル酸化膜2中に拡散し、半導体基板1上に窒素12が偏析する。
【0041】
なお、この高温アニールは、犠牲酸化膜20の形成直後に限定されず、シリコン窒化膜3を堆積してから、周辺回路領域bおよび周辺回路領域c上からシリコン窒化膜3を除去するまでの工程中に加えればよい。
【0042】
高温アニール条件も、1000℃、約1時間は目安であって、1000℃〜1100℃、30分以上ならば十分に、シリコン窒化膜3中の窒素がトンネル酸化膜2中に拡散し、半導体基板1上に窒素12が偏析する。
【0043】
次に、図4に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、前記犠牲酸化膜20を選択的に除去する。
【0044】
次に、図5に示すように、セルアレイ領域a上にある犠牲酸化膜20をマスクとして、周辺回路領域bおよび周辺回路領域c上にあるシリコン窒化膜3およびトンネル酸化膜2を除去する。
【0045】
このとき、半導体基板1上に偏析させた窒素12は残存する。
次に、図6に示すように、約14nm膜厚の第3のゲート絶縁膜となる酸窒化層13を、ISSG法をもちいて約1000℃、60秒で形成する。このとき、セルアレイ領域a上には約40nm膜厚の厚い犠牲酸化膜20があるため、シリコン窒化膜3はほとんど酸化されない。
【0046】
また、半導体基板1上に偏析させた窒素12はゲート絶縁膜中に拡散することにより酸窒化層13を形成し、半導体基板1上からほぼ消失する。
次に、図7に示すように、セルアレイ領域a上のみを開口する第3のレジストマスク11を形成し、セルアレイ領域a上の犠牲酸化膜20を除去する。
【0047】
次に、図8に示すように、約11nm膜厚の上部酸化膜4を、ISSG法をもちいて、約1000℃、60秒で形成する。
このとき、前記第3のゲート絶縁膜である酸窒化層13は、約19nmに増加する。
【0048】
次に、図9に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、周辺回路領域c上にある前記第3のゲート絶縁膜である酸窒化層13を除去する。
【0049】
このとき、前述したとおり、窒素12は第3のゲート絶縁膜である酸窒化層13中に拡散しているために、前記半導体基板1上からは消失しており、周辺回路領域cの前記半導体基板1には、約1000℃、一時間の高温アニールにより前記半導体基板1の全面に導入された窒素12がない。
【0050】
次に、図10に示すように、セルアレイ領域a、周辺回路領域b、周辺回路領域c上を、約850℃、60秒のISSG法により酸化し、周辺回路領域c上に約3nm膜厚のシリコン酸化膜からなる第4のゲート絶縁膜102を形成する。このとき、セルアレイ領域a上の上部酸化膜4の膜厚は約12nmに増加し、前記第3のゲート絶縁膜である酸窒化層13は約20nmに増加する。また、約15nm膜厚で形成したシリコン窒化膜3は、計3回のISSG酸化を経て、約6nmの膜厚となる。
【0051】
以上に説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚の窒素を含む酸窒化層13である第3のゲート絶縁膜、周辺回路領域c上には約3nmの窒素を含まない第4のゲート絶縁膜102が形成される。図12のSIMS結果に示すように、前記第3のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析が確認できるが、前記第4のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析は確認できない。
【0052】
その後、図11に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
以上のように、半導体基板1上にトンネル酸化膜2およびシリコン窒化膜3を順に堆積した後、高温アニールにより半導体基板1上に窒素12を偏析させ、高電圧系トランジスタが形成される周辺回路領域bのゲート絶縁膜のみを窒素12が拡散されるようにISSG法を用いて形成することにより、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。また、低圧系トランジスタは移動度の低下を抑制するために、ゲート絶縁膜中には酸窒化層を形成しないようにすることができる。
【産業上の利用可能性】
【0053】
本発明は、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができ、メモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法等に有用である。
【図面の簡単な説明】
【0054】
【図1】本発明の不揮発性半導体記憶装置の構造を示す断面図
【図2】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図3】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図4】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図5】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図6】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図7】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図8】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図9】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図10】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図11】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図12】本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図
【図13】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図14】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図15】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図16】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図17】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図18】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図19】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図20】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図21】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図22】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図23】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図24】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図25】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図26】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図27】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【符号の説明】
【0055】
1 半導体基板
2 トンネル酸化膜
3 シリコン窒化膜
4 上部酸化膜
5 第1のレジストマスク
6 第1のゲート絶縁膜
7 第2のレジストマスク
8 第2のゲート絶縁膜
9 ゲート電極
10 素子分離膜
11 第3のレジストマスク
12 窒素
13 酸窒化層
101 第3のゲート絶縁膜
102 第4のゲート絶縁膜
a セルアレイ領域
b 周辺回路領域(高圧系トランジスタ領域)
c 周辺回路領域(低圧系トランジスタ領域)
【技術分野】
【0001】
本発明はメモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
近年、微細化に伴い、不揮発性半導体記憶装置の周辺回路を構成するMOS型電界効果トランジスタ部におけるホットキャリアによるゲート絶縁膜の劣化、信頼性低下が課題となっている。そのため、周辺回路を構成するトランジスタのゲート絶縁膜に酸窒化層を形成することで、ホットキャリアを抑制し、ゲート絶縁膜の劣化による信頼性低下の対策を行っている。
【0003】
以下、図面を用いて従来の不揮発性半導体記憶装置の製造方法について説明する。
まず、図13〜図18を参照しながら、従来の第1の不揮発性半導体記憶装置の製造方法について説明する。
【0004】
図13〜図18は従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
図において、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0005】
まず、図13に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面にパイロ酸化法などの熱酸化により形成された約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、CVD法により形成された約15nm膜厚のシリコン窒化膜3、および約1000℃、一時間のパイロ酸化法により形成された約12nm膜厚のシリコン酸化膜からなる上部酸化膜4からなるメモリセルのONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を形成する。
【0006】
このとき、上部酸化膜4を形成するための約1000℃、一時間のパイロ酸化法により、シリコン窒化膜3中の窒素がトンネル酸化膜2内に拡散し、前記半導体基板1の全面に窒素12が導入される。
【0007】
次に、図14に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、約20nm膜厚のゲート絶縁膜を有する高電圧系トランジスタが形成される周辺回路領域bおよび、約3nm膜厚のゲート絶縁膜を有する低電圧系トランジスタが形成される周辺回路領域c上にあるONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を選択的に除去する。
【0008】
このとき、約1000℃、一時間のパイロ酸化法により、前記半導体基板1の全面に導入された窒素12は周辺回路領域bおよびc上にあるONO絶縁膜(トンネル酸化膜2、シリコン窒化膜3、上部酸化膜4)を選択的に除去した後も、前記半導体基板1の表面上にある。
【0009】
また、約15nm膜厚で堆積したシリコン窒化膜3は、約1000℃、一時間のパイロ酸化法により、約6nmに仕上がる。最終的に、ONO絶縁膜は、約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約6nm膜厚のシリコン窒化膜3、約12nm膜厚のシリコン酸化膜からなる上部酸化膜4から構成され、シリコン窒化膜の誘電率はシリコン酸化膜の約2倍の誘電率を有するため、シリコン酸化膜に換算したONO絶縁膜の膜厚としては、下式のように約20nmとなる。
【0010】
5nm(トンネル酸化膜2)+6nm(シリコン窒化膜3)÷2
+12nm(上部酸化膜4)=20nm
次に、図15に示すように、約19nm膜厚のシリコン酸化膜からなる第1のゲート絶縁膜6を、セルアレイ領域a、周辺回路領域b、および周辺回路領域c上に、約900℃のパイロ酸化法により形成する。
【0011】
このとき、セルアレイ領域a上は、シリコン窒化膜3があるためにほとんど酸化されず、上部酸化膜4の膜厚はほとんど変化しない。さらに、約1000℃、一時間のパイロ酸化法により前記半導体基板1の全面に導入された窒素12は、第1のゲート絶縁膜6中に拡散し、前記半導体基板1からほぼ消失する。
【0012】
次に、図16に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、前記第2のレジストマスク7をマスクとして周辺回路領域c上にある第1のゲート絶縁膜6を除去し、前記半導体基板1を露出させる。このとき、周辺回路領域cの前記半導体基板1には、約1000℃、一時間のパイロ酸化法により前記半導体基板1の全面に導入された窒素12は第1のゲート絶縁膜6中に拡散したために、すでに前記半導体基板1上からは消失している。
【0013】
次に、図17に示すように、約3nm膜厚のシリコン酸化膜からなる第2のゲート絶縁膜8を、セルアレイ領域a、周辺回路領域b、周辺回路領域c上に、約850℃のパイロ酸化法により形成する。このとき、セルアレイ領域a上は、シリコン窒化膜3があるため、ほとんど酸化されず、上部酸化膜4の膜厚はほとんど変化しない。また、周辺回路領域bにある約19nm膜厚のシリコン酸化膜からなる第1のゲート絶縁膜6は、わずかに増加し、約20nm膜厚のシリコン酸化膜となる。
【0014】
以上説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚で窒素12を含む第1のゲート絶縁膜6、周辺回路領域c上には約3nm膜厚で窒素を含まない第2のゲート絶縁膜8が形成される。ここで前記周辺回路領域bの第1のゲート絶縁膜はメモリ素子のプログラム又は消去電圧に耐えられる厚い厚さを有することが望ましい。
【0015】
その後、図18に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する(例えば、特許文献1参照)。
【0016】
次に、図19〜図27を用いて従来の第2の半導体記憶装置の製造方法について説明する。
図19〜図27は従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【0017】
図において、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0018】
従来の第1の製造方法では、上部酸化膜4、第1のゲート絶縁膜6、第2のゲート絶縁膜8をパイロ酸化法で形成したが、従来の第二の製造方法はISSG(in−situ steam generation)法で形成する。
【0019】
一般的に、ISSG法で形成されたシリコン酸化膜はパイロ酸化法で形成されたシリコン酸化膜よりも品質がよく、微細化プロセスでよく用いられる。一方、パイロ酸化法ではシリコン窒化膜上のシリコン酸化膜はほとんど形成されないが、ISSG法ではシリコン窒化膜上もシリコン基板である半導体基板1上と同程度の膜厚のシリコン酸化膜が形成されるため、特に、MONOSメモリに適用する際には注意が必要である。
【0020】
まず、図19に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面に約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約15nm膜厚のシリコン窒化膜3、および約700℃で形成するTEOS等のCVD酸化膜からなる約30nm膜厚の犠牲酸化膜20を形成する。
【0021】
このとき、シリコン窒化膜3を形成した後の熱処理が最大700℃程度なので、半導体基板1上に窒素は偏析しない。
次に、図20に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、前記犠牲酸化膜20を選択的に除去する。
【0022】
次に、図21に示すように、セルアレイ領域a上にある犠牲酸化膜20をマスクとして、周辺回路領域bおよび周辺回路領域c上にあるシリコン窒化膜3およびトンネル酸化膜2を除去する。
【0023】
次に、図22に示すように、約14nm膜厚の第3のゲート絶縁膜101を、ISSG法を用いて約1000℃、60秒で形成する。このとき、セルアレイ領域a上には約30nm膜厚の厚い犠牲酸化膜20があるため、シリコン窒化膜3はほとんど酸化されない。
【0024】
次に、図23に示すように、セルアレイ領域a上のみを開口する第3のレジストマスク11を形成し、セルアレイ領域a上の犠牲酸化膜20を除去する。
次に、図24に示すように、約11nm膜厚の上部酸化膜4を、ISSG法をもちいて、約1000℃、60秒で形成する。
【0025】
このとき、前記第3のゲート絶縁膜101は、約19nmに増加する。
次に、図25に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、周辺回路領域c上にある前記第3のゲート絶縁膜101を除去する。
【0026】
次に、図26に示すように、約3nm膜厚のシリコン酸化膜からなる第4のゲート絶縁膜102を、セルアレイ領域a、周辺回路領域b、周辺回路領域c上に、約850℃、60秒のISSG法により形成する。このとき、セルアレイ領域a上の上部酸化膜4の膜厚は約12nmに増加し、前記第3のゲート絶縁膜101は約20nmに増加する。また、約15nm膜厚で形成したシリコン窒化膜3は、計3回のISSG酸化を経て、約6nmの膜厚となる。
【0027】
以上に説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚で窒素を含まない第3のゲート絶縁膜101、周辺回路領域c上には約3nm膜厚で窒素を含まない第4のゲート絶縁膜102が形成される。
【0028】
その後、図27に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
【特許文献1】特開2002−324860号公報
【発明の開示】
【発明が解決しようとする課題】
【0029】
上記した従来例における第1の不揮発性半導体記憶装置の製造方法では、ゲート絶縁膜をパイロ酸化法で形成するため、微細化に適さないという問題点があった。
また、上記した従来例における第2の不揮発性半導体記憶装置の製造方法では、微細化に対応可能なISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するために、メモリセルのゲート絶縁膜の上部酸化膜を形成する際に、熱処理によりシリコン窒化膜から窒素が拡散することによる基板への窒素の偏析が形成されないため、高電圧系トランジスタのゲート絶縁膜にも、低電圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されない。
【0030】
低電圧系トランジスタは、ホットキャリア寿命よりも移動度の低下影響が大きいため、酸窒化層の形成が無いほうが望ましいが、高電圧系トランジスタは、ホットキャリア寿命が厳しいため、ゲート絶縁膜にも酸窒化層が形成されたほうが好ましい。
【0031】
したがって、上記した従来例における第2の不揮発性半導体記憶装置の製造方法では、高圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されないため、ホットキャリア寿命が短くなり、信頼性が劣化するという問題点があった。
【0032】
前記に鑑み、本発明は、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。
【課題を解決するための手段】
【0033】
前記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、セルアレイ領域および高電圧トランジスタが形成される第1の周辺回路領域ならびに低電圧トランジスタが形成される第2の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、前記シリコン窒化膜形成後に1000〜1100℃、30分以上の高温アニール処理する工程と、前記第1の周辺回路領域および前記第2の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、前記第1の周辺回路領域の前記半導体基板上にISSG法を用いて第1のゲート絶縁膜を形成する工程と、前記シリコン窒化膜上にISSG法を用いて上部酸化膜を形成する工程と、前記第2の周辺回路領域の前記半導体基板上にISSG法を用いて第2のゲート絶縁膜を形成する工程と、前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ,前記第1の周辺回路領域に前記第1のゲート絶縁膜をゲート絶縁膜とするトランジスタ,前記第2の周辺回路領域に前記第2のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程とを有することを特徴とする。
【0034】
また、前記高温アニール処理が1000℃、1時間の熱処理であることを特徴とする。
以上により、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明の効果】
【0035】
本発明に係る半導体装置の製造方法によると、ISSG酸化法を用いてONO絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板上に窒素を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をISSG法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜中に酸窒化層を形成することができ、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明を実施するための最良の形態】
【0036】
本発明の製造方法で製造された不揮発性半導体記憶装置の構造について図1を用いて説明する。
図1は本発明の不揮発性半導体記憶装置の構造を示す断面図である。ここで、aは不揮発性半導体記憶装置のセルアレイ領域、bは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、cは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【0037】
図1に示すように、本発明のISSG酸化法を用いた製造方法で製造された不揮発性半導体記憶装置は、メモリセルアレイが形成されるセルアレイ領域aと、高電圧系トランジスタが形成される周辺回路領域b,低電圧系トランジスタが形成される周辺回路領域cとからなり、周辺回路領域bにおける高電圧系トランジスタのゲート絶縁膜として窒素12が析出される酸窒化層13を形成する構成である。高電圧系トランジスタのゲート絶縁膜として窒素12が析出される酸窒化層13を用いることにより、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【0038】
以下、本発明の不揮発性半導体記憶装置の製造方法について図2〜図12を参照しながら説明する。
図2〜図11は本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図である。図12は本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図であり、図12(a)は高電圧系トランジスタが形成される周辺回路領域における窒素分布、図12(b)は低電圧系トランジスタが形成される周辺回路領域における窒素分布である。
【0039】
まず、図2に示すように、半導体基板1上に約300nm深さの溝を形成した後にCMP法などを用いてシリコン酸化膜を埋め込んだ素子分離膜10を形成し、前記半導体基板1の全面に約5nm膜厚のシリコン酸化膜からなるトンネル酸化膜2、約15nm膜厚のシリコン窒化膜3、および約700℃で形成するTEOS等のCVD酸化膜からなる約30nm膜厚の犠牲酸化膜20を形成する。
【0040】
このとき、シリコン窒化膜3を形成した後の熱処理が最大700℃程度なので、半導体基板1上に窒素は偏析しない。
次に、ここで半導体基板上に窒素を偏析させることを目的とした、1000℃、約1時間の高温アニールを加える。この熱処理により、図3に示すように、シリコン窒化膜3中の窒素がトンネル酸化膜2中に拡散し、半導体基板1上に窒素12が偏析する。
【0041】
なお、この高温アニールは、犠牲酸化膜20の形成直後に限定されず、シリコン窒化膜3を堆積してから、周辺回路領域bおよび周辺回路領域c上からシリコン窒化膜3を除去するまでの工程中に加えればよい。
【0042】
高温アニール条件も、1000℃、約1時間は目安であって、1000℃〜1100℃、30分以上ならば十分に、シリコン窒化膜3中の窒素がトンネル酸化膜2中に拡散し、半導体基板1上に窒素12が偏析する。
【0043】
次に、図4に示すように、セルアレイ領域aのみを覆う第1のレジストマスク5を形成し、前記第1のレジストマスク5をマスクとして、前記犠牲酸化膜20を選択的に除去する。
【0044】
次に、図5に示すように、セルアレイ領域a上にある犠牲酸化膜20をマスクとして、周辺回路領域bおよび周辺回路領域c上にあるシリコン窒化膜3およびトンネル酸化膜2を除去する。
【0045】
このとき、半導体基板1上に偏析させた窒素12は残存する。
次に、図6に示すように、約14nm膜厚の第3のゲート絶縁膜となる酸窒化層13を、ISSG法をもちいて約1000℃、60秒で形成する。このとき、セルアレイ領域a上には約40nm膜厚の厚い犠牲酸化膜20があるため、シリコン窒化膜3はほとんど酸化されない。
【0046】
また、半導体基板1上に偏析させた窒素12はゲート絶縁膜中に拡散することにより酸窒化層13を形成し、半導体基板1上からほぼ消失する。
次に、図7に示すように、セルアレイ領域a上のみを開口する第3のレジストマスク11を形成し、セルアレイ領域a上の犠牲酸化膜20を除去する。
【0047】
次に、図8に示すように、約11nm膜厚の上部酸化膜4を、ISSG法をもちいて、約1000℃、60秒で形成する。
このとき、前記第3のゲート絶縁膜である酸窒化層13は、約19nmに増加する。
【0048】
次に、図9に示すように、セルアレイ領域aおよび周辺回路領域bを覆う第2のレジストマスク7を形成し、周辺回路領域c上にある前記第3のゲート絶縁膜である酸窒化層13を除去する。
【0049】
このとき、前述したとおり、窒素12は第3のゲート絶縁膜である酸窒化層13中に拡散しているために、前記半導体基板1上からは消失しており、周辺回路領域cの前記半導体基板1には、約1000℃、一時間の高温アニールにより前記半導体基板1の全面に導入された窒素12がない。
【0050】
次に、図10に示すように、セルアレイ領域a、周辺回路領域b、周辺回路領域c上を、約850℃、60秒のISSG法により酸化し、周辺回路領域c上に約3nm膜厚のシリコン酸化膜からなる第4のゲート絶縁膜102を形成する。このとき、セルアレイ領域a上の上部酸化膜4の膜厚は約12nmに増加し、前記第3のゲート絶縁膜である酸窒化層13は約20nmに増加する。また、約15nm膜厚で形成したシリコン窒化膜3は、計3回のISSG酸化を経て、約6nmの膜厚となる。
【0051】
以上に説明した工程により、セルアレイ領域a上にはシリコン酸化膜換算で約20nm膜厚のメモリセルのゲート絶縁膜(約5nmのトンネル酸化膜2、約6nmのシリコン窒化膜3、約12nmの上部酸化膜4)、周辺回路領域b上には約20nm膜厚の窒素を含む酸窒化層13である第3のゲート絶縁膜、周辺回路領域c上には約3nmの窒素を含まない第4のゲート絶縁膜102が形成される。図12のSIMS結果に示すように、前記第3のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析が確認できるが、前記第4のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析は確認できない。
【0052】
その後、図11に示すように、ゲート電極9、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
以上のように、半導体基板1上にトンネル酸化膜2およびシリコン窒化膜3を順に堆積した後、高温アニールにより半導体基板1上に窒素12を偏析させ、高電圧系トランジスタが形成される周辺回路領域bのゲート絶縁膜のみを窒素12が拡散されるようにISSG法を用いて形成することにより、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。また、低圧系トランジスタは移動度の低下を抑制するために、ゲート絶縁膜中には酸窒化層を形成しないようにすることができる。
【産業上の利用可能性】
【0053】
本発明は、微細化に対応してISSG酸化法を用いてONO絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができ、メモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法等に有用である。
【図面の簡単な説明】
【0054】
【図1】本発明の不揮発性半導体記憶装置の構造を示す断面図
【図2】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図3】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図4】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図5】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図6】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図7】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図8】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図9】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図10】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図11】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図12】本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図
【図13】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図14】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図15】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図16】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図17】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図18】従来の第1の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図19】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図20】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図21】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図22】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図23】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図24】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図25】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図26】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図27】従来の第2の不揮発性半導体記憶装置の製造方法を示す工程断面図
【符号の説明】
【0055】
1 半導体基板
2 トンネル酸化膜
3 シリコン窒化膜
4 上部酸化膜
5 第1のレジストマスク
6 第1のゲート絶縁膜
7 第2のレジストマスク
8 第2のゲート絶縁膜
9 ゲート電極
10 素子分離膜
11 第3のレジストマスク
12 窒素
13 酸窒化層
101 第3のゲート絶縁膜
102 第4のゲート絶縁膜
a セルアレイ領域
b 周辺回路領域(高圧系トランジスタ領域)
c 周辺回路領域(低圧系トランジスタ領域)
【特許請求の範囲】
【請求項1】
セルアレイ領域および高電圧トランジスタが形成される第1の周辺回路領域ならびに低電圧トランジスタが形成される第2の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、
半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、
前記シリコン窒化膜形成後に1000〜1100℃、30分以上の高温アニール処理する工程と、
前記第1の周辺回路領域および前記第2の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、
前記第1の周辺回路領域の前記半導体基板上にISSG法を用いて第1のゲート絶縁膜を形成する工程と、
前記シリコン窒化膜上にISSG法を用いて上部酸化膜を形成する工程と、
前記第2の周辺回路領域の前記半導体基板上にISSG法を用いて第2のゲート絶縁膜を形成する工程と、
前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ,前記第1の周辺回路領域に前記第1のゲート絶縁膜をゲート絶縁膜とするトランジスタ,前記第2の周辺回路領域に前記第2のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
前記高温アニール処理が1000℃、1時間の熱処理であることを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。
【請求項1】
セルアレイ領域および高電圧トランジスタが形成される第1の周辺回路領域ならびに低電圧トランジスタが形成される第2の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、
半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、
前記シリコン窒化膜形成後に1000〜1100℃、30分以上の高温アニール処理する工程と、
前記第1の周辺回路領域および前記第2の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、
前記第1の周辺回路領域の前記半導体基板上にISSG法を用いて第1のゲート絶縁膜を形成する工程と、
前記シリコン窒化膜上にISSG法を用いて上部酸化膜を形成する工程と、
前記第2の周辺回路領域の前記半導体基板上にISSG法を用いて第2のゲート絶縁膜を形成する工程と、
前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ,前記第1の周辺回路領域に前記第1のゲート絶縁膜をゲート絶縁膜とするトランジスタ,前記第2の周辺回路領域に前記第2のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
前記高温アニール処理が1000℃、1時間の熱処理であることを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【公開番号】特開2010−40792(P2010−40792A)
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願番号】特願2008−202486(P2008−202486)
【出願日】平成20年8月6日(2008.8.6)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願日】平成20年8月6日(2008.8.6)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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