半導体素子及びその製造方法
【課題】フラッシュメモリ素子の安全性及び信頼性を改善することができる半導体素子及びその製造方法を提供する。
【解決手段】第１方向に沿って延長された活性領域を含む半導体基板と、半導体基板の上部に第１方向に交差する第２方向に沿って形成されたセレクトラインと、セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、セレクトラインの間の空間を埋め込む多層の酸化膜と、接合領域の下部に繋がれて半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、多層の酸化膜のうち少なくともいずれか一層を貫通して接合領域及び接合領域延長部に接触されたコンタクトプラグと、を含む。
【解決手段】第１方向に沿って延長された活性領域を含む半導体基板と、半導体基板の上部に第１方向に交差する第２方向に沿って形成されたセレクトラインと、セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、セレクトラインの間の空間を埋め込む多層の酸化膜と、接合領域の下部に繋がれて半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、多層の酸化膜のうち少なくともいずれか一層を貫通して接合領域及び接合領域延長部に接触されたコンタクトプラグと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特にフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の開発は、主に高集積化に焦点を置いて行われる。フラッシュメモリ素子のセルアレイは高集積化に有利なストリング構造を含む。それぞれのストリング構造は、セレクトトランジスタらの間に直列に繋がれた複数のセルトランジスタで構成される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ストリング構造が高集積化されることによってストリング構造のソース領域及びドレイン領域の幅が狭くなる。ソース領域及びドレイン領域の幅が狭くなると、ソース領域及びドレイン領域の抵抗が高くなり、工程の難易図が増加する。したがって、高集積化されたフラッシュメモリ素子の安全性及び信頼性を改善するための方案が要求される。
【０００４】
したがって、本発明は、フラッシュメモリ素子の安全性及び信頼性を改善することができる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明による半導体素子は、第１方向に沿って延長された活性領域を含む半導体基板と、前記半導体基板の上部に前記第１方向に交差する第２方向に沿って形成されたセレクトラインと、前記セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、前記セレクトラインの間の空間を埋め込む多層の酸化膜と、前記接合領域の下部に繋がれて前記半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、前記多層の酸化膜のうち少なくともいずれか一層を貫通して前記接合領域及び前記接合領域延長部に接触されたコンタクトプラグとを含む。
【０００６】
さらに、本発明による半導体素子の製造方法は、素子分離膜によって分離されて、第１方向に沿って延長された活性領域を含む半導体基板の上部に前記第１方向に交差する第２方向に沿うセレクトラインを形成する段階と、前記セレクトラインの間の活性領域それぞれに第１不純物を注入して接合領域を形成し、前記セレクトラインの間の空間を埋め込む多層の酸化膜を形成する段階と、前記多層の酸化膜のうち少なくとも一層をエッチングして前記接合領域を露出するコンタクトホールを形成する段階と、前記コンタクトホールを形成する過程で前記素子分離膜が損失されて露出された前記半導体基板の活性領域に第２不純物を注入して接合領域延長部を形成する段階と、前記コンタクトホールの内部を埋め込むコンタクトプラグを形成する段階とを含む。
【発明の効果】
【０００７】
以上のように、本発明によれば、ゲートラインの間を階間絶縁膜で埋め込む前に、窒化膜であるエッチング停止膜を形成しないことでゲートラインの間を酸化膜で構成された絶縁膜のみで埋め込むことができる。したがって、階間絶縁膜の平坦化工程を実施してもゲートラインの間を埋め込む絶縁膜のうちいずれか一つが突き出されるように残留するような現象を改善して突出部によるボイド形成の問題を改善することができる。
【０００８】
そして、本発明はコンタクトホール形成のためのエッチング工程の際、素子分離膜が損失されて露出した半導体基板の活性領域に不純物を注入して接合領域の延長部を形成することで、コンタクトホールの内部に形成されるコンタクトプラグと半導体基板の活性領域間の接触抵抗を改善することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例による半導体素子のレイアウト図である。
【図２】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図３】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１１】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子をソースコンタクトライン方向に沿って切り取って示した断面図である。
【図１４】本発明によるメモリシステムを簡略に見せるブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１１】
一方、ある膜が他の膜または半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在されることもできる。また、図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張される。図面において同一の符号は同一の要素を指称する。
【００１２】
図１は、本発明の実施例による半導体素子のレイアウト図である。特に、図１はＮＡＮＤフラッシュメモリ素子のセルアレイ領域の一部を図示した図面である。図１を参照すれば、本発明の実施例による半導体素子のセルアレイは、素子分離領域Ｂ及び活性領域Ａが定義された半導体基板を含む。セルアレイの素子分離領域Ｂ及び活性領域Ａは互いに平行に交互に定義されて第１方向に沿って形成される。活性領域Ａは素子分離領域Ｂに形成された素子分離トレンチ及び素子分離膜によって区画される領域である。
【００１３】
素子分離領域Ｂ及び活性領域Ａに交差する第２方向に沿ってゲートライン（ＳＳＬ、ＷＬ０ないしＷＬｎ、ＤＳＬ）が形成される。ゲートラインは、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、及びワードライン（ＷＬ０ないしＷＬｎ）を含む。ドレインセレクトラインＤＳＬどうしが互いに隣合うように配置されて、ソースセレクトラインＳＳＬどうしが互いに隣合うように配置される。ワードライン（ＷＬ０ないしＷＬｎ）は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間に配置される。
【００１４】
ゲートライン（ＳＳＬ、ＷＬ０ないしＷＬｎ、ＤＳＬ）の間の活性領域Ａは、不純物が注入されるべき接合領域に定義される。ここで、ドレインセレクトラインＤＳＬの間の接合領域は、ストリング構造ＳＴのドレイン領域に定義され、ソースセレクトラインＳＳＬの間の接合領域はストリング構造ＳＴのソース領域に定義される。
【００１５】
ドレインセレクトラインＤＳＬと活性領域Ａとの交差部に形成されたドレインセレクトトランジスタ、ソースセレクトラインＳＳＬと活性領域Ａとの交差部に形成されたソースセレクトトランジスタ、ワードライン（ＷＬ０ないしＷＬｎ）と活性領域Ａとの交差部に形成された複数のメモリセルトランジスタが直列繋がれて一つのストリング構造ＳＴを構成する。それぞれのストリング構造ＳＴは、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２に形成されたドレインコンタクトプラグを通じてそれに対応するビットラインＢＬに接続される。また、それぞれのストリング構造ＳＴはソースコンタクト領域ＳＣＴに形成されたソースコンタクトラインを通じて共通ソース電圧が印加される金属配線（図示せず）に接続される。
【００１６】
ビットラインＢＬ及び金属配線は、セルアレイの駆動に必要な電圧を印加するために周辺領域に形成された周辺回路の駆動トランジスタに繋がれる。
【００１７】
上記において、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ドレインセレクトラインＤＳＬの間でドレインセレクトラインＤＳＬの延長方向に沿って配置された活性領域Ａそれぞれの上部に配置される。また、隣接したドレインコンタクト領域ＤＣＴ１、ＤＣＴ２間の距離を最大化してこれら（ＤＣＴ１、ＤＣＴ２）の間の電気的接続を防止するためにドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ジグザグに配置される。すなわち、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ドレインセレクトラインＤＳＬの延長方向に沿って２列に配置される。第１列のドレインコンタクト領域ＤＣＴ１は、互いに隣合うドレインセレクトラインＤＳＬのうち第２ドレインセレクトラインＤＳＬ_２より第１ドレインセレクトラインＤＳＬ_１にもっと隣接するように配置されて、ドレインセレクトラインＤＳＬの延長方向に沿って配列された活性領域Ａのうち奇数番目活性領域Ａの上部に配置される。
【００１８】
第２列のドレインコンタクト領域ＤＣＴ２は、互いに隣合うドレインセレクトラインＤＳＬのうち第１ドレインセレクトラインＤＳＬ_１より第２ドレインセレクトラインＤＳＬ_２にもっと隣接するように配置されて、ドレインセレクトラインＤＳＬの延長方向に沿って配列された活性領域Ａのうち偶数番目活性領域Ａの上部に配置される。
【００１９】
ソースコンタクト領域ＳＣＴは、ソースセレクトラインＳＳＬと平行な方向に延長されてソースセレクトラインＳＳＬの間の素子分離領域Ｂ及び活性領域Ａの上部に配置される。このようなソースコンタクト領域ＳＣＴに形成されたソースコンタクトラインはソースセレクトラインＳＳＬの間の複数の活性領域Ａに形成された複数のソース領域に共通に接続される。
【００２０】
以下、図１に示された半導体素子の製造方法を実施例にしたがって説明する。図２ないし図７は、本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。図２（ａ）を参照すれば、第１ないし第４領域（〔１〕、〔２〕、〔３〕、〔４〕）を含む半導体基板１０１の上部にゲートライン（ＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ）を形成する。第１領域〔１〕はドレインセレクトラインＤＳＬが形成されるべき領域と、互いに隣合うドレインセレクトラインＤＳＬの間の領域に定義する。
【００２１】
第２領域〔２〕は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間の領域に定義する。第３領域〔３〕は、ソースセレクトラインＳＳＬが形成されるべき領域と、互いに隣合うソースセレクトラインＳＳＬとの間の領域に定義する。第４領域〔４〕は周辺領域に定義する。
【００２２】
本図面では、説明の便宜のために第４領域〔４〕として、駆動回路を構成する駆動トランジスタのうち相対的に低い電圧で駆動される低電圧ＮＭＯＳトランジスタが形成される領域のみを図示した。以下、第１及び第３領域〔１〕、〔３〕をセレクトトランジスタ領域と指称し、第２領域〔２〕を数える領域と指称し、第４領域〔４〕を周辺領域と指称する。
【００２３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを半導体基板１０１の上部に形成する方法についてより具体的に説明すれば次のようである。ＮＡＮＤフラッシュメモリ素子の場合、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬを含むゲートラインが半導体基板１０１の上部に形成される。
【００２４】
前記ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを形成するために次の工程が進行されることができる。ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬは、素子の高集積化のためにスペーサパターニング技術を利用して形成することができる。
【００２５】
まず、半導体基板１０１内にウェル（図示せず）を形成し、半導体基板１０１の上部にゲート用積層構造を形成する。積層構造は、順次積層されたトンネル絶縁膜１０３、第１シリコン層１０５、誘電体膜１０９、及び第２シリコン層１１１を含む。
【００２６】
積層構造形成のためにまず、半導体基板１０１の全体表面にトンネル絶縁膜１０３が形成される。トンネル絶縁膜１０３上に第１シリコン層１０５を形成する。第１シリコン層１０５は、アンドープトポリシリコン層またはドープトポリシリコン層の単一層で形成されるか、アンドープトポリシリコン層及びドープトポリシリコン層の積層構造で形成されることができる。ドープトポリシリコン層には３価不純物や５価不純物が添加されることができる。
【００２７】
次に、素子分離領域Ｂを定義する素子分離マスクをエッチングマスクとして使用するエッチング工程で第１シリコン層１０５をエッチングする。これにより、第１シリコン層１０５は平行な複数のシリコンラインにパターニングされる。次に、トンネル絶縁膜１０３及び半導体基板１０１をエッチングして平行なライン形態のトレンチを素子分離領域に形成する。以後、トレンチが埋め込まれるように絶縁膜が形成されて、絶縁膜がトレンチの内部及びトレンチの上にのみ残留されるように素子分離マスク上部の絶縁膜が除去される。これにより、素子分離膜が形成される。
【００２８】
素子分離マスクの除去後、全体構造上に誘電体膜１０９が形成される。誘電体膜１０９は、酸化膜/窒化膜/酸化膜の積層構造で形成されて、酸化膜や窒化膜がこれらより高い誘電常数値を有する絶縁膜で取り替えることができる。セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で誘電体膜１０９の一部がエッチングされる。これにより、セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で第１シリコン層１０５の一部が露出される。
【００２９】
誘電体膜１０９の上部に第２シリコン層１１１を形成する。第２シリコン層１１１は、ドープトポリシリコン層で形成することが好ましい。これにより、ゲート用積層構造が形成される。
【００３０】
上述したゲート用積層構造の上部にハードマスク膜１１３が形成される。次に、第１シリコン層１０５がパターニングされて形成されたシリコンラインに交差する方向にハードマスク膜１１３、第２シリコン層１１１及び誘電体膜１０９がパターニングされる。次に、誘電体膜１０９及び第１シリコン層１０５をエッチングする。その結果、半導体基板１０１上には活性領域Ａ及び素子分離領域Ｂに交差するゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成される。
【００３１】
一方、誘電体膜１０９の一部がエッチングされた状態で第２シリコン層１１１が形成されるから、セレクトラインＤＳＬ、ＳＳＬの第１シリコン層１０５と第２シリコン層１１１は誘電体膜１０９のエッチングされた部分を通じて互いに繋がれる。
【００３２】
互いに隣接したワードラインＷＬ０〜ＷＬｎ間の間隔と、互いに隣接したワードラインとソースセレクトラインＷＬ０とＳＳＬ間の間隔と、互いに隣接したワードラインとドレインセレクトラインＷＬｎとＤＳＬ間の間隔は、互いに隣接したドレインセレクトラインＤＳＬ間の間隔及びソースセレクトラインＳＳＬ間の間隔より狭く形成される。
【００３３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬで遮断されずに開口されたセル領域〔２〕の半導体基板１０１にセル接合領域１１７Ｃが定義される。そして、ドレインセレクトラインＤＳＬの間で開口されたセレクトトランジスタ領域〔１〕の半導体基板１０１にドレイン領域１１７Ｄが定義される。また、ソースセレクトラインＳＳＬの間で開口されたセレクトトランジスタ領域〔３〕の半導体基板１０１にソース領域１１７Ｓが定義される。
【００３４】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの形成後、セル接合領域１１７Ｃに不純物を注入する。セル接合領域１１７Ｃに不純物を注入する間、周辺領域〔４〕がフォトレジストパターンで遮断され、ソース及びドレイン領域１１７Ｓ、１１７Ｄにも不純物が注入されることができる。セル接合領域１１７Ｃに注入される不純物の例として、Ｎ型不純物がある。
【００３５】
以後、ソース及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入する。ソース及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入する間、周辺領域〔４〕及びセル領域〔２〕がフォトレジストパターンで遮断される。ソース及びドレイン領域１１７Ｓ、１１７Ｄに注入される不純物の例として、カウンタードーピングのためのＰ型不純物がある。
【００３６】
図２（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造上に第１絶縁膜１１９を形成する。第１絶縁膜１１９はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のセル領域〔２〕にエアギャップ１２１が形成されることができるようにオーバーハング（Ｏｖｅｒ ＨａｎＧ）構造で形成される絶縁膜で形成されることが好ましい。例えば、第１絶縁膜１１９はＤＳ-ＨＴＯ（Ｄｉｓｉｌａｎｅ−Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成する。
【００３７】
ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎの間と、ワードラインＷＬ０〜ＷＬｎ間の間隔はドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬ間の間隔より狭い。そして、第１絶縁膜１１９を形成する過程でゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの上部縁にオーバーハングが形成される。このため、ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎとの間と、ワードラインＷＬ０〜ＷＬｎの間は第１絶縁膜１１９で完全に満たされずにエア-ギャップ１２１が形成される。そして、ドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間は相対的に広い間隔で形成されるからドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間で第１絶縁膜１１９はセレクトラインＤＳＬ、ＳＳＬによる段差に沿って形成される。
【００３８】
第１絶縁膜１１９は、半導体基板１０１の全体に均一な厚さで形成されず、半導体基板１０１の領域別にバラ付きの厚さで形成されることができる。これによってソース領域１１７Ｓ及びドレイン領域１１７Ｄの上部の第１絶縁膜１１９の厚さが半導体基板１０１の領域別に異なるように形成されることができる。
【００３９】
図３（ａ）を参照すれば、セル接合領域１１７Ｃ、ソース領域１１７Ｓ、及びドレイン領域１１７Ｄに注入された不純物の活性化のためのアニール工程を施した後、周辺領域〔４〕の半導体基板１０１の上部にゲートラインＬＶＮ_Ｇを形成するための工程を進行する。
【００４０】
周辺領域〔４〕の半導体基板１０１の上部にゲートラインＬＶＮ_Ｇを形成するために周辺領域〔４〕の半導体基板１０１の上部にゲート絶縁膜１２３及びゲート導電膜１２５を積層する。以後、周辺領域〔４〕のゲート導電膜１２５の上部にゲートマスクパターン１２７を形成した後、これをパターニングして周辺領域〔４〕のゲートラインＬＶＮ_Ｇを形成する。
【００４１】
次に、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの両側に定義されたソース領域及びドレイン領域に不純物を注入してＬＤＤ（ＬｉｇｈｔｌＹ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１２９を形成する。
【００４２】
図３（ｂ）を参照すれば、ＬＤＤ領域１２９を含む全体構造の表面に沿ってスペーサ用第２絶縁膜１３３を形成する。第２絶縁膜１３３は、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域１２９の一部を遮断する役目をするスペーサを形成するための絶縁膜であり、第１絶縁膜１１９より厚い厚さで形成される。
【００４３】
セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された絶縁膜第１及び第２絶縁膜１１９、１３３の厚さの合計は後続工程でソース領域及びドレイン領域１１７Ｓ、１１７Ｄに不純物注入の時ターゲットにする深みに不純物が注入されることができるようにするほどの厚さに制御されなければならない。このために、セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に第２絶縁膜１３３の厚さ一部を除去しなければならないので、セレクトラインＤＳＬ、ＳＳＬの間の第２絶縁膜１３３の一部領域を露出させる第１マスクパターン１３５を形成する。第１マスクパターン１３５はフォトレジストパターンになりうる。
【００４４】
図４（ａ）を参照すれば、第１マスクパターン１３５に塞がることなく露出された第２絶縁膜１３３の一部領域を湿式エッチング方式でエッチングして、第２絶縁膜１３３の厚さを低める。これにより、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された第１及び第２絶縁膜１１９、１３３の厚さの合計はターゲットの厚さに制御される。
【００４５】
以後、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄにこれら１１７Ｓ、１１７Ｄの抵抗を改善するための不純物を注入する。この時、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された第１及び第２絶縁膜１１９、１３３の厚さは、ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物注入の時ターゲットとする深みで不純物が注入されることができる程度のターゲット厚さに制御された状態である。したがって、ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物は、ターゲットとするＲｐ（Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）に注入されることができる。ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物としてはセル接合領域１１７Ｃに注入された不純物より高い濃度のＮ型不純物が利用されることができる。
【００４６】
セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入した後、第１マスクパターン１３５を除去する。
【００４７】
図４（ｂ）を参照すれば、第２絶縁膜１３３をエッチングしてゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇそれぞれの側壁にスペーサ１３３ａを形成する。スペーサ１３３ａは、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域１２９一部を遮断する。このようなスペーサ１３３ａ及びゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇをマスクでスペーサ１３３ａで遮断されていない周辺領域〔４〕のソース及びドレイン領域にＬＤＤ領域１２９に注入された不純物より高い濃度のＮ型不純物を注入して高濃度Ｎ型不純物領域１３９を形成することができる。
【００４８】
次に、高濃度Ｎ型不純物領域１３９の形成された全体構造表面に沿ってバッファー膜１３７を形成することができる。バッファー膜１３７は後続不純物注入工程の時基板損傷を防止するバッファーの役目をする。
【００４９】
バッファー膜１３７形成の後、セレクトトランジスタ領域〔１〕、〔３〕のソース領域及びドレイン領域１１７Ｓ、１１７Ｄと周辺領域〔４〕のソース領域及びドレイン領域の電気的特性を改善するためのＮ型不純物及びＰ型不純物のうち少なくともいずれか一つを以前に注入された不純物濃度より高い濃度で注入する。
【００５０】
図５（ａ）を参照すれば、バッファー膜１３７の上部にセレクトラインの間ＳＳＬ、ＤＳＬの領域を開口させる第２マスクパターン１４９を形成する。第２マスクパターン１４９はフォトレジストパターンになりうる。
【００５１】
図５（ｂ）を参照すれば、第２マスクパターン１４９をエッチングマスクとしたエッチング工程でバッファー膜１３７及びスペーサ１３３ａの露出した領域をエッチングした後、第２マスクパターン１４９を除去する。その結果、セレクトトランジスタ領域〔１〕、〔３〕でセレクトラインＳＳＬ、ＤＳＬの側壁上に残留するスペーサ１３３ｂの厚さは、周辺領域〔４〕に形成されたスペーサ１３３ａの厚さより薄くなる。
【００５２】
セレクトトランジスタ領域〔１〕、〔３〕の薄いスペーサ１３３ｂは、セレクトラインＳＳＬ、ＤＳＬ間の間隔が高集積化のために狭く形成されてもセレクトラインＳＳＬ、ＤＳＬの間でのコンタクトマージンを確保するのに利用されることができる。もしも、セレクトトランジスタ領域〔１〕、〔３〕のスペーサ厚さが周辺領域〔４〕での厚さと同一であれば、後続ドレインコンタクトホール形成工程の時スペーサ側壁に沿って形成されたエッチング停止膜の上部にドレインコンタクトホールが配置される確率が高い。スペーサ側壁に沿って形成されたエッチング停止膜の上部にドレインコンタクトホールが配置されると、ドレインコンタクトホール形成のためのエッチング工程の時ドレインコンタクトホールがドレイン領域１１７Ｄを露出させることができないような問題が発生しえる。このような問題を改善するためにセレクトトランジスタ領域に薄いスペーサ１３３ｂを形成するのである。
【００５３】
図６（ａ）を参照すれば、薄い厚さのスペーサ１３３ｂを含む全体構造の表面に沿ってエッチング停止膜１４３を形成する。エッチング停止膜１４３は窒化膜で形成される。エッチング停止膜１４３は、ソース領域１１７Ｓの間の素子分離領域Ｂ、ドレイン領域１１７Ｄの間の素子分離膜が後続コンタクトホール形成工程の時露出されて損失されることを防止するために形成されたものである。
【００５４】
図６（ｂ）を参照すれば、エッチング停止膜１４３を含む全体構造の上部に第１階間絶縁膜１４５を形成した後、全体構造の表面平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を実施する。この時、ゲートハードマスクパターン１１３、１２７の上部の第１絶縁膜１１９、バッファー膜１３７、エッチング停止膜１４３、第１階間絶縁膜１４５が除去される。そして、相対的に広い間隔で離隔されたセレクトラインＳＳＬ、ＤＳＬの間の領域及び周辺領域〔４〕のゲートラインＬＶＮ_Ｇ両側の領域で第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、バッファー膜１３７の高さが、セル領域〔２〕の第１絶縁膜１１９の高さより低くなることができる。また、セレクトラインＳＳＬ、ＤＳＬの間の領域及び周辺領域〔４〕のゲートラインＬＶＮ_Ｇ両側の領域で酸化膜で形成された第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、及びバッファー膜１３７に比べて窒化膜で形成されたエッチング停止膜１４３がもっと遅く除去されることができる。これによって、第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、及びバッファー膜１３７に比べてエッチング停止膜１４３が突出された形態で残留することができる。
【００５５】
図７（ａ）を参照すれば、ＣＭＰの後表面の均一度が改善された全体構造の上部に第２階間絶縁膜１４７を形成する。この時、周辺領域〔４〕のゲートラインＬＶＮ_Ｇとエッチング停止膜１４３との間の空間より、セレクトトランジスタ領域〔１〕、〔３〕のセレクトラインＤＳＬ、ＳＳＬとエッチング停止膜１４３との間の空間が非常に狭いので、エッチング停止膜１４３の突出部のためにセレクトラインＤＳＬ、ＳＳＬとエッチング停止膜１４３との間の空間にボイド１４９が形成されることができる。
【００５６】
次に、第２階間絶縁膜１４７の上部にキャッピング膜１５１及び第３階間絶縁膜１５３を順次形成する。図７（ｂ）に示されたようにドレインコンタクトプラグ１６３、ソースラインコンタクトプラグ１６１、及び周辺領域コンタクトプラグ１６７を形成する。
【００５７】
図１及び図７（ｂ）を参照すれば、ドレインコンタクトプラグ１６３は、第１及び第２ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２それぞれに形成される。第２階間絶縁膜１４７にボイド１４９が残留する場合、第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２のうちいずれか一つに隣接して形成されたドレインコンタクトプラグ１６３のバリヤーメタルがボイド１４９の内部を埋め込むことができる。
【００５８】
ボイド１４９は、第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２の延長方向に沿って延長されるので、ボイド１４９の内部を埋め込むバリヤーメタルが第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２の延長方向に沿って繋がれる。その結果、第１ドレインコンタクト領域ＤＣＴ１に形成されたドレインコンタクトプラグ１６３どうしに電気的に繋がれ、第２ドレインコンタクト領域ＤＣＴ２に形成されたドレインコンタクトプラグ１６３どうしに電気的に繋がれることができる。
【００５９】
本発明の第１実施例ではボイド１４９の形成を防止するために第２階間絶縁膜１４７の蒸着及びエッチング工程を数回繰り返すか、あるいはセレクトトランジスタ領域〔１〕、〔３〕のみを開口させてエッチング停止膜１４３の突出部を除去する工程をさらに実施することができる。
【００６０】
図８ないし図１２は、本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。図８（ａ）を参照すれば、第１ないし第４領域（〔１〕、〔２〕、〔３〕、〔４〕）を含む半導体基板２０１の上部にゲートライン（ＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ）を形成する。第１領域〔１〕はドレインセレクトラインＤＳＬが形成されるべき領域と、互いに隣合うドレインセレクトラインＤＳＬとの間の領域に定義する。
【００６１】
第２領域〔２〕は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬととの間の領域に定義する。第３領域〔３〕は、ソースセレクトラインＳＳＬが形成されるべき領域と、互いに隣合うソースセレクトラインＳＳＬとの間の領域に定義する。第４領域〔４〕は周辺領域に定義する。
【００６２】
本図面では、説明の便宜のために第４領域〔４〕として、駆動回路を構成する駆動トランジスタのうち相対的に低い電圧で駆動される低電圧ＮＭＯＳトランジスタが形成される領域のみを図示した。以下、第１及び第３領域〔１〕、〔３〕をセレクトトランジスタ領域と指称し、第２領域〔２〕を数える領域と指称し、第４領域〔４〕を周辺領域と指称する。
【００６３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを半導体基板１０１の上部に形成する方法についてより具体的に説明すれば次のようである。ＮＡＮＤフラッシュメモリ素子の場合、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬを含むゲートラインが半導体基板２０１の上部に形成される。
【００６４】
まず、半導体基板２０１内にｎウェルおよびｐウェルのうち少なくとも一つを含むウェル構造（図示せず）が形成され、ウェル構造が形成された半導体基板２０１の上部にゲート用積層構造を形成する。ゲート用積層構造は、順次積層されたトンネル絶縁膜２０３、第１シリコン層２０５、誘電体膜２０９、及び第２シリコン層２１１を含む。
【００６５】
ゲート用積層構造形成のためにまず、半導体基板２０１の全体表面にトンネル絶縁膜２０３が形成される。トンネル絶縁膜２０３上に第１シリコン層２０５を形成する。第１シリコン層２０５は、アンドープトポリシリコン層またはドープトポリシリコン層の単一層で形成されるか、アンドープトポリシリコン層及びドープトポリシリコン層の積層構造で形成されることができる。ドープトポリシリコン層には３価不純物や５価不純物が添加されることができる。
【００６６】
次に、素子分離領域Ｂを定義する素子分離マスクをエッチングマスクとして使用するエッチング工程で第１シリコン層２０５をエッチングする。これにより、第１シリコン層２０５は平行な複数のシリコンラインにパターニングされる。素子分離マスクは素子の高集積化のためにスペーサパターニング技術を利用して形成することができる。スペーサパターニング技術は、マスク膜の上部に補助パターンを形成し、補助パターンの側壁にスペーサを形成した後、補助パターンを除去してスペーサで遮断されずに露出されたマスク膜の一部領域を除去してマスクパターンを形成する技術である。この時、セレクトトランジスタ領域〔１〕、〔３〕に形成された素子分離マスクパターンはスペーサをマスクにしてパターニングされたものではなく、スペーサより広幅のパッドマスクパターンをマスクでパターニングしたものになりうる。このようなスペーサパターニング技術の適用によりセル領域〔２〕のシリコンラインの幅を露光解像度の限界を乗り越えて狭く形成することができる。
【００６７】
次に、トンネル絶縁膜２０３及び半導体基板２０１をエッチングして平行なライン形態のトレンチを素子分離領域に形成する。以後、トレンチが埋め込まれるように絶縁膜を形成して、絶縁膜がトレンチの内部及びトレンチ上にのみ残留するように素子分離マスク上部の絶縁膜を除去する。これにより、素子分離膜が形成される。
【００６８】
素子分離マスクの除去後、全体構造上に誘電体膜２０９を形成する。誘電体膜２０９は酸化膜/窒化膜/酸化膜の積層構造に形成されて、酸化膜や窒化膜がこれらより高い誘電常数値を有する絶縁膜で取り替えられることができる。セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で誘電体膜２０９の一部がエッチングされる。これにより、セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で第１シリコン層２０５の一部が露出される。
【００６９】
誘電体膜２０９の上部に第２シリコン層２１１を形成する。第２シリコン層２１１はドープトポリシリコン層で形成することが好ましい。これによりゲート用積層構造が形成される。
【００７０】
上述したゲート用積層構造上部にハードマスク膜２１３が形成される。次に、第１シリコン層２０５がパターニングされて形成されたシリコンラインに交差する方向にハードマスク膜２１３、第２シリコン層２１１及び誘電体膜２０９がパターニングされる。この時、素子の高集積化のためにスペーサパターニング技術を利用して形成されたスペーサをマスクとしてセル領域〔２〕のハードマスク膜２１３をパターニングすることができる。次に、誘電体膜２０９及び第２シリコン層２１１をエッチングする。その結果、半導体基板２０１上には素子分離領域及び活性領域に交差する複数のゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成される。
【００７１】
一方、誘電体膜２０９の一部がエッチングされた以後に第２シリコン層２１１が形成されるから、セレクトラインＤＳＬ、ＳＳＬの第１シリコン層２０５と第２シリコン層２１１は誘電体膜２０９のエッチングされた部分を通じて互いに繋がれる。
【００７２】
互いに隣接したワードラインＷＬ０〜ＷＬｎ間の間隔と、互いに隣接したワードラインとソースセレクトラインＷＬ０とＳＳＬ間の間隔と、互いに隣接したワードラインとドレインセレクトラインＷＬｎとＤＳＬ間の間隔は、互いに隣接したセレクトライン間の間隔（ＤＳＬ間の間隔、及びＳＳＬ間の間隔）より狭く形成される。
【００７３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬで遮断されずに開口されたセル領域〔２〕の半導体基板２０１にはセル接合領域２１７Ｃが定義される。そして、ドレインセレクトラインＤＳＬの間で開口されたセレクトトランジスタ領域〔１〕の半導体基板２０１にはドレイン領域２１７Ｄが定義される。また、ソースセレクトラインＳＳＬの間で開口されたセレクトトランジスタ領域〔３〕の半導体基板２０１にはソース領域２１７Ｓが定義される。
【００７４】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの形成後、セル接合領域２１７Ｃに不純物を注入する。セル接合領域２１７Ｃに不純物を注入する間、周辺領域〔４〕がフォトレジストパターンで遮断されて、ソース及びドレイン領域２１７Ｓ、２１７Ｄにも不純物が注入されることができる。セル接合領域２１７Ｃに注入される不純物の例として、Ｎ型不純物がある。
【００７５】
以後、ソース及びドレイン領域２１７Ｓ、２１７Ｄに不純物を注入する。ソース及びドレイン領域２１７Ｓ、２１７Ｄに不純物を注入する間、周辺領域〔４〕及びセル領域〔２〕がフォトレジストパターンで遮断される。ソース及びドレイン領域２１７Ｓ、２１７Ｄに注入される不純物の例として、カウンタードーピングのためのＰ型不純物がある。カウンタードーピングはソース及びドレイン領域２１７Ｓ、２１７Ｄの電気的特性を改善するためのものである。
【００７６】
図８（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造上に第１絶縁膜２１９を形成する。第１絶縁膜２１９はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のセル領域〔２〕にエアギャップ２２１が形成されることができるようにオーバーハング（Ｏｖｅｒ ＨａｎＧ）構造で形成される絶縁膜で形成されることが好ましい。例えば、第１絶縁膜２１９はＤＳ-ＨＴＯ（Ｄｉｓｉｌａｎｅ−Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成する。
【００７７】
ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎの間と、ワードラインＷＬ０〜ＷＬｎ間の間隔はドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬ間の間隔より狭い。そして、第１絶縁膜２１９を形成する過程でゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの上部縁にオーバーハングが形成される。このため、ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎとの間と、ワードラインＷＬ０〜ＷＬｎの間は第１絶縁膜２１９で完全に満たされずにエア-ギャップ１２１が形成される。そして、ドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間は相対的に広い間隔で形成されるからドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間で第１絶縁膜２１９はセレクトラインＤＳＬ、ＳＳＬによる段差に沿って形成される。上述したエア-ギャップ２２１は狭い間隔で形成されたワードラインＷＬ０〜ＷＬｎの間の干渉を改善することができる。
【００７８】
第１絶縁膜２１９は半導体基板２０１の全体に均一な厚さで形成されず、半導体基板２０１の領域別にバラ付の厚さで形成されることができる。これによってソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さが半導体基板２０１の領域別に異なるように形成されることができる。例えば、半導体基板２０１の中央部に配置されたソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さと、半導体基板２０１の端に配置されたソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さが異なるアルように形成されることができる。
【００７９】
図９（ａ）を参照すれば、セル接合領域２１７Ｃ、ソース領域２１７Ｓ、及びドレイン領域２１７Ｄに注入された不純物の活性化のためのアニール工程を施した後、周辺領域〔４〕の半導体基板２０１の上部に駆動回路を構成する駆動トランジスタのゲートラインＬＶＮ_Ｇを形成するための工程を進行する。
【００８０】
周辺領域〔４〕の半導体基板２０１の上部にゲートラインＬＶＮ_Ｇを形成するためにまず、周辺領域〔４〕の半導体基板２０１上部の第１絶縁膜２１９を除去する。以後、周辺領域〔４〕の半導体基板２０１の上部にゲート絶縁膜２２３及びゲート導電膜２２５を積層する。以後、周辺領域〔４〕のゲート導電膜２２５の上部にゲートマスクパターン２２７を形成した後、ゲート導電膜２２５をパターニングして周辺領域〔４〕のゲートラインＬＶＮ_Ｇを形成する。周辺領域〔４〕のゲートラインＬＶＮ_ＧはセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎより広幅で形成される。本発明の実施例では周辺領域〔４〕のゲートラインＬＶＮ_ＧをセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎの形成工程と別途の工程で形成する方法について説明した。しかし、周辺領域〔４〕のゲートラインＬＶＮ_ＧはセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎの形成工程と同一の形成工程で形成することができ、この場合、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの断面構造はセレクトラインＤＳＬ、ＳＳＬの断面構造と同一であり、周辺領域〔４〕のゲートマスクパターン２２７はセレクトトランジスタ領域〔１〕〔３〕及びセル領域〔２〕のゲートマスクパターンより広い。
【００８１】
次に、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの両側に定義されたソース領域及びドレイン領域に不純物を注入してＬＤＤ領域２２９を形成する。低電圧ＮＭＯＳトランジスタのＬＤＤ領域２２９はＮ型不純物を注入して形成する。
【００８２】
図９（ｂ）を参照すれば、ＬＤＤ領域２２９を含む全体構造の表面に沿ってスペーサ用第２絶縁膜２３３を形成する。第２絶縁膜２３３は周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域２２９の一部を遮断する役目をするスペーサを形成するための絶縁膜であり、第１絶縁膜２１９より厚い厚さで形成される。また、第２絶縁膜２３３は酸化膜で形成する。
【００８３】
図１０（ａ）を参照すれば、第２絶縁膜２３３をエッチングしてゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇそれぞれの側壁にスペーサ２３３ａを形成する。スペーサ２３３ａを形成するためのエッチング工程の時第２絶縁膜下部の第１絶縁膜２１９がさらにエッチングされることができる。これによって、セレクトラインＤＳＬ、ＳＳＬの間のドレイン領域２１７Ｄ及びソース領域２１７Ｓが露出される。また、周辺領域〔４〕のＬＤＤ領域２２９の一部が露出される。
【００８４】
スペーサ２３３ａは、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域２２９の一部を遮断する。このようなスペーサ２３３ａ及びゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇをマスクでスペーサ２３３ａで遮断されていない周辺領域〔４〕のソース及びドレイン領域にＬＤＤ領域２２９に注入された不純物より高い濃度のＮ型不純物をＬＤＤ領域２２９より深い深みで注入して高濃度Ｎ型不純物領域２３９を形成することができる。この時、セレクトトランジスタ領域〔１〕、〔３〕及びセル領域〔２〕を遮断するフォトレジストパターンを不純物注入マスクとして利用することができる。
【００８５】
次に、高濃度Ｎ型不純物領域２３９が形成された全体構造表面に沿ってバッファー膜２３７を形成することができる。バッファー膜２３７は後続不純物注入工程の時基板損傷を防止するバッファーの役目をする膜であり、酸化膜で形成する。
【００８６】
バッファー膜２３７の形成後、セレクトトランジスタ領域〔１〕、〔３〕のソース領域及びドレイン領域２１７Ｓ、２１７Ｄ及び周辺領域〔４〕のソース及びドレイン領域の電気的特性を改善するためのＮ型不純物及びＰ型不純物を注入する。以後、注入された不純物の活性化のためのアニール工程を実施する。
【００８７】
図１０（ｂ）を参照すれば、セレクトトランジスタ領域〔１〕、〔３〕のバッファー膜２３７及びスペーサ２３３ａを開口させるマスクパターン２４１を形成する。マスクパターン２４１はフォトレジストパターンになりうる。
【００８８】
図１１（ａ）を参照すれば、マスクパターン２４１で遮断されずに露出されたバッファー膜２３７、スペーサ２３３ａ、及び第１絶縁膜２１９を湿式エッチング方式でエッチングしてセレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄを露出させる。第１絶縁膜２１９蒸着の時半導体基板２０１の領域別に第１絶縁膜２１９の厚さがバラ付きに形成されて湿式エッチング工程後にも一部ソース領域及びドレイン領域２１７Ｓ、２１７Ｄの上部に第１絶縁膜２１９が残留することができる。しかし、第１絶縁膜２１９の残留厚さは、湿式エッチング工程の影響により後続不純物注入工程の時Ｒｐ点に影響を与えないほど薄くなる。また、セレクトラインＤＳＬ、ＳＳＬの側壁に残留するスペーサ２３３ｂの厚さは周辺領域〔４〕のスペーサ２３３ａに比べて薄くなる。
【００８９】
次に、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄに抵抗改善のための不純物を注入する。この時セル接合領域２１７Ｃに注入された不純物より高い濃度のＮ型不純物が注入される。第１絶縁膜２１９の厚さが薄くなるか、または除去された状態であるから、ソース領域及びドレイン領域２１７Ｓ、２１７Ｄの抵抗を改善するための不純物はターゲットとするＲｐ点に注入されることができる。セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄに抵抗改善のための不純物を注入した後、マスクパターン２４１を除去する。そして、注入された不純物の活性化のためのアニール工程を実施する。
【００９０】
図１１（ｂ）を参照すれば、マスクパターン２４１が除去された全体構造の上部にエッチング停止膜を形成せず、第１階間絶縁膜２４５を形成する。これによって第１階間絶縁膜２４５は、セレクトトランジスタ領域〔１〕、〔３〕でスペーサ２３３ｂに直接接触される。第１階間絶縁膜２４５は酸化膜で形成することができる。
【００９１】
以後、全体構造の表面平坦化のためにＣＭＰを実施する。この時、ゲートハードマスクパターン２１３、２２７上部の第１絶縁膜２１９、バッファー膜２３７、及び第１階間絶縁膜２４５が除去される。ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇは、セル領域〔２〕に比べてセレクトトランジスタ領域〔１〕、〔３〕及び周辺領域〔４〕でさらに低い密度で形成される。これによって、平坦化工程後セレクトトランジスタ領域〔１〕、〔３〕及び周辺領域〔４〕の第１階間絶縁膜２４５、スペーサ２３３ａ、２３３ｂ、第１絶縁膜２１９、バッファー膜２３７の高さが、セル領域〔２〕の第１絶縁膜２１９の高さより低くなることができる。一方、本発明の第２実施例ではエッチング停止膜を形成しなかったので平坦化工程の時、酸化膜及び窒化膜の選択比の差によってエッチング停止膜が周辺の酸化膜に比べて突出されて残留すような現象が発生しない。
【００９２】
図１２（ａ）を参照すれば、平坦化後表面の均一度が改善された全体構造の上部に第２階間絶縁膜２４７を形成する。本発明の第２実施例ではエッチング停止膜による突出部が形成されないので、エッチング停止膜の突出部によって第２階間絶縁膜２４７にボーイドが形成されるような現象が発生しない。第２階間絶縁膜２４７は酸化膜で形成することができる。
【００９３】
以後、第２階間絶縁膜２４７の上部にキャッピング膜２５１を形成する。キャッピング膜２５１はキャッピング膜２５１下部の構造とキャッピング膜２５１上部の構造の間に、電荷または水素イオンが移動してリテンション（Ｒｅｔｅｎｔｉｏｎ）特性に影響を与えることを防止するために形成されるものであり、窒化膜で形成されることが好ましい。
【００９４】
以後、キャッピング膜２５１の上部に第３階間絶縁膜２５３を形成する。これにより、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇとその上部に形成される金属配線の間を絶縁させるための階間絶縁膜積層構造２４５、２４７、２５１、２５３が形成される。
【００９５】
図１及び１２（ｂ）を参照すれば、ドレインコンタクトプラグ２６３が形成される第１及び第２ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２それぞれでドレイン領域２１７Ｄを露出するドレインコンタクトホールを形成する。また、ソースコンタクトプラグ２６１が形成されるソースコンタクト領域ＳＣＴでソース領域２１７Ｓ及び素子分離膜２０７を露出させるソースコンタクトホールを形成する。そして、周辺領域〔４〕の周辺コンタクトプラグ２６７が形成される部分で周辺領域〔４〕の高濃度Ｎタイプ不純物領域２３９を露出する周辺コンタクトホールを形成する。
【００９６】
上記において、ドレインコンタクトホール、ソースコンタクトホール、及び周辺コンタクトホールを含むコンタクトホール形成の時、窒化膜で形成されたキャッピング膜２５１をエッチング停止膜として１次エッチング工程を施した後、キャッピング膜２５１の露出された領域を除去する２次エッチング工程、及び第２階間絶縁膜２４７及び第１階間絶縁膜２４５の露出された領域を除去する３次エッチング工程を順次実施する。このようなドレインコンタクトホール、ソースコンタクトホール及び周辺コンタクトホールはそれぞれ別途の第１ないし第３次エッチング工程を実施して形成することができる。
【００９７】
以後、コンタクトホールを通じて露出された半導体基板２０１の表面に以前工程で各接合領域２１７Ｓ、２１７Ｄ、２３９に注入された不純物より高い濃度の不純物をさらに注入して各接合領域２１７Ｓ、２１７Ｄ、２３９の抵抗をさらに改善する。この時、本発明に図示された接合領域２１７Ｓ、２１７Ｄ、２３９は、いずれもＮＭＯＳ素子を例として図示したものなのでＮ型不純物が注入される。
【００９８】
次に、コンタクトホールの内部を導電膜で埋め込んでドレイン領域２１７Ｄに接続されたドレインコンタクトプラグ２６３、ソース領域２１７Ｓに接続されたソースコンタクトプラグ２６１、周辺領域〔４〕のソース領域及びドレイン領域にそれぞれ接続された周辺コンタクトプラグ２６７を形成する。コンタクトホールの内部を埋め込む導電膜として、タングステン、銅等の金属膜が利用されることができ、金属の拡散を防止するために導電膜形成の前にチタン窒化膜などのバリヤーメタル膜をさらに形成することができる。
【００９９】
図１３は、本発明の第２実施例による半導体素子をソースコンタクトライン方向に沿って切り取って示した断面図である。本発明の第２実施例では、第１実施例に比べてエッチング停止膜の形成工程を省略したので、図１２（ｂ）で説明したようにエッチング停止膜によるエッチング停止段階を経らずに３次エッチング工程を進行する。これによって、図１３に示されたように３次エッチング工程の時（特にソースコンタクトホール形成のための３次エッチング工程の時）素子分離膜２０７がエッチング停止膜から保護されずに損失されうる。その結果、素子分離膜２０７の高さが半導体基板２０１の活性領域Ａの表面高さより低くなって図面符号Ｘが指示する領域のように半導体基板２０１の活性領域Ａの側壁及びウェル構造の側壁が露出される。
【０１００】
この時、Ｘ領域とソースコンタクトプラグ２６１が接触する部分で抵抗が低くなることがありえる。これを防止するために本発明ではコンタクトホールの内部をソースコンタクトプラグ２６１で埋め込む前に実施される不純物注入工程を利用して素子分離膜２０７の除去によって露出された半導体基板２０１の活性領域Ａ側壁に接合領域延長部Ｙをさらに形成する。
【０１０１】
接合領域延長部Ｙは、不純物注入角度を傾斜させて接合領域であるソース領域２１７Ｓ下部の活性領域Ａに形成させることができる。このような接合領域延長部Ｙは、エッチング停止膜が省略されることで発生しえるソースコンタクトプラグ２６１と活性領域Ａ間の接触抵抗上昇の問題を改善することができる。このような抵抗上昇の問題を改善するために接合領域延長部Ｙを形成する工程は、ソースコンタクトプラグ２６１が接触されるソース領域２１７Ｓ下部の活性領域Ａのみならず、ドレインコンタクトプラグ２６３が接触されるドレイン領域２１７Ｄ下部の活性領域Ａをターゲットにして実施することができる。
【０１０２】
図１４は、本発明によるメモリシステムを簡略に見せるブロック図である。図１４を参照すれば、本発明によるメモリシステム５００は、メモリ素子５２０とメモリコントローラー５１０を含む。メモリ素子５２０は、図８（ａ）ないし図１３で説明した工程を実施して形成された半導体メモリ素子を含む。すなわち、メモリ素子５２０は素子分離膜によって分離された活性領域を含む半導体基板上に形成されて、活性領域に交差する方向に沿って形成されたセレクトライン、セレクトラインの間の活性領域それぞれに第１不純物を注入して形成された接合領域、接合領域下部に繋がれて半導体基板の活性領域に形成されて第２不純物を注入して形成された接合領域延長部、及び接合領域及び接合領域延長部に接触されたコンタクトプラグを含む。
【０１０３】
そして、メモリ素子５２０のセレクトラインの間の空間には窒化膜が配置されず、多層の酸化膜のみが配置される。上記において、コンタクトプラグはセレクトラインの間の空間を埋め込む多層の酸化膜のうち少なくとも一つを貫通して形成される。
【０１０４】
メモリコントローラー５１０は、ホストとメモリ素子５２０との間のデータ交換を制御する。このようなメモリコントローラー５１０は、メモリシステム５００の全般的な動作を制御するプロセッシングユニット５１２を含むことができる。また、メモリコントローラー５１０はプロセッシングユニット５１２の動作メモリとして用いられるエスラム（ＳＲＡＭ）５１１を含むことができる。これに加えて、メモリコントローラー５１０は、ホストインターフェース５１３、メモリインターフェース５１５をさらに含むことができる。
【０１０５】
ホストインターフェース５１３は、メモリシステム５００とホストとの間のデータ交換プロトコルを具備することができる。メモリインターフェース５１５は、メモリコントローラー５１０とメモリ素子５２０とを接続させることができる。さらに、メモリコントローラー５１０は、エラー訂正ブロック（ＥＣＣ）５１４をさらに含むことができる。エラー訂正ブロック５１４は、メモリ素子５２０から読み出されたデータのエラーを検出及び訂正することができる。図面に図示しなかったが、前記メモリシステム５００は、ホストとのインタフェーシングのためのコードデータを格納するローム装置（ＲＯＭ Ｄｅｖｉｃｅ）をさらに含むこともできる。メモリシステム５００はポータブルデータ格納カードとして使用可能である。これとは違って、メモリシステム５００はコンピュータシステムのハードディスクを取り替えることができる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）にも具現されることができる。
【０１０６】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【０１０７】
２０１…半導体基板、
２０７…素子分離膜、
ＳＳＬ、ＤＳＬ…セレクトライン、
ＷＬ０〜ＷＬｎ…ワードライン、
ＬＶＮ_Ｇ…ゲートライン、
２１７Ｓ、２１７Ｄ、２１７、２２９、２３９…接合領域、
２１９…第１絶縁膜、
２２１…エアギャップ、
２２９…ＬＤＤ領域、
２３９…高濃度不純物領域、
２３３…第２絶縁膜、
２３３ａ、２３３ｂ…スペーサ、
２３９…マスクパターン、
２６３、２６１、２６７…コンタクトプラグ、
Ｙ…接合領域延長部
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特にフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の開発は、主に高集積化に焦点を置いて行われる。フラッシュメモリ素子のセルアレイは高集積化に有利なストリング構造を含む。それぞれのストリング構造は、セレクトトランジスタらの間に直列に繋がれた複数のセルトランジスタで構成される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ストリング構造が高集積化されることによってストリング構造のソース領域及びドレイン領域の幅が狭くなる。ソース領域及びドレイン領域の幅が狭くなると、ソース領域及びドレイン領域の抵抗が高くなり、工程の難易図が増加する。したがって、高集積化されたフラッシュメモリ素子の安全性及び信頼性を改善するための方案が要求される。
【０００４】
したがって、本発明は、フラッシュメモリ素子の安全性及び信頼性を改善することができる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明による半導体素子は、第１方向に沿って延長された活性領域を含む半導体基板と、前記半導体基板の上部に前記第１方向に交差する第２方向に沿って形成されたセレクトラインと、前記セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、前記セレクトラインの間の空間を埋め込む多層の酸化膜と、前記接合領域の下部に繋がれて前記半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、前記多層の酸化膜のうち少なくともいずれか一層を貫通して前記接合領域及び前記接合領域延長部に接触されたコンタクトプラグとを含む。
【０００６】
さらに、本発明による半導体素子の製造方法は、素子分離膜によって分離されて、第１方向に沿って延長された活性領域を含む半導体基板の上部に前記第１方向に交差する第２方向に沿うセレクトラインを形成する段階と、前記セレクトラインの間の活性領域それぞれに第１不純物を注入して接合領域を形成し、前記セレクトラインの間の空間を埋め込む多層の酸化膜を形成する段階と、前記多層の酸化膜のうち少なくとも一層をエッチングして前記接合領域を露出するコンタクトホールを形成する段階と、前記コンタクトホールを形成する過程で前記素子分離膜が損失されて露出された前記半導体基板の活性領域に第２不純物を注入して接合領域延長部を形成する段階と、前記コンタクトホールの内部を埋め込むコンタクトプラグを形成する段階とを含む。
【発明の効果】
【０００７】
以上のように、本発明によれば、ゲートラインの間を階間絶縁膜で埋め込む前に、窒化膜であるエッチング停止膜を形成しないことでゲートラインの間を酸化膜で構成された絶縁膜のみで埋め込むことができる。したがって、階間絶縁膜の平坦化工程を実施してもゲートラインの間を埋め込む絶縁膜のうちいずれか一つが突き出されるように残留するような現象を改善して突出部によるボイド形成の問題を改善することができる。
【０００８】
そして、本発明はコンタクトホール形成のためのエッチング工程の際、素子分離膜が損失されて露出した半導体基板の活性領域に不純物を注入して接合領域の延長部を形成することで、コンタクトホールの内部に形成されるコンタクトプラグと半導体基板の活性領域間の接触抵抗を改善することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例による半導体素子のレイアウト図である。
【図２】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図３】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１１】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子をソースコンタクトライン方向に沿って切り取って示した断面図である。
【図１４】本発明によるメモリシステムを簡略に見せるブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１１】
一方、ある膜が他の膜または半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在されることもできる。また、図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張される。図面において同一の符号は同一の要素を指称する。
【００１２】
図１は、本発明の実施例による半導体素子のレイアウト図である。特に、図１はＮＡＮＤフラッシュメモリ素子のセルアレイ領域の一部を図示した図面である。図１を参照すれば、本発明の実施例による半導体素子のセルアレイは、素子分離領域Ｂ及び活性領域Ａが定義された半導体基板を含む。セルアレイの素子分離領域Ｂ及び活性領域Ａは互いに平行に交互に定義されて第１方向に沿って形成される。活性領域Ａは素子分離領域Ｂに形成された素子分離トレンチ及び素子分離膜によって区画される領域である。
【００１３】
素子分離領域Ｂ及び活性領域Ａに交差する第２方向に沿ってゲートライン（ＳＳＬ、ＷＬ０ないしＷＬｎ、ＤＳＬ）が形成される。ゲートラインは、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、及びワードライン（ＷＬ０ないしＷＬｎ）を含む。ドレインセレクトラインＤＳＬどうしが互いに隣合うように配置されて、ソースセレクトラインＳＳＬどうしが互いに隣合うように配置される。ワードライン（ＷＬ０ないしＷＬｎ）は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間に配置される。
【００１４】
ゲートライン（ＳＳＬ、ＷＬ０ないしＷＬｎ、ＤＳＬ）の間の活性領域Ａは、不純物が注入されるべき接合領域に定義される。ここで、ドレインセレクトラインＤＳＬの間の接合領域は、ストリング構造ＳＴのドレイン領域に定義され、ソースセレクトラインＳＳＬの間の接合領域はストリング構造ＳＴのソース領域に定義される。
【００１５】
ドレインセレクトラインＤＳＬと活性領域Ａとの交差部に形成されたドレインセレクトトランジスタ、ソースセレクトラインＳＳＬと活性領域Ａとの交差部に形成されたソースセレクトトランジスタ、ワードライン（ＷＬ０ないしＷＬｎ）と活性領域Ａとの交差部に形成された複数のメモリセルトランジスタが直列繋がれて一つのストリング構造ＳＴを構成する。それぞれのストリング構造ＳＴは、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２に形成されたドレインコンタクトプラグを通じてそれに対応するビットラインＢＬに接続される。また、それぞれのストリング構造ＳＴはソースコンタクト領域ＳＣＴに形成されたソースコンタクトラインを通じて共通ソース電圧が印加される金属配線（図示せず）に接続される。
【００１６】
ビットラインＢＬ及び金属配線は、セルアレイの駆動に必要な電圧を印加するために周辺領域に形成された周辺回路の駆動トランジスタに繋がれる。
【００１７】
上記において、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ドレインセレクトラインＤＳＬの間でドレインセレクトラインＤＳＬの延長方向に沿って配置された活性領域Ａそれぞれの上部に配置される。また、隣接したドレインコンタクト領域ＤＣＴ１、ＤＣＴ２間の距離を最大化してこれら（ＤＣＴ１、ＤＣＴ２）の間の電気的接続を防止するためにドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ジグザグに配置される。すなわち、ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２は、ドレインセレクトラインＤＳＬの延長方向に沿って２列に配置される。第１列のドレインコンタクト領域ＤＣＴ１は、互いに隣合うドレインセレクトラインＤＳＬのうち第２ドレインセレクトラインＤＳＬ_２より第１ドレインセレクトラインＤＳＬ_１にもっと隣接するように配置されて、ドレインセレクトラインＤＳＬの延長方向に沿って配列された活性領域Ａのうち奇数番目活性領域Ａの上部に配置される。
【００１８】
第２列のドレインコンタクト領域ＤＣＴ２は、互いに隣合うドレインセレクトラインＤＳＬのうち第１ドレインセレクトラインＤＳＬ_１より第２ドレインセレクトラインＤＳＬ_２にもっと隣接するように配置されて、ドレインセレクトラインＤＳＬの延長方向に沿って配列された活性領域Ａのうち偶数番目活性領域Ａの上部に配置される。
【００１９】
ソースコンタクト領域ＳＣＴは、ソースセレクトラインＳＳＬと平行な方向に延長されてソースセレクトラインＳＳＬの間の素子分離領域Ｂ及び活性領域Ａの上部に配置される。このようなソースコンタクト領域ＳＣＴに形成されたソースコンタクトラインはソースセレクトラインＳＳＬの間の複数の活性領域Ａに形成された複数のソース領域に共通に接続される。
【００２０】
以下、図１に示された半導体素子の製造方法を実施例にしたがって説明する。図２ないし図７は、本発明の第１実施例による半導体素子及びその製造方法を説明するための断面図である。図２（ａ）を参照すれば、第１ないし第４領域（〔１〕、〔２〕、〔３〕、〔４〕）を含む半導体基板１０１の上部にゲートライン（ＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ）を形成する。第１領域〔１〕はドレインセレクトラインＤＳＬが形成されるべき領域と、互いに隣合うドレインセレクトラインＤＳＬの間の領域に定義する。
【００２１】
第２領域〔２〕は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間の領域に定義する。第３領域〔３〕は、ソースセレクトラインＳＳＬが形成されるべき領域と、互いに隣合うソースセレクトラインＳＳＬとの間の領域に定義する。第４領域〔４〕は周辺領域に定義する。
【００２２】
本図面では、説明の便宜のために第４領域〔４〕として、駆動回路を構成する駆動トランジスタのうち相対的に低い電圧で駆動される低電圧ＮＭＯＳトランジスタが形成される領域のみを図示した。以下、第１及び第３領域〔１〕、〔３〕をセレクトトランジスタ領域と指称し、第２領域〔２〕を数える領域と指称し、第４領域〔４〕を周辺領域と指称する。
【００２３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを半導体基板１０１の上部に形成する方法についてより具体的に説明すれば次のようである。ＮＡＮＤフラッシュメモリ素子の場合、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬを含むゲートラインが半導体基板１０１の上部に形成される。
【００２４】
前記ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを形成するために次の工程が進行されることができる。ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬは、素子の高集積化のためにスペーサパターニング技術を利用して形成することができる。
【００２５】
まず、半導体基板１０１内にウェル（図示せず）を形成し、半導体基板１０１の上部にゲート用積層構造を形成する。積層構造は、順次積層されたトンネル絶縁膜１０３、第１シリコン層１０５、誘電体膜１０９、及び第２シリコン層１１１を含む。
【００２６】
積層構造形成のためにまず、半導体基板１０１の全体表面にトンネル絶縁膜１０３が形成される。トンネル絶縁膜１０３上に第１シリコン層１０５を形成する。第１シリコン層１０５は、アンドープトポリシリコン層またはドープトポリシリコン層の単一層で形成されるか、アンドープトポリシリコン層及びドープトポリシリコン層の積層構造で形成されることができる。ドープトポリシリコン層には３価不純物や５価不純物が添加されることができる。
【００２７】
次に、素子分離領域Ｂを定義する素子分離マスクをエッチングマスクとして使用するエッチング工程で第１シリコン層１０５をエッチングする。これにより、第１シリコン層１０５は平行な複数のシリコンラインにパターニングされる。次に、トンネル絶縁膜１０３及び半導体基板１０１をエッチングして平行なライン形態のトレンチを素子分離領域に形成する。以後、トレンチが埋め込まれるように絶縁膜が形成されて、絶縁膜がトレンチの内部及びトレンチの上にのみ残留されるように素子分離マスク上部の絶縁膜が除去される。これにより、素子分離膜が形成される。
【００２８】
素子分離マスクの除去後、全体構造上に誘電体膜１０９が形成される。誘電体膜１０９は、酸化膜/窒化膜/酸化膜の積層構造で形成されて、酸化膜や窒化膜がこれらより高い誘電常数値を有する絶縁膜で取り替えることができる。セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で誘電体膜１０９の一部がエッチングされる。これにより、セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で第１シリコン層１０５の一部が露出される。
【００２９】
誘電体膜１０９の上部に第２シリコン層１１１を形成する。第２シリコン層１１１は、ドープトポリシリコン層で形成することが好ましい。これにより、ゲート用積層構造が形成される。
【００３０】
上述したゲート用積層構造の上部にハードマスク膜１１３が形成される。次に、第１シリコン層１０５がパターニングされて形成されたシリコンラインに交差する方向にハードマスク膜１１３、第２シリコン層１１１及び誘電体膜１０９がパターニングされる。次に、誘電体膜１０９及び第１シリコン層１０５をエッチングする。その結果、半導体基板１０１上には活性領域Ａ及び素子分離領域Ｂに交差するゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成される。
【００３１】
一方、誘電体膜１０９の一部がエッチングされた状態で第２シリコン層１１１が形成されるから、セレクトラインＤＳＬ、ＳＳＬの第１シリコン層１０５と第２シリコン層１１１は誘電体膜１０９のエッチングされた部分を通じて互いに繋がれる。
【００３２】
互いに隣接したワードラインＷＬ０〜ＷＬｎ間の間隔と、互いに隣接したワードラインとソースセレクトラインＷＬ０とＳＳＬ間の間隔と、互いに隣接したワードラインとドレインセレクトラインＷＬｎとＤＳＬ間の間隔は、互いに隣接したドレインセレクトラインＤＳＬ間の間隔及びソースセレクトラインＳＳＬ間の間隔より狭く形成される。
【００３３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬで遮断されずに開口されたセル領域〔２〕の半導体基板１０１にセル接合領域１１７Ｃが定義される。そして、ドレインセレクトラインＤＳＬの間で開口されたセレクトトランジスタ領域〔１〕の半導体基板１０１にドレイン領域１１７Ｄが定義される。また、ソースセレクトラインＳＳＬの間で開口されたセレクトトランジスタ領域〔３〕の半導体基板１０１にソース領域１１７Ｓが定義される。
【００３４】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの形成後、セル接合領域１１７Ｃに不純物を注入する。セル接合領域１１７Ｃに不純物を注入する間、周辺領域〔４〕がフォトレジストパターンで遮断され、ソース及びドレイン領域１１７Ｓ、１１７Ｄにも不純物が注入されることができる。セル接合領域１１７Ｃに注入される不純物の例として、Ｎ型不純物がある。
【００３５】
以後、ソース及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入する。ソース及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入する間、周辺領域〔４〕及びセル領域〔２〕がフォトレジストパターンで遮断される。ソース及びドレイン領域１１７Ｓ、１１７Ｄに注入される不純物の例として、カウンタードーピングのためのＰ型不純物がある。
【００３６】
図２（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造上に第１絶縁膜１１９を形成する。第１絶縁膜１１９はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のセル領域〔２〕にエアギャップ１２１が形成されることができるようにオーバーハング（Ｏｖｅｒ ＨａｎＧ）構造で形成される絶縁膜で形成されることが好ましい。例えば、第１絶縁膜１１９はＤＳ-ＨＴＯ（Ｄｉｓｉｌａｎｅ−Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成する。
【００３７】
ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎの間と、ワードラインＷＬ０〜ＷＬｎ間の間隔はドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬ間の間隔より狭い。そして、第１絶縁膜１１９を形成する過程でゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの上部縁にオーバーハングが形成される。このため、ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎとの間と、ワードラインＷＬ０〜ＷＬｎの間は第１絶縁膜１１９で完全に満たされずにエア-ギャップ１２１が形成される。そして、ドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間は相対的に広い間隔で形成されるからドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間で第１絶縁膜１１９はセレクトラインＤＳＬ、ＳＳＬによる段差に沿って形成される。
【００３８】
第１絶縁膜１１９は、半導体基板１０１の全体に均一な厚さで形成されず、半導体基板１０１の領域別にバラ付きの厚さで形成されることができる。これによってソース領域１１７Ｓ及びドレイン領域１１７Ｄの上部の第１絶縁膜１１９の厚さが半導体基板１０１の領域別に異なるように形成されることができる。
【００３９】
図３（ａ）を参照すれば、セル接合領域１１７Ｃ、ソース領域１１７Ｓ、及びドレイン領域１１７Ｄに注入された不純物の活性化のためのアニール工程を施した後、周辺領域〔４〕の半導体基板１０１の上部にゲートラインＬＶＮ_Ｇを形成するための工程を進行する。
【００４０】
周辺領域〔４〕の半導体基板１０１の上部にゲートラインＬＶＮ_Ｇを形成するために周辺領域〔４〕の半導体基板１０１の上部にゲート絶縁膜１２３及びゲート導電膜１２５を積層する。以後、周辺領域〔４〕のゲート導電膜１２５の上部にゲートマスクパターン１２７を形成した後、これをパターニングして周辺領域〔４〕のゲートラインＬＶＮ_Ｇを形成する。
【００４１】
次に、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの両側に定義されたソース領域及びドレイン領域に不純物を注入してＬＤＤ（ＬｉｇｈｔｌＹ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１２９を形成する。
【００４２】
図３（ｂ）を参照すれば、ＬＤＤ領域１２９を含む全体構造の表面に沿ってスペーサ用第２絶縁膜１３３を形成する。第２絶縁膜１３３は、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域１２９の一部を遮断する役目をするスペーサを形成するための絶縁膜であり、第１絶縁膜１１９より厚い厚さで形成される。
【００４３】
セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された絶縁膜第１及び第２絶縁膜１１９、１３３の厚さの合計は後続工程でソース領域及びドレイン領域１１７Ｓ、１１７Ｄに不純物注入の時ターゲットにする深みに不純物が注入されることができるようにするほどの厚さに制御されなければならない。このために、セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に第２絶縁膜１３３の厚さ一部を除去しなければならないので、セレクトラインＤＳＬ、ＳＳＬの間の第２絶縁膜１３３の一部領域を露出させる第１マスクパターン１３５を形成する。第１マスクパターン１３５はフォトレジストパターンになりうる。
【００４４】
図４（ａ）を参照すれば、第１マスクパターン１３５に塞がることなく露出された第２絶縁膜１３３の一部領域を湿式エッチング方式でエッチングして、第２絶縁膜１３３の厚さを低める。これにより、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された第１及び第２絶縁膜１１９、１３３の厚さの合計はターゲットの厚さに制御される。
【００４５】
以後、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄにこれら１１７Ｓ、１１７Ｄの抵抗を改善するための不純物を注入する。この時、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄの上部に形成された第１及び第２絶縁膜１１９、１３３の厚さは、ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物注入の時ターゲットとする深みで不純物が注入されることができる程度のターゲット厚さに制御された状態である。したがって、ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物は、ターゲットとするＲｐ（Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）に注入されることができる。ソース領域及びドレイン領域１１７Ｓ、１１７Ｄの抵抗を改善するための不純物としてはセル接合領域１１７Ｃに注入された不純物より高い濃度のＮ型不純物が利用されることができる。
【００４６】
セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域１１７Ｓ、１１７Ｄに不純物を注入した後、第１マスクパターン１３５を除去する。
【００４７】
図４（ｂ）を参照すれば、第２絶縁膜１３３をエッチングしてゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇそれぞれの側壁にスペーサ１３３ａを形成する。スペーサ１３３ａは、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域１２９一部を遮断する。このようなスペーサ１３３ａ及びゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇをマスクでスペーサ１３３ａで遮断されていない周辺領域〔４〕のソース及びドレイン領域にＬＤＤ領域１２９に注入された不純物より高い濃度のＮ型不純物を注入して高濃度Ｎ型不純物領域１３９を形成することができる。
【００４８】
次に、高濃度Ｎ型不純物領域１３９の形成された全体構造表面に沿ってバッファー膜１３７を形成することができる。バッファー膜１３７は後続不純物注入工程の時基板損傷を防止するバッファーの役目をする。
【００４９】
バッファー膜１３７形成の後、セレクトトランジスタ領域〔１〕、〔３〕のソース領域及びドレイン領域１１７Ｓ、１１７Ｄと周辺領域〔４〕のソース領域及びドレイン領域の電気的特性を改善するためのＮ型不純物及びＰ型不純物のうち少なくともいずれか一つを以前に注入された不純物濃度より高い濃度で注入する。
【００５０】
図５（ａ）を参照すれば、バッファー膜１３７の上部にセレクトラインの間ＳＳＬ、ＤＳＬの領域を開口させる第２マスクパターン１４９を形成する。第２マスクパターン１４９はフォトレジストパターンになりうる。
【００５１】
図５（ｂ）を参照すれば、第２マスクパターン１４９をエッチングマスクとしたエッチング工程でバッファー膜１３７及びスペーサ１３３ａの露出した領域をエッチングした後、第２マスクパターン１４９を除去する。その結果、セレクトトランジスタ領域〔１〕、〔３〕でセレクトラインＳＳＬ、ＤＳＬの側壁上に残留するスペーサ１３３ｂの厚さは、周辺領域〔４〕に形成されたスペーサ１３３ａの厚さより薄くなる。
【００５２】
セレクトトランジスタ領域〔１〕、〔３〕の薄いスペーサ１３３ｂは、セレクトラインＳＳＬ、ＤＳＬ間の間隔が高集積化のために狭く形成されてもセレクトラインＳＳＬ、ＤＳＬの間でのコンタクトマージンを確保するのに利用されることができる。もしも、セレクトトランジスタ領域〔１〕、〔３〕のスペーサ厚さが周辺領域〔４〕での厚さと同一であれば、後続ドレインコンタクトホール形成工程の時スペーサ側壁に沿って形成されたエッチング停止膜の上部にドレインコンタクトホールが配置される確率が高い。スペーサ側壁に沿って形成されたエッチング停止膜の上部にドレインコンタクトホールが配置されると、ドレインコンタクトホール形成のためのエッチング工程の時ドレインコンタクトホールがドレイン領域１１７Ｄを露出させることができないような問題が発生しえる。このような問題を改善するためにセレクトトランジスタ領域に薄いスペーサ１３３ｂを形成するのである。
【００５３】
図６（ａ）を参照すれば、薄い厚さのスペーサ１３３ｂを含む全体構造の表面に沿ってエッチング停止膜１４３を形成する。エッチング停止膜１４３は窒化膜で形成される。エッチング停止膜１４３は、ソース領域１１７Ｓの間の素子分離領域Ｂ、ドレイン領域１１７Ｄの間の素子分離膜が後続コンタクトホール形成工程の時露出されて損失されることを防止するために形成されたものである。
【００５４】
図６（ｂ）を参照すれば、エッチング停止膜１４３を含む全体構造の上部に第１階間絶縁膜１４５を形成した後、全体構造の表面平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を実施する。この時、ゲートハードマスクパターン１１３、１２７の上部の第１絶縁膜１１９、バッファー膜１３７、エッチング停止膜１４３、第１階間絶縁膜１４５が除去される。そして、相対的に広い間隔で離隔されたセレクトラインＳＳＬ、ＤＳＬの間の領域及び周辺領域〔４〕のゲートラインＬＶＮ_Ｇ両側の領域で第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、バッファー膜１３７の高さが、セル領域〔２〕の第１絶縁膜１１９の高さより低くなることができる。また、セレクトラインＳＳＬ、ＤＳＬの間の領域及び周辺領域〔４〕のゲートラインＬＶＮ_Ｇ両側の領域で酸化膜で形成された第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、及びバッファー膜１３７に比べて窒化膜で形成されたエッチング停止膜１４３がもっと遅く除去されることができる。これによって、第１階間絶縁膜１４５、スペーサ１３３ａ、１３３ｂ、第１絶縁膜１１９、及びバッファー膜１３７に比べてエッチング停止膜１４３が突出された形態で残留することができる。
【００５５】
図７（ａ）を参照すれば、ＣＭＰの後表面の均一度が改善された全体構造の上部に第２階間絶縁膜１４７を形成する。この時、周辺領域〔４〕のゲートラインＬＶＮ_Ｇとエッチング停止膜１４３との間の空間より、セレクトトランジスタ領域〔１〕、〔３〕のセレクトラインＤＳＬ、ＳＳＬとエッチング停止膜１４３との間の空間が非常に狭いので、エッチング停止膜１４３の突出部のためにセレクトラインＤＳＬ、ＳＳＬとエッチング停止膜１４３との間の空間にボイド１４９が形成されることができる。
【００５６】
次に、第２階間絶縁膜１４７の上部にキャッピング膜１５１及び第３階間絶縁膜１５３を順次形成する。図７（ｂ）に示されたようにドレインコンタクトプラグ１６３、ソースラインコンタクトプラグ１６１、及び周辺領域コンタクトプラグ１６７を形成する。
【００５７】
図１及び図７（ｂ）を参照すれば、ドレインコンタクトプラグ１６３は、第１及び第２ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２それぞれに形成される。第２階間絶縁膜１４７にボイド１４９が残留する場合、第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２のうちいずれか一つに隣接して形成されたドレインコンタクトプラグ１６３のバリヤーメタルがボイド１４９の内部を埋め込むことができる。
【００５８】
ボイド１４９は、第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２の延長方向に沿って延長されるので、ボイド１４９の内部を埋め込むバリヤーメタルが第１及び第２ドレインセレクトラインＤＳＬ１、ＤＳＬ２の延長方向に沿って繋がれる。その結果、第１ドレインコンタクト領域ＤＣＴ１に形成されたドレインコンタクトプラグ１６３どうしに電気的に繋がれ、第２ドレインコンタクト領域ＤＣＴ２に形成されたドレインコンタクトプラグ１６３どうしに電気的に繋がれることができる。
【００５９】
本発明の第１実施例ではボイド１４９の形成を防止するために第２階間絶縁膜１４７の蒸着及びエッチング工程を数回繰り返すか、あるいはセレクトトランジスタ領域〔１〕、〔３〕のみを開口させてエッチング停止膜１４３の突出部を除去する工程をさらに実施することができる。
【００６０】
図８ないし図１２は、本発明の第２実施例による半導体素子及びその製造方法を説明するための断面図である。図８（ａ）を参照すれば、第１ないし第４領域（〔１〕、〔２〕、〔３〕、〔４〕）を含む半導体基板２０１の上部にゲートライン（ＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ）を形成する。第１領域〔１〕はドレインセレクトラインＤＳＬが形成されるべき領域と、互いに隣合うドレインセレクトラインＤＳＬとの間の領域に定義する。
【００６１】
第２領域〔２〕は、互いに隣合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬととの間の領域に定義する。第３領域〔３〕は、ソースセレクトラインＳＳＬが形成されるべき領域と、互いに隣合うソースセレクトラインＳＳＬとの間の領域に定義する。第４領域〔４〕は周辺領域に定義する。
【００６２】
本図面では、説明の便宜のために第４領域〔４〕として、駆動回路を構成する駆動トランジスタのうち相対的に低い電圧で駆動される低電圧ＮＭＯＳトランジスタが形成される領域のみを図示した。以下、第１及び第３領域〔１〕、〔３〕をセレクトトランジスタ領域と指称し、第２領域〔２〕を数える領域と指称し、第４領域〔４〕を周辺領域と指称する。
【００６３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを半導体基板１０１の上部に形成する方法についてより具体的に説明すれば次のようである。ＮＡＮＤフラッシュメモリ素子の場合、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬを含むゲートラインが半導体基板２０１の上部に形成される。
【００６４】
まず、半導体基板２０１内にｎウェルおよびｐウェルのうち少なくとも一つを含むウェル構造（図示せず）が形成され、ウェル構造が形成された半導体基板２０１の上部にゲート用積層構造を形成する。ゲート用積層構造は、順次積層されたトンネル絶縁膜２０３、第１シリコン層２０５、誘電体膜２０９、及び第２シリコン層２１１を含む。
【００６５】
ゲート用積層構造形成のためにまず、半導体基板２０１の全体表面にトンネル絶縁膜２０３が形成される。トンネル絶縁膜２０３上に第１シリコン層２０５を形成する。第１シリコン層２０５は、アンドープトポリシリコン層またはドープトポリシリコン層の単一層で形成されるか、アンドープトポリシリコン層及びドープトポリシリコン層の積層構造で形成されることができる。ドープトポリシリコン層には３価不純物や５価不純物が添加されることができる。
【００６６】
次に、素子分離領域Ｂを定義する素子分離マスクをエッチングマスクとして使用するエッチング工程で第１シリコン層２０５をエッチングする。これにより、第１シリコン層２０５は平行な複数のシリコンラインにパターニングされる。素子分離マスクは素子の高集積化のためにスペーサパターニング技術を利用して形成することができる。スペーサパターニング技術は、マスク膜の上部に補助パターンを形成し、補助パターンの側壁にスペーサを形成した後、補助パターンを除去してスペーサで遮断されずに露出されたマスク膜の一部領域を除去してマスクパターンを形成する技術である。この時、セレクトトランジスタ領域〔１〕、〔３〕に形成された素子分離マスクパターンはスペーサをマスクにしてパターニングされたものではなく、スペーサより広幅のパッドマスクパターンをマスクでパターニングしたものになりうる。このようなスペーサパターニング技術の適用によりセル領域〔２〕のシリコンラインの幅を露光解像度の限界を乗り越えて狭く形成することができる。
【００６７】
次に、トンネル絶縁膜２０３及び半導体基板２０１をエッチングして平行なライン形態のトレンチを素子分離領域に形成する。以後、トレンチが埋め込まれるように絶縁膜を形成して、絶縁膜がトレンチの内部及びトレンチ上にのみ残留するように素子分離マスク上部の絶縁膜を除去する。これにより、素子分離膜が形成される。
【００６８】
素子分離マスクの除去後、全体構造上に誘電体膜２０９を形成する。誘電体膜２０９は酸化膜/窒化膜/酸化膜の積層構造に形成されて、酸化膜や窒化膜がこれらより高い誘電常数値を有する絶縁膜で取り替えられることができる。セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で誘電体膜２０９の一部がエッチングされる。これにより、セレクトラインＤＳＬ、ＳＳＬが形成されるべき領域で第１シリコン層２０５の一部が露出される。
【００６９】
誘電体膜２０９の上部に第２シリコン層２１１を形成する。第２シリコン層２１１はドープトポリシリコン層で形成することが好ましい。これによりゲート用積層構造が形成される。
【００７０】
上述したゲート用積層構造上部にハードマスク膜２１３が形成される。次に、第１シリコン層２０５がパターニングされて形成されたシリコンラインに交差する方向にハードマスク膜２１３、第２シリコン層２１１及び誘電体膜２０９がパターニングされる。この時、素子の高集積化のためにスペーサパターニング技術を利用して形成されたスペーサをマスクとしてセル領域〔２〕のハードマスク膜２１３をパターニングすることができる。次に、誘電体膜２０９及び第２シリコン層２１１をエッチングする。その結果、半導体基板２０１上には素子分離領域及び活性領域に交差する複数のゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成される。
【００７１】
一方、誘電体膜２０９の一部がエッチングされた以後に第２シリコン層２１１が形成されるから、セレクトラインＤＳＬ、ＳＳＬの第１シリコン層２０５と第２シリコン層２１１は誘電体膜２０９のエッチングされた部分を通じて互いに繋がれる。
【００７２】
互いに隣接したワードラインＷＬ０〜ＷＬｎ間の間隔と、互いに隣接したワードラインとソースセレクトラインＷＬ０とＳＳＬ間の間隔と、互いに隣接したワードラインとドレインセレクトラインＷＬｎとＤＳＬ間の間隔は、互いに隣接したセレクトライン間の間隔（ＤＳＬ間の間隔、及びＳＳＬ間の間隔）より狭く形成される。
【００７３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬで遮断されずに開口されたセル領域〔２〕の半導体基板２０１にはセル接合領域２１７Ｃが定義される。そして、ドレインセレクトラインＤＳＬの間で開口されたセレクトトランジスタ領域〔１〕の半導体基板２０１にはドレイン領域２１７Ｄが定義される。また、ソースセレクトラインＳＳＬの間で開口されたセレクトトランジスタ領域〔３〕の半導体基板２０１にはソース領域２１７Ｓが定義される。
【００７４】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの形成後、セル接合領域２１７Ｃに不純物を注入する。セル接合領域２１７Ｃに不純物を注入する間、周辺領域〔４〕がフォトレジストパターンで遮断されて、ソース及びドレイン領域２１７Ｓ、２１７Ｄにも不純物が注入されることができる。セル接合領域２１７Ｃに注入される不純物の例として、Ｎ型不純物がある。
【００７５】
以後、ソース及びドレイン領域２１７Ｓ、２１７Ｄに不純物を注入する。ソース及びドレイン領域２１７Ｓ、２１７Ｄに不純物を注入する間、周辺領域〔４〕及びセル領域〔２〕がフォトレジストパターンで遮断される。ソース及びドレイン領域２１７Ｓ、２１７Ｄに注入される不純物の例として、カウンタードーピングのためのＰ型不純物がある。カウンタードーピングはソース及びドレイン領域２１７Ｓ、２１７Ｄの電気的特性を改善するためのものである。
【００７６】
図８（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造上に第１絶縁膜２１９を形成する。第１絶縁膜２１９はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のセル領域〔２〕にエアギャップ２２１が形成されることができるようにオーバーハング（Ｏｖｅｒ ＨａｎＧ）構造で形成される絶縁膜で形成されることが好ましい。例えば、第１絶縁膜２１９はＤＳ-ＨＴＯ（Ｄｉｓｉｌａｎｅ−Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成する。
【００７７】
ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎの間と、ワードラインＷＬ０〜ＷＬｎ間の間隔はドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬ間の間隔より狭い。そして、第１絶縁膜２１９を形成する過程でゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの上部縁にオーバーハングが形成される。このため、ソースセレクトラインＳＳＬとワードラインＷＬ０との間と、ドレインセレクトラインＤＳＬとワードラインＷＬｎとの間と、ワードラインＷＬ０〜ＷＬｎの間は第１絶縁膜２１９で完全に満たされずにエア-ギャップ１２１が形成される。そして、ドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間は相対的に広い間隔で形成されるからドレインセレクトラインＤＳＬの間と、ソースセレクトラインＳＳＬの間で第１絶縁膜２１９はセレクトラインＤＳＬ、ＳＳＬによる段差に沿って形成される。上述したエア-ギャップ２２１は狭い間隔で形成されたワードラインＷＬ０〜ＷＬｎの間の干渉を改善することができる。
【００７８】
第１絶縁膜２１９は半導体基板２０１の全体に均一な厚さで形成されず、半導体基板２０１の領域別にバラ付の厚さで形成されることができる。これによってソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さが半導体基板２０１の領域別に異なるように形成されることができる。例えば、半導体基板２０１の中央部に配置されたソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さと、半導体基板２０１の端に配置されたソース領域２１７Ｓ及びドレイン領域２１７Ｄ上部の第１絶縁膜２１９の厚さが異なるアルように形成されることができる。
【００７９】
図９（ａ）を参照すれば、セル接合領域２１７Ｃ、ソース領域２１７Ｓ、及びドレイン領域２１７Ｄに注入された不純物の活性化のためのアニール工程を施した後、周辺領域〔４〕の半導体基板２０１の上部に駆動回路を構成する駆動トランジスタのゲートラインＬＶＮ_Ｇを形成するための工程を進行する。
【００８０】
周辺領域〔４〕の半導体基板２０１の上部にゲートラインＬＶＮ_Ｇを形成するためにまず、周辺領域〔４〕の半導体基板２０１上部の第１絶縁膜２１９を除去する。以後、周辺領域〔４〕の半導体基板２０１の上部にゲート絶縁膜２２３及びゲート導電膜２２５を積層する。以後、周辺領域〔４〕のゲート導電膜２２５の上部にゲートマスクパターン２２７を形成した後、ゲート導電膜２２５をパターニングして周辺領域〔４〕のゲートラインＬＶＮ_Ｇを形成する。周辺領域〔４〕のゲートラインＬＶＮ_ＧはセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎより広幅で形成される。本発明の実施例では周辺領域〔４〕のゲートラインＬＶＮ_ＧをセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎの形成工程と別途の工程で形成する方法について説明した。しかし、周辺領域〔４〕のゲートラインＬＶＮ_ＧはセレクトラインＤＳＬ、ＳＳＬ及びワードラインＷＬ０〜ＷＬｎの形成工程と同一の形成工程で形成することができ、この場合、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの断面構造はセレクトラインＤＳＬ、ＳＳＬの断面構造と同一であり、周辺領域〔４〕のゲートマスクパターン２２７はセレクトトランジスタ領域〔１〕〔３〕及びセル領域〔２〕のゲートマスクパターンより広い。
【００８１】
次に、周辺領域〔４〕のゲートラインＬＶＮ_Ｇの両側に定義されたソース領域及びドレイン領域に不純物を注入してＬＤＤ領域２２９を形成する。低電圧ＮＭＯＳトランジスタのＬＤＤ領域２２９はＮ型不純物を注入して形成する。
【００８２】
図９（ｂ）を参照すれば、ＬＤＤ領域２２９を含む全体構造の表面に沿ってスペーサ用第２絶縁膜２３３を形成する。第２絶縁膜２３３は周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域２２９の一部を遮断する役目をするスペーサを形成するための絶縁膜であり、第１絶縁膜２１９より厚い厚さで形成される。また、第２絶縁膜２３３は酸化膜で形成する。
【００８３】
図１０（ａ）を参照すれば、第２絶縁膜２３３をエッチングしてゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇそれぞれの側壁にスペーサ２３３ａを形成する。スペーサ２３３ａを形成するためのエッチング工程の時第２絶縁膜下部の第１絶縁膜２１９がさらにエッチングされることができる。これによって、セレクトラインＤＳＬ、ＳＳＬの間のドレイン領域２１７Ｄ及びソース領域２１７Ｓが露出される。また、周辺領域〔４〕のＬＤＤ領域２２９の一部が露出される。
【００８４】
スペーサ２３３ａは、周辺領域〔４〕のゲートラインＬＶＮ_Ｇに隣接したＬＤＤ領域２２９の一部を遮断する。このようなスペーサ２３３ａ及びゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇをマスクでスペーサ２３３ａで遮断されていない周辺領域〔４〕のソース及びドレイン領域にＬＤＤ領域２２９に注入された不純物より高い濃度のＮ型不純物をＬＤＤ領域２２９より深い深みで注入して高濃度Ｎ型不純物領域２３９を形成することができる。この時、セレクトトランジスタ領域〔１〕、〔３〕及びセル領域〔２〕を遮断するフォトレジストパターンを不純物注入マスクとして利用することができる。
【００８５】
次に、高濃度Ｎ型不純物領域２３９が形成された全体構造表面に沿ってバッファー膜２３７を形成することができる。バッファー膜２３７は後続不純物注入工程の時基板損傷を防止するバッファーの役目をする膜であり、酸化膜で形成する。
【００８６】
バッファー膜２３７の形成後、セレクトトランジスタ領域〔１〕、〔３〕のソース領域及びドレイン領域２１７Ｓ、２１７Ｄ及び周辺領域〔４〕のソース及びドレイン領域の電気的特性を改善するためのＮ型不純物及びＰ型不純物を注入する。以後、注入された不純物の活性化のためのアニール工程を実施する。
【００８７】
図１０（ｂ）を参照すれば、セレクトトランジスタ領域〔１〕、〔３〕のバッファー膜２３７及びスペーサ２３３ａを開口させるマスクパターン２４１を形成する。マスクパターン２４１はフォトレジストパターンになりうる。
【００８８】
図１１（ａ）を参照すれば、マスクパターン２４１で遮断されずに露出されたバッファー膜２３７、スペーサ２３３ａ、及び第１絶縁膜２１９を湿式エッチング方式でエッチングしてセレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄを露出させる。第１絶縁膜２１９蒸着の時半導体基板２０１の領域別に第１絶縁膜２１９の厚さがバラ付きに形成されて湿式エッチング工程後にも一部ソース領域及びドレイン領域２１７Ｓ、２１７Ｄの上部に第１絶縁膜２１９が残留することができる。しかし、第１絶縁膜２１９の残留厚さは、湿式エッチング工程の影響により後続不純物注入工程の時Ｒｐ点に影響を与えないほど薄くなる。また、セレクトラインＤＳＬ、ＳＳＬの側壁に残留するスペーサ２３３ｂの厚さは周辺領域〔４〕のスペーサ２３３ａに比べて薄くなる。
【００８９】
次に、セレクトラインＳＳＬ、ＤＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄに抵抗改善のための不純物を注入する。この時セル接合領域２１７Ｃに注入された不純物より高い濃度のＮ型不純物が注入される。第１絶縁膜２１９の厚さが薄くなるか、または除去された状態であるから、ソース領域及びドレイン領域２１７Ｓ、２１７Ｄの抵抗を改善するための不純物はターゲットとするＲｐ点に注入されることができる。セレクトラインＤＳＬ、ＳＳＬの間のソース領域及びドレイン領域２１７Ｓ、２１７Ｄに抵抗改善のための不純物を注入した後、マスクパターン２４１を除去する。そして、注入された不純物の活性化のためのアニール工程を実施する。
【００９０】
図１１（ｂ）を参照すれば、マスクパターン２４１が除去された全体構造の上部にエッチング停止膜を形成せず、第１階間絶縁膜２４５を形成する。これによって第１階間絶縁膜２４５は、セレクトトランジスタ領域〔１〕、〔３〕でスペーサ２３３ｂに直接接触される。第１階間絶縁膜２４５は酸化膜で形成することができる。
【００９１】
以後、全体構造の表面平坦化のためにＣＭＰを実施する。この時、ゲートハードマスクパターン２１３、２２７上部の第１絶縁膜２１９、バッファー膜２３７、及び第１階間絶縁膜２４５が除去される。ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇは、セル領域〔２〕に比べてセレクトトランジスタ領域〔１〕、〔３〕及び周辺領域〔４〕でさらに低い密度で形成される。これによって、平坦化工程後セレクトトランジスタ領域〔１〕、〔３〕及び周辺領域〔４〕の第１階間絶縁膜２４５、スペーサ２３３ａ、２３３ｂ、第１絶縁膜２１９、バッファー膜２３７の高さが、セル領域〔２〕の第１絶縁膜２１９の高さより低くなることができる。一方、本発明の第２実施例ではエッチング停止膜を形成しなかったので平坦化工程の時、酸化膜及び窒化膜の選択比の差によってエッチング停止膜が周辺の酸化膜に比べて突出されて残留すような現象が発生しない。
【００９２】
図１２（ａ）を参照すれば、平坦化後表面の均一度が改善された全体構造の上部に第２階間絶縁膜２４７を形成する。本発明の第２実施例ではエッチング停止膜による突出部が形成されないので、エッチング停止膜の突出部によって第２階間絶縁膜２４７にボーイドが形成されるような現象が発生しない。第２階間絶縁膜２４７は酸化膜で形成することができる。
【００９３】
以後、第２階間絶縁膜２４７の上部にキャッピング膜２５１を形成する。キャッピング膜２５１はキャッピング膜２５１下部の構造とキャッピング膜２５１上部の構造の間に、電荷または水素イオンが移動してリテンション（Ｒｅｔｅｎｔｉｏｎ）特性に影響を与えることを防止するために形成されるものであり、窒化膜で形成されることが好ましい。
【００９４】
以後、キャッピング膜２５１の上部に第３階間絶縁膜２５３を形成する。これにより、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ、ＬＶＮ_Ｇとその上部に形成される金属配線の間を絶縁させるための階間絶縁膜積層構造２４５、２４７、２５１、２５３が形成される。
【００９５】
図１及び１２（ｂ）を参照すれば、ドレインコンタクトプラグ２６３が形成される第１及び第２ドレインコンタクト領域ＤＣＴ１、ＤＣＴ２それぞれでドレイン領域２１７Ｄを露出するドレインコンタクトホールを形成する。また、ソースコンタクトプラグ２６１が形成されるソースコンタクト領域ＳＣＴでソース領域２１７Ｓ及び素子分離膜２０７を露出させるソースコンタクトホールを形成する。そして、周辺領域〔４〕の周辺コンタクトプラグ２６７が形成される部分で周辺領域〔４〕の高濃度Ｎタイプ不純物領域２３９を露出する周辺コンタクトホールを形成する。
【００９６】
上記において、ドレインコンタクトホール、ソースコンタクトホール、及び周辺コンタクトホールを含むコンタクトホール形成の時、窒化膜で形成されたキャッピング膜２５１をエッチング停止膜として１次エッチング工程を施した後、キャッピング膜２５１の露出された領域を除去する２次エッチング工程、及び第２階間絶縁膜２４７及び第１階間絶縁膜２４５の露出された領域を除去する３次エッチング工程を順次実施する。このようなドレインコンタクトホール、ソースコンタクトホール及び周辺コンタクトホールはそれぞれ別途の第１ないし第３次エッチング工程を実施して形成することができる。
【００９７】
以後、コンタクトホールを通じて露出された半導体基板２０１の表面に以前工程で各接合領域２１７Ｓ、２１７Ｄ、２３９に注入された不純物より高い濃度の不純物をさらに注入して各接合領域２１７Ｓ、２１７Ｄ、２３９の抵抗をさらに改善する。この時、本発明に図示された接合領域２１７Ｓ、２１７Ｄ、２３９は、いずれもＮＭＯＳ素子を例として図示したものなのでＮ型不純物が注入される。
【００９８】
次に、コンタクトホールの内部を導電膜で埋め込んでドレイン領域２１７Ｄに接続されたドレインコンタクトプラグ２６３、ソース領域２１７Ｓに接続されたソースコンタクトプラグ２６１、周辺領域〔４〕のソース領域及びドレイン領域にそれぞれ接続された周辺コンタクトプラグ２６７を形成する。コンタクトホールの内部を埋め込む導電膜として、タングステン、銅等の金属膜が利用されることができ、金属の拡散を防止するために導電膜形成の前にチタン窒化膜などのバリヤーメタル膜をさらに形成することができる。
【００９９】
図１３は、本発明の第２実施例による半導体素子をソースコンタクトライン方向に沿って切り取って示した断面図である。本発明の第２実施例では、第１実施例に比べてエッチング停止膜の形成工程を省略したので、図１２（ｂ）で説明したようにエッチング停止膜によるエッチング停止段階を経らずに３次エッチング工程を進行する。これによって、図１３に示されたように３次エッチング工程の時（特にソースコンタクトホール形成のための３次エッチング工程の時）素子分離膜２０７がエッチング停止膜から保護されずに損失されうる。その結果、素子分離膜２０７の高さが半導体基板２０１の活性領域Ａの表面高さより低くなって図面符号Ｘが指示する領域のように半導体基板２０１の活性領域Ａの側壁及びウェル構造の側壁が露出される。
【０１００】
この時、Ｘ領域とソースコンタクトプラグ２６１が接触する部分で抵抗が低くなることがありえる。これを防止するために本発明ではコンタクトホールの内部をソースコンタクトプラグ２６１で埋め込む前に実施される不純物注入工程を利用して素子分離膜２０７の除去によって露出された半導体基板２０１の活性領域Ａ側壁に接合領域延長部Ｙをさらに形成する。
【０１０１】
接合領域延長部Ｙは、不純物注入角度を傾斜させて接合領域であるソース領域２１７Ｓ下部の活性領域Ａに形成させることができる。このような接合領域延長部Ｙは、エッチング停止膜が省略されることで発生しえるソースコンタクトプラグ２６１と活性領域Ａ間の接触抵抗上昇の問題を改善することができる。このような抵抗上昇の問題を改善するために接合領域延長部Ｙを形成する工程は、ソースコンタクトプラグ２６１が接触されるソース領域２１７Ｓ下部の活性領域Ａのみならず、ドレインコンタクトプラグ２６３が接触されるドレイン領域２１７Ｄ下部の活性領域Ａをターゲットにして実施することができる。
【０１０２】
図１４は、本発明によるメモリシステムを簡略に見せるブロック図である。図１４を参照すれば、本発明によるメモリシステム５００は、メモリ素子５２０とメモリコントローラー５１０を含む。メモリ素子５２０は、図８（ａ）ないし図１３で説明した工程を実施して形成された半導体メモリ素子を含む。すなわち、メモリ素子５２０は素子分離膜によって分離された活性領域を含む半導体基板上に形成されて、活性領域に交差する方向に沿って形成されたセレクトライン、セレクトラインの間の活性領域それぞれに第１不純物を注入して形成された接合領域、接合領域下部に繋がれて半導体基板の活性領域に形成されて第２不純物を注入して形成された接合領域延長部、及び接合領域及び接合領域延長部に接触されたコンタクトプラグを含む。
【０１０３】
そして、メモリ素子５２０のセレクトラインの間の空間には窒化膜が配置されず、多層の酸化膜のみが配置される。上記において、コンタクトプラグはセレクトラインの間の空間を埋め込む多層の酸化膜のうち少なくとも一つを貫通して形成される。
【０１０４】
メモリコントローラー５１０は、ホストとメモリ素子５２０との間のデータ交換を制御する。このようなメモリコントローラー５１０は、メモリシステム５００の全般的な動作を制御するプロセッシングユニット５１２を含むことができる。また、メモリコントローラー５１０はプロセッシングユニット５１２の動作メモリとして用いられるエスラム（ＳＲＡＭ）５１１を含むことができる。これに加えて、メモリコントローラー５１０は、ホストインターフェース５１３、メモリインターフェース５１５をさらに含むことができる。
【０１０５】
ホストインターフェース５１３は、メモリシステム５００とホストとの間のデータ交換プロトコルを具備することができる。メモリインターフェース５１５は、メモリコントローラー５１０とメモリ素子５２０とを接続させることができる。さらに、メモリコントローラー５１０は、エラー訂正ブロック（ＥＣＣ）５１４をさらに含むことができる。エラー訂正ブロック５１４は、メモリ素子５２０から読み出されたデータのエラーを検出及び訂正することができる。図面に図示しなかったが、前記メモリシステム５００は、ホストとのインタフェーシングのためのコードデータを格納するローム装置（ＲＯＭ Ｄｅｖｉｃｅ）をさらに含むこともできる。メモリシステム５００はポータブルデータ格納カードとして使用可能である。これとは違って、メモリシステム５００はコンピュータシステムのハードディスクを取り替えることができる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）にも具現されることができる。
【０１０６】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【０１０７】
２０１…半導体基板、
２０７…素子分離膜、
ＳＳＬ、ＤＳＬ…セレクトライン、
ＷＬ０〜ＷＬｎ…ワードライン、
ＬＶＮ_Ｇ…ゲートライン、
２１７Ｓ、２１７Ｄ、２１７、２２９、２３９…接合領域、
２１９…第１絶縁膜、
２２１…エアギャップ、
２２９…ＬＤＤ領域、
２３９…高濃度不純物領域、
２３３…第２絶縁膜、
２３３ａ、２３３ｂ…スペーサ、
２３９…マスクパターン、
２６３、２６１、２６７…コンタクトプラグ、
Ｙ…接合領域延長部
【特許請求の範囲】
【請求項１】
第１方向に沿って延長された活性領域を含む半導体基板と、
前記半導体基板の上部に前記第１方向に交差する第２方向に沿って形成されたセレクトラインと、
前記セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、
前記セレクトラインの間の空間を埋め込む多層の酸化膜と、
前記接合領域の下部に繋がれて前記半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、
前記多層の酸化膜のうち少なくともいずれか一層を貫通して前記接合領域及び前記接合領域延長部に接触されたコンタクトプラグと、
を含むことを特徴とする半導体素子。
【請求項２】
前記接合領域延長部は、
前記活性領域の側壁に形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２不純物は、
前記第１不純物より高い濃度であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記コンタクトプラグは、
前記セレクトラインの方向に沿って延長されて前記活性領域に共通に接続されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記セレクトラインは、
第１ドレインセレクトライン及び第２ドレインセレクトラインを含み、
前記コンタクトプラグは、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち奇数番目の活性領域に接続されて、前記第１ドレインセレクトラインに隣接した第１ドレインコンタクトプラグと、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち偶数番目の活性領域に接続されて、前記第２ドレインセレクトラインに隣接した第２コンタクトプラグと、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記セレクトラインより狭い間隔で前記セレクトラインと並んで前記半導体基板の上部に形成されたワードラインをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記多層の酸化膜は、
前記ワードラインの間にエアギャップを定義して前記ワードラインの間に形成されて、前記セレクトラインの側壁に沿って形成された第１酸化膜と、
前記セレクトラインの側壁に沿って前記第１酸化膜の上に形成されたスペーサ用第２酸化膜と、
前記セレクトラインの間を埋め込む第３酸化膜と、
を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記コンタクトプラグが貫通して前記第３酸化膜の上部に形成された第１階間絶縁膜と、
前記コンタクトプラグが貫通して前記第１階間絶縁膜の上部に形成されたキャッピング膜と、
前記コンタクトプラグが貫通して前記キャッピング膜の上部に形成された第２階間絶縁膜をさらに含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記第１階間絶縁膜及び第２階間絶縁膜は酸化膜であり、前記キャッピング膜は窒化膜であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
素子分離膜によって分離されて、第１方向に沿って延長された活性領域を含む半導体基板の上部に前記第１方向に交差する第２方向に沿うセレクトラインを形成する段階と、
前記セレクトラインの間の活性領域それぞれに第１不純物を注入して接合領域を形成し、前記セレクトラインの間の空間を埋め込む多層の酸化膜を形成する段階と、前記多層の酸化膜のうち少なくとも一層をエッチングして前記接合領域を露出するコンタクトホールを形成する段階と、
前記コンタクトホールを形成する過程で前記素子分離膜が損失されて露出された前記半導体基板の活性領域に第２不純物を注入して接合領域延長部を形成する段階と、前記コンタクトホールの内部を埋め込むコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記接合領域延長部を形成する段階は、
前記活性領域の側壁に前記第２不純物を注入する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記セレクトラインを形成する段階で前記セレクトラインより狭い間隔で離隔されたワードラインをさらに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記接合領域及び前記多層の酸化膜を形成する段階は、
前記ワードラインの間にエアギャップを定義して、前記セレクトラインの側壁に沿う第１酸化膜を前記セレクトライン及びワードラインが形成された全体構造の上部に形成する段階と、
前記第１酸化膜の上部に前記セレクトラインの側壁に沿うスペーサ用第２酸化膜を形成する段階と、
前記セレクトラインの間の前記第２酸化膜及び前記第１酸化膜をエッチングして前記セレクトラインの間の活性領域を露出させる段階と、
前記セレクトラインの間の活性領域に前記第１不純物を注入する段階と、
前記セレクトラインの間を埋め込む第３酸化膜を形成する段階と、
前記第３酸化膜が形成された全体構造を平坦化する段階と、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第１不純物の濃度に比べて前記第２不純物の濃度がより高いことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記第２不純物は、
前記コンタクトホールを通じて露出された前記接合領域にさらに注入されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１６】
前記コンタクトプラグは、
前記セレクトラインの方向に沿って延長されて前記素子分離膜及び前記活性領域に共通に接続されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１７】
前記セレクトラインは、
第１ドレインセレクトライン及び第２ドレインセレクトラインを含み、
前記コンタクトプラグは、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち奇数番目の活性領域に接続されて、前記第１ドレインセレクトラインに隣接した第１ドレインコンタクトプラグと、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち偶数番目の活性領域に接続されて、前記第２ドレインセレクトラインに隣接した第２コンタクトプラグと、
を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１８】
前記コンタクトホールを形成する段階以前に、前記多層の酸化膜が形成された全体構造の上部に酸化膜である第１階間絶縁膜を形成する段階と、
前記第１階間絶縁膜の上部に窒化膜であるキャッピング膜を形成する段階と、
前記キャッピング膜の上部に酸化膜である第２階間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１】
第１方向に沿って延長された活性領域を含む半導体基板と、
前記半導体基板の上部に前記第１方向に交差する第２方向に沿って形成されたセレクトラインと、
前記セレクトラインの間の前記活性領域それぞれに形成されて第１不純物を含む接合領域と、
前記セレクトラインの間の空間を埋め込む多層の酸化膜と、
前記接合領域の下部に繋がれて前記半導体基板の活性領域に形成されて第２不純物を含む接合領域延長部と、
前記多層の酸化膜のうち少なくともいずれか一層を貫通して前記接合領域及び前記接合領域延長部に接触されたコンタクトプラグと、
を含むことを特徴とする半導体素子。
【請求項２】
前記接合領域延長部は、
前記活性領域の側壁に形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２不純物は、
前記第１不純物より高い濃度であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記コンタクトプラグは、
前記セレクトラインの方向に沿って延長されて前記活性領域に共通に接続されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記セレクトラインは、
第１ドレインセレクトライン及び第２ドレインセレクトラインを含み、
前記コンタクトプラグは、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち奇数番目の活性領域に接続されて、前記第１ドレインセレクトラインに隣接した第１ドレインコンタクトプラグと、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち偶数番目の活性領域に接続されて、前記第２ドレインセレクトラインに隣接した第２コンタクトプラグと、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記セレクトラインより狭い間隔で前記セレクトラインと並んで前記半導体基板の上部に形成されたワードラインをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記多層の酸化膜は、
前記ワードラインの間にエアギャップを定義して前記ワードラインの間に形成されて、前記セレクトラインの側壁に沿って形成された第１酸化膜と、
前記セレクトラインの側壁に沿って前記第１酸化膜の上に形成されたスペーサ用第２酸化膜と、
前記セレクトラインの間を埋め込む第３酸化膜と、
を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記コンタクトプラグが貫通して前記第３酸化膜の上部に形成された第１階間絶縁膜と、
前記コンタクトプラグが貫通して前記第１階間絶縁膜の上部に形成されたキャッピング膜と、
前記コンタクトプラグが貫通して前記キャッピング膜の上部に形成された第２階間絶縁膜をさらに含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記第１階間絶縁膜及び第２階間絶縁膜は酸化膜であり、前記キャッピング膜は窒化膜であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
素子分離膜によって分離されて、第１方向に沿って延長された活性領域を含む半導体基板の上部に前記第１方向に交差する第２方向に沿うセレクトラインを形成する段階と、
前記セレクトラインの間の活性領域それぞれに第１不純物を注入して接合領域を形成し、前記セレクトラインの間の空間を埋め込む多層の酸化膜を形成する段階と、前記多層の酸化膜のうち少なくとも一層をエッチングして前記接合領域を露出するコンタクトホールを形成する段階と、
前記コンタクトホールを形成する過程で前記素子分離膜が損失されて露出された前記半導体基板の活性領域に第２不純物を注入して接合領域延長部を形成する段階と、前記コンタクトホールの内部を埋め込むコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記接合領域延長部を形成する段階は、
前記活性領域の側壁に前記第２不純物を注入する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記セレクトラインを形成する段階で前記セレクトラインより狭い間隔で離隔されたワードラインをさらに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記接合領域及び前記多層の酸化膜を形成する段階は、
前記ワードラインの間にエアギャップを定義して、前記セレクトラインの側壁に沿う第１酸化膜を前記セレクトライン及びワードラインが形成された全体構造の上部に形成する段階と、
前記第１酸化膜の上部に前記セレクトラインの側壁に沿うスペーサ用第２酸化膜を形成する段階と、
前記セレクトラインの間の前記第２酸化膜及び前記第１酸化膜をエッチングして前記セレクトラインの間の活性領域を露出させる段階と、
前記セレクトラインの間の活性領域に前記第１不純物を注入する段階と、
前記セレクトラインの間を埋め込む第３酸化膜を形成する段階と、
前記第３酸化膜が形成された全体構造を平坦化する段階と、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第１不純物の濃度に比べて前記第２不純物の濃度がより高いことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記第２不純物は、
前記コンタクトホールを通じて露出された前記接合領域にさらに注入されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１６】
前記コンタクトプラグは、
前記セレクトラインの方向に沿って延長されて前記素子分離膜及び前記活性領域に共通に接続されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１７】
前記セレクトラインは、
第１ドレインセレクトライン及び第２ドレインセレクトラインを含み、
前記コンタクトプラグは、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち奇数番目の活性領域に接続されて、前記第１ドレインセレクトラインに隣接した第１ドレインコンタクトプラグと、
前記第１ドレインセレクトライン及び第２ドレインセレクトラインの方向に沿って配列された活性領域のうち偶数番目の活性領域に接続されて、前記第２ドレインセレクトラインに隣接した第２コンタクトプラグと、
を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１８】
前記コンタクトホールを形成する段階以前に、前記多層の酸化膜が形成された全体構造の上部に酸化膜である第１階間絶縁膜を形成する段階と、
前記第１階間絶縁膜の上部に窒化膜であるキャッピング膜を形成する段階と、
前記キャッピング膜の上部に酸化膜である第２階間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−５１４１５（Ｐ２０１３−５１４１５Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１２−１８３３３５（Ｐ２０１２−１８３３３５）
【出願日】平成２４年８月２２日（２０１２．８．２２）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２４年８月２２日（２０１２．８．２２）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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