半導体装置の作製方法
【課題】電気光学装置において、新規の構成を有する画素回路を新規な作製方法で作製することにより、従来の構成の画素よりも、歩留まりの高くすることを目的とする。
【解決手段】基板上に第１乃至第６の配線と、第１及び第２のトランジスタと、画素電極を有する半導体装置の作製方法であって、基板上に第１の導電膜を形成し、第１の導電膜をパターニングすることで、第１のトランジスタのゲート電極、第２のトランジスタのゲート電極及び第３の配線を形成し、第１のトランジスタのゲート電極、第２のトランジスタのゲート電極及び第３の配線上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成し、層間絶縁膜上に第２の導電膜を形成し、第２の導電膜をパターニングすることで、第１の配線、第２の配線、第４の配線、第５の配線及び第６の配線を形成する半導体装置の作製方法を提供する。
【解決手段】基板上に第１乃至第６の配線と、第１及び第２のトランジスタと、画素電極を有する半導体装置の作製方法であって、基板上に第１の導電膜を形成し、第１の導電膜をパターニングすることで、第１のトランジスタのゲート電極、第２のトランジスタのゲート電極及び第３の配線を形成し、第１のトランジスタのゲート電極、第２のトランジスタのゲート電極及び第３の配線上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成し、層間絶縁膜上に第２の導電膜を形成し、第２の導電膜をパターニングすることで、第１の配線、第２の配線、第４の配線、第５の配線及び第６の配線を形成する半導体装置の作製方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁基板上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、ＥＬディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００７】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。
一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００８】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１５に示す。図１５（Ａ）は全体回路構成図であり、中央に画素部を有している。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。図１５（Ａ）において、点線枠で囲まれている部分が１画素分の回路である。拡大図を図１５（Ｂ）に示す。図１５（Ｂ）
において、１５０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。図１５（Ｂ）では、スイッチング用ＴＦＴはダブルゲート構造となっているが、シングルゲート構造あるいはトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっても良い。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。１５０２はＥＬ素子１５０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。図１５（Ｂ）では、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間に配置されている。別の構成方法として、ＥＬ素子１５０３の陰極１５１０と陰極電極１５０８の間に配置したりすることも可能である。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子１５０３の製造上の制約などから、ＥＬ駆動用ＴＦＴにはｐチャネル型を用い、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間にＥＬ駆動用ＴＦＴを配置する方式が一般的であり、多く採用されている。１５０４は、ソース信号線１５０６から入力される信号（電圧）を保持するための保持容量である。図１５（Ｂ）での保持容量１５０４の一方の端子は、電流供給線１５０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１５０１のゲート端子は、ゲート信号線１５０５に、ソース端子は、ソース信号線１５０６に接続されている。また、ＥＬ駆動用ＴＦＴ１５０２のドレイン端子はＥＬ素子１５０３の陽極１５０９に、ソース端子は電流供給線１５０７に接続されている。
【０００９】
次に、同図１５を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線１５０６が選択されると、スイッチング用ＴＦＴ１５０１のゲートに電圧が印加され、スイッチング用ＴＦＴ１５０１が導通状態になる。すると、ソース信号線１５０６の信号（電圧）が保持容量１５０４に蓄積される。保持容量１５０４の電圧は、ＥＬ駆動用ＴＦＴ１５０２のゲート・ソース間電圧ＶGSとなるため、 保持容量１５０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れる。その結果、ＥＬ素子１５０３が点灯する。
【００１０】
ＥＬ素子１５０３の輝度、つまりＥＬ素子１５０３を流れる電流量は、ＶGSによって制御出来る。ＶGSは、保持容量１５０４の電圧であり、それはソース信号線１５０５に入力される信号（電圧）である。つまり、ソース信号線１５０５に入力される信号（電圧）を制御することによって、ＥＬ素子１５０３の輝度を制御する。最後に、ゲート信号線１５０６を非選択状態にして、スイッチング用ＴＦＴ１５０１のゲートを閉じ、スイッチング用ＴＦＴ１５０１を非導通状態にする。その時、保持容量１５０４に蓄積された電荷は保持される。よって、ＶGSは、そのまま保持され、ＶGSに応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
アクティブマトリクス型電子装置においては、その表示性能の面から、画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことにより光の利用効率が向上し、表示装置の省電力化および小型化が達成出来る。
【００１３】
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの微細化は１つの画素に占めるＴＦＴおよび配線の形成面積が大きくなり画素開口率を低減させている。
【００１４】
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。
【００１５】
以上のように、少ないマスク数で画素開口率の高いアクティブマトリクス型電子装置を実現するためには、従来にない新しい画素構成が求められている。
【００１６】
本発明は、そのような要求に答えるものであり、新規の構成を有する画素を用いて、マスク数および工程数を増加させることなく、高い開口率を実現した画素を有する電子装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。
【００１８】
本発明の電子装置は、その画素部の構成において、あるゲート信号線が、その選択期間以外の期間においては、一定の電位をとっている点に着目した。本発明の電子装置における特徴は、ｉ行目のゲート信号線が選択されているとき、ｉ行目の画素に電流を供給する電流供給線を、ｉ行目のゲート信号線を含むゲート信号線のいずれか１本によって代用することにより、画素部においてある割合を占めている電流供給線を省略することが出来る、というものである。この方法により、マスク枚数や作成工程数を増加させることなく、画素部において高い開口率を実現することが出来る。また、従来の開口率と同等にするならば、信号線の幅をより大きくとることが出来るため、抵抗の低減やノイズの低減といった、画質の向上に寄与することが出来る。
【００１９】
以下に、本発明の電子装置の構成について記載する。
【００２０】
請求項１に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方はソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２１】
請求項２に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、 ｉ行目の画素におけるＥＬ素子への電流の供給は、ｉ行目の画素におけるＥＬ駆動用トランジスタの不純物領域のうちの一方と電気的に接続された前記ゲート信号線によって行われることを特徴としている。
【００２２】
請求項３に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、 ｉ行目に走査される前記ゲート信号線は、ｉ行目に走査される前記ゲート信号線と電気的に接続された前記スイッチング用トランジスタを制御する機能と、ｉ行目に走査される前記ゲート信号線と電気的に接続されたＥＬ駆動用トランジスタを介して、ＥＬ素子への電流供給を行う機能とを有することを特徴としている。
【００２３】
請求項４に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除くいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２４】
請求項５に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方はｉ−１行目に走査される前記ゲート信号線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２５】
請求項６に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、スイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２６】
請求項７に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除く１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２７】
請求項８に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 ｉ−１行目に走査される前記ゲート信号線より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２８】
請求項９に記載の本発明の電子装置は、 請求項１乃至請求項８のいずれか１項に記載の電子装置において、 前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＰチャネル型であり、 前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向に対して逆の方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＮチャネル型であることを特徴としている。
【００２９】
請求項１０に記載の本発明の電子装置は、請求項１乃至請求項９のいずれか１項に記載の電子装置において、 ゲート信号線は、アルミニウムあるいはそれを主たる成分とした材料を用いて形成されることを特徴としている。
【発明の効果】
【００３０】
本発明の電子装置を用いることにより、電源供給線が必要なくなるため、従来の電子装置に比べて、パネル作成プロセスにおけるマスク枚数や工程数の増加を伴うことなく、より高い開口率を実現することが出来る。あるいは、従来通りの開口率であれば、その分、信号線を太くすることが出来るため、抵抗率が下がり、クロストーク、輝度傾斜などを低減することが出来、画質の向上を実現することが出来る。
【図面の簡単な説明】
【００３１】
【図１】本発明における、電流供給線とゲート信号線を共有する構造を有する画素の平面図および回路図。
【図２】専用の電流供給線とゲート信号線を有する構造の画素の平面図および回路図。
【図３】本発明における、電流供給線とゲート信号線を共有する構造を有する画素を３行２列に配置した様子を示す回路図。
【図４】本発明の画素を用いるための基本的な信号パターンを説明する図。
【図５】実施例１に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図６】実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図７】実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図８】実施例２に示している、電子装置の作製工程例を示す図。
【図９】実施例２に示している、電子装置の作製工程例を示す図。
【図１０】実施例２に示している、電子装置の作製工程例を示す図。
【図１１】実施例３に示している電子装置の上面図および断面図。
【図１２】実施例４に示している電子装置の上面図および断面図。
【図１３】実施例５に示している、電子装置の画素部断面図。
【図１４】実施例６に示している、電子装置の画素部断面図。
【図１５】電子装置の回路構成例を示す図。
【図１６】実施例７に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１７】実施例７に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図１８】実施例８に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１９】実施例８に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２０】実施例９に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２１】実施例１０に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図２２】本発明の電子装置を組み込んだ電子装置の例を示す図。
【図２３】本発明の電子装置を組み込んだ電子装置の例を示す図。
【発明を実施するための形態】
【００３２】
本発明の内容について述べる。図１、図２を参照する。図２は通常の構成のＥＬ画素を、図１は本発明の構成のＥＬ画素を示している。それぞれ、（Ａ）には画素の平面図、（Ｂ）にはその回路図を示している。図２（Ｂ）中、２０１はスイッチング用ＴＦＴ、２０２はＥＬ駆動用ＴＦＴ、２０３はＥＬ画素、２０４は保持容量、２０５はソース信号線、２０６はゲート信号線、２０７は電流供給線、２０８は陰極電極、２０９はＥＬ画素の陽極、２１０はＥＬ画素の陰極である。
図１（Ｂ）中、１０１はスイッチング用ＴＦＴ、１０２はＥＬ駆動用ＴＦＴ、１０３はＥＬ画素、１０４は保持容量、１０５はソース信号線、１０６はｉ行目に走査されるゲート信号線、１０８は陰極配線、１０９はＥＬ画素の陽極、１１０はＥＬ画素の陰極、１１１は隣り合う１行前の行のゲート信号線である。スイッチングＴＦＴ１０１，２０１は、前述したように、ＥＬ素子の構造に応じて極性を決定すれば良い。
【００３３】
また、図１、図２におけるスイッチング用ＴＦＴは、ダブルゲート構造をとっているが、シングルゲート構造でも良いし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっていても良い。
【００３４】
なお、ＥＬ駆動用ＴＦＴのソース領域とドレイン領域のうちいずれか一方に電気的に接続されているゲート信号線は、必ずしも隣り合う１行前の行のゲート信号線である必要はない。
【００３５】
従来の画素構成では、図２に示すように、専用の電流供給線２０７を配置し、ＥＬ駆動用ＴＦＴ２０２のソース電極や保持容量２０４の電極を電流供給線２０７に接続していた。対して本発明では、図１に示すように、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極は、別の行のゲート信号線１１１に接続する。この場合、配置の関係と各部の電圧の関係とにより、１行前に走査されるゲート信号線に接続するのが望ましい。
【００３６】
図１（Ｂ）に示した画素１個分の回路を、３行２列に画素を並べた場合の回路図を図３に示す。なお、図３中の画素は図１（Ｂ）にて示したものと同様であるので、番号は図１（Ｂ）に付したものを継承する。図３では、ｉ行目のゲート信号線１０６によって制御される画素部を、Ａで示される点線枠で囲っている。ただし図では２列分のみ表示しているが、列方向にはパネルの水平方向の画素数分続くものである。ＥＬ駆動用ＴＦＴ１０２のソース領域や保持容量１０４の電極は、ｉ−１行目の行のゲート信号線１１１に接続している。ゲート信号線は、図において向かって上の行から順に下方向に走査されていくので、１行前のゲート信号線に接続していることになる。
【００３７】
本発明の着眼点は、現在選択している行に信号を書き込んでいるとき、既に１行前のゲート信号線は非選択状態に戻っているということである。そして、再び選択されるようになるまでの間は、電位は一定（非選択状態）に保たれる。そこで、１行前のゲート信号線を定電位線、つまり、電流供給線として取り扱う点に特徴がある。つまり、ゲート信号線と電流供給線とを共用するようにする。その結果、配線数を減らすことが出来、開口率を向上させることが出来る。
【００３８】
次に、図１に示した本発明の電子装置を駆動するための基本的な信号パターンを図４に示す。ここでは、各部の電位は、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴの極性がともにｐチャネル型である場合を例として示している。図４では、同じ列の画素（ある１本のソース信号線に接続されている画素）におけるｉ−１行目からｉ＋２行目までの４行分の各配線での信号パターンを示している。そして、説明のため、時間を期間Ａから期間Ｆまでに分割して示している。図４に示されているのは、ｉ−１行目からｉ＋２行目までの、ＥＬ駆動用ＴＦＴ１０２のゲート電位、ソース信号線１０５の電位、ゲート信号線１０６の電位、陰極配線１０８の電位、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSである。
【００３９】
まず、各行において、ゲート信号線が選択されて、次の行へシフトしていく。
スイッチング用ＴＦＴは、ｐチャネル型であるので、ゲート信号線の電位がスイッチング用ＴＦＴのソース領域の電位よりも十分に低い（つまりスイッチング用ＴＦＴのゲート・ソース間電圧の絶対値がしきい値電圧を上回る）ときに、スイッチング用ＴＦＴは導通状態となる。その時のゲート信号線の電位は、ソース信号線の電圧が画素に書き込まれるようにするため、ソース信号線での最も低い電位よりも十分低くしておく必要がある。まず、ｉ−１行目では、期間Ｂにおいて、ゲート信号線が選択される。ｉ行目では、期間Ｃにおいて選択され、ｉ＋１行目では、期間Ｄにおいて選択され、ｉ＋２行目では、期間Ｅにおいて選択される。このように、各行において、ゲート信号線が選択されて、次の行へシフトしていく。
【００４０】
次に、ソース信号線の電位について述べる。ここでは、ある１列のソース信号線に、各行の画素が接続している。よって、ｉ−１行目からｉ＋２行目までにおいて、ソース信号線の電位は同一である。ここでは、期間Ａと期間Ｄとにおいて、期間の終了時におけるソース信号線の電位はＨｉ信号の状態にあり、期間Ｂ、期間Ｃ、期間Ｅ、期間Ｆにおいて、期間の終了時におけるソース信号線の電位はＬＯ信号の状態にあるとする。実際のソース信号線の電位は、表示パターンによって、様々な値を取る。
【００４１】
次に、各画素のＥＬ駆動用ＴＦＴのゲート電極での電位について述べる。まず、ｉ行目について考える。期間Ａ以前の期間においては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｂにおいては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ行目の保持容量の片方の電極がｉ−１行目のゲート信号線に接続されており、そのｉ−１行目のゲート信号線が選択され、ｉ−１行目のゲート信号線の電圧が低くなることが原因である。つまり、保持容量には、すでに蓄積されている電荷があり、保持容量の両端には、その電荷に応じた電圧がかかっている。その状態において、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電圧を下げる。すると、ｉ行目のスイッチング用ＴＦＴが非導通状態にあるため、ｉ行目の画素の保持容量の電荷、つまり、保持容量の両端の電圧はそのまま保持され、保持容量のもう一方の電極、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート電極の電位も同程度だけ下がる。よって、保持容量の両端の電圧、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ｉ−１行目のゲート信号線の電位が変わっても、変化しない。
【００４２】
この場合、期間Ａでは、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さいので、ＥＬ素子には、電流が流れず、非発光状態にあった。
従って、期間Ｂにおいても、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ａと期間Ｂとでは、同じである。よって、期間Ｂにおいては、ｉ行目の画素のＥＬ素子には、電流は流れない。また、たとえ、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｂでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなることが想定されるため、ＥＬ素子には、順バイアスの電圧はかからなくなるため、電流は流れなくなる。そして、期間Ｂの最後において、ｉ−１行目のゲート信号線の電圧が元に戻る。その結果、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４３】
次に、期間Ｃに移る。期間Ｃでは、ｉ行目のゲート信号線が選択される。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｃでは、ソース信号線は、ＬＯ信号の状態にあるとしている。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ−１行目のゲート信号線とｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になる。また、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素のＥＬ駆動用ＴＦＴのソース電極の電位は、すでに高い状態に戻っているので、ｉ行目のＥＬ素子の陽極の電位は、陰極配線の電位よりも高い。その結果、ｉ行目のＥＬ素子に電流が流れ、発光する。ｉ行目のＥＬ素子を流れる電流は、ｉ−１行目のゲート信号線を通して供給される。よって、各行のゲート信号線の配線抵抗は、十分低くしておく必要がある。
【００４４】
次に、期間Ｄへ移る。期間Ｄでは、ｉ行目のゲート信号線の電圧が元に戻り、ｉ行目のスイッチング用ＴＦＴは非導通状態になる。そして、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、そのまま保持される。この時、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ行目のＥＬ素子に電流が流れ続ける。
【００４５】
同様にして、ｉ＋１行目について考える。期間Ｂ以前の期間においては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｃにおいては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋１行目の保持容量の片方の電極がｉ行目のゲート信号線に接続されており、そのｉ行目のゲート信号線が選択され、ｉ行目のゲート信号線の電圧が低くなることが原因である。そして、期間Ｃの最後において、ｉ行目のゲート信号線の電圧が元に戻り、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４６】
次に、期間Ｄに移る。期間Ｄでは、ｉ＋１行目のゲート信号線が選択される。
よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｄでは、ソース信号線は、Ｈ信号の状態にあるとしている。よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、高くなる。その時、保持容量の片方の電極、つまり、ｉ行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ行目のゲート信号線とｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さくなる。従って、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れず、発光しない。
【００４７】
次に、期間Ｅへ移る。期間Ｅでは、ｉ＋１行目のゲート信号線の電圧が元に戻り、ｉ＋１行目のスイッチング用ＴＦＴは非選択状態になる。ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ行目のゲート信号線の電位、つまり、ｉ＋１行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れない状態が続く。
【００４８】
同様にして、ｉ＋２行目について考える。期間Ｃ以前の期間においては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、低い状態にあるとする。そして期間Ｄにおいては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋２行目の保持容量の片方の電極がｉ＋１行目のゲート信号線に接続されており、そのｉ＋１行目のゲート信号線が選択され、ｉ＋１行目のゲート信号線の電圧が低くなることが原因である。期間Ｃ以前の期間では、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きいので、ｉ＋２行目の画素のＥＬ素子には、電流が流れ、発光状態にあった。期間Ｄにおいては、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ｃ以前の期間と期間Ｄとでは、同じである。ただし、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｄでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなるため、ＥＬ素子には、電流は流れなくなる。そして、期間Ｄの最後において、ｉ＋１行目のゲート信号線の電圧が元に戻る。その結果、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４９】
次に、期間Ｅに移る。期間Ｅでは、ｉ＋２行目のゲート信号線が選択される。
よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｅでは、ソース信号線は、Ｌ信号の状態にあるとしている。よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ＋１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ＋１行目のゲート信号線とｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ、発光する。ｉ＋２行目のＥＬ素子を流れる電流は、ｉ＋１行目のゲート信号線を通して供給される。
【００５０】
次に、期間Ｆへ移る。期間Ｆでは、ｉ＋２行目のゲート信号線の電圧が元に戻り、ｉ＋２行目のスイッチング用ＴＦＴは非導通状態になる。ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ＋１行目のゲート信号線の電位、つまり、ｉ＋２行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ続ける。
【００５１】
以上のような動作を繰り返していけば、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極を別の行のゲート信号線に接続することにより、ゲート信号線を通してＥＬ素子に電流を供給させて、動作させることが出来る。
【００５２】
次に、ＴＦＴの極性について述べる。
【００５３】
ＥＬ駆動用ＴＦＴの場合は、従来通りで良い。つまり、ｎチャネル型でもｐチャネル型でも良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子の製造上の制約などを考えると、ｐチャネル型の方が望ましい。
【００５４】
スイッチング用ＴＦＴについては、ゲート信号線の電位によって、設定する必要がある。つまり、ゲート信号線とＥＬ素子の陽極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、ＥＬ素子に電流を流すためには、ゲート信号線の電位は、陰極配線よりも高くする必要がある。よって、スイッチング用ＴＦＴにおいて、非導通状態においてゲート信号線を高い電位にしておくためには、ｐチャネル型を用いる必要がある。一方、もし仮に、ゲート信号線とＥＬ素子の陰極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、スイッチング用ＴＦＴは、ｎチャネル型を用いる必要がある。
【００５５】
なお、本発明は、アナログ階調方式、デジタル階調方式のどちらでも適応可能である。
【００５６】
以下に本発明の実施例について記述する。
【実施例１】
【００５７】
図５（Ａ）に、電子装置全体の回路構成例を示す。中央に画素部が配置されている。１画素分の回路図は、図５（Ａ）において、点線枠５００で囲んだ部分である。図５（Ｂ）に回路図を示す。図５（Ｂ）内に付した番号は図１（Ｂ）のものと同一である。左側には、ゲート信号線１０６、１１１を制御するための、ゲート信号線側駆動回路が配置されている。図示していないが、ゲート信号線側駆動回路は、画素部の左右両側に対称に配置するとより効果的に駆動できる。上側には、ソース信号線１０５を制御するため、ソース信号線側駆動回路が配置されている。
【００５８】
ソース信号線１０５に入力する信号は、デジタル量でもアナログ量でも構わない。つまり、本発明は、デジタル階調の場合であっても、アナログ階調の場合であっても、適用する事が出来る。
【００５９】
次に、デジタル階調と時間階調を組み合わせて、kビット（２k）の階調を表現させた場合について述べる。簡単のため、３ビット（２3＝８）の階調を表現することにする。図６、図７に、各行のゲート信号線の電位を示したタイミングチャートを示す。画素を構成するＴＦＴの極性には、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴともにｐチャネル型を用いる場合を例とした。
【００６０】
タイミングチャートの構成としては、まず、１フレーム期間を３個のサブフレーム期間、ＳＦ1〜ＳＦ3に分割する。各サブフレーム期間の中には、アドレス（書き込み）期間Ｔａ1〜Ｔａ3やサステイン（点灯）期間Ｔｓ1〜Ｔｓ3がある。Ｔｓ1〜Ｔｓ3の長さは、２のべき乗で変わるようにする。つまり、Ｔｓ1：Ｔｓ2：Ｔｓ3=４：２：１とする。
【００６１】
まず、１行づつ、画素に信号を入力していく。この場合、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６２】
ここで、アドレス期間は、１行目のゲート信号線が選択されてから、最終行目のゲート信号線が選択される時までの期間である。よって、アドレス期間の長さは、どのサブフレーム期間中においても、同一である。
【００６３】
次に、ＳＦ2に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６４】
この間、陰極配線１０８における電位は、一定である。よって、各画素のサステイン期間は、ある１つのサブフレーム期間で画素に信号が書き込まれた時から、次のサブフレーム期間で画素に信号が書き込まれる時までの期間となる。従って、あるサブフレーム期間においては、各行によって、サステイン期間のタイミングは異なるが、その長さは全て同じである。
【００６５】
次に、ＳＦ3に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。ＳＦ3では、アドレス期間Ｔａ3は、サステイン期間Ｔｓ3よりも長い。よって、Ｔｓ3の期間が終了して、すぐに次のフレーム期間のサブフレームＳＦ1でのアドレス期間Ｔａ1に入ると、異なる２行のゲート信号線を同時に選択することになるため、正常に２行分の信号を同時に入力することは出来ない。そこで、Ｔｓ3の期間が終了した後、１行目から順に、１行前のゲート信号線の電位を上げていくようにする。つまり、１行前のゲート信号線を選択状態にする。すると、１行目の画素から順に、ＥＬ素子に電圧が印加されなくなっていき、ＥＬ素子が点灯しなくなっていく。ただしこの時は、複数行のゲート信号線が同時に選択されるので、無関係な行にも信号が入力されていく。しかし実際は、無関係な行では、ＥＬ素子に電圧が印加されなくなっており、ＥＬ素子は点灯しなくなっていくので、考えなくても良い。
そして、アドレス期間Ｔａ3が終了し、次のアドレス期間Ｔａ1が開始すると、通常の動作に戻していく。これにより、サステイン期間Ｔｓ3の長さを制御することが出来る。このように、一つ前の行のゲート信号線の電位を上げておき、非表示期間を設ける期間を、クリア期間（Ｔｃn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【００６６】
このように、サステイン期間がアドレス期間よりも短い場合、サステインが終了してから、アドレス期間が終了する、あるいは、次のアドレス期間が開始するまでの期間をクリア期間に設定する。これにより、サステイン期間がアドレス期間よりも短くても、サステイン期間の長さを自由に設定することが出来る。
【実施例２】
【００６７】
本実施例においては、実施例１で説明した電子装置の作成方法例として、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴと、画素部のスイッチングＴＦＴおよびＥＬ駆動用ＴＦＴとを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路と、画素部としてはスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示することにする。
【００６８】
まず、図８（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００６９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７１】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。
このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７２】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７３】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例は、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられるが、特に、第１の導電膜５００８と第２の導電膜５００９とが、エッチングにより選択比の取れる組み合わせを用いて形成することが好ましい。
（図８（Ａ））
【００７６】
次に、レジストによるマスク５０１０を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００７７】
上記のエッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層および第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。ゲート絶縁膜５００７は、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。
【００７８】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図８（Ｂ））
【００７９】
次に、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力(１３．５６[MHz])を供給し、プラズマを生成して行う。
基板側（試料ステージ）には５０[W]のＲＦ（１３．５６[MHz]）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。ゲート絶縁膜５００７は、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。（図８（Ｃ））
【００８０】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８１】
そして、図９（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図８（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【００８２】
そして、図９（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００５、５００６に一導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０１２〜５０１５を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、配線を形成する第２の導電層５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０５４、５０５５〜５０５７、５０５８〜５０６０、５０６１〜５０６５、５０６６〜５０６８、５０６９〜５０７１、５０７２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は信号線として機能する。
【００８４】
こうして導電型の制御を目的として図９（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８６】
次に、図１０（Ａ）に示すように、第１層間絶縁膜５０７５を形成する。第１層間絶縁膜５０７５としては、珪素を含む絶縁膜を単層で用いるか、２種類以上の珪素を含む絶縁膜を組み合わせた積層膜を用いれば良い。また、膜厚は４００[nm]〜１．５[μm]とすれば良い。本実施例では、２００[nm]厚の窒化酸化珪素膜を形成した。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことが出来る。本実施例では電熱炉において窒素雰囲気中、５５０[℃]、４時間の熱処理を行う。
【００８７】
このとき、第１層間絶縁膜はゲート電極の酸化を防止する役目を果たしている。
【００８８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８９】
なお、第１層間絶縁膜５０７５に積層膜を用いる場合、一つの層を形成する工程と他の層を形成する工程との間に水素化処理を行っても良い。
【００９０】
次に、活性化工程が終了したら図１０（Ｂ）に示すように、第２層間絶縁膜５０７６を形成した後、第１層間絶縁膜５０７５、第２層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続電極を含む）５０７７〜５０８２、ゲート信号線５０８４をパターニング形成した後、接続電極５０８２に接する画素電極５０８３をパターニング形成する。
【００９１】
第２層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【００９２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１８〜５０２６またはｐ型の不純物領域５０５４〜５０６５に達するコンタクトホール、配線５０３２に達するコンタクトホール、電流供給線５０３３に達するコンタクトホール、およびゲート電極５０２９、５０３０に達するコンタクトホール（図示せず）をそれぞれ形成する。
【００９３】
また、配線（接続電極、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【００９４】
ところで、本発明の画素構成を有する回路を構成する際には、前記３層構造の積層膜の一部を利用してゲート信号線を形成し、そのゲート信号線を電流供給線と共用するので、低抵抗の材料（例えば、アルミニウム、銅などを主たる成分とする材料）を用いることが望ましい。
【００９５】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続電極５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる。
【００９６】
次に、図１０（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【００９７】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【００９８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【００９９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０１００】
ここではＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１０１】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１０２】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１０３】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１０４】
こうして図１０（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。図１０（Ｂ）中、Ａ−Ａ'、Ｂ−Ｂ'で示される部分は、図１（Ａ）におけるＡ−Ａ'断面およびＢ−Ｂ'断面に対応している。
【０１０５】
なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１０６】
ところで、本実施例のアクティブマトリクス型電子装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１０７】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１０８】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１０９】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１１０】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１１１】
なお、実際には図１０（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１１２】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬディスプレイ（またはＥＬモジュール）という。
【実施例３】
【０１１３】
本実施例では、本発明の電子装置を作製した例について説明する。
【０１１４】
図１１（Ａ）は本発明を用いた電子装置の上面図であり、図１１（Ａ）をＸ−Ｘ'面で切断した断面図を図１１（Ｂ）に示す。図１１（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１１５】
このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１１（Ｂ）に図示）が設けられている。
【０１１６】
また、図１１（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１１７】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１１８】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１９】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１２０】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１２１】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１２２】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１２４】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１２５】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１２６】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１２７】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１２８】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１２９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１３０】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１３１】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例４】
【０１３２】
本実施例では、本発明を用いて実施例３とは異なる形態の電子装置を作製した例について、図１２（Ａ）、（Ｂ）を用いて説明する。図１１（Ａ）、（Ｂ）
と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１３３】
図１２（Ａ）は本実施例の電子装置の上面図であり、図１２（Ａ）をＹ−Ｙ'面で切断した断面図を図１２（Ｂ）に示す。
【０１３４】
実施例３に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成する。
【０１３５】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）
を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１３６】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３７】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１３８】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１３９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１４０】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加してあっても良い。
【０１４１】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４２】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材４００９、シーリング材４０２５およびフレーム材４０２４を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２５およびフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例５】
【０１４３】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１３に示す。
【０１４４】
図１３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１４５】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１４６】
ＥＬ駆動用ＴＦＴ４５０３はＥＬ素子４５１０を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、ＥＬ駆動用ＴＦＴ４５０３のドレイン側、あるいはソース側とドレイン側の両方に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。図１３においては、例としてＥＬ駆動用ＴＦＴ４５０３のソース側とドレイン側の両方にＬＤＤ領域を形成した例を示している。
【０１４７】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４８】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１４９】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５０】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５１】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５２】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５４】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５６】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１５７】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１５８】
以上のように本実施例において説明してきた電子装置は図１３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１５９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例６】
【０１６０】
本実施例では、実施例５に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１４を用いる。なお、図１３の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６１】
図１２において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ここで、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとは、その極性の同じ物を用いることが望ましい。
【０１６２】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６３】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６４】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６５】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例７】
【０１６６】
本実施例においては、実施例１とは異なる駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１６、図１７を参照する。
【０１６７】
ここでは、簡単のため、デジタル階調と時間階調とを組み合わせて、３ビットの階調（２3＝８階調）を表現する場合について説明する。図１６（Ａ）、（Ｂ）にタイミングチャートを示す。１フレーム期間を３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割する。ＳＦ1〜ＳＦ3の各長さは、２のべき乗で決定される。つまりこの場合、ＳＦ1：ＳＦ2：ＳＦ3＝４：２：１（２2：２1：２0）となる。
【０１６８】
まず、最初のサブフレーム期間において、１段づつ画素に信号を入力していく。ただしこの場合、実際にゲート信号線が選択されるのは、前半のサブゲート信号線選択期間のみである。後半のサブゲート信号線選択期間には、ゲート信号線の選択は行われず、画素への信号の入力も行われない。この動作を、１段目から最終段まで行う。ここで、アドレス期間は、１段目のゲート信号線が選択されてから、最終段のゲート信号線が選択されるまでの期間である。よって、アドレス期間の長さは、どのサブフレーム期間においても同一である。
【０１６９】
続いて、第２のサブフレーム期間に入る。ここでも同様に、１段づつ画素に信号が入力される。この場合も、前半のサブゲート信号線選択期間においてのみ行われる。この動作を、１段目から最終段まで行う。
【０１７０】
この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレーム期間における画素のサステイン（点灯）期間は、あるサブフレーム期間において画素に信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始めるまでの期間となる。よって、各段におけるサステイン期間は、時期が異なり、長さが等しい。
【０１７１】
続いて、第３のサブフレーム期間について説明する。まず、第１、第２のサブフレーム期間と同様に、前半のサブゲート信号線選択期間においてゲート信号線を選択し、画素に信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込みが始まる時には、すでに次のフレーム期間での１段目の画素への書き込み期間、つまりアドレス期間に入ってしまっている。その結果、第３のサブフレーム期間における最終段付近の画素への書き込みと、次のフレーム期間の第１のサブフレーム期間における前半のある画素への書き込みが重複することになるわけである。同時に異なる２段分の信号を異なる２段の画素に正常に書き込むことはできない。そこで、第３のサブフレーム期間においては、後半のサブゲート信号線選択期間にゲート信号線を選択していくことにする。すると、第１のサブフレーム期間（このサブフレーム期間は次のフレーム期間に属している）ではゲート信号線の選択は前半のサブゲート信号線選択期間において行われているから、同時に異なる２段の画素に信号を書き込みが行われることを回避することができる。
【０１７２】
以上のように、本発明の駆動方法においては、あるサブフレーム期間におけるアドレス期間が、別のサブフレーム期間におけるアドレス期間と重複する場合、複数のサブゲート信号線選択期間を利用して書き込み期間の割り当てを行うことにより、実際にゲート信号線の選択タイミングが重複しないようにすることができる。その結果、画素に正常に信号を書き込むことができる。
【０１７３】
図１７（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１７４】
図１７（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左右には、ゲート信号線を制御するための、１対のゲート信号線側駆動回路を有している。第１のゲート信号線側駆動回路は、前半のサブゲート信号線選択期間にゲート信号線を選択し、第２のゲート信号線側駆動回路は、後半のサブゲート信号線選択期間にゲート信号線を選択する。
【０１７５】
図１７（Ｂ）は、図１７（Ａ）にて点線枠で示されている１画素部を拡大して示している。１７０１は第１のスイッチング用ＴＦＴ、１７０２は第２のスイッチング用ＴＦＴ、１７０３はＥＬ駆動用ＴＦＴ、１７０４はＥＬ素子、１７０５は保持容量、１７０６はソース信号線、１７０７は第１のゲート信号線側駆動回路によって選択されるｉ行目の第１のゲート信号線、１７０８は第２のゲート信号線側駆動回路によって選択されるｉ行目の第２のゲート信号線、１７０９は陰極電極、１７１０はＥＬ素子の陽極、１７１１はＥＬ素子の陰極、１７１２はＥＬ素子１７０４への電流供給線として機能する第３のゲート信号線である。第３のゲート信号線１７１２に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１７６】
前半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第１のゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１７０７から入力され、第１のスイッチング用ＴＦＴ１７０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７７】
後半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第２のゲート信号線側駆動回路からの選択パルスが第２のゲート信号線１７０８から入力され、第２のスイッチング用ＴＦＴ１７０２が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７８】
このように、本発明の画素は、様々な駆動方法と組み合わせて使用することが可能である。
【０１７９】
また、図１７（Ｂ）におけるＴＦＴ１７０１、１７０２、１７０３は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例８】
【０１８０】
本実施例においては、実施例１におけるクリア期間による非表示期間を、実施例１とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１８、図１９を参照する。
【０１８１】
図１８（Ａ）は、本実施例の駆動方法を行う際の、ゲート信号線の電位を示すタイミングチャートである。各サブフレーム期間におけるゲート信号線選択のタイミングは、実施例１と同様であるので、ここでは説明を省略する。
【０１８２】
実施例１では、サステイン期間Ｔｓ3と、次の行のアドレス期間Ｔａ1の重複を回避するために、電流供給線として機能しているゲート信号線の電位を上げることで、非表示期間（クリア期間）を設けていた。対して、本実施例においては、専用の信号線を用いてリセット信号を入力することにより、実施例１と同様の非表示期間を設ける。ここでは、この期間をリセット期間（Ｔｒn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【０１８３】
図１９（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１８４】
図１９（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１８５】
図１９（Ｂ）は、図１９（Ａ）にて点線枠で示されている１画素部を拡大して示している。１９０１はスイッチング用ＴＦＴ、１９０２はＥＬ駆動用ＴＦＴ、１９０３はＥＬ素子、１９０４は保持容量、１９０５はリセット用ＴＦＴ、１９０６はソース信号線、１９０７はｉ行目の第１のゲート信号線、１９０８は陰極電極、１９０９はＥＬ素子の陽極、１９１０はＥＬ素子の陰極、１９１１はＥＬ素子１９０３への電流供給線として機能する第２のゲート信号線、１９１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線１９１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１８６】
ゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１９０７から入力され、スイッチング用ＴＦＴ１９０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１９０２が導通状態となり、第２のゲート信号線１９１１から供給される電流がＥＬ素子１９０３に流れ、保持容量１９０４がＥＬ駆動用ＴＦＴ１９０２のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１８７】
ここで、図１８（Ｂ）においてサステイン期間Ｔｓ3とアドレス期間Ｔａ1との重複を回避するため、リセット期間で、リセット信号線１９１２よりリセット信号が入力され、リセット用ＴＦＴ１９０５が導通状態となり、保持容量１９０４で保持されていた電荷を逃がす。よってこの期間はＥＬ素子への電流供給は停止し、非点灯状態となる。
【０１８８】
このような方法で非点灯期間を設けることにより、実施例１と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１８９】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１９０】
また、図１９（Ｂ）におけるＴＦＴ１９０１、１９０２、１９０５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例９】
【０１９１】
本実施例においては、実施例８におけるリセット信号による非表示期間を、実施例８とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図２０を参照する。
【０１９２】
図２０（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１９３】
図２０（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１９４】
図２０（Ｂ）は、図２０（Ａ）にて点線枠で示されている１画素部を拡大して示している。２００１はスイッチング用ＴＦＴ、２００２はＥＬ駆動用ＴＦＴ、２００３はＥＬ素子、２００４は保持容量、２００５はリセット用ＴＦＴ、２００６はソース信号線、２００７はｉ行目の第１のゲート信号線、２００８は陰極電極、２００９はＥＬ素子の陽極、２０１０はＥＬ素子の陰極、２０１１はＥＬ素子２００３への電流供給線として機能する第２のゲート信号線、２０１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線２０１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１９５】
本実施例にて示す回路の駆動方法は、実施例８のものと同様であるので、図１８（Ａ）（Ｂ）を参照すればよい。ここでは説明を省略する。実施例８においては、リセット信号の入力により、リセット用ＴＦＴを導通状態にして、保持容量の電荷を逃がす方法により、リセット期間を設けていた。これに対して本実施例においては、リセット用ＴＦＴ２００５を、電流供給線である第２のゲート信号線２０１１と、ＥＬ駆動用ＴＦＴ２００２との間に配置する。通常のサステイン期間では、リセット用ＴＦＴは導通状態にあり、第２のゲート信号線２０１１から供給される電流はＥＬ駆動用ＴＦＴ２００２を通ってＥＬ素子２００３へと流れる。リセット期間において、リセット信号線２０１２にリセット信号が入力されると、リセット用ＴＦＴ２００５は非導通状態となり、ＥＬ素子への電流供給を遮断する。こうすることにより非表示期間を設ける。
【０１９６】
このような方法で非点灯期間を設けることにより、実施例１および実施例８と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１９７】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１９８】
また、図２０（Ｂ）におけるＴＦＴ２００１、２００２、２００５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例１０】
【０１９９】
本実施例においては、実施例１、実施例７〜実施例９とは異なる駆動方法を本発明の画素と組み合わせた場合について述べる。回路構成に関しては、実施例１で示したものと同様のもので良い。以下の説明には図５、図２１を参照する。
【０２００】
図２１（Ａ）は、点灯時間の差を利用して階調を表現する時分割階調方法による駆動を示すタイミングチャートである。本図においては、一例として、フレーム周波数６０[Hz]、ＶＧＡ、４ビット階調の例を示している。
【０２０１】
１フレーム期間を４個のサブフレーム期間に分割する。各サブフレーム期間は、アドレス期間とサステイン期間とに完全に分離されている。また、サステイン期間Ｔｓ1〜Ｔｓ4は、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１となっており、４ビット＝１６階調を表示出来る。アドレス期間Ｔａ１〜Ｔａ４は、それぞれが１画面分の画素への書き込みを行う期間であるから、全て長さが等しい。
【０２０２】
１つのサブフレーム期間に行われるデータの書き込みについて説明する。まずソース信号線を通って入力されるデジタルデータが順にサンプリングされる。１水平期間分（本実施例の例の場合はＶＧＡであるから、６４０本＋ダミー２本としている）のサンプリングが終了した後、一斉にデータがラッチされる。これを全てのゲート信号線の分（本実施例の例の場合はＶＧＡであるから、４８０本＋ダミー２本としている）だけ繰り返し、各ビットにおいて、１フレーム分の書き込みを完了する。
【０２０３】
なお、この書き込みが行われている間は、図２１（Ｂ）に示すように、陰極１０８の電位を、電流供給線（本発明の画素と組み合わせる場合は、電流供給線として機能しているゲート信号線１１１）の電位と等しくしておく。こうすることにより、その期間はＥＬ素子１０３の陽極１０９、陰極１１０間には電圧が発生せず、電流は流れない。つまり、アドレス期間中は、画面内のいずれのＥＬ素子１０３も発光することはない。
【０２０４】
アドレス期間内で、各ビットごとに１フレーム分の書き込みが終了した後、先程まで電流供給線と等しい電位にあった陰極１０８の電位を下げ、点灯させるＥＬ素子の陽極、陰極間に電圧を生じさせることにより、ＥＬ素子１０３に電流が流れ、発光する。ＥＬ素子１０３の発光は、スイッチングＴＦＴ１０１がＯＦＦした後も、保持容量１０４によってＥＬ駆動用ＴＦＴ１０２のゲートへの電圧印加が保たれ、一定期間、発光が継続する。
【０２０５】
本実施例で示した駆動方法は容易に実施が可能であり、本発明の電子装置と組み合わせる場合においても、容易に応用が可能である。
【０２０６】
また、図５（Ｂ）におけるスイッチングＴＦＴ１０１は、ここではダブルゲートＴＦＴを、ＥＬ駆動用ＴＦＴ１０２は、ここではシングルゲートＴＦＴを示しているが、本実施例においては、シングルゲート型、ダブルゲート型を問わず、３つ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例１１】
【０２０７】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２０８】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２０９】
【化１】
【０２１０】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２１１】
【化２】
【０２１２】
（M.A.Baldo, S.Lamansky, P.E.Burrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２１３】
【化３】
【０２１４】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組みあせて実施することが可能である。
【実施例１２】
【０２１５】
本発明の電子装置を用いたＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部として本発明の電子装置を用いると良い。
【０２１６】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部として本発明のＥＬディスプレイを用いることが出来る。
【０２１７】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２２および図２３に示す。
【０２１８】
図２２（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置は表示部３３０３に用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０２１９】
図２２（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置は表示部３３１２に用いることが出来る。
【０２２０】
図２２（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置は表示装置３３２６に用いることが出来る。
【０２２１】
図２２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５に用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２２】
図２２（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置は表示部３３４２に用いることが出来る。
【０２２３】
図２２（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置は表示部３３５３に用いることが出来る。
【０２２４】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２２５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２２６】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２２７】
図２３（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置は表示部３４０４に用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２２８】
図２３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置は表示部３４１２に用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２２９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１１に示したいずれの構成の電子装置を用いても良い。
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁基板上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、ＥＬディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００７】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。
一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００８】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１５に示す。図１５（Ａ）は全体回路構成図であり、中央に画素部を有している。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。図１５（Ａ）において、点線枠で囲まれている部分が１画素分の回路である。拡大図を図１５（Ｂ）に示す。図１５（Ｂ）
において、１５０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。図１５（Ｂ）では、スイッチング用ＴＦＴはダブルゲート構造となっているが、シングルゲート構造あるいはトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっても良い。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。１５０２はＥＬ素子１５０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。図１５（Ｂ）では、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間に配置されている。別の構成方法として、ＥＬ素子１５０３の陰極１５１０と陰極電極１５０８の間に配置したりすることも可能である。また、ＴＦＴの極性は回路の構成形態によっていずれかの極性を用いれば良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子１５０３の製造上の制約などから、ＥＬ駆動用ＴＦＴにはｐチャネル型を用い、ＥＬ素子１５０３の陽極１５０９と電流供給線１５０７との間にＥＬ駆動用ＴＦＴを配置する方式が一般的であり、多く採用されている。１５０４は、ソース信号線１５０６から入力される信号（電圧）を保持するための保持容量である。図１５（Ｂ）での保持容量１５０４の一方の端子は、電流供給線１５０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１５０１のゲート端子は、ゲート信号線１５０５に、ソース端子は、ソース信号線１５０６に接続されている。また、ＥＬ駆動用ＴＦＴ１５０２のドレイン端子はＥＬ素子１５０３の陽極１５０９に、ソース端子は電流供給線１５０７に接続されている。
【０００９】
次に、同図１５を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線１５０６が選択されると、スイッチング用ＴＦＴ１５０１のゲートに電圧が印加され、スイッチング用ＴＦＴ１５０１が導通状態になる。すると、ソース信号線１５０６の信号（電圧）が保持容量１５０４に蓄積される。保持容量１５０４の電圧は、ＥＬ駆動用ＴＦＴ１５０２のゲート・ソース間電圧ＶGSとなるため、 保持容量１５０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れる。その結果、ＥＬ素子１５０３が点灯する。
【００１０】
ＥＬ素子１５０３の輝度、つまりＥＬ素子１５０３を流れる電流量は、ＶGSによって制御出来る。ＶGSは、保持容量１５０４の電圧であり、それはソース信号線１５０５に入力される信号（電圧）である。つまり、ソース信号線１５０５に入力される信号（電圧）を制御することによって、ＥＬ素子１５０３の輝度を制御する。最後に、ゲート信号線１５０６を非選択状態にして、スイッチング用ＴＦＴ１５０１のゲートを閉じ、スイッチング用ＴＦＴ１５０１を非導通状態にする。その時、保持容量１５０４に蓄積された電荷は保持される。よって、ＶGSは、そのまま保持され、ＶGSに応じた電流がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
アクティブマトリクス型電子装置においては、その表示性能の面から、画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことにより光の利用効率が向上し、表示装置の省電力化および小型化が達成出来る。
【００１３】
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの微細化は１つの画素に占めるＴＦＴおよび配線の形成面積が大きくなり画素開口率を低減させている。
【００１４】
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。
【００１５】
以上のように、少ないマスク数で画素開口率の高いアクティブマトリクス型電子装置を実現するためには、従来にない新しい画素構成が求められている。
【００１６】
本発明は、そのような要求に答えるものであり、新規の構成を有する画素を用いて、マスク数および工程数を増加させることなく、高い開口率を実現した画素を有する電子装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。
【００１８】
本発明の電子装置は、その画素部の構成において、あるゲート信号線が、その選択期間以外の期間においては、一定の電位をとっている点に着目した。本発明の電子装置における特徴は、ｉ行目のゲート信号線が選択されているとき、ｉ行目の画素に電流を供給する電流供給線を、ｉ行目のゲート信号線を含むゲート信号線のいずれか１本によって代用することにより、画素部においてある割合を占めている電流供給線を省略することが出来る、というものである。この方法により、マスク枚数や作成工程数を増加させることなく、画素部において高い開口率を実現することが出来る。また、従来の開口率と同等にするならば、信号線の幅をより大きくとることが出来るため、抵抗の低減やノイズの低減といった、画質の向上に寄与することが出来る。
【００１９】
以下に、本発明の電子装置の構成について記載する。
【００２０】
請求項１に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方はソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２１】
請求項２に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、 ｉ行目の画素におけるＥＬ素子への電流の供給は、ｉ行目の画素におけるＥＬ駆動用トランジスタの不純物領域のうちの一方と電気的に接続された前記ゲート信号線によって行われることを特徴としている。
【００２２】
請求項３に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうちいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続され、 ｉ行目に走査される前記ゲート信号線は、ｉ行目に走査される前記ゲート信号線と電気的に接続された前記スイッチング用トランジスタを制御する機能と、ｉ行目に走査される前記ゲート信号線と電気的に接続されたＥＬ駆動用トランジスタを介して、ＥＬ素子への電流供給を行う機能とを有することを特徴としている。
【００２３】
請求項４に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方は複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除くいずれか１本と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２４】
請求項５に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジスタのゲート電極は、ｉ行目のゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、一方は前記ソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方はｉ−１行目に走査される前記ゲート信号線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２５】
請求項６に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、スイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２６】
請求項７に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち、ｉ行目に走査される前記ゲート信号線を除く１本より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２７】
請求項８に記載の本発明の電子装置は、 ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有し、 前記画素部は、複数の画素がマトリクス状に配置された構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号線と電気的に接続されたスイッチング用トランジスタを介してＥＬ駆動用トランジスタに映像信号が入力され、 ｉ−１行目に走査される前記ゲート信号線より、ＥＬ駆動用トランジスタを介してＥＬ素子への電流供給が行われることを特徴としている。
【００２８】
請求項９に記載の本発明の電子装置は、 請求項１乃至請求項８のいずれか１項に記載の電子装置において、 前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＰチャネル型であり、 前記ＥＬ素子の発光方向が、駆動回路が形成されている基板に向かう方向に対して逆の方向であるとき、前記ＥＬ素子と電気的に接続された前記ＥＬ駆動用トランジスタの極性はＮチャネル型であることを特徴としている。
【００２９】
請求項１０に記載の本発明の電子装置は、請求項１乃至請求項９のいずれか１項に記載の電子装置において、 ゲート信号線は、アルミニウムあるいはそれを主たる成分とした材料を用いて形成されることを特徴としている。
【発明の効果】
【００３０】
本発明の電子装置を用いることにより、電源供給線が必要なくなるため、従来の電子装置に比べて、パネル作成プロセスにおけるマスク枚数や工程数の増加を伴うことなく、より高い開口率を実現することが出来る。あるいは、従来通りの開口率であれば、その分、信号線を太くすることが出来るため、抵抗率が下がり、クロストーク、輝度傾斜などを低減することが出来、画質の向上を実現することが出来る。
【図面の簡単な説明】
【００３１】
【図１】本発明における、電流供給線とゲート信号線を共有する構造を有する画素の平面図および回路図。
【図２】専用の電流供給線とゲート信号線を有する構造の画素の平面図および回路図。
【図３】本発明における、電流供給線とゲート信号線を共有する構造を有する画素を３行２列に配置した様子を示す回路図。
【図４】本発明の画素を用いるための基本的な信号パターンを説明する図。
【図５】実施例１に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図６】実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図７】実施例１に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図８】実施例２に示している、電子装置の作製工程例を示す図。
【図９】実施例２に示している、電子装置の作製工程例を示す図。
【図１０】実施例２に示している、電子装置の作製工程例を示す図。
【図１１】実施例３に示している電子装置の上面図および断面図。
【図１２】実施例４に示している電子装置の上面図および断面図。
【図１３】実施例５に示している、電子装置の画素部断面図。
【図１４】実施例６に示している、電子装置の画素部断面図。
【図１５】電子装置の回路構成例を示す図。
【図１６】実施例７に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１７】実施例７に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図１８】実施例８に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図１９】実施例８に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２０】実施例９に示している、本発明の画素を有する電子装置の回路構成例を示す図。
【図２１】実施例１０に示している、本発明の画素を有する電子装置を駆動する例を説明するタイミングチャート。
【図２２】本発明の電子装置を組み込んだ電子装置の例を示す図。
【図２３】本発明の電子装置を組み込んだ電子装置の例を示す図。
【発明を実施するための形態】
【００３２】
本発明の内容について述べる。図１、図２を参照する。図２は通常の構成のＥＬ画素を、図１は本発明の構成のＥＬ画素を示している。それぞれ、（Ａ）には画素の平面図、（Ｂ）にはその回路図を示している。図２（Ｂ）中、２０１はスイッチング用ＴＦＴ、２０２はＥＬ駆動用ＴＦＴ、２０３はＥＬ画素、２０４は保持容量、２０５はソース信号線、２０６はゲート信号線、２０７は電流供給線、２０８は陰極電極、２０９はＥＬ画素の陽極、２１０はＥＬ画素の陰極である。
図１（Ｂ）中、１０１はスイッチング用ＴＦＴ、１０２はＥＬ駆動用ＴＦＴ、１０３はＥＬ画素、１０４は保持容量、１０５はソース信号線、１０６はｉ行目に走査されるゲート信号線、１０８は陰極配線、１０９はＥＬ画素の陽極、１１０はＥＬ画素の陰極、１１１は隣り合う１行前の行のゲート信号線である。スイッチングＴＦＴ１０１，２０１は、前述したように、ＥＬ素子の構造に応じて極性を決定すれば良い。
【００３３】
また、図１、図２におけるスイッチング用ＴＦＴは、ダブルゲート構造をとっているが、シングルゲート構造でも良いし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造をとっていても良い。
【００３４】
なお、ＥＬ駆動用ＴＦＴのソース領域とドレイン領域のうちいずれか一方に電気的に接続されているゲート信号線は、必ずしも隣り合う１行前の行のゲート信号線である必要はない。
【００３５】
従来の画素構成では、図２に示すように、専用の電流供給線２０７を配置し、ＥＬ駆動用ＴＦＴ２０２のソース電極や保持容量２０４の電極を電流供給線２０７に接続していた。対して本発明では、図１に示すように、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極は、別の行のゲート信号線１１１に接続する。この場合、配置の関係と各部の電圧の関係とにより、１行前に走査されるゲート信号線に接続するのが望ましい。
【００３６】
図１（Ｂ）に示した画素１個分の回路を、３行２列に画素を並べた場合の回路図を図３に示す。なお、図３中の画素は図１（Ｂ）にて示したものと同様であるので、番号は図１（Ｂ）に付したものを継承する。図３では、ｉ行目のゲート信号線１０６によって制御される画素部を、Ａで示される点線枠で囲っている。ただし図では２列分のみ表示しているが、列方向にはパネルの水平方向の画素数分続くものである。ＥＬ駆動用ＴＦＴ１０２のソース領域や保持容量１０４の電極は、ｉ−１行目の行のゲート信号線１１１に接続している。ゲート信号線は、図において向かって上の行から順に下方向に走査されていくので、１行前のゲート信号線に接続していることになる。
【００３７】
本発明の着眼点は、現在選択している行に信号を書き込んでいるとき、既に１行前のゲート信号線は非選択状態に戻っているということである。そして、再び選択されるようになるまでの間は、電位は一定（非選択状態）に保たれる。そこで、１行前のゲート信号線を定電位線、つまり、電流供給線として取り扱う点に特徴がある。つまり、ゲート信号線と電流供給線とを共用するようにする。その結果、配線数を減らすことが出来、開口率を向上させることが出来る。
【００３８】
次に、図１に示した本発明の電子装置を駆動するための基本的な信号パターンを図４に示す。ここでは、各部の電位は、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴの極性がともにｐチャネル型である場合を例として示している。図４では、同じ列の画素（ある１本のソース信号線に接続されている画素）におけるｉ−１行目からｉ＋２行目までの４行分の各配線での信号パターンを示している。そして、説明のため、時間を期間Ａから期間Ｆまでに分割して示している。図４に示されているのは、ｉ−１行目からｉ＋２行目までの、ＥＬ駆動用ＴＦＴ１０２のゲート電位、ソース信号線１０５の電位、ゲート信号線１０６の電位、陰極配線１０８の電位、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSである。
【００３９】
まず、各行において、ゲート信号線が選択されて、次の行へシフトしていく。
スイッチング用ＴＦＴは、ｐチャネル型であるので、ゲート信号線の電位がスイッチング用ＴＦＴのソース領域の電位よりも十分に低い（つまりスイッチング用ＴＦＴのゲート・ソース間電圧の絶対値がしきい値電圧を上回る）ときに、スイッチング用ＴＦＴは導通状態となる。その時のゲート信号線の電位は、ソース信号線の電圧が画素に書き込まれるようにするため、ソース信号線での最も低い電位よりも十分低くしておく必要がある。まず、ｉ−１行目では、期間Ｂにおいて、ゲート信号線が選択される。ｉ行目では、期間Ｃにおいて選択され、ｉ＋１行目では、期間Ｄにおいて選択され、ｉ＋２行目では、期間Ｅにおいて選択される。このように、各行において、ゲート信号線が選択されて、次の行へシフトしていく。
【００４０】
次に、ソース信号線の電位について述べる。ここでは、ある１列のソース信号線に、各行の画素が接続している。よって、ｉ−１行目からｉ＋２行目までにおいて、ソース信号線の電位は同一である。ここでは、期間Ａと期間Ｄとにおいて、期間の終了時におけるソース信号線の電位はＨｉ信号の状態にあり、期間Ｂ、期間Ｃ、期間Ｅ、期間Ｆにおいて、期間の終了時におけるソース信号線の電位はＬＯ信号の状態にあるとする。実際のソース信号線の電位は、表示パターンによって、様々な値を取る。
【００４１】
次に、各画素のＥＬ駆動用ＴＦＴのゲート電極での電位について述べる。まず、ｉ行目について考える。期間Ａ以前の期間においては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｂにおいては、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ行目の保持容量の片方の電極がｉ−１行目のゲート信号線に接続されており、そのｉ−１行目のゲート信号線が選択され、ｉ−１行目のゲート信号線の電圧が低くなることが原因である。つまり、保持容量には、すでに蓄積されている電荷があり、保持容量の両端には、その電荷に応じた電圧がかかっている。その状態において、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電圧を下げる。すると、ｉ行目のスイッチング用ＴＦＴが非導通状態にあるため、ｉ行目の画素の保持容量の電荷、つまり、保持容量の両端の電圧はそのまま保持され、保持容量のもう一方の電極、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート電極の電位も同程度だけ下がる。よって、保持容量の両端の電圧、つまり、ｉ行目のＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ｉ−１行目のゲート信号線の電位が変わっても、変化しない。
【００４２】
この場合、期間Ａでは、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さいので、ＥＬ素子には、電流が流れず、非発光状態にあった。
従って、期間Ｂにおいても、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ａと期間Ｂとでは、同じである。よって、期間Ｂにおいては、ｉ行目の画素のＥＬ素子には、電流は流れない。また、たとえ、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｂでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなることが想定されるため、ＥＬ素子には、順バイアスの電圧はかからなくなるため、電流は流れなくなる。そして、期間Ｂの最後において、ｉ−１行目のゲート信号線の電圧が元に戻る。その結果、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４３】
次に、期間Ｃに移る。期間Ｃでは、ｉ行目のゲート信号線が選択される。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｃでは、ソース信号線は、ＬＯ信号の状態にあるとしている。よって、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ−１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ−１行目のゲート信号線とｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になる。また、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素のＥＬ駆動用ＴＦＴのソース電極の電位は、すでに高い状態に戻っているので、ｉ行目のＥＬ素子の陽極の電位は、陰極配線の電位よりも高い。その結果、ｉ行目のＥＬ素子に電流が流れ、発光する。ｉ行目のＥＬ素子を流れる電流は、ｉ−１行目のゲート信号線を通して供給される。よって、各行のゲート信号線の配線抵抗は、十分低くしておく必要がある。
【００４４】
次に、期間Ｄへ移る。期間Ｄでは、ｉ行目のゲート信号線の電圧が元に戻り、ｉ行目のスイッチング用ＴＦＴは非導通状態になる。そして、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、そのまま保持される。この時、ｉ−１行目のゲート信号線の電位、つまり、ｉ行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ行目のＥＬ素子に電流が流れ続ける。
【００４５】
同様にして、ｉ＋１行目について考える。期間Ｂ以前の期間においては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、高い状態にあるとする。そして期間Ｃにおいては、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋１行目の保持容量の片方の電極がｉ行目のゲート信号線に接続されており、そのｉ行目のゲート信号線が選択され、ｉ行目のゲート信号線の電圧が低くなることが原因である。そして、期間Ｃの最後において、ｉ行目のゲート信号線の電圧が元に戻り、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４６】
次に、期間Ｄに移る。期間Ｄでは、ｉ＋１行目のゲート信号線が選択される。
よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｄでは、ソース信号線は、Ｈ信号の状態にあるとしている。よって、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、高くなる。その時、保持容量の片方の電極、つまり、ｉ行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ行目のゲート信号線とｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さくなる。従って、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れず、発光しない。
【００４７】
次に、期間Ｅへ移る。期間Ｅでは、ｉ＋１行目のゲート信号線の電圧が元に戻り、ｉ＋１行目のスイッチング用ＴＦＴは非選択状態になる。ｉ＋１行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ行目のゲート信号線の電位、つまり、ｉ＋１行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に電流が流れない状態が続く。
【００４８】
同様にして、ｉ＋２行目について考える。期間Ｃ以前の期間においては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、低い状態にあるとする。そして期間Ｄにおいては、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極での電位は下がる。これは、ｉ＋２行目の保持容量の片方の電極がｉ＋１行目のゲート信号線に接続されており、そのｉ＋１行目のゲート信号線が選択され、ｉ＋１行目のゲート信号線の電圧が低くなることが原因である。期間Ｃ以前の期間では、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きいので、ｉ＋２行目の画素のＥＬ素子には、電流が流れ、発光状態にあった。期間Ｄにおいては、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がったが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、期間Ｃ以前の期間と期間Ｄとでは、同じである。ただし、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、期間Ｄでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、ＥＬ素子の陰極配線の電位よりも低くなるため、ＥＬ素子には、電流は流れなくなる。そして、期間Ｄの最後において、ｉ＋１行目のゲート信号線の電圧が元に戻る。その結果、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４９】
次に、期間Ｅに移る。期間Ｅでは、ｉ＋２行目のゲート信号線が選択される。
よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線の電位と同じになる。期間Ｅでは、ソース信号線は、Ｌ信号の状態にあるとしている。よって、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号線と同電位となり、低くなる。その時、保持容量の片方の電極、つまり、ｉ＋１行目のゲート信号線の電位は、すでに高い状態に戻っている。よって、保持容量には、ｉ＋１行目のゲート信号線とｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は大きくなる。従って、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ、発光する。ｉ＋２行目のＥＬ素子を流れる電流は、ｉ＋１行目のゲート信号線を通して供給される。
【００５０】
次に、期間Ｆへ移る。期間Ｆでは、ｉ＋２行目のゲート信号線の電圧が元に戻り、ｉ＋２行目のスイッチング用ＴＦＴは非導通状態になる。ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま保持される。ｉ＋１行目のゲート信号線の電位、つまり、ｉ＋２行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴのソース電極の電位もそのまま変わらない。よって、以後、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ素子に電流が流れ続ける。
【００５１】
以上のような動作を繰り返していけば、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の電極を別の行のゲート信号線に接続することにより、ゲート信号線を通してＥＬ素子に電流を供給させて、動作させることが出来る。
【００５２】
次に、ＴＦＴの極性について述べる。
【００５３】
ＥＬ駆動用ＴＦＴの場合は、従来通りで良い。つまり、ｎチャネル型でもｐチャネル型でも良い。ただし、トランジスタの動作としてソース接地が良いこと、ＥＬ素子の製造上の制約などを考えると、ｐチャネル型の方が望ましい。
【００５４】
スイッチング用ＴＦＴについては、ゲート信号線の電位によって、設定する必要がある。つまり、ゲート信号線とＥＬ素子の陽極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、ＥＬ素子に電流を流すためには、ゲート信号線の電位は、陰極配線よりも高くする必要がある。よって、スイッチング用ＴＦＴにおいて、非導通状態においてゲート信号線を高い電位にしておくためには、ｐチャネル型を用いる必要がある。一方、もし仮に、ゲート信号線とＥＬ素子の陰極電極とをＥＬ駆動用ＴＦＴを介して接続する場合においては、スイッチング用ＴＦＴは、ｎチャネル型を用いる必要がある。
【００５５】
なお、本発明は、アナログ階調方式、デジタル階調方式のどちらでも適応可能である。
【００５６】
以下に本発明の実施例について記述する。
【実施例１】
【００５７】
図５（Ａ）に、電子装置全体の回路構成例を示す。中央に画素部が配置されている。１画素分の回路図は、図５（Ａ）において、点線枠５００で囲んだ部分である。図５（Ｂ）に回路図を示す。図５（Ｂ）内に付した番号は図１（Ｂ）のものと同一である。左側には、ゲート信号線１０６、１１１を制御するための、ゲート信号線側駆動回路が配置されている。図示していないが、ゲート信号線側駆動回路は、画素部の左右両側に対称に配置するとより効果的に駆動できる。上側には、ソース信号線１０５を制御するため、ソース信号線側駆動回路が配置されている。
【００５８】
ソース信号線１０５に入力する信号は、デジタル量でもアナログ量でも構わない。つまり、本発明は、デジタル階調の場合であっても、アナログ階調の場合であっても、適用する事が出来る。
【００５９】
次に、デジタル階調と時間階調を組み合わせて、kビット（２k）の階調を表現させた場合について述べる。簡単のため、３ビット（２3＝８）の階調を表現することにする。図６、図７に、各行のゲート信号線の電位を示したタイミングチャートを示す。画素を構成するＴＦＴの極性には、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴともにｐチャネル型を用いる場合を例とした。
【００６０】
タイミングチャートの構成としては、まず、１フレーム期間を３個のサブフレーム期間、ＳＦ1〜ＳＦ3に分割する。各サブフレーム期間の中には、アドレス（書き込み）期間Ｔａ1〜Ｔａ3やサステイン（点灯）期間Ｔｓ1〜Ｔｓ3がある。Ｔｓ1〜Ｔｓ3の長さは、２のべき乗で変わるようにする。つまり、Ｔｓ1：Ｔｓ2：Ｔｓ3=４：２：１とする。
【００６１】
まず、１行づつ、画素に信号を入力していく。この場合、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６２】
ここで、アドレス期間は、１行目のゲート信号線が選択されてから、最終行目のゲート信号線が選択される時までの期間である。よって、アドレス期間の長さは、どのサブフレーム期間中においても、同一である。
【００６３】
次に、ＳＦ2に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。そして、この動作を、ゲート信号線第１行目から最終行目まで行う。
【００６４】
この間、陰極配線１０８における電位は、一定である。よって、各画素のサステイン期間は、ある１つのサブフレーム期間で画素に信号が書き込まれた時から、次のサブフレーム期間で画素に信号が書き込まれる時までの期間となる。従って、あるサブフレーム期間においては、各行によって、サステイン期間のタイミングは異なるが、その長さは全て同じである。
【００６５】
次に、ＳＦ3に移る。ここでも同様に、ゲート信号線１０６を選択して、ソース信号線１０５を通って、画素に信号を入力していく。ＳＦ3では、アドレス期間Ｔａ3は、サステイン期間Ｔｓ3よりも長い。よって、Ｔｓ3の期間が終了して、すぐに次のフレーム期間のサブフレームＳＦ1でのアドレス期間Ｔａ1に入ると、異なる２行のゲート信号線を同時に選択することになるため、正常に２行分の信号を同時に入力することは出来ない。そこで、Ｔｓ3の期間が終了した後、１行目から順に、１行前のゲート信号線の電位を上げていくようにする。つまり、１行前のゲート信号線を選択状態にする。すると、１行目の画素から順に、ＥＬ素子に電圧が印加されなくなっていき、ＥＬ素子が点灯しなくなっていく。ただしこの時は、複数行のゲート信号線が同時に選択されるので、無関係な行にも信号が入力されていく。しかし実際は、無関係な行では、ＥＬ素子に電圧が印加されなくなっており、ＥＬ素子は点灯しなくなっていくので、考えなくても良い。
そして、アドレス期間Ｔａ3が終了し、次のアドレス期間Ｔａ1が開始すると、通常の動作に戻していく。これにより、サステイン期間Ｔｓ3の長さを制御することが出来る。このように、一つ前の行のゲート信号線の電位を上げておき、非表示期間を設ける期間を、クリア期間（Ｔｃn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【００６６】
このように、サステイン期間がアドレス期間よりも短い場合、サステインが終了してから、アドレス期間が終了する、あるいは、次のアドレス期間が開始するまでの期間をクリア期間に設定する。これにより、サステイン期間がアドレス期間よりも短くても、サステイン期間の長さを自由に設定することが出来る。
【実施例２】
【００６７】
本実施例においては、実施例１で説明した電子装置の作成方法例として、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴと、画素部のスイッチングＴＦＴおよびＥＬ駆動用ＴＦＴとを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路と、画素部としてはスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示することにする。
【００６８】
まず、図８（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００６９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７１】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。
このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７２】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７３】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例は、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられるが、特に、第１の導電膜５００８と第２の導電膜５００９とが、エッチングにより選択比の取れる組み合わせを用いて形成することが好ましい。
（図８（Ａ））
【００７６】
次に、レジストによるマスク５０１０を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００７７】
上記のエッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層および第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。ゲート絶縁膜５００７は、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。
【００７８】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図８（Ｂ））
【００７９】
次に、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力(１３．５６[MHz])を供給し、プラズマを生成して行う。
基板側（試料ステージ）には５０[W]のＲＦ（１３．５６[MHz]）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。ゲート絶縁膜５００７は、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ、薄くなった領域が形成される。（図８（Ｃ））
【００８０】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８１】
そして、図９（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図８（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【００８２】
そして、図９（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００５、５００６に一導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０１２〜５０１５を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、配線を形成する第２の導電層５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０５４、５０５５〜５０５７、５０５８〜５０６０、５０６１〜５０６５、５０６６〜５０６８、５０６９〜５０７１、５０７２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は信号線として機能する。
【００８４】
こうして導電型の制御を目的として図９（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８６】
次に、図１０（Ａ）に示すように、第１層間絶縁膜５０７５を形成する。第１層間絶縁膜５０７５としては、珪素を含む絶縁膜を単層で用いるか、２種類以上の珪素を含む絶縁膜を組み合わせた積層膜を用いれば良い。また、膜厚は４００[nm]〜１．５[μm]とすれば良い。本実施例では、２００[nm]厚の窒化酸化珪素膜を形成した。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことが出来る。本実施例では電熱炉において窒素雰囲気中、５５０[℃]、４時間の熱処理を行う。
【００８７】
このとき、第１層間絶縁膜はゲート電極の酸化を防止する役目を果たしている。
【００８８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８９】
なお、第１層間絶縁膜５０７５に積層膜を用いる場合、一つの層を形成する工程と他の層を形成する工程との間に水素化処理を行っても良い。
【００９０】
次に、活性化工程が終了したら図１０（Ｂ）に示すように、第２層間絶縁膜５０７６を形成した後、第１層間絶縁膜５０７５、第２層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続電極を含む）５０７７〜５０８２、ゲート信号線５０８４をパターニング形成した後、接続電極５０８２に接する画素電極５０８３をパターニング形成する。
【００９１】
第２層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【００９２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１８〜５０２６またはｐ型の不純物領域５０５４〜５０６５に達するコンタクトホール、配線５０３２に達するコンタクトホール、電流供給線５０３３に達するコンタクトホール、およびゲート電極５０２９、５０３０に達するコンタクトホール（図示せず）をそれぞれ形成する。
【００９３】
また、配線（接続電極、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【００９４】
ところで、本発明の画素構成を有する回路を構成する際には、前記３層構造の積層膜の一部を利用してゲート信号線を形成し、そのゲート信号線を電流供給線と共用するので、低抵抗の材料（例えば、アルミニウム、銅などを主たる成分とする材料）を用いることが望ましい。
【００９５】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続電極５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる。
【００９６】
次に、図１０（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【００９７】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【００９８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【００９９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０１００】
ここではＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１０１】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１０２】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１０３】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１０４】
こうして図１０（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。図１０（Ｂ）中、Ａ−Ａ'、Ｂ−Ｂ'で示される部分は、図１（Ａ）におけるＡ−Ａ'断面およびＢ−Ｂ'断面に対応している。
【０１０５】
なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１０６】
ところで、本実施例のアクティブマトリクス型電子装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１０７】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１０８】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１０９】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１１０】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１１１】
なお、実際には図１０（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１１２】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬディスプレイ（またはＥＬモジュール）という。
【実施例３】
【０１１３】
本実施例では、本発明の電子装置を作製した例について説明する。
【０１１４】
図１１（Ａ）は本発明を用いた電子装置の上面図であり、図１１（Ａ）をＸ−Ｘ'面で切断した断面図を図１１（Ｂ）に示す。図１１（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１１５】
このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１１（Ｂ）に図示）が設けられている。
【０１１６】
また、図１１（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１１７】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１１８】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１９】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１２０】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１２１】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１２２】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１２４】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１２５】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１２６】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１２７】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１２８】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１２９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１３０】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１３１】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例４】
【０１３２】
本実施例では、本発明を用いて実施例３とは異なる形態の電子装置を作製した例について、図１２（Ａ）、（Ｂ）を用いて説明する。図１１（Ａ）、（Ｂ）
と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１３３】
図１２（Ａ）は本実施例の電子装置の上面図であり、図１２（Ａ）をＹ−Ｙ'面で切断した断面図を図１２（Ｂ）に示す。
【０１３４】
実施例３に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成する。
【０１３５】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）
を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１３６】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３７】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１３８】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１３９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１４０】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加してあっても良い。
【０１４１】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４２】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材４００９、シーリング材４０２５およびフレーム材４０２４を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２５およびフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例５】
【０１４３】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１３に示す。
【０１４４】
図１３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１４５】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１４６】
ＥＬ駆動用ＴＦＴ４５０３はＥＬ素子４５１０を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、ＥＬ駆動用ＴＦＴ４５０３のドレイン側、あるいはソース側とドレイン側の両方に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。図１３においては、例としてＥＬ駆動用ＴＦＴ４５０３のソース側とドレイン側の両方にＬＤＤ領域を形成した例を示している。
【０１４７】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４８】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１４９】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５０】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５１】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５２】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５４】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５６】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１５７】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１５８】
以上のように本実施例において説明してきた電子装置は図１３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１５９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例６】
【０１６０】
本実施例では、実施例５に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１４を用いる。なお、図１３の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６１】
図１２において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。ここで、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとは、その極性の同じ物を用いることが望ましい。
【０１６２】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６３】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６４】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６５】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例７】
【０１６６】
本実施例においては、実施例１とは異なる駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１６、図１７を参照する。
【０１６７】
ここでは、簡単のため、デジタル階調と時間階調とを組み合わせて、３ビットの階調（２3＝８階調）を表現する場合について説明する。図１６（Ａ）、（Ｂ）にタイミングチャートを示す。１フレーム期間を３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割する。ＳＦ1〜ＳＦ3の各長さは、２のべき乗で決定される。つまりこの場合、ＳＦ1：ＳＦ2：ＳＦ3＝４：２：１（２2：２1：２0）となる。
【０１６８】
まず、最初のサブフレーム期間において、１段づつ画素に信号を入力していく。ただしこの場合、実際にゲート信号線が選択されるのは、前半のサブゲート信号線選択期間のみである。後半のサブゲート信号線選択期間には、ゲート信号線の選択は行われず、画素への信号の入力も行われない。この動作を、１段目から最終段まで行う。ここで、アドレス期間は、１段目のゲート信号線が選択されてから、最終段のゲート信号線が選択されるまでの期間である。よって、アドレス期間の長さは、どのサブフレーム期間においても同一である。
【０１６９】
続いて、第２のサブフレーム期間に入る。ここでも同様に、１段づつ画素に信号が入力される。この場合も、前半のサブゲート信号線選択期間においてのみ行われる。この動作を、１段目から最終段まで行う。
【０１７０】
この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレーム期間における画素のサステイン（点灯）期間は、あるサブフレーム期間において画素に信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始めるまでの期間となる。よって、各段におけるサステイン期間は、時期が異なり、長さが等しい。
【０１７１】
続いて、第３のサブフレーム期間について説明する。まず、第１、第２のサブフレーム期間と同様に、前半のサブゲート信号線選択期間においてゲート信号線を選択し、画素に信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込みが始まる時には、すでに次のフレーム期間での１段目の画素への書き込み期間、つまりアドレス期間に入ってしまっている。その結果、第３のサブフレーム期間における最終段付近の画素への書き込みと、次のフレーム期間の第１のサブフレーム期間における前半のある画素への書き込みが重複することになるわけである。同時に異なる２段分の信号を異なる２段の画素に正常に書き込むことはできない。そこで、第３のサブフレーム期間においては、後半のサブゲート信号線選択期間にゲート信号線を選択していくことにする。すると、第１のサブフレーム期間（このサブフレーム期間は次のフレーム期間に属している）ではゲート信号線の選択は前半のサブゲート信号線選択期間において行われているから、同時に異なる２段の画素に信号を書き込みが行われることを回避することができる。
【０１７２】
以上のように、本発明の駆動方法においては、あるサブフレーム期間におけるアドレス期間が、別のサブフレーム期間におけるアドレス期間と重複する場合、複数のサブゲート信号線選択期間を利用して書き込み期間の割り当てを行うことにより、実際にゲート信号線の選択タイミングが重複しないようにすることができる。その結果、画素に正常に信号を書き込むことができる。
【０１７３】
図１７（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１７４】
図１７（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左右には、ゲート信号線を制御するための、１対のゲート信号線側駆動回路を有している。第１のゲート信号線側駆動回路は、前半のサブゲート信号線選択期間にゲート信号線を選択し、第２のゲート信号線側駆動回路は、後半のサブゲート信号線選択期間にゲート信号線を選択する。
【０１７５】
図１７（Ｂ）は、図１７（Ａ）にて点線枠で示されている１画素部を拡大して示している。１７０１は第１のスイッチング用ＴＦＴ、１７０２は第２のスイッチング用ＴＦＴ、１７０３はＥＬ駆動用ＴＦＴ、１７０４はＥＬ素子、１７０５は保持容量、１７０６はソース信号線、１７０７は第１のゲート信号線側駆動回路によって選択されるｉ行目の第１のゲート信号線、１７０８は第２のゲート信号線側駆動回路によって選択されるｉ行目の第２のゲート信号線、１７０９は陰極電極、１７１０はＥＬ素子の陽極、１７１１はＥＬ素子の陰極、１７１２はＥＬ素子１７０４への電流供給線として機能する第３のゲート信号線である。第３のゲート信号線１７１２に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１７６】
前半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第１のゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１７０７から入力され、第１のスイッチング用ＴＦＴ１７０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７７】
後半のサブゲート信号線選択期間にゲート信号線を選択する際には、アドレス期間において、第２のゲート信号線側駆動回路からの選択パルスが第２のゲート信号線１７０８から入力され、第２のスイッチング用ＴＦＴ１７０２が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、第３のゲート信号線１７１２から供給される電流がＥＬ素子１７０４に流れ、保持容量１７０５がＥＬ駆動用ＴＦＴ１７０３のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１７８】
このように、本発明の画素は、様々な駆動方法と組み合わせて使用することが可能である。
【０１７９】
また、図１７（Ｂ）におけるＴＦＴ１７０１、１７０２、１７０３は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例８】
【０１８０】
本実施例においては、実施例１におけるクリア期間による非表示期間を、実施例１とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図１８、図１９を参照する。
【０１８１】
図１８（Ａ）は、本実施例の駆動方法を行う際の、ゲート信号線の電位を示すタイミングチャートである。各サブフレーム期間におけるゲート信号線選択のタイミングは、実施例１と同様であるので、ここでは説明を省略する。
【０１８２】
実施例１では、サステイン期間Ｔｓ3と、次の行のアドレス期間Ｔａ1の重複を回避するために、電流供給線として機能しているゲート信号線の電位を上げることで、非表示期間（クリア期間）を設けていた。対して、本実施例においては、専用の信号線を用いてリセット信号を入力することにより、実施例１と同様の非表示期間を設ける。ここでは、この期間をリセット期間（Ｔｒn ｎ：サブフレーム期間に付された番号）と呼ぶことにする。
【０１８３】
図１９（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１８４】
図１９（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１８５】
図１９（Ｂ）は、図１９（Ａ）にて点線枠で示されている１画素部を拡大して示している。１９０１はスイッチング用ＴＦＴ、１９０２はＥＬ駆動用ＴＦＴ、１９０３はＥＬ素子、１９０４は保持容量、１９０５はリセット用ＴＦＴ、１９０６はソース信号線、１９０７はｉ行目の第１のゲート信号線、１９０８は陰極電極、１９０９はＥＬ素子の陽極、１９１０はＥＬ素子の陰極、１９１１はＥＬ素子１９０３への電流供給線として機能する第２のゲート信号線、１９１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線１９１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１８６】
ゲート信号線側駆動回路からの選択パルスが第１のゲート信号線１９０７から入力され、スイッチング用ＴＦＴ１９０１が導通状態となる。その後、サステイン期間でＥＬ駆動用ＴＦＴ１９０２が導通状態となり、第２のゲート信号線１９１１から供給される電流がＥＬ素子１９０３に流れ、保持容量１９０４がＥＬ駆動用ＴＦＴ１９０２のゲート電極に印加される電荷を保持している期間だけ発光を続ける。
【０１８７】
ここで、図１８（Ｂ）においてサステイン期間Ｔｓ3とアドレス期間Ｔａ1との重複を回避するため、リセット期間で、リセット信号線１９１２よりリセット信号が入力され、リセット用ＴＦＴ１９０５が導通状態となり、保持容量１９０４で保持されていた電荷を逃がす。よってこの期間はＥＬ素子への電流供給は停止し、非点灯状態となる。
【０１８８】
このような方法で非点灯期間を設けることにより、実施例１と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１８９】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１９０】
また、図１９（Ｂ）におけるＴＦＴ１９０１、１９０２、１９０５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例９】
【０１９１】
本実施例においては、実施例８におけるリセット信号による非表示期間を、実施例８とは異なる方法により設ける駆動方法を本発明の電子装置と組み合わせた場合について述べる。説明には図２０を参照する。
【０１９２】
図２０（Ａ）は、本実施例の駆動方法を実施するための回路構成例を示している。画素部は、本発明の電子装置の構造を有している。
【０１９３】
図２０（Ａ）において、中央に画素部が配置され、その上方には、ソース信号線を制御するためのソース信号線側駆動回路を有している。また左方には、ゲート信号線を制御するための、ゲート信号線側駆動回路を有している。図示していないが、ゲート信号線側駆動回路は、画素アレイの左右両側に配置するとより効果的に駆動できる。本実施例におけるゲート信号線側駆動回路は、リセット信号を出力する回路（図示せず）を有している。
【０１９４】
図２０（Ｂ）は、図２０（Ａ）にて点線枠で示されている１画素部を拡大して示している。２００１はスイッチング用ＴＦＴ、２００２はＥＬ駆動用ＴＦＴ、２００３はＥＬ素子、２００４は保持容量、２００５はリセット用ＴＦＴ、２００６はソース信号線、２００７はｉ行目の第１のゲート信号線、２００８は陰極電極、２００９はＥＬ素子の陽極、２０１０はＥＬ素子の陰極、２０１１はＥＬ素子２００３への電流供給線として機能する第２のゲート信号線、２０１２はリセット信号を入力するためのリセット信号線である。第２のゲート信号線２０１１に関しては、前述の通り、隣り合う１行前の行のゲート信号線である必要はないが、ここでは簡単のため、隣り合う１行前の行のゲート信号線に接続されている場合を例にとって説明する。
【０１９５】
本実施例にて示す回路の駆動方法は、実施例８のものと同様であるので、図１８（Ａ）（Ｂ）を参照すればよい。ここでは説明を省略する。実施例８においては、リセット信号の入力により、リセット用ＴＦＴを導通状態にして、保持容量の電荷を逃がす方法により、リセット期間を設けていた。これに対して本実施例においては、リセット用ＴＦＴ２００５を、電流供給線である第２のゲート信号線２０１１と、ＥＬ駆動用ＴＦＴ２００２との間に配置する。通常のサステイン期間では、リセット用ＴＦＴは導通状態にあり、第２のゲート信号線２０１１から供給される電流はＥＬ駆動用ＴＦＴ２００２を通ってＥＬ素子２００３へと流れる。リセット期間において、リセット信号線２０１２にリセット信号が入力されると、リセット用ＴＦＴ２００５は非導通状態となり、ＥＬ素子への電流供給を遮断する。こうすることにより非表示期間を設ける。
【０１９６】
このような方法で非点灯期間を設けることにより、実施例１および実施例８と同様、アドレス期間とサステイン期間の重複を回避し、正常に画像の表示が可能となる。
【０１９７】
本実施例で示したような回路を用いる際にも、本発明の電子装置は、容易に応用が可能である。
【０１９８】
また、図２０（Ｂ）におけるＴＦＴ２００１、２００２、２００５は、ここではシングルゲートＴＦＴを示しているが、本実施例においてはダブルゲート型や、それ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例１０】
【０１９９】
本実施例においては、実施例１、実施例７〜実施例９とは異なる駆動方法を本発明の画素と組み合わせた場合について述べる。回路構成に関しては、実施例１で示したものと同様のもので良い。以下の説明には図５、図２１を参照する。
【０２００】
図２１（Ａ）は、点灯時間の差を利用して階調を表現する時分割階調方法による駆動を示すタイミングチャートである。本図においては、一例として、フレーム周波数６０[Hz]、ＶＧＡ、４ビット階調の例を示している。
【０２０１】
１フレーム期間を４個のサブフレーム期間に分割する。各サブフレーム期間は、アドレス期間とサステイン期間とに完全に分離されている。また、サステイン期間Ｔｓ1〜Ｔｓ4は、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１となっており、４ビット＝１６階調を表示出来る。アドレス期間Ｔａ１〜Ｔａ４は、それぞれが１画面分の画素への書き込みを行う期間であるから、全て長さが等しい。
【０２０２】
１つのサブフレーム期間に行われるデータの書き込みについて説明する。まずソース信号線を通って入力されるデジタルデータが順にサンプリングされる。１水平期間分（本実施例の例の場合はＶＧＡであるから、６４０本＋ダミー２本としている）のサンプリングが終了した後、一斉にデータがラッチされる。これを全てのゲート信号線の分（本実施例の例の場合はＶＧＡであるから、４８０本＋ダミー２本としている）だけ繰り返し、各ビットにおいて、１フレーム分の書き込みを完了する。
【０２０３】
なお、この書き込みが行われている間は、図２１（Ｂ）に示すように、陰極１０８の電位を、電流供給線（本発明の画素と組み合わせる場合は、電流供給線として機能しているゲート信号線１１１）の電位と等しくしておく。こうすることにより、その期間はＥＬ素子１０３の陽極１０９、陰極１１０間には電圧が発生せず、電流は流れない。つまり、アドレス期間中は、画面内のいずれのＥＬ素子１０３も発光することはない。
【０２０４】
アドレス期間内で、各ビットごとに１フレーム分の書き込みが終了した後、先程まで電流供給線と等しい電位にあった陰極１０８の電位を下げ、点灯させるＥＬ素子の陽極、陰極間に電圧を生じさせることにより、ＥＬ素子１０３に電流が流れ、発光する。ＥＬ素子１０３の発光は、スイッチングＴＦＴ１０１がＯＦＦした後も、保持容量１０４によってＥＬ駆動用ＴＦＴ１０２のゲートへの電圧印加が保たれ、一定期間、発光が継続する。
【０２０５】
本実施例で示した駆動方法は容易に実施が可能であり、本発明の電子装置と組み合わせる場合においても、容易に応用が可能である。
【０２０６】
また、図５（Ｂ）におけるスイッチングＴＦＴ１０１は、ここではダブルゲートＴＦＴを、ＥＬ駆動用ＴＦＴ１０２は、ここではシングルゲートＴＦＴを示しているが、本実施例においては、シングルゲート型、ダブルゲート型を問わず、３つ以上のゲート電極を有するマルチゲート型を用いても良い。また、ＴＦＴの極性については、ＥＬ素子の構造等に合わせて決定すれば良い。
【実施例１１】
【０２０７】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２０８】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２０９】
【化１】
【０２１０】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２１１】
【化２】
【０２１２】
（M.A.Baldo, S.Lamansky, P.E.Burrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２１３】
【化３】
【０２１４】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組みあせて実施することが可能である。
【実施例１２】
【０２１５】
本発明の電子装置を用いたＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部として本発明の電子装置を用いると良い。
【０２１６】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部として本発明のＥＬディスプレイを用いることが出来る。
【０２１７】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２２および図２３に示す。
【０２１８】
図２２（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置は表示部３３０３に用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０２１９】
図２２（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置は表示部３３１２に用いることが出来る。
【０２２０】
図２２（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置は表示装置３３２６に用いることが出来る。
【０２２１】
図２２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５に用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２２】
図２２（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置は表示部３３４２に用いることが出来る。
【０２２３】
図２２（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置は表示部３３５３に用いることが出来る。
【０２２４】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２２５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２２６】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２２７】
図２３（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置は表示部３４０４に用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２２８】
図２３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置は表示部３４１２に用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２２９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１１に示したいずれの構成の電子装置を用いても良い。
【特許請求の範囲】
【請求項１】
基板上に第１乃至第６の配線と、第１及び第２のトランジスタと、画素電極を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記画素電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続されている半導体装置の作製方法であって、
前記基板上に第１の導電膜を形成し、前記第１の導電膜をパターニングすることで、前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線を形成し、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線上に層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上に第２の導電膜を形成し、前記第２の導電膜をパターニングすることで、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第２の導電膜は第１のチタン層と、第２のチタン層と、前記第１のチタン層と前記第２のチタン層に挟まれたアルミニウム層と、からなることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記発光装置は、半導体装置であることを特徴とする半導体装置の作製方法。
【請求項１】
基板上に第１乃至第６の配線と、第１及び第２のトランジスタと、画素電極を有し、
前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２の配線を介して前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース領域又はドレイン領域の他方は、前記第４の配線を介して前記第２のトランジスタのゲート電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の一方は、前記第５の配線を介して前記画素電極に電気的に接続され、
前記第２のトランジスタのソース領域及びドレイン領域の他方は、前記第６の配線に電気的に接続されている半導体装置の作製方法であって、
前記基板上に第１の導電膜を形成し、前記第１の導電膜をパターニングすることで、前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線を形成し、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極及び前記第３の配線上に層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上に第２の導電膜を形成し、前記第２の導電膜をパターニングすることで、前記第１の配線、前記第２の配線、前記第４の配線、前記第５の配線及び前記第６の配線を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第２の導電膜は第１のチタン層と、第２のチタン層と、前記第１のチタン層と前記第２のチタン層に挟まれたアルミニウム層と、からなることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記発光装置は、半導体装置であることを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−１２３５０７（Ｐ２０１１−１２３５０７Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２０１１−３１２１（Ｐ２０１１−３１２１）
【出願日】平成２３年１月１１日（２０１１．１．１１）
【分割の表示】特願２００１−８４２３５（Ｐ２００１−８４２３５）の分割
【原出願日】平成１３年３月２３日（２００１．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２３年１月１１日（２０１１．１．１１）
【分割の表示】特願２００１−８４２３５（Ｐ２００１−８４２３５）の分割
【原出願日】平成１３年３月２３日（２００１．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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