半導体装置の製造方法
【課題】半導体基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の主面１１ａにゲート絶縁膜１２を介して形成された金属含有膜１９を有するゲート電極膜３０上にマスク材３１を形成し、マスク材３１を用いてゲート電極膜３０をゲート絶縁膜１２が露出するまで異方性エッチングし、ゲート電極１３を形成する工程と、金属含有膜１９を酸化し、金属含有膜１９の側壁に酸化膜３４を形成する工程と、ゲート絶縁膜１２を等方性エッチングし、半導体基板１１上に露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる工程と、金属含有膜１９を選択的に等方性エッチングし、金属含有膜１９のゲート絶縁膜１２より外側に突出した部位を除去する工程と、を具備する。
【解決手段】半導体基板１１の主面１１ａにゲート絶縁膜１２を介して形成された金属含有膜１９を有するゲート電極膜３０上にマスク材３１を形成し、マスク材３１を用いてゲート電極膜３０をゲート絶縁膜１２が露出するまで異方性エッチングし、ゲート電極１３を形成する工程と、金属含有膜１９を酸化し、金属含有膜１９の側壁に酸化膜３４を形成する工程と、ゲート絶縁膜１２を等方性エッチングし、半導体基板１１上に露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる工程と、金属含有膜１９を選択的に等方性エッチングし、金属含有膜１９のゲート絶縁膜１２より外側に突出した部位を除去する工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
微細化による短チャンネル効果を抑制し従来の閾値電圧を維持するための高融点金属または高融点金属化合物膜（以下、金属含有膜という）と、金属含有膜を保護するとともにゲート電極の抵抗の増大を抑制するためのポリシリコン膜とが積層されたゲート電極が用いられている。
【０００３】
然しながら、金属含有膜と、ポリシリコン膜とが積層されたゲート電極膜をＲＩＥ（Reactive Ion Etching）法により加工するときに、ゲート電極の下部はその立体的な構造により、ＲＩＥ後に裾引きが生じやすい問題がある。
また、金属の種類によっては、エッチングによって生成される化合物の蒸気圧が低いため、裾引き形状やテーパ形状となってしまう問題がある。
【０００４】
その結果、半導体基板に対して垂直な形状のゲート電極が得られず、ゲート電極形状がばらつくので、ゲート特性の劣化を引き起こし、安定した特性を有するＭＯＳトランジスタが得られないという問題がある。
従って、ＭＯＳトランジスタの微細化が妨げられ、チップサイズの増大を抑制するのが難しくなるという問題がある。
【０００５】
一方、高融点金属を用いたゲート電極を有するＭＯＳトランジスタの製造方法が知られている（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置の製造方法は、シリコン基板上に形成されたゲート酸化物層上に、比較的高密度の高融点金属の第１層を堆積する工程と、比較的高密度の高融点金属の前記第１層上に、比較的低密度の高融点金属の第２層を堆積する工程と、上部ゲート電極部分を形成するために第２層をエッチングする工程と、上部ゲート電極部分を越えて横方向に延びる前記ゲート電極の下側部分を形成するために第１層をエッチングする工程と、を具備している。
【０００６】
然しながら、特許文献１に開示された半導体装置の製造方法は、逆Ｔ字型の形状を有するゲート電極を形成するためのものであり、上述した問題に関して何ら開示しておらず、また示唆する記載も見られない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−５３４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板の主面にゲート絶縁膜を介して形成された金属含有膜を有するゲート電極膜を前記ゲート絶縁膜が露出するまで異方性エッチングし、ゲート電極を形成する工程と、前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程と、前記ゲート絶縁膜を等方性エッチングし、前記半導体基板上に露出した前記ゲート絶縁膜を除去するとともに、前記半導体基板と前記金属含有膜との間に挟まれた前記ゲート絶縁膜を後退させる工程と、前記金属含有膜を選択的に等方性エッチングし、前記金属含有膜の前記ゲート絶縁膜より外側に突出した部位を除去する工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）の要部を示す拡大断面図。
【図２】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例に係る半導体装置の別の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
図１は本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）の要部を拡大した断面図、図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
本実施例は、ゲート電極を挟むように形成された不純物層として低濃度領域と、高濃度領域を有するエクステンション構造のＭＯＳトランジスタを備えた半導体装置を製造する場合の例である。
【００１４】
図１（ａ）に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｐ型シリコン基板の主面１１ａにゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の側面に形成された側壁絶縁膜１４とを有している。
更に、側壁絶縁膜１４の下側の半導体基板１１に形成されたｎ型の第１不純物層１５、１６と、第１不純物層１５、１６にそれぞれ隣接して形成され、第１不純物層１５、１６より不純物濃度が高いｎ型の第２不純物層１７、１８とを有している。
【００１５】
第１不純物層１５、１６は、微細化による短チャンネル効果を抑制するためのエクステンション構造の低濃度領域でｐｎ接合界面の電界を緩和する電界緩和層として機能し、第２不純物層１７、１８は高濃度領域でソース・ドレインとして機能している。
ゲート電極１３は、ゲート絶縁膜１２上に形成された金属含有膜１９と、金属含有膜１９上に形成されたポリシリコン膜２０とを有している。
【００１６】
金属含有膜１９は、厚さが例えば７ｎｍの高融点金属または高融点金属化合物で、例えば窒化チタン（ＴｉＮ）である。金属含有膜１９は仕事関数に応じてＭＯＳトランジスタのしきい値を制御し、微細化しても従来の閾値電圧を維持するために設けられている。
ポリシリコン膜２０は、厚さが例えば７０ｎｍの不純物が添加されたポリシリコンである。ポリシリコン膜２０は、金属含有膜１９を保護するとともに、ゲート電極１３の抵抗の増大を抑制するために設けられている。
【００１７】
半導体基板１１には複数のＭＯＳトランジスタが形成されている。複数のＭＯＳトランジスタは、絶縁分離溝２１により互いに電気的に分離されている。
【００１８】
図１（ｂ）に示すように、ゲート電極１３の下部側面の金属含有膜１９およびポリシリコン膜２０は、裾引き形状やテーパ形状にならずに、実質的に半導体基板１１の主面１１ａに対して垂直に形成されている。
その結果、ＭＯＳトランジスタのゲート長が略一定に制御され、ゲート特性の揃ったＭＯＳトランジスタを有する半導体装置１０が得られる。
【００１９】
本明細書において、「基板に対して垂直な形状のゲート電極」とは、半導体基板１１とゲート電極１３のなす角度が数学的に直角な場合だけでなく、ゲート特性に影響を及ぼさない範囲までの角度を含んでいる。
【００２０】
次に、半導体装置１０の製造方法について説明する。図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
始に、図２（ａ）に示すように、シリコン基板（半導体基板）１１の主面にゲート絶縁膜１２として、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜を形成する。次に、ゲート絶縁膜１２上に金属含有膜１９として、例えばスパッタリング法により厚さ７ｎｍのＴｉＮ膜を形成する。
次に、金属含有膜１９上に、例えばＣＶＤ（Chemical Vapor Deposition）法により燐（Ｐ）をドープした厚さ７０ｎｍのポリシリコン膜２０を形成する。金属含有膜１９およびポリシリコン膜２０がゲート電極膜３０である。
【００２１】
次に、ゲート電極膜３０上にマスク材として、例えばＣＶＤ法により４０ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３１を形成する。
次に、ＴＥＯＳ膜３１上に、フォトリソグラフィ法によりゲート電極パターンを有するレジスト膜３２を形成する。
【００２２】
次に、図２（ｂ）に示すように、レジスト膜３２をマスクとしてフッ素系のガスを用いたＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜３１を異方性エッチングし、ゲート電極パターンを転写する。
【００２３】
次に、図２（ｃ）に示すように、レジスト３２を除去した後、ＴＥＯＳ膜３１をマスクとして塩素系／臭素系ガスを用いたＲＩＥ法によりポリシリコン膜２０を異方性エッチングし、塩素系ガスを用いたＲＩＥ法によりゲート絶縁膜１２が露出するまで金属含有膜１９を異方性エッチングし、ゲート電極１３を形成する。
このとき、ゲート電極１３の下部側面には、その立体的な構造によることと、ＴｉＮの蒸気圧が低いために反応生成物が堆積することにより、裾引き部３３が生じてしまう。
【００２４】
次に、図３（ａ）に示すように、裾引き部３３を有するゲート電極１３に対して、酸素プラズマを照射して金属含有膜１９の側面を酸化し、酸化膜３４を形成する。このとき、ポリシリコン膜２０の側面にも必然的に酸化膜３５が形成される。
【００２５】
次に、図３（ｂ）に示すように、ゲート絶縁膜１２を等方性エッチングする薬液として、例えばフッ酸溶液を用いたウェットエッチングを施し、露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる。
ゲート絶縁膜１２の後退量δは、残ったゲート絶縁膜１２の幅がポリシリコン膜２０の幅と略同じ（ゲート長の設計値）になる量である。
このとき、ポリシリコン膜２０の側面に形成された酸化膜３５も必然的にエッチングされる。
【００２６】
次に、図３（ｃ）に示すように、酸化剤を含む薬液、例えば過酸化水素水（Ｈ２Ｏ２：Ｈ２Ｏ）を用いて金属含有膜１９を選択的にエッチングする。
予め金属含有膜１９の側面に酸化膜３４が形成されているので、半導体基板１１と金属含有膜１９の裾引き部３３との隙間３６に侵入した薬液により、裾引き部３３の下面からＴｉＮが選択的にエッチングされる。
その結果、図４に示すように、裾引き部３３のみがきれいに除去され、ゲート電極１３は半導体基板１１に対して垂直な形状に加工される。
【００２７】
次に、周知の方法により、例えばゲート電極１３をマスクとして半導体基板１１にｎ型不純物をイオン注入して第１不純物層１５、１６を形成する。
次に、ゲート電極１３の側面に側壁絶縁膜１４を形成し、ゲート電極１３および側壁絶縁膜１４をマスクとして半導体基板１１にｎ型不純物をイオン注入して第２不純物層１７、１８を形成する。
【００２８】
具体的には、ゲート電極１３をマスクとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧１０ｋｅＶ、ドーズ量１Ｅ１３ａｔｏｍｓ／ｃｍ３程度注入することにより、ｐｎ接合の電界緩和層となるｎ型の第１不純物層１５、１６を形成する。
次に、ゲート電極１３を含む半導体基板１１の全面に絶縁膜、例えばプラズマＣＶＤ法によりシリコン窒化膜を厚さ１００ｎｍ程度形成した後、ＲＩＥ法によりゲート電極１３の側面を除いて絶縁膜をエッチングする。これにより、ゲート電極１３の側面に側壁絶縁膜１４が形成される。
次に、ゲート電極１３および側壁絶縁膜１４をマスクとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧２０ｋｅＶ、ドーズ量１Ｅ１５ａｔｏｍｓ／ｃｍ３程度注入することにより、ソースＳ・ドレインＤとなる第２不純物層１７、１８を形成する。
これにより、図１に示す半導体基板１１に対して垂直な形状のゲート電極１３を有する半導体装置１０が得られる。
【００２９】
以上説明したように、本実施例の半導体装置の製造方法は、金属含有膜１９とポリシリコン膜２０が積層されたゲート電極膜３０をＲＩＥ法により異方性エッチングしたときに生じた裾引き部３３に対して、酸素プラズマにより裾引き部３３の傾斜した側面に酸化膜３４を形成し、フッ酸溶液を用いて半導体基板１１と裾引き部３３との間のゲート絶縁膜１２をエッチングし、酸化剤を含有する薬液を用いて裾引き部３３を選択的にエッチングしている。
【００３０】
その結果、半導体基板１１と裾引き部３３との隙間３６からエッチングが進行し、裾引き部３３のみが除去され、ゲート電極１３は半導体基板１１に対して垂直な形状に加工される。
従って、基板に対して垂直な形状のゲート電極を有する半導体装置の製造方法が得られる。
【００３１】
ここでは、金属含有膜１９がＴｉＮである場合について説明したが、Ｔｉ単体であっても構わない。また、他の高融点金属としてダングステン（Ｗ）および窒化タングステン（ＷＮ）で合っても薬液等を変更することにより同様に実施することができる。
【００３２】
ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを、各一回の処理で行う場合について説明したが、それぞれ複数回繰り返して行っても構わない。
図５はゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを複数回繰り返して行う場合を、各一回の処理で行う場合と対比して示す図で、図５（ａ）、図５（ｂ）が複数回繰り返して行う場合を示す図、図５（ｃ）が一回の処理で行う場合を示す図である。始めに、一回の処理で行う場合について説明する。
【００３３】
図５（ｃ）に示すように、ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを、各一回の処理で行う場合、製造条件の変動に起因してオーバエッチングになると、金属含有膜１９の側面がサイドエッチングされ、金属含有膜１９の側面にエグレ部３７が生じるので、ゲート電極形状がばらつく恐れがある。
【００３４】
一方、ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを複数回繰り返して行う場合、図５（ａ）に示すように、始めに半導体基板１１と裾引き部３３との間に挟まれたゲート絶縁膜１２をδ１だけ後退させた後、裾引き部３３を選択的にエッチングする。
【００３５】
次に、図５（ｂ）に示すように、半導体基板１１と裾引き部３３との間に挟まれたゲート絶縁膜１２をδ２だけ追加後退させた後（δ＝δ１＋δ２）、裾引き部３３を選択的に追加エッチングする。
その結果、裾引き部３３の選択エッチングの制御性が向上するので、オーバエッチングにより、金属含有膜１９の側面がサイドエッチングされる恐れを防止することができる。これにより、工程数が増えるものの、基板に対して垂直な形状のゲート電極を有する半導体装置を安定して製造できる利点がある。
【符号の説明】
【００３６】
１０ 半導体装置
１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ 側壁絶縁膜
１５、１６ 第１不純物層
１７、１８ 第２不純物層
１９ 金属含有膜
２０ ポリシリコン膜
２１ 絶縁分離溝
３０ ゲート電極膜
３１ ＴＥＯＳ膜
３２ レジスト膜
３３ 裾引き部
３４、３５ 酸化膜
３６ 隙間
３７ エグレ部
δ、δ１、δ２ 後退量
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
微細化による短チャンネル効果を抑制し従来の閾値電圧を維持するための高融点金属または高融点金属化合物膜（以下、金属含有膜という）と、金属含有膜を保護するとともにゲート電極の抵抗の増大を抑制するためのポリシリコン膜とが積層されたゲート電極が用いられている。
【０００３】
然しながら、金属含有膜と、ポリシリコン膜とが積層されたゲート電極膜をＲＩＥ（Reactive Ion Etching）法により加工するときに、ゲート電極の下部はその立体的な構造により、ＲＩＥ後に裾引きが生じやすい問題がある。
また、金属の種類によっては、エッチングによって生成される化合物の蒸気圧が低いため、裾引き形状やテーパ形状となってしまう問題がある。
【０００４】
その結果、半導体基板に対して垂直な形状のゲート電極が得られず、ゲート電極形状がばらつくので、ゲート特性の劣化を引き起こし、安定した特性を有するＭＯＳトランジスタが得られないという問題がある。
従って、ＭＯＳトランジスタの微細化が妨げられ、チップサイズの増大を抑制するのが難しくなるという問題がある。
【０００５】
一方、高融点金属を用いたゲート電極を有するＭＯＳトランジスタの製造方法が知られている（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置の製造方法は、シリコン基板上に形成されたゲート酸化物層上に、比較的高密度の高融点金属の第１層を堆積する工程と、比較的高密度の高融点金属の前記第１層上に、比較的低密度の高融点金属の第２層を堆積する工程と、上部ゲート電極部分を形成するために第２層をエッチングする工程と、上部ゲート電極部分を越えて横方向に延びる前記ゲート電極の下側部分を形成するために第１層をエッチングする工程と、を具備している。
【０００６】
然しながら、特許文献１に開示された半導体装置の製造方法は、逆Ｔ字型の形状を有するゲート電極を形成するためのものであり、上述した問題に関して何ら開示しておらず、また示唆する記載も見られない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−５３４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板の主面にゲート絶縁膜を介して形成された金属含有膜を有するゲート電極膜を前記ゲート絶縁膜が露出するまで異方性エッチングし、ゲート電極を形成する工程と、前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程と、前記ゲート絶縁膜を等方性エッチングし、前記半導体基板上に露出した前記ゲート絶縁膜を除去するとともに、前記半導体基板と前記金属含有膜との間に挟まれた前記ゲート絶縁膜を後退させる工程と、前記金属含有膜を選択的に等方性エッチングし、前記金属含有膜の前記ゲート絶縁膜より外側に突出した部位を除去する工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）の要部を示す拡大断面図。
【図２】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例に係る半導体装置の別の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
図１は本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）の要部を拡大した断面図、図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
本実施例は、ゲート電極を挟むように形成された不純物層として低濃度領域と、高濃度領域を有するエクステンション構造のＭＯＳトランジスタを備えた半導体装置を製造する場合の例である。
【００１４】
図１（ａ）に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｐ型シリコン基板の主面１１ａにゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の側面に形成された側壁絶縁膜１４とを有している。
更に、側壁絶縁膜１４の下側の半導体基板１１に形成されたｎ型の第１不純物層１５、１６と、第１不純物層１５、１６にそれぞれ隣接して形成され、第１不純物層１５、１６より不純物濃度が高いｎ型の第２不純物層１７、１８とを有している。
【００１５】
第１不純物層１５、１６は、微細化による短チャンネル効果を抑制するためのエクステンション構造の低濃度領域でｐｎ接合界面の電界を緩和する電界緩和層として機能し、第２不純物層１７、１８は高濃度領域でソース・ドレインとして機能している。
ゲート電極１３は、ゲート絶縁膜１２上に形成された金属含有膜１９と、金属含有膜１９上に形成されたポリシリコン膜２０とを有している。
【００１６】
金属含有膜１９は、厚さが例えば７ｎｍの高融点金属または高融点金属化合物で、例えば窒化チタン（ＴｉＮ）である。金属含有膜１９は仕事関数に応じてＭＯＳトランジスタのしきい値を制御し、微細化しても従来の閾値電圧を維持するために設けられている。
ポリシリコン膜２０は、厚さが例えば７０ｎｍの不純物が添加されたポリシリコンである。ポリシリコン膜２０は、金属含有膜１９を保護するとともに、ゲート電極１３の抵抗の増大を抑制するために設けられている。
【００１７】
半導体基板１１には複数のＭＯＳトランジスタが形成されている。複数のＭＯＳトランジスタは、絶縁分離溝２１により互いに電気的に分離されている。
【００１８】
図１（ｂ）に示すように、ゲート電極１３の下部側面の金属含有膜１９およびポリシリコン膜２０は、裾引き形状やテーパ形状にならずに、実質的に半導体基板１１の主面１１ａに対して垂直に形成されている。
その結果、ＭＯＳトランジスタのゲート長が略一定に制御され、ゲート特性の揃ったＭＯＳトランジスタを有する半導体装置１０が得られる。
【００１９】
本明細書において、「基板に対して垂直な形状のゲート電極」とは、半導体基板１１とゲート電極１３のなす角度が数学的に直角な場合だけでなく、ゲート特性に影響を及ぼさない範囲までの角度を含んでいる。
【００２０】
次に、半導体装置１０の製造方法について説明する。図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
始に、図２（ａ）に示すように、シリコン基板（半導体基板）１１の主面にゲート絶縁膜１２として、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜を形成する。次に、ゲート絶縁膜１２上に金属含有膜１９として、例えばスパッタリング法により厚さ７ｎｍのＴｉＮ膜を形成する。
次に、金属含有膜１９上に、例えばＣＶＤ（Chemical Vapor Deposition）法により燐（Ｐ）をドープした厚さ７０ｎｍのポリシリコン膜２０を形成する。金属含有膜１９およびポリシリコン膜２０がゲート電極膜３０である。
【００２１】
次に、ゲート電極膜３０上にマスク材として、例えばＣＶＤ法により４０ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３１を形成する。
次に、ＴＥＯＳ膜３１上に、フォトリソグラフィ法によりゲート電極パターンを有するレジスト膜３２を形成する。
【００２２】
次に、図２（ｂ）に示すように、レジスト膜３２をマスクとしてフッ素系のガスを用いたＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜３１を異方性エッチングし、ゲート電極パターンを転写する。
【００２３】
次に、図２（ｃ）に示すように、レジスト３２を除去した後、ＴＥＯＳ膜３１をマスクとして塩素系／臭素系ガスを用いたＲＩＥ法によりポリシリコン膜２０を異方性エッチングし、塩素系ガスを用いたＲＩＥ法によりゲート絶縁膜１２が露出するまで金属含有膜１９を異方性エッチングし、ゲート電極１３を形成する。
このとき、ゲート電極１３の下部側面には、その立体的な構造によることと、ＴｉＮの蒸気圧が低いために反応生成物が堆積することにより、裾引き部３３が生じてしまう。
【００２４】
次に、図３（ａ）に示すように、裾引き部３３を有するゲート電極１３に対して、酸素プラズマを照射して金属含有膜１９の側面を酸化し、酸化膜３４を形成する。このとき、ポリシリコン膜２０の側面にも必然的に酸化膜３５が形成される。
【００２５】
次に、図３（ｂ）に示すように、ゲート絶縁膜１２を等方性エッチングする薬液として、例えばフッ酸溶液を用いたウェットエッチングを施し、露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる。
ゲート絶縁膜１２の後退量δは、残ったゲート絶縁膜１２の幅がポリシリコン膜２０の幅と略同じ（ゲート長の設計値）になる量である。
このとき、ポリシリコン膜２０の側面に形成された酸化膜３５も必然的にエッチングされる。
【００２６】
次に、図３（ｃ）に示すように、酸化剤を含む薬液、例えば過酸化水素水（Ｈ２Ｏ２：Ｈ２Ｏ）を用いて金属含有膜１９を選択的にエッチングする。
予め金属含有膜１９の側面に酸化膜３４が形成されているので、半導体基板１１と金属含有膜１９の裾引き部３３との隙間３６に侵入した薬液により、裾引き部３３の下面からＴｉＮが選択的にエッチングされる。
その結果、図４に示すように、裾引き部３３のみがきれいに除去され、ゲート電極１３は半導体基板１１に対して垂直な形状に加工される。
【００２７】
次に、周知の方法により、例えばゲート電極１３をマスクとして半導体基板１１にｎ型不純物をイオン注入して第１不純物層１５、１６を形成する。
次に、ゲート電極１３の側面に側壁絶縁膜１４を形成し、ゲート電極１３および側壁絶縁膜１４をマスクとして半導体基板１１にｎ型不純物をイオン注入して第２不純物層１７、１８を形成する。
【００２８】
具体的には、ゲート電極１３をマスクとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧１０ｋｅＶ、ドーズ量１Ｅ１３ａｔｏｍｓ／ｃｍ３程度注入することにより、ｐｎ接合の電界緩和層となるｎ型の第１不純物層１５、１６を形成する。
次に、ゲート電極１３を含む半導体基板１１の全面に絶縁膜、例えばプラズマＣＶＤ法によりシリコン窒化膜を厚さ１００ｎｍ程度形成した後、ＲＩＥ法によりゲート電極１３の側面を除いて絶縁膜をエッチングする。これにより、ゲート電極１３の側面に側壁絶縁膜１４が形成される。
次に、ゲート電極１３および側壁絶縁膜１４をマスクとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧２０ｋｅＶ、ドーズ量１Ｅ１５ａｔｏｍｓ／ｃｍ３程度注入することにより、ソースＳ・ドレインＤとなる第２不純物層１７、１８を形成する。
これにより、図１に示す半導体基板１１に対して垂直な形状のゲート電極１３を有する半導体装置１０が得られる。
【００２９】
以上説明したように、本実施例の半導体装置の製造方法は、金属含有膜１９とポリシリコン膜２０が積層されたゲート電極膜３０をＲＩＥ法により異方性エッチングしたときに生じた裾引き部３３に対して、酸素プラズマにより裾引き部３３の傾斜した側面に酸化膜３４を形成し、フッ酸溶液を用いて半導体基板１１と裾引き部３３との間のゲート絶縁膜１２をエッチングし、酸化剤を含有する薬液を用いて裾引き部３３を選択的にエッチングしている。
【００３０】
その結果、半導体基板１１と裾引き部３３との隙間３６からエッチングが進行し、裾引き部３３のみが除去され、ゲート電極１３は半導体基板１１に対して垂直な形状に加工される。
従って、基板に対して垂直な形状のゲート電極を有する半導体装置の製造方法が得られる。
【００３１】
ここでは、金属含有膜１９がＴｉＮである場合について説明したが、Ｔｉ単体であっても構わない。また、他の高融点金属としてダングステン（Ｗ）および窒化タングステン（ＷＮ）で合っても薬液等を変更することにより同様に実施することができる。
【００３２】
ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを、各一回の処理で行う場合について説明したが、それぞれ複数回繰り返して行っても構わない。
図５はゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを複数回繰り返して行う場合を、各一回の処理で行う場合と対比して示す図で、図５（ａ）、図５（ｂ）が複数回繰り返して行う場合を示す図、図５（ｃ）が一回の処理で行う場合を示す図である。始めに、一回の処理で行う場合について説明する。
【００３３】
図５（ｃ）に示すように、ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを、各一回の処理で行う場合、製造条件の変動に起因してオーバエッチングになると、金属含有膜１９の側面がサイドエッチングされ、金属含有膜１９の側面にエグレ部３７が生じるので、ゲート電極形状がばらつく恐れがある。
【００３４】
一方、ゲート絶縁膜１２の後退、裾引き部３３の選択エッチングを複数回繰り返して行う場合、図５（ａ）に示すように、始めに半導体基板１１と裾引き部３３との間に挟まれたゲート絶縁膜１２をδ１だけ後退させた後、裾引き部３３を選択的にエッチングする。
【００３５】
次に、図５（ｂ）に示すように、半導体基板１１と裾引き部３３との間に挟まれたゲート絶縁膜１２をδ２だけ追加後退させた後（δ＝δ１＋δ２）、裾引き部３３を選択的に追加エッチングする。
その結果、裾引き部３３の選択エッチングの制御性が向上するので、オーバエッチングにより、金属含有膜１９の側面がサイドエッチングされる恐れを防止することができる。これにより、工程数が増えるものの、基板に対して垂直な形状のゲート電極を有する半導体装置を安定して製造できる利点がある。
【符号の説明】
【００３６】
１０ 半導体装置
１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ 側壁絶縁膜
１５、１６ 第１不純物層
１７、１８ 第２不純物層
１９ 金属含有膜
２０ ポリシリコン膜
２１ 絶縁分離溝
３０ ゲート電極膜
３１ ＴＥＯＳ膜
３２ レジスト膜
３３ 裾引き部
３４、３５ 酸化膜
３６ 隙間
３７ エグレ部
δ、δ１、δ２ 後退量
【特許請求の範囲】
【請求項１】
半導体基板の主面にゲート絶縁膜を介して形成された金属含有膜を有するゲート電極膜を前記ゲート絶縁膜が露出するまで異方性エッチングし、ゲート電極を形成する工程と、
前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程と、
前記ゲート絶縁膜を等方性エッチングし、前記半導体基板上に露出した前記ゲート絶縁膜を除去するとともに、前記半導体基板と前記金属含有膜との間に挟まれた前記ゲート絶縁膜を後退させる工程と、
前記金属含有膜を選択的に等方性エッチングし、前記金属含有膜の前記ゲート絶縁膜より外側に突出した部位を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜が前記金属含有膜とポリシリコン膜との積層膜であり、前記ゲート電極膜を異方性エッチングした際、前記金属含有膜に裾引き部が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程は、酸素プラズマ雰囲気中で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記金属含有膜を選択的に等方性エッチングする工程は、過酸化水素を含有する薬液で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を後退させる工程、および前記金属含有膜を選択的に等方性エッチングする工程を、それぞれ複数回繰り返して行うことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項１】
半導体基板の主面にゲート絶縁膜を介して形成された金属含有膜を有するゲート電極膜を前記ゲート絶縁膜が露出するまで異方性エッチングし、ゲート電極を形成する工程と、
前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程と、
前記ゲート絶縁膜を等方性エッチングし、前記半導体基板上に露出した前記ゲート絶縁膜を除去するとともに、前記半導体基板と前記金属含有膜との間に挟まれた前記ゲート絶縁膜を後退させる工程と、
前記金属含有膜を選択的に等方性エッチングし、前記金属含有膜の前記ゲート絶縁膜より外側に突出した部位を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜が前記金属含有膜とポリシリコン膜との積層膜であり、前記ゲート電極膜を異方性エッチングした際、前記金属含有膜に裾引き部が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属含有膜を酸化し、前記金属含有膜の側壁に酸化膜を形成する工程は、酸素プラズマ雰囲気中で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記金属含有膜を選択的に等方性エッチングする工程は、過酸化水素を含有する薬液で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を後退させる工程、および前記金属含有膜を選択的に等方性エッチングする工程を、それぞれ複数回繰り返して行うことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１８３０３８（Ｐ２０１０−１８３０３８Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２７８１０（Ｐ２００９−２７８１０）
【出願日】平成２１年２月９日（２００９．２．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月９日（２００９．２．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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