半導体装置及びその製造方法
【課題】下部電極形成工程を別途設けることなく、少ない占有面積で大きな容量を持つＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】ＭＩＭキャパシタ形成領域Ａの第２の絶縁膜６には、Ｔａ／ＴａＮのようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５が形成されている。一方、配線形成領域Ｂの第２の絶縁膜６には、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂが形成されている。そして、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂは共通のバリア膜を用いて同時に形成されたものである。
【解決手段】ＭＩＭキャパシタ形成領域Ａの第２の絶縁膜６には、Ｔａ／ＴａＮのようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５が形成されている。一方、配線形成領域Ｂの第２の絶縁膜６には、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂが形成されている。そして、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂは共通のバリア膜を用いて同時に形成されたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＭｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌキャパシタ（以下、ＭＩＭキャパシタと呼ぶ）を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化、高集積化に伴い、金属配線の低抵抗化を図れるＣｕ配線が導入されつつあり、Ｃｕ配線の一部をキャパシタ電極として用いるＭＩＭキャパシタ技術が多数提案されている。
【０００３】
特に、Ｃｕデュアルダマシンプロセスに於いて、Ｃｕ配線と同レベルにＭＩＭキャパシタを形成する方法として以下のような技術が提案されている（例えば、特許文献１参照）。
【０００４】
図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）は、従来のＭＩＭキャパシタを有する半導体装置の製造工程を示す断面図である。
【０００５】
まず、図１１（ａ）に示す工程で、シリコン基板１０１上に第１層間絶縁膜１０２を形成させ、その絶縁膜１０２に複数の第１のコンタクトホールを形成させ、その中に下部Ｃｕ配線１０３を形成する。その後、配線１０３を含む第１層間絶縁膜１０２上に拡散防止膜１０４と第２層間絶縁膜１０５とエッチングストップ層１０６と第３層間絶縁膜１０７とハードマスク１０８とを順に形成する。
【０００６】
次に、図１１（ｂ）に示す工程で、パターニングした第１感光膜をマスクにして、ハードマスク１０８と第３層間絶縁膜１０７とを順にエッチングして複数のトレンチを形成した後、第１感光膜を除去する。そして、ＭＩＭキャパシタが形成される領域のエッチングストップ層の上部のみ露出する第２感光膜をマスクにして、エッチングストップ層１０６と第２層間絶縁膜１０５と拡散防止膜１０４とを順にエッチングして、特定のトレンチの底に下部Ｃｕ配線１０３に達する第１コンタクトホール１０９を形成した後、第２感光膜を除去する。
【０００７】
次に、図１１（ｃ）に示す工程で、第１コンタクトホール１０９と複数のトレンチを含むハードマスク１０８上に第１バリアメタル層１１０と第１導電層１１１と絶縁膜１１２と第２導電層１１３とを順に堆積する。その後、第１コンタクトホール１０９及び複数のトレンチを含む領域（図中の左半分領域）を覆う第３感光膜をマスクにして、第２導電層１１３と絶縁膜１１２と第１導電層１１１と第１バリアメタル層１１０とを順にエッチングする。その後、第３感光膜を除去する。
【０００８】
次に、図１２（ａ）に示す工程で、パターニングした第４感光膜をマスクにして、ハードマスク１０８と第３層間絶縁膜１０７とを順にエッチングして複数のトレンチを形成した後、第４感光膜を除去する。そして、Ｃｕ配線が形成される領域のエッチングストップ層の上部のみ露出する第５感光膜をマスクにして、エッチングストップ層１０６と第２層間絶縁膜１０５と拡散防止膜１０４とを順にエッチングして、特定のトレンチの底に下部Ｃｕ配線１０３に達する第２コンタクトホール１１４を形成する。その後、第５感光膜を除去する。
【０００９】
次に、図１２（ｂ）に示す工程で、基板上の全面に、第２バリアメタル層１１５を堆積する。その後、第２バリアメタル層１１５上に、トレンチの上部及び第１，第２コンタクトホール１０９、１１４の上部を埋め込むよう、全面にＣｕ膜１１６を堆積する。
【００１０】
次に、図１２（ｃ）に示す工程で、化学的・機械的研磨工程でハードマスク１０８が露出するように、Ｃｕ膜１１６と第２バリアメタル層１１５と第２導電膜１１３と絶縁膜１１２と第１導電層１１１と第１バリアメタル層１１０とを研磨する。
【００１１】
これにより、第１コンタクトホール１０９のデュアルダマシン領域には、第１バリアメタル層１１０とキャパシタ下部電極１１１ａとキャパシタ誘電体膜１１２ａとキャパシタ上部電極１１３ａと第２バリアメタル層１１５とＣｕ配線１１６ａとが順に積層された構造となる。一方、第２コンタクトホール１１４のデュアルダマシン領域には、第２バリアメタル層１１５とＣｕ配線１１６ａとが積層された構造となる。このとき、ＭＩＭキャパシタ１１７は、キャパシタ下部電極１１１ａとキャパシタ誘電体膜１１２ａとキャパシタ上部電極１１３ａとで構成され、Ｃｕ配線１１６ａと同レベルに形成することができる。
【特許文献１】特開２００３−４５９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような構成では、まず、図１１（ｂ）及び図１１（ｃ）に示すように、キャパシタ形成領域に、複数のトレンチ及び第１コンタクトホール１０９を形成した後、ＭＩＭキャパシタ１１７を形成するための第１バリアメタル層１１０、第１導電層１１１、絶縁膜１１２及び第２導電層１１３をパターニングして形成する。その後、図１２（ａ）〜図１２（ｂ）に示すように、通常の配線形成領域に、複数のトレンチ及び第２コンタクトホール１１４を形成した後、図１２（ｃ）に示すように、第２のコンタクトホール１１４内に第２バリアメタル層１１５及びＣｕ配線１１６ａを形成する。
【００１３】
従って、ＭＩＭキャパシタ１１７を形成するためには、通常の配線を形成するための第２コンタクトホール１１４、第２バリアメタル層１１５及びＣｕ膜１１６の形成工程以外に、第１コンタクトホール１０９及び第１バリアメタル層１１０、第１導電層１１１、絶縁膜１１２、第２導電層１１３の堆積及びパターニング工程が必要となるため、工程増加による歩留まり低下及びプロセスコスト上昇という問題がある。
【００１４】
本発明の目的は、下部電極形成工程を別途設けることなく、少ない占有面積で大きな容量を持つＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、基板上に形成された絶縁膜と、絶縁膜内の上部に設けられた配線部と絶縁膜内の下部に設けられたプラグ部が一体化形成されたバリア膜と第１の導電膜からなる配線層と、絶縁膜を貫通して形成された開口部内に設けられたバリア膜からなる下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された第２の導電膜からなる上部電極とを有するＭＩＭキャパシタとを備えている。
【００１６】
上記半導体装置において、下部電極は、凹部形状又は凹凸の形状を有する。また、下部電極は、環状に形成されている。
【００１７】
上記半導体装置において、バリア膜は、Ｔａ／ＴａＮである。
【００１８】
上記半導体装置において、第２の導電膜は、ＴｉＮである。
【００１９】
本発明の半導体装置の製造方法は、基板上に絶縁膜を形成する工程（ａ）と、絶縁膜に、下部電極形成用の開口部とプラグ部形成用のホールを形成する工程（ｂ）と、絶縁膜の上部に、ホールに連結する配線部形成用のトレンチを形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、基板上にバリア膜を形成する工程（ｄ）と、バリア膜上に第１の導電膜を形成する工程（ｅ）と、絶縁膜の上面上の第１の導電膜及びバリア膜を除去して、開口部内にバリア膜及び第１の導電膜からなる埋め込み導電部を形成し、同時にホール及びトレンチ内にバリア膜及び第１の導電膜からなる配線層を形成する工程（ｆ）と、工程（ｆ）の後に、埋め込み導電部の第１の導電膜を選択的に除去し、開口部内にバリア膜からなる下部電極を形成する工程（ｇ）と、下部電極上に容量絶縁膜を形成する工程（ｈ）と、容量絶縁膜上に第２の導電膜からなる上部電極を形成する工程（ｉ）とを備えている。
【００２０】
上記半導体装置の製造方法において、工程（ｂ）では、下部電極形成領域に開口部を環状又は格子状に形成する。
【００２１】
上記半導体装置の製造方法において、工程（ｃ）では、トレンチを形成するのと同時に、下部電極形成領域内に形成されている絶縁膜の上部をエッチングする。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、少ない占有面積で大きな容量を有するＭＩＭキャパシタを搭載することができる。
【００２３】
また本発明に係る半導体装置の製造方法によれば、バリア膜と第１の導電膜からなる配線層を形成すると同時に、ＭＩＭキャパシタの下部電極となるバリア膜を開口部内に形成するため、ＭＩＭキャパシタの下部電極を形成するための工程を別途設ける必要がないため、少ない工程の追加により安定にＭＩＭキャパシタを形成することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２５】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００２６】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を貫通して設けられた凹部形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００２７】
また、本実施形態における半導体装置の配線形成領域Ｂには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１内の上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂと、第１層配線４ｂを含む第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、第２の絶縁膜６内の上部に設けられた第２配線部Ｗ２と第２の絶縁膜６内の下部及び保護膜５に第１層配線４ｂに接続するように設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂと、第２層配線１０ｂを含む第２の絶縁膜６上に形成された保護膜１１と、保護膜１１上に形成された第３の絶縁膜１６と、第３の絶縁膜１６内の上部に設けられた第３配線部Ｗ３と第３の絶縁膜１６内の下部及び保護膜１１に第２層配線１０ｂに接続するように設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂとを有している。
【００２８】
そして、コンタクトプラグ４ａと第１層配線４ｂ、及び、コンタクトプラグ１９ａと第３層配線１９ｂは、それぞれデュアルダマシンプロセスによって、共通のバリア膜及び導電膜を用いて同時に形成されたものである。また、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂも共通のバリア膜を用いて同時に形成されたものである。
【００２９】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００３０】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００３１】
まず、図２（ａ）に示す工程で、半導体基板（図示せず）の上に第１の絶縁膜１を形成する。その後、デュアルダマシンプロセスを用いて、第１の絶縁膜１におけるＭＩＭキャパシタ形成領域Ａにはバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａを形成し、第１の絶縁膜１における配線形成領域Ｂには、上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂを形成する。このとき、バリア膜２ａ、２ｂとしては、Ｔａ／ＴａＮを用い、導電膜３ａ、３ｂとしては、Ｃｕ膜を用いる。その後、コンタクトプラグ４ａ及び第１層配線４ｂを含む第１の絶縁膜１上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜５を形成した後、保護膜５上に厚さ６００ｎｍの第２の絶縁膜６を形成する。このとき、第２の絶縁膜６としては、例えば、下層の厚さ３００ｎｍのＦＳＧ膜（フッ素を含む絶縁膜）と上層の厚さ３００ｎｍのＴＥＯＳ膜からなる積層膜を用いてもよい。その後、第２の絶縁膜６上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域、及び、配線形成領域Ｂのプラグ部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を選択的に除去して、保護膜５に到達する下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成する。その後、レジストを除去する。図４は、第２の絶縁膜６に下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成した後の平面図であり、図２（ａ）は図４のＸ−Ｘ箇所の断面図である。下部電極形成用開口部７ａの開口面積は、プラグ部形成用ホール７ｂの開口面積よりも大きく、必要とするＭＩＭキャパシタの容量に応じて設ける。
【００３２】
次に、図２（ｂ）に示す工程で、基板上に、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。これにより、配線形成領域Ｂの第２の絶縁膜６には、上部に配線部形成用トレンチ７ｃが形成され、下部には配線部形成用トレンチ７ｃの底面に接続するプラグ部形成用ホール７ｂが形成された構成となる。その後、レジストを除去した後、第２の絶縁膜６をマスクにして、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面に露出している保護膜５を選択的に除去する。これにより、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面にコンタクトプラグ４ａ及び第１層配線４ｂが露出する。
【００３３】
次に、図２（ｃ）に示す工程で、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成する。その後、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去して、下部電極形成用開口部７ａ内にはバリア膜８ａ及び導電膜９ａからなる埋め込み導電部１０ａを形成し、同時にプラグ部形成用ホール７ｂ及び配線部形成用トレンチ７ｃ内にはバリア膜８ｂ及び導電膜９ｂからなる第２層配線１０ｂを形成する。この第２層配線１０ｂは、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されている。このとき、第２の絶縁膜６の上面と埋め込み導電部１０ａ及び第２層配線１０ｂの上面は、ほぼ同じ高さに形成され平坦化されている。これにより、ＭＩＭキャパシタ形成領域Ａのバリア膜８ａの底面にはコンタクトプラグ４ａが接続され、配線形成領域Ｂの第２層配線１０ｂの第２プラグ部Ｐ２の底面には第１層配線４ｂが接続された構成となる。
【００３４】
次に、図３（ａ）に示す工程で、埋め込み導電部１０ａ及び第２層配線１０ｂを含む第２の絶縁膜６上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜１１を形成する。その後、保護膜１１上に、第２層配線１０ｂ上を覆い、埋め込み導電部１０ａ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして保護膜１１を選択的に除去して、ＭＩＭキャパシタ形成領域Ａの埋め込み導電部１０ａの上面を露出させる。その後、レジストを除去する。
【００３５】
次に、図３（ｂ）に示す工程で、保護膜１１をマスクにして、露出している埋め込み導電部１０ａのうちの導電膜９ａを選択的に除去して、バリア膜８ａを露出する。これにより、バリア膜８ａからなるＭＩＭキャパシタの下部電極１２が形成される。このとき、Ｃｕからなる導電膜９ａの選択除去には、ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏの混合液やＨ2Ｏ／Ｈ2ＳＯ4／Ｈ2Ｏ2の混合液を用いることで、ＴＥＯＳ膜からなる第２の絶縁膜６やＴａＮを有するバリア膜８ａをほとんどエッチングすることなく、導電膜９ａを選択的に除去することができる。
【００３６】
次に、図３（ｃ）に示す工程で、下部電極１２を含む基板上に、Ａｌ2Ｏ3からなる容量絶縁用膜およびＴｉＮからなる上部電極用膜を順次形成した後、上部電極用膜上に、ＭＩＭキャパシタ形成領域Ａを覆い、配線形成領域Ｂに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして容量絶縁用膜及び上部電極用膜をエッチングして、容量絶縁膜１３及び上部電極１４を形成した後、レジストを除去する。このとき、容量絶縁膜１３及び上部電極１４の端部が、保護膜１１にオーバーラップするようにレジストマスクを形成することが望ましい。これにより、下部電極１２と容量絶縁膜１３と上部電極１４からなるＭＩＭキャパシタ１５が形成される。
【００３７】
その後、図１に示すように、基板上に第３の絶縁膜１６を形成した後、デュアルダマシンプロセスを用いて、ＭＩＭキャパシタ形成領域Ａの第３の絶縁膜１６には、上部電極１４に到達するバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａを形成し、配線形成領域Ｂの第３の絶縁膜１６には、上部に設けられた第３配線部Ｗ３と下部に設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂを形成する。このとき、バリア膜１７ａ、１７ｂとしては、Ｔａ／ＴａＮを用い、導電膜１８ａ、１８ｂとしては、Ｃｕ膜を用いる。これにより、コンタクトプラグ１９ａの底面にはＭＩＭキャパシタ１５の上部電極１４が接続され、第３層配線１９ｂの第３プラグ部Ｐ３の底面には第２層配線１０ｂが接続された構成となる。
【００３８】
この第１の実施形態によれば、ＭＩＭキャパシタ１５の下部電極１２は、第２配線部Ｗ２と第２プラグ部Ｐ２からなる第２層配線１０ｂと同じ高さで凹部形状に形成されるため、少ない占有面積で十分な容量を確保することができる。また、第２の絶縁膜６に、配線のプラグ部形成用ホール７ｂと同時にＭＩＭキャパシタの下部電極形成用開口部７ａを形成し、共通のバリア膜を用いて第２層配線１０ｂのバリア膜８ｂと同時にバリア膜８ａからなるＭＩＭキャパシタの下部電極１２を形成するため、従来技術のように配線形成工程とは別にキャパシタの下部電極形成工程を設ける必要がなく、短い製造工程で凹部形状を有する三次元構造のＭＩＭキャパシタを得ることができる。
【００３９】
なお、本実施形態においては、図２（ａ）及び図２（ｂ）に示すように、まずプラグ部形成用ホール７ｂを形成した後、配線部形成用トレンチ７ｃを形成する所謂ヴィアファーストと呼ばれるプロセスプローであるが、配線部形成用トレンチを形成した後にプラグ部形成用ホールを形成する所謂トレンチファーストと呼ばれるプロセスプローを用いてもよい。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４１】
図５は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００４２】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第1の絶縁膜１と、第1の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を貫通し、第２の絶縁膜６ａを取り囲むように環状に設けられた凹部形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。この第２の実施形態では、下部電極１２が環状に形成されており、図５のように断面的にみれば左側の下部電極１２と右側の下部電極１２とは分離しているように見えるが、平面的にみれば左側の下部電極１２と右側の下部電極１２とは環状に一体形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００４３】
また、本実施形態における半導体装置の配線形成領域Ｂには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１内の上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂと、第１層配線４ｂを含む第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、第２の絶縁膜６内の上部に設けられた第２配線部Ｗ２と第２の絶縁膜６内の下部及び保護膜５に第１層配線４ｂに接続するように設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂと、第２層配線１０ｂを含む第２の絶縁膜６上に形成された保護膜１１と、保護膜１１上に形成された第３の絶縁膜１６と、第３の絶縁膜１６内の上部に設けられた第３配線部Ｗ３と第３の絶縁膜１６内の下部及び保護膜１１に第２層配線１０ｂに接続するように設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂとを有している。
【００４４】
そして、コンタクトプラグ４ａと第１層配線４ｂ、及び、コンタクトプラグ１９ａと第３層配線１９ｂは、それぞれデュアルダマシンプロセスによって、共通のバリア膜及び導電膜を用いて同時に形成されたものである。また、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂも共通のバリア膜を用いて同時に形成されたものである。
【００４５】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００４６】
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００４７】
まず、図６（ａ）に示す工程で、半導体基板（図示せず）の上に第１の絶縁膜１を形成する。その後、デュアルダマシンプロセスを用いて、第１の絶縁膜１におけるＭＩＭキャパシタ形成領域Ａにはバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａを形成し、第１の絶縁膜１における配線形成領域Ｂには、上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂを形成する。このとき、バリア膜２ａ、２ｂとしては、Ｔａ／ＴａＮを用い、導電膜３ａ、３ｂとしては、Ｃｕ膜を用いる。その後、コンタクトプラグ４ａ及び第１層配線４ｂを含む第１の絶縁膜１上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜５を形成した後、保護膜５上に厚さ６００ｎｍの第２の絶縁膜６を形成する。このとき、第２の絶縁膜６としては、例えば、下層の厚さ３００ｎｍのＦＳＧ膜（フッ素を含む絶縁膜）と上層の厚さ３００ｎｍのＴＥＯＳ膜からなる積層膜を用いてもよい。その後、第２の絶縁膜６上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域、及び、配線形成領域Ｂのプラグ部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を選択的に除去して、保護膜５に到達する環状の下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成する。その後、レジストを除去する。図８は、第２の絶縁膜６に環状の下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成した後の平面図であり、図６（ａ）は図８のＹ−Ｙ箇所の断面図である。下部電極形成用開口部７ａは、第２の絶縁膜６ａを取り囲むように環状に形成されており、その開口面積は、プラグ部形成用ホール７ｂの開口面積よりも大きく、必要とするＭＩＭキャパシタの容量に応じて設ける。
【００４８】
次に、図６（ｂ）に示す工程で、基板上に、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。これにより、配線形成領域Ｂの第２の絶縁膜６には、上部に配線部形成用トレンチ７ｃが形成され、下部には配線部形成用トレンチ７ｃの底面に接続するプラグ部形成用ホール７ｂが形成された構成となる。その後、レジストを除去した後、第２の絶縁膜６をマスクにして、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面に露出している保護膜５を選択的に除去する。これにより、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面にコンタクトプラグ４ａ及び第１層配線４ｂが露出する。
【００４９】
次に、図６（ｃ）に示す工程で、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成する。その後、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去して、下部電極形成用開口部７ａ内にはバリア膜８ａ及び導電膜９ａからなる埋め込み導電部１０ａを形成し、同時にプラグ部形成用ホール７ｂ及び配線部形成用トレンチ７ｃ内にはバリア膜８ｂ及び導電膜９ｂからなる第２層配線１０ｂを形成する。この第２層配線１０ｂは、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されている。このとき、埋め込み導電部１０ａは環状に形成され、第２の絶縁膜６の上面と埋め込み導電部１０ａ及び第２層配線１０ｂの上面は、ほぼ同じ高さに形成され平坦化されている。これにより、ＭＩＭキャパシタ形成領域Ａのバリア膜８ａの底面にはコンタクトプラグ４ａが接続され、配線形成領域Ｂの第２層配線１０ｂの第２プラグ部Ｐ２の底面には第１層配線４ｂが接続された構成となる。
【００５０】
次に、図７（ａ）に示す工程で、環状の埋め込み導電部１０ａ及び第２層配線１０ｂを含む第２の絶縁膜６上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜１１を形成する。その後、保護膜１１上に、第２層配線１０ｂ上を覆い、埋め込み導電部１０ａ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクして保護膜１１を選択的に除去して、ＭＩＭキャパシタ形成領域Ａの埋め込み導電部１０ａの上面を露出させる。その後、レジストを除去する。
【００５１】
次に、図７（ｂ）に示す工程で、保護膜１１をマスクにして、露出している埋め込み導電部１０ａのうちの導電膜９ａを選択的に除去して、バリア膜８ａを露出する。これにより、環状のバリア膜８ａからなるＭＩＭキャパシタの下部電極１２が形成される。このとき、Ｃｕからなる導電膜９ａの選択除去には、ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏの混合液やＨ2Ｏ／Ｈ2ＳＯ4／Ｈ2Ｏ2の混合液を用いることで、ＴＥＯＳ膜からなる第２の絶縁膜６やＴａＮを有するバリア膜８ａをほとんどエッチングすることなく、導電膜９ａを選択的に除去することができる。
【００５２】
次に、図７（ｃ）に示す工程で、下部電極１２を含む基板上に、Ａｌ2Ｏ3からなる容量絶縁膜およびＴｉＮからなる上部電極膜を順次形成した後、上部電極膜上に、ＭＩＭキャパシタ形成領域Ａを覆い、配線形成領域Ｂに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして容量絶縁膜及び上部電極膜をエッチングして、容量絶縁膜１３及び上部電極１４を形成した後、レジストを除去する。このとき、容量絶縁膜１３及び上部電極１４の端部が、保護膜１１にオーバーラップするようにレジストマスクを形成することが望ましい。これにより、下部電極１２と容量絶縁膜１３と上部電極１４からなるＭＩＭキャパシタ１５が形成される。
【００５３】
その後、図５に示すように、基板上に第３の絶縁膜１６を形成した後、デュアルダマシンプロセスを用いて、ＭＩＭキャパシタ形成領域Ａの第３の絶縁膜１６には、上部電極１４に到達するバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａを形成し、配線形成領域Ｂの第３の絶縁膜１６には、上部に設けられた第３配線部Ｗ３と下部に設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂを形成する。このとき、バリア膜１７ａ、１７ｂとしては、Ｔａ／ＴａＮを用い、導電膜１８ａ、１８ｂとしては、Ｃｕ膜を用いる。これにより、コンタクトプラグ１９ａの底面にはＭＩＭキャパシタ１５の上部電極１４が接続され、第３層配線１９ｂの第３プラグ部Ｐ３の底面には第２層配線１０ｂが接続された構成となる。
【００５４】
この第２の実施形態によれば、ＭＩＭキャパシタ１５の下部電極１２は、第２配線部Ｗ２と第２プラグ部Ｐ２からなる第２層配線１０ｂと同じ高さで凹部形状に形成され、しかも環状に設けるため、第１の実施形態に比べて下部電極１２の表面積を大きくすることができるので、さらに少ない占有面積で十分な容量を確保することができる。また、第２の絶縁膜６に、配線のプラグ部形成用ホール７ｂと同時にＭＩＭキャパシタの下部電極形成用開口部７ａを形成し、共通のバリア膜を用いて第２層配線１０ｂのバリア膜８ｂと同時にバリア膜８ａからなるＭＩＭキャパシタの下部電極１２を形成するため、従来技術のように配線形成工程とは別にキャパシタの下部電極形成工程を設ける必要がなく、短い製造工程で環状に設けられた凹部形状を有する三次元構造のＭＩＭキャパシタを得ることができる。
【００５５】
なお、本実施形態においては、図６（ａ）及び図６（ｂ）に示すように、まずプラグ部形成用ホール７ｂを形成した後、配線部形成用トレンチ７ｃを形成する所謂ヴィアファーストと呼ばれるプロセスプローであるが、配線部形成用トレンチを形成した後にプラグ部形成用ホールを形成する所謂トレンチファーストと呼ばれるプロセスプローを用いてもよい。
【００５６】
なお、本実施形態では、下部電極形成用開口部７ａを環状に形成し、環状の下部電極１２を形成しているが、このような環状の形状に限定するものではなく、例えば格子状のような形状であってもよい。
【００５７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５８】
図９は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。なお、本実施形態における半導体装置の配線形成領域Ｂは、第２の実施形態の配線形成領域Ｂと同一構成なため、ここでの説明は省略する。
【００５９】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第1の絶縁膜１と、第1の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を部分的に除去して設けられた凹凸形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００６０】
この第３の実施形態では、下部電極１２が凹凸形状を有している点で第２の実施形態の下部電極１２とは形状が異なっている。すなわち、第２の実施形態では、図５に示すように、環状に設けられた下部電極１２に取り囲まれた第２の絶縁膜６ａは、他の領域の第２の絶縁膜６と同じ高さであり、第２の絶縁膜６ａ上には、下部電極１２が形成されていない。これに対して、第３の実施形態では、図９に示すように、下部電極形成領域内に残存する第２の絶縁膜６ｂは、他の領域の第２の絶縁膜６よりも高さが低く、第２の絶縁膜６ｂ上にも下部電極１２が形成されている。従って、第３の実施形態の下部電極１２は、第２の実施形態の下部電極１２に比べて表面積が大きくなるため、さらに少ない占有面積で十分な容量を確保することができる。
【００６１】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【００６２】
図１０は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００６３】
この第３の実施形態に係る半導体装置の製造方法は、第２の実施形態に係る半導体装置の製造工程のうち、図６（ｂ）に示す工程が図１０に示す工程になる点で異なるが、その他の工程は第２の実施形態に係る半導体装置の製造工程と同様な方法で形成することができる。
【００６４】
すなわち、第３の実施形態の製造方法では図１０に示す工程で、基板上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域内に形成されている第２の絶縁膜６を含む領域、及び、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。このとき、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域内に形成されている第２の絶縁膜６も同時にエッチングして第２の絶縁膜６ｂを形成する。この第２の絶縁膜６ｂは、他の領域の第２の絶縁膜６の上面よりも高さが低く、配線部形成用トレンチ７ｃ内に残存する第２の絶縁膜６と同程度の高さとなる。
【００６５】
その後、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成し、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去することにより、図９の下部電極１２と同様な凹凸形状を有するバリア膜とその上に形成された導電膜からなる埋め込み導電部が形成される。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、ＭＩＭキャパシタを有する半導体装置に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】図２（ａ）に示す工程における平面図
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図８】図６（ａ）に示す工程における平面図
【図９】本発明の第３の実施形態に係る半導体装置の構造を示す断面図
【図１０】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【図１２】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００６８】
１ 第１の絶縁膜
２ａ、２ｂ バリア膜
３ａ、３ｂ 導電膜
４ａ コンタクトプラグ
４ｂ 第１層配線
５ 保護膜
６ 第２の絶縁膜
７ａ 下部電極形成用開口部
７ｂ プラグ部形成用ホール
７ｃ 配線部形成用トレンチ
８ａ、８ｂ バリア膜
９ａ、９ｂ 導電膜
１０ａ 埋め込み導電部
１０ｂ 第２層配線
１１ 保護膜
１２ 下部電極
１３ 容量絶縁膜
１４ 上部電極
１５ ＭＩＭキャパシタ
１６ 第３の絶縁膜
１７ａ、１７ｂ バリア膜
１８ａ、１８ｂ 導電膜
１９ａ コンタクトプラグ
１９ｂ 第３層配線
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＭｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌキャパシタ（以下、ＭＩＭキャパシタと呼ぶ）を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化、高集積化に伴い、金属配線の低抵抗化を図れるＣｕ配線が導入されつつあり、Ｃｕ配線の一部をキャパシタ電極として用いるＭＩＭキャパシタ技術が多数提案されている。
【０００３】
特に、Ｃｕデュアルダマシンプロセスに於いて、Ｃｕ配線と同レベルにＭＩＭキャパシタを形成する方法として以下のような技術が提案されている（例えば、特許文献１参照）。
【０００４】
図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）は、従来のＭＩＭキャパシタを有する半導体装置の製造工程を示す断面図である。
【０００５】
まず、図１１（ａ）に示す工程で、シリコン基板１０１上に第１層間絶縁膜１０２を形成させ、その絶縁膜１０２に複数の第１のコンタクトホールを形成させ、その中に下部Ｃｕ配線１０３を形成する。その後、配線１０３を含む第１層間絶縁膜１０２上に拡散防止膜１０４と第２層間絶縁膜１０５とエッチングストップ層１０６と第３層間絶縁膜１０７とハードマスク１０８とを順に形成する。
【０００６】
次に、図１１（ｂ）に示す工程で、パターニングした第１感光膜をマスクにして、ハードマスク１０８と第３層間絶縁膜１０７とを順にエッチングして複数のトレンチを形成した後、第１感光膜を除去する。そして、ＭＩＭキャパシタが形成される領域のエッチングストップ層の上部のみ露出する第２感光膜をマスクにして、エッチングストップ層１０６と第２層間絶縁膜１０５と拡散防止膜１０４とを順にエッチングして、特定のトレンチの底に下部Ｃｕ配線１０３に達する第１コンタクトホール１０９を形成した後、第２感光膜を除去する。
【０００７】
次に、図１１（ｃ）に示す工程で、第１コンタクトホール１０９と複数のトレンチを含むハードマスク１０８上に第１バリアメタル層１１０と第１導電層１１１と絶縁膜１１２と第２導電層１１３とを順に堆積する。その後、第１コンタクトホール１０９及び複数のトレンチを含む領域（図中の左半分領域）を覆う第３感光膜をマスクにして、第２導電層１１３と絶縁膜１１２と第１導電層１１１と第１バリアメタル層１１０とを順にエッチングする。その後、第３感光膜を除去する。
【０００８】
次に、図１２（ａ）に示す工程で、パターニングした第４感光膜をマスクにして、ハードマスク１０８と第３層間絶縁膜１０７とを順にエッチングして複数のトレンチを形成した後、第４感光膜を除去する。そして、Ｃｕ配線が形成される領域のエッチングストップ層の上部のみ露出する第５感光膜をマスクにして、エッチングストップ層１０６と第２層間絶縁膜１０５と拡散防止膜１０４とを順にエッチングして、特定のトレンチの底に下部Ｃｕ配線１０３に達する第２コンタクトホール１１４を形成する。その後、第５感光膜を除去する。
【０００９】
次に、図１２（ｂ）に示す工程で、基板上の全面に、第２バリアメタル層１１５を堆積する。その後、第２バリアメタル層１１５上に、トレンチの上部及び第１，第２コンタクトホール１０９、１１４の上部を埋め込むよう、全面にＣｕ膜１１６を堆積する。
【００１０】
次に、図１２（ｃ）に示す工程で、化学的・機械的研磨工程でハードマスク１０８が露出するように、Ｃｕ膜１１６と第２バリアメタル層１１５と第２導電膜１１３と絶縁膜１１２と第１導電層１１１と第１バリアメタル層１１０とを研磨する。
【００１１】
これにより、第１コンタクトホール１０９のデュアルダマシン領域には、第１バリアメタル層１１０とキャパシタ下部電極１１１ａとキャパシタ誘電体膜１１２ａとキャパシタ上部電極１１３ａと第２バリアメタル層１１５とＣｕ配線１１６ａとが順に積層された構造となる。一方、第２コンタクトホール１１４のデュアルダマシン領域には、第２バリアメタル層１１５とＣｕ配線１１６ａとが積層された構造となる。このとき、ＭＩＭキャパシタ１１７は、キャパシタ下部電極１１１ａとキャパシタ誘電体膜１１２ａとキャパシタ上部電極１１３ａとで構成され、Ｃｕ配線１１６ａと同レベルに形成することができる。
【特許文献１】特開２００３−４５９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような構成では、まず、図１１（ｂ）及び図１１（ｃ）に示すように、キャパシタ形成領域に、複数のトレンチ及び第１コンタクトホール１０９を形成した後、ＭＩＭキャパシタ１１７を形成するための第１バリアメタル層１１０、第１導電層１１１、絶縁膜１１２及び第２導電層１１３をパターニングして形成する。その後、図１２（ａ）〜図１２（ｂ）に示すように、通常の配線形成領域に、複数のトレンチ及び第２コンタクトホール１１４を形成した後、図１２（ｃ）に示すように、第２のコンタクトホール１１４内に第２バリアメタル層１１５及びＣｕ配線１１６ａを形成する。
【００１３】
従って、ＭＩＭキャパシタ１１７を形成するためには、通常の配線を形成するための第２コンタクトホール１１４、第２バリアメタル層１１５及びＣｕ膜１１６の形成工程以外に、第１コンタクトホール１０９及び第１バリアメタル層１１０、第１導電層１１１、絶縁膜１１２、第２導電層１１３の堆積及びパターニング工程が必要となるため、工程増加による歩留まり低下及びプロセスコスト上昇という問題がある。
【００１４】
本発明の目的は、下部電極形成工程を別途設けることなく、少ない占有面積で大きな容量を持つＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、基板上に形成された絶縁膜と、絶縁膜内の上部に設けられた配線部と絶縁膜内の下部に設けられたプラグ部が一体化形成されたバリア膜と第１の導電膜からなる配線層と、絶縁膜を貫通して形成された開口部内に設けられたバリア膜からなる下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された第２の導電膜からなる上部電極とを有するＭＩＭキャパシタとを備えている。
【００１６】
上記半導体装置において、下部電極は、凹部形状又は凹凸の形状を有する。また、下部電極は、環状に形成されている。
【００１７】
上記半導体装置において、バリア膜は、Ｔａ／ＴａＮである。
【００１８】
上記半導体装置において、第２の導電膜は、ＴｉＮである。
【００１９】
本発明の半導体装置の製造方法は、基板上に絶縁膜を形成する工程（ａ）と、絶縁膜に、下部電極形成用の開口部とプラグ部形成用のホールを形成する工程（ｂ）と、絶縁膜の上部に、ホールに連結する配線部形成用のトレンチを形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、基板上にバリア膜を形成する工程（ｄ）と、バリア膜上に第１の導電膜を形成する工程（ｅ）と、絶縁膜の上面上の第１の導電膜及びバリア膜を除去して、開口部内にバリア膜及び第１の導電膜からなる埋め込み導電部を形成し、同時にホール及びトレンチ内にバリア膜及び第１の導電膜からなる配線層を形成する工程（ｆ）と、工程（ｆ）の後に、埋め込み導電部の第１の導電膜を選択的に除去し、開口部内にバリア膜からなる下部電極を形成する工程（ｇ）と、下部電極上に容量絶縁膜を形成する工程（ｈ）と、容量絶縁膜上に第２の導電膜からなる上部電極を形成する工程（ｉ）とを備えている。
【００２０】
上記半導体装置の製造方法において、工程（ｂ）では、下部電極形成領域に開口部を環状又は格子状に形成する。
【００２１】
上記半導体装置の製造方法において、工程（ｃ）では、トレンチを形成するのと同時に、下部電極形成領域内に形成されている絶縁膜の上部をエッチングする。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、少ない占有面積で大きな容量を有するＭＩＭキャパシタを搭載することができる。
【００２３】
また本発明に係る半導体装置の製造方法によれば、バリア膜と第１の導電膜からなる配線層を形成すると同時に、ＭＩＭキャパシタの下部電極となるバリア膜を開口部内に形成するため、ＭＩＭキャパシタの下部電極を形成するための工程を別途設ける必要がないため、少ない工程の追加により安定にＭＩＭキャパシタを形成することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２５】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００２６】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を貫通して設けられた凹部形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００２７】
また、本実施形態における半導体装置の配線形成領域Ｂには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１内の上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂと、第１層配線４ｂを含む第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、第２の絶縁膜６内の上部に設けられた第２配線部Ｗ２と第２の絶縁膜６内の下部及び保護膜５に第１層配線４ｂに接続するように設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂと、第２層配線１０ｂを含む第２の絶縁膜６上に形成された保護膜１１と、保護膜１１上に形成された第３の絶縁膜１６と、第３の絶縁膜１６内の上部に設けられた第３配線部Ｗ３と第３の絶縁膜１６内の下部及び保護膜１１に第２層配線１０ｂに接続するように設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂとを有している。
【００２８】
そして、コンタクトプラグ４ａと第１層配線４ｂ、及び、コンタクトプラグ１９ａと第３層配線１９ｂは、それぞれデュアルダマシンプロセスによって、共通のバリア膜及び導電膜を用いて同時に形成されたものである。また、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂも共通のバリア膜を用いて同時に形成されたものである。
【００２９】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００３０】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００３１】
まず、図２（ａ）に示す工程で、半導体基板（図示せず）の上に第１の絶縁膜１を形成する。その後、デュアルダマシンプロセスを用いて、第１の絶縁膜１におけるＭＩＭキャパシタ形成領域Ａにはバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａを形成し、第１の絶縁膜１における配線形成領域Ｂには、上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂを形成する。このとき、バリア膜２ａ、２ｂとしては、Ｔａ／ＴａＮを用い、導電膜３ａ、３ｂとしては、Ｃｕ膜を用いる。その後、コンタクトプラグ４ａ及び第１層配線４ｂを含む第１の絶縁膜１上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜５を形成した後、保護膜５上に厚さ６００ｎｍの第２の絶縁膜６を形成する。このとき、第２の絶縁膜６としては、例えば、下層の厚さ３００ｎｍのＦＳＧ膜（フッ素を含む絶縁膜）と上層の厚さ３００ｎｍのＴＥＯＳ膜からなる積層膜を用いてもよい。その後、第２の絶縁膜６上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域、及び、配線形成領域Ｂのプラグ部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を選択的に除去して、保護膜５に到達する下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成する。その後、レジストを除去する。図４は、第２の絶縁膜６に下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成した後の平面図であり、図２（ａ）は図４のＸ−Ｘ箇所の断面図である。下部電極形成用開口部７ａの開口面積は、プラグ部形成用ホール７ｂの開口面積よりも大きく、必要とするＭＩＭキャパシタの容量に応じて設ける。
【００３２】
次に、図２（ｂ）に示す工程で、基板上に、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。これにより、配線形成領域Ｂの第２の絶縁膜６には、上部に配線部形成用トレンチ７ｃが形成され、下部には配線部形成用トレンチ７ｃの底面に接続するプラグ部形成用ホール７ｂが形成された構成となる。その後、レジストを除去した後、第２の絶縁膜６をマスクにして、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面に露出している保護膜５を選択的に除去する。これにより、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面にコンタクトプラグ４ａ及び第１層配線４ｂが露出する。
【００３３】
次に、図２（ｃ）に示す工程で、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成する。その後、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去して、下部電極形成用開口部７ａ内にはバリア膜８ａ及び導電膜９ａからなる埋め込み導電部１０ａを形成し、同時にプラグ部形成用ホール７ｂ及び配線部形成用トレンチ７ｃ内にはバリア膜８ｂ及び導電膜９ｂからなる第２層配線１０ｂを形成する。この第２層配線１０ｂは、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されている。このとき、第２の絶縁膜６の上面と埋め込み導電部１０ａ及び第２層配線１０ｂの上面は、ほぼ同じ高さに形成され平坦化されている。これにより、ＭＩＭキャパシタ形成領域Ａのバリア膜８ａの底面にはコンタクトプラグ４ａが接続され、配線形成領域Ｂの第２層配線１０ｂの第２プラグ部Ｐ２の底面には第１層配線４ｂが接続された構成となる。
【００３４】
次に、図３（ａ）に示す工程で、埋め込み導電部１０ａ及び第２層配線１０ｂを含む第２の絶縁膜６上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜１１を形成する。その後、保護膜１１上に、第２層配線１０ｂ上を覆い、埋め込み導電部１０ａ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして保護膜１１を選択的に除去して、ＭＩＭキャパシタ形成領域Ａの埋め込み導電部１０ａの上面を露出させる。その後、レジストを除去する。
【００３５】
次に、図３（ｂ）に示す工程で、保護膜１１をマスクにして、露出している埋め込み導電部１０ａのうちの導電膜９ａを選択的に除去して、バリア膜８ａを露出する。これにより、バリア膜８ａからなるＭＩＭキャパシタの下部電極１２が形成される。このとき、Ｃｕからなる導電膜９ａの選択除去には、ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏの混合液やＨ2Ｏ／Ｈ2ＳＯ4／Ｈ2Ｏ2の混合液を用いることで、ＴＥＯＳ膜からなる第２の絶縁膜６やＴａＮを有するバリア膜８ａをほとんどエッチングすることなく、導電膜９ａを選択的に除去することができる。
【００３６】
次に、図３（ｃ）に示す工程で、下部電極１２を含む基板上に、Ａｌ2Ｏ3からなる容量絶縁用膜およびＴｉＮからなる上部電極用膜を順次形成した後、上部電極用膜上に、ＭＩＭキャパシタ形成領域Ａを覆い、配線形成領域Ｂに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして容量絶縁用膜及び上部電極用膜をエッチングして、容量絶縁膜１３及び上部電極１４を形成した後、レジストを除去する。このとき、容量絶縁膜１３及び上部電極１４の端部が、保護膜１１にオーバーラップするようにレジストマスクを形成することが望ましい。これにより、下部電極１２と容量絶縁膜１３と上部電極１４からなるＭＩＭキャパシタ１５が形成される。
【００３７】
その後、図１に示すように、基板上に第３の絶縁膜１６を形成した後、デュアルダマシンプロセスを用いて、ＭＩＭキャパシタ形成領域Ａの第３の絶縁膜１６には、上部電極１４に到達するバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａを形成し、配線形成領域Ｂの第３の絶縁膜１６には、上部に設けられた第３配線部Ｗ３と下部に設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂを形成する。このとき、バリア膜１７ａ、１７ｂとしては、Ｔａ／ＴａＮを用い、導電膜１８ａ、１８ｂとしては、Ｃｕ膜を用いる。これにより、コンタクトプラグ１９ａの底面にはＭＩＭキャパシタ１５の上部電極１４が接続され、第３層配線１９ｂの第３プラグ部Ｐ３の底面には第２層配線１０ｂが接続された構成となる。
【００３８】
この第１の実施形態によれば、ＭＩＭキャパシタ１５の下部電極１２は、第２配線部Ｗ２と第２プラグ部Ｐ２からなる第２層配線１０ｂと同じ高さで凹部形状に形成されるため、少ない占有面積で十分な容量を確保することができる。また、第２の絶縁膜６に、配線のプラグ部形成用ホール７ｂと同時にＭＩＭキャパシタの下部電極形成用開口部７ａを形成し、共通のバリア膜を用いて第２層配線１０ｂのバリア膜８ｂと同時にバリア膜８ａからなるＭＩＭキャパシタの下部電極１２を形成するため、従来技術のように配線形成工程とは別にキャパシタの下部電極形成工程を設ける必要がなく、短い製造工程で凹部形状を有する三次元構造のＭＩＭキャパシタを得ることができる。
【００３９】
なお、本実施形態においては、図２（ａ）及び図２（ｂ）に示すように、まずプラグ部形成用ホール７ｂを形成した後、配線部形成用トレンチ７ｃを形成する所謂ヴィアファーストと呼ばれるプロセスプローであるが、配線部形成用トレンチを形成した後にプラグ部形成用ホールを形成する所謂トレンチファーストと呼ばれるプロセスプローを用いてもよい。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４１】
図５は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００４２】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第1の絶縁膜１と、第1の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を貫通し、第２の絶縁膜６ａを取り囲むように環状に設けられた凹部形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。この第２の実施形態では、下部電極１２が環状に形成されており、図５のように断面的にみれば左側の下部電極１２と右側の下部電極１２とは分離しているように見えるが、平面的にみれば左側の下部電極１２と右側の下部電極１２とは環状に一体形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００４３】
また、本実施形態における半導体装置の配線形成領域Ｂには、半導体基板（図示せず）上に形成された第１の絶縁膜１と、第１の絶縁膜１内の上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂと、第１層配線４ｂを含む第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、第２の絶縁膜６内の上部に設けられた第２配線部Ｗ２と第２の絶縁膜６内の下部及び保護膜５に第１層配線４ｂに接続するように設けられた第２プラグ部Ｐ２が一体化形成されたバリア膜８ｂと導電膜９ｂからなる第２層配線１０ｂと、第２層配線１０ｂを含む第２の絶縁膜６上に形成された保護膜１１と、保護膜１１上に形成された第３の絶縁膜１６と、第３の絶縁膜１６内の上部に設けられた第３配線部Ｗ３と第３の絶縁膜１６内の下部及び保護膜１１に第２層配線１０ｂに接続するように設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂとを有している。
【００４４】
そして、コンタクトプラグ４ａと第１層配線４ｂ、及び、コンタクトプラグ１９ａと第３層配線１９ｂは、それぞれデュアルダマシンプロセスによって、共通のバリア膜及び導電膜を用いて同時に形成されたものである。また、ＭＩＭキャパシタ１５の下部電極１２と第２層配線１０ｂのバリア膜８ｂも共通のバリア膜を用いて同時に形成されたものである。
【００４５】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００４６】
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００４７】
まず、図６（ａ）に示す工程で、半導体基板（図示せず）の上に第１の絶縁膜１を形成する。その後、デュアルダマシンプロセスを用いて、第１の絶縁膜１におけるＭＩＭキャパシタ形成領域Ａにはバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａを形成し、第１の絶縁膜１における配線形成領域Ｂには、上部に設けられた第１配線部Ｗ１と下部に設けられた第１プラグ部Ｐ１が一体化形成されたバリア膜２ｂと導電膜３ｂからなる第１層配線４ｂを形成する。このとき、バリア膜２ａ、２ｂとしては、Ｔａ／ＴａＮを用い、導電膜３ａ、３ｂとしては、Ｃｕ膜を用いる。その後、コンタクトプラグ４ａ及び第１層配線４ｂを含む第１の絶縁膜１上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜５を形成した後、保護膜５上に厚さ６００ｎｍの第２の絶縁膜６を形成する。このとき、第２の絶縁膜６としては、例えば、下層の厚さ３００ｎｍのＦＳＧ膜（フッ素を含む絶縁膜）と上層の厚さ３００ｎｍのＴＥＯＳ膜からなる積層膜を用いてもよい。その後、第２の絶縁膜６上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域、及び、配線形成領域Ｂのプラグ部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を選択的に除去して、保護膜５に到達する環状の下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成する。その後、レジストを除去する。図８は、第２の絶縁膜６に環状の下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂを形成した後の平面図であり、図６（ａ）は図８のＹ−Ｙ箇所の断面図である。下部電極形成用開口部７ａは、第２の絶縁膜６ａを取り囲むように環状に形成されており、その開口面積は、プラグ部形成用ホール７ｂの開口面積よりも大きく、必要とするＭＩＭキャパシタの容量に応じて設ける。
【００４８】
次に、図６（ｂ）に示す工程で、基板上に、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。これにより、配線形成領域Ｂの第２の絶縁膜６には、上部に配線部形成用トレンチ７ｃが形成され、下部には配線部形成用トレンチ７ｃの底面に接続するプラグ部形成用ホール７ｂが形成された構成となる。その後、レジストを除去した後、第２の絶縁膜６をマスクにして、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面に露出している保護膜５を選択的に除去する。これにより、下部電極形成用開口部７ａ及びプラグ部形成用ホール７ｂの底面にコンタクトプラグ４ａ及び第１層配線４ｂが露出する。
【００４９】
次に、図６（ｃ）に示す工程で、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成する。その後、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去して、下部電極形成用開口部７ａ内にはバリア膜８ａ及び導電膜９ａからなる埋め込み導電部１０ａを形成し、同時にプラグ部形成用ホール７ｂ及び配線部形成用トレンチ７ｃ内にはバリア膜８ｂ及び導電膜９ｂからなる第２層配線１０ｂを形成する。この第２層配線１０ｂは、上部に設けられた第２配線部Ｗ２と下部に設けられた第２プラグ部Ｐ２が一体化形成されている。このとき、埋め込み導電部１０ａは環状に形成され、第２の絶縁膜６の上面と埋め込み導電部１０ａ及び第２層配線１０ｂの上面は、ほぼ同じ高さに形成され平坦化されている。これにより、ＭＩＭキャパシタ形成領域Ａのバリア膜８ａの底面にはコンタクトプラグ４ａが接続され、配線形成領域Ｂの第２層配線１０ｂの第２プラグ部Ｐ２の底面には第１層配線４ｂが接続された構成となる。
【００５０】
次に、図７（ａ）に示す工程で、環状の埋め込み導電部１０ａ及び第２層配線１０ｂを含む第２の絶縁膜６上に、厚さ１５０ｎｍのシリコン窒化膜からなる保護膜１１を形成する。その後、保護膜１１上に、第２層配線１０ｂ上を覆い、埋め込み導電部１０ａ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクして保護膜１１を選択的に除去して、ＭＩＭキャパシタ形成領域Ａの埋め込み導電部１０ａの上面を露出させる。その後、レジストを除去する。
【００５１】
次に、図７（ｂ）に示す工程で、保護膜１１をマスクにして、露出している埋め込み導電部１０ａのうちの導電膜９ａを選択的に除去して、バリア膜８ａを露出する。これにより、環状のバリア膜８ａからなるＭＩＭキャパシタの下部電極１２が形成される。このとき、Ｃｕからなる導電膜９ａの選択除去には、ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏの混合液やＨ2Ｏ／Ｈ2ＳＯ4／Ｈ2Ｏ2の混合液を用いることで、ＴＥＯＳ膜からなる第２の絶縁膜６やＴａＮを有するバリア膜８ａをほとんどエッチングすることなく、導電膜９ａを選択的に除去することができる。
【００５２】
次に、図７（ｃ）に示す工程で、下部電極１２を含む基板上に、Ａｌ2Ｏ3からなる容量絶縁膜およびＴｉＮからなる上部電極膜を順次形成した後、上部電極膜上に、ＭＩＭキャパシタ形成領域Ａを覆い、配線形成領域Ｂに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして容量絶縁膜及び上部電極膜をエッチングして、容量絶縁膜１３及び上部電極１４を形成した後、レジストを除去する。このとき、容量絶縁膜１３及び上部電極１４の端部が、保護膜１１にオーバーラップするようにレジストマスクを形成することが望ましい。これにより、下部電極１２と容量絶縁膜１３と上部電極１４からなるＭＩＭキャパシタ１５が形成される。
【００５３】
その後、図５に示すように、基板上に第３の絶縁膜１６を形成した後、デュアルダマシンプロセスを用いて、ＭＩＭキャパシタ形成領域Ａの第３の絶縁膜１６には、上部電極１４に到達するバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａを形成し、配線形成領域Ｂの第３の絶縁膜１６には、上部に設けられた第３配線部Ｗ３と下部に設けられた第３プラグ部Ｐ３が一体化形成されたバリア膜１７ｂと導電膜１８ｂからなる第３層配線１９ｂを形成する。このとき、バリア膜１７ａ、１７ｂとしては、Ｔａ／ＴａＮを用い、導電膜１８ａ、１８ｂとしては、Ｃｕ膜を用いる。これにより、コンタクトプラグ１９ａの底面にはＭＩＭキャパシタ１５の上部電極１４が接続され、第３層配線１９ｂの第３プラグ部Ｐ３の底面には第２層配線１０ｂが接続された構成となる。
【００５４】
この第２の実施形態によれば、ＭＩＭキャパシタ１５の下部電極１２は、第２配線部Ｗ２と第２プラグ部Ｐ２からなる第２層配線１０ｂと同じ高さで凹部形状に形成され、しかも環状に設けるため、第１の実施形態に比べて下部電極１２の表面積を大きくすることができるので、さらに少ない占有面積で十分な容量を確保することができる。また、第２の絶縁膜６に、配線のプラグ部形成用ホール７ｂと同時にＭＩＭキャパシタの下部電極形成用開口部７ａを形成し、共通のバリア膜を用いて第２層配線１０ｂのバリア膜８ｂと同時にバリア膜８ａからなるＭＩＭキャパシタの下部電極１２を形成するため、従来技術のように配線形成工程とは別にキャパシタの下部電極形成工程を設ける必要がなく、短い製造工程で環状に設けられた凹部形状を有する三次元構造のＭＩＭキャパシタを得ることができる。
【００５５】
なお、本実施形態においては、図６（ａ）及び図６（ｂ）に示すように、まずプラグ部形成用ホール７ｂを形成した後、配線部形成用トレンチ７ｃを形成する所謂ヴィアファーストと呼ばれるプロセスプローであるが、配線部形成用トレンチを形成した後にプラグ部形成用ホールを形成する所謂トレンチファーストと呼ばれるプロセスプローを用いてもよい。
【００５６】
なお、本実施形態では、下部電極形成用開口部７ａを環状に形成し、環状の下部電極１２を形成しているが、このような環状の形状に限定するものではなく、例えば格子状のような形状であってもよい。
【００５７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５８】
図９は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。なお、本実施形態における半導体装置の配線形成領域Ｂは、第２の実施形態の配線形成領域Ｂと同一構成なため、ここでの説明は省略する。
【００５９】
本実施形態における半導体装置のＭＩＭキャパシタ形成領域Ａには、半導体基板（図示せず）上に形成された第1の絶縁膜１と、第1の絶縁膜１を貫通して設けられたバリア膜２ａと導電膜３ａからなるコンタクトプラグ４ａと、第１の絶縁膜１上に形成された保護膜５と、保護膜５上に形成された第２の絶縁膜６と、コンタクトプラグ４ａに接続するように保護膜５及び第２の絶縁膜６を部分的に除去して設けられた凹凸形状を有するバリア膜からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成されたバリア膜からなる上部電極１４と、上部電極１４上に形成された第３の絶縁膜１６と、上部電極１４に接続するように第３の絶縁膜１６を貫通して設けられたバリア膜１７ａと導電膜１８ａからなるコンタクトプラグ１９ａとを有している。そして、コンタクトプラグ１９ａが形成されている上部電極１４のコンタクト形成領域は、第２の絶縁膜６上に形成されている保護膜１１上にオーバーラップするように形成されている。これにより、例えばＴａ／ＴａＮの積層膜のようなバリア膜からなる下部電極１２とＡｌ2Ｏ3のような金属酸化膜からなる容量絶縁膜１３とＴｉＮのようなバリア膜からなる上部電極１４とを有するＭＩＭキャパシタ１５を得ることができる。なお、容量絶縁膜としては、ＨｆＡｌＯや他の高誘電体膜を用いてもよい。
【００６０】
この第３の実施形態では、下部電極１２が凹凸形状を有している点で第２の実施形態の下部電極１２とは形状が異なっている。すなわち、第２の実施形態では、図５に示すように、環状に設けられた下部電極１２に取り囲まれた第２の絶縁膜６ａは、他の領域の第２の絶縁膜６と同じ高さであり、第２の絶縁膜６ａ上には、下部電極１２が形成されていない。これに対して、第３の実施形態では、図９に示すように、下部電極形成領域内に残存する第２の絶縁膜６ｂは、他の領域の第２の絶縁膜６よりも高さが低く、第２の絶縁膜６ｂ上にも下部電極１２が形成されている。従って、第３の実施形態の下部電極１２は、第２の実施形態の下部電極１２に比べて表面積が大きくなるため、さらに少ない占有面積で十分な容量を確保することができる。
【００６１】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【００６２】
図１０は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域にはＭＩＭキャパシタ形成領域Ａを示し、右側領域には配線形成領域Ｂを示している。
【００６３】
この第３の実施形態に係る半導体装置の製造方法は、第２の実施形態に係る半導体装置の製造工程のうち、図６（ｂ）に示す工程が図１０に示す工程になる点で異なるが、その他の工程は第２の実施形態に係る半導体装置の製造工程と同様な方法で形成することができる。
【００６４】
すなわち、第３の実施形態の製造方法では図１０に示す工程で、基板上に、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域内に形成されている第２の絶縁膜６を含む領域、及び、配線形成領域Ｂのプラグ部形成用ホール７ｂを含む配線部形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして第２の絶縁膜６を所定の深さまでエッチングして、配線部形成用トレンチ７ｃを形成する。このとき、ＭＩＭキャパシタ形成領域Ａの下部電極形成領域内に形成されている第２の絶縁膜６も同時にエッチングして第２の絶縁膜６ｂを形成する。この第２の絶縁膜６ｂは、他の領域の第２の絶縁膜６の上面よりも高さが低く、配線部形成用トレンチ７ｃ内に残存する第２の絶縁膜６と同程度の高さとなる。
【００６５】
その後、基板上の全面に、Ｔａ／ＴａＮ（積層膜）からなるバリア膜とＣｕ膜からなる導電膜を順次形成し、ＣＭＰ法により第２の絶縁膜６上の不要な導電膜及びバリア膜を除去することにより、図９の下部電極１２と同様な凹凸形状を有するバリア膜とその上に形成された導電膜からなる埋め込み導電部が形成される。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、ＭＩＭキャパシタを有する半導体装置に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】図２（ａ）に示す工程における平面図
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図８】図６（ａ）に示す工程における平面図
【図９】本発明の第３の実施形態に係る半導体装置の構造を示す断面図
【図１０】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【図１２】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００６８】
１ 第１の絶縁膜
２ａ、２ｂ バリア膜
３ａ、３ｂ 導電膜
４ａ コンタクトプラグ
４ｂ 第１層配線
５ 保護膜
６ 第２の絶縁膜
７ａ 下部電極形成用開口部
７ｂ プラグ部形成用ホール
７ｃ 配線部形成用トレンチ
８ａ、８ｂ バリア膜
９ａ、９ｂ 導電膜
１０ａ 埋め込み導電部
１０ｂ 第２層配線
１１ 保護膜
１２ 下部電極
１３ 容量絶縁膜
１４ 上部電極
１５ ＭＩＭキャパシタ
１６ 第３の絶縁膜
１７ａ、１７ｂ バリア膜
１８ａ、１８ｂ 導電膜
１９ａ コンタクトプラグ
１９ｂ 第３層配線
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜内の上部に設けられた配線部と前記絶縁膜内の下部に設けられたプラグ部が一体化形成されたバリア膜と第１の導電膜からなる配線層と、
前記絶縁膜を貫通して形成された開口部内に設けられた前記バリア膜からなる下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第２の導電膜からなる上部電極とを有するＭＩＭキャパシタと
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記下部電極は、凹部形状を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記下部電極は、環状に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記下部電極は、凹凸の形状を有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記バリア膜は、Ｔａ／ＴａＮであることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第２の導電膜は、ＴｉＮであることを特徴とする半導体装置。
【請求項７】
基板上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜に、下部電極形成用の開口部とプラグ部形成用のホールを形成する工程（ｂ）と、
前記絶縁膜の上部に、前記ホールに連結する配線部形成用のトレンチを形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、基板上にバリア膜を形成する工程（ｄ）と、
前記バリア膜上に第１の導電膜を形成する工程（ｅ）と、
前記絶縁膜の上面上の前記第１の導電膜及びバリア膜を除去して、前記開口部内に前記バリア膜及び第１の導電膜からなる埋め込み導電部を形成し、同時に前記ホール及び前記トレンチ内に前記バリア膜及び前記第１の導電膜からなる配線層を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記埋め込み導電部の前記第１の導電膜を選択的に除去し、前記開口部内に前記バリア膜からなる下部電極を形成する工程（ｇ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｈ）と、
前記容量絶縁膜上に第２の導電膜からなる上部電極を形成する工程（ｉ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ｂ）では、下部電極形成領域に前記開口部を環状又は格子状に形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記トレンチを形成するのと同時に、前記下部電極形成領域内に形成されている前記絶縁膜の上部をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜内の上部に設けられた配線部と前記絶縁膜内の下部に設けられたプラグ部が一体化形成されたバリア膜と第１の導電膜からなる配線層と、
前記絶縁膜を貫通して形成された開口部内に設けられた前記バリア膜からなる下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第２の導電膜からなる上部電極とを有するＭＩＭキャパシタと
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記下部電極は、凹部形状を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記下部電極は、環状に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記下部電極は、凹凸の形状を有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記バリア膜は、Ｔａ／ＴａＮであることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第２の導電膜は、ＴｉＮであることを特徴とする半導体装置。
【請求項７】
基板上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜に、下部電極形成用の開口部とプラグ部形成用のホールを形成する工程（ｂ）と、
前記絶縁膜の上部に、前記ホールに連結する配線部形成用のトレンチを形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、基板上にバリア膜を形成する工程（ｄ）と、
前記バリア膜上に第１の導電膜を形成する工程（ｅ）と、
前記絶縁膜の上面上の前記第１の導電膜及びバリア膜を除去して、前記開口部内に前記バリア膜及び第１の導電膜からなる埋め込み導電部を形成し、同時に前記ホール及び前記トレンチ内に前記バリア膜及び前記第１の導電膜からなる配線層を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記埋め込み導電部の前記第１の導電膜を選択的に除去し、前記開口部内に前記バリア膜からなる下部電極を形成する工程（ｇ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｈ）と、
前記容量絶縁膜上に第２の導電膜からなる上部電極を形成する工程（ｉ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ｂ）では、下部電極形成領域に前記開口部を環状又は格子状に形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記トレンチを形成するのと同時に、前記下部電極形成領域内に形成されている前記絶縁膜の上部をエッチングすることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１９３７９（Ｐ２００６−１９３７９Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９３６７２（Ｐ２００４−１９３６７２）
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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