半導体装置
【課題】比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、を具備することを特徴とする半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、を具備することを特徴とする半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力膜を用いたひずみシリコン技術を適用した半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）のソース・ドレイン領域上に形成されたシリコン窒化膜からなる第１種内部応力膜と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に形成されたＴＥＯＳ（Tetraethoxysilane）膜からなる第２種内部応力膜とを備えた半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置によれば、第１種内部応力膜により、ｎチャネル型ＭＩＳＦＥＴのチャネル領域において電子の移動方向に引張応力が生じて電子の移動度が高められ、また、第２種内部応力膜により、ｐチャネル型ＭＩＳＦＥＴのチャネル領域において正孔の移動方向に圧縮応力が生じて正孔の移動度が高められる。
【０００４】
しかし、この半導体装置によると、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域において、応力膜を作り分けることが必須となるため、製造工程が複雑化するという問題がある。
【０００５】
また、従来の半導体装置として、半導体基板に形成された素子分離領域の間に設けられる素子領域と、素子領域に形成されるゲート電極、ソース領域、およびドレイン領域と、ゲート電極を被覆するため素子領域および素子分離領域の上に形成される絶縁膜と、素子領域におけるソース領域およびドレイン領域と各々導通するため絶縁膜を貫通して設けられるコンタクトホール電極と、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に絶縁膜を貫通して設けられるダミーコンタクトとを備えた半導体装置が知られている（例えば、特許文献２参照）。
【０００６】
この半導体装置によれば、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に、絶縁膜を貫通した状態でダミーコンタクトが設けられることから、ゲート電極を中心とした周辺に絶縁膜を貫通するコンタクトホールがほぼ均等に配置されるようになり、絶縁膜からチャネルへかかる応力の均一化によって素子の特性を安定させることができる。
【０００７】
しかし、この半導体装置によると、ダミーコンタクトの形成が応力の均一化を目的としているため、ときには、チャネル領域における電荷移動度を向上させる方向の応力まで減らしてしまうおそれがある。
【特許文献１】特開２００５−５６３３号公報
【特許文献２】特開２００４−３４２７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、を具備することを特徴とする半導体装置を提供する。
【発明の効果】
【００１０】
本発明によれば、比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２は、図１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図、図３は、図１の鎖線Ｂ−Ｂ'における切断面を図中の矢印の方向に見た断面図である。
【００１２】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、素子分離領域１５上に形成されたダミーコンタクト１７と、を有して概略構成される。
【００１３】
半導体基板１０は、｛１００｝面を主面とするシリコン基板等を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。また、半導体基板１０がｎ型半導体基板である場合は、ｎ型ウェル１１は無くてもよい。
【００１４】
ゲート構造１２は、図示しないが、ゲート電極、ゲート絶縁膜、ゲート側壁等から構成される。
【００１５】
ソース・ドレイン領域１３は、例えば、半導体基板１０内のｎ型ウェル１１の表面からＢ、ＢＦ２等のｐ型不純物イオンを注入することにより形成される。
【００１６】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表す。
【００１７】
素子分離領域１５は、絶縁性を有し、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる。
【００１８】
ソース・ドレインコンタクト１６は、層間絶縁膜１９上にある配線（図示せず）等とソース・ドレイン領域１３を導通するものであり、例えば、Ｗ等の金属を用いることができる。
【００１９】
ダミーコンタクト１７は、素子分離領域１５上に形成されており、部材間を導通するコンタクトとしての機能は有していない。ダミーコンタクト１７は、ソース・ドレインコンタクト１６と同じ材料を用いて、ソース・ドレインコンタクト１６と同じ工程で同時に形成することができる。
【００２０】
圧縮応力膜１８は、例えば、プラズマＣＶＤ装置を用いて形成した窒化シリコン膜からなる。プラズマＣＶＤ装置の運転条件により、窒化シリコン膜をチャネル領域１４に半導体基板１０に平行な方向の圧縮応力を与えるような膜質に形成することができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化シリコン膜の組成ＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定し、チャネル領域１４に圧縮応力を与えるような膜質に形成する。また、コンタクト形成時のエッチングストップ膜として用いることができる。
【００２１】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００２２】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【００２３】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に、応力の発生源である圧縮応力膜１８を貫いて形成されるため、チャネル方向に垂直な方向の応力を緩和する。
【００２４】
図１中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００２５】
ダミーコンタクト１７はチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【００２６】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１、および図２において示す位置や数に限られない。
【００２７】
（第１の実施の形態の効果）
この第１の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に加わる、チャネル方向に垂直な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【００２８】
また、第１の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域にダミーコンタクト１７を形成する構成であればよい。
【００２９】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、ダミーコンタクト１７を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【００３０】
なお、本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が半導体基板の＜１１０＞軸方向に平行である場合について説明したが、チャネル方向が半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域におけるチャネル領域の場合は、チャネル方向に平行な方向の応力、および垂直な方向の応力がチャネル領域を内側に圧縮する方向に加わると、電荷移動度が向上する。
【００３１】
また、チャネル方向が半導体基板の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域におけるチャネル領域、および＜１００＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域におけるチャネル領域の場合は、チャネル方向に平行な方向の応力、および垂直な方向の応力がチャネル領域を外側に引っ張る方向に加わると、電荷移動度が向上する。
【００３２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第１の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第１の実施の形態と同様の点については、説明を省略する。
【００３３】
図４は、本発明の第２の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図５は、図４の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【００３４】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【００３５】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００３６】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００３７】
半導体基板１０は、例えば、シリコン基板を用いることができる。なお、半導体基板１０がｎ型半導体基板である場合は、ｎ型ウェル１１は無くてもよく、ｐ型半導体基板である場合は、ｐ型ウェル２０は無くてもよい。
【００３８】
ゲート構造１２は、図示しないが、ゲート電極、ゲート絶縁膜、ゲート側壁等から構成される。図４、および図５においては、ゲート構造１２は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において共通に用いられるものとして示されているが、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３においてそれぞれ独立に形成される構成であってもよい。
【００３９】
ソース・ドレイン領域１３ａは、例えば、半導体基板１０内のｎ型ウェル１１の表面からＢ、ＢＦ２等のｐ型不純物イオンを注入することにより形成される。
【００４０】
ソース・ドレイン領域１３ｂは、例えば、半導体基板１０内のｐ型ウェル２０の表面からＡｓ、Ｐ等のｎ型不純物イオンを注入することにより形成される。
【００４１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。なお、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００４２】
素子分離領域１５は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる。
【００４３】
ソース・ドレインコンタクト１６ａ、１６ｂは、層間絶縁膜１９上にある配線等とソース・ドレイン領域１３ａ、１３ｂを導通するものであり、例えば、Ｗ等の金属を用いることができる。
【００４４】
ダミーコンタクト１７は、絶縁材料からなる素子分離領域１５上に形成されており、部材間を導通するコンタクトとしての機能は有していない。ダミーコンタクト１７は、ソース・ドレインコンタクト１６ａ、１６ｂと同じ材料を用いて、ソース・ドレインコンタクト１６ａ、１６ｂと同じ工程で同時に形成することができる。
【００４５】
引張応力膜２１は、例えば、プラズマＣＶＤ装置を用いて形成した窒化シリコン膜からなる。プラズマＣＶＤ装置の運転条件により、窒化シリコン膜をチャネル領域１４ａ、１４ｂに半導体基板１０に平行な方向の引張応力を与えるような膜質に形成することができる。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、窒化シリコン膜の組成ＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定し、チャネル領域１４ａ、１４ｂに引張応力を与えるような膜質に形成する。また、コンタクト形成時のエッチングストップ膜として用いることができる。
【００４６】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００４７】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００４８】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷移動度は低下する。
【００４９】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａと隣接する領域付近に、引張応力膜２１を貫いて形成されるため、チャネル領域１４ａに加わる応力を緩和する。
【００５０】
図４中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれダミーコンタクト１７が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。
【００５１】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【００５２】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００５３】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａまたはチャネル領域１４ａと隣接する領域付近に形成されるものであれば、図４において示す位置や数に限られない。例えば、素子分離領域１５上の、ソース・ドレイン領域１３ａおよびチャネル領域１４ａとチャネル方向と垂直な方向に隣接する領域付近にのみ形成されるものであってもよい。
【００５４】
（第２の実施の形態の効果）
この第２の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａに加わる引張応力をダミーコンタクト１７により緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００５５】
また、第２の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａ、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂ周辺にダミーコンタクト１７を形成し、電荷移動度の低下を緩和する。
【００５６】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行である点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略する。
【００５７】
図６は、本発明の第３の実施の形態に係る半導体装置の基板表面を示す上面図である。
【００５８】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【００５９】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００６０】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００６１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００６２】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００６３】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００６４】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度は低下する。
【００６５】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に、応力の発生源である引張応力膜２１を貫いて形成されるため、チャネル方向に平行な方向の応力を緩和する。
【００６６】
図６中の応力ベクトルＦ１１、およびＦ２は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に平行な応力を表す。
【００６７】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【００６８】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行な方向の応力を緩和するため、応力ベクトルＦ１１の大きさは、応力ベクトルＦ１０よりも小さくなっている。なお、応力ベクトルＦ２は、ダミーコンタクト１７が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に垂直な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００６９】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に形成されるものであれば、図６において示す位置や数に限られない。
【００７０】
（第３の実施の形態の効果）
この第３の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００７１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略する。
【００７２】
図７は、本発明の第４の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図８は、図７の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【００７３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【００７４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００７５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００７６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００７７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００７８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００７９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【００８０】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【００８１】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に、応力の発生源である引張応力膜２１を貫いて形成されるため、チャネル方向に垂直な方向の応力を緩和する。
【００８２】
図７中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００８３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【００８４】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ダミーコンタクト１７が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００８５】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図７において示す位置や数に限られない。
【００８６】
（第４の実施の形態の効果）
この第４の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００８７】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ダミーコンタクトの代わりに応力膜除去部が形成される点において第１の実施の形態と異なる。なお、材料や他の部分の構成等、第１の実施の形態と同様の点については、説明を省略する。
【００８８】
図９は、本発明の第５の実施の形態に係る半導体装置１の基板表面を示す上面図である。また、図１０は、図９の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図、図１１は、図９の鎖線Ｂ−Ｂ'における切断面を図中の矢印の方向に見た断面図である。
【００８９】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う、応力膜除去部２２を有する圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、を有して概略構成される。
【００９０】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００９１】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４のチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００９２】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【００９３】
応力膜除去部２２は、リソグラフィ法等を用いて圧縮応力膜１８に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である圧縮応力膜１８が除去されているため、チャネル方向に垂直な方向の応力が緩和される。
【００９４】
図９中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、応力膜除去部２２が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００９５】
応力膜除去部２２はチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【００９６】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図９、図１０、および図１１において示す位置や数に限られない。
【００９７】
（第５の実施の形態の効果）
この第５の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に加わる、チャネル方向に垂直な方向の応力を応力膜除去部２２により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【００９８】
また、第５の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域に応力膜除去部２２を形成する構成であればよい。
【００９９】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、応力膜除去部２２を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【０１００】
〔第６の実施の形態〕
本発明の第６の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第５の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第５の実施の形態と同様の点については、説明を省略する。
【０１０１】
図１２は、本発明の第６の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１３は、図１２の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１０２】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されいる。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【０１０３】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１０４】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１０５】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０１０６】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１０７】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１０８】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷移動度は低下する。
【０１０９】
応力膜除去部２２は、リソグラフィ法等を用いて引張応力膜２１に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａと隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である引張応力膜２１が除去されているため、チャネル領域１４ａに加えられる引張応力が緩和される。
【０１１０】
図１２中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれ応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【０１１１】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１１２】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１１３】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３ａまたはチャネル領域１４ａと隣接する領域付近に形成されるものであれば、図１２、および図１３において示す位置や数に限られない。例えば、素子分離領域１５上の、ソース・ドレイン領域１３ａおよびチャネル領域１４ａとチャネル方向と垂直な方向に隣接する領域付近にのみ形成されるものであってもよい。
【０１１４】
（第６の実施の形態の効果）
この第６の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる引張応力を応力膜除去部２２により緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１１５】
また、第６の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂ周辺に応力膜除去部２２を形成し、電荷移動度の低下を緩和する。
【０１１６】
〔第７の実施の形態〕
本発明の第７の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行である点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略する。
【０１１７】
図１４は、本発明の第７の実施の形態に係る半導体装置の基板表面を示す上面図である。
【０１１８】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【０１１９】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１２０】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１２１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１２２】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１２３】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１２４】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度は低下する。
【０１２５】
応力膜除去部２２は、リソグラフィ法等を用いて引張応力膜２１に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である引張応力膜２１が除去されているため、チャネル方向に平行な方向の応力が緩和される。
【０１２６】
図１４中の応力ベクトルＦ１１、およびＦ２は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力を表す。
【０１２７】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【０１２８】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行な方向の応力を緩和するため、応力ベクトルＦ１１の大きさは、応力ベクトルＦ１０よりも小さくなっている。なお、応力ベクトルＦ２は、応力膜除去部２２が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に垂直な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１２９】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３とチャネル方向に平行な方向に隣接する領域付近に形成されるものであれば、図１４において示す位置や数に限られない。
【０１３０】
（第７の実施の形態の効果）
この第７の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力を応力膜除去部２２により緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１３１】
〔第８の実施の形態〕
本発明の第８の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略する。
【０１３２】
図１５は、本発明の第８の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１６は、図１５の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１３３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【０１３４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１３５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１３６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１３７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１３８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１３９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【０１４０】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【０１４１】
応力膜除去部２２は、リソグラフィ法等を用いて圧縮応力膜１８に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である圧縮応力膜１８が除去されているため、チャネル方向に垂直な方向の応力が緩和される。
【０１４２】
図１５中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に垂直な応力を表す。
【０１４３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１４４】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、およびチャネル方向に垂直な応力と、ほとんど大きさが変わらない。
【０１４５】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１５において示す位置や数に限られない。
【０１４６】
（第８の実施の形態の効果）
この第８の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力を応力膜除去部２２により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１４７】
〔第９の実施の形態〕
本発明の第９の実施の形態は、ダミーコンタクトの代わりにウェルコンタクトが形成される点において第１の実施の形態と異なる。なお、材料や他の部分の構成等、第１の実施の形態と同様の点については、説明を省略する。
【０１４８】
図１７は、本発明の第９の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１８は、図１７の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１４９】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、ｎ型ウェル１１上に形成されたウェルコンタクト２３と、を有して概略構成される。
【０１５０】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１５１】
ウェルコンタクト２３は、層間絶縁膜１９上にある配線等とソース・ドレイン領域１３を導通するものであり、ソース・ドレインコンタクト１６と同じ材料を用いて、ソース・ドレインコンタクト１６と同じ工程で同時に形成することができる。
【０１５２】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１５３】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【０１５４】
ウェルコンタクト２３は、ｎ型ウェル１１上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３は、応力の発生源である圧縮応力膜１８を貫いて形成されているため、チャネル方向に垂直な方向の応力が緩和される。
【０１５５】
図１７中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【０１５６】
ウェルコンタクト２３はチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３の周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。また、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【０１５７】
なお、ウェルコンタクト２３は、ｎ型ウェル１１上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１７、および図１８において示す位置や数に限られない。例えば、図１７および図１８においては、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域の片側にウェルコンタクト２３が形成されているが、両側に形成される構成であってもよい。また、ウェルコンタクト２３の数が多いほど、効果的に応力を緩和することができる。例えば、隣接するウェルコンタクト２３間のスペースを０．０７μｍ以下とすることができる。
【０１５８】
（第９の実施の形態の効果）
この第９の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に加わる、チャネル方向に垂直な方向のウェルコンタクト２３の周辺における応力をウェルコンタクト２３により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【０１５９】
また、第９の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域にウェルコンタクト２３を形成する構成であればよい。
【０１６０】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、ウェルコンタクト２３を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【０１６１】
〔第１０の実施の形態〕
本発明の第１０の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第９の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第７の実施の形態と同様の点については、説明を省略する。
【０１６２】
図１９は、本発明の第１０の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２０は、図１９の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１６３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されいる。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【０１６４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ｎ型ウェル１１上にはウェルコンタクト２３ａが形成される。
【０１６５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂ、ｐ型ウェル２０上にはウェルコンタクト２３ｂが形成される。
【０１６６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０１６７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１６８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１６９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂの電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａの電荷移動度は低下する。
【０１７０】
ウェルコンタクト２３ａは、ｎ型ウェル１１上の、例えば、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成される。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の、例えば、ソース・ドレイン領域１３ｂ、またはチャネル領域１４ｂとチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３ａ、２３ｂは、応力の発生源である圧縮応力膜１８を貫いて形成される。
【０１７１】
ここで、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。また、チャネル領域１４ｂへ加わる応力の緩和を少なくするために、ウェルコンタクト２３ｂをなるべくチャネル領域１４ｂから離れた位置に形成してもよい。
【０１７２】
図１９中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３ａのコンタクト数が少ない場合に発生するチャネル方向に垂直な応力を表す。
【０１７３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１７４】
ウェルコンタクト２３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３ａ周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ウェルコンタクト２３ａのコンタクト数が少ない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれウェルコンタクト２３ａのコンタクト数が少ない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１７５】
なお、ウェルコンタクト２３ａ、２３ｂは、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるものであれば、図１９、および図２０において示す位置や数に限られない。例えば、隣接するウェルコンタクト２３ａ間のスペースを０．０７μｍ以下、隣接するウェルコンタクト２３ｂ間のスペースを０．２０μｍ以上とすることができる。
【０１７６】
（第１０の実施の形態の効果）
この第１０の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わるウェルコンタクト２３ａ周辺における引張応力をウェルコンタクト２３ａにより緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１７７】
また、第１０の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ウェル１１上のウェルコンタクト２３ａは少なく、ｐ型ウェル２０上のウェルコンタクト２３ｂは多く形成し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の低下を緩和する。
【０１７８】
また、第３の実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２およびｎ型ＭＩＳＦＥＴ領域３のチャネル方向が＜１１０＞軸方向に平行であり、引張応力膜２１によりチャネル領域１４ａ、１４ｂに応力を加える場合は、ｎ型ウェル１１上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近にウェルコンタクト２３ａを多く形成する。それにより、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力を緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和する。
【０１７９】
〔第１１の実施の形態〕
本発明の第１１の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第１０の実施の形態と異なる。なお、第１０の実施の形態と同様の点については、説明を省略する。
【０１８０】
図２１は、本発明の第１１の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２２は、図２１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１８１】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【０１８２】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ｎ型ウェル１１上にはウェルコンタクト２３ａが形成される。
【０１８３】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂ、ｐ型ウェル２０上にはウェルコンタクト２３ｂが形成される。
【０１８４】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１８５】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１８６】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１８７】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【０１８８】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【０１８９】
ウェルコンタクト２３ａは、ｎ型ウェル１１上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成される。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の、例えば、ソース・ドレイン領域１３ｂ、またはチャネル領域１４ｂとチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３ａ、２３ｂは、応力の発生源である圧縮応力膜１８を貫いて形成される。
【０１９０】
ここで、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。また、チャネル領域１４ｂへ加わる応力の緩和を少なくするために、ウェルコンタクト２３ｂをなるべくチャネル領域１４ｂから離れた位置に形成してもよい。
【０１９１】
図２１中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３ａのコンタクト数が少ない場合に発生するチャネル方向に垂直な応力を表す。
【０１９２】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１９３】
ウェルコンタクト２３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３ａ周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ウェルコンタクト２３ａのコンタクト数が少ない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれウェルコンタクト２３ａのコンタクト数が少ない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１９４】
なお、ウェルコンタクト２３ａは、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成され、かつ、ウェルコンタクト２３ｂよりも多く形成されるものであれば、図２１、および図２２において示す位置や数に限られない。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の如何なる位置に形成されてもよい。
【０１９５】
（第１１の実施の形態の効果）
この第１１の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力をウェルコンタクト２３ａにより緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１９６】
〔第１２の実施の形態〕
本発明の第１２の実施の形態は、ダミーコンタクトを形成する代わりにソース・ドレインコンタクトの数を増やすという点において第２の実施の形態と異なる。なお、材料や他の部分の構成等、第２の実施の形態と同様の点については、説明を省略する。
【０１９７】
図２３は、本発明の第１２の実施の形態に係る半導体装置の基板表面を示す上面図である。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【０１９８】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａが形成される。
【０１９９】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０２００】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０２０１】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０２０２】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０２０３】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂの電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａの電荷移動度は低下する。
【０２０４】
ソース・ドレインコンタクト１６ａ、１６ｂは、応力の発生源である引張応力膜２１を貫いて形成される。ここで、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは多く、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。
【０２０５】
図２３中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれ応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。
【０２０６】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０２０７】
ソース・ドレイン領域１３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれソース・ドレイン領域１３ａが形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０２０８】
なお、ソース・ドレインコンタクト１６ａ、１６ｂは、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは多く、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは少なく形成されるものであれば、図２３において示す位置や数に限られない。例えば、隣接するソース・ドレインコンタクト１６ａ間のスペースを０．０７μｍ以下、隣接するソース・ドレインコンタクト１６ｂ間のスペースを０．２０μｍ以上とすることができる。
【０２０９】
（第１２の実施の形態の効果）
この第１２の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる引張応力をソース・ドレインコンタクト１６ａにより緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０２１０】
また、第１２の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは少なく、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは多く形成し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の低下を緩和する。
【０２１１】
〔他の実施の形態〕
なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、各ＭＩＳＦＥＴのチャネル方向と半導体基板の方向の関係は、上記各実施の形態において示したものに限られない。また、上記各実施の形態における半導体基板の面方位、および軸方向は、記載された数値と厳密に一致しなくてもよく、例えば、±１０°以下のずれは、本発明の適用範囲に含めるものとする。
【０２１２】
また、発明の趣旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【０２１３】
また、本発明は以下の構成を有する半導体装置の製造方法においても特徴を有する。
（１） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、そのチャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴであり、
前記応力膜は、前記チャネル領域に圧縮応力を加え、
前記応力緩和構造は、前記ソース・ドレイン領域とチャネル方向に垂直な方向に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（２） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に垂直に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（３） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に圧縮応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にに隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（４） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴの前記チャネル領域に圧縮応力、前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に垂直に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（５） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に平行に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
【図面の簡単な説明】
【０２１４】
【図１】本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の上面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第３の実施の形態に係る半導体装置の上面図である。
【図７】本発明の第４の実施の形態に係る半導体装置の上面図である。
【図８】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図９】本発明の第５の実施の形態に係る半導体装置の上面図である。
【図１０】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１１】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１２】本発明の第６の実施の形態に係る半導体装置の上面図である。
【図１３】本発明の第６の実施の形態に係る半導体装置の断面図である。
【図１４】本発明の第７の実施の形態に係る半導体装置の上面図である。
【図１５】本発明の第８の実施の形態に係る半導体装置の上面図である。
【図１６】本発明の第８の実施の形態に係る半導体装置の断面図である。
【図１７】本発明の第９の実施の形態に係る半導体装置の上面図である。
【図１８】本発明の第９の実施の形態に係る半導体装置の断面図である。
【図１９】本発明の第１０の実施の形態に係る半導体装置の上面図である。
【図２０】本発明の第１０の実施の形態に係る半導体装置の断面図である。
【図２１】本発明の第１１の実施の形態に係る半導体装置の上面図である。
【図２２】本発明の第１１の実施の形態に係る半導体装置の断面図である。
【図２３】本発明の第１２の実施の形態に係る半導体装置の上面図である。
【符号の説明】
【０２１５】
１ 半導体装置
２ ｐ型ＭＩＳＦＥＴ領域
３ ｎ型ＭＩＳＦＥＴ領域
１０ 半導体基板
１１ ｎ型ウェル
１２ ゲート構造
１３、１３ａ、１３ｂ ソース・ドレイン領域
１４、１４ａ、１４ｂ チャネル領域
１５ 素子分離領域
１６、１６ａ、１６ｂ ソース・ドレインコンタクト
１７ ダミーコンタクト
１８ 圧縮応力膜
１９ 層間絶縁膜
２０ ｐ型ウェル
２１ 引張応力膜
２２ 応力膜除去部
２３、２３ａ、２３ｂ ウェルコンタクト
【技術分野】
【０００１】
本発明は、応力膜を用いたひずみシリコン技術を適用した半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）のソース・ドレイン領域上に形成されたシリコン窒化膜からなる第１種内部応力膜と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に形成されたＴＥＯＳ（Tetraethoxysilane）膜からなる第２種内部応力膜とを備えた半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置によれば、第１種内部応力膜により、ｎチャネル型ＭＩＳＦＥＴのチャネル領域において電子の移動方向に引張応力が生じて電子の移動度が高められ、また、第２種内部応力膜により、ｐチャネル型ＭＩＳＦＥＴのチャネル領域において正孔の移動方向に圧縮応力が生じて正孔の移動度が高められる。
【０００４】
しかし、この半導体装置によると、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域において、応力膜を作り分けることが必須となるため、製造工程が複雑化するという問題がある。
【０００５】
また、従来の半導体装置として、半導体基板に形成された素子分離領域の間に設けられる素子領域と、素子領域に形成されるゲート電極、ソース領域、およびドレイン領域と、ゲート電極を被覆するため素子領域および素子分離領域の上に形成される絶縁膜と、素子領域におけるソース領域およびドレイン領域と各々導通するため絶縁膜を貫通して設けられるコンタクトホール電極と、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に絶縁膜を貫通して設けられるダミーコンタクトとを備えた半導体装置が知られている（例えば、特許文献２参照）。
【０００６】
この半導体装置によれば、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に、絶縁膜を貫通した状態でダミーコンタクトが設けられることから、ゲート電極を中心とした周辺に絶縁膜を貫通するコンタクトホールがほぼ均等に配置されるようになり、絶縁膜からチャネルへかかる応力の均一化によって素子の特性を安定させることができる。
【０００７】
しかし、この半導体装置によると、ダミーコンタクトの形成が応力の均一化を目的としているため、ときには、チャネル領域における電荷移動度を向上させる方向の応力まで減らしてしまうおそれがある。
【特許文献１】特開２００５−５６３３号公報
【特許文献２】特開２００４−３４２７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、を具備することを特徴とする半導体装置を提供する。
【発明の効果】
【００１０】
本発明によれば、比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２は、図１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図、図３は、図１の鎖線Ｂ−Ｂ'における切断面を図中の矢印の方向に見た断面図である。
【００１２】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、素子分離領域１５上に形成されたダミーコンタクト１７と、を有して概略構成される。
【００１３】
半導体基板１０は、｛１００｝面を主面とするシリコン基板等を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。また、半導体基板１０がｎ型半導体基板である場合は、ｎ型ウェル１１は無くてもよい。
【００１４】
ゲート構造１２は、図示しないが、ゲート電極、ゲート絶縁膜、ゲート側壁等から構成される。
【００１５】
ソース・ドレイン領域１３は、例えば、半導体基板１０内のｎ型ウェル１１の表面からＢ、ＢＦ２等のｐ型不純物イオンを注入することにより形成される。
【００１６】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表す。
【００１７】
素子分離領域１５は、絶縁性を有し、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる。
【００１８】
ソース・ドレインコンタクト１６は、層間絶縁膜１９上にある配線（図示せず）等とソース・ドレイン領域１３を導通するものであり、例えば、Ｗ等の金属を用いることができる。
【００１９】
ダミーコンタクト１７は、素子分離領域１５上に形成されており、部材間を導通するコンタクトとしての機能は有していない。ダミーコンタクト１７は、ソース・ドレインコンタクト１６と同じ材料を用いて、ソース・ドレインコンタクト１６と同じ工程で同時に形成することができる。
【００２０】
圧縮応力膜１８は、例えば、プラズマＣＶＤ装置を用いて形成した窒化シリコン膜からなる。プラズマＣＶＤ装置の運転条件により、窒化シリコン膜をチャネル領域１４に半導体基板１０に平行な方向の圧縮応力を与えるような膜質に形成することができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化シリコン膜の組成ＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定し、チャネル領域１４に圧縮応力を与えるような膜質に形成する。また、コンタクト形成時のエッチングストップ膜として用いることができる。
【００２１】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００２２】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【００２３】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に、応力の発生源である圧縮応力膜１８を貫いて形成されるため、チャネル方向に垂直な方向の応力を緩和する。
【００２４】
図１中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００２５】
ダミーコンタクト１７はチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【００２６】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１、および図２において示す位置や数に限られない。
【００２７】
（第１の実施の形態の効果）
この第１の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に加わる、チャネル方向に垂直な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【００２８】
また、第１の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域にダミーコンタクト１７を形成する構成であればよい。
【００２９】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、ダミーコンタクト１７を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【００３０】
なお、本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が半導体基板の＜１１０＞軸方向に平行である場合について説明したが、チャネル方向が半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域におけるチャネル領域の場合は、チャネル方向に平行な方向の応力、および垂直な方向の応力がチャネル領域を内側に圧縮する方向に加わると、電荷移動度が向上する。
【００３１】
また、チャネル方向が半導体基板の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域におけるチャネル領域、および＜１００＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域におけるチャネル領域の場合は、チャネル方向に平行な方向の応力、および垂直な方向の応力がチャネル領域を外側に引っ張る方向に加わると、電荷移動度が向上する。
【００３２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第１の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第１の実施の形態と同様の点については、説明を省略する。
【００３３】
図４は、本発明の第２の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図５は、図４の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【００３４】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【００３５】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００３６】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００３７】
半導体基板１０は、例えば、シリコン基板を用いることができる。なお、半導体基板１０がｎ型半導体基板である場合は、ｎ型ウェル１１は無くてもよく、ｐ型半導体基板である場合は、ｐ型ウェル２０は無くてもよい。
【００３８】
ゲート構造１２は、図示しないが、ゲート電極、ゲート絶縁膜、ゲート側壁等から構成される。図４、および図５においては、ゲート構造１２は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において共通に用いられるものとして示されているが、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３においてそれぞれ独立に形成される構成であってもよい。
【００３９】
ソース・ドレイン領域１３ａは、例えば、半導体基板１０内のｎ型ウェル１１の表面からＢ、ＢＦ２等のｐ型不純物イオンを注入することにより形成される。
【００４０】
ソース・ドレイン領域１３ｂは、例えば、半導体基板１０内のｐ型ウェル２０の表面からＡｓ、Ｐ等のｎ型不純物イオンを注入することにより形成される。
【００４１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。なお、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００４２】
素子分離領域１５は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる。
【００４３】
ソース・ドレインコンタクト１６ａ、１６ｂは、層間絶縁膜１９上にある配線等とソース・ドレイン領域１３ａ、１３ｂを導通するものであり、例えば、Ｗ等の金属を用いることができる。
【００４４】
ダミーコンタクト１７は、絶縁材料からなる素子分離領域１５上に形成されており、部材間を導通するコンタクトとしての機能は有していない。ダミーコンタクト１７は、ソース・ドレインコンタクト１６ａ、１６ｂと同じ材料を用いて、ソース・ドレインコンタクト１６ａ、１６ｂと同じ工程で同時に形成することができる。
【００４５】
引張応力膜２１は、例えば、プラズマＣＶＤ装置を用いて形成した窒化シリコン膜からなる。プラズマＣＶＤ装置の運転条件により、窒化シリコン膜をチャネル領域１４ａ、１４ｂに半導体基板１０に平行な方向の引張応力を与えるような膜質に形成することができる。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、窒化シリコン膜の組成ＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定し、チャネル領域１４ａ、１４ｂに引張応力を与えるような膜質に形成する。また、コンタクト形成時のエッチングストップ膜として用いることができる。
【００４６】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００４７】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００４８】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷移動度は低下する。
【００４９】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａと隣接する領域付近に、引張応力膜２１を貫いて形成されるため、チャネル領域１４ａに加わる応力を緩和する。
【００５０】
図４中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれダミーコンタクト１７が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。
【００５１】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【００５２】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００５３】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａまたはチャネル領域１４ａと隣接する領域付近に形成されるものであれば、図４において示す位置や数に限られない。例えば、素子分離領域１５上の、ソース・ドレイン領域１３ａおよびチャネル領域１４ａとチャネル方向と垂直な方向に隣接する領域付近にのみ形成されるものであってもよい。
【００５４】
（第２の実施の形態の効果）
この第２の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａに加わる引張応力をダミーコンタクト１７により緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００５５】
また、第２の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａ、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂ周辺にダミーコンタクト１７を形成し、電荷移動度の低下を緩和する。
【００５６】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行である点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略する。
【００５７】
図６は、本発明の第３の実施の形態に係る半導体装置の基板表面を示す上面図である。
【００５８】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【００５９】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００６０】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００６１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００６２】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００６３】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００６４】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度は低下する。
【００６５】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に、応力の発生源である引張応力膜２１を貫いて形成されるため、チャネル方向に平行な方向の応力を緩和する。
【００６６】
図６中の応力ベクトルＦ１１、およびＦ２は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に平行な応力を表す。
【００６７】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【００６８】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行な方向の応力を緩和するため、応力ベクトルＦ１１の大きさは、応力ベクトルＦ１０よりも小さくなっている。なお、応力ベクトルＦ２は、ダミーコンタクト１７が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に垂直な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００６９】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に形成されるものであれば、図６において示す位置や数に限られない。
【００７０】
（第３の実施の形態の効果）
この第３の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００７１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略する。
【００７２】
図７は、本発明の第４の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図８は、図７の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【００７３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【００７４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上にはダミーコンタクト１７が形成される。
【００７５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【００７６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００７７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００７８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００７９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【００８０】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【００８１】
ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に、応力の発生源である引張応力膜２１を貫いて形成されるため、チャネル方向に垂直な方向の応力を緩和する。
【００８２】
図７中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ダミーコンタクト１７が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００８３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【００８４】
ダミーコンタクト１７は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ダミーコンタクト１７が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれダミーコンタクト１７が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【００８５】
なお、ダミーコンタクト１７は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図７において示す位置や数に限られない。
【００８６】
（第４の実施の形態の効果）
この第４の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力をダミーコンタクト１７により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【００８７】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ダミーコンタクトの代わりに応力膜除去部が形成される点において第１の実施の形態と異なる。なお、材料や他の部分の構成等、第１の実施の形態と同様の点については、説明を省略する。
【００８８】
図９は、本発明の第５の実施の形態に係る半導体装置１の基板表面を示す上面図である。また、図１０は、図９の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図、図１１は、図９の鎖線Ｂ−Ｂ'における切断面を図中の矢印の方向に見た断面図である。
【００８９】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う、応力膜除去部２２を有する圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、を有して概略構成される。
【００９０】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【００９１】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４のチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【００９２】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【００９３】
応力膜除去部２２は、リソグラフィ法等を用いて圧縮応力膜１８に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である圧縮応力膜１８が除去されているため、チャネル方向に垂直な方向の応力が緩和される。
【００９４】
図９中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、応力膜除去部２２が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【００９５】
応力膜除去部２２はチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【００９６】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図９、図１０、および図１１において示す位置や数に限られない。
【００９７】
（第５の実施の形態の効果）
この第５の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に加わる、チャネル方向に垂直な方向の応力を応力膜除去部２２により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【００９８】
また、第５の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域に応力膜除去部２２を形成する構成であればよい。
【００９９】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、応力膜除去部２２を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【０１００】
〔第６の実施の形態〕
本発明の第６の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第５の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第５の実施の形態と同様の点については、説明を省略する。
【０１０１】
図１２は、本発明の第６の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１３は、図１２の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１０２】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されいる。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【０１０３】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１０４】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１０５】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０１０６】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１０７】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１０８】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷移動度は低下する。
【０１０９】
応力膜除去部２２は、リソグラフィ法等を用いて引張応力膜２１に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａと隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である引張応力膜２１が除去されているため、チャネル領域１４ａに加えられる引張応力が緩和される。
【０１１０】
図１２中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれ応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【０１１１】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１１２】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１１３】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３ａまたはチャネル領域１４ａと隣接する領域付近に形成されるものであれば、図１２、および図１３において示す位置や数に限られない。例えば、素子分離領域１５上の、ソース・ドレイン領域１３ａおよびチャネル領域１４ａとチャネル方向と垂直な方向に隣接する領域付近にのみ形成されるものであってもよい。
【０１１４】
（第６の実施の形態の効果）
この第６の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる引張応力を応力膜除去部２２により緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１１５】
また、第６の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂ周辺に応力膜除去部２２を形成し、電荷移動度の低下を緩和する。
【０１１６】
〔第７の実施の形態〕
本発明の第７の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行である点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略する。
【０１１７】
図１４は、本発明の第７の実施の形態に係る半導体装置の基板表面を示す上面図である。
【０１１８】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されている。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【０１１９】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１２０】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１２１】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１２２】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１２３】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１２４】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度は低下する。
【０１２５】
応力膜除去部２２は、リソグラフィ法等を用いて引張応力膜２１に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である引張応力膜２１が除去されているため、チャネル方向に平行な方向の応力が緩和される。
【０１２６】
図１４中の応力ベクトルＦ１１、およびＦ２は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力を表す。
【０１２７】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。
【０１２８】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行な方向の応力を緩和するため、応力ベクトルＦ１１の大きさは、応力ベクトルＦ１０よりも小さくなっている。なお、応力ベクトルＦ２は、応力膜除去部２２が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に垂直な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１２９】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３とチャネル方向に平行な方向に隣接する領域付近に形成されるものであれば、図１４において示す位置や数に限られない。
【０１３０】
（第７の実施の形態の効果）
この第７の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力を応力膜除去部２２により緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１３１】
〔第８の実施の形態〕
本発明の第８の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略する。
【０１３２】
図１５は、本発明の第８の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１６は、図１５の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１３３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【０１３４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ソース・ドレイン領域１３ａ周辺の素子分離領域１５上には応力膜除去部２２が形成される。
【０１３５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０１３６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１３７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１３８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１３９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【０１４０】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【０１４１】
応力膜除去部２２は、リソグラフィ法等を用いて圧縮応力膜１８に形成された空孔であり、素子分離領域１５上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。応力膜除去部２２においては、応力の発生源である圧縮応力膜１８が除去されているため、チャネル方向に垂直な方向の応力が緩和される。
【０１４２】
図１５中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に垂直な応力を表す。
【０１４３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１４４】
応力膜除去部２２は、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれ応力膜除去部２２が形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、およびチャネル方向に垂直な応力と、ほとんど大きさが変わらない。
【０１４５】
なお、応力膜除去部２２は、素子分離領域１５上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１５において示す位置や数に限られない。
【０１４６】
（第８の実施の形態の効果）
この第８の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力を応力膜除去部２２により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１４７】
〔第９の実施の形態〕
本発明の第９の実施の形態は、ダミーコンタクトの代わりにウェルコンタクトが形成される点において第１の実施の形態と異なる。なお、材料や他の部分の構成等、第１の実施の形態と同様の点については、説明を省略する。
【０１４８】
図１７は、本発明の第９の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図１８は、図１７の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１４９】
この半導体装置１は、半導体基板１０のｐ型ＭＩＳＦＥＴ領域２に形成されたｎ型ウェル１１、ソース・ドレイン領域１３、およびゲート構造１２と、ｐ型ＭＩＳＦＥＴ領域２を周辺の素子領域から電気的に分離する素子分離領域１５と、ソース・ドレイン領域１３、ゲート構造１２、および素子分離領域１５を覆う圧縮応力膜１８と、ソース・ドレイン領域１３上に形成されたソース・ドレインコンタクト１６と、ｎ型ウェル１１上に形成されたウェルコンタクト２３と、を有して概略構成される。
【０１５０】
ソース・ドレイン領域１３の間には、チャネル領域１４がある。本実施の形態においては、チャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１５１】
ウェルコンタクト２３は、層間絶縁膜１９上にある配線等とソース・ドレイン領域１３を導通するものであり、ソース・ドレインコンタクト１６と同じ材料を用いて、ソース・ドレインコンタクト１６と同じ工程で同時に形成することができる。
【０１５２】
本実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行である場合は、チャネル方向に平行な方向の応力がチャネル領域１４を内側に圧縮する方向に加わると、電荷移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４を外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１５３】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に、圧縮応力膜１８により応力を加えるため、チャネル領域１４を内側に圧縮する応力が主に働き、チャネル方向に平行な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に垂直な方向の電荷移動度は低下する。
【０１５４】
ウェルコンタクト２３は、ｎ型ウェル１１上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３は、応力の発生源である圧縮応力膜１８を貫いて形成されているため、チャネル方向に垂直な方向の応力が緩和される。
【０１５５】
図１７中の応力ベクトルＦ１、およびＦ２１は、それぞれ圧縮応力膜１８により発生するチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３が形成されない場合に発生するチャネル方向に垂直な応力を表す。
【０１５６】
ウェルコンタクト２３はチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３の周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。また、応力ベクトルＦ１は、応力膜除去部２２が形成されない場合に発生するチャネル方向に平行な応力と、ほとんど大きさが変わらない。
【０１５７】
なお、ウェルコンタクト２３は、ｎ型ウェル１１上の、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域付近に形成されるものであれば、図１７、および図１８において示す位置や数に限られない。例えば、図１７および図１８においては、ソース・ドレイン領域１３、またはチャネル領域１４とチャネル方向に垂直な方向に隣接する領域の片側にウェルコンタクト２３が形成されているが、両側に形成される構成であってもよい。また、ウェルコンタクト２３の数が多いほど、効果的に応力を緩和することができる。例えば、隣接するウェルコンタクト２３間のスペースを０．０７μｍ以下とすることができる。
【０１５８】
（第９の実施の形態の効果）
この第９の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４に加わる、チャネル方向に垂直な方向のウェルコンタクト２３の周辺における応力をウェルコンタクト２３により緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、チャネル方向に平行な方向の電荷移動度の向上の効果を効率的に得ることができる。
【０１５９】
また、第９の実施の形態においては、チャネル領域１４のチャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、圧縮応力を加える応力膜を適用する場合について説明したが、実際はこれに限られず、応力膜による応力の方向がチャネル領域１４における電荷移動度を低下させる方向である領域にウェルコンタクト２３を形成する構成であればよい。
【０１６０】
具体的には、例えば、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２に、引張応力を加える応力膜を適用する場合は、主にチャネル領域１４を外側に引っ張る応力が働き、チャネル方向に垂直な方向の電荷移動度を向上させることができる。しかし、反対に、チャネル方向に平行な方向の電荷移動度は低下するため、ウェルコンタクト２３を、素子分離領域１５上の、ソース・ドレイン領域１３およびチャネル領域１４とチャネル方向と平行な方向に隣接する領域付近に形成し、チャネル方向に平行な方向の応力を緩和する。
【０１６１】
〔第１０の実施の形態〕
本発明の第１０の実施の形態は、半導体装置がｐ型ＭＩＳＦＥＴ領域とｎ型ＭＩＳＦＥＴ領域を有する点において第９の実施の形態と異なる。ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向は＜１００＞軸方向に平行であり、チャネル領域は、引張応力膜により外側に引っ張られる応力を受けている。なお、第７の実施の形態と同様の点については、説明を省略する。
【０１６２】
図１９は、本発明の第１０の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２０は、図１９の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１６３】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されいる。また、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３において、引張応力膜２１が半導体基板１０の表面を覆っている。
【０１６４】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ｎ型ウェル１１上にはウェルコンタクト２３ａが形成される。
【０１６５】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂ、ｐ型ウェル２０上にはウェルコンタクト２３ｂが形成される。
【０１６６】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０１６７】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１６８】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１６９】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂの電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａの電荷移動度は低下する。
【０１７０】
ウェルコンタクト２３ａは、ｎ型ウェル１１上の、例えば、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成される。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の、例えば、ソース・ドレイン領域１３ｂ、またはチャネル領域１４ｂとチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３ａ、２３ｂは、応力の発生源である圧縮応力膜１８を貫いて形成される。
【０１７１】
ここで、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。また、チャネル領域１４ｂへ加わる応力の緩和を少なくするために、ウェルコンタクト２３ｂをなるべくチャネル領域１４ｂから離れた位置に形成してもよい。
【０１７２】
図１９中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３ａのコンタクト数が少ない場合に発生するチャネル方向に垂直な応力を表す。
【０１７３】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１７４】
ウェルコンタクト２３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３ａ周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ウェルコンタクト２３ａのコンタクト数が少ない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれウェルコンタクト２３ａのコンタクト数が少ない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１７５】
なお、ウェルコンタクト２３ａ、２３ｂは、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるものであれば、図１９、および図２０において示す位置や数に限られない。例えば、隣接するウェルコンタクト２３ａ間のスペースを０．０７μｍ以下、隣接するウェルコンタクト２３ｂ間のスペースを０．２０μｍ以上とすることができる。
【０１７６】
（第１０の実施の形態の効果）
この第１０の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わるウェルコンタクト２３ａ周辺における引張応力をウェルコンタクト２３ａにより緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１７７】
また、第１０の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ｎ型ウェル１１上のウェルコンタクト２３ａは少なく、ｐ型ウェル２０上のウェルコンタクト２３ｂは多く形成し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の低下を緩和する。
【０１７８】
また、第３の実施の形態のように、ｐ型ＭＩＳＦＥＴ領域２およびｎ型ＭＩＳＦＥＴ領域３のチャネル方向が＜１１０＞軸方向に平行であり、引張応力膜２１によりチャネル領域１４ａ、１４ｂに応力を加える場合は、ｎ型ウェル１１上の、ソース・ドレイン領域１３ａとチャネル方向に平行な方向に隣接する領域付近にウェルコンタクト２３ａを多く形成する。それにより、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に平行な方向の応力を緩和し、チャネル方向に平行な方向の電荷移動度の低下を緩和する。
【０１７９】
〔第１１の実施の形態〕
本発明の第１１の実施の形態は、ｐ型ＭＩＳＦＥＴ領域およびｎ型ＭＩＳＦＥＴ領域におけるチャネル領域のチャネル方向が＜１１０＞軸方向に平行であり、ｐ型ＭＩＳＦＥＴ領域に圧縮応力膜、ｎ型ＭＩＳＦＥＴ領域に引張応力膜が形成される点において、第１０の実施の形態と異なる。なお、第１０の実施の形態と同様の点については、説明を省略する。
【０１８０】
図２１は、本発明の第１１の実施の形態に係る半導体装置の基板表面を示す上面図である。また、図２２は、図２１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図である。
【０１８１】
この半導体装置１は、ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３を有する。ｐ型ＭＩＳＦＥＴ領域２とｎ型ＭＩＳＦＥＴ領域３は、素子分離領域１５により電気的に分離されて、ｐ型ＭＩＳＦＥＴ領域２における半導体基板１０の表面は圧縮応力膜１８、ｎ型ＭＩＳＦＥＴ領域３における半導体基板１０の表面は引張応力膜２１に覆われている。
【０１８２】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａ、ｎ型ウェル１１上にはウェルコンタクト２３ａが形成される。
【０１８３】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂ、ｐ型ウェル２０上にはウェルコンタクト２３ｂが形成される。
【０１８４】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１１０＞軸方向に平行である。
【０１８５】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、電荷の移動度が向上する。一方、チャネル方向に垂直な方向の応力がチャネル領域１４ａを外側に引っ張る方向に加わると、電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１８６】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１１０＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０１８７】
本実施の形態においては、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに、圧縮応力膜１８により応力を加えるため、チャネル領域１４ａを内側に圧縮する応力が主に働く。また、チャネル方向が半導体基板１０の＜１１０＞軸方向に平行であるｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ｂを外側に引っ張る応力が主に働く。
【０１８８】
そのため、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に垂直な方向の電荷移動度は低下する。
【０１８９】
ウェルコンタクト２３ａは、ｎ型ウェル１１上の、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成される。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の、例えば、ソース・ドレイン領域１３ｂ、またはチャネル領域１４ｂとチャネル方向に垂直な方向に隣接する領域付近に形成される。ウェルコンタクト２３ａ、２３ｂは、応力の発生源である圧縮応力膜１８を貫いて形成される。
【０１９０】
ここで、ｎ型ウェル１１上のウェルコンタクト２３ａは多く、ｐ型ウェル２０上のウェルコンタクト２３ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。また、チャネル領域１４ｂへ加わる応力の緩和を少なくするために、ウェルコンタクト２３ｂをなるべくチャネル領域１４ｂから離れた位置に形成してもよい。
【０１９１】
図２１中の応力ベクトルＦ１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において圧縮応力膜１８により発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。また、応力ベクトルＦ２０は、ウェルコンタクト２３ａのコンタクト数が少ない場合に発生するチャネル方向に垂直な応力を表す。
【０１９２】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０１９３】
ウェルコンタクト２３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に垂直な方向の応力を緩和するため、ウェルコンタクト２３ａ周辺における応力ベクトルＦ２１の大きさは、応力ベクトルＦ２０よりも小さくなっている。なお、応力ベクトルＦ１は、ウェルコンタクト２３ａのコンタクト数が少ない場合にｐ型ＭＩＳＦＥＴ領域２において発生するチャネル領域１４ａのチャネル方向に平行な応力と、ほとんど大きさが変わらない。また、応力ベクトルＦ３、およびＦ４は、それぞれウェルコンタクト２３ａのコンタクト数が少ない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０１９４】
なお、ウェルコンタクト２３ａは、ソース・ドレイン領域１３ａ、またはチャネル領域１４ａとチャネル方向に垂直な方向に隣接する領域付近に形成され、かつ、ウェルコンタクト２３ｂよりも多く形成されるものであれば、図２１、および図２２において示す位置や数に限られない。また、ウェルコンタクト２３ｂは、ｐ型ウェル２０上の如何なる位置に形成されてもよい。
【０１９５】
（第１１の実施の形態の効果）
この第１１の実施の形態によれば、圧縮応力膜１８によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる、チャネル方向に垂直な方向の応力をウェルコンタクト２３ａにより緩和し、チャネル方向に垂直な方向の電荷移動度の低下を緩和することができる。それにより、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおけるチャネル方向に平行な方向の電荷移動度、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０１９６】
〔第１２の実施の形態〕
本発明の第１２の実施の形態は、ダミーコンタクトを形成する代わりにソース・ドレインコンタクトの数を増やすという点において第２の実施の形態と異なる。なお、材料や他の部分の構成等、第２の実施の形態と同様の点については、説明を省略する。
【０１９７】
図２３は、本発明の第１２の実施の形態に係る半導体装置の基板表面を示す上面図である。なお、半導体装置１の鎖線Ａ−Ａ'における切断面を図中の矢印の方向に見た断面図は、図５に示す第２の実施の形態に係る半導体装置１の断面図と同様である。
【０１９８】
ｐ型ＭＩＳＦＥＴ領域２には、ｎ型ウェル１１、ソース・ドレイン領域１３ａ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ａ上にはソース・ドレインコンタクト１６ａが形成される。
【０１９９】
ｎ型ＭＩＳＦＥＴ領域３には、ｐ型ウェル２０、ソース・ドレイン領域１３ｂ、およびゲート構造１２が形成される。また、ソース・ドレイン領域１３ｂ上にはソース・ドレインコンタクト１６ｂが形成される。
【０２００】
ソース・ドレイン領域１３ａ、１３ｂの間には、それぞれチャネル領域１４ａ、１４ｂがある。本実施の形態においては、チャネル領域１４ａ、１４ｂのチャネル方向は、半導体基板１０の＜１００＞軸方向に平行である。
【０２０１】
本実施の形態においては、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ａを内側に圧縮する方向に加わると、チャネル領域１４ａにおける電荷の移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０２０２】
一方、ｎ型ＭＩＳＦＥＴ領域３におけるチャネル領域１４ｂのチャネル方向が、半導体基板１０の＜１００＞軸方向に平行であるため、チャネル方向に平行な方向の応力、および、チャネル方向に垂直な方向の応力がチャネル領域１４ｂを外側に引っ張る方向に加わると、チャネル領域１４ｂにおける電荷移動度が向上する。しかし、これらの電荷移動度が向上する方向と反対の方向に応力が加えられた場合は、電荷移動度が低下する。
【０２０３】
本実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ａ、１４ｂに、引張応力膜２１により応力を加えるため、チャネル領域１４ａ、１４ｂを外側に引っ張る応力が主に働く。そのため、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂの電荷移動度を向上させることができる。しかし、反対に、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａの電荷移動度は低下する。
【０２０４】
ソース・ドレインコンタクト１６ａ、１６ｂは、応力の発生源である引張応力膜２１を貫いて形成される。ここで、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは多く、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは少なく形成されるため、チャネル領域１４ａへ加わる応力は大きく緩和され、チャネル領域１４ｂへ加わる応力はあまり影響を受けない。
【０２０５】
図２３中の応力ベクトルＦ１１、およびＦ２１は、それぞれｐ型ＭＩＳＦＥＴ領域２において引張応力膜２１により発生するチャネル領域１４ａのチャネル方向に平行な応力、およびチャネル方向に垂直な応力を表す。また、応力ベクトルＦ１０、およびＦ２０は、それぞれ応力膜除去部２２が形成されない場合に発生するチャネル領域１４ａのチャネル方向に平行な応力、および垂直な応力を表す。
【０２０６】
応力ベクトルＦ３、およびＦ４は、それぞれｎ型ＭＩＳＦＥＴ領域３において引張応力膜２１により発生するチャネル領域１４ｂのチャネル方向に平行な応力、および垂直な応力を表す。
【０２０７】
ソース・ドレイン領域１３ａは、ｐ型ＭＩＳＦＥＴ領域２におけるチャネル領域１４ａのチャネル方向に平行、および垂直な方向の応力を緩和するため、応力ベクトルＦ１１、およびＦ２１の大きさは、それぞれ応力ベクトルＦ１０、およびＦ２０よりも小さくなっている。なお、応力ベクトルＦ３、およびＦ４は、それぞれソース・ドレイン領域１３ａが形成されない場合にｎ型ＭＩＳＦＥＴ領域３において発生するチャネル領域１４ｂチャネル方向に平行な応力、および垂直な応力と、ほとんど大きさが変わらない。
【０２０８】
なお、ソース・ドレインコンタクト１６ａ、１６ｂは、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは多く、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは少なく形成されるものであれば、図２３において示す位置や数に限られない。例えば、隣接するソース・ドレインコンタクト１６ａ間のスペースを０．０７μｍ以下、隣接するソース・ドレインコンタクト１６ｂ間のスペースを０．２０μｍ以上とすることができる。
【０２０９】
（第１２の実施の形態の効果）
この第１２の実施の形態によれば、引張応力膜２１によりｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａに加わる引張応力をソース・ドレインコンタクト１６ａにより緩和し、電荷移動度の低下を緩和することができる。それにより、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の向上の効果を効率的に得ることができる。
【０２１０】
また、第１２の実施の形態においては、チャネル方向が半導体基板１０の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴ領域２、およびｎ型ＭＩＳＦＥＴ領域３に、引張応力を加える応力膜を適用する場合について説明したが、圧縮応力を加える応力膜を適用する構成であってもよい。この場合は、ｐ型ＭＩＳＦＥＴ領域２のチャネル領域１４ａにおける電荷の移動度が向上し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度が低下するため、ソース・ドレイン領域１３ａ上のソース・ドレインコンタクト１６ａは少なく、ソース・ドレイン領域１３ｂ上のソース・ドレインコンタクト１６ｂは多く形成し、ｎ型ＭＩＳＦＥＴ領域３のチャネル領域１４ｂにおける電荷移動度の低下を緩和する。
【０２１１】
〔他の実施の形態〕
なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、各ＭＩＳＦＥＴのチャネル方向と半導体基板の方向の関係は、上記各実施の形態において示したものに限られない。また、上記各実施の形態における半導体基板の面方位、および軸方向は、記載された数値と厳密に一致しなくてもよく、例えば、±１０°以下のずれは、本発明の適用範囲に含めるものとする。
【０２１２】
また、発明の趣旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【０２１３】
また、本発明は以下の構成を有する半導体装置の製造方法においても特徴を有する。
（１） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、そのチャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴであり、
前記応力膜は、前記チャネル領域に圧縮応力を加え、
前記応力緩和構造は、前記ソース・ドレイン領域とチャネル方向に垂直な方向に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（２） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に垂直に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（３） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１００＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に圧縮応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にに隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（４） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴの前記チャネル領域に圧縮応力、前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に垂直に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
（５） 前記半導体基板は、｛１００｝面を主面とし、
前記ＭＩＳＦＥＴは、複数形成され、複数の前記ＭＩＳＦＥＴは、チャネル方向が前記半導体基板の＜１１０＞軸方向に平行であるｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴを含み、
前記応力膜は、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの前記チャネル領域に引張応力を加え、
前記応力緩和構造は、前記ｐ型ＭＩＳＦＥＴの前記ソース・ドレイン領域にチャネル方向に平行に隣接する領域付近に形成される、
ことを特徴とする請求項１に記載の半導体装置。
【図面の簡単な説明】
【０２１４】
【図１】本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の上面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第３の実施の形態に係る半導体装置の上面図である。
【図７】本発明の第４の実施の形態に係る半導体装置の上面図である。
【図８】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図９】本発明の第５の実施の形態に係る半導体装置の上面図である。
【図１０】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１１】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１２】本発明の第６の実施の形態に係る半導体装置の上面図である。
【図１３】本発明の第６の実施の形態に係る半導体装置の断面図である。
【図１４】本発明の第７の実施の形態に係る半導体装置の上面図である。
【図１５】本発明の第８の実施の形態に係る半導体装置の上面図である。
【図１６】本発明の第８の実施の形態に係る半導体装置の断面図である。
【図１７】本発明の第９の実施の形態に係る半導体装置の上面図である。
【図１８】本発明の第９の実施の形態に係る半導体装置の断面図である。
【図１９】本発明の第１０の実施の形態に係る半導体装置の上面図である。
【図２０】本発明の第１０の実施の形態に係る半導体装置の断面図である。
【図２１】本発明の第１１の実施の形態に係る半導体装置の上面図である。
【図２２】本発明の第１１の実施の形態に係る半導体装置の断面図である。
【図２３】本発明の第１２の実施の形態に係る半導体装置の上面図である。
【符号の説明】
【０２１５】
１ 半導体装置
２ ｐ型ＭＩＳＦＥＴ領域
３ ｎ型ＭＩＳＦＥＴ領域
１０ 半導体基板
１１ ｎ型ウェル
１２ ゲート構造
１３、１３ａ、１３ｂ ソース・ドレイン領域
１４、１４ａ、１４ｂ チャネル領域
１５ 素子分離領域
１６、１６ａ、１６ｂ ソース・ドレインコンタクト
１７ ダミーコンタクト
１８ 圧縮応力膜
１９ 層間絶縁膜
２０ ｐ型ウェル
２１ 引張応力膜
２２ 応力膜除去部
２３、２３ａ、２３ｂ ウェルコンタクト
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、
前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、
前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、
を具備することを特徴とする半導体装置。
【請求項２】
前記応力緩和構造は、前記素子分離領域上に前記応力膜を貫いて形成されたダミーコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力緩和構造は、前記応力膜に形成された空孔であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＭＩＳＦＥＴは、前記半導体基板内に形成されたウェル上に形成され、
前記応力緩和手段は、前記ウェル上に前記応力膜を貫いて形成されたウェルコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記応力緩和構造は、前記ソース・ドレイン領域上に前記応力膜を貫いて形成されたソース・ドレインコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、素子分離領域によって分離されたＭＩＳＦＥＴと、
前記半導体基板上に形成され、前記ＭＩＳＦＥＴのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、
前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、
を具備することを特徴とする半導体装置。
【請求項２】
前記応力緩和構造は、前記素子分離領域上に前記応力膜を貫いて形成されたダミーコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力緩和構造は、前記応力膜に形成された空孔であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＭＩＳＦＥＴは、前記半導体基板内に形成されたウェル上に形成され、
前記応力緩和手段は、前記ウェル上に前記応力膜を貫いて形成されたウェルコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記応力緩和構造は、前記ソース・ドレイン領域上に前記応力膜を貫いて形成されたソース・ドレインコンタクトであることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００８−１６００３７（Ｐ２００８−１６００３７Ａ）
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願番号】特願２００６−３５０２４７（Ｐ２００６−３５０２４７）
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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