半導体装置
【課題】半導体装置における耐圧性能を向上させる。
【解決手段】半導体装置100は、エピタキシャル層3と、エピタキシャル層3に形成されたチャネル領域を含むボディ層4と、ボディ層4と重畳するようにして形成されたソース層6と、ソース層6を囲んでエピタキシャル層3上に形成された環状のゲート絶縁膜10と、ゲート絶縁膜10を介して形成されたゲート電極12と、ボディ層4を囲んでエピタキシャル層3に環状に形成されたドリフト層14と、ソース層6と対向してエピタキシャル層3表面に形成されたドレイン層と、を備える。ボディ層4は、ゲート幅方向端部においてその境界面がゲート絶縁膜10の下面に接するように設けられている。また、ゲート絶縁膜10は、ゲート幅方向端部におけるボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部24を有する。
【解決手段】半導体装置100は、エピタキシャル層3と、エピタキシャル層3に形成されたチャネル領域を含むボディ層4と、ボディ層4と重畳するようにして形成されたソース層6と、ソース層6を囲んでエピタキシャル層3上に形成された環状のゲート絶縁膜10と、ゲート絶縁膜10を介して形成されたゲート電極12と、ボディ層4を囲んでエピタキシャル層3に環状に形成されたドリフト層14と、ソース層6と対向してエピタキシャル層3表面に形成されたドレイン層と、を備える。ボディ層4は、ゲート幅方向端部においてその境界面がゲート絶縁膜10の下面に接するように設けられている。また、ゲート絶縁膜10は、ゲート幅方向端部におけるボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部24を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。特にパワー半導体装置に関する。
【背景技術】
【0002】
パワー半導体装置として、DMOS(Double−Diffused Metal Oxide Semiconductor)タイプのトランジスタが知られている。DMOSトランジスタは、二重拡散でソース層とチャネルとなるボディ層が形成されたMOS電界効果トランジスタであり、電源回路やドライバー回路などに広く用いられている。
【0003】
DMOSトランジスタとしては、横方向に電流を導伝するLD(Laterally Diffused)MOSトランジスタがあり、LDMOSトランジスタはたとえば以下の構造を有する(特許文献1参照)。すなわち、たとえばN型のエピタキシャル層を備え、エピタキシャル層の表面にP型のボディ層が形成されている。ボディ層には、重畳するようにしてN型のソース層が形成され、ソース層を囲むように環状のゲート絶縁膜が形成されている。ソース層が形成されずに露出したボディ層上には、ゲート絶縁膜を介して環状のゲート電極が形成されている。また、エピタキシャル層の表面には、ソース層に対向してN型のドレイン層が形成されている。ソース層とドレイン層とで挟まれたボディ層の一部は、チャネル領域を形成している。
【0004】
このようなDMOSトランジスタでは、高耐圧であることが求められている。これに対し、ゲート長方向におけるボディ層とドレイン層の一部を構成するドリフト層との間にオフセット領域を形成するとともに、オフセット領域上にオフセット領域酸化層を形成することで、降伏電圧を改善する技術が提案されている(特許文献2参照)。
【特許文献1】特開平10−233508号公報
【特許文献2】特表2001−513270号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上述の状況において、本発明者は以下の課題を認識するに至った。すなわち、上述の構造のDMOSトランジスタでは、ゲート幅方向端部において不純物濃度が増加しやすく、電界集中が起こる傾向にある。したがって、ゲート幅方向端部において、耐圧の劣化が生じやすい。また、上述の構造のDMOSトランジスタでは、ゲート電極のゲート幅方向端部下方にP型のボディ層とN型のエピタキシャル層あるいはドリフト層との界面が存在する。そのため、ドレイン層に高電圧が印加されると、上述したゲート幅方向端部における不純物濃度の増加により、ゲート電極下部のPN接合部分の電界強度が高くなることで、ゲート幅端部領域においてトランジスタのオフ時に導電が行われてしまうおそれがある。このため、所望の耐圧特性が得られないおそれがある。したがって、ゲート幅方向端部における耐圧特性によって、DMOSトランジスタの耐圧特性が律速されてしまう。
【0006】
本発明は、本発明者によるこのような認識に鑑みてなされたものであり、その目的は、DMOSトランジスタなどの半導体装置における耐圧性能を向上させる技術の提供にある。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本発明のある態様は半導体装置である。この半導体装置は、半導体層と、半導体層表面に形成されたチャネル領域を含むボディ層と、ボディ層と重畳するようにして半導体層表面に形成された第1の不純物拡散領域と、第1の不純物拡散領域を囲んで半導体層上に形成された環状のゲート絶縁膜と、チャネル領域上を含む半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ボディ層を囲んで半導体層に環状に形成されたドリフト層と、第1の不純物拡散領域と対向して半導体層表面に形成された第2の不純物拡散領域と、を備え、ボディ層は、ゲート幅方向端部においてその境界面がゲート絶縁膜の下面に接するように設けられており、ゲート絶縁膜は、ゲート幅方向端部におけるボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする。
【発明の効果】
【0008】
本発明によれば、DMOSトランジスタなどの半導体装置における耐圧性能を向上させることができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0010】
(実施形態1)
図1は、実施形態1に係る半導体装置100の概略平面図であり、図2は、図1のA−A線に沿った断面図であり、図3は、図1のB−B線に沿った断面図である。実施形態1では、半導体装置100の一例としてNチャネル型のLDMOSトランジスタを用いて説明する。また、図1では説明のために層間絶縁膜、電極などは省略している。
【0011】
図1〜図3に示すように、半導体装置100は、P型の単結晶のシリコン基板1と、シリコン基板1上に形成されたN+型の埋込半導体層2と、埋込半導体層2上に形成されたN−型のエピタキシャル層3(半導体層)とを有する。本実施形態では、エピタキシャル層3は一層であるが、複数のエピタキシャル層が積層されていてもよい。エピタキシャル層3の表面には、P型不純物が拡散されたP型のボディ層4が形成されている。ボディ層4は、P型不純物の濃度が相対的に低い低濃度層4aと、低濃度層4aよりも高濃度で浅く拡散した高濃度層4bとからなる2重構造であり、低濃度層4aで耐圧をもたせ、高濃度層4bで閾値の調整をしている。ボディ層4は、ゲート幅方向端部においてその境界面が後述するゲート絶縁膜10の下面に接するように設けられており、ゲート絶縁膜10の下面に接する境界面は平面視略U字状である。ボディ層4には、ボディ層4と重畳するようにして、ボディ層4よりも浅く、高濃度のN型不純物が拡散したN+型のソース層6(第1の不純物拡散領域)が形成されている。また、ボディ層4には、ソース層6に隣接して高濃度のP型不純物が拡散した、ボディ層4の電位固定用のP+型の拡散層8を有する。ソース層6と拡散層8とはソース電極30に接続し、同電位となる。ソース層6は拡散層8の周囲に環状に形成されている。また、ソース層6のゲート幅方向端部において、拡散層8はソース層6の外側に位置するとともにボディ層4の境界面に囲まれており、ゲート幅方向両端部における電位の反転を防止している。
【0012】
ボディ層4の一部を含むエピタキシャル層3上には、ソース層6を囲むように環状のゲート絶縁膜10が形成されている。ゲート絶縁膜10は、たとえばシリコン酸化膜であり、その膜厚は、たとえば12〜20nm程度である。また、ソース層6が形成されずに露出したボディ層4の上方には、ゲート絶縁膜10を介してゲート電極12が配置されている。本実施形態では、ゲート電極12はソース層6を囲むように環状に形成されているが、ゲート電極12の形状は特にこれに限定されず、たとえばソース層6を挟んで2つのゲート電極がゲート幅方向に延在する構成であってもよい。ゲート電極12は、たとえばポリシリコン膜などからなる。ゲート電極12は、ゲート長方向の一端がソース層6に隣接し、他端側はゲート絶縁膜10上から後述するフィールド絶縁膜22の一部上に延在している。ゲート電極12の下方に位置し、ソース層6と後述するドレイン層20とで挟まれた、ソース層6が形成されずに露出したボディ層4の一部は、チャネル領域CHを形成している。
【0013】
また、エピタキシャル層3の表面には、ボディ層を囲むようにエピタキシャル層3よりも高濃度のN型不純物が拡散された、環状でN−型のドリフト層14が形成されている。ドリフト層14には、後述するN+型のドレインコンタクト層18を覆うように、ドリフト層14よりも高濃度のN型不純物が拡散されたN型のNウェル層16が形成されている。Nウェル層16の表面には、さらに高濃度のN型不純物が拡散されたN+型のドレインコンタクト層18が形成されており、Nウェル層16およびドレインコンタクト層18がそれぞれドレイン層20(第2の不純物拡散領域)を構成している。Nウェル層16はドレイン層20における電界集中を緩和するために設けられている。ドリフト層14はソース層6とドレインコンタクト層18との間にも位置し、ドリフト層14上を含むエピタキシャル層3上には、LOCOS法などにより形成された厚いフィールド絶縁膜22が形成されている。図2に示すように、フィールド絶縁膜22はゲート絶縁膜10と接しており、特にゲート長方向端部においては、ボディ層4の境界面よりも外側でゲート絶縁膜10と接している。フィールド絶縁膜22の膜厚は、たとえば250〜1000nm程度である。
【0014】
ここで、図3に示すように、ゲート絶縁膜10は、ゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部よりも膜厚の厚い厚膜部24を有する。ここでゲート絶縁膜10のゲート幅方向端部Eは、図1に示すように、ゲート絶縁膜10の非活性領域に延在する部分である。厚膜部24の厚さは、目標耐圧によっても異なるが、たとえば80〜150nm程度である。厚膜部24を設ける位置は、電界が集中する領域であり、たとえばゲート幅方向端部Eにおけるフィールド絶縁膜22と接する領域に厚膜部24が設けられる。本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側のフィールド絶縁膜22と接する領域に厚膜部24を設けている。半導体装置100では、ゲート幅方向端部Eにおいてドリフト層14などの不純物濃度が増加しやすく、また、ゲート電極12とドレイン層20とによって、ボディ層4の境界面領域において電界集中が起こる傾向にある。本実施形態では、この領域上にあるゲート絶縁膜10の少なくとも一部に厚膜部24を設けることで電界集中を緩和しており、その結果、半導体装置100の耐圧性を向上させることができる。
【0015】
上述のように形成したトランジスタには、図2および図3に示すように、層間絶縁膜26が形成されている。層間絶縁膜26は、たとえばBPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜、NSG(Non−doped Silicate Glass)膜などからなる。層間絶縁膜26には、コンタクトホール27、28、29が形成されている。コンタクトホール27、28、29には、たとえばアルミ−シリコン(Al−Si)膜、アルミ−シリコン−銅(Al−Si−Cu)膜、アルミ−銅(Al−Cu)膜などからなるアルミ合金膜が選択的に形成され、ソース電極30、ゲート電極配線層32、ドレイン電極34が形成されている。
【0016】
なお、厚膜部24は、図4(A)、(B)に示すように、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側の全体に設けてもよい。これによれば、ゲート幅方向端部Eにおいて発生する電界集中をより効果的に緩和することができる。また、厚膜部24の面積が広いため、ボディ層4の拡散範囲の自由度を高めることができる。図4(A)、(B)は、厚膜部24の存在領域を説明するための概略図であり、図4(A)は半導体装置100の概略平面図であり、図4(B)は図4のB−B線に沿った断面図である。なお、図4(A)、(B)では、シリコン基板1、埋込半導体層2、層間絶縁膜、電極などは適宜省略している。
【0017】
続いて、実施形態1に係る半導体装置100の製造方法について説明する。
図5(A)、(B)〜図12(A)、(B)は、半導体装置100の製造方法を示す工程断面図である。各図において、(i)は図1のA−A線に沿った断面図、(ii)は図1のB−B線に沿った断面図である。
まず、図5(A)に示すように、P型の単結晶半導体基板として、たとえばP型の単結晶のシリコン基板1が用意される。
【0018】
次に、図5(B)に示すように、シリコン基板1の表面にアンチモン(Sb)あるいはヒ素(As)などのN型不純物が高濃度にイオン注入、あるいは塗布された後、拡散してN+型の埋込半導体層2が形成される。
【0019】
次に、図6(A)に示すように、埋込半導体層2の表面にN型のエピタキシャル層3がエピタキシャル成長される。その際、埋込半導体層2は、エピタキシャル成長の際の加熱によって拡散する。
【0020】
次に、図6(B)に示すように、エピタキシャル層3の表面にシリコン酸化膜71とシリコン窒化膜72とが成膜され、公知のフォトリソグラフィ技術によって、その上に所定パターンのレジスト81が形成される。そして、レジスト81をマスクとしたエッチングによりドリフト層形成領域のシリコン酸化膜71およびシリコン窒化膜72が選択的に除去される。なお、シリコン酸化膜71は除去されずに残っていてもよい。
【0021】
次に、図7(A)に示すように、レジスト81をマスクとして、リン(P)あるいはヒ素のイオン注入により、エピタキシャル層3の表面にドリフト層14が形成される。なお、図中ではイオン注入時に用いられるスクリーン酸化膜は図示を省略している。また、シリコン酸化膜71が除去されずに残っている場合には、このシリコン酸化膜71をスクリーン酸化膜として用いることができる。
【0022】
次に、図7(B)に示すように、レジスト81が除去された後、シリコン窒化膜72をマスクとしてエピタキシャル層3の表面が熱酸化されてフィールド絶縁膜22が形成され、シリコン窒化膜72が除去される。その際、エピタキシャル層3の熱酸化によって、ドリフト層14がエピタキシャル層3へと拡散する。
【0023】
次に、図8(A)に示すように、公知のフォトリソグラフィ技術によって、ボディ層4形成領域を除いた酸化膜上にレジスト82が形成される。そして、レジスト82をマスクとし、シリコン酸化膜71をスクリーン酸化膜としてボロン(B)がイオン注入され、エピタキシャル層3の表面にボディ層4を構成する低濃度層4aが形成される。また、工程図は省略するが、レジスト82の形成に先立って公知のフォトリソグラフィ技術によって所定パターンのレジストが形成されるとともに、該レジストをマスクとしてN型不純物がイオン注入され、ドリフト層14の表面にN型のNウェル層16が形成されている。
【0024】
次に、図8(B)に示すように、レジスト82が除去された後、シリコン酸化膜71が除去されるとともに、熱酸化によってエピタキシャル層3の表面に厚膜部24が形成される。厚膜部24を形成するためのエピタキシャル層3の熱酸化は、たとえば高耐圧MOSトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われる。
【0025】
次に、図9(A)に示すように、公知のフォトリソグラフィ技術によって、厚膜部24およびフィールド絶縁膜22の上に所定パターンのレジスト83が形成され、レジスト83をマスクとしたエッチングにより厚膜部24が選択的に除去される。これにより、所定の領域に厚膜部24が形成される。レジスト83のパターンを変更することで、所望の領域に厚膜部24を形成することができる。
【0026】
次に、図9(B)に示すように、レジスト83が除去された後、エピタキシャル層3の表面の熱酸化によって、ゲート絶縁膜10が形成される。
【0027】
次に、図10(A)に示すように、エピタキシャル層3の上にゲート絶縁膜10、厚膜部24、およびフィールド絶縁膜22を介して、たとえば化学気相成長法(CVD法)などによりポリシリコン膜が堆積する。そして、公知のフォトリソグラフィ技術によって、ゲート電極形成領域を覆うように所定パターンのレジスト84が形成され、レジスト84をマスクとしたエッチングによりポリシリコン膜が選択的に除去されてゲート電極12が形成される。
【0028】
次に、図10(B)に示すように、レジスト84が除去された後、公知のフォトリソグラフィ技術によって、ボディ層4を除いた領域に所定パターンのレジスト85が形成される。そして、レジスト85およびゲート電極12をマスクとして低濃度層4aにボロンがイオン注入され、低濃度層4aよりも浅く拡散して、P型の高濃度層4bが形成される。これによりボディ層4が形成され、高濃度層4bによってボディ層4における閾値電圧Vtが調整される。
【0029】
次に、図11(A)に示すように、レジスト85が除去された後、公知のフォトリソグラフィ技術によって、ボディ層形成領域の一部を除いた領域に所定パターンのレジスト86が形成される。そして、レジスト86をマスクとしてボディ層4に高濃度のボロンがイオン注入され、P+型の拡散層8が形成される。なお、工程図は省略するが、レジスト86の除去後に低濃度にドープされたドレイン(LDD:Lightly−Doped−Drain)領域を形成し、ゲート電極12の側面に図示しないサイドウォールが形成される。
【0030】
次に、図11(B)に示すように、レジスト86が除去された後、公知のフォトリソグラフィ技術によって、ソース層およびドレインコンタクト層形成領域を除いた領域に所定パターンのレジスト87が形成される。そして、レジスト87、ゲート電極12および図示しないサイドウォールをマスクとして高濃度のヒ素がイオン注入され、N+型のソース層6およびドレインコンタクト層18がセルフアラインに形成される。
【0031】
次に、図12(A)に示すように、レジスト87が除去されて、半導体装置100が形成される。また、図12(B)に示すように、次のような配線処理が施される。すなわち、エピタキシャル層3上にたとえばBPSG膜、SOG膜、NSG膜などからなる層間絶縁膜26が形成される。そして、層間絶縁膜26に、公知のフォトリソグラフィ技術によって、たとえばCHF3、またはCF4系のガスを用いたドライエッチングにより、コンタクトホール27、28、29が形成される。コンタクトホール27、28、29には、たとえばアルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜などからなるアルミ合金膜が選択的に形成され、ソース電極30、ゲート電極配線層32、ドレイン電極34が形成される。
【0032】
以上の工程によって、半導体装置100が形成される。なお、ゲート電極12への不純物のドーピングが必要な場合には、図10(A)に示すポリシリコン膜が堆積した時点でイオン注入によって行ってもよいし、ドーパントを含むガスでの熱処理によって行ってもよい。あるいは図11(B)に示すソース層6およびドレインコンタクト層18を形成するための高濃度ヒ素イオン注入時に、同時にイオン注入することで行ってもよい。
【0033】
図13は、従来例の半導体装置と実施形態1に係る半導体装置100におけるゲート幅方向端部における耐圧値の変化を示すグラフである。図13において、図中左側が従来例の結果、図中右側が実施形態1に係る半導体装置100の結果であり、それぞれにおけるドレイン・ソース間耐圧とボディ層4の界面のフィールド絶縁膜22端部からの距離との関係を示している。なお、グラフの横軸は、ボディ層4の界面の所定位置を基準位置(0.0)とした場合の基準位置からのずれ量であり、フィールド絶縁膜22から離れる方向がプラス(+)である。
【0034】
目標とする耐圧値で規格化すると、図13に示すように、従来例ではゲート幅方向端部Eの耐圧が約1.1未満であるのに対し、実施形態1では約1.2となっている。したがって、半導体装置100のゲート幅方向における耐圧性が向上している。また、たとえば目標とするドレイン・ソース間耐圧が1.0であった場合に、目標耐圧以上の耐圧が得られるボディ層4の境界の範囲(耐圧マージン)が、実施形態1では従来例と比較して大幅に拡大している。したがって、ボディ層4形成時のイオン注入精度向上の要求を回避することができる。
【0035】
以上、実施形態1の半導体装置100は、ゲート絶縁膜10のゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部の膜厚よりも厚い厚膜部を設けている。これにより、ゲート幅方向端部領域における電界集中を緩和することができ、その結果、半導体装置100の耐圧性を向上させることができる。
【0036】
また、ゲート幅方向端部における耐圧性が向上するため、ゲート幅方向端部におけるボディ層・ドレイン層間距離の許容範囲(耐圧マージン)が拡大する。そのため、ボディ層4形成時のイオン注入精度向上の要求を回避することができ、半導体装置100の製造工程が簡略化される。その結果、半導体装置100の製造コストの上昇も抑えることができる。
【0037】
また、厚膜部24の形成は、たとえば高耐圧MOSトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われるため、本実施形態の適用による製造工程数の増加はなく、したがって製造コストの上昇も抑えることができる。
【0038】
(実施形態2)
実施形態1では、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側に厚膜部24を設けたが、実施形態2では、厚膜部24を設ける領域が実施形態1と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
【0039】
図14は、実施形態2に係る半導体装置100の概略平面図である。
図14に示すように、本実施形態では、ゲート幅方向端部Eにおいてゲート絶縁膜10の下面に接するボディ層4の境界面のコーナー部上に厚膜部24が設けられている。
【0040】
半導体装置100では、ゲート絶縁膜10のゲート幅方向端部Eにおけるボディ層4の境界面のコーナー部において、ドリフト層14などの不純物濃度が特に増加しやすく、また電界集中が起こる傾向にある。本実施形態では、このコーナー部に厚膜部24を設けることで効率よく電界集中が緩和され、その結果、半導体装置100の耐圧性が向上する。
【0041】
(実施形態3)
実施形態3に係る半導体装置100は、厚膜部24を設ける領域が実施形態1および2と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
図15(A)、(B)は、実施形態3に係る半導体装置100の概略平面図である。
図15(A)に示すように、本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおけるボディ層4の境界面に合わせて、フィールド絶縁膜22と接する領域に略U字状に厚膜部24が設けられている。すなわち、厚膜部24は、ゲート絶縁膜10のゲート幅方向端部Eにおいて、拡散層8を囲むようにして略U字状に形成されている。
【0042】
このように、ゲート絶縁膜10のゲート幅方向端部Eにおいて、厚膜部24を略U字状に設けることで、ゲート幅方向端部Eにおけるゲート幅方向およびゲート長方向の電界集中を緩和することができる。その結果、半導体装置100の耐圧性がさらに向上する。
【0043】
なお、図15(B)に示すように、厚膜部24は、フィールド絶縁膜22と接する領域だけでなく、拡散層8と接する領域も含めた全体に設けられていてもよい。これによれば、ゲート幅方向端部Eにおいて発生する電界集中をより効果的に緩和することができ、また、厚膜部24の面積が広いため、ボディ層4の拡散範囲の自由度を高めることができる。
【0044】
(実施形態4)
実施形態4に係る半導体装置100は、厚膜部24を設ける領域が実施形態1ないし3と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
図16は、実施形態4に係る半導体装置100の概略平面図である。
図16に示すように、本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおいて、拡散層8の上部領域を含む、ゲート幅方向端部E全体に厚膜部24が設けられている。
【0045】
このように、ゲート幅方向端部Eに存在する拡散層8の上部に厚膜部24を設けることで、拡散層8の形成工程において厚膜部24がマスクとして機能し、高濃度P型不純物のエピタキシャル層3への注入量を減らすことができる。これにより、ゲート絶縁膜10のゲート幅方向端部Eにおいて、ソース層6とドリフト層14との間における空乏層の範囲を広げることができる。そのため、ゲート絶縁膜10のゲート幅方向端部Eにおける耐圧性がさらに向上し、その結果、半導体装置100の耐圧性がさらに向上する。
【0046】
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【0047】
たとえば、図17に示すように、半導体装置100がフィールド絶縁膜22を有さず、フィールド絶縁膜22の形成領域に厚膜部24が形成された構成であってもよい。このような場合であっても、ゲート絶縁膜10がゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部よりも膜厚の厚い厚膜部24を有することで、上述の各実施形態と同様の効果を得ることができる。図17は、変形例に係る半導体装置100における図1のB−B線に沿った断面に対応する概略断面図である。
【図面の簡単な説明】
【0048】
【図1】実施形態1に係る半導体装置の概略平面図である。
【図2】図1のA−A線に沿った断面図である。
【図3】図1のB−B線に沿った断面図である。
【図4】図4(A)、(B)は、厚膜部の存在領域を説明するための概略図である。
【図5】図5(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図6】図6(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図7】図7(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図8】図8(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図9】図9(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図10】図10(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図11】図11(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図12】図12(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図13】従来例の半導体装置と実施形態1に係る半導体装置とにおけるゲート幅方向端部における耐圧値の変化を示すグラフである。
【図14】実施形態2に係る半導体装置の概略平面図である。
【図15】図15(A)、(B)は、実施形態3に係る半導体装置の概略平面図である。
【図16】実施形態4に係る半導体装置の概略平面図である。
【図17】変形例に係る半導体装置における図1のB−B線に沿った断面に対応する概略断面図である。
【符号の説明】
【0049】
1 シリコン基板、 2 埋め込み半導体層、 3 エピタキシャル層、 4 ボディ層、 4a 低濃度層、 4b 高濃度層、 6 ソース層、 8 拡散層、 10 ゲート絶縁膜、 12 ゲート電極、 14 ドリフト層、 16 Nウェル層、 18 ドレインコンタクト層、 20 ドレイン層、 22 フィールド絶縁膜、 24 厚膜部、 26 層間絶縁膜、 27、28、29 コンタクトホール、 30 ソース電極、 32 ゲート電極配線層、 34 ドレイン電極、 100 半導体装置。
【技術分野】
【0001】
本発明は、半導体装置に関する。特にパワー半導体装置に関する。
【背景技術】
【0002】
パワー半導体装置として、DMOS(Double−Diffused Metal Oxide Semiconductor)タイプのトランジスタが知られている。DMOSトランジスタは、二重拡散でソース層とチャネルとなるボディ層が形成されたMOS電界効果トランジスタであり、電源回路やドライバー回路などに広く用いられている。
【0003】
DMOSトランジスタとしては、横方向に電流を導伝するLD(Laterally Diffused)MOSトランジスタがあり、LDMOSトランジスタはたとえば以下の構造を有する(特許文献1参照)。すなわち、たとえばN型のエピタキシャル層を備え、エピタキシャル層の表面にP型のボディ層が形成されている。ボディ層には、重畳するようにしてN型のソース層が形成され、ソース層を囲むように環状のゲート絶縁膜が形成されている。ソース層が形成されずに露出したボディ層上には、ゲート絶縁膜を介して環状のゲート電極が形成されている。また、エピタキシャル層の表面には、ソース層に対向してN型のドレイン層が形成されている。ソース層とドレイン層とで挟まれたボディ層の一部は、チャネル領域を形成している。
【0004】
このようなDMOSトランジスタでは、高耐圧であることが求められている。これに対し、ゲート長方向におけるボディ層とドレイン層の一部を構成するドリフト層との間にオフセット領域を形成するとともに、オフセット領域上にオフセット領域酸化層を形成することで、降伏電圧を改善する技術が提案されている(特許文献2参照)。
【特許文献1】特開平10−233508号公報
【特許文献2】特表2001−513270号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上述の状況において、本発明者は以下の課題を認識するに至った。すなわち、上述の構造のDMOSトランジスタでは、ゲート幅方向端部において不純物濃度が増加しやすく、電界集中が起こる傾向にある。したがって、ゲート幅方向端部において、耐圧の劣化が生じやすい。また、上述の構造のDMOSトランジスタでは、ゲート電極のゲート幅方向端部下方にP型のボディ層とN型のエピタキシャル層あるいはドリフト層との界面が存在する。そのため、ドレイン層に高電圧が印加されると、上述したゲート幅方向端部における不純物濃度の増加により、ゲート電極下部のPN接合部分の電界強度が高くなることで、ゲート幅端部領域においてトランジスタのオフ時に導電が行われてしまうおそれがある。このため、所望の耐圧特性が得られないおそれがある。したがって、ゲート幅方向端部における耐圧特性によって、DMOSトランジスタの耐圧特性が律速されてしまう。
【0006】
本発明は、本発明者によるこのような認識に鑑みてなされたものであり、その目的は、DMOSトランジスタなどの半導体装置における耐圧性能を向上させる技術の提供にある。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本発明のある態様は半導体装置である。この半導体装置は、半導体層と、半導体層表面に形成されたチャネル領域を含むボディ層と、ボディ層と重畳するようにして半導体層表面に形成された第1の不純物拡散領域と、第1の不純物拡散領域を囲んで半導体層上に形成された環状のゲート絶縁膜と、チャネル領域上を含む半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ボディ層を囲んで半導体層に環状に形成されたドリフト層と、第1の不純物拡散領域と対向して半導体層表面に形成された第2の不純物拡散領域と、を備え、ボディ層は、ゲート幅方向端部においてその境界面がゲート絶縁膜の下面に接するように設けられており、ゲート絶縁膜は、ゲート幅方向端部におけるボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする。
【発明の効果】
【0008】
本発明によれば、DMOSトランジスタなどの半導体装置における耐圧性能を向上させることができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0010】
(実施形態1)
図1は、実施形態1に係る半導体装置100の概略平面図であり、図2は、図1のA−A線に沿った断面図であり、図3は、図1のB−B線に沿った断面図である。実施形態1では、半導体装置100の一例としてNチャネル型のLDMOSトランジスタを用いて説明する。また、図1では説明のために層間絶縁膜、電極などは省略している。
【0011】
図1〜図3に示すように、半導体装置100は、P型の単結晶のシリコン基板1と、シリコン基板1上に形成されたN+型の埋込半導体層2と、埋込半導体層2上に形成されたN−型のエピタキシャル層3(半導体層)とを有する。本実施形態では、エピタキシャル層3は一層であるが、複数のエピタキシャル層が積層されていてもよい。エピタキシャル層3の表面には、P型不純物が拡散されたP型のボディ層4が形成されている。ボディ層4は、P型不純物の濃度が相対的に低い低濃度層4aと、低濃度層4aよりも高濃度で浅く拡散した高濃度層4bとからなる2重構造であり、低濃度層4aで耐圧をもたせ、高濃度層4bで閾値の調整をしている。ボディ層4は、ゲート幅方向端部においてその境界面が後述するゲート絶縁膜10の下面に接するように設けられており、ゲート絶縁膜10の下面に接する境界面は平面視略U字状である。ボディ層4には、ボディ層4と重畳するようにして、ボディ層4よりも浅く、高濃度のN型不純物が拡散したN+型のソース層6(第1の不純物拡散領域)が形成されている。また、ボディ層4には、ソース層6に隣接して高濃度のP型不純物が拡散した、ボディ層4の電位固定用のP+型の拡散層8を有する。ソース層6と拡散層8とはソース電極30に接続し、同電位となる。ソース層6は拡散層8の周囲に環状に形成されている。また、ソース層6のゲート幅方向端部において、拡散層8はソース層6の外側に位置するとともにボディ層4の境界面に囲まれており、ゲート幅方向両端部における電位の反転を防止している。
【0012】
ボディ層4の一部を含むエピタキシャル層3上には、ソース層6を囲むように環状のゲート絶縁膜10が形成されている。ゲート絶縁膜10は、たとえばシリコン酸化膜であり、その膜厚は、たとえば12〜20nm程度である。また、ソース層6が形成されずに露出したボディ層4の上方には、ゲート絶縁膜10を介してゲート電極12が配置されている。本実施形態では、ゲート電極12はソース層6を囲むように環状に形成されているが、ゲート電極12の形状は特にこれに限定されず、たとえばソース層6を挟んで2つのゲート電極がゲート幅方向に延在する構成であってもよい。ゲート電極12は、たとえばポリシリコン膜などからなる。ゲート電極12は、ゲート長方向の一端がソース層6に隣接し、他端側はゲート絶縁膜10上から後述するフィールド絶縁膜22の一部上に延在している。ゲート電極12の下方に位置し、ソース層6と後述するドレイン層20とで挟まれた、ソース層6が形成されずに露出したボディ層4の一部は、チャネル領域CHを形成している。
【0013】
また、エピタキシャル層3の表面には、ボディ層を囲むようにエピタキシャル層3よりも高濃度のN型不純物が拡散された、環状でN−型のドリフト層14が形成されている。ドリフト層14には、後述するN+型のドレインコンタクト層18を覆うように、ドリフト層14よりも高濃度のN型不純物が拡散されたN型のNウェル層16が形成されている。Nウェル層16の表面には、さらに高濃度のN型不純物が拡散されたN+型のドレインコンタクト層18が形成されており、Nウェル層16およびドレインコンタクト層18がそれぞれドレイン層20(第2の不純物拡散領域)を構成している。Nウェル層16はドレイン層20における電界集中を緩和するために設けられている。ドリフト層14はソース層6とドレインコンタクト層18との間にも位置し、ドリフト層14上を含むエピタキシャル層3上には、LOCOS法などにより形成された厚いフィールド絶縁膜22が形成されている。図2に示すように、フィールド絶縁膜22はゲート絶縁膜10と接しており、特にゲート長方向端部においては、ボディ層4の境界面よりも外側でゲート絶縁膜10と接している。フィールド絶縁膜22の膜厚は、たとえば250〜1000nm程度である。
【0014】
ここで、図3に示すように、ゲート絶縁膜10は、ゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部よりも膜厚の厚い厚膜部24を有する。ここでゲート絶縁膜10のゲート幅方向端部Eは、図1に示すように、ゲート絶縁膜10の非活性領域に延在する部分である。厚膜部24の厚さは、目標耐圧によっても異なるが、たとえば80〜150nm程度である。厚膜部24を設ける位置は、電界が集中する領域であり、たとえばゲート幅方向端部Eにおけるフィールド絶縁膜22と接する領域に厚膜部24が設けられる。本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側のフィールド絶縁膜22と接する領域に厚膜部24を設けている。半導体装置100では、ゲート幅方向端部Eにおいてドリフト層14などの不純物濃度が増加しやすく、また、ゲート電極12とドレイン層20とによって、ボディ層4の境界面領域において電界集中が起こる傾向にある。本実施形態では、この領域上にあるゲート絶縁膜10の少なくとも一部に厚膜部24を設けることで電界集中を緩和しており、その結果、半導体装置100の耐圧性を向上させることができる。
【0015】
上述のように形成したトランジスタには、図2および図3に示すように、層間絶縁膜26が形成されている。層間絶縁膜26は、たとえばBPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜、NSG(Non−doped Silicate Glass)膜などからなる。層間絶縁膜26には、コンタクトホール27、28、29が形成されている。コンタクトホール27、28、29には、たとえばアルミ−シリコン(Al−Si)膜、アルミ−シリコン−銅(Al−Si−Cu)膜、アルミ−銅(Al−Cu)膜などからなるアルミ合金膜が選択的に形成され、ソース電極30、ゲート電極配線層32、ドレイン電極34が形成されている。
【0016】
なお、厚膜部24は、図4(A)、(B)に示すように、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側の全体に設けてもよい。これによれば、ゲート幅方向端部Eにおいて発生する電界集中をより効果的に緩和することができる。また、厚膜部24の面積が広いため、ボディ層4の拡散範囲の自由度を高めることができる。図4(A)、(B)は、厚膜部24の存在領域を説明するための概略図であり、図4(A)は半導体装置100の概略平面図であり、図4(B)は図4のB−B線に沿った断面図である。なお、図4(A)、(B)では、シリコン基板1、埋込半導体層2、層間絶縁膜、電極などは適宜省略している。
【0017】
続いて、実施形態1に係る半導体装置100の製造方法について説明する。
図5(A)、(B)〜図12(A)、(B)は、半導体装置100の製造方法を示す工程断面図である。各図において、(i)は図1のA−A線に沿った断面図、(ii)は図1のB−B線に沿った断面図である。
まず、図5(A)に示すように、P型の単結晶半導体基板として、たとえばP型の単結晶のシリコン基板1が用意される。
【0018】
次に、図5(B)に示すように、シリコン基板1の表面にアンチモン(Sb)あるいはヒ素(As)などのN型不純物が高濃度にイオン注入、あるいは塗布された後、拡散してN+型の埋込半導体層2が形成される。
【0019】
次に、図6(A)に示すように、埋込半導体層2の表面にN型のエピタキシャル層3がエピタキシャル成長される。その際、埋込半導体層2は、エピタキシャル成長の際の加熱によって拡散する。
【0020】
次に、図6(B)に示すように、エピタキシャル層3の表面にシリコン酸化膜71とシリコン窒化膜72とが成膜され、公知のフォトリソグラフィ技術によって、その上に所定パターンのレジスト81が形成される。そして、レジスト81をマスクとしたエッチングによりドリフト層形成領域のシリコン酸化膜71およびシリコン窒化膜72が選択的に除去される。なお、シリコン酸化膜71は除去されずに残っていてもよい。
【0021】
次に、図7(A)に示すように、レジスト81をマスクとして、リン(P)あるいはヒ素のイオン注入により、エピタキシャル層3の表面にドリフト層14が形成される。なお、図中ではイオン注入時に用いられるスクリーン酸化膜は図示を省略している。また、シリコン酸化膜71が除去されずに残っている場合には、このシリコン酸化膜71をスクリーン酸化膜として用いることができる。
【0022】
次に、図7(B)に示すように、レジスト81が除去された後、シリコン窒化膜72をマスクとしてエピタキシャル層3の表面が熱酸化されてフィールド絶縁膜22が形成され、シリコン窒化膜72が除去される。その際、エピタキシャル層3の熱酸化によって、ドリフト層14がエピタキシャル層3へと拡散する。
【0023】
次に、図8(A)に示すように、公知のフォトリソグラフィ技術によって、ボディ層4形成領域を除いた酸化膜上にレジスト82が形成される。そして、レジスト82をマスクとし、シリコン酸化膜71をスクリーン酸化膜としてボロン(B)がイオン注入され、エピタキシャル層3の表面にボディ層4を構成する低濃度層4aが形成される。また、工程図は省略するが、レジスト82の形成に先立って公知のフォトリソグラフィ技術によって所定パターンのレジストが形成されるとともに、該レジストをマスクとしてN型不純物がイオン注入され、ドリフト層14の表面にN型のNウェル層16が形成されている。
【0024】
次に、図8(B)に示すように、レジスト82が除去された後、シリコン酸化膜71が除去されるとともに、熱酸化によってエピタキシャル層3の表面に厚膜部24が形成される。厚膜部24を形成するためのエピタキシャル層3の熱酸化は、たとえば高耐圧MOSトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われる。
【0025】
次に、図9(A)に示すように、公知のフォトリソグラフィ技術によって、厚膜部24およびフィールド絶縁膜22の上に所定パターンのレジスト83が形成され、レジスト83をマスクとしたエッチングにより厚膜部24が選択的に除去される。これにより、所定の領域に厚膜部24が形成される。レジスト83のパターンを変更することで、所望の領域に厚膜部24を形成することができる。
【0026】
次に、図9(B)に示すように、レジスト83が除去された後、エピタキシャル層3の表面の熱酸化によって、ゲート絶縁膜10が形成される。
【0027】
次に、図10(A)に示すように、エピタキシャル層3の上にゲート絶縁膜10、厚膜部24、およびフィールド絶縁膜22を介して、たとえば化学気相成長法(CVD法)などによりポリシリコン膜が堆積する。そして、公知のフォトリソグラフィ技術によって、ゲート電極形成領域を覆うように所定パターンのレジスト84が形成され、レジスト84をマスクとしたエッチングによりポリシリコン膜が選択的に除去されてゲート電極12が形成される。
【0028】
次に、図10(B)に示すように、レジスト84が除去された後、公知のフォトリソグラフィ技術によって、ボディ層4を除いた領域に所定パターンのレジスト85が形成される。そして、レジスト85およびゲート電極12をマスクとして低濃度層4aにボロンがイオン注入され、低濃度層4aよりも浅く拡散して、P型の高濃度層4bが形成される。これによりボディ層4が形成され、高濃度層4bによってボディ層4における閾値電圧Vtが調整される。
【0029】
次に、図11(A)に示すように、レジスト85が除去された後、公知のフォトリソグラフィ技術によって、ボディ層形成領域の一部を除いた領域に所定パターンのレジスト86が形成される。そして、レジスト86をマスクとしてボディ層4に高濃度のボロンがイオン注入され、P+型の拡散層8が形成される。なお、工程図は省略するが、レジスト86の除去後に低濃度にドープされたドレイン(LDD:Lightly−Doped−Drain)領域を形成し、ゲート電極12の側面に図示しないサイドウォールが形成される。
【0030】
次に、図11(B)に示すように、レジスト86が除去された後、公知のフォトリソグラフィ技術によって、ソース層およびドレインコンタクト層形成領域を除いた領域に所定パターンのレジスト87が形成される。そして、レジスト87、ゲート電極12および図示しないサイドウォールをマスクとして高濃度のヒ素がイオン注入され、N+型のソース層6およびドレインコンタクト層18がセルフアラインに形成される。
【0031】
次に、図12(A)に示すように、レジスト87が除去されて、半導体装置100が形成される。また、図12(B)に示すように、次のような配線処理が施される。すなわち、エピタキシャル層3上にたとえばBPSG膜、SOG膜、NSG膜などからなる層間絶縁膜26が形成される。そして、層間絶縁膜26に、公知のフォトリソグラフィ技術によって、たとえばCHF3、またはCF4系のガスを用いたドライエッチングにより、コンタクトホール27、28、29が形成される。コンタクトホール27、28、29には、たとえばアルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜などからなるアルミ合金膜が選択的に形成され、ソース電極30、ゲート電極配線層32、ドレイン電極34が形成される。
【0032】
以上の工程によって、半導体装置100が形成される。なお、ゲート電極12への不純物のドーピングが必要な場合には、図10(A)に示すポリシリコン膜が堆積した時点でイオン注入によって行ってもよいし、ドーパントを含むガスでの熱処理によって行ってもよい。あるいは図11(B)に示すソース層6およびドレインコンタクト層18を形成するための高濃度ヒ素イオン注入時に、同時にイオン注入することで行ってもよい。
【0033】
図13は、従来例の半導体装置と実施形態1に係る半導体装置100におけるゲート幅方向端部における耐圧値の変化を示すグラフである。図13において、図中左側が従来例の結果、図中右側が実施形態1に係る半導体装置100の結果であり、それぞれにおけるドレイン・ソース間耐圧とボディ層4の界面のフィールド絶縁膜22端部からの距離との関係を示している。なお、グラフの横軸は、ボディ層4の界面の所定位置を基準位置(0.0)とした場合の基準位置からのずれ量であり、フィールド絶縁膜22から離れる方向がプラス(+)である。
【0034】
目標とする耐圧値で規格化すると、図13に示すように、従来例ではゲート幅方向端部Eの耐圧が約1.1未満であるのに対し、実施形態1では約1.2となっている。したがって、半導体装置100のゲート幅方向における耐圧性が向上している。また、たとえば目標とするドレイン・ソース間耐圧が1.0であった場合に、目標耐圧以上の耐圧が得られるボディ層4の境界の範囲(耐圧マージン)が、実施形態1では従来例と比較して大幅に拡大している。したがって、ボディ層4形成時のイオン注入精度向上の要求を回避することができる。
【0035】
以上、実施形態1の半導体装置100は、ゲート絶縁膜10のゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部の膜厚よりも厚い厚膜部を設けている。これにより、ゲート幅方向端部領域における電界集中を緩和することができ、その結果、半導体装置100の耐圧性を向上させることができる。
【0036】
また、ゲート幅方向端部における耐圧性が向上するため、ゲート幅方向端部におけるボディ層・ドレイン層間距離の許容範囲(耐圧マージン)が拡大する。そのため、ボディ層4形成時のイオン注入精度向上の要求を回避することができ、半導体装置100の製造工程が簡略化される。その結果、半導体装置100の製造コストの上昇も抑えることができる。
【0037】
また、厚膜部24の形成は、たとえば高耐圧MOSトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われるため、本実施形態の適用による製造工程数の増加はなく、したがって製造コストの上昇も抑えることができる。
【0038】
(実施形態2)
実施形態1では、ゲート絶縁膜10のゲート幅方向端部Eにおける拡散層8よりも端部側に厚膜部24を設けたが、実施形態2では、厚膜部24を設ける領域が実施形態1と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
【0039】
図14は、実施形態2に係る半導体装置100の概略平面図である。
図14に示すように、本実施形態では、ゲート幅方向端部Eにおいてゲート絶縁膜10の下面に接するボディ層4の境界面のコーナー部上に厚膜部24が設けられている。
【0040】
半導体装置100では、ゲート絶縁膜10のゲート幅方向端部Eにおけるボディ層4の境界面のコーナー部において、ドリフト層14などの不純物濃度が特に増加しやすく、また電界集中が起こる傾向にある。本実施形態では、このコーナー部に厚膜部24を設けることで効率よく電界集中が緩和され、その結果、半導体装置100の耐圧性が向上する。
【0041】
(実施形態3)
実施形態3に係る半導体装置100は、厚膜部24を設ける領域が実施形態1および2と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
図15(A)、(B)は、実施形態3に係る半導体装置100の概略平面図である。
図15(A)に示すように、本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおけるボディ層4の境界面に合わせて、フィールド絶縁膜22と接する領域に略U字状に厚膜部24が設けられている。すなわち、厚膜部24は、ゲート絶縁膜10のゲート幅方向端部Eにおいて、拡散層8を囲むようにして略U字状に形成されている。
【0042】
このように、ゲート絶縁膜10のゲート幅方向端部Eにおいて、厚膜部24を略U字状に設けることで、ゲート幅方向端部Eにおけるゲート幅方向およびゲート長方向の電界集中を緩和することができる。その結果、半導体装置100の耐圧性がさらに向上する。
【0043】
なお、図15(B)に示すように、厚膜部24は、フィールド絶縁膜22と接する領域だけでなく、拡散層8と接する領域も含めた全体に設けられていてもよい。これによれば、ゲート幅方向端部Eにおいて発生する電界集中をより効果的に緩和することができ、また、厚膜部24の面積が広いため、ボディ層4の拡散範囲の自由度を高めることができる。
【0044】
(実施形態4)
実施形態4に係る半導体装置100は、厚膜部24を設ける領域が実施形態1ないし3と異なる。その他の実施形態1と同様の構成については同一の符号を付し、その説明は適宜省略する。
図16は、実施形態4に係る半導体装置100の概略平面図である。
図16に示すように、本実施形態では、ゲート絶縁膜10のゲート幅方向端部Eにおいて、拡散層8の上部領域を含む、ゲート幅方向端部E全体に厚膜部24が設けられている。
【0045】
このように、ゲート幅方向端部Eに存在する拡散層8の上部に厚膜部24を設けることで、拡散層8の形成工程において厚膜部24がマスクとして機能し、高濃度P型不純物のエピタキシャル層3への注入量を減らすことができる。これにより、ゲート絶縁膜10のゲート幅方向端部Eにおいて、ソース層6とドリフト層14との間における空乏層の範囲を広げることができる。そのため、ゲート絶縁膜10のゲート幅方向端部Eにおける耐圧性がさらに向上し、その結果、半導体装置100の耐圧性がさらに向上する。
【0046】
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【0047】
たとえば、図17に示すように、半導体装置100がフィールド絶縁膜22を有さず、フィールド絶縁膜22の形成領域に厚膜部24が形成された構成であってもよい。このような場合であっても、ゲート絶縁膜10がゲート幅方向端部Eにおいて、ボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域CH上部よりも膜厚の厚い厚膜部24を有することで、上述の各実施形態と同様の効果を得ることができる。図17は、変形例に係る半導体装置100における図1のB−B線に沿った断面に対応する概略断面図である。
【図面の簡単な説明】
【0048】
【図1】実施形態1に係る半導体装置の概略平面図である。
【図2】図1のA−A線に沿った断面図である。
【図3】図1のB−B線に沿った断面図である。
【図4】図4(A)、(B)は、厚膜部の存在領域を説明するための概略図である。
【図5】図5(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図6】図6(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図7】図7(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図8】図8(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図9】図9(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図10】図10(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図11】図11(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図12】図12(A)、(B)は、半導体装置の製造方法を示す工程断面図である。
【図13】従来例の半導体装置と実施形態1に係る半導体装置とにおけるゲート幅方向端部における耐圧値の変化を示すグラフである。
【図14】実施形態2に係る半導体装置の概略平面図である。
【図15】図15(A)、(B)は、実施形態3に係る半導体装置の概略平面図である。
【図16】実施形態4に係る半導体装置の概略平面図である。
【図17】変形例に係る半導体装置における図1のB−B線に沿った断面に対応する概略断面図である。
【符号の説明】
【0049】
1 シリコン基板、 2 埋め込み半導体層、 3 エピタキシャル層、 4 ボディ層、 4a 低濃度層、 4b 高濃度層、 6 ソース層、 8 拡散層、 10 ゲート絶縁膜、 12 ゲート電極、 14 ドリフト層、 16 Nウェル層、 18 ドレインコンタクト層、 20 ドレイン層、 22 フィールド絶縁膜、 24 厚膜部、 26 層間絶縁膜、 27、28、29 コンタクトホール、 30 ソース電極、 32 ゲート電極配線層、 34 ドレイン電極、 100 半導体装置。
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層表面に形成されたチャネル領域を含むボディ層と、
前記ボディ層と重畳するようにして前記半導体層表面に形成された第1の不純物拡散領域と、
前記第1の不純物拡散領域を囲んで前記半導体層上に形成された環状のゲート絶縁膜と、
前記チャネル領域上を含む前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ層を囲んで前記半導体層に環状に形成されたドリフト層と、
前記第1の不純物拡散領域と対向して前記半導体層表面に形成された第2の不純物拡散領域と、
を備え、前記ボディ層は、ゲート幅方向端部においてその境界面が前記ゲート絶縁膜の下面に接するように設けられており、
前記ゲート絶縁膜は、ゲート幅方向端部における前記ボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする半導体装置。
【請求項2】
前記ゲート電極は、前記第1の不純物拡散領域を囲むように環状に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略U字状であり、
前記厚膜部は、前記境界面のコーナー部上に設けられていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略U字状であり、
前記厚膜部は、前記境界面に合わせて略U字状に設けられていることを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記境界面に囲まれた領域において前記ボディ層と重畳するようにして前記半導体層表面に形成された拡散層をさらに備え、
前記厚膜部は、前記拡散層上に設けられていることを特徴とする請求項3または4に記載の半導体装置。
【請求項6】
前記半導体層上に形成され、前記境界面よりも外側で前記ゲート絶縁膜と接するフィールド絶縁膜をさらに備え、
前記厚膜部は、ゲート幅方向端部における前記フィールド絶縁膜と接する領域に設けられていることを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。
【請求項1】
半導体層と、
前記半導体層表面に形成されたチャネル領域を含むボディ層と、
前記ボディ層と重畳するようにして前記半導体層表面に形成された第1の不純物拡散領域と、
前記第1の不純物拡散領域を囲んで前記半導体層上に形成された環状のゲート絶縁膜と、
前記チャネル領域上を含む前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ層を囲んで前記半導体層に環状に形成されたドリフト層と、
前記第1の不純物拡散領域と対向して前記半導体層表面に形成された第2の不純物拡散領域と、
を備え、前記ボディ層は、ゲート幅方向端部においてその境界面が前記ゲート絶縁膜の下面に接するように設けられており、
前記ゲート絶縁膜は、ゲート幅方向端部における前記ボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする半導体装置。
【請求項2】
前記ゲート電極は、前記第1の不純物拡散領域を囲むように環状に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略U字状であり、
前記厚膜部は、前記境界面のコーナー部上に設けられていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略U字状であり、
前記厚膜部は、前記境界面に合わせて略U字状に設けられていることを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記境界面に囲まれた領域において前記ボディ層と重畳するようにして前記半導体層表面に形成された拡散層をさらに備え、
前記厚膜部は、前記拡散層上に設けられていることを特徴とする請求項3または4に記載の半導体装置。
【請求項6】
前記半導体層上に形成され、前記境界面よりも外側で前記ゲート絶縁膜と接するフィールド絶縁膜をさらに備え、
前記厚膜部は、ゲート幅方向端部における前記フィールド絶縁膜と接する領域に設けられていることを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−239111(P2009−239111A)
【公開日】平成21年10月15日(2009.10.15)
【国際特許分類】
【出願番号】特願2008−84797(P2008−84797)
【出願日】平成20年3月27日(2008.3.27)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成21年10月15日(2009.10.15)
【国際特許分類】
【出願日】平成20年3月27日(2008.3.27)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
[ Back to top ]