磁気メモリチップを有する半導体装置の製造方法
【課題】アセンブリ段階において外部磁場から磁気メモリチップを保護する。
【解決手段】主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する。シリコンより高透磁率を有する第１の磁気シールド板を磁気メモリチップの主面に搭載する。磁気メモリチップをリードフレームのダイパッド上に搭載しダイアタッチフィルムにより接着する。磁気メモリチップのワイヤボンドパッドとリードフレームのリードとをワイヤで電気的に接続する。磁気メモリチップ、磁気シールド板、ワイヤ及びリードの一部を樹脂により封止する。複数の磁気メモリチップを有するシリコンウェハを準備し、シリコンウェハの裏面を研削することによりシリコンウェハを所定の厚さまで薄くしてダイアタッチフィルムを張り付けた後にシリコンウェハをダイシングして各々がダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する。
【解決手段】主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する。シリコンより高透磁率を有する第１の磁気シールド板を磁気メモリチップの主面に搭載する。磁気メモリチップをリードフレームのダイパッド上に搭載しダイアタッチフィルムにより接着する。磁気メモリチップのワイヤボンドパッドとリードフレームのリードとをワイヤで電気的に接続する。磁気メモリチップ、磁気シールド板、ワイヤ及びリードの一部を樹脂により封止する。複数の磁気メモリチップを有するシリコンウェハを準備し、シリコンウェハの裏面を研削することによりシリコンウェハを所定の厚さまで薄くしてダイアタッチフィルムを張り付けた後にシリコンウェハをダイシングして各々がダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる磁気メモリチップを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭ(Magnetic Random Access Memory)は、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用した磁気メモリチップであり、外部から電力を供給することなく記憶を保持できる不揮発性メモリである。しかし、ＭＲＡＭは外部磁場の影響を受けやすく、チップ単体で１０［Ｏｅ］以上の磁場を受けると、誤書き込みなどの誤動作を誘発する恐れがある。そこで、ＭＲＡＭを内蔵する磁気メモリチップ装置において、外部磁場からＭＲＡＭを保護する磁気シールドを設ける技術が提案されている（例えば、特許文献１〜９参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１５５７８号公報
【特許文献２】特開２００４−４７６５６号公報
【特許文献３】特開２００４−１０３０７１号公報
【特許文献４】特開２００４−１９３２４７号公報
【特許文献５】特開２００４−２００１８５号公報
【特許文献６】特開２００４−２０７３２２号公報
【特許文献７】特開２００４−２２１２８８号公報
【特許文献８】特開２００４−２２１４６３号公報
【特許文献９】特開２００５−１５８９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の磁気メモリチップ装置は、装置が完成した状態において外部磁場からＭＲＡＭを保護することができる。しかし、装置のアセンブリ（組み立て）段階において、ダイボンド装置やワイヤボンディング装置など、モーターを用いた製造装置により発生した外部磁場の影響をＭＲＡＭが受けてしまうという問題があった。このため、ＭＲＡＭに磁場の影響を与えないような特別な製造装置を導入しなければならなかった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる磁気メモリチップを有する半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る磁気メモリチップを有する半導体装置の製造方法は、主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する工程と、シリコンより高透磁率を有する第１の磁気シールド板を前記磁気メモリチップの主面に搭載する工程と、前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程と、前記磁気メモリチップの前記ワイヤボンドパッドと前記リードフレームのリードとをワイヤで電気的に接続する工程と、前記磁気メモリチップ、前記磁気シールド板、前記ワイヤ及び前記リードの一部を樹脂により封止する工程とを有し、前記磁気メモリチップを準備する工程は、複数の磁気メモリチップを有するシリコンウェハを準備する工程と、前記シリコンウェハの裏面を研削することにより前記シリコンウェハを所定の厚さまで薄くする工程と、前記所定の厚さまで薄くされたシリコンウェハの裏面に、ダイアタッチフィルムを張り付けた後に、前記シリコンウェハをダイシングすることによって、各々が前記ダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する工程とを有し、前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程は、前記ダイアタッチフィルムにより前記磁気メモリチップを前記ダイパッドに接着する工程を有する。
【発明の効果】
【０００７】
この実施例によれば、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる。これにより、通常の製造装置を用いた場合でも、当該製造装置により発生した外部磁場から磁気メモリチップを保護することができる。従って、アセンブリのラインを変更する必要が無いという利点がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図２】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図３】標準ＭＲＡＭを示す斜視図である。
【図４】標準ＭＲＡＭを示す回路図である。
【図５】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図６】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図７】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図８】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図９】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１０】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１１】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１２】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１に係る磁気メモリチップ装置の他の例を示す断面図である。
【図１６】本発明の実施の形態２に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図１７】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１８】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１９】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２０】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２１】本発明の実施の形態３に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図２２】本発明の実施の形態３に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２３】本発明の実施の形態３に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
本発明の実施の形態１に係る磁気メモリチップ装置の製造方法について図１に示すフローチャートを参照しながら説明する。まず、図２に示すように、シリコンからなるウェハ１１（シリコンウェハ）上に複数のＭＲＡＭチップ（磁気メモリチップ）１２を形成する（ステップＳ１）。ＭＲＡＭチップは、基本的な構造として、磁性膜からなるピン(pin)層とフリー(free)層との間に極めて薄いトンネル絶縁層が設けられた磁気トンネル接合構造を備える。こうした磁気トンネル接合構造は、一般に、ＴＭＲ(Tunneling Magneto Resistance)又はＭＴＪ(Magnetic Tunnel Junction)と称される。
【００１０】
ピン層での磁化方向は、一定の方向に固定される。一方、フリー層での磁化方向は、外部から制御可能である。ピン層の磁化方向とフリー層の磁化方向が同じ方向に向いた平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が低くなる。逆に、ピン層の磁化方向とフリー層磁化方向が、反対方向に向いた反平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が高くなる。従って、磁化方向の平行状態又は反平行状態をデジタル値の「０」または「１」に関連付けて、抵抗値の変化を読み取ることによって、従来のＲＡＭと同様にメモリ素子として動作させることができる。
【００１１】
ＭＲＡＭチップは、フリー層の磁化方向を制御する機構の相違に応じて、幾つかの種類に分類される。磁気トンネル接合構造の接合面をＸＹ面とし、接合面に垂直な方向をＺ方向として、Ｘ方向に沿った第１ライン及びＹ方向に沿った第２ラインを磁気トンネル接合構造の近傍に配置し、第１ライン及び第２ラインの電流の向きを独立に制御することによって、フリー層の磁化方向を制御することができる。こうした機構を持つ磁気メモリ素子を、ここでは標準ＭＲＡＭと称する。
【００１２】
素子構造に関して、標準ＭＲＡＭは、図３，４に示すように、２本の電流ラインを磁気トンネル接合に接近させて配置する必要がある。図３を参照して、磁気トンネル接合ＴＭＲは、典型的には、磁性膜からなるピン層ＭＰと、極めて薄いトンネル絶縁層ＭＴと、磁性膜からなるフリー層ＭＦとがこの順で積層されて構成される。磁気トンネル接合ＴＭＲは、楕円などの異方性を持つ平面形状を有し、その長手方向が磁化容易軸となる。ここで、磁気トンネル接合ＴＭＲの接合面をＸＹ面とし、接合面に垂直な方向をＺ方向とする。
【００１３】
ビットラインＢＬは、磁気トンネル接合ＴＭＲの上方近傍を通過するようにＹ方向に沿って配置され、フリー層ＭＦと電気接続されている。ディジットラインＤＬは、磁気トンネル接合ＴＭＲの下方近傍を通過するようにＸ方向に沿って配置される。ストラップＳＴは、ディジットラインＤＬを迂回するように、磁気トンネル接合ＴＭＲのピン層ＭＰから−Ｙ方向に引き出された配線である。
【００１４】
磁気トンネル接合ＴＭＲの下方には、ドレイン領域ＤＲ、ゲート電極ＴＧ及びソース領域ＳＣを含むトランジスタＴＲが配置される。ドレイン領域ＤＲとストラップＳＴとは、パッドＰＤ、層間配線ＬＴなど、Ｚ方向の配線によって電気接続される。ソース領域ＳＣは、Ｘ方向に延びる読み出しラインＬＲと電気接続される。ゲート電極ＴＧも、Ｘ方向に延びている。
【００１５】
次に、標準ＭＲＡＭの動作について説明する。まず書き込み動作の場合、ビットラインＢＬに電流がＹ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れると、両者の電流による合成磁界が磁気トンネル接合ＴＭＲに印加され、フリー層ＭＦの磁化方向は合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、平面形状の長手方向に沿った第１方向に一致するようになる。
【００１６】
一方、ビットラインＢＬに電流が−Ｙ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れた場合、上述の合成磁界に垂直な方向に合成磁界が発生し、フリー層ＭＦの磁化方向は、この合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、上述の第１方向とは反対の第２方向に一致するようになる。
【００１７】
こうしてディジットラインＤＬの通電とともに、ビットラインＢＬでの電流の向きを制御することによって、フリー層ＭＦの磁化方向が第１方向または第２方向に制御可能になり、「０」または「１」の２値状態を記憶することができる。その後、通電オフの状態であってもフリー層ＭＦの磁化方向は保持される。このように、配線電流誘起磁界によって、フリー層ＭＦの磁化方向を書き換える方式のＭＲＡＭの場合、メモリセルの消費電力を低減するために、スイッチング磁界を小さくすると、外乱磁場に対するディスターブ耐性が低下するという問題を生じる。
【００１８】
次に読み出し動作の場合、ディジットラインＤＬは関与せず、電流を、ビットラインＢＬ→磁気トンネル接合ＴＭＲ→ストラップＳＴ→パッドＰＤ・層間配線ＬＴ→トランジスタＴＲ→読み出しラインＬＲの経路で供給して、磁気トンネル接合ＴＭＲの抵抗値の変化をセンスアンプ（不図示）を用いて検出する。フリー層ＭＦの磁化方向がピン層ＭＰの磁化方向と平行であれば、抵抗値は低くなり、反平行であれば抵抗値は高くなる。従って、フリー層ＭＦの２値状態は、抵抗値の大小に反映されて、外部に読み出される。
【００１９】
こうしたＭＲＡＭをマトリクス状に多数配列することによって、大容量の不揮発性メモリを実現できる。この場合、ビットラインＢＬ、ディジットラインＤＬ、読み出しラインＬＲを共用するため、トランジスタＴＲを介在させることにより、ゲート電極ＴＧ及びビットラインＢＬによるマトリクス走査を実現する。
【００２０】
ＭＲＡＭのメモリセルの構成としては、上記の標準ＭＲＡＭ型に限ることなく、スピン注入磁化反転を利用するタイプのＭＲＡＭなどにも、本発明は適宜適用可能である。
【００２１】
ウェハ１１上に複数のＭＲＡＭチップを形成する工程（ステップＳ１）の次に、ＭＲＡＭチップ１２をリセットするために、ウェハ１１について磁界中において２７５℃で４時間の磁場アニールを行う（ステップＳ２）。
【００２２】
次に、図５に示すように、プローブ１３を用いて個々のＭＲＡＭチップ１２についてプローブ検査を行う（ステップＳ３）。このプローブ検査により良好と判断されたＭＲＡＭチップ１２にプログラム・救済情報を書き込む（ステップＳ４）。そして、図６に示すように、ウェハ１１を裏面から研磨機１４によりバックグラインドする（ステップＳ５）。
【００２３】
次に、図７に示すように、ウェハ１１をダイアタッチフィルム１５に貼り付ける。図８に示すように、ウェハ１１の外周に沿ってダイアタッチフィルム１５を切り取る。そして、図９に示すように、ウェハ１１の裏面に、ダイアタッチフィルム１５を介して、厚さ１００μｍのＮｉＦｅ板（高透磁率板）１６を貼り付ける（ステップＳ６）。１５０℃に加熱してダイアタッチフィルム１５を硬化させる。
【００２４】
次に、図１０に示すように、積層したウェハ１１及びＮｉＦｅ板１６にダイアタッチフィルム１７（接着層）を貼り付ける。そして、図１１に示すように、ダイシングブレード１８を用いてＭＲＡＭチップ１２ごとにウェハ１１をダイシングする（ステップＳ７）。その後、洗浄を行う。
【００２５】
次に、図１２に示すように、ＭＲＡＭチップ１２をダイパッド２１上にダイアタッチフィルム１７を介してダイボンドする（ステップＳ８）。１５０℃に加熱してダイアタッチフィルム１７を硬化させる。ＭＲＡＭチップ１２と外部リード２２とを金ワイヤ２３によりワイヤボンドする（ステップＳ９）。そして、図１３に示すように、ＭＲＡＭチップ１２及び金ワイヤ２３を樹脂２４により樹脂封止する（ステップＳ１０）。
【００２６】
次に、図１４に示すように、電界めっきにより、Ｃｕからなる外部リード２２の表面にＮｉ／Ｐｄ／Ａｕ積層のめっき膜２５を形成する（ステップＳ１１）。また、外部リード２２を成型する。最後に、製造された磁気メモリチップ装置のテストを行う（ステップＳ１２）。
【００２７】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、外部からの磁力線はＮｉＦｅ板１６を主に通り、シリコンからなるＭＲＡＭチップ１２を通る磁力線の量を減らすことができる。従って、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ダイシング装置、ダイボンド装置及びワイヤボンド装置により発生した外部磁場からＭＲＡＭチップ１２を保護することができる。このため、これらの製造装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置には外部磁場を防ぐ対策をするのが有効である。
【００２８】
また、電界めっきでは外部磁界の影響が特に問題となるが、既にＭＲＡＭチップ１２にＮｉＦｅ板１６を貼り付けているため、外部磁場からＭＲＡＭチップ１２を保護することができる。ただし、予めめっき膜を形成したリードフレームを用いれば、樹脂封止後の電界めっきが不要になるため、より好ましい。
【００２９】
上記の例ではＱＦＰ（Quad Flat Package）型パッケージの場合について説明したが、これに限らず、図１５に示すようなＢＧＡ（Ball Grid Array）型パッケージにも本実施の形態を適用することができる。この場合、ＮｉＦｅ板１６を貼り付けたＭＲＡＭチップ１２を配線基板２６上に搭載する。そして、配線基板２６の下面に半田ボール２７を形成する。
【００３０】
また、ＮｉＦｅ板１６の厚さが１００μｍの場合について説明したが、これに限らずＮｉＦｅ板１６の厚さが５０μｍ以上であれば外部磁場からＭＲＡＭチップ１２を保護することができる。ただし、ＮｉＦｅ板１６の厚さが１００μｍ以上であることが好ましい。このような厚いＮｉＦｅ板１６を前工程でウェハ１１に成膜すると、その応力によりウェハ１１が反るという問題がある。しかし、本実施の形態ではウェハ１１上に、ＭＲＡＭチップ１２を形成後、後工程において別体として形成されたＮｉＦｅ板１６をウェハ１１に貼り付けるため、このような問題は極力低減できる。
【００３１】
また、ダイアタッチフィルム１７の厚さは１０μｍ以上であることが好ましい。これにより、ＭＲＡＭチップ１２とＮｉＦｅ板１６との熱膨張係数の差による応力をダイアタッチフィルム１７が緩和することができる。一方、ダイアタッチフィルム１７の厚さは４０μｍ以下であることが好ましい。これにより、ＭＲＡＭチップ１２とＮｉＦｅ板１６との距離が縮まるため、外部磁場に対するシールド効果が大きくなる。
【００３２】
なお、熱膨張係数差による応力を緩和するために、ＮｉＦｅ板１６とＭＲＡＭチップ１２との間にシリコンダミーチップを設けても良い。また、別の半導体チップをＭＲＡＭチップ１２上にフリップチップ接続させてもよい。また、ＮｉＦｅ板１６の代わりに、外乱磁場対策処理を施したベースＳｉなどの材料をＳＯＩのように接合してもよい。また、書き込んだ情報を保護するため、ＭＲＡＭチップ１２にプログラム・救済情報を書き込んだ後の工程は３００℃以下の低温プロセスとするのが好ましい。ただし、磁場アニールのプロセス温度以下とするのがより好ましい。
【００３３】
また、ＮｉＦｅ板１６をＭＲＡＭチップ１２の表面に貼り付けてもよい。この場合、ダイアタッチフィルム１５及びＮｉＦｅ板１６は、ＭＲＡＭチップ１２表面のワイヤボンドパッドの位置に開口を設けるか、又は板状に長くすることで、ワイヤボンドパッドを避けて貼り付ける必要がある。ただし、以後のダイシング工程での水圧等でダイアタッチフィルム１７が剥がれない程度の接着強度が必要である。
【００３４】
実施の形態２．
本発明の実施の形態２に係る磁気メモリチップ装置の製造方法について図１６に示すフローチャートを参照しながら説明する。まず、実施の形態１と同様にステップＳ５までの工程を行う。次に、図１７に示すようにウェハ１１をダイアタッチフィルム３１に貼り付け、ダイシングブレード１８を用いてＭＲＡＭチップ１２ごとにウェハ１１をダイシングする（ステップＳ７）。その後、洗浄を行う。
【００３５】
次に、図１８に示すように、ＮｉＦｅ板１６をダイアタッチフィルム３２に貼り付け、個片化する。そして、ダイシングしたウェハ１１の個々のＭＲＡＭチップ１２上に、ダイボンドヘッド３３を用いて、個片化したＮｉＦｅ板１６をダイアタッチフィルム３２を介して貼り付ける（ステップＳ１３）。この際、図１９に示すように、ＭＲＡＭチップ１２のワイヤボンドパッド３４にＮｉＦｅ板１６が接触しないようにする。
【００３６】
次に、図２０に示すように、ダイボンドピックアップコレット３５を用いて、積層したＭＲＡＭチップ１２及びＮｉＦｅ板１６ごとにピックアップして、リードフレーム又は配線基板上にダイアタッチフィルム３１を介してダイボンドする（ステップＳ８）。１５０℃に加熱してダイアタッチフィルム３１，２７を硬化させる。
【００３７】
その後、実施の形態１と同様にステップＳ９〜Ｓ１２の工程を行う。なお、リードフレーム又は配線基板に予めＮｉＦｅ板を貼り付け、その上にＮｉＦｅ板を貼り付けたＭＲＡＭチップを貼り付けてサンドイッチ構造にしてもよい。
【００３８】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ダイボンド装置及びワイヤボンド装置により発生した外部磁場からＭＲＡＭを保護することができる。このため、これらの製造装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置、ダイシング装置、及びウェハに個片化したＮｉＦｅ板を貼り付けるダイボンド装置には外部磁場を防ぐ対策をする必要がある。
【００３９】
実施の形態３．
本発明の実施の形態３に係る磁気メモリチップ装置の製造方法について図２１に示すフローチャートを参照しながら説明する。まず、実施の形態１と同様にステップＳ５までの工程を行う。次に、ＭＲＡＭチップ１２ごとにウェハ１１をダイシングし（ステップＳ７）、図２２に示すようにＭＲＡＭチップ１２を配線基板２６上にダイボンドする（ステップＳ８）。なお、ＭＲＡＭチップ１２をリードフレーム上にダイボンドしてもよい。
【００４０】
次に、図２３に示すように、個々のＭＲＡＭチップ１２上に、個片化したＮｉＦｅ板１６を貼り付ける（ステップＳ１４）。この際、ＭＲＡＭチップ１２のワイヤボンドパッドにＮｉＦｅ板１６が接触しないようにする。その後、実施の形態１と同様にステップＳ９〜Ｓ１２の工程を行う。なお、リードフレーム又は配線基板に予めＮｉＦｅ板を貼り付け、その上にＮｉＦｅ板を貼り付けたＭＲＡＭチップを貼り付けてサンドイッチ構造にしてもよい。
【００４１】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ワイヤボンド装置によりスパーク等で発生した外部磁場からＭＲＡＭを保護することができる。このため、ワイヤボンド装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置、ダイシング装置及びダイボンド装置には外部磁場を防ぐ対策をする必要がある。
【符号の説明】
【００４２】
１１ ウェハ（シリコンウェハ）
１２ チップ（磁気メモリチップ）
１５ ダイアタッチフィルム
１６ ＮｉＦｅ板（高透磁率板）
１７，３１ ダイアタッチフィルム（接着層）
２１ ダイパッド（リードフレーム）
２６ 配線基板
【技術分野】
【０００１】
本発明は、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる磁気メモリチップを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭ(Magnetic Random Access Memory)は、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用した磁気メモリチップであり、外部から電力を供給することなく記憶を保持できる不揮発性メモリである。しかし、ＭＲＡＭは外部磁場の影響を受けやすく、チップ単体で１０［Ｏｅ］以上の磁場を受けると、誤書き込みなどの誤動作を誘発する恐れがある。そこで、ＭＲＡＭを内蔵する磁気メモリチップ装置において、外部磁場からＭＲＡＭを保護する磁気シールドを設ける技術が提案されている（例えば、特許文献１〜９参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１５５７８号公報
【特許文献２】特開２００４−４７６５６号公報
【特許文献３】特開２００４−１０３０７１号公報
【特許文献４】特開２００４−１９３２４７号公報
【特許文献５】特開２００４−２００１８５号公報
【特許文献６】特開２００４−２０７３２２号公報
【特許文献７】特開２００４−２２１２８８号公報
【特許文献８】特開２００４−２２１４６３号公報
【特許文献９】特開２００５−１５８９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の磁気メモリチップ装置は、装置が完成した状態において外部磁場からＭＲＡＭを保護することができる。しかし、装置のアセンブリ（組み立て）段階において、ダイボンド装置やワイヤボンディング装置など、モーターを用いた製造装置により発生した外部磁場の影響をＭＲＡＭが受けてしまうという問題があった。このため、ＭＲＡＭに磁場の影響を与えないような特別な製造装置を導入しなければならなかった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる磁気メモリチップを有する半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る磁気メモリチップを有する半導体装置の製造方法は、主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する工程と、シリコンより高透磁率を有する第１の磁気シールド板を前記磁気メモリチップの主面に搭載する工程と、前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程と、前記磁気メモリチップの前記ワイヤボンドパッドと前記リードフレームのリードとをワイヤで電気的に接続する工程と、前記磁気メモリチップ、前記磁気シールド板、前記ワイヤ及び前記リードの一部を樹脂により封止する工程とを有し、前記磁気メモリチップを準備する工程は、複数の磁気メモリチップを有するシリコンウェハを準備する工程と、前記シリコンウェハの裏面を研削することにより前記シリコンウェハを所定の厚さまで薄くする工程と、前記所定の厚さまで薄くされたシリコンウェハの裏面に、ダイアタッチフィルムを張り付けた後に、前記シリコンウェハをダイシングすることによって、各々が前記ダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する工程とを有し、前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程は、前記ダイアタッチフィルムにより前記磁気メモリチップを前記ダイパッドに接着する工程を有する。
【発明の効果】
【０００７】
この実施例によれば、アセンブリ段階において外部磁場から磁気メモリチップを保護することができる。これにより、通常の製造装置を用いた場合でも、当該製造装置により発生した外部磁場から磁気メモリチップを保護することができる。従って、アセンブリのラインを変更する必要が無いという利点がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図２】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図３】標準ＭＲＡＭを示す斜視図である。
【図４】標準ＭＲＡＭを示す回路図である。
【図５】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図６】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図７】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図８】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図９】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１０】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１１】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１２】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態１に係る磁気メモリチップ装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１に係る磁気メモリチップ装置の他の例を示す断面図である。
【図１６】本発明の実施の形態２に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図１７】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１８】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図１９】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２０】本発明の実施の形態２に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２１】本発明の実施の形態３に係る磁気メモリチップ装置の製造方法を示すフローチャートである。
【図２２】本発明の実施の形態３に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【図２３】本発明の実施の形態３に係る磁気メモリチップ装置の製造工程を示す斜視図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
本発明の実施の形態１に係る磁気メモリチップ装置の製造方法について図１に示すフローチャートを参照しながら説明する。まず、図２に示すように、シリコンからなるウェハ１１（シリコンウェハ）上に複数のＭＲＡＭチップ（磁気メモリチップ）１２を形成する（ステップＳ１）。ＭＲＡＭチップは、基本的な構造として、磁性膜からなるピン(pin)層とフリー(free)層との間に極めて薄いトンネル絶縁層が設けられた磁気トンネル接合構造を備える。こうした磁気トンネル接合構造は、一般に、ＴＭＲ(Tunneling Magneto Resistance)又はＭＴＪ(Magnetic Tunnel Junction)と称される。
【００１０】
ピン層での磁化方向は、一定の方向に固定される。一方、フリー層での磁化方向は、外部から制御可能である。ピン層の磁化方向とフリー層の磁化方向が同じ方向に向いた平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が低くなる。逆に、ピン層の磁化方向とフリー層磁化方向が、反対方向に向いた反平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が高くなる。従って、磁化方向の平行状態又は反平行状態をデジタル値の「０」または「１」に関連付けて、抵抗値の変化を読み取ることによって、従来のＲＡＭと同様にメモリ素子として動作させることができる。
【００１１】
ＭＲＡＭチップは、フリー層の磁化方向を制御する機構の相違に応じて、幾つかの種類に分類される。磁気トンネル接合構造の接合面をＸＹ面とし、接合面に垂直な方向をＺ方向として、Ｘ方向に沿った第１ライン及びＹ方向に沿った第２ラインを磁気トンネル接合構造の近傍に配置し、第１ライン及び第２ラインの電流の向きを独立に制御することによって、フリー層の磁化方向を制御することができる。こうした機構を持つ磁気メモリ素子を、ここでは標準ＭＲＡＭと称する。
【００１２】
素子構造に関して、標準ＭＲＡＭは、図３，４に示すように、２本の電流ラインを磁気トンネル接合に接近させて配置する必要がある。図３を参照して、磁気トンネル接合ＴＭＲは、典型的には、磁性膜からなるピン層ＭＰと、極めて薄いトンネル絶縁層ＭＴと、磁性膜からなるフリー層ＭＦとがこの順で積層されて構成される。磁気トンネル接合ＴＭＲは、楕円などの異方性を持つ平面形状を有し、その長手方向が磁化容易軸となる。ここで、磁気トンネル接合ＴＭＲの接合面をＸＹ面とし、接合面に垂直な方向をＺ方向とする。
【００１３】
ビットラインＢＬは、磁気トンネル接合ＴＭＲの上方近傍を通過するようにＹ方向に沿って配置され、フリー層ＭＦと電気接続されている。ディジットラインＤＬは、磁気トンネル接合ＴＭＲの下方近傍を通過するようにＸ方向に沿って配置される。ストラップＳＴは、ディジットラインＤＬを迂回するように、磁気トンネル接合ＴＭＲのピン層ＭＰから−Ｙ方向に引き出された配線である。
【００１４】
磁気トンネル接合ＴＭＲの下方には、ドレイン領域ＤＲ、ゲート電極ＴＧ及びソース領域ＳＣを含むトランジスタＴＲが配置される。ドレイン領域ＤＲとストラップＳＴとは、パッドＰＤ、層間配線ＬＴなど、Ｚ方向の配線によって電気接続される。ソース領域ＳＣは、Ｘ方向に延びる読み出しラインＬＲと電気接続される。ゲート電極ＴＧも、Ｘ方向に延びている。
【００１５】
次に、標準ＭＲＡＭの動作について説明する。まず書き込み動作の場合、ビットラインＢＬに電流がＹ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れると、両者の電流による合成磁界が磁気トンネル接合ＴＭＲに印加され、フリー層ＭＦの磁化方向は合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、平面形状の長手方向に沿った第１方向に一致するようになる。
【００１６】
一方、ビットラインＢＬに電流が−Ｙ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れた場合、上述の合成磁界に垂直な方向に合成磁界が発生し、フリー層ＭＦの磁化方向は、この合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、上述の第１方向とは反対の第２方向に一致するようになる。
【００１７】
こうしてディジットラインＤＬの通電とともに、ビットラインＢＬでの電流の向きを制御することによって、フリー層ＭＦの磁化方向が第１方向または第２方向に制御可能になり、「０」または「１」の２値状態を記憶することができる。その後、通電オフの状態であってもフリー層ＭＦの磁化方向は保持される。このように、配線電流誘起磁界によって、フリー層ＭＦの磁化方向を書き換える方式のＭＲＡＭの場合、メモリセルの消費電力を低減するために、スイッチング磁界を小さくすると、外乱磁場に対するディスターブ耐性が低下するという問題を生じる。
【００１８】
次に読み出し動作の場合、ディジットラインＤＬは関与せず、電流を、ビットラインＢＬ→磁気トンネル接合ＴＭＲ→ストラップＳＴ→パッドＰＤ・層間配線ＬＴ→トランジスタＴＲ→読み出しラインＬＲの経路で供給して、磁気トンネル接合ＴＭＲの抵抗値の変化をセンスアンプ（不図示）を用いて検出する。フリー層ＭＦの磁化方向がピン層ＭＰの磁化方向と平行であれば、抵抗値は低くなり、反平行であれば抵抗値は高くなる。従って、フリー層ＭＦの２値状態は、抵抗値の大小に反映されて、外部に読み出される。
【００１９】
こうしたＭＲＡＭをマトリクス状に多数配列することによって、大容量の不揮発性メモリを実現できる。この場合、ビットラインＢＬ、ディジットラインＤＬ、読み出しラインＬＲを共用するため、トランジスタＴＲを介在させることにより、ゲート電極ＴＧ及びビットラインＢＬによるマトリクス走査を実現する。
【００２０】
ＭＲＡＭのメモリセルの構成としては、上記の標準ＭＲＡＭ型に限ることなく、スピン注入磁化反転を利用するタイプのＭＲＡＭなどにも、本発明は適宜適用可能である。
【００２１】
ウェハ１１上に複数のＭＲＡＭチップを形成する工程（ステップＳ１）の次に、ＭＲＡＭチップ１２をリセットするために、ウェハ１１について磁界中において２７５℃で４時間の磁場アニールを行う（ステップＳ２）。
【００２２】
次に、図５に示すように、プローブ１３を用いて個々のＭＲＡＭチップ１２についてプローブ検査を行う（ステップＳ３）。このプローブ検査により良好と判断されたＭＲＡＭチップ１２にプログラム・救済情報を書き込む（ステップＳ４）。そして、図６に示すように、ウェハ１１を裏面から研磨機１４によりバックグラインドする（ステップＳ５）。
【００２３】
次に、図７に示すように、ウェハ１１をダイアタッチフィルム１５に貼り付ける。図８に示すように、ウェハ１１の外周に沿ってダイアタッチフィルム１５を切り取る。そして、図９に示すように、ウェハ１１の裏面に、ダイアタッチフィルム１５を介して、厚さ１００μｍのＮｉＦｅ板（高透磁率板）１６を貼り付ける（ステップＳ６）。１５０℃に加熱してダイアタッチフィルム１５を硬化させる。
【００２４】
次に、図１０に示すように、積層したウェハ１１及びＮｉＦｅ板１６にダイアタッチフィルム１７（接着層）を貼り付ける。そして、図１１に示すように、ダイシングブレード１８を用いてＭＲＡＭチップ１２ごとにウェハ１１をダイシングする（ステップＳ７）。その後、洗浄を行う。
【００２５】
次に、図１２に示すように、ＭＲＡＭチップ１２をダイパッド２１上にダイアタッチフィルム１７を介してダイボンドする（ステップＳ８）。１５０℃に加熱してダイアタッチフィルム１７を硬化させる。ＭＲＡＭチップ１２と外部リード２２とを金ワイヤ２３によりワイヤボンドする（ステップＳ９）。そして、図１３に示すように、ＭＲＡＭチップ１２及び金ワイヤ２３を樹脂２４により樹脂封止する（ステップＳ１０）。
【００２６】
次に、図１４に示すように、電界めっきにより、Ｃｕからなる外部リード２２の表面にＮｉ／Ｐｄ／Ａｕ積層のめっき膜２５を形成する（ステップＳ１１）。また、外部リード２２を成型する。最後に、製造された磁気メモリチップ装置のテストを行う（ステップＳ１２）。
【００２７】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、外部からの磁力線はＮｉＦｅ板１６を主に通り、シリコンからなるＭＲＡＭチップ１２を通る磁力線の量を減らすことができる。従って、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ダイシング装置、ダイボンド装置及びワイヤボンド装置により発生した外部磁場からＭＲＡＭチップ１２を保護することができる。このため、これらの製造装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置には外部磁場を防ぐ対策をするのが有効である。
【００２８】
また、電界めっきでは外部磁界の影響が特に問題となるが、既にＭＲＡＭチップ１２にＮｉＦｅ板１６を貼り付けているため、外部磁場からＭＲＡＭチップ１２を保護することができる。ただし、予めめっき膜を形成したリードフレームを用いれば、樹脂封止後の電界めっきが不要になるため、より好ましい。
【００２９】
上記の例ではＱＦＰ（Quad Flat Package）型パッケージの場合について説明したが、これに限らず、図１５に示すようなＢＧＡ（Ball Grid Array）型パッケージにも本実施の形態を適用することができる。この場合、ＮｉＦｅ板１６を貼り付けたＭＲＡＭチップ１２を配線基板２６上に搭載する。そして、配線基板２６の下面に半田ボール２７を形成する。
【００３０】
また、ＮｉＦｅ板１６の厚さが１００μｍの場合について説明したが、これに限らずＮｉＦｅ板１６の厚さが５０μｍ以上であれば外部磁場からＭＲＡＭチップ１２を保護することができる。ただし、ＮｉＦｅ板１６の厚さが１００μｍ以上であることが好ましい。このような厚いＮｉＦｅ板１６を前工程でウェハ１１に成膜すると、その応力によりウェハ１１が反るという問題がある。しかし、本実施の形態ではウェハ１１上に、ＭＲＡＭチップ１２を形成後、後工程において別体として形成されたＮｉＦｅ板１６をウェハ１１に貼り付けるため、このような問題は極力低減できる。
【００３１】
また、ダイアタッチフィルム１７の厚さは１０μｍ以上であることが好ましい。これにより、ＭＲＡＭチップ１２とＮｉＦｅ板１６との熱膨張係数の差による応力をダイアタッチフィルム１７が緩和することができる。一方、ダイアタッチフィルム１７の厚さは４０μｍ以下であることが好ましい。これにより、ＭＲＡＭチップ１２とＮｉＦｅ板１６との距離が縮まるため、外部磁場に対するシールド効果が大きくなる。
【００３２】
なお、熱膨張係数差による応力を緩和するために、ＮｉＦｅ板１６とＭＲＡＭチップ１２との間にシリコンダミーチップを設けても良い。また、別の半導体チップをＭＲＡＭチップ１２上にフリップチップ接続させてもよい。また、ＮｉＦｅ板１６の代わりに、外乱磁場対策処理を施したベースＳｉなどの材料をＳＯＩのように接合してもよい。また、書き込んだ情報を保護するため、ＭＲＡＭチップ１２にプログラム・救済情報を書き込んだ後の工程は３００℃以下の低温プロセスとするのが好ましい。ただし、磁場アニールのプロセス温度以下とするのがより好ましい。
【００３３】
また、ＮｉＦｅ板１６をＭＲＡＭチップ１２の表面に貼り付けてもよい。この場合、ダイアタッチフィルム１５及びＮｉＦｅ板１６は、ＭＲＡＭチップ１２表面のワイヤボンドパッドの位置に開口を設けるか、又は板状に長くすることで、ワイヤボンドパッドを避けて貼り付ける必要がある。ただし、以後のダイシング工程での水圧等でダイアタッチフィルム１７が剥がれない程度の接着強度が必要である。
【００３４】
実施の形態２．
本発明の実施の形態２に係る磁気メモリチップ装置の製造方法について図１６に示すフローチャートを参照しながら説明する。まず、実施の形態１と同様にステップＳ５までの工程を行う。次に、図１７に示すようにウェハ１１をダイアタッチフィルム３１に貼り付け、ダイシングブレード１８を用いてＭＲＡＭチップ１２ごとにウェハ１１をダイシングする（ステップＳ７）。その後、洗浄を行う。
【００３５】
次に、図１８に示すように、ＮｉＦｅ板１６をダイアタッチフィルム３２に貼り付け、個片化する。そして、ダイシングしたウェハ１１の個々のＭＲＡＭチップ１２上に、ダイボンドヘッド３３を用いて、個片化したＮｉＦｅ板１６をダイアタッチフィルム３２を介して貼り付ける（ステップＳ１３）。この際、図１９に示すように、ＭＲＡＭチップ１２のワイヤボンドパッド３４にＮｉＦｅ板１６が接触しないようにする。
【００３６】
次に、図２０に示すように、ダイボンドピックアップコレット３５を用いて、積層したＭＲＡＭチップ１２及びＮｉＦｅ板１６ごとにピックアップして、リードフレーム又は配線基板上にダイアタッチフィルム３１を介してダイボンドする（ステップＳ８）。１５０℃に加熱してダイアタッチフィルム３１，２７を硬化させる。
【００３７】
その後、実施の形態１と同様にステップＳ９〜Ｓ１２の工程を行う。なお、リードフレーム又は配線基板に予めＮｉＦｅ板を貼り付け、その上にＮｉＦｅ板を貼り付けたＭＲＡＭチップを貼り付けてサンドイッチ構造にしてもよい。
【００３８】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ダイボンド装置及びワイヤボンド装置により発生した外部磁場からＭＲＡＭを保護することができる。このため、これらの製造装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置、ダイシング装置、及びウェハに個片化したＮｉＦｅ板を貼り付けるダイボンド装置には外部磁場を防ぐ対策をする必要がある。
【００３９】
実施の形態３．
本発明の実施の形態３に係る磁気メモリチップ装置の製造方法について図２１に示すフローチャートを参照しながら説明する。まず、実施の形態１と同様にステップＳ５までの工程を行う。次に、ＭＲＡＭチップ１２ごとにウェハ１１をダイシングし（ステップＳ７）、図２２に示すようにＭＲＡＭチップ１２を配線基板２６上にダイボンドする（ステップＳ８）。なお、ＭＲＡＭチップ１２をリードフレーム上にダイボンドしてもよい。
【００４０】
次に、図２３に示すように、個々のＭＲＡＭチップ１２上に、個片化したＮｉＦｅ板１６を貼り付ける（ステップＳ１４）。この際、ＭＲＡＭチップ１２のワイヤボンドパッドにＮｉＦｅ板１６が接触しないようにする。その後、実施の形態１と同様にステップＳ９〜Ｓ１２の工程を行う。なお、リードフレーム又は配線基板に予めＮｉＦｅ板を貼り付け、その上にＮｉＦｅ板を貼り付けたＭＲＡＭチップを貼り付けてサンドイッチ構造にしてもよい。
【００４１】
以上説明したように、本実施の形態では、アセンブリ段階の途中においてシリコンよりも透磁率が高い物質からなるＮｉＦｅ板１６をウェハ１１の裏面に貼り付けている。これにより、その後のアセンブリ段階において外部磁場からＭＲＡＭチップ１２を保護することができる。具体的には、ワイヤボンド装置によりスパーク等で発生した外部磁場からＭＲＡＭを保護することができる。このため、ワイヤボンド装置として外部磁場を防ぐ対策をした特別なものを用意する必要がなく、一般的な製造装置を用いることができる。ただし、バックグラインド装置、ダイシング装置及びダイボンド装置には外部磁場を防ぐ対策をする必要がある。
【符号の説明】
【００４２】
１１ ウェハ（シリコンウェハ）
１２ チップ（磁気メモリチップ）
１５ ダイアタッチフィルム
１６ ＮｉＦｅ板（高透磁率板）
１７，３１ ダイアタッチフィルム（接着層）
２１ ダイパッド（リードフレーム）
２６ 配線基板
【特許請求の範囲】
【請求項１】
主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する工程と、
シリコンより高透磁率を有する第１の磁気シールド板を前記磁気メモリチップの主面に搭載する工程と、
前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程と、
前記磁気メモリチップの前記ワイヤボンドパッドと前記リードフレームのリードとをワイヤで電気的に接続する工程と、
前記磁気メモリチップ、前記磁気シールド板、前記ワイヤ及び前記リードの一部を樹脂により封止する工程とを有し、
前記磁気メモリチップを準備する工程は、
複数の磁気メモリチップを有するシリコンウェハを準備する工程と、
前記シリコンウェハの裏面を研削することにより前記シリコンウェハを所定の厚さまで薄くする工程と、
前記所定の厚さまで薄くされたシリコンウェハの裏面に、ダイアタッチフィルムを張り付けた後に、前記シリコンウェハをダイシングすることによって、各々が前記ダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する工程とを有し、
前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程は、前記ダイアタッチフィルムにより前記磁気メモリチップを前記ダイパッドに接着する工程を有する磁気メモリチップを有する半導体装置の製造方法。
【請求項２】
前記磁気メモリチップの裏面側に、更に、前記第１の磁気シールド板と異なる、第２の磁気シールド板を形成する請求項１に記載の磁気メモリチップを有する半導体装置の製造方法。
【請求項１】
主面に磁気メモリ素子および複数のワイヤボンドパッドが形成された磁気メモリチップを準備する工程と、
シリコンより高透磁率を有する第１の磁気シールド板を前記磁気メモリチップの主面に搭載する工程と、
前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程と、
前記磁気メモリチップの前記ワイヤボンドパッドと前記リードフレームのリードとをワイヤで電気的に接続する工程と、
前記磁気メモリチップ、前記磁気シールド板、前記ワイヤ及び前記リードの一部を樹脂により封止する工程とを有し、
前記磁気メモリチップを準備する工程は、
複数の磁気メモリチップを有するシリコンウェハを準備する工程と、
前記シリコンウェハの裏面を研削することにより前記シリコンウェハを所定の厚さまで薄くする工程と、
前記所定の厚さまで薄くされたシリコンウェハの裏面に、ダイアタッチフィルムを張り付けた後に、前記シリコンウェハをダイシングすることによって、各々が前記ダイアタッチフィルムをその裏面に有する複数の磁気メモリチップを形成する工程とを有し、
前記磁気メモリチップをリードフレームのダイパッド上に搭載する工程は、前記ダイアタッチフィルムにより前記磁気メモリチップを前記ダイパッドに接着する工程を有する磁気メモリチップを有する半導体装置の製造方法。
【請求項２】
前記磁気メモリチップの裏面側に、更に、前記第１の磁気シールド板と異なる、第２の磁気シールド板を形成する請求項１に記載の磁気メモリチップを有する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−２５６９０６（Ｐ２０１２−２５６９０６Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１６６７１４（Ｐ２０１２−１６６７１４）
【出願日】平成２４年７月２７日（２０１２．７．２７）
【分割の表示】特願２００９−５０１２０６（Ｐ２００９−５０１２０６）の分割
【原出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年７月２７日（２０１２．７．２７）
【分割の表示】特願２００９−５０１２０６（Ｐ２００９−５０１２０６）の分割
【原出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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