不揮発性半導体記憶装置およびその製造方法
【課題】半導体基板の主表面上の分離絶縁膜に突き抜けを抑制し、ウエル領域と配線間のリーク電流を抑制する。
【解決手段】メモリセル領域と周辺回路領域との境界部に位置する分離絶縁膜３０と、メモリセル領域内の第１導電型の第１ウエル領域１０ａと、第１ウエル領域１０ａを取り囲み、分離絶縁膜３０下に達する第２導電型の第２ウエル領域１０ｄと、第１ウエル領域１０ａ上の複数のフローティングゲートと、複数のフローティングゲート間に位置する素子分離絶縁膜３６と、フローティングゲートの一対の側面に位置する第１不純物拡散層ＳＲと、第１不純物拡散層ＳＲを電気的に接続し、分離絶縁膜３０の上方に達する導電膜２４と、導電膜２４の端部下に位置する分離絶縁膜３０の上面上に形成され、該分離絶縁膜３０の組成と異なる第１保護膜２５と、素子分離絶縁膜３６上に形成され、該素子分離絶縁膜３６の組成と異なる第２保護膜２６とを備える。
【解決手段】メモリセル領域と周辺回路領域との境界部に位置する分離絶縁膜３０と、メモリセル領域内の第１導電型の第１ウエル領域１０ａと、第１ウエル領域１０ａを取り囲み、分離絶縁膜３０下に達する第２導電型の第２ウエル領域１０ｄと、第１ウエル領域１０ａ上の複数のフローティングゲートと、複数のフローティングゲート間に位置する素子分離絶縁膜３６と、フローティングゲートの一対の側面に位置する第１不純物拡散層ＳＲと、第１不純物拡散層ＳＲを電気的に接続し、分離絶縁膜３０の上方に達する導電膜２４と、導電膜２４の端部下に位置する分離絶縁膜３０の上面上に形成され、該分離絶縁膜３０の組成と異なる第１保護膜２５と、素子分離絶縁膜３６上に形成され、該素子分離絶縁膜３６の組成と異なる第２保護膜２６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、携帯型パーソナルコンピュータや携帯電話機等の小型携帯情報機器に記憶装置として、フラッシュメモリ等の不揮発性半導体記憶装置が用いられている。
【０００３】
このような不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面に複数のメモリセルが形成されたメモリセル領域と、このメモリセル領域の周囲に形成された周辺回路領域とを備えている。そして、メモリセル領域が位置する半導体基板の主表面には、ウエル領域が形成されており、このウエル領域が位置する半導体基板の主表面上には、フローティングゲートと、このフローティングゲートの上面上に形成されたコントロールゲートと、ウエル領域が位置する半導体基板の主表面に形成されたソース領域およびドレイン領域とが形成されている。
【０００４】
このように構成された不揮発性半導体記憶装置は、各種配線を備えており、製造する際には、配線と、ウエル領域とが接触することにより、配線とウエル領域との間でリークが生じることを抑制する必要がある。例えば、特開２００１−６０５６３号公報には、半導体基板内に埋め込まれる配線と、半導体基板の主表面に形成されたウエル領域との間でリークが生じることが抑制された不揮発性半導体記憶装置およびその製造方法が記載されている。さらに、従来から、小型携帯情報機器の小型化に伴って、不揮発性半導体記憶装置の微細化も急速に推進されており、例えば、特開２００２−２６１４１号公報には、微細化および小型化が図られた不揮発性半導体記憶装置が提案されている。
【特許文献１】特開２００１−６０５６３号公報
【特許文献２】特開２００２−２６１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特開２００１−６０５６３号公報に記載された不揮発性半導体記憶装置においては、不揮発性半導体記憶装置の微細化および小型化を図ることができず、また、上記特開２００２−２６１４１号公報に記載された不揮発性半導体記憶装置においては、配線と、ウエル領域間でのリーク電流の発生を抑制することが困難なものとなっている。そして、ソース同士またはドレイン同士が配線により接続された不揮発性半導体記憶装置においても、微細化を図りつつ、配線と、ウエル領域とが接続されることを防止する必要がある。
【０００６】
ここで、従来から知られている不揮発性半導体記憶装置には、半導体基板の主表面上に形成された分離絶縁膜と、この分離絶縁膜の上面上に形成された層間絶縁膜と、この層間絶縁膜に形成された開口部内に導電膜が充填され、分離絶縁膜上に形成された配線とを備えたものが知られている。
【０００７】
このような不揮発性半導体記憶装置は、まず、半導体基板の主表面上にウエル領域を形成して、このウエル領域の上面に分離絶縁膜を形成する。そして、層間絶縁膜を半導体基板の主表面上に堆積する。その後、この層間絶縁膜にエッチングを施して、開口部を形成して、この開口部内に導電膜を堆積することで、配線を形成する。
【０００８】
しかし、上記のような製造方法によれば、層間絶縁膜にエッチングを施す際に、分離絶縁膜も同時にエッチングされ易く、分離絶縁膜が突き抜けるおそれがあり、その後形成される配線と、半導体基板とが接触することにより、リークが生じるなどの問題があった。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、微細化および小型化を図りつつ、半導体基板の主表面上に形成された分離絶縁膜に突き抜け生じることを抑制して、半導体基板の主表面に形成されたウエル領域と配線との間でリークの発生がすることが抑制された不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成された複数のメモリセルを有するメモリセル領域と、メモリセル領域の周囲に位置し、メモリセルを制御する制御回路を有する周辺回路領域と、メモリセル領域と周辺回路領域との境界部に位置する半導体基板の主表面上に形成され、メモリセル領域と周辺回路領域とを電気的に分離する分離絶縁膜と、メモリセル領域内に位置する半導体基板の主表面に形成された第１導電型の第１ウエル領域と、第１ウエル領域を取り囲むように形成され、分離絶縁膜下に達する第２導電型の第２ウエル領域と、第１ウエル領域が位置する半導体基板の主表面上に、第１絶縁膜を介して、形成された複数のフローティングゲートと、フローティグゲート上に第２絶縁膜を介して形成されたコントロールゲートと、コントロールゲートが延在する方向に隣接する各々フローティングゲート間に位置する半導体基板の主表面に形成された素子分離絶縁膜と、コントロールゲートが延在する方向と交差する方向に対向配置されたフローティングゲートの一対の側面のうち、一方の側面側に位置する半導体基板の主表面に形成された第１不純物拡散層と、各々フローティングゲートの他方の側面側に位置する半導体基板の主表面に形成された複数の第２不純物拡散層と、コントロールゲートが延在する方向に延在して、第１不純物拡散層を電気的に接続し、分離絶縁膜の上方に達する導電膜と、導電膜の端部下に位置する分離絶縁膜の上面上に形成され、該分離絶縁膜の組成と異なる組成の膜を含む第１保護膜と、素子分離絶縁膜上に形成され、該素子分離絶縁膜の組成と異なる組成の膜を含む第２保護膜とを備える。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に第１導電型の第１ウエル領域を形成する工程と、第１ウエル領域を取り囲むように、半導体基板の主表面に第２導電型の第２ウエル領域を形成する工程と、第２ウエル領域の表面に第２ウエル領域の上面を覆うように分離絶縁膜を形成する工程と、第１ウエル領域の上面上に複数の素子分離絶縁膜を形成する工程と、素子分離間に位置する半導体基板の主表面上に第１絶縁膜を介して、フローティングゲート形成用の第１導電パターンとを形成する工程と、第１導電パターンの上面上に第２絶縁膜を介して、コントロールゲート形成用の第１導電膜を形成する工程と、第１導電パターンの両側面側に位置する半導体基板の主表面に、第１不純物拡散層と、第２不純物拡散層とを形成する工程と、分離絶縁膜の上面上に、該分離絶縁膜と組成が異なる組成の膜を含む第１保護膜を形成する工程と、素子分離絶縁膜の上面上に、該素子分離絶縁膜と組成が異なる組成の膜を含む第２保護膜を形成する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜をエッチングして、コントロールゲートが延在する方向に延在して、第１不純物拡散層の上面が位置する半導体基板の主表面と、第１保護膜の少なくとも一部とを露出する開口部を形成する工程と開口部内に第１不純物拡散層を電気的に接続する第２導電膜を形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、微細化および小型化を図りつつ、半導体基板の主表面上に形成された分離絶縁膜に突き抜け生じることを抑制して、半導体基板の主表面に形成されたウエル領域と配線との間でのリークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
（実施の形態１）
図１から図１７を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００およびその製造方法について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１００の平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板の主表面上に形成され、複数のメモリセル等が形成されたメモリ領域ＲＭＳと、このメモリ領域ＲＭＳ内に隣接し、メモリ領域内ＲＭＳ内に形成された各種トランジスタを制御するトランジスタを有するデコーダ領域１０１と、複数のコンタクト部１０２ａが形成され、半導体基板内に電圧を印加する電圧供配線１０２とを備えている。
【００１４】
図２は、図１に示すメモリ領域ＲＭＳの一部を拡大した平面図である。この図２に示されるように、半導体基板１０の主表面上には、複数のメモリセルが形成されたメモリセル領域ＲＭと、メモリセルの駆動を制御する制御回路を有する周辺回路領域ＲＳと、メモリセル領域ＲＭ内に形成されたドレイン領域に印加する電圧を調整する制御トランジスタを複数有する制御領域１０４とが形成されている。
【００１５】
図３は、図２の一部を拡大した平面図である。この図３に示されるように、メモリセル領域ＲＭが位置する半導体基板１０の主表面には、中央部に形成されたＰ型のウエル領域１０ａと、このＰ型のウエル領域１０ａを覆うように形成されたＮ型のウエル領域１０ｄとが形成されている。このＮ型のウエル領域１０ｄの上面は、メモリセル領域ＲＭと、周辺回路領域ＲＳとの境界領域に位置している。
【００１６】
また、半導体基板１０の主表面のうち、メモリセル領域ＲＭと周辺回路領域ＲＳとの境界領域に、積層体ＣＧＤ２が形成されている。この積層体ＣＧＤ２は、メモリセル領域ＲＭと、周辺回路領域ＲＳとの間の絶縁性を確保するものである。そして、この積層体ＣＧＤ２より、メモリセル領域ＲＭ側に位置する半導体基板の主表面上には、積層体ＣＧＤ１が形成されている。
【００１７】
そして、Ｐ型のウエル領域１０ａが位置する半導体基板１０の主表面上には、複数のフローティングゲートＦＧと、このフローティングゲートＦＧの上面上に形成されたコントロールゲートＣＧと、コントロールゲートＣＧが延在する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１０の主表面に形成された素子分離絶縁膜３６と、コントロールゲートＣＧが延在する方向に対向配置されたフローティングゲートＦＧの一対の側面のうち、一方の側面に位置する半導体基板１０の主表面に形成されたソース領域（第１不純物拡散層）ＳＲと、フローティングゲートＦＧの他方の側面側に位置する半導体基板１０の主表面に形成されたドレイン領域（第２不純物拡散領域）ＤＲと、コントロールゲートＣＧが延在する方向に延在して、ソース領域を電気的に接続して、積層体ＣＧＤ１の少なくとも一部を覆う配線２４とを備えている。
【００１８】
そして、素子分離絶縁膜３６が延在する方向に対向するメモリセル領域ＲＭの側辺側には、電圧が印加されないことにより、コントロールゲートＣＧとして機能しない複数のダミーコントロールゲートＣＧｄが形成されている。そして、このダミーコントロールゲートＣＧｄの下に位置する半導体基板１０の主表面上には、フローティングゲートＦＧとして機能しないダミーフローティングゲートＦＧｄが形成されている。
【００１９】
図４は、図３に示すＩＶ−ＩＶ線における断面図である。この図４に示されるように、半導体基板１０の主表面上には、絶縁膜２０を介して形成され、例えば、多結晶シリコンからなるフローティングゲートＦＧと、絶縁膜２３を介してフローティングゲートＦＧの上面上に形成されたコントロールゲートＣＧとが形成されている。絶縁膜２３は、酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜とが積層されて形成されており、所謂ＯＮＯ膜とされている。コントロールゲートＣＧは、例えば、多結晶シリコンからなる導電膜ＣＧｂと、この導電膜ＣＧｂ上に形成され、例えば、タングステンシリサイド（ＷＳｉx）等からなる導電膜ＣＧａとから構成されている。そして、コントロールゲートＣＧの上面上には、窒化シリコンからなる絶縁膜２５が、例えば、１８０ｎｍ程度形成されている。そして、フローティングゲートＦＧと、コントロールゲートＣＧと絶縁膜２５の側面上には、窒化シリコンからなるサイドウォール絶縁膜２６が形成されている。このサイドウォール絶縁膜２６の半導体基板１０の主表面と平行な方向の幅は、例えば、９０ｎｍ程度とされている。
【００２０】
コントロールゲートＣＧ上には、絶縁膜（層間絶縁膜）３１が形成されており、この絶縁膜３１の上面上には、絶縁膜３２が形成されている。この絶縁膜３２の上面上には、タングステン（Ｗ）や、バリヤ金属（Ｔｉｎ等）等の導電膜からなる配線Ｍ１が形成されている。そして、フローティングゲートＦＧの一方の側面側に位置する半導体基板１０の主表面には、ソース領域ＳＲが形成されており、フローティングゲートＦＧの他方の側面側には、ドレイン領域ＤＲが形成されている。
【００２１】
ソース領域ＳＲが位置する半導体基板１０の主表面上には、ソース領域ＳＲと接続する配線２４が形成されており、また、ドレイン領域ＤＲが位置する半導体基板１０の主表面上には、ドレイン領域ＤＲと接続する接続部２１が形成されている。
【００２２】
接続部２１は、絶縁膜３１を貫通するように形成されたコンタクト部２１ａと、このコンタクト部２１ａの上端部に形成され、配線Ｍ１に接続するビア２１ｂとを備えている。
【００２３】
図５は、図３のＶ−Ｖ線における断面図であり、配線２４に沿って断面視した断面図である。この図５に示されるように、半導体基板１０の主表面には、Ｐ型のウエル領域１０ａと、このウエル領域１０ａを覆うように形成されたＮ型のウエル領域１０ｄと、このウエル領域１０ｄより周辺回路領域ＲＳ側に形成されたウエル領域１０ｅとが形成されている。ウエル領域１０ｄは、ウエル領域１０ａの底部に形成されたＮ型のボトム領域１０ｂと、このボトム領域１０ｂの周縁部に形成され、ウエル領域１０ａの周囲を覆うＮ型のウエル領域１０ｃとを備えている。
【００２４】
そして、メモリセル領域ＲＭと、周辺回路領域ＲＳとの境界領域に位置する半導体基板１０の主表面には、メモリセル領域ＲＭと周辺回路領域ＲＳとを電気的に分離する分離絶縁膜３０が形成されている。そして、この絶縁膜３０下には、ウエル領域１０ｃの上面が位置している。すなわち、ウエル領域１０ｄは、ウエル領域１０ａを覆うように形成され、絶縁膜３０下に達するように形成されている。
【００２５】
このように、ウエル領域１０ｄが絶縁膜３０の下面に位置しているため、ウエル領域１０ｄの上面が周辺回路領域ＲＳ内に位置している場合よりも周辺回路領域ＲＳの面積を小さくすることができ、不揮発性半導体記憶装置１００の微細化を図ることができる。
【００２６】
そして、ウエル領域１０ａの上面上には、例えば、酸化シリコンからなる複数の素子分離絶縁膜３６と、例えば、タングステン（Ｗ）や、バリヤ金属（Ｔｉｎ等）等の導電膜からなる配線２４とが形成されており、配線２４は、配線部２４ａと、コンタクト部２４ｂとを備えている。配線２４は、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上に形成されたソース領域ＳＲ同士を電気的に接続し、ウエル領域１０ａの上面上から絶縁膜３０の上方に達するように形成されている。ここで、絶縁膜３０の上面のうち、配線２４の端部下に位置する部分には、積層体ＣＧＤ１が形成されている。
【００２７】
この積層体ＣＧＤ１は、絶縁膜３０の上面上に形成された導電膜ＣＧｂと、導電膜ＣＧａと、シリコン窒化膜からなる絶縁膜（保護膜）２５とを備えている。
【００２８】
すなわち、この積層体ＣＧＤ１は、コントロールゲートＣＧと同じ導電膜を含み、その上面上に形成された絶縁膜２５とを備えた構成となっており、ダミーコントロールゲートＣＧｄを用いて形成されている。そして、この積層体ＣＧＤ１の側面上には、サイドウォール絶縁膜２６が形成されている。
【００２９】
絶縁膜３０の上面上のうち、積層体ＣＧＤ１より周辺回路領域ＲＳ側に位置する領域には、積層体ＣＧＤ２が形成されている。この積層体ＣＧＤ２は、絶縁膜３０の上面上に形成され、フローティングゲートＦＧを構成する導電膜と、この導電膜の上面上に形成された絶縁膜２３と、この絶縁膜２３の上面上に形成された導電膜ＣＧｂと、導電膜ＣＧｂの上面上に形成された導電膜ＣＧａと、この導電膜ＣＧａの上面上に形成され、例えば、シリコン窒化膜からなる絶縁膜２５とを備えている。
【００３０】
すなわち、積層体ＣＧＤ２は、フローティングゲートを構成する導電膜と、コントロールゲートＣＧを構成する導電膜ＣＧａ、ＣＧｂと、絶縁膜２５とから構成されている。そして、この積層体ＣＧＤ２の側面上には、サイドウォール絶縁膜２６が形成されている。
【００３１】
配線２４の上面上には、例えば、酸化シリコンからなる絶縁膜３２が形成されており、この絶縁膜３２には、コンタクト部２４ｂが形成されている。
【００３２】
図６は、図３のコントロールゲートＣＧ間であって、ドレイン領域を通る断面図である。この図６に示されるように、コントロールゲートＣＧ間に位置する半導体基板１０の主表面上にも、素子分離絶縁膜３６が複数形成されており、この素子分離絶縁膜３６間に位置する半導体基板１０の主表面上には、コンタクト部２１ａが形成されており、コンタクト部２１ａの上端部には、ビア２１ｂが形成されている。そして、このビア２１ｂは、配線Ｍ１に接続している。
【００３３】
上記のように構成された不揮発性半導体記憶装置１００の製造方法について説明する。図７は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図であり、図８は、第２工程を示す断面図である。この図７に示されるように、半導体基板１０の主表面に、イオン注入により、例えば、リン（Ｐ）を選択的に導入することにより、Ｎ型のウエル領域１０ｄを形成する。そして、通常のイオン注入法により、半導体基板１０の主表面上に、例えば、ホウ素（Ｂ）を選択的に導入することにより、Ｐ型のウエル領域１０ａを形成する。
【００３４】
そして、半導体基板１０の主表面上に、例えば、酸化シリコンからなる絶縁膜２０を、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。そして、この絶縁膜２０の上面上に多結晶シリコン等からなる導電膜ＦＧａを、例えば、１００ｎｍ程度堆積する。
【００３５】
そして、図８に示されるように、導電膜ＦＧａをパターニングして、フローティングゲートパターンＦＧｂを形成する。フローティングゲートパターンＦＧｂは、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上と、素子分離絶縁膜３６と絶縁膜３０との間に位置する半導体基板１０の主表面上と、絶縁膜３０の上面のうち、周辺回路領域ＲＳ側の上面上とに形成される。
【００３６】
このフローティングゲートパターンＦＧｂの上面上に、酸化シリコン、窒化シリコン、酸化シリコンを順次積層して形成される絶縁膜２３を形成する。
【００３７】
図９は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図９に示されるように、まず、絶縁膜２３の上面上に、例えば１００ｎｍ程度、導電膜ＣＧｂを堆積し、そして、例えば、８０ｎｍ程度、導電膜ＣＧａをＣＶＤ法等により堆積する。その後、導電膜ＣＧａの上面上に、窒化シリコンからなる絶縁膜２５を堆積する。
【００３８】
図１０は、不揮発性半導体記憶装置１００の第４工程を示す断面図であり、形成されるコントロールゲート間に位置する断面図である。この図１０に示されるように、図９に示す導電膜ＣＧａ、ＣＧｂにパターニングを施して、コントロールゲートＣＧを形成する。この際、絶縁膜３０の上面のうち、メモリセル領域ＲＭ側の周縁部側と、周辺回路領域側ＲＳ側の周縁部側とには、導電膜ＣＧａ、ＣＧｂを残留させる。これにより、絶縁膜３０の上面上には、積層体ＣＧＤ１と、積層体ＣＧＤ２とが形成される。
【００３９】
そして、図９に示すコントロールゲートＣＧ間に位置するフローティングゲートパターンＦＧｂの上面上に形成された絶縁膜２３をエッチングして、除去する。この際、フローティングゲートパターンＦＧｂ間に位置する素子分離絶縁膜３６の上面上には、凹部３６ａが形成される。
【００４０】
図１１は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図１１に示されるように、図１０に示すコントロールゲートＣＧ間に位置するフローティングゲートパターンＦＧｂをエッチングして除去することにより、フローティングゲートＦＧが形成される。
【００４１】
図１２は、不揮発性半導体記憶装置１００の第６工程を示す断面図であり、図１３は、第７工程を示す断面図であり、いずれも、コントロールゲートＣＧ間における断面図である。この図１２に示されるように、半導体基板１０の主表面上にシリコン窒化膜からなる絶縁膜２６を堆積する。これにより、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内には、絶縁膜２６が充填される。そして、図１３に示されるように、絶縁膜２６にエッチングを施して、積層体ＣＧＤ１および積層体ＣＧＤ２の側面上にサイドウォール絶縁膜２６を形成する。この際、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内には、絶縁膜２６が残留する。
【００４２】
図１４は、上記第７工程におけるコントロールゲートＣＧと直交する方向の断面図である。この図１４に示されるように、上記第７工程における絶縁膜２６にエッチングにより、フローティングゲートＦＧおよびコントロールゲートＣＧと、絶縁膜２５の上面上にサイドウォール絶縁膜２６が形成される。そして、サイドウォール絶縁膜２６間に位置する半導体基板１０の主表面に、イオン注入により、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
【００４３】
図１５は、第８工程を示す断面図であり、図１６は、第９工程を示す断面図であり、いずれも、コントロールゲートＣＧ間に位置する断面図である。この図１５に示されるように、半導体基板１０の主表面上に、酸化シリコンからなる絶縁膜３１を堆積する。そして、図１６に示されるように、シリコン窒化膜との選択比の大きい異方性ドライエッチングまたはウエットエッチングを施して、絶縁膜３１に開口部２４Ａを形成する。この開口部２４Ａは、コントロールゲートＣＧが延在する方向に延在して、ソース領域ＳＲが位置する半導体基板１０の主表面と、積層体ＣＧＤ１の上面の一部とを露出する。そして、開口部２４Ａの端部は、積層体ＣＧＤ１の上面上に位置している。ここで、開口部２４Ａを形成する際に、絶縁膜３０の上面上には、積層体ＣＧＤ１が形成されており、また、積層体ＣＧＤ１の側面上には、シリコン窒化膜からなるサイドウォール絶縁膜２６が形成されているため、サイドウォール絶縁膜２６および絶縁膜２５下に位置する絶縁膜３０の上面までもエッチングされることが抑制されている。
【００４４】
すなわち、絶縁膜２５およびサイドウォール絶縁膜２６の組成は、絶縁膜３０の組成と異なるため、絶縁膜３１をエッチングする際に、絶縁膜２５およびサイドウォール絶縁膜２６との選択性の高い異方性ドライエッチングまたはウエットエッチングを施すことにより、絶縁膜３０が露出することを抑制することができる。
【００４５】
特に、積層体ＣＧＤ１は、絶縁膜２５下に、絶縁膜３０と組成が大きく異なる導電膜ＣＧａ、ＣＧｂを備えているため、開口部２４Ａを形成する際に、積層体ＣＧＤ１を突き抜けて、絶縁膜３０にエッチングが施されることを確実に抑制することができる。そして、図１６に示されるように、開口部２４Ａ内に導電膜を充填して、配線部２４ａを形成する。
【００４６】
そして、図４において、ドレイン領域ＤＲ上に位置する絶縁膜３１にエッチングを施して、ドレイン領域ＤＲに接続されるコンタクト部２１を形成する。そして、図１７および図４に示されるように、配線部２４ａの上面上に絶縁膜３２を堆積して、配線部２４ａに接続されたコンタクト部２４ｂを形成する。
【００４７】
上記のように構成された不揮発性半導体記憶装置１００の書込み動作は、図４において、選択されたメモセルＭＣのドレイン領域ＤＲに正電圧（例えば、４Ｖ〜８Ｖ）の電圧を印加して、コントロールゲートＣＧには、負電圧（例えば、−８Ｖ〜−１１Ｖ）の電圧を印加する。そして、ソース領域ＳＲは、開放状態として、半導体基板１０のウエル領域１０ａは接地する。このように電圧が印加されると、フローティングゲートＦＧ内の電荷がドレイン領域ＤＲ内に放出される。
【００４８】
消去動作の際には、図４において、ドレイン領域ＤＲは、開放状態とされ、ソース領域ＳＲには、例えば、負電圧（例えば、−６Ｖ〜−１１Ｖ）が印加される。半導体基板１０のウエル領域１０ａには、負電圧（例えば、−６Ｖ〜−１１Ｖ）が印加され、また、コントロールゲートＣＧには、正電圧（例えば、８Ｖ〜１２Ｖ）が印加される。
【００４９】
このように、電圧が印加されると、半導体基板１０の主表面からフローティングゲートＦＧ内に電子が供給される。
【００５０】
読出し動作の際には、図４において、ドレイン領域ＤＲには、正電圧（例えば、０．５Ｖ〜２Ｖ）の電圧が印加され、コントロールゲートには、正電圧（例えば、３Ｖ〜６Ｖ）の電圧が印加される。そして、半導体基板１０のウエル領域１０ａおよびソース領域ＳＲは、接地される。このように、電圧が印加されると、フローティングゲートＦＧ内に蓄積された電荷の状態によって、しきい値電圧が変動するため、ドレイン領域ＤＲからソース領域ＳＲに向けて流れる電流をセンシングすることにより、選択されたメモリセルＭＣに蓄積された情報を読み出すことができる。
【００５１】
（実施の形態２）
図１８から図２５を用いて、本実施の形態２に係る不揮発性半導体記憶装置２００およびその製造方法について説明する。図１８は、不揮発性半導体記憶装置２００のコントロールゲートＣＧ間における断面図である。この図１８に示されるように、絶縁膜３０の上面上には、積層体ＣＧＤ３と、積層体ＣＧＤ２とが形成されており、配線２４の端部が、積層体ＣＧＤ３の上面に位置している。
【００５２】
積層体ＣＧＤ３は、絶縁膜３０の上面のうち、メモリセル領域ＲＭ側の周縁部に配置されており、積層体ＣＧＤ２は、積層体ＣＧＤ３より周辺回路領域ＲＳ側に形成されている。そして、積層体ＣＧＤ３は、絶縁膜３０の上面上に形成され、導電膜ＦＧａと、この導電膜ＦＧａの上面上に形成された絶縁膜２３と、この絶縁膜２３の上面上に形成された導電膜ＣＧｂ、ＣＧａと、導電膜ＣＧａの上面上に形成された絶縁膜２５とを備えている。そして、積層体ＣＧＤ３の側面上には、シリコン窒化膜からなるサイドウォール絶縁膜２６が形成されている。
【００５３】
なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に構成されており、同一の構成には、同一の符号を付してその説明を省略する。
【００５４】
図１９から図２５を用いて、本実施の形態２に係る不揮発性半導体記憶装置２００の製造方法について説明する。
【００５５】
図１９は、不揮発性半導体記憶装置２００の製造工程の第１工程を示す断面図であり、形成されるコントロールゲート間に位置する断面図である。この図１９に示されるように、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上と、絶縁膜３０の上面のうち、形成されるメモリセル領域ＲＭ側の周縁部側と、絶縁膜３０の上面のうち、形成される周辺回路領域ＲＳ側の周縁部側とに導電膜が形成されたフローティングゲートパターンＦＧｃを形成する。そして、このフローティングゲートパターンＦＧｃの上面上に絶縁膜２３を形成する。さらに、この絶縁膜２３の上面上に、導電膜ＣＧｂと、導電膜ＣＧａと、絶縁膜２５とを順次堆積する。
【００５６】
図２０は、不揮発性半導体記憶装置２００の製造工程の第２工程を示す断面図であり、図２１は、第３工程を示す断面図であり、いずれも形成されるコントロールゲートＣＧ間における断面図である。この図２０に示されるように、図１９に示す絶縁膜２５と、導電膜ＣＧａ、ＣＧｂをパターニングして、コントロールゲートＣＧを形成する。この際、絶縁膜３０の上面上のうち、形成されるメモリセル領域ＲＭ側の周縁部側には、積層体ＣＧＤ３が形成され、形成される周辺回路領域ＲＳ側の周縁部には、積層体ＣＧＤ２が形成される。そして、コントロールゲートＣＧ間に位置する絶縁膜２３にエッチングを施して、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上に形成されたフローティングゲートパターンＦＧｃの表面を露出する。この際、フローティングゲートパターンＦＧｃ間に位置する素子分離絶縁膜３６の上面上に凹部３６ａが形成される。
【００５７】
そして、図２１に示されるように、素子分離絶縁膜３６間に位置するフローティングゲートパターンＦＧｃをエッチングして除去すると共に、フローティングゲートＦＧを形成する。図２２は、不揮発性半導体記憶装置２００の製造工程の第４工程を示す断面図である。この図２２に示されるように、半導体基板１０の主表面上に絶縁膜２６を堆積して、その後、この絶縁膜２６にエッチングを施して、積層体ＣＧＤ３の側面上および積層体ＣＧＤ２の側面上にサイドウォール絶縁膜２６を形成する。この際、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内に絶縁膜２６が充填される。
【００５８】
図２３は、不揮発性半導体記憶装置２００の製造工程の第５工程を示す断面図であり
図２４は、第６工程を示す断面図である。この図２３に示されるように、半導体基板１０の主表面上に絶縁膜３１を堆積する。そして、図２３に示すように、窒化シリコンとの選択比の高い異方性ドライエッチングまたはウエットエッチングを施して、絶縁膜３１にエッチングを施して、開口部３１ｂを形成する。この際、絶縁膜３０の上面のうち、形成されるメモリセル領域ＲＭ側の周縁部には、積層体ＣＧＤ３およびサイドウォール絶縁膜２６が形成されおり、積層体ＣＧＤ３およびサイドウォール絶縁膜２６下に位置する絶縁膜３０がエッチングされることを抑制することができる。また、素子分離絶縁膜３６は、凹部３６ａ内に窒化シリコンからなる絶縁膜が充填されているため、素子分離絶縁膜３６のエッチングが抑制され、絶縁膜３１をエッチングする際に、素子分離絶縁膜３６に突き抜けが生じることを抑制することができる。そして、図２５に示すように、開口部３１ｂ内に導電膜を充填して、配線２４ａを形成する。なお、上記製造工程以外の工程は、上記実施の形態１と同様の工程を含む。
【００５９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６０】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【００６１】
【図１】本実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１に示すメモリ領域ＲＭＳの一部を拡大した平面図である。
【図３】図２の一部を拡大した平面図である。
【図４】図３に示すＩＶ−ＩＶ線における断面図である。
【図５】図３のＶ−Ｖ線における断面図である。
【図６】図３のコントロールゲートＣＧ間であって、ドレイン領域を通る断面図である。
【図７】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１４】第７工程におけるコントロールゲートＣＧと直交する方向の断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図１８】不揮発性半導体記憶装置のコントロールゲートＣＧ間における断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図２５】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【符号の説明】
【００６２】
１０ａ，１０ｄ ウエル領域、２１ｂ コンタクト部、２６ サイドウォール絶縁膜、３０ 分離絶縁膜、３６ａ 凹部、３６ 素子分離絶縁膜、１００ 不揮発性半導体記憶装置、ＣＧＤ１ 積層体、ＦＧｂ フローティングゲートパターン、ＦＧｄ ダミーフローティングゲート。
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、携帯型パーソナルコンピュータや携帯電話機等の小型携帯情報機器に記憶装置として、フラッシュメモリ等の不揮発性半導体記憶装置が用いられている。
【０００３】
このような不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面に複数のメモリセルが形成されたメモリセル領域と、このメモリセル領域の周囲に形成された周辺回路領域とを備えている。そして、メモリセル領域が位置する半導体基板の主表面には、ウエル領域が形成されており、このウエル領域が位置する半導体基板の主表面上には、フローティングゲートと、このフローティングゲートの上面上に形成されたコントロールゲートと、ウエル領域が位置する半導体基板の主表面に形成されたソース領域およびドレイン領域とが形成されている。
【０００４】
このように構成された不揮発性半導体記憶装置は、各種配線を備えており、製造する際には、配線と、ウエル領域とが接触することにより、配線とウエル領域との間でリークが生じることを抑制する必要がある。例えば、特開２００１−６０５６３号公報には、半導体基板内に埋め込まれる配線と、半導体基板の主表面に形成されたウエル領域との間でリークが生じることが抑制された不揮発性半導体記憶装置およびその製造方法が記載されている。さらに、従来から、小型携帯情報機器の小型化に伴って、不揮発性半導体記憶装置の微細化も急速に推進されており、例えば、特開２００２−２６１４１号公報には、微細化および小型化が図られた不揮発性半導体記憶装置が提案されている。
【特許文献１】特開２００１−６０５６３号公報
【特許文献２】特開２００２−２６１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特開２００１−６０５６３号公報に記載された不揮発性半導体記憶装置においては、不揮発性半導体記憶装置の微細化および小型化を図ることができず、また、上記特開２００２−２６１４１号公報に記載された不揮発性半導体記憶装置においては、配線と、ウエル領域間でのリーク電流の発生を抑制することが困難なものとなっている。そして、ソース同士またはドレイン同士が配線により接続された不揮発性半導体記憶装置においても、微細化を図りつつ、配線と、ウエル領域とが接続されることを防止する必要がある。
【０００６】
ここで、従来から知られている不揮発性半導体記憶装置には、半導体基板の主表面上に形成された分離絶縁膜と、この分離絶縁膜の上面上に形成された層間絶縁膜と、この層間絶縁膜に形成された開口部内に導電膜が充填され、分離絶縁膜上に形成された配線とを備えたものが知られている。
【０００７】
このような不揮発性半導体記憶装置は、まず、半導体基板の主表面上にウエル領域を形成して、このウエル領域の上面に分離絶縁膜を形成する。そして、層間絶縁膜を半導体基板の主表面上に堆積する。その後、この層間絶縁膜にエッチングを施して、開口部を形成して、この開口部内に導電膜を堆積することで、配線を形成する。
【０００８】
しかし、上記のような製造方法によれば、層間絶縁膜にエッチングを施す際に、分離絶縁膜も同時にエッチングされ易く、分離絶縁膜が突き抜けるおそれがあり、その後形成される配線と、半導体基板とが接触することにより、リークが生じるなどの問題があった。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、微細化および小型化を図りつつ、半導体基板の主表面上に形成された分離絶縁膜に突き抜け生じることを抑制して、半導体基板の主表面に形成されたウエル領域と配線との間でリークの発生がすることが抑制された不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成された複数のメモリセルを有するメモリセル領域と、メモリセル領域の周囲に位置し、メモリセルを制御する制御回路を有する周辺回路領域と、メモリセル領域と周辺回路領域との境界部に位置する半導体基板の主表面上に形成され、メモリセル領域と周辺回路領域とを電気的に分離する分離絶縁膜と、メモリセル領域内に位置する半導体基板の主表面に形成された第１導電型の第１ウエル領域と、第１ウエル領域を取り囲むように形成され、分離絶縁膜下に達する第２導電型の第２ウエル領域と、第１ウエル領域が位置する半導体基板の主表面上に、第１絶縁膜を介して、形成された複数のフローティングゲートと、フローティグゲート上に第２絶縁膜を介して形成されたコントロールゲートと、コントロールゲートが延在する方向に隣接する各々フローティングゲート間に位置する半導体基板の主表面に形成された素子分離絶縁膜と、コントロールゲートが延在する方向と交差する方向に対向配置されたフローティングゲートの一対の側面のうち、一方の側面側に位置する半導体基板の主表面に形成された第１不純物拡散層と、各々フローティングゲートの他方の側面側に位置する半導体基板の主表面に形成された複数の第２不純物拡散層と、コントロールゲートが延在する方向に延在して、第１不純物拡散層を電気的に接続し、分離絶縁膜の上方に達する導電膜と、導電膜の端部下に位置する分離絶縁膜の上面上に形成され、該分離絶縁膜の組成と異なる組成の膜を含む第１保護膜と、素子分離絶縁膜上に形成され、該素子分離絶縁膜の組成と異なる組成の膜を含む第２保護膜とを備える。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に第１導電型の第１ウエル領域を形成する工程と、第１ウエル領域を取り囲むように、半導体基板の主表面に第２導電型の第２ウエル領域を形成する工程と、第２ウエル領域の表面に第２ウエル領域の上面を覆うように分離絶縁膜を形成する工程と、第１ウエル領域の上面上に複数の素子分離絶縁膜を形成する工程と、素子分離間に位置する半導体基板の主表面上に第１絶縁膜を介して、フローティングゲート形成用の第１導電パターンとを形成する工程と、第１導電パターンの上面上に第２絶縁膜を介して、コントロールゲート形成用の第１導電膜を形成する工程と、第１導電パターンの両側面側に位置する半導体基板の主表面に、第１不純物拡散層と、第２不純物拡散層とを形成する工程と、分離絶縁膜の上面上に、該分離絶縁膜と組成が異なる組成の膜を含む第１保護膜を形成する工程と、素子分離絶縁膜の上面上に、該素子分離絶縁膜と組成が異なる組成の膜を含む第２保護膜を形成する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜をエッチングして、コントロールゲートが延在する方向に延在して、第１不純物拡散層の上面が位置する半導体基板の主表面と、第１保護膜の少なくとも一部とを露出する開口部を形成する工程と開口部内に第１不純物拡散層を電気的に接続する第２導電膜を形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、微細化および小型化を図りつつ、半導体基板の主表面上に形成された分離絶縁膜に突き抜け生じることを抑制して、半導体基板の主表面に形成されたウエル領域と配線との間でのリークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
（実施の形態１）
図１から図１７を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００およびその製造方法について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１００の平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板の主表面上に形成され、複数のメモリセル等が形成されたメモリ領域ＲＭＳと、このメモリ領域ＲＭＳ内に隣接し、メモリ領域内ＲＭＳ内に形成された各種トランジスタを制御するトランジスタを有するデコーダ領域１０１と、複数のコンタクト部１０２ａが形成され、半導体基板内に電圧を印加する電圧供配線１０２とを備えている。
【００１４】
図２は、図１に示すメモリ領域ＲＭＳの一部を拡大した平面図である。この図２に示されるように、半導体基板１０の主表面上には、複数のメモリセルが形成されたメモリセル領域ＲＭと、メモリセルの駆動を制御する制御回路を有する周辺回路領域ＲＳと、メモリセル領域ＲＭ内に形成されたドレイン領域に印加する電圧を調整する制御トランジスタを複数有する制御領域１０４とが形成されている。
【００１５】
図３は、図２の一部を拡大した平面図である。この図３に示されるように、メモリセル領域ＲＭが位置する半導体基板１０の主表面には、中央部に形成されたＰ型のウエル領域１０ａと、このＰ型のウエル領域１０ａを覆うように形成されたＮ型のウエル領域１０ｄとが形成されている。このＮ型のウエル領域１０ｄの上面は、メモリセル領域ＲＭと、周辺回路領域ＲＳとの境界領域に位置している。
【００１６】
また、半導体基板１０の主表面のうち、メモリセル領域ＲＭと周辺回路領域ＲＳとの境界領域に、積層体ＣＧＤ２が形成されている。この積層体ＣＧＤ２は、メモリセル領域ＲＭと、周辺回路領域ＲＳとの間の絶縁性を確保するものである。そして、この積層体ＣＧＤ２より、メモリセル領域ＲＭ側に位置する半導体基板の主表面上には、積層体ＣＧＤ１が形成されている。
【００１７】
そして、Ｐ型のウエル領域１０ａが位置する半導体基板１０の主表面上には、複数のフローティングゲートＦＧと、このフローティングゲートＦＧの上面上に形成されたコントロールゲートＣＧと、コントロールゲートＣＧが延在する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１０の主表面に形成された素子分離絶縁膜３６と、コントロールゲートＣＧが延在する方向に対向配置されたフローティングゲートＦＧの一対の側面のうち、一方の側面に位置する半導体基板１０の主表面に形成されたソース領域（第１不純物拡散層）ＳＲと、フローティングゲートＦＧの他方の側面側に位置する半導体基板１０の主表面に形成されたドレイン領域（第２不純物拡散領域）ＤＲと、コントロールゲートＣＧが延在する方向に延在して、ソース領域を電気的に接続して、積層体ＣＧＤ１の少なくとも一部を覆う配線２４とを備えている。
【００１８】
そして、素子分離絶縁膜３６が延在する方向に対向するメモリセル領域ＲＭの側辺側には、電圧が印加されないことにより、コントロールゲートＣＧとして機能しない複数のダミーコントロールゲートＣＧｄが形成されている。そして、このダミーコントロールゲートＣＧｄの下に位置する半導体基板１０の主表面上には、フローティングゲートＦＧとして機能しないダミーフローティングゲートＦＧｄが形成されている。
【００１９】
図４は、図３に示すＩＶ−ＩＶ線における断面図である。この図４に示されるように、半導体基板１０の主表面上には、絶縁膜２０を介して形成され、例えば、多結晶シリコンからなるフローティングゲートＦＧと、絶縁膜２３を介してフローティングゲートＦＧの上面上に形成されたコントロールゲートＣＧとが形成されている。絶縁膜２３は、酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜とが積層されて形成されており、所謂ＯＮＯ膜とされている。コントロールゲートＣＧは、例えば、多結晶シリコンからなる導電膜ＣＧｂと、この導電膜ＣＧｂ上に形成され、例えば、タングステンシリサイド（ＷＳｉx）等からなる導電膜ＣＧａとから構成されている。そして、コントロールゲートＣＧの上面上には、窒化シリコンからなる絶縁膜２５が、例えば、１８０ｎｍ程度形成されている。そして、フローティングゲートＦＧと、コントロールゲートＣＧと絶縁膜２５の側面上には、窒化シリコンからなるサイドウォール絶縁膜２６が形成されている。このサイドウォール絶縁膜２６の半導体基板１０の主表面と平行な方向の幅は、例えば、９０ｎｍ程度とされている。
【００２０】
コントロールゲートＣＧ上には、絶縁膜（層間絶縁膜）３１が形成されており、この絶縁膜３１の上面上には、絶縁膜３２が形成されている。この絶縁膜３２の上面上には、タングステン（Ｗ）や、バリヤ金属（Ｔｉｎ等）等の導電膜からなる配線Ｍ１が形成されている。そして、フローティングゲートＦＧの一方の側面側に位置する半導体基板１０の主表面には、ソース領域ＳＲが形成されており、フローティングゲートＦＧの他方の側面側には、ドレイン領域ＤＲが形成されている。
【００２１】
ソース領域ＳＲが位置する半導体基板１０の主表面上には、ソース領域ＳＲと接続する配線２４が形成されており、また、ドレイン領域ＤＲが位置する半導体基板１０の主表面上には、ドレイン領域ＤＲと接続する接続部２１が形成されている。
【００２２】
接続部２１は、絶縁膜３１を貫通するように形成されたコンタクト部２１ａと、このコンタクト部２１ａの上端部に形成され、配線Ｍ１に接続するビア２１ｂとを備えている。
【００２３】
図５は、図３のＶ−Ｖ線における断面図であり、配線２４に沿って断面視した断面図である。この図５に示されるように、半導体基板１０の主表面には、Ｐ型のウエル領域１０ａと、このウエル領域１０ａを覆うように形成されたＮ型のウエル領域１０ｄと、このウエル領域１０ｄより周辺回路領域ＲＳ側に形成されたウエル領域１０ｅとが形成されている。ウエル領域１０ｄは、ウエル領域１０ａの底部に形成されたＮ型のボトム領域１０ｂと、このボトム領域１０ｂの周縁部に形成され、ウエル領域１０ａの周囲を覆うＮ型のウエル領域１０ｃとを備えている。
【００２４】
そして、メモリセル領域ＲＭと、周辺回路領域ＲＳとの境界領域に位置する半導体基板１０の主表面には、メモリセル領域ＲＭと周辺回路領域ＲＳとを電気的に分離する分離絶縁膜３０が形成されている。そして、この絶縁膜３０下には、ウエル領域１０ｃの上面が位置している。すなわち、ウエル領域１０ｄは、ウエル領域１０ａを覆うように形成され、絶縁膜３０下に達するように形成されている。
【００２５】
このように、ウエル領域１０ｄが絶縁膜３０の下面に位置しているため、ウエル領域１０ｄの上面が周辺回路領域ＲＳ内に位置している場合よりも周辺回路領域ＲＳの面積を小さくすることができ、不揮発性半導体記憶装置１００の微細化を図ることができる。
【００２６】
そして、ウエル領域１０ａの上面上には、例えば、酸化シリコンからなる複数の素子分離絶縁膜３６と、例えば、タングステン（Ｗ）や、バリヤ金属（Ｔｉｎ等）等の導電膜からなる配線２４とが形成されており、配線２４は、配線部２４ａと、コンタクト部２４ｂとを備えている。配線２４は、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上に形成されたソース領域ＳＲ同士を電気的に接続し、ウエル領域１０ａの上面上から絶縁膜３０の上方に達するように形成されている。ここで、絶縁膜３０の上面のうち、配線２４の端部下に位置する部分には、積層体ＣＧＤ１が形成されている。
【００２７】
この積層体ＣＧＤ１は、絶縁膜３０の上面上に形成された導電膜ＣＧｂと、導電膜ＣＧａと、シリコン窒化膜からなる絶縁膜（保護膜）２５とを備えている。
【００２８】
すなわち、この積層体ＣＧＤ１は、コントロールゲートＣＧと同じ導電膜を含み、その上面上に形成された絶縁膜２５とを備えた構成となっており、ダミーコントロールゲートＣＧｄを用いて形成されている。そして、この積層体ＣＧＤ１の側面上には、サイドウォール絶縁膜２６が形成されている。
【００２９】
絶縁膜３０の上面上のうち、積層体ＣＧＤ１より周辺回路領域ＲＳ側に位置する領域には、積層体ＣＧＤ２が形成されている。この積層体ＣＧＤ２は、絶縁膜３０の上面上に形成され、フローティングゲートＦＧを構成する導電膜と、この導電膜の上面上に形成された絶縁膜２３と、この絶縁膜２３の上面上に形成された導電膜ＣＧｂと、導電膜ＣＧｂの上面上に形成された導電膜ＣＧａと、この導電膜ＣＧａの上面上に形成され、例えば、シリコン窒化膜からなる絶縁膜２５とを備えている。
【００３０】
すなわち、積層体ＣＧＤ２は、フローティングゲートを構成する導電膜と、コントロールゲートＣＧを構成する導電膜ＣＧａ、ＣＧｂと、絶縁膜２５とから構成されている。そして、この積層体ＣＧＤ２の側面上には、サイドウォール絶縁膜２６が形成されている。
【００３１】
配線２４の上面上には、例えば、酸化シリコンからなる絶縁膜３２が形成されており、この絶縁膜３２には、コンタクト部２４ｂが形成されている。
【００３２】
図６は、図３のコントロールゲートＣＧ間であって、ドレイン領域を通る断面図である。この図６に示されるように、コントロールゲートＣＧ間に位置する半導体基板１０の主表面上にも、素子分離絶縁膜３６が複数形成されており、この素子分離絶縁膜３６間に位置する半導体基板１０の主表面上には、コンタクト部２１ａが形成されており、コンタクト部２１ａの上端部には、ビア２１ｂが形成されている。そして、このビア２１ｂは、配線Ｍ１に接続している。
【００３３】
上記のように構成された不揮発性半導体記憶装置１００の製造方法について説明する。図７は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図であり、図８は、第２工程を示す断面図である。この図７に示されるように、半導体基板１０の主表面に、イオン注入により、例えば、リン（Ｐ）を選択的に導入することにより、Ｎ型のウエル領域１０ｄを形成する。そして、通常のイオン注入法により、半導体基板１０の主表面上に、例えば、ホウ素（Ｂ）を選択的に導入することにより、Ｐ型のウエル領域１０ａを形成する。
【００３４】
そして、半導体基板１０の主表面上に、例えば、酸化シリコンからなる絶縁膜２０を、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。そして、この絶縁膜２０の上面上に多結晶シリコン等からなる導電膜ＦＧａを、例えば、１００ｎｍ程度堆積する。
【００３５】
そして、図８に示されるように、導電膜ＦＧａをパターニングして、フローティングゲートパターンＦＧｂを形成する。フローティングゲートパターンＦＧｂは、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上と、素子分離絶縁膜３６と絶縁膜３０との間に位置する半導体基板１０の主表面上と、絶縁膜３０の上面のうち、周辺回路領域ＲＳ側の上面上とに形成される。
【００３６】
このフローティングゲートパターンＦＧｂの上面上に、酸化シリコン、窒化シリコン、酸化シリコンを順次積層して形成される絶縁膜２３を形成する。
【００３７】
図９は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図９に示されるように、まず、絶縁膜２３の上面上に、例えば１００ｎｍ程度、導電膜ＣＧｂを堆積し、そして、例えば、８０ｎｍ程度、導電膜ＣＧａをＣＶＤ法等により堆積する。その後、導電膜ＣＧａの上面上に、窒化シリコンからなる絶縁膜２５を堆積する。
【００３８】
図１０は、不揮発性半導体記憶装置１００の第４工程を示す断面図であり、形成されるコントロールゲート間に位置する断面図である。この図１０に示されるように、図９に示す導電膜ＣＧａ、ＣＧｂにパターニングを施して、コントロールゲートＣＧを形成する。この際、絶縁膜３０の上面のうち、メモリセル領域ＲＭ側の周縁部側と、周辺回路領域側ＲＳ側の周縁部側とには、導電膜ＣＧａ、ＣＧｂを残留させる。これにより、絶縁膜３０の上面上には、積層体ＣＧＤ１と、積層体ＣＧＤ２とが形成される。
【００３９】
そして、図９に示すコントロールゲートＣＧ間に位置するフローティングゲートパターンＦＧｂの上面上に形成された絶縁膜２３をエッチングして、除去する。この際、フローティングゲートパターンＦＧｂ間に位置する素子分離絶縁膜３６の上面上には、凹部３６ａが形成される。
【００４０】
図１１は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図１１に示されるように、図１０に示すコントロールゲートＣＧ間に位置するフローティングゲートパターンＦＧｂをエッチングして除去することにより、フローティングゲートＦＧが形成される。
【００４１】
図１２は、不揮発性半導体記憶装置１００の第６工程を示す断面図であり、図１３は、第７工程を示す断面図であり、いずれも、コントロールゲートＣＧ間における断面図である。この図１２に示されるように、半導体基板１０の主表面上にシリコン窒化膜からなる絶縁膜２６を堆積する。これにより、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内には、絶縁膜２６が充填される。そして、図１３に示されるように、絶縁膜２６にエッチングを施して、積層体ＣＧＤ１および積層体ＣＧＤ２の側面上にサイドウォール絶縁膜２６を形成する。この際、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内には、絶縁膜２６が残留する。
【００４２】
図１４は、上記第７工程におけるコントロールゲートＣＧと直交する方向の断面図である。この図１４に示されるように、上記第７工程における絶縁膜２６にエッチングにより、フローティングゲートＦＧおよびコントロールゲートＣＧと、絶縁膜２５の上面上にサイドウォール絶縁膜２６が形成される。そして、サイドウォール絶縁膜２６間に位置する半導体基板１０の主表面に、イオン注入により、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
【００４３】
図１５は、第８工程を示す断面図であり、図１６は、第９工程を示す断面図であり、いずれも、コントロールゲートＣＧ間に位置する断面図である。この図１５に示されるように、半導体基板１０の主表面上に、酸化シリコンからなる絶縁膜３１を堆積する。そして、図１６に示されるように、シリコン窒化膜との選択比の大きい異方性ドライエッチングまたはウエットエッチングを施して、絶縁膜３１に開口部２４Ａを形成する。この開口部２４Ａは、コントロールゲートＣＧが延在する方向に延在して、ソース領域ＳＲが位置する半導体基板１０の主表面と、積層体ＣＧＤ１の上面の一部とを露出する。そして、開口部２４Ａの端部は、積層体ＣＧＤ１の上面上に位置している。ここで、開口部２４Ａを形成する際に、絶縁膜３０の上面上には、積層体ＣＧＤ１が形成されており、また、積層体ＣＧＤ１の側面上には、シリコン窒化膜からなるサイドウォール絶縁膜２６が形成されているため、サイドウォール絶縁膜２６および絶縁膜２５下に位置する絶縁膜３０の上面までもエッチングされることが抑制されている。
【００４４】
すなわち、絶縁膜２５およびサイドウォール絶縁膜２６の組成は、絶縁膜３０の組成と異なるため、絶縁膜３１をエッチングする際に、絶縁膜２５およびサイドウォール絶縁膜２６との選択性の高い異方性ドライエッチングまたはウエットエッチングを施すことにより、絶縁膜３０が露出することを抑制することができる。
【００４５】
特に、積層体ＣＧＤ１は、絶縁膜２５下に、絶縁膜３０と組成が大きく異なる導電膜ＣＧａ、ＣＧｂを備えているため、開口部２４Ａを形成する際に、積層体ＣＧＤ１を突き抜けて、絶縁膜３０にエッチングが施されることを確実に抑制することができる。そして、図１６に示されるように、開口部２４Ａ内に導電膜を充填して、配線部２４ａを形成する。
【００４６】
そして、図４において、ドレイン領域ＤＲ上に位置する絶縁膜３１にエッチングを施して、ドレイン領域ＤＲに接続されるコンタクト部２１を形成する。そして、図１７および図４に示されるように、配線部２４ａの上面上に絶縁膜３２を堆積して、配線部２４ａに接続されたコンタクト部２４ｂを形成する。
【００４７】
上記のように構成された不揮発性半導体記憶装置１００の書込み動作は、図４において、選択されたメモセルＭＣのドレイン領域ＤＲに正電圧（例えば、４Ｖ〜８Ｖ）の電圧を印加して、コントロールゲートＣＧには、負電圧（例えば、−８Ｖ〜−１１Ｖ）の電圧を印加する。そして、ソース領域ＳＲは、開放状態として、半導体基板１０のウエル領域１０ａは接地する。このように電圧が印加されると、フローティングゲートＦＧ内の電荷がドレイン領域ＤＲ内に放出される。
【００４８】
消去動作の際には、図４において、ドレイン領域ＤＲは、開放状態とされ、ソース領域ＳＲには、例えば、負電圧（例えば、−６Ｖ〜−１１Ｖ）が印加される。半導体基板１０のウエル領域１０ａには、負電圧（例えば、−６Ｖ〜−１１Ｖ）が印加され、また、コントロールゲートＣＧには、正電圧（例えば、８Ｖ〜１２Ｖ）が印加される。
【００４９】
このように、電圧が印加されると、半導体基板１０の主表面からフローティングゲートＦＧ内に電子が供給される。
【００５０】
読出し動作の際には、図４において、ドレイン領域ＤＲには、正電圧（例えば、０．５Ｖ〜２Ｖ）の電圧が印加され、コントロールゲートには、正電圧（例えば、３Ｖ〜６Ｖ）の電圧が印加される。そして、半導体基板１０のウエル領域１０ａおよびソース領域ＳＲは、接地される。このように、電圧が印加されると、フローティングゲートＦＧ内に蓄積された電荷の状態によって、しきい値電圧が変動するため、ドレイン領域ＤＲからソース領域ＳＲに向けて流れる電流をセンシングすることにより、選択されたメモリセルＭＣに蓄積された情報を読み出すことができる。
【００５１】
（実施の形態２）
図１８から図２５を用いて、本実施の形態２に係る不揮発性半導体記憶装置２００およびその製造方法について説明する。図１８は、不揮発性半導体記憶装置２００のコントロールゲートＣＧ間における断面図である。この図１８に示されるように、絶縁膜３０の上面上には、積層体ＣＧＤ３と、積層体ＣＧＤ２とが形成されており、配線２４の端部が、積層体ＣＧＤ３の上面に位置している。
【００５２】
積層体ＣＧＤ３は、絶縁膜３０の上面のうち、メモリセル領域ＲＭ側の周縁部に配置されており、積層体ＣＧＤ２は、積層体ＣＧＤ３より周辺回路領域ＲＳ側に形成されている。そして、積層体ＣＧＤ３は、絶縁膜３０の上面上に形成され、導電膜ＦＧａと、この導電膜ＦＧａの上面上に形成された絶縁膜２３と、この絶縁膜２３の上面上に形成された導電膜ＣＧｂ、ＣＧａと、導電膜ＣＧａの上面上に形成された絶縁膜２５とを備えている。そして、積層体ＣＧＤ３の側面上には、シリコン窒化膜からなるサイドウォール絶縁膜２６が形成されている。
【００５３】
なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に構成されており、同一の構成には、同一の符号を付してその説明を省略する。
【００５４】
図１９から図２５を用いて、本実施の形態２に係る不揮発性半導体記憶装置２００の製造方法について説明する。
【００５５】
図１９は、不揮発性半導体記憶装置２００の製造工程の第１工程を示す断面図であり、形成されるコントロールゲート間に位置する断面図である。この図１９に示されるように、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上と、絶縁膜３０の上面のうち、形成されるメモリセル領域ＲＭ側の周縁部側と、絶縁膜３０の上面のうち、形成される周辺回路領域ＲＳ側の周縁部側とに導電膜が形成されたフローティングゲートパターンＦＧｃを形成する。そして、このフローティングゲートパターンＦＧｃの上面上に絶縁膜２３を形成する。さらに、この絶縁膜２３の上面上に、導電膜ＣＧｂと、導電膜ＣＧａと、絶縁膜２５とを順次堆積する。
【００５６】
図２０は、不揮発性半導体記憶装置２００の製造工程の第２工程を示す断面図であり、図２１は、第３工程を示す断面図であり、いずれも形成されるコントロールゲートＣＧ間における断面図である。この図２０に示されるように、図１９に示す絶縁膜２５と、導電膜ＣＧａ、ＣＧｂをパターニングして、コントロールゲートＣＧを形成する。この際、絶縁膜３０の上面上のうち、形成されるメモリセル領域ＲＭ側の周縁部側には、積層体ＣＧＤ３が形成され、形成される周辺回路領域ＲＳ側の周縁部には、積層体ＣＧＤ２が形成される。そして、コントロールゲートＣＧ間に位置する絶縁膜２３にエッチングを施して、素子分離絶縁膜３６間に位置する半導体基板１０の主表面上に形成されたフローティングゲートパターンＦＧｃの表面を露出する。この際、フローティングゲートパターンＦＧｃ間に位置する素子分離絶縁膜３６の上面上に凹部３６ａが形成される。
【００５７】
そして、図２１に示されるように、素子分離絶縁膜３６間に位置するフローティングゲートパターンＦＧｃをエッチングして除去すると共に、フローティングゲートＦＧを形成する。図２２は、不揮発性半導体記憶装置２００の製造工程の第４工程を示す断面図である。この図２２に示されるように、半導体基板１０の主表面上に絶縁膜２６を堆積して、その後、この絶縁膜２６にエッチングを施して、積層体ＣＧＤ３の側面上および積層体ＣＧＤ２の側面上にサイドウォール絶縁膜２６を形成する。この際、素子分離絶縁膜３６の上面上に形成された凹部３６ａ内に絶縁膜２６が充填される。
【００５８】
図２３は、不揮発性半導体記憶装置２００の製造工程の第５工程を示す断面図であり
図２４は、第６工程を示す断面図である。この図２３に示されるように、半導体基板１０の主表面上に絶縁膜３１を堆積する。そして、図２３に示すように、窒化シリコンとの選択比の高い異方性ドライエッチングまたはウエットエッチングを施して、絶縁膜３１にエッチングを施して、開口部３１ｂを形成する。この際、絶縁膜３０の上面のうち、形成されるメモリセル領域ＲＭ側の周縁部には、積層体ＣＧＤ３およびサイドウォール絶縁膜２６が形成されおり、積層体ＣＧＤ３およびサイドウォール絶縁膜２６下に位置する絶縁膜３０がエッチングされることを抑制することができる。また、素子分離絶縁膜３６は、凹部３６ａ内に窒化シリコンからなる絶縁膜が充填されているため、素子分離絶縁膜３６のエッチングが抑制され、絶縁膜３１をエッチングする際に、素子分離絶縁膜３６に突き抜けが生じることを抑制することができる。そして、図２５に示すように、開口部３１ｂ内に導電膜を充填して、配線２４ａを形成する。なお、上記製造工程以外の工程は、上記実施の形態１と同様の工程を含む。
【００５９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６０】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【００６１】
【図１】本実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１に示すメモリ領域ＲＭＳの一部を拡大した平面図である。
【図３】図２の一部を拡大した平面図である。
【図４】図３に示すＩＶ−ＩＶ線における断面図である。
【図５】図３のＶ−Ｖ線における断面図である。
【図６】図３のコントロールゲートＣＧ間であって、ドレイン領域を通る断面図である。
【図７】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１４】第７工程におけるコントロールゲートＣＧと直交する方向の断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図１８】不揮発性半導体記憶装置のコントロールゲートＣＧ間における断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図２５】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【符号の説明】
【００６２】
１０ａ，１０ｄ ウエル領域、２１ｂ コンタクト部、２６ サイドウォール絶縁膜、３０ 分離絶縁膜、３６ａ 凹部、３６ 素子分離絶縁膜、１００ 不揮発性半導体記憶装置、ＣＧＤ１ 積層体、ＦＧｂ フローティングゲートパターン、ＦＧｄ ダミーフローティングゲート。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを有するメモリセル領域と、
前記メモリセル領域の周囲に位置し、前記メモリセルを制御する制御回路を有する周辺回路領域と、
前記メモリセル領域と前記周辺回路領域との境界部に位置する前記半導体基板の主表面上に形成され、前記メモリセル領域と前記周辺回路領域とを電気的に分離する分離絶縁膜と、
前記メモリセル領域内に位置する前記半導体基板の主表面に形成された第１導電型の第１ウエル領域と、
前記第１ウエル領域を取り囲むように形成され、前記分離絶縁膜下に達する第２導電型の第２ウエル領域と、
前記第１ウエル領域が位置する前記半導体基板の主表面上に、第１絶縁膜を介して、形成された複数のフローティングゲートと、
前記フローティグゲート上に第２絶縁膜を介して形成されたコントロールゲートと、
前記コントロールゲートが延在する方向に隣接する各々前記フローティングゲート間に位置する前記半導体基板の主表面に形成された素子分離絶縁膜と、
前記コントロールゲートが延在する方向と交差する方向に対向配置された前記フローティングゲートの一対の側面のうち、一方の側面側に位置する前記半導体基板の主表面に形成された第１不純物拡散層と、
前記各々フローティングゲートの他方の側面側に位置する前記半導体基板の主表面に形成された複数の第２不純物拡散層と、
前記コントロールゲートが延在する方向に延在して、前記第１不純物拡散層を電気的に接続し、前記分離絶縁膜の上方に達する導電膜と、
前記導電膜の端部下に位置する前記分離絶縁膜の上面上に形成され、該分離絶縁膜の組成と異なる組成の膜を含む第１保護膜と、
前記素子分離絶縁膜上に形成され、該素子分離絶縁膜の組成と異なる組成の膜を含む第２保護膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記コントロールゲートと同じ材料で形成され、前記コントロールゲートとしての機能を有していないダミーコントロールゲートをさらに備え、
前記第１保護膜は、前記ダミーコントロールゲートを用いて形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記フローティングゲートと同じ材料で形成され、前記フローティングゲートとしての機能を有していないダミーフローティングゲートをさらに備え、
前記第１保護膜は、前記ダミーフローティングゲートを用いて形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記分離絶縁膜は、シリコン酸化膜とされ、
前記第１保護膜は、シリコン窒化膜を含む、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記素子分離絶縁膜は、上面上に形成された凹部を含み、
前記第２保護膜は、前記凹部内に充填された、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の主表面に第１導電型の第１ウエル領域を形成する工程と、
前記第１ウエル領域を取り囲むように、前記半導体基板の主表面に第２導電型の第２ウエル領域を形成する工程と、
前記第２ウエル領域の表面に前記第２ウエル領域の上面を覆うように分離絶縁膜を形成する工程と、
前記第１ウエル領域の上面上に複数の素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜間に位置する前記半導体基板の主表面上に第１絶縁膜を介して、フローティングゲート形成用の導電パターンとを形成する工程と、
前記導電パターンの上面上に第２絶縁膜を介して、コントロールゲート形成用の第１導電膜を形成する工程と、
前記導電パターンの両側面側に位置する前記半導体基板の主表面に、第１不純物拡散層と、第２不純物拡散層とを形成する工程と、
前記分離絶縁膜の上面上に、該分離絶縁膜と組成が異なる組成の膜を含む第１保護膜を形成する工程と、
前記素子分離絶縁膜の上面上に、該素子分離絶縁膜と組成が異なる組成の膜を含む第２保護膜を形成する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜をエッチングして、前記コントロールゲートが延在する方向に延在して、前記第１不純物拡散層の上面が位置する前記半導体基板の主表面と、前記第１保護膜の少なくとも一部とを露出する開口部を形成する工程と、
前記開口部内に前記各第１不純物拡散層を電気的に接続する第２導電膜を形成する工程と、
備えた不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１保護膜を形成する工程は、前記第１保護膜下に、前記第１導電膜を残留させた状態で、前記第１保護膜をパターニングする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１保護膜を形成する工程は、前記第１保護膜下に、前記導電パターンを残留させた状態で、前記第１保護膜をパターニングする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第２絶縁膜をパターニングすると共に、前記分離絶縁膜の表面に凹部を形成する工程と、
前記導電パターンをパターニングすることでフローティングゲートを形成する工程とをさらに備え、
前記第２保護膜を形成する工程は、前記第１保護膜を覆うように、第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングすることにより、前記凹部内に前記第２保護膜を形成すると共に、前記フローティングゲートの側面を覆うサイドウォール絶縁膜を形成する工程とを含む、請求項６から請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを有するメモリセル領域と、
前記メモリセル領域の周囲に位置し、前記メモリセルを制御する制御回路を有する周辺回路領域と、
前記メモリセル領域と前記周辺回路領域との境界部に位置する前記半導体基板の主表面上に形成され、前記メモリセル領域と前記周辺回路領域とを電気的に分離する分離絶縁膜と、
前記メモリセル領域内に位置する前記半導体基板の主表面に形成された第１導電型の第１ウエル領域と、
前記第１ウエル領域を取り囲むように形成され、前記分離絶縁膜下に達する第２導電型の第２ウエル領域と、
前記第１ウエル領域が位置する前記半導体基板の主表面上に、第１絶縁膜を介して、形成された複数のフローティングゲートと、
前記フローティグゲート上に第２絶縁膜を介して形成されたコントロールゲートと、
前記コントロールゲートが延在する方向に隣接する各々前記フローティングゲート間に位置する前記半導体基板の主表面に形成された素子分離絶縁膜と、
前記コントロールゲートが延在する方向と交差する方向に対向配置された前記フローティングゲートの一対の側面のうち、一方の側面側に位置する前記半導体基板の主表面に形成された第１不純物拡散層と、
前記各々フローティングゲートの他方の側面側に位置する前記半導体基板の主表面に形成された複数の第２不純物拡散層と、
前記コントロールゲートが延在する方向に延在して、前記第１不純物拡散層を電気的に接続し、前記分離絶縁膜の上方に達する導電膜と、
前記導電膜の端部下に位置する前記分離絶縁膜の上面上に形成され、該分離絶縁膜の組成と異なる組成の膜を含む第１保護膜と、
前記素子分離絶縁膜上に形成され、該素子分離絶縁膜の組成と異なる組成の膜を含む第２保護膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記コントロールゲートと同じ材料で形成され、前記コントロールゲートとしての機能を有していないダミーコントロールゲートをさらに備え、
前記第１保護膜は、前記ダミーコントロールゲートを用いて形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記フローティングゲートと同じ材料で形成され、前記フローティングゲートとしての機能を有していないダミーフローティングゲートをさらに備え、
前記第１保護膜は、前記ダミーフローティングゲートを用いて形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記分離絶縁膜は、シリコン酸化膜とされ、
前記第１保護膜は、シリコン窒化膜を含む、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記素子分離絶縁膜は、上面上に形成された凹部を含み、
前記第２保護膜は、前記凹部内に充填された、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の主表面に第１導電型の第１ウエル領域を形成する工程と、
前記第１ウエル領域を取り囲むように、前記半導体基板の主表面に第２導電型の第２ウエル領域を形成する工程と、
前記第２ウエル領域の表面に前記第２ウエル領域の上面を覆うように分離絶縁膜を形成する工程と、
前記第１ウエル領域の上面上に複数の素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜間に位置する前記半導体基板の主表面上に第１絶縁膜を介して、フローティングゲート形成用の導電パターンとを形成する工程と、
前記導電パターンの上面上に第２絶縁膜を介して、コントロールゲート形成用の第１導電膜を形成する工程と、
前記導電パターンの両側面側に位置する前記半導体基板の主表面に、第１不純物拡散層と、第２不純物拡散層とを形成する工程と、
前記分離絶縁膜の上面上に、該分離絶縁膜と組成が異なる組成の膜を含む第１保護膜を形成する工程と、
前記素子分離絶縁膜の上面上に、該素子分離絶縁膜と組成が異なる組成の膜を含む第２保護膜を形成する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜をエッチングして、前記コントロールゲートが延在する方向に延在して、前記第１不純物拡散層の上面が位置する前記半導体基板の主表面と、前記第１保護膜の少なくとも一部とを露出する開口部を形成する工程と、
前記開口部内に前記各第１不純物拡散層を電気的に接続する第２導電膜を形成する工程と、
備えた不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１保護膜を形成する工程は、前記第１保護膜下に、前記第１導電膜を残留させた状態で、前記第１保護膜をパターニングする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１保護膜を形成する工程は、前記第１保護膜下に、前記導電パターンを残留させた状態で、前記第１保護膜をパターニングする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第２絶縁膜をパターニングすると共に、前記分離絶縁膜の表面に凹部を形成する工程と、
前記導電パターンをパターニングすることでフローティングゲートを形成する工程とをさらに備え、
前記第２保護膜を形成する工程は、前記第１保護膜を覆うように、第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングすることにより、前記凹部内に前記第２保護膜を形成すると共に、前記フローティングゲートの側面を覆うサイドウォール絶縁膜を形成する工程とを含む、請求項６から請求項８に記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００７−４８９０４（Ｐ２００７−４８９０４Ａ）
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願番号】特願２００５−２３１１４６（Ｐ２００５−２３１１４６）
【出願日】平成１７年８月９日（２００５．８．９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願日】平成１７年８月９日（２００５．８．９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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