光−電子デバイス
本発明は、電子デバイス用の、好ましくは、光電子デバイス用の、電流遮断構造を提供する。電流遮断構造が、n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、第1p−型半導体材料層と、を備え、n−型Ru−InP層が、0.6μm未満の厚さである。半導体材料配列と、p−型半導体材料層と、が、電流遮断p−n接合を形成する。電流遮断構造が、他のn−型層および/または多数のn−型Ru−InP層および/または真性/ドープされていない層をさらに備えてよく、n−型Ru−InP層が、0.6μmよりも厚くてよい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子デバイスの分野である。特に、本発明は、(制限するものではないが)光通信用の光電子デバイス等の電流遮断構造を備えた半導体電子デバイスに関する。
【背景技術】
【0002】
レーザー、光増幅器、および変調器等の光−電子デバイスは、通常、異なってドープされた半導体材料が互いに対向して配置された場合に形成される1つまたは複数のp−n接合を使用して製造される。
【0003】
典型的には、ドーパントは、半導体格子内で結合するように、半導体材料内に導入される材料である。一旦、半導体格子内で結合されると、典型的には、ドーパント原子が、使用されたドーパントの種類に応じて、電子またはホールのいずれかを、結晶格子に提供する。提供された電子またはホールは、半導体格子に関して自由に動くことが出来、伝導電荷キャリアとなる。過剰の電子電荷キャリアを有するようにドープされた半導体材料は、n−型半導体と呼ばれ、一方、過剰のホールを有するようにドープされた半導体は、p−型半導体と呼ばれる。以下において、本出願の全体をとおして、これらの材料は、“n−型”および“p−型”と呼ばれる。
【0004】
n−型とp−型とが、互いに隣接して配置された場合、材料間に生じた界面は、p−n接合となる。基本的なp−n接合は、2つの半導体材料間の界面であり、接合材料におけるホールは、P−型材料に向って移動して離れ、一方、接合における電子は、n−型材料に向って移動して離れるため、接合の周囲に空乏領域が存在し、表面上、自由(伝導)電荷キャリアを含まない。p−n接合のいずれかの側の電荷キャリア型の生じた不均衡が、通常、多くの電子および光−電子デバイスに利用される接合にわたる電位差を生じさせる。接合にわたって電流が流れるために、接合にわたって印加された電圧が超えなければならない閾値として、この固有の電位差が、しばしば利用される。n−型における電子およびp−型におけるホールが、p−n接合に向って流れるように、駆動電圧が印加された場合、これは、“順方向バイアス”として知られている。n−型における電子およびp−型におけるホールが、p−n接合から離れて流れるように、駆動電圧が印加された場合、これは、“逆方向バイアス”として知られている。
【0005】
電子とホールとが、直接バンドギャップ半導体材料中で結合する場合、電子が、エネルギーを失い、伝導電子から、価電子に変化し、このプロセスにおいて、半導体材料中の価電子バンドと伝導バンドとの間のバンドギャップに応じて、特定の波長で、光を放出することが可能である。反対に、半導体材料によって吸収されることが可能なエネルギー(従って、波長)を含むp−n接合に光が入射する場合、電子およびホールが、p−n接合中で形成される。
【0006】
半導体光増幅器およびレーザー等の光電子デバイスは、接合に順方向バイアスを印加し、電子とホールとを空乏領域で合わせ、結合させることにより、p−n接合を利用する。p−n接合における再結合は、様々な方法に利用されることが可能である光を生成し、例えば:光−電子デバイスがLEDである場合にはインコヒーレント光源を生成し、光−電子デバイスが、レーザーである場合には、コヒーレント光源を生成し、光−電子デバイスが、半導体光増幅器(SOA)である場合には、光増幅用のものを生成する。
【0007】
光検出器および電界−吸収変調器等の光電子デバイスは、逆方法バイアスを、接合に印加することによりp−n接合を利用する。光が、光検出器のp−n接合に入射し、半導体材料によって吸収された場合、伝導ホールおよび電子が、形成され、それに応じて、空乏領域から追われ、光電流を生成する。電界−吸収変調器は、動的に変化させるための様々な量の逆方向バイアスを、半導体のバンドギャップに印加し、この結果、特定の波長において空乏領域で吸収される光の量を調節する。
【0008】
高速でオンまたはオフが切り替えられることが可能なレーザー、変調器および増幅器等の光−電子デバイスを製造することは、多くの場合好ましい。高ビットレートがしばしば要求される光通信において、これは、重要である。操作速度を制限する光−電子デバイスの主な特性の1つは、p−n接合にわたるキャパシタンスである。キャパシタンスが低くなるにつれて、デバイスのスピードが速くなる。
【0009】
典型的には、光−電子デバイスは、様々な堆積およびリソグラフィ法を使用して形成される。通常、半導体デバイスは、堆積法MOVPE(Metal Organic Vapour Phase Epitaxy)を使用する。
【0010】
半導体デバイスが形成される場合、1つまたは複数の異なる半導体材料を使用することが知られている。光−電子デバイス用に使用される典型的な半導体材料は、リン化インジウム(InP)およびガリウムヒ素(GaAs)を含む。p−型およびn−型材料が、異なってドープされたバージョンの同じ半導体材料である場合、p−n接合は、ホモ接合と呼ばれる。しかしながら、接合の半導体材料が、異なる場合(異なってドープされることとは別として)、p−n接合は、ヘテロ接合と呼ばれる。ヘテロ接合は、n−型層とp−型層との間に1つまたは複数の異なる非ドープ(真性)半導体層を挟むことにより、その代案として形成されることが可能であり、これによって、挟まれた層または層(複数)は、活性層または積層体として知られている。活性層(複数可)または積層体は、典型的には、その光学的特性に対して選択され、光を限定する光導波路として機能する量子井戸の単体または積層体として機能するように配置されうる。
【0011】
また、直立した“メサ”として1つまたは複数のp−n接合をリソグラフィカル(lithographically)に定義し、次に、接合が、デバイス内に“埋め込まれる”ように、例えば、他の半導体である他の材料を用いた1つまたは複数の“再−成長”ステップを使用してメサを囲むことが知られている。メサを埋め込むことで、空気が、活性導波路の一側に配置された場合よりも、活性導波路の一側に対して対比して低い屈折率コントラストを生じる。この低い屈折率コントラストにより、導波路が、導波路側壁の散乱損失を生じる傾向が少なくなる。さらに、活性層を埋め込むことで、大きな上部表面積に、電気接点を形成させ、それ上で、接触抵抗を減らすために役立つ。周囲の層は、多くの場合、上述の堆積技術の1つを使用して堆積された半導体材料である。図1は、従来技術のレーザーの断面を示し、ここで、半導体材料は、埋め込まれたヘテロ接合の側部の周囲に堆積される。レーザー等の光電子デバイスの効率を最適化するために、電流が、周囲の材料層を通してではなく、活性層を通してのみ、方向付けされることが望ましい。電流が、活性層に隣接する周囲の層を通して流れる場合、これは、“リーク電流”として知られている。
【0012】
(逆方向バイアス電流遮断接合)
周囲の半導体層を通して流れる“リーク”電流を防ぐために役立つ従来技術の1つの方法は、活性デバイスの両側に1つまたは複数の“電流遮断”接合(または構造)を形成することを含む。典型的には、電流遮断接合は、異なってドープされた半導体層を使用して形成されたp−n接合であり、活性層を備えたヘテロ接合が、順方向バイアス内にある場合に、逆方向バイアス接合として機能するように設計される。電流遮断接合を備えた従来技術のレーザーデバイスの断面が、図1に示されており、これによって、デバイスの活性層3は、n−型InPバッファ層2および基板1の上にあり、p−型InP層4および7の下にあり、従って、ヘテロ接合を形成する。活性層の両側のすぐそばに、n−型層6の下のp−型層5がある。層7の上は、p型接点8、マスキング層9、および金属接点10である。p−n層5および6の配向は、層4および2に対して垂直に逆にされており、電流遮断接合は、ヘテロ接合に対して逆方向バイアス構造である。活性層を備えた順方向バイアス接合の両側に逆方向バイアス“電流遮断”接合を有することにより、電子およびホールが、活性層内に流しこまれ、光−電子デバイスの効率が増大する。
【0013】
従来の電流遮断構造における1つの課題は、逆方向バイアスp−n電流遮断接合が、サイリスタ動作と呼ばれる課題により被害を受けることであり、高い駆動電流および/または温度が、遮断構造の破損を生じ、大きな電流フローが、電流遮断構造を流れ、活性層(複数可)から離れ、結果として、デバイスの効率を低減させる。
【0014】
低いリーク電流逆方向バイアス接合を得るためには、遮断層の厚さおよびドーピングレベルが、増大されなければならないことが認識されている(例えば、非特許文献1)。
【0015】
これらの制限にもかかわらず、逆バイアスp−n電流遮断層は、最大で約1Gbit/sの中程度のビットレートでの電気的変調のみを必要とするデバイスにおいて、リーク電流を制限する標準的な方法のままである。
【0016】
デバイス内で逆方向バイアス接合が引き起こす大きな寄生容量のため、逆方向バイアスp−n電流遮断層は、理想的にも、高いビットレート変調に適していない。特許文献1(Ryderら)は、デバイスのキャパシタンスを低減させるために、電流遮断構造の下に段階的なp−ドープ層を組み込んだ光電子デバイスを開示しているが、この構造は、いまだ、高い温度および駆動電流において、サイリスタ動作にさらされる。
【0017】
(半−絶縁層)
デバイスのキャパシタンスを低減させるための1つのアプローチは、前記逆方向バイアスp−n接合遮断層を、周囲の半導体層よりも高い抵抗を提供する1つまたは複数の半導体層で、置き換えることであった。このような高い抵抗の層は、しばしば、半−絶縁半導体と呼ばれ、キャパシタンス電圧(CV)プロファイリングを使用して測定された場合に、基本的にドープされていないように見える。半−絶縁半導体は、逆方向バイアス電流遮断接合の大きなキャパシタンスを有することなく、電流遮断を提供する。
【0018】
半導体は、熱放射による後のリリースのために、伝導電子およびホールを“トラップする”ように機能する(別途、電子またはホールトラップとして知られている)特定のドーパントを使用してドープされうる。これらのトラップの効果は、トラッピング領域を通して流れる伝導電子の量を低減させ、この結果、“トラップ−ドープされた”半導体材料を、半−絶縁性にする。
【0019】
半−絶縁ドープ電流遮断層は、図1の層5および6を、鉄(Fe)ドープリン化インジウム(InP)で置き換えることにより、あらかじめ形成され、ここで、Feドーパント原子は、電子トラップとして機能する。しかしながら、デバイスが、順方向バイアス下で動作することが必要な半導体レーザーおよび光増幅器において、典型的には、Feドープレーザは、従来の逆方向バイアスp−n接合電流遮断層よりも、高い電流リークを被ると考えられている。この過度のリークの既知の原因の1つは、通常使用される亜鉛(Zn)等のp−型InPドーパントとのFeの相互拡散である。
【0020】
また、非特許文献2は、FeドープInPの抵抗が、リーク電流に、高度に温度依存することを示しており、該リーク電流は、温度が、室温以上で25℃増大する毎に約1オーダーの大きさだけ増大する。高いデバイス温度でのこの増大した電流リークは、最大で95℃のチップ温度で動作することが必要な非冷却半導体デバイスにおけるFeドープInPを使用する場合に、リークの課題を生じる。
【0021】
特許文献2は、ホールトラップ材料が、pドープInPによって囲まれる場合に、CrまたはTi等のホールトラップとして機能する多くの半−絶縁ドーパントが、低いキャパシタンス電流遮断層を形成するために使用されることが可能であることを開示している。
【0022】
(Ru−InP層)
これまでは、ルテニウム(Ru)ドープ半導体は、順方向および逆方向バイアスデバイスの両方に対する低キャパシタンス電流遮断層として使用されてきた。Ru−ドープInPは、有効なホールトラップであるが、程度の悪い電子トラップであることが、従来技術において示されている。材料中における関心は、Ruは、Znまたは他の一般的に使用されているp−型ドーパントとの相互拡散の課題による被害を受けないという事実から生じた。
【0023】
特許文献3は、活性層を備えたメサの周囲に成長された遮断層を説明している。図2は、この特許文献において説明されたデバイスの図表示である。FeドープInPの第一薄層11は、メサに隣接して成長され、次に、RuドープInPの厚い層12が続き、ここで、低いデバイスのキャパシタンスの達成が可能となるようにそれを半−絶縁性にするやり方で、前記Ruドープ層が、成長される。
【0024】
特許文献4は、特許文献3において説明され、図2に示された構造と、類似する構造を説明しているが、層11用に使用される材料は。Ru−InPであり、層12は、Fe−InPであり、RuドープInP層は、メサ側壁に隣接し、一方、厚いFeドープ層は、Ru層の上に位置される。特許文献4において説明された構造において、Ru層は、半−絶縁性となるように製造され、電流は、Ru−InP層を通して垂直に通過せず、それが接触する活性領域3内を通過しない。この特許文献において、半−絶縁性Ru−InP層は、メサ層7からのZn、および層12からのFeの相互−拡散を遮断するために使用される。
【0025】
特許文献5は、半−絶縁性である形でRuを成長させるために、望ましくはないが、ヒロック(hillock)と称される成長欠陥の形成を引き起こす処理条件を使用することが必要であることを開示している。ヒロックは、処理が進むにつれてデバイスの収率を低減させる成長モルフォロジーの課題を生じる。半−絶縁性電流遮断層のように成長された場合、良好なモルフォロジーが維持されるならば、薄いRu−ドープ層のみが、使用されることが可能である。
【0026】
IPRMにおいて、その対応するプレゼンテーションとともに示された非特許文献3には、図3に示されるように、(p−型)Zn InPの単層間に挟まれたRuドープInPの単層を含む電流遮断構造が説明されている。‘p−Ru−P’電流遮断構造は、ビス−イソプロピルシクロペンタジエニル ルテニウム(IPCPRU)およびビス−イソブチルシクロペンタジエニル ルテニウム(IBCPRu)のRu前駆体を使用に着目した大気圧MOVPEを使用して製造された。この論文は、この方法を使用して製造されたRu−InP層が、低いn―型ドーピングを含む半導体層として機能すること、および、p−Ru−p構造が、通常の標準的なp−n接合遮断構造よりも高いキャパシタンスを示すことを開示している。メサの周囲の第1再−成長ステップは、薄い0.1μmのZnドープInP層5から構成され、次に、厚い0.8μmのRuドープInP層17が続き、続いて、他の薄い0.1μmのZnドープInPの層18で頂上が覆われた。
【0027】
Ru−InP層が、半−絶縁性であり、Feの拡散を遮断するように成長させた特許文献3および4とは対照的に、非特許文献3は、低いn−型層としてRu−InPを成長させ、これが、逆方向バイアスp−n接合電流遮断構造の一部を形成することが可能であり、Ru−InPが、従来のp−n接合よりも高い抵抗をいまだ示した。
【0028】
Ru−InP層が、低くn−型ドープされるだけであったため、0.1μmの厚さに成長されただけである遮断接合中のp−型層の厚さと比較して、Ru−InP遮断層は、0.8μmの大きな厚さに成長された。非特許文献3におけるRu−InP層が、0.6μmの厚さに薄くされたとき、さらに0.3μmの半−絶縁性Fe−ドープInP層が、Ru−InPの下に導入された。p−Ru−P構造においてRu−InPの増大した厚さ二関する課題は、デバイスが、通常の標準的なp−n接合遮断構造よりも高いキャパシタンスを示し、従って、10Gbit/sの中程度の速度での操作に適していないということであった。
さらに、Ru−InPの厚い層が、いまだ、モルフォロジーの課題による被害を受け、成長することが困難である。
【先行技術文献】
【特許文献】
【0029】
【特許文献1】欧州特許第1300917号明細書
【特許文献2】国際公開第95/02910号
【特許文献3】米国特許第6815786号明細書
【特許文献4】米国特許第6717187号明細書
【特許文献5】独国特許発明第19747996号明細書
【非特許文献】
【0030】
【非特許文献1】Ohtoshi,T.ら,“Analysis of current leakage in InGaAsP/InP buried heterostructure”,Journal of Quantum Electronics,Vol.25,no.6,pages 1369−1375
【非特許文献2】Wasserbauer,IPRM(Indium Phosphide and Related Materials Conference)からの会議論文TuB.4,1990
【非特許文献3】Lealmanら,IPRM(Indium Phosphide and Related Materials Conference)で示された会議論文MoA2.4,May 2008
【発明の概要】
【発明が解決しようとする課題】
【0031】
本発明者は、n−型Ru−InPは、n−型材料に対して、予期しない低いキャリア移動度を有することが分かったため、電流遮断接合におけるn−ドープRu−InP層は、これまで予期されるよりも薄く製造されることが可能であることを発見した。
【課題を解決するための手段】
【0032】
本発明者は、高蒸気圧前駆体ビス−イソプロピルシクロペンタジエニル ルテニウム(IPCPRu)またはビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)を使用し、大気圧MOVPEによってRu−InPの試験サンプル(サンプルB)を製造した。Ru−InP層は、Fe−InPドープ基板上に堆積され、上に、n−ドープInGaAsのキャップが堆積された。同様な堆積厚さを有する他の同様な試験サンプル(サンプルA)が、n−ドープRu−InPに代え、従来のn−ドープInP層(硫黄でドープされた)を用いて製造された。
【0033】
サンプルの絶対的なドーピングレベルが、二次質量分析(SIMS)を使用して測定され、一方、電気的に活性なドーパントのレベルが、電気化学プロファイリングを使用して測定された。サンプルの抵抗が以下によって測定された:
1.サンプルのInGaAsキャップ層上にチタンおよび金を蒸着する。
2.10〜350μm異なる間隔の範囲で、約150μm×500μmの平面領域を有する一連の平行なパッドを残すように、金属および下部のInGaAsをパターニングおよびエッチングする。パッド間の空間は、サンプルBにおいてRuドープInP層の露出された表面、およびサンプルAにおいてSドープInP層の露出された表面を含んでいた。
3.鉄ドープ半−絶縁性基板に至る全ての周囲の成長されたInPを除去するように、各パッドの組の周囲のサンプルを再−パターニングし、エッチングする。
4.金属パッド間の抵抗を測定する。
【0034】
抵抗および電気的活性ドーピングレベルの知識を持って、表1に示される移動度が計算された。RuドープInP試験サンプルBが、予想外に、同等な標準的なn−型硫黄ドープInP(サンプルA)よりも約15倍低い移動度を有することが分かった。
【0035】
【表1】
【0036】
本発明者は、予想外に低い移動度のRu−InP層が、遮断構造を移動するための電子の能力を劇的に低減させるため、従来技術とは異なり、電流遮断接合におけるn−型Ru−InP層が、0.6μmまたは0.8μmよりも薄く製造されることが可能であるが、従来のp−n電流遮断層構造における過度のリークおよびサイリスタ動作をいまだ防ぐことが可能であることに気がついた。
【0037】
本発明は、添付の特許請求の範囲において規定されるものである。
【0038】
従って、本発明は、電流遮断構造を備えた電子デバイスを提供し;電流遮断構造が、:n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列;および、第1p−型半導体材料層を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;n−型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する。
【0039】
本発明のさらなる態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p−型半導体材料層;およびn−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;半導体材料配列が、n−型ルテニウムドープリン化インジウム層および1つまたは複数のさらなるn−型InP材料を含む層積層体である。
【0040】
本発明の別の態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p−型半導体材料層;およびn−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;電流遮断構造が、真性半導体材料をさらに含む。
【図面の簡単な説明】
【0041】
【図1】従来技術の第1電子デバイスを示す。
【図2】従来技術の第2電子デバイスを示す。
【図3】従来技術の第3電子デバイスを示す。
【図4】本発明の第1実施形態による電子デバイスを示す。
【図5】本発明の第2実施形態による電子デバイスを示す。
【図6】本発明の第3実施形態による電子デバイスを示す。
【図7】本発明の第4実施形態による電子デバイスを示す。
【図8】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【図9】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【図10】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【発明を実施するための形態】
【0042】
本発明は、n−型RuドープInPを有するp−n電流遮断構造を備えた電子デバイスを提供する。原則として、n−型Ru−ドープInPを形成するための任意の技術が使用されてよいが、Ru−InPは、好ましくは、ビスイソプロピルシクロペンタジエニル ルテニウム(IPCPRu)およびビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)等の新規な高蒸気圧前駆体を使用し、大気圧MOVPEを使用して製造される。これらの前駆体を使用することにより、高レベルのRuの組み込みが達成されるが、残りのn−型バックグラウンドドーピングを含む。620℃の成長温度および77のIII/V(リン化物対インジウム)比を含む成長条件の注意深い最適化により、優れたモルフォロジーを提供する層を成長させることが可能であり、該モルフォロジーにより、RuドープInPの厚い層が、二次イオン質量分析を使用して測定され、1e18cm−3に近いRu濃度レベルで成長されることが可能になる。以下の記載において、本発明の実施形態が、図面を参照して説明される。以下の実施形態は、本発明がどのように実施されうるのかについての例として役立つが、本発明の範囲を制限することは意図されない。
【0043】
(第1実施形態)
本発明の第1実施形態は、図3に示されたデバイス構造と同様な断面を有し、図4に示される光電子デバイスである。このおよび他の実施形態は、光−電子デバイスであるが、本発明のデバイスは、電流遮断構造が必要とされる任意の電子デバイスでありうる。
【0044】
この第1実施形態において、デバイスは、基板上に成長される。高いn−キャリア伝導度を提供するように、好ましくは、基板101は、典型的には、S(硫黄)、Si(ケイ素)またはSn(スズ)のいずれかでドープされたInP等のn型半導体材料からなる。基板101の上に、InPのn−型バッファ層102が、エピタキシャル成長される。高い電子伝導度を提供するために、好ましくは、層102も、S、SiまたはSnでドープされる。デバイスの活性領域103が、層102の上に成長され、典型的には、1つまたは複数の半導体材料層を備える。1つまたは複数の半導体材料層は、好ましくは、InGaAsP、InGaAs、InAlGaAs、または多数の量子井戸活性層を形成するこれらの材料の組み合わせからなる多重層のいずれかからなる。この前記活性領域103または活性層積層体が、通常、ドープされず、完成時に、デバイスが、分離した閉じ込めヘテロ構造層によって囲まれる。
【0045】
次に、活性層103が、少なくとも層102および103を備えたp−nへテロ接合を形成するp−型半導体材料層104で、覆われる/キャップされる。pドープ半導体層104は、好ましくは、pドープInPであり、好ましいドーパントは、Znである。次に、層104の上部が、保護材料で覆われ、次に、1つまたは複数のメサストリップをマスクし画定するために、該保護材料は、標準的なリソグラフィック技術を使用してパターン化される。次に、層103および104を完全に貫通し、並びに、好ましくはマスクされた領域を直接的に囲む層102の中に部分的に入り込むようにエッチングするために、エッチングプロセスが使用され、直立したメサ構造が残される。このエッチングは、好ましくは、InPバッファ層102で、またはInPバッファ層102内で停止され、層102の上部上または層102内のエッチングされた底部のレベルから、層104の上部までのメサ高さは、約1.0μmである。しかしながら、原則としては、メサ高さが、1.0μmよりも大きいまたは1.0μm未満でありうる。メサの幅が、デバイスの種類および活性層103の設計に応じて変化しうるが、典型的には、1.0μm〜3.0μmである。
【0046】
次に、メサ構造が、前記メサ構造の上のマスク層によって覆われない表面を生じる成長を可能にする成長条件下で、大気圧MOVPE等の成長技術を使用して、周囲材料で埋め込まれた。この実施形態において、メサが、周囲材料によって両側が埋め込まれるが、原則としては、メサの一側のみが、埋め込まれてもよい。典型的には、メサを埋め込む周囲材料が、1つまたは複数の半導体材料を含むが、デバイス設計の必要性に応じて、金属および誘電体等の他の材料を含んでもよい。
【0047】
この再−成長において、電流遮断構造が、メサの両側に形成されるが、原則としては、構造が、一側のみであることが可能である。電流遮断構造の成長された第1層は、第1p−型半導体材料層105である。層105は、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に隣接して接触して、該連続層を提供するように、成長される。典型的には、層105は、ZnドープInPから構成され、0.05μm〜0.5μmの間の典型的な厚さを有し、5e17cm−3〜1e18cm−3の間のドーピングレベルを有するが、原則としては、任意のp−ドープ半導体材料層であってよい。この上に、n−型ルテニウムドープInPを含む第1n−型半導体材料層117が成長され、典型的には、0.8μm未満の、好ましくは、0.1μmから0.8μmまでの、さらに好ましくは、0.1μmから0.6μmまでの、さらに好ましくは、0.1μmから0.4μmまでの厚さを有する。0.2、0.3、0.5、0.6および0.7μmのいずれか等の、0.8μmよりも薄い他のRu−InP厚さが使用されることも可能である。好ましくは、層117が、5e17−3から2e18cm−3のRuドーピングレベルを含み、典型的には、1%〜10%のRuレベルの間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長されもする。これを達成するために必要とされる典型的な成長条件は、620℃の成長温度、1時間あたり1.0μmの成長速度、および77のV/III(リン対インジウム)比である。層105および117が、電流遮断p−n接合を形成し、該電流遮断p−n接合は、使用時に、活性層103を備えたヘテロ接合が順方向バイアスである場合に、逆方向バイアス接合として機能する。
【0048】
層105および117が堆積された後、p−型半導体材料118のさらなるオプション層が、層117の上に成長されうる。好ましくは、このオプション層は、ZnドープInPを含み、0.05μm〜0.1μmの間の典型的な厚さ、および、5e17cm−3〜1e18cm−3の間のドーピングレベルを有するが、原則としては、任意のp−ドープ半導体材料層であってよい。次に、メサを覆うマスク層が除去され、第1再−成長の層およびメサを覆うように、p−型材料の第2再−成長が、実施される。第2再−成長が、好ましくは、ドープされたInPクラッド層107である。
【0049】
次に、典型的には、InGaAsまたはInGaAsPから構成される高度にドープされたp型接点108が、層107の上に堆積される。電流がメサを通して流れるようにし、メサから離れて広がる電流を制限するように、好ましくは、p−型接触層108が、メサの上に少なくとも部分的に重畳されたパターンにリソグラフィカルに画定される。層107の露出された上表面の上、および、層108の上の少なくとも部分的に、ケイ素または窒化ケイ素等の非−伝導誘電材料のマスク層109を堆積することによって、パターン層108を囲む領域が、“不動態化”される。次に、好ましくは、1つまたは複数の金属からなる伝導接触層110が、層108および109の上に堆積され、電気的接点を提供する。接触層110用の金属は、好ましくは、TiPtAuである。
【0050】
好ましくは、電流遮断層構造の総厚さは、メサの高さ+/−0.5μmと等しく、それ上に堆積する第2再−成長用の比較的平坦なモルフォロジーを提供する。電流遮断層内のn−型Ru−InPが、従来技術において以前予期されたよりも薄くされることが可能であるが、サイリスタ破壊を防ぐために、高温において要求された電流遮断を未だ与えるため、メサを囲む構造の全厚さを望ましくない程度まで増大させることなく、さらなる層が、さらなる機能性を提供するために使用されうることを、本発明者はさらに発見した。
【0051】
原則としては、電流遮断構造が、それ自体の上に、メサ構造から分離されて、形成されうる。原則としては、メサが、n−型半導体材料層およびp−型半導体材料層を含むp−n接合を含みうる。
【0052】
(第2実施形態)
本発明の第2実施形態は、本発明の第1実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【0053】
n−型Ru−InP層は、例えば、0.1μmまで減少した驚くほど小さな厚さで、サイリスタ破壊を防ぐことが可能であるため、p−n電流遮断構造を厚くするように、1つまたは複数のn−型半導体層116、116aが、電流遮断構造内に組み込まれてよい。1つまたは複数の他のn−型層を備えた電流遮断構造を厚くすることは、デバイスの電流遮断を改善し、また、他のn−型材料層は、Ru−InPよりも成長が容易であり、成長モルフォロジーの課題による害が少ないものでありうるため、有利である。また、第2実施形態において、Ru−InP層が、0.6μmまたは0.8μmよりも大きな厚さを有することが考えられる。
【0054】
図5は、本発明の第2実施形態に従うデバイスの断面を示す。メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。メサが画定され、エッチングされた後、第1再−成長が、再び、実施される。この再成長において、第1層105は、エッチングされた表面メサ側壁の上の連続層と緊密に隣接して接触し、該連続層を提供するように、成長される。この実施形態において、好ましくは、層105が、ZnドープInPを備え、0.05μm〜0.5μmの間の典型的な厚さ、および、5e17cm−3〜1e18cm−3の間のドーピングレベルを有する。
【0055】
層105の上に、好ましくは、n−型InPである、n型半導体層116が、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。典型的には、この層は、0.1μm〜0.2μmの間の厚さであり、1e18cm−3〜2e18cm−3の間のレベルでドープされる。層105の上に、実施形態1において先に説明されたように、RuドープInP層117が成長され、約0.1μm〜0.4μmの好ましい厚さ、および、5e17−3〜1e18cm−3の間の好ましいRuドーピングレベルを有する。また、好ましくは、この層117は、1%〜10%の間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長される。これを達成するために必要な典型的な成長条件は、620℃の成長温度、1時間あたり1.0μmの成長速度、および77のV/III(リン対インジウム)比である。層117の上に、n−ドープInP等のn型半導体材料116aの第2層が任意に成長される。図5に示された実施形態において、層116および116aが、隣接し、層117を挟み込んでいる。
【0056】
典型的には、層116aが、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。この層116aは、典型的には0.1μm〜0.2μmの間の厚さを含み、好ましくは、1e18cm−3〜2e18cm−3の間のレベルでのドーピングを含む。最後に、p−型半導体材料118の任意の薄層が、層117または116aの上に成長され、第1再−成長を完成させる。好ましくは、この層118が、ZnドープInPを含み、典型的には、0.05μm〜0.1μmの間の厚さを有し、5e17cm−3〜1e18cm−3の間の好ましいドーピングレベルを含む。次に、第1実施形態において説明されたように、マスク層が、除去され、層107、108、109、および110が、形成される。
【0057】
第2実施形態のバリエーションでは、層116および117の厚さが低減され、層116aの成長の前にこれらの層の成長が繰り返され、複数の低いおよび高い移動度のn型層120を形成する。好ましくは、層116および117が、挟まれた配置で、互いに隣接して、交互に配置される。電流遮断性能に著しい影響を与えることなく、層116aが、構造から除去されることが可能である。
【0058】
本発明の第2実施形態によるレーザーデバイスが、0.1μmのn−型Ru−ドープInP層117、0.15μmの厚いn−型S−ドープInP層116、および、0.15μmの厚いn−型S−ドープInP層116a、ならびに、0.5μmの厚いZnドープInP層105を用いて製造された。層118が省略された。次に、デバイスの温度を一定値に維持し、注入電流を増大させることにより、デバイスが測定された。パワーメーターを使用し、各電流レベルに対して、出力光が測定された。図8、9および10は、各々、30、70および90℃のデバイス温度に対する結果のグラフを示す。各グラフにおけるx−軸は、mAにおける注入電流であり、一方、各グラフにおけるy−軸は、パワーメーターからの相対的な単位での出力光パワーである。図1に示されるデバイスと類似する従来技術のデバイスも製造され、これにより、図5の層116、117、および116aが、単一のn−型S−ドープInPの0.4μmの厚い層によって置き換えられ、層118が省略された。これらの“従来技術”のデバイスも、上記のように測定された。
【0059】
図8〜10のグラフ上の太い結果線は、第2実施形態に対する結果であり(Ru−InPのキーにおいてラベル表示される)、一方、グラフ上の細い結果線は、“従来技術”デバイスのそれらである。図8〜10における全てのグラフにおいて、測定された全ての温度で、“Ru−InP”デバイスに対するレーザー閾値電流は、“従来技術”デバイスよりも低い。低い閾値電流は、提供された“Ru−InP”デバイスにおけるn−型Ru−ドープInPの薄い0.1μmの層の組み込みが、30℃等の低い動作温度においてさえ、従来技術デバイスよりもリーク電流遮断を高めたことを示す。
【0060】
高温でのRu−InPデバイスの特に改善された性能が、図9および10に示される。上記のように、30℃でさえ、ある改善が明らかであるが(図8参照)、従来技術デバイスと比較して、Ru−InPデバイスは、所定の注入電流に対して、著しく高い値の光出力を示す。図10において、150mAの電流におけるRu−InPデバイスの出力は、従来技術デバイスのそれの約2倍に近い。図8〜10において、また、電流が増大するにつれて、Ru−InPデバイスが、出力を低減させず、これは、70および90℃の高温で、Ruドープデバイスの低減されたリーク電流をさらに意味することを示す。
【0061】
(第三実施形態)
本発明の第3実施形態は、本発明の第1および第2実施形態に基づくものであり、以下において説明する付加的な特徴を備える。図6は、本発明の第3実施形態によるデバイス構造の断面を示す。この実施形態は、第1および第2実施形態と類似しており、順方向バイアスの場合にデバイスのキャパシタンスを低減させるために、ドープされていない真性半導体材料の層119をさらに含む。従って、本発明の第3実施形態は、使用時に、10Gbit/s等のデータ速度で直接変調されることが可能なデバイスを提供する。真性層119の機能は、電流遮断構造内において、n層配列120とp層(複数可)105とを物理的に分離することであり、これにより、電流遮断構造の電流遮断p−n接合の幅を増大させる。
【0062】
メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。層105の上に、InP等のドープされていないまたは真性の半導体の層119が成長され、0.1μm〜0.5μmの間の好ましい厚さを有する。原則としては、真性/ドープされていない材料の1つまたは複数の層が、成長されうる。層119の上に、n−型半導体材料の1つまたは複数の層を含む配列120が成長され、第1および第2実施形態において上述されたように、少なくとも1つのn−型層が、Ru−InPである。配列120は、“低移動度配列”と呼ばれることが可能であり、好ましくは、低移動度のnドープRu InPの単層か、または、第2実施形態において説明されたような、複数の層のいずれかを含み、該複数の層の少なくとも1つは、薄い低移動度のnドープRu InP層であり、該複数の層の少なくとも1つは、薄い高移動度のnドープInP層であり、制限されるものではないがS等の従来のドーパントを使用して成長される。配列120の全体の厚さは、典型的には、0.1μm〜0.8μmの範囲内である。しかしながら、第3実施形態において、Ru−InP層が、0.6μmまたは0.8μmよりも大きな厚さを有しうることも考えられる。第1の2つの実施形態と同様に、再−成長を完結させるために、p−ドープ半導体材料のオプション薄層118、好ましくは、ZnドープInPが、層120の上部上に成長されうる。
【0063】
上記において説明された3つの実施形態は、半導体レーザー、または半導体光増幅器(SOA)等の低インピーダンス順方向バイアスデバイスの製造に適している。しかしながら、メサ側壁に隣接し、接触する図4〜6のpドープInP層105の使用は、電界吸収変調器(EAM)または導波路型フォトダイオード(PD)等の高インピーダンス逆方向バイアスデバイスにおいて高キャパシタンスを生じる。電流遮断構造は、順方向バイアスデバイスに対してのみ機能するため、また、順方向バイアスデバイスおよび逆方向バイアスデバイスの両方を組み込んだモノリシックに統合されたデバイスにおいて、活性層(複数可)103に対する層105の位置は、上記3つの実施形態の有用性を制限する。モノリシックに統合されたデバイスは、(順方向バイアス)レーザーまたはSOA、およびモノリシックに統合された光デバイスにおけるEAMまたはPD等の逆方向バイアスデバイスを含みうる。このようなモノリシックデバイスの例が、統合されたレーザー変調器である。
【0064】
(第4実施形態)
本発明の第4実施形態は、本発明の第1、第2および第3実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【0065】
図7は、本発明の第4実施形態によるデバイスの断面を示し、該デバイスは、順方向および逆方向バイアスデバイスの両方、ならびに、1つのチップ内に順方向および逆方向バイアスデバイスの両方を含む統合デバイスに使用するのに適した電流遮断構造を備える。
【0066】
ここでもまた、ウェハー成長およびメサ形成プロセスは、別個の半導体レーザー、SOA、EAM、またはPD等の単一バイアスデバイスに対する先の実施形態において説明されたものである。デバイスの順方向および逆方向バイアス部の両方に対してデバイス構造を最適化するために、モノリシックチップに対して、付加的なステップが組み込まれることが必要とされうる。このような修正が、制限するものではないが、量子井戸無秩序化、または突き合わせ結合再成長を含む。
【0067】
この実施形態において、第1再−成長において成長された第1層119aは、InP等のドープされていないまたは真性の半導体層である。層119aは、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に接触して、該連続層を提供する。層119aの厚さは、典型的には、0.1μmと0.5μmとの間である。層119aの上に、ZnドープInP等のp−型半導体材料の層105aが成長される。層105aが、0.05μm〜0.5μmの間の典型的な厚さを有し、5e17cm−3〜1e18cm−3の間の好ましいドーピングレベルを含むが、原則としては、それが、任意の適当な厚さおよびドーピングレベルであることが可能である。層105aの上に、低移動度配列120または第2および第3実施形態において説明したようなn−型Ru−ドープInPの単層が成長される。第4実施形態において、Ru−InP層(複数可)が、0.6μmまたは0.8μmより大きな厚さを有しうることが考えられる。
【0068】
全ての上記実施形態における層は、当業者が通常利用可能な他の技術およびプロセスを使用して形成されうる。さらに、本出願において説明された層が形成される順番および層を形成する手段は、本発明の電流遮断構造を備えたデバイスを形成する好ましい例として役立つのみであり、原則として、他のプロセスおよび順序で形成されうる。p−ドープ半導体層105、105a、118は、1つまたは複数の同様なまたは異なるp−ドープ材料層を備えうる。
【符号の説明】
【0069】
101 基板
102 バッファ層
103 活性層
104 半導体材料層
105 半導体材料層
107 クラッド層
108 接触層
109 マスク層
110 接触層
117 半導体材料層
118 半導体材料層
【技術分野】
【0001】
本発明は、電子デバイスの分野である。特に、本発明は、(制限するものではないが)光通信用の光電子デバイス等の電流遮断構造を備えた半導体電子デバイスに関する。
【背景技術】
【0002】
レーザー、光増幅器、および変調器等の光−電子デバイスは、通常、異なってドープされた半導体材料が互いに対向して配置された場合に形成される1つまたは複数のp−n接合を使用して製造される。
【0003】
典型的には、ドーパントは、半導体格子内で結合するように、半導体材料内に導入される材料である。一旦、半導体格子内で結合されると、典型的には、ドーパント原子が、使用されたドーパントの種類に応じて、電子またはホールのいずれかを、結晶格子に提供する。提供された電子またはホールは、半導体格子に関して自由に動くことが出来、伝導電荷キャリアとなる。過剰の電子電荷キャリアを有するようにドープされた半導体材料は、n−型半導体と呼ばれ、一方、過剰のホールを有するようにドープされた半導体は、p−型半導体と呼ばれる。以下において、本出願の全体をとおして、これらの材料は、“n−型”および“p−型”と呼ばれる。
【0004】
n−型とp−型とが、互いに隣接して配置された場合、材料間に生じた界面は、p−n接合となる。基本的なp−n接合は、2つの半導体材料間の界面であり、接合材料におけるホールは、P−型材料に向って移動して離れ、一方、接合における電子は、n−型材料に向って移動して離れるため、接合の周囲に空乏領域が存在し、表面上、自由(伝導)電荷キャリアを含まない。p−n接合のいずれかの側の電荷キャリア型の生じた不均衡が、通常、多くの電子および光−電子デバイスに利用される接合にわたる電位差を生じさせる。接合にわたって電流が流れるために、接合にわたって印加された電圧が超えなければならない閾値として、この固有の電位差が、しばしば利用される。n−型における電子およびp−型におけるホールが、p−n接合に向って流れるように、駆動電圧が印加された場合、これは、“順方向バイアス”として知られている。n−型における電子およびp−型におけるホールが、p−n接合から離れて流れるように、駆動電圧が印加された場合、これは、“逆方向バイアス”として知られている。
【0005】
電子とホールとが、直接バンドギャップ半導体材料中で結合する場合、電子が、エネルギーを失い、伝導電子から、価電子に変化し、このプロセスにおいて、半導体材料中の価電子バンドと伝導バンドとの間のバンドギャップに応じて、特定の波長で、光を放出することが可能である。反対に、半導体材料によって吸収されることが可能なエネルギー(従って、波長)を含むp−n接合に光が入射する場合、電子およびホールが、p−n接合中で形成される。
【0006】
半導体光増幅器およびレーザー等の光電子デバイスは、接合に順方向バイアスを印加し、電子とホールとを空乏領域で合わせ、結合させることにより、p−n接合を利用する。p−n接合における再結合は、様々な方法に利用されることが可能である光を生成し、例えば:光−電子デバイスがLEDである場合にはインコヒーレント光源を生成し、光−電子デバイスが、レーザーである場合には、コヒーレント光源を生成し、光−電子デバイスが、半導体光増幅器(SOA)である場合には、光増幅用のものを生成する。
【0007】
光検出器および電界−吸収変調器等の光電子デバイスは、逆方法バイアスを、接合に印加することによりp−n接合を利用する。光が、光検出器のp−n接合に入射し、半導体材料によって吸収された場合、伝導ホールおよび電子が、形成され、それに応じて、空乏領域から追われ、光電流を生成する。電界−吸収変調器は、動的に変化させるための様々な量の逆方向バイアスを、半導体のバンドギャップに印加し、この結果、特定の波長において空乏領域で吸収される光の量を調節する。
【0008】
高速でオンまたはオフが切り替えられることが可能なレーザー、変調器および増幅器等の光−電子デバイスを製造することは、多くの場合好ましい。高ビットレートがしばしば要求される光通信において、これは、重要である。操作速度を制限する光−電子デバイスの主な特性の1つは、p−n接合にわたるキャパシタンスである。キャパシタンスが低くなるにつれて、デバイスのスピードが速くなる。
【0009】
典型的には、光−電子デバイスは、様々な堆積およびリソグラフィ法を使用して形成される。通常、半導体デバイスは、堆積法MOVPE(Metal Organic Vapour Phase Epitaxy)を使用する。
【0010】
半導体デバイスが形成される場合、1つまたは複数の異なる半導体材料を使用することが知られている。光−電子デバイス用に使用される典型的な半導体材料は、リン化インジウム(InP)およびガリウムヒ素(GaAs)を含む。p−型およびn−型材料が、異なってドープされたバージョンの同じ半導体材料である場合、p−n接合は、ホモ接合と呼ばれる。しかしながら、接合の半導体材料が、異なる場合(異なってドープされることとは別として)、p−n接合は、ヘテロ接合と呼ばれる。ヘテロ接合は、n−型層とp−型層との間に1つまたは複数の異なる非ドープ(真性)半導体層を挟むことにより、その代案として形成されることが可能であり、これによって、挟まれた層または層(複数)は、活性層または積層体として知られている。活性層(複数可)または積層体は、典型的には、その光学的特性に対して選択され、光を限定する光導波路として機能する量子井戸の単体または積層体として機能するように配置されうる。
【0011】
また、直立した“メサ”として1つまたは複数のp−n接合をリソグラフィカル(lithographically)に定義し、次に、接合が、デバイス内に“埋め込まれる”ように、例えば、他の半導体である他の材料を用いた1つまたは複数の“再−成長”ステップを使用してメサを囲むことが知られている。メサを埋め込むことで、空気が、活性導波路の一側に配置された場合よりも、活性導波路の一側に対して対比して低い屈折率コントラストを生じる。この低い屈折率コントラストにより、導波路が、導波路側壁の散乱損失を生じる傾向が少なくなる。さらに、活性層を埋め込むことで、大きな上部表面積に、電気接点を形成させ、それ上で、接触抵抗を減らすために役立つ。周囲の層は、多くの場合、上述の堆積技術の1つを使用して堆積された半導体材料である。図1は、従来技術のレーザーの断面を示し、ここで、半導体材料は、埋め込まれたヘテロ接合の側部の周囲に堆積される。レーザー等の光電子デバイスの効率を最適化するために、電流が、周囲の材料層を通してではなく、活性層を通してのみ、方向付けされることが望ましい。電流が、活性層に隣接する周囲の層を通して流れる場合、これは、“リーク電流”として知られている。
【0012】
(逆方向バイアス電流遮断接合)
周囲の半導体層を通して流れる“リーク”電流を防ぐために役立つ従来技術の1つの方法は、活性デバイスの両側に1つまたは複数の“電流遮断”接合(または構造)を形成することを含む。典型的には、電流遮断接合は、異なってドープされた半導体層を使用して形成されたp−n接合であり、活性層を備えたヘテロ接合が、順方向バイアス内にある場合に、逆方向バイアス接合として機能するように設計される。電流遮断接合を備えた従来技術のレーザーデバイスの断面が、図1に示されており、これによって、デバイスの活性層3は、n−型InPバッファ層2および基板1の上にあり、p−型InP層4および7の下にあり、従って、ヘテロ接合を形成する。活性層の両側のすぐそばに、n−型層6の下のp−型層5がある。層7の上は、p型接点8、マスキング層9、および金属接点10である。p−n層5および6の配向は、層4および2に対して垂直に逆にされており、電流遮断接合は、ヘテロ接合に対して逆方向バイアス構造である。活性層を備えた順方向バイアス接合の両側に逆方向バイアス“電流遮断”接合を有することにより、電子およびホールが、活性層内に流しこまれ、光−電子デバイスの効率が増大する。
【0013】
従来の電流遮断構造における1つの課題は、逆方向バイアスp−n電流遮断接合が、サイリスタ動作と呼ばれる課題により被害を受けることであり、高い駆動電流および/または温度が、遮断構造の破損を生じ、大きな電流フローが、電流遮断構造を流れ、活性層(複数可)から離れ、結果として、デバイスの効率を低減させる。
【0014】
低いリーク電流逆方向バイアス接合を得るためには、遮断層の厚さおよびドーピングレベルが、増大されなければならないことが認識されている(例えば、非特許文献1)。
【0015】
これらの制限にもかかわらず、逆バイアスp−n電流遮断層は、最大で約1Gbit/sの中程度のビットレートでの電気的変調のみを必要とするデバイスにおいて、リーク電流を制限する標準的な方法のままである。
【0016】
デバイス内で逆方向バイアス接合が引き起こす大きな寄生容量のため、逆方向バイアスp−n電流遮断層は、理想的にも、高いビットレート変調に適していない。特許文献1(Ryderら)は、デバイスのキャパシタンスを低減させるために、電流遮断構造の下に段階的なp−ドープ層を組み込んだ光電子デバイスを開示しているが、この構造は、いまだ、高い温度および駆動電流において、サイリスタ動作にさらされる。
【0017】
(半−絶縁層)
デバイスのキャパシタンスを低減させるための1つのアプローチは、前記逆方向バイアスp−n接合遮断層を、周囲の半導体層よりも高い抵抗を提供する1つまたは複数の半導体層で、置き換えることであった。このような高い抵抗の層は、しばしば、半−絶縁半導体と呼ばれ、キャパシタンス電圧(CV)プロファイリングを使用して測定された場合に、基本的にドープされていないように見える。半−絶縁半導体は、逆方向バイアス電流遮断接合の大きなキャパシタンスを有することなく、電流遮断を提供する。
【0018】
半導体は、熱放射による後のリリースのために、伝導電子およびホールを“トラップする”ように機能する(別途、電子またはホールトラップとして知られている)特定のドーパントを使用してドープされうる。これらのトラップの効果は、トラッピング領域を通して流れる伝導電子の量を低減させ、この結果、“トラップ−ドープされた”半導体材料を、半−絶縁性にする。
【0019】
半−絶縁ドープ電流遮断層は、図1の層5および6を、鉄(Fe)ドープリン化インジウム(InP)で置き換えることにより、あらかじめ形成され、ここで、Feドーパント原子は、電子トラップとして機能する。しかしながら、デバイスが、順方向バイアス下で動作することが必要な半導体レーザーおよび光増幅器において、典型的には、Feドープレーザは、従来の逆方向バイアスp−n接合電流遮断層よりも、高い電流リークを被ると考えられている。この過度のリークの既知の原因の1つは、通常使用される亜鉛(Zn)等のp−型InPドーパントとのFeの相互拡散である。
【0020】
また、非特許文献2は、FeドープInPの抵抗が、リーク電流に、高度に温度依存することを示しており、該リーク電流は、温度が、室温以上で25℃増大する毎に約1オーダーの大きさだけ増大する。高いデバイス温度でのこの増大した電流リークは、最大で95℃のチップ温度で動作することが必要な非冷却半導体デバイスにおけるFeドープInPを使用する場合に、リークの課題を生じる。
【0021】
特許文献2は、ホールトラップ材料が、pドープInPによって囲まれる場合に、CrまたはTi等のホールトラップとして機能する多くの半−絶縁ドーパントが、低いキャパシタンス電流遮断層を形成するために使用されることが可能であることを開示している。
【0022】
(Ru−InP層)
これまでは、ルテニウム(Ru)ドープ半導体は、順方向および逆方向バイアスデバイスの両方に対する低キャパシタンス電流遮断層として使用されてきた。Ru−ドープInPは、有効なホールトラップであるが、程度の悪い電子トラップであることが、従来技術において示されている。材料中における関心は、Ruは、Znまたは他の一般的に使用されているp−型ドーパントとの相互拡散の課題による被害を受けないという事実から生じた。
【0023】
特許文献3は、活性層を備えたメサの周囲に成長された遮断層を説明している。図2は、この特許文献において説明されたデバイスの図表示である。FeドープInPの第一薄層11は、メサに隣接して成長され、次に、RuドープInPの厚い層12が続き、ここで、低いデバイスのキャパシタンスの達成が可能となるようにそれを半−絶縁性にするやり方で、前記Ruドープ層が、成長される。
【0024】
特許文献4は、特許文献3において説明され、図2に示された構造と、類似する構造を説明しているが、層11用に使用される材料は。Ru−InPであり、層12は、Fe−InPであり、RuドープInP層は、メサ側壁に隣接し、一方、厚いFeドープ層は、Ru層の上に位置される。特許文献4において説明された構造において、Ru層は、半−絶縁性となるように製造され、電流は、Ru−InP層を通して垂直に通過せず、それが接触する活性領域3内を通過しない。この特許文献において、半−絶縁性Ru−InP層は、メサ層7からのZn、および層12からのFeの相互−拡散を遮断するために使用される。
【0025】
特許文献5は、半−絶縁性である形でRuを成長させるために、望ましくはないが、ヒロック(hillock)と称される成長欠陥の形成を引き起こす処理条件を使用することが必要であることを開示している。ヒロックは、処理が進むにつれてデバイスの収率を低減させる成長モルフォロジーの課題を生じる。半−絶縁性電流遮断層のように成長された場合、良好なモルフォロジーが維持されるならば、薄いRu−ドープ層のみが、使用されることが可能である。
【0026】
IPRMにおいて、その対応するプレゼンテーションとともに示された非特許文献3には、図3に示されるように、(p−型)Zn InPの単層間に挟まれたRuドープInPの単層を含む電流遮断構造が説明されている。‘p−Ru−P’電流遮断構造は、ビス−イソプロピルシクロペンタジエニル ルテニウム(IPCPRU)およびビス−イソブチルシクロペンタジエニル ルテニウム(IBCPRu)のRu前駆体を使用に着目した大気圧MOVPEを使用して製造された。この論文は、この方法を使用して製造されたRu−InP層が、低いn―型ドーピングを含む半導体層として機能すること、および、p−Ru−p構造が、通常の標準的なp−n接合遮断構造よりも高いキャパシタンスを示すことを開示している。メサの周囲の第1再−成長ステップは、薄い0.1μmのZnドープInP層5から構成され、次に、厚い0.8μmのRuドープInP層17が続き、続いて、他の薄い0.1μmのZnドープInPの層18で頂上が覆われた。
【0027】
Ru−InP層が、半−絶縁性であり、Feの拡散を遮断するように成長させた特許文献3および4とは対照的に、非特許文献3は、低いn−型層としてRu−InPを成長させ、これが、逆方向バイアスp−n接合電流遮断構造の一部を形成することが可能であり、Ru−InPが、従来のp−n接合よりも高い抵抗をいまだ示した。
【0028】
Ru−InP層が、低くn−型ドープされるだけであったため、0.1μmの厚さに成長されただけである遮断接合中のp−型層の厚さと比較して、Ru−InP遮断層は、0.8μmの大きな厚さに成長された。非特許文献3におけるRu−InP層が、0.6μmの厚さに薄くされたとき、さらに0.3μmの半−絶縁性Fe−ドープInP層が、Ru−InPの下に導入された。p−Ru−P構造においてRu−InPの増大した厚さ二関する課題は、デバイスが、通常の標準的なp−n接合遮断構造よりも高いキャパシタンスを示し、従って、10Gbit/sの中程度の速度での操作に適していないということであった。
さらに、Ru−InPの厚い層が、いまだ、モルフォロジーの課題による被害を受け、成長することが困難である。
【先行技術文献】
【特許文献】
【0029】
【特許文献1】欧州特許第1300917号明細書
【特許文献2】国際公開第95/02910号
【特許文献3】米国特許第6815786号明細書
【特許文献4】米国特許第6717187号明細書
【特許文献5】独国特許発明第19747996号明細書
【非特許文献】
【0030】
【非特許文献1】Ohtoshi,T.ら,“Analysis of current leakage in InGaAsP/InP buried heterostructure”,Journal of Quantum Electronics,Vol.25,no.6,pages 1369−1375
【非特許文献2】Wasserbauer,IPRM(Indium Phosphide and Related Materials Conference)からの会議論文TuB.4,1990
【非特許文献3】Lealmanら,IPRM(Indium Phosphide and Related Materials Conference)で示された会議論文MoA2.4,May 2008
【発明の概要】
【発明が解決しようとする課題】
【0031】
本発明者は、n−型Ru−InPは、n−型材料に対して、予期しない低いキャリア移動度を有することが分かったため、電流遮断接合におけるn−ドープRu−InP層は、これまで予期されるよりも薄く製造されることが可能であることを発見した。
【課題を解決するための手段】
【0032】
本発明者は、高蒸気圧前駆体ビス−イソプロピルシクロペンタジエニル ルテニウム(IPCPRu)またはビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)を使用し、大気圧MOVPEによってRu−InPの試験サンプル(サンプルB)を製造した。Ru−InP層は、Fe−InPドープ基板上に堆積され、上に、n−ドープInGaAsのキャップが堆積された。同様な堆積厚さを有する他の同様な試験サンプル(サンプルA)が、n−ドープRu−InPに代え、従来のn−ドープInP層(硫黄でドープされた)を用いて製造された。
【0033】
サンプルの絶対的なドーピングレベルが、二次質量分析(SIMS)を使用して測定され、一方、電気的に活性なドーパントのレベルが、電気化学プロファイリングを使用して測定された。サンプルの抵抗が以下によって測定された:
1.サンプルのInGaAsキャップ層上にチタンおよび金を蒸着する。
2.10〜350μm異なる間隔の範囲で、約150μm×500μmの平面領域を有する一連の平行なパッドを残すように、金属および下部のInGaAsをパターニングおよびエッチングする。パッド間の空間は、サンプルBにおいてRuドープInP層の露出された表面、およびサンプルAにおいてSドープInP層の露出された表面を含んでいた。
3.鉄ドープ半−絶縁性基板に至る全ての周囲の成長されたInPを除去するように、各パッドの組の周囲のサンプルを再−パターニングし、エッチングする。
4.金属パッド間の抵抗を測定する。
【0034】
抵抗および電気的活性ドーピングレベルの知識を持って、表1に示される移動度が計算された。RuドープInP試験サンプルBが、予想外に、同等な標準的なn−型硫黄ドープInP(サンプルA)よりも約15倍低い移動度を有することが分かった。
【0035】
【表1】
【0036】
本発明者は、予想外に低い移動度のRu−InP層が、遮断構造を移動するための電子の能力を劇的に低減させるため、従来技術とは異なり、電流遮断接合におけるn−型Ru−InP層が、0.6μmまたは0.8μmよりも薄く製造されることが可能であるが、従来のp−n電流遮断層構造における過度のリークおよびサイリスタ動作をいまだ防ぐことが可能であることに気がついた。
【0037】
本発明は、添付の特許請求の範囲において規定されるものである。
【0038】
従って、本発明は、電流遮断構造を備えた電子デバイスを提供し;電流遮断構造が、:n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列;および、第1p−型半導体材料層を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;n−型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する。
【0039】
本発明のさらなる態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p−型半導体材料層;およびn−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;半導体材料配列が、n−型ルテニウムドープリン化インジウム層および1つまたは複数のさらなるn−型InP材料を含む層積層体である。
【0040】
本発明の別の態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p−型半導体材料層;およびn−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列を備え;半導体材料配列およびp−型半導体材料層が、第1p−n接合を形成し;電流遮断構造が、真性半導体材料をさらに含む。
【図面の簡単な説明】
【0041】
【図1】従来技術の第1電子デバイスを示す。
【図2】従来技術の第2電子デバイスを示す。
【図3】従来技術の第3電子デバイスを示す。
【図4】本発明の第1実施形態による電子デバイスを示す。
【図5】本発明の第2実施形態による電子デバイスを示す。
【図6】本発明の第3実施形態による電子デバイスを示す。
【図7】本発明の第4実施形態による電子デバイスを示す。
【図8】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【図9】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【図10】従来技術のデバイスと比較した、様々な動作温度での本発明の第2実施形態に対する測定結果のグラフを示す。
【発明を実施するための形態】
【0042】
本発明は、n−型RuドープInPを有するp−n電流遮断構造を備えた電子デバイスを提供する。原則として、n−型Ru−ドープInPを形成するための任意の技術が使用されてよいが、Ru−InPは、好ましくは、ビスイソプロピルシクロペンタジエニル ルテニウム(IPCPRu)およびビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)等の新規な高蒸気圧前駆体を使用し、大気圧MOVPEを使用して製造される。これらの前駆体を使用することにより、高レベルのRuの組み込みが達成されるが、残りのn−型バックグラウンドドーピングを含む。620℃の成長温度および77のIII/V(リン化物対インジウム)比を含む成長条件の注意深い最適化により、優れたモルフォロジーを提供する層を成長させることが可能であり、該モルフォロジーにより、RuドープInPの厚い層が、二次イオン質量分析を使用して測定され、1e18cm−3に近いRu濃度レベルで成長されることが可能になる。以下の記載において、本発明の実施形態が、図面を参照して説明される。以下の実施形態は、本発明がどのように実施されうるのかについての例として役立つが、本発明の範囲を制限することは意図されない。
【0043】
(第1実施形態)
本発明の第1実施形態は、図3に示されたデバイス構造と同様な断面を有し、図4に示される光電子デバイスである。このおよび他の実施形態は、光−電子デバイスであるが、本発明のデバイスは、電流遮断構造が必要とされる任意の電子デバイスでありうる。
【0044】
この第1実施形態において、デバイスは、基板上に成長される。高いn−キャリア伝導度を提供するように、好ましくは、基板101は、典型的には、S(硫黄)、Si(ケイ素)またはSn(スズ)のいずれかでドープされたInP等のn型半導体材料からなる。基板101の上に、InPのn−型バッファ層102が、エピタキシャル成長される。高い電子伝導度を提供するために、好ましくは、層102も、S、SiまたはSnでドープされる。デバイスの活性領域103が、層102の上に成長され、典型的には、1つまたは複数の半導体材料層を備える。1つまたは複数の半導体材料層は、好ましくは、InGaAsP、InGaAs、InAlGaAs、または多数の量子井戸活性層を形成するこれらの材料の組み合わせからなる多重層のいずれかからなる。この前記活性領域103または活性層積層体が、通常、ドープされず、完成時に、デバイスが、分離した閉じ込めヘテロ構造層によって囲まれる。
【0045】
次に、活性層103が、少なくとも層102および103を備えたp−nへテロ接合を形成するp−型半導体材料層104で、覆われる/キャップされる。pドープ半導体層104は、好ましくは、pドープInPであり、好ましいドーパントは、Znである。次に、層104の上部が、保護材料で覆われ、次に、1つまたは複数のメサストリップをマスクし画定するために、該保護材料は、標準的なリソグラフィック技術を使用してパターン化される。次に、層103および104を完全に貫通し、並びに、好ましくはマスクされた領域を直接的に囲む層102の中に部分的に入り込むようにエッチングするために、エッチングプロセスが使用され、直立したメサ構造が残される。このエッチングは、好ましくは、InPバッファ層102で、またはInPバッファ層102内で停止され、層102の上部上または層102内のエッチングされた底部のレベルから、層104の上部までのメサ高さは、約1.0μmである。しかしながら、原則としては、メサ高さが、1.0μmよりも大きいまたは1.0μm未満でありうる。メサの幅が、デバイスの種類および活性層103の設計に応じて変化しうるが、典型的には、1.0μm〜3.0μmである。
【0046】
次に、メサ構造が、前記メサ構造の上のマスク層によって覆われない表面を生じる成長を可能にする成長条件下で、大気圧MOVPE等の成長技術を使用して、周囲材料で埋め込まれた。この実施形態において、メサが、周囲材料によって両側が埋め込まれるが、原則としては、メサの一側のみが、埋め込まれてもよい。典型的には、メサを埋め込む周囲材料が、1つまたは複数の半導体材料を含むが、デバイス設計の必要性に応じて、金属および誘電体等の他の材料を含んでもよい。
【0047】
この再−成長において、電流遮断構造が、メサの両側に形成されるが、原則としては、構造が、一側のみであることが可能である。電流遮断構造の成長された第1層は、第1p−型半導体材料層105である。層105は、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に隣接して接触して、該連続層を提供するように、成長される。典型的には、層105は、ZnドープInPから構成され、0.05μm〜0.5μmの間の典型的な厚さを有し、5e17cm−3〜1e18cm−3の間のドーピングレベルを有するが、原則としては、任意のp−ドープ半導体材料層であってよい。この上に、n−型ルテニウムドープInPを含む第1n−型半導体材料層117が成長され、典型的には、0.8μm未満の、好ましくは、0.1μmから0.8μmまでの、さらに好ましくは、0.1μmから0.6μmまでの、さらに好ましくは、0.1μmから0.4μmまでの厚さを有する。0.2、0.3、0.5、0.6および0.7μmのいずれか等の、0.8μmよりも薄い他のRu−InP厚さが使用されることも可能である。好ましくは、層117が、5e17−3から2e18cm−3のRuドーピングレベルを含み、典型的には、1%〜10%のRuレベルの間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長されもする。これを達成するために必要とされる典型的な成長条件は、620℃の成長温度、1時間あたり1.0μmの成長速度、および77のV/III(リン対インジウム)比である。層105および117が、電流遮断p−n接合を形成し、該電流遮断p−n接合は、使用時に、活性層103を備えたヘテロ接合が順方向バイアスである場合に、逆方向バイアス接合として機能する。
【0048】
層105および117が堆積された後、p−型半導体材料118のさらなるオプション層が、層117の上に成長されうる。好ましくは、このオプション層は、ZnドープInPを含み、0.05μm〜0.1μmの間の典型的な厚さ、および、5e17cm−3〜1e18cm−3の間のドーピングレベルを有するが、原則としては、任意のp−ドープ半導体材料層であってよい。次に、メサを覆うマスク層が除去され、第1再−成長の層およびメサを覆うように、p−型材料の第2再−成長が、実施される。第2再−成長が、好ましくは、ドープされたInPクラッド層107である。
【0049】
次に、典型的には、InGaAsまたはInGaAsPから構成される高度にドープされたp型接点108が、層107の上に堆積される。電流がメサを通して流れるようにし、メサから離れて広がる電流を制限するように、好ましくは、p−型接触層108が、メサの上に少なくとも部分的に重畳されたパターンにリソグラフィカルに画定される。層107の露出された上表面の上、および、層108の上の少なくとも部分的に、ケイ素または窒化ケイ素等の非−伝導誘電材料のマスク層109を堆積することによって、パターン層108を囲む領域が、“不動態化”される。次に、好ましくは、1つまたは複数の金属からなる伝導接触層110が、層108および109の上に堆積され、電気的接点を提供する。接触層110用の金属は、好ましくは、TiPtAuである。
【0050】
好ましくは、電流遮断層構造の総厚さは、メサの高さ+/−0.5μmと等しく、それ上に堆積する第2再−成長用の比較的平坦なモルフォロジーを提供する。電流遮断層内のn−型Ru−InPが、従来技術において以前予期されたよりも薄くされることが可能であるが、サイリスタ破壊を防ぐために、高温において要求された電流遮断を未だ与えるため、メサを囲む構造の全厚さを望ましくない程度まで増大させることなく、さらなる層が、さらなる機能性を提供するために使用されうることを、本発明者はさらに発見した。
【0051】
原則としては、電流遮断構造が、それ自体の上に、メサ構造から分離されて、形成されうる。原則としては、メサが、n−型半導体材料層およびp−型半導体材料層を含むp−n接合を含みうる。
【0052】
(第2実施形態)
本発明の第2実施形態は、本発明の第1実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【0053】
n−型Ru−InP層は、例えば、0.1μmまで減少した驚くほど小さな厚さで、サイリスタ破壊を防ぐことが可能であるため、p−n電流遮断構造を厚くするように、1つまたは複数のn−型半導体層116、116aが、電流遮断構造内に組み込まれてよい。1つまたは複数の他のn−型層を備えた電流遮断構造を厚くすることは、デバイスの電流遮断を改善し、また、他のn−型材料層は、Ru−InPよりも成長が容易であり、成長モルフォロジーの課題による害が少ないものでありうるため、有利である。また、第2実施形態において、Ru−InP層が、0.6μmまたは0.8μmよりも大きな厚さを有することが考えられる。
【0054】
図5は、本発明の第2実施形態に従うデバイスの断面を示す。メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。メサが画定され、エッチングされた後、第1再−成長が、再び、実施される。この再成長において、第1層105は、エッチングされた表面メサ側壁の上の連続層と緊密に隣接して接触し、該連続層を提供するように、成長される。この実施形態において、好ましくは、層105が、ZnドープInPを備え、0.05μm〜0.5μmの間の典型的な厚さ、および、5e17cm−3〜1e18cm−3の間のドーピングレベルを有する。
【0055】
層105の上に、好ましくは、n−型InPである、n型半導体層116が、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。典型的には、この層は、0.1μm〜0.2μmの間の厚さであり、1e18cm−3〜2e18cm−3の間のレベルでドープされる。層105の上に、実施形態1において先に説明されたように、RuドープInP層117が成長され、約0.1μm〜0.4μmの好ましい厚さ、および、5e17−3〜1e18cm−3の間の好ましいRuドーピングレベルを有する。また、好ましくは、この層117は、1%〜10%の間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長される。これを達成するために必要な典型的な成長条件は、620℃の成長温度、1時間あたり1.0μmの成長速度、および77のV/III(リン対インジウム)比である。層117の上に、n−ドープInP等のn型半導体材料116aの第2層が任意に成長される。図5に示された実施形態において、層116および116aが、隣接し、層117を挟み込んでいる。
【0056】
典型的には、層116aが、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。この層116aは、典型的には0.1μm〜0.2μmの間の厚さを含み、好ましくは、1e18cm−3〜2e18cm−3の間のレベルでのドーピングを含む。最後に、p−型半導体材料118の任意の薄層が、層117または116aの上に成長され、第1再−成長を完成させる。好ましくは、この層118が、ZnドープInPを含み、典型的には、0.05μm〜0.1μmの間の厚さを有し、5e17cm−3〜1e18cm−3の間の好ましいドーピングレベルを含む。次に、第1実施形態において説明されたように、マスク層が、除去され、層107、108、109、および110が、形成される。
【0057】
第2実施形態のバリエーションでは、層116および117の厚さが低減され、層116aの成長の前にこれらの層の成長が繰り返され、複数の低いおよび高い移動度のn型層120を形成する。好ましくは、層116および117が、挟まれた配置で、互いに隣接して、交互に配置される。電流遮断性能に著しい影響を与えることなく、層116aが、構造から除去されることが可能である。
【0058】
本発明の第2実施形態によるレーザーデバイスが、0.1μmのn−型Ru−ドープInP層117、0.15μmの厚いn−型S−ドープInP層116、および、0.15μmの厚いn−型S−ドープInP層116a、ならびに、0.5μmの厚いZnドープInP層105を用いて製造された。層118が省略された。次に、デバイスの温度を一定値に維持し、注入電流を増大させることにより、デバイスが測定された。パワーメーターを使用し、各電流レベルに対して、出力光が測定された。図8、9および10は、各々、30、70および90℃のデバイス温度に対する結果のグラフを示す。各グラフにおけるx−軸は、mAにおける注入電流であり、一方、各グラフにおけるy−軸は、パワーメーターからの相対的な単位での出力光パワーである。図1に示されるデバイスと類似する従来技術のデバイスも製造され、これにより、図5の層116、117、および116aが、単一のn−型S−ドープInPの0.4μmの厚い層によって置き換えられ、層118が省略された。これらの“従来技術”のデバイスも、上記のように測定された。
【0059】
図8〜10のグラフ上の太い結果線は、第2実施形態に対する結果であり(Ru−InPのキーにおいてラベル表示される)、一方、グラフ上の細い結果線は、“従来技術”デバイスのそれらである。図8〜10における全てのグラフにおいて、測定された全ての温度で、“Ru−InP”デバイスに対するレーザー閾値電流は、“従来技術”デバイスよりも低い。低い閾値電流は、提供された“Ru−InP”デバイスにおけるn−型Ru−ドープInPの薄い0.1μmの層の組み込みが、30℃等の低い動作温度においてさえ、従来技術デバイスよりもリーク電流遮断を高めたことを示す。
【0060】
高温でのRu−InPデバイスの特に改善された性能が、図9および10に示される。上記のように、30℃でさえ、ある改善が明らかであるが(図8参照)、従来技術デバイスと比較して、Ru−InPデバイスは、所定の注入電流に対して、著しく高い値の光出力を示す。図10において、150mAの電流におけるRu−InPデバイスの出力は、従来技術デバイスのそれの約2倍に近い。図8〜10において、また、電流が増大するにつれて、Ru−InPデバイスが、出力を低減させず、これは、70および90℃の高温で、Ruドープデバイスの低減されたリーク電流をさらに意味することを示す。
【0061】
(第三実施形態)
本発明の第3実施形態は、本発明の第1および第2実施形態に基づくものであり、以下において説明する付加的な特徴を備える。図6は、本発明の第3実施形態によるデバイス構造の断面を示す。この実施形態は、第1および第2実施形態と類似しており、順方向バイアスの場合にデバイスのキャパシタンスを低減させるために、ドープされていない真性半導体材料の層119をさらに含む。従って、本発明の第3実施形態は、使用時に、10Gbit/s等のデータ速度で直接変調されることが可能なデバイスを提供する。真性層119の機能は、電流遮断構造内において、n層配列120とp層(複数可)105とを物理的に分離することであり、これにより、電流遮断構造の電流遮断p−n接合の幅を増大させる。
【0062】
メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。層105の上に、InP等のドープされていないまたは真性の半導体の層119が成長され、0.1μm〜0.5μmの間の好ましい厚さを有する。原則としては、真性/ドープされていない材料の1つまたは複数の層が、成長されうる。層119の上に、n−型半導体材料の1つまたは複数の層を含む配列120が成長され、第1および第2実施形態において上述されたように、少なくとも1つのn−型層が、Ru−InPである。配列120は、“低移動度配列”と呼ばれることが可能であり、好ましくは、低移動度のnドープRu InPの単層か、または、第2実施形態において説明されたような、複数の層のいずれかを含み、該複数の層の少なくとも1つは、薄い低移動度のnドープRu InP層であり、該複数の層の少なくとも1つは、薄い高移動度のnドープInP層であり、制限されるものではないがS等の従来のドーパントを使用して成長される。配列120の全体の厚さは、典型的には、0.1μm〜0.8μmの範囲内である。しかしながら、第3実施形態において、Ru−InP層が、0.6μmまたは0.8μmよりも大きな厚さを有しうることも考えられる。第1の2つの実施形態と同様に、再−成長を完結させるために、p−ドープ半導体材料のオプション薄層118、好ましくは、ZnドープInPが、層120の上部上に成長されうる。
【0063】
上記において説明された3つの実施形態は、半導体レーザー、または半導体光増幅器(SOA)等の低インピーダンス順方向バイアスデバイスの製造に適している。しかしながら、メサ側壁に隣接し、接触する図4〜6のpドープInP層105の使用は、電界吸収変調器(EAM)または導波路型フォトダイオード(PD)等の高インピーダンス逆方向バイアスデバイスにおいて高キャパシタンスを生じる。電流遮断構造は、順方向バイアスデバイスに対してのみ機能するため、また、順方向バイアスデバイスおよび逆方向バイアスデバイスの両方を組み込んだモノリシックに統合されたデバイスにおいて、活性層(複数可)103に対する層105の位置は、上記3つの実施形態の有用性を制限する。モノリシックに統合されたデバイスは、(順方向バイアス)レーザーまたはSOA、およびモノリシックに統合された光デバイスにおけるEAMまたはPD等の逆方向バイアスデバイスを含みうる。このようなモノリシックデバイスの例が、統合されたレーザー変調器である。
【0064】
(第4実施形態)
本発明の第4実施形態は、本発明の第1、第2および第3実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【0065】
図7は、本発明の第4実施形態によるデバイスの断面を示し、該デバイスは、順方向および逆方向バイアスデバイスの両方、ならびに、1つのチップ内に順方向および逆方向バイアスデバイスの両方を含む統合デバイスに使用するのに適した電流遮断構造を備える。
【0066】
ここでもまた、ウェハー成長およびメサ形成プロセスは、別個の半導体レーザー、SOA、EAM、またはPD等の単一バイアスデバイスに対する先の実施形態において説明されたものである。デバイスの順方向および逆方向バイアス部の両方に対してデバイス構造を最適化するために、モノリシックチップに対して、付加的なステップが組み込まれることが必要とされうる。このような修正が、制限するものではないが、量子井戸無秩序化、または突き合わせ結合再成長を含む。
【0067】
この実施形態において、第1再−成長において成長された第1層119aは、InP等のドープされていないまたは真性の半導体層である。層119aは、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に接触して、該連続層を提供する。層119aの厚さは、典型的には、0.1μmと0.5μmとの間である。層119aの上に、ZnドープInP等のp−型半導体材料の層105aが成長される。層105aが、0.05μm〜0.5μmの間の典型的な厚さを有し、5e17cm−3〜1e18cm−3の間の好ましいドーピングレベルを含むが、原則としては、それが、任意の適当な厚さおよびドーピングレベルであることが可能である。層105aの上に、低移動度配列120または第2および第3実施形態において説明したようなn−型Ru−ドープInPの単層が成長される。第4実施形態において、Ru−InP層(複数可)が、0.6μmまたは0.8μmより大きな厚さを有しうることが考えられる。
【0068】
全ての上記実施形態における層は、当業者が通常利用可能な他の技術およびプロセスを使用して形成されうる。さらに、本出願において説明された層が形成される順番および層を形成する手段は、本発明の電流遮断構造を備えたデバイスを形成する好ましい例として役立つのみであり、原則として、他のプロセスおよび順序で形成されうる。p−ドープ半導体層105、105a、118は、1つまたは複数の同様なまたは異なるp−ドープ材料層を備えうる。
【符号の説明】
【0069】
101 基板
102 バッファ層
103 活性層
104 半導体材料層
105 半導体材料層
107 クラッド層
108 接触層
109 マスク層
110 接触層
117 半導体材料層
118 半導体材料層
【特許請求の範囲】
【請求項1】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記n−型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する、デバイス。
【請求項2】
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を含む層積層体である、請求項1に記載のデバイス。
【請求項3】
前記電流遮断構造が、真性半導体材料をさらに備える、請求項1または2に記載のデバイス。
【請求項4】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項1から3のいずれか一項に記載のデバイス。
【請求項5】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項4に記載のデバイス。
【請求項6】
前記第2p−n接合が、前記真性半導体材料に隣接する、請求項3に従属する請求項5に記載のデバイス。
【請求項7】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を備えた層積層体である、デバイス。
【請求項8】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項7に記載のデバイス。
【請求項9】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項8に記載のデバイス。
【請求項10】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記電流遮断構造が、真性半導体材料をさらに備える、デバイス。
【請求項11】
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を含む層積層体である、請求項10に記載のデバイス。
【請求項12】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項10または11に記載のデバイス。
【請求項13】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項12に記載のデバイス。
【請求項14】
前記第2p−n接合が、前記真性半導体材料に隣接する、請求項13に記載のデバイス。
【請求項15】
前記ルテニウムドープリン化インジウム層が、0.1μm〜0.4μmの間の厚さを有する、請求項1から14のいずれか一項に記載のデバイス。
【請求項16】
前記電流遮断構造が、第2p−型半導体材料を備える、請求項1から15のいずれか一項に記載のデバイス。
【請求項17】
前記デバイスが、前記第2n−型およびp−型半導体層の間に光活性半導体層を備えた光電子デバイスであり、
前記光活性半導体層の厚さにわたって前記第2p−n接合を形成するように、前記第2nおよびp−型半導体材料層が配向された、請求項4から6、8、9、および12から14のいずれか一項に記載のデバイス。
【請求項18】
請求項1から17のいずれか一項に記載の電流遮断構造の形成方法であって、大気圧MOVPEを使用し、前記n−型ルテニウムドープリン化インジウム層を成長させるステップを含む、方法。
【請求項19】
前記MOVPEにおいて、ビスイソプロピルシクロペンタジエニル ルテニウム(IPCPRu)前駆体が使用される、請求項18に記載の方法。
【請求項20】
前記MOVPEにおいて、ビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)前駆体が使用される、請求項18に記載の方法。
【請求項21】
実質的に図面に示され、説明された電子デバイス。
【請求項1】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記n−型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する、デバイス。
【請求項2】
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を含む層積層体である、請求項1に記載のデバイス。
【請求項3】
前記電流遮断構造が、真性半導体材料をさらに備える、請求項1または2に記載のデバイス。
【請求項4】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項1から3のいずれか一項に記載のデバイス。
【請求項5】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項4に記載のデバイス。
【請求項6】
前記第2p−n接合が、前記真性半導体材料に隣接する、請求項3に従属する請求項5に記載のデバイス。
【請求項7】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を備えた層積層体である、デバイス。
【請求項8】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項7に記載のデバイス。
【請求項9】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項8に記載のデバイス。
【請求項10】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
a)第1p−型半導体材料層と、
b)n−型ルテニウムドープリン化インジウム(Ru−InP)層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、p−型半導体材料層と、が、第1p−n接合を形成し、
前記電流遮断構造が、真性半導体材料をさらに備える、デバイス。
【請求項11】
前記半導体材料配列が、前記n−型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn−型InP材料と、を含む層積層体である、請求項10に記載のデバイス。
【請求項12】
前記第1p−n接合の一側に配置された第2p−n接合をさらに備え、
前記第2p−n接合が、n−型半導体材料層と、p−型半導体材料層と、を備える、請求項10または11に記載のデバイス。
【請求項13】
前記n−型ルテニウムドープリン化インジウム層と、第1p−型半導体材料層と、が、前記第2p−n接合のnおよびp−型半導体材料層に実質的に対向する方向に配置された、請求項12に記載のデバイス。
【請求項14】
前記第2p−n接合が、前記真性半導体材料に隣接する、請求項13に記載のデバイス。
【請求項15】
前記ルテニウムドープリン化インジウム層が、0.1μm〜0.4μmの間の厚さを有する、請求項1から14のいずれか一項に記載のデバイス。
【請求項16】
前記電流遮断構造が、第2p−型半導体材料を備える、請求項1から15のいずれか一項に記載のデバイス。
【請求項17】
前記デバイスが、前記第2n−型およびp−型半導体層の間に光活性半導体層を備えた光電子デバイスであり、
前記光活性半導体層の厚さにわたって前記第2p−n接合を形成するように、前記第2nおよびp−型半導体材料層が配向された、請求項4から6、8、9、および12から14のいずれか一項に記載のデバイス。
【請求項18】
請求項1から17のいずれか一項に記載の電流遮断構造の形成方法であって、大気圧MOVPEを使用し、前記n−型ルテニウムドープリン化インジウム層を成長させるステップを含む、方法。
【請求項19】
前記MOVPEにおいて、ビスイソプロピルシクロペンタジエニル ルテニウム(IPCPRu)前駆体が使用される、請求項18に記載の方法。
【請求項20】
前記MOVPEにおいて、ビスイソブチルシクロペンタジエニル ルテニウム(IBCPRu)前駆体が使用される、請求項18に記載の方法。
【請求項21】
実質的に図面に示され、説明された電子デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公表番号】特表2013−519241(P2013−519241A)
【公表日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2012−552467(P2012−552467)
【出願日】平成23年2月9日(2011.2.9)
【国際出願番号】PCT/GB2011/050221
【国際公開番号】WO2011/098797
【国際公開日】平成23年8月18日(2011.8.18)
【出願人】(510065780)ザ センター フォー インテグレーテッド フォトニクス リミテッド (3)
【Fターム(参考)】
【公表日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願日】平成23年2月9日(2011.2.9)
【国際出願番号】PCT/GB2011/050221
【国際公開番号】WO2011/098797
【国際公開日】平成23年8月18日(2011.8.18)
【出願人】(510065780)ザ センター フォー インテグレーテッド フォトニクス リミテッド (3)
【Fターム(参考)】
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