半導体装置およびその製造方法
【課題】リーク電流を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第1導電型領域2を含む半導体基板1の主表面に形成された分離絶縁膜4と、第1および第2の電界効果型トランジスタ38a、38bとを備える。第1および第2の電界効果型トランジスタ38a、38bは、分離絶縁膜4に隣接するように形成された第2導電型領域11bと、ゲート電極6aと、ゲート電極の側面に形成された下層サイドウォール膜31aと、この下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜20aと、第2導電型領域上に形成された高融点金属シリサイド層8cとを含む。分離絶縁膜4の上部表面は、第1導電型領域2と第2導電型領域11bとの接合界面よりも上に位置する。
【解決手段】半導体装置は、第1導電型領域2を含む半導体基板1の主表面に形成された分離絶縁膜4と、第1および第2の電界効果型トランジスタ38a、38bとを備える。第1および第2の電界効果型トランジスタ38a、38bは、分離絶縁膜4に隣接するように形成された第2導電型領域11bと、ゲート電極6aと、ゲート電極の側面に形成された下層サイドウォール膜31aと、この下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜20aと、第2導電型領域上に形成された高融点金属シリサイド層8cとを含む。分離絶縁膜4の上部表面は、第1導電型領域2と第2導電型領域11bとの接合界面よりも上に位置する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関し、より特定的には、リーク電流の発生を抑制することが可能な半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来、電界効果型トランジスタを備える半導体装置が知られている。図30は、従来の半導体装置を示す断面模式図である。図30を参照して、従来の半導体装置を説明する。
【0003】
図30を参照して、半導体装置は、半導体基板101上に形成された電界効果型トランジスタ138a、138bを備える。半導体基板101には、p型ウェル102とn型ウェル103とが形成されている。半導体基板101の主表面には、素子形成領域を分離するように分離酸化膜104が形成されている。p型ウェル102が形成された領域においては、半導体基板101の主表面にn-型不純物拡散領域110a、110bと、n+型不純物拡散領域111a、111bとが形成されている。このn-型不純物拡散領域110a、110b、n+型不純物拡散領域111a、111bとから、ソース/ドレイン領域が構成されている。n-型不純物拡散領域110a、110bの間に位置するチャネル領域においては、半導体基板101の主表面上にゲート絶縁膜105aを介してゲート電極106aが形成されている。ゲート電極106aの側面上にはTEOS酸化膜からなるサイドウォール107a、107bが形成されている。ゲート電極106aとn+型不純物拡散領域111a、111b上とには、高融点金属シリサイド層108a〜108cがそれぞれ形成されている。このゲート電極106aとゲート絶縁膜105aとソース/ドレイン領域110a、110b、111a、111bとから、電界効果トランジスタ138aが構成されている。
【0004】
n型ウェル103が形成された領域においては、半導体基板101の主表面にp-型不純物拡散領域112a、112bとp+型不純物拡散領域113a、113bとが形成されている。このp-型不純物拡散領域112a、112bとp113a、113bとから、ソース/ドレイン領域が構成される。p-型不純物拡散領域112a、112bの間に位置するチャネル領域上においては、半導体基板101の主表面上にゲート絶縁膜105bを介してゲート電極106bが形成されている。ゲート電極106bの側面上には、TEOS酸化膜からなるサイドウォール107c、107dが形成されている。p+型不純物拡散領域上には、高融点金属シリサイド層108d、108eが形成されている。ここで、ゲート電極106bとゲート絶縁膜105bとソース/ドレイン領域112a、112b、113a、113bとから、電界効果型トランジスタ138bが構成されている。ゲート電極10bとソース/ドレイン領域112a、112b、113a、113bとの上には、TEOS酸化膜からなるシリサイドプロテクション膜109が形成されている。
【0005】
電界効果型トランジスタ138a、138bと分離酸化膜104との上には、開口部129を形成する際のエッチングストッパとして作用する層間窒化膜114が形成されている。層間窒化膜114上には、層間絶縁膜115が形成されている。n+型不純物拡散領域111a上に位置する領域においては、層間絶縁膜115と層間窒化膜114との一部がエッチングにより除去されることにより、開口部129が形成されている。開口部129の内部と層間絶縁膜115上とには、金属電極116が形成されている。層間絶縁膜115上には、配線130が形成されている。
【0006】
次に、図31〜35を参照して、図30に示した半導体装置の製造工程を説明する。ここで、図31〜35は図30に示した半導体装置の製造方法を説明するための断面模式図である。
【0007】
まず、半導体基板101(図31参照)の主表面に、素子形成領域を分離するように分離酸化膜104(図31参照)を形成する。次に、イオン注入法を用いて半導体基板101の主表面にp型ウェル102とn型ウェル103とを形成する。そして、半導体基板101の主表面を熱酸化することにより、半導体基板101の主表面上にゲート絶縁膜となる酸化膜を形成する。この酸化膜の膜厚は数nm程度である。この酸化膜上にゲート電極となるポリシリコン膜を形成する。このポリシリコン膜の膜厚は数十nm程度である。このポリシリコン膜上にレジストパターンを形成する。このレジストパターンをマスクとして、エッチングによりポリシリコン膜と絶縁膜との一部を除去することにより、ゲート絶縁膜105a、105bとゲート電極106a、106b(図31参照)とを形成する。その後、レジストパターンを除去する。そして、イオン注入法を用いて、半導体基板101の主表面にn-型不純物拡散領域110a、110bと、p-型不純物拡散領域112a、112bとを形成する。その後、ゲート電極106a、106bと半導体基板101の主表面と分離酸化膜104との上にTEOS酸化膜117を堆積する。このTEOS酸化膜117の膜厚は約60nmである。このようにして、図31に示すような構造を得る。
【0008】
次に、図32に示すように、エッチバックを行なうことにより、TEOS酸化膜117を部分的に除去する。この結果、ゲート電極106a、106bの側面上にサイドウォール107a〜107dが形成される。ここで、TEOS酸化膜117を除去する際のエッチングにおいては、約40%のオーバーエッチングが加えられる。このため、分離酸化膜104の上部表面は膜厚Aだけ除去されることになる。具体的には、TEOS酸化膜117の膜厚が約60nmであることから、分離酸膜104の除去される膜厚A(除去膜厚A、あるいは落ち込み量ともいう)は約25nmである。
【0009】
次に、図33に示すように、半導体基板101の主表面にイオン注入法を用いて、n型不純物およびp型不純物を注入する。この結果、n+型不純物拡散領域111a、111bとp+型不純物拡散領域113a、113bとが形成される。
【0010】
次に、図33に示すように、TEOS酸化膜118をゲート電極106a、106bと半導体基板101の主表面と分離酸化膜104との上に堆積する。このTEOS酸化膜118の膜厚は約100nmである。そして、TEOS酸化膜118上にレジストパターン119を形成する。
【0011】
次に、図34に示すように、レジストパターン119をマスクとして、エッチングによりTEOS酸化膜118を部分的に除去することにより、TEOS酸化膜からなるシリサイドプロテクション膜109を形成する。その後、レジストパターン119を除去する。
【0012】
このTEOS酸化膜118を部分的に除去するためのエッチングにおいても、約40%のオーバーエッチングが加えられる。このため、このオーバーエッチングにより分離酸化膜104の上部表面は、図34に示すように、膜厚Bだけ除去される。この場合、TEOS酸化膜118の膜厚が100nmであることから、分離酸化膜104が除去される膜厚B(除去膜厚B、あるいは落ち込み量ともいう)は約40nmである。
【0013】
次に、ゲート電極106aと半導体基板101の主表面と分離酸化膜104とシリサイドプロテクション膜109との上に高融点金属膜をスパッタ法で形成する。そして、熱処理としてランプアニール処理を行なう。この結果、半導体基板101の主表面やゲート電極106aの上部表面において、シリコンおよびポリシリコンと高融点金属膜との接した部分にてシリサイド反応が起きる。この結果、高融点金属シリサイド層108a〜108e(図35参照)が形成される。その後、反応しなかった高融点金属層を除去することにより、図35に示すような構造を得る。
【0014】
このような工程の後、層間窒化膜114を半導体基板101の全面に堆積する。さらに、層間窒化膜114上に層間絶縁膜115を堆積する。そして、層間絶縁膜115の上部表面をCMP(Chemical Mechanical Polishing)法を用いて平坦化する。そして、層間絶縁膜115上にレジストパターンを形成する。このレジストパターンをマスクとして、層間絶縁膜115と層間窒化膜114との一部を除去することにより、開口部129(図30)を形成する。この開口部129を形成するエッチングにおいては、まず、窒化膜との選択比の高いエッチング条件を用い、層間絶縁膜115を除去するとともに、層間窒化膜114においてエッチングの進行を停止させる。その後、異なるエッチング条件を用いて、層間窒化膜114のエッチングを行なう。そして、金属電極116と配線130とを形成する。このようにして、図30に示すような半導体装置を得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【0015】
ここで、上記従来の半導体装置においては、以下に示すような問題があった。その問題点を図36および37を参照して説明する。
【0016】
図36は、理想的な半導体装置の部分拡大断面模式図である。また、図37は、本発明が解決しようとする課題を説明するための半導体装置の部分拡大断面模式図である。
【0017】
図36を参照して、半導体基板101の主表面には電界効果型トランジスタ183aが形成されている。そして、この電界効果型トランジスタ138aのn+型不純物拡散領域111a、111bに隣接する分離酸化膜104の上部表面のレベルは、半導体基板101の主表面のレベルとほぼ同じ高さになることが好ましい。そして、このような場合には、p型ウェル102とn+型不純物拡散領域111a、111bとを異なる電位に保つことができる。たとえばn+型不純物拡散領域111a、111bに+2V、p型ウェル102に±0Vが印加された場合には、逆バイアスとなるので、数十fA/μm2程度のわずかなリーク電流が発生するのみである。
【0018】
しかし、図30において示した従来の半導体装置においては、図37に示すように、分離酸化膜104の上部表面のレベルが半導体基板101の主表面のレベルより下になっている。これは、分離酸化膜104の上部表面が、サイドウォール107a〜107dおよびシリサイドプロテクション膜109を形成する際のエッチングにおいてオーバーエッチングされるためである。そして、分離酸化膜104の上部表面の落ち込み量(サイドウォール107a〜107dを形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Aと、シリサイドプロテクション膜109を形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Bとの合計)が、n+型不純物拡散領域111a、111bの深さXjよりも大きくなっている。この場合、領域100に示すように、高融点金属シリサイド層108a、108cが、n+型不純物拡散領域111a、111bとp型ウェル102との両領域の表面にまたがるように形成される。このため、高融点金属シリサイド層108a、108cを介して、n+型不純物拡散領域111a、111bとp型ウェル102とが短絡する。この結果、n+型不純物拡散領域111a、111bとp型ウェル102とが同電位となってしまう、あるいは、n+型不純物拡散領域111a、111bとp型ウェル102とを異電位にしたとしても大きなリーク電流が流れる、といった問題が発生する。たとえば、n+型不純物拡散領域111a、111bに+2V、p型ウェル102に±0Vを印加すると、この両領域の接合界面では逆バイアスとなるが、高融点金属シリサイド層108a、108cを介して大きなリーク電流(数百fA以上)が発生することになる。そして、このような問題は、電界効果型トランジスタ138bにおけるp+型不純物拡散領域113a、113bとn型ウェル103との間においても同様に発生する。
【0019】
このように大きなリーク電流が発生すると、半導体装置が正常に動作しなくなり、半導体装置の信頼性が著しく低下することになる。
【0020】
本発明は、このような課題を解決する為になされたものであり、この発明の1つの目的は、リーク電流の発生を抑制することが可能な半導体装置を提供する事である。
【0021】
この発明のもう1つの目的は、リーク電流の発生を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0022】
この発明に従った半導体装置は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように形成された分離絶縁膜と、素子形成領域において形成された第1および第2の電界効果型トランジスタとを備え、第1および第2の電界効果型トランジスタは、分離絶縁膜に隣接するように、半導体基板の主表面に形成された第2導電型領域と、半導体基板の主表面上に形成されたゲート電極と、ゲート電極の側面上に形成された下層サイドウォール膜と、下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜と、第2導電型領域上に形成された高融点金属シリサイド層とを含み、分離絶縁膜の上部表面は、第1導電型領域と第2導電型領域との接合界面よりも上に位置する。
【0023】
上記半導体装置において、第1の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよい。
【0024】
上記半導体装置において、第1の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよく、第2の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含まなくてもよい。
【0025】
上記半導体装置において、下層サイドウォール膜は、半導体基板の主表面上において上層サイドウォール膜より外方に向かって、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0026】
上記半導体装置において、上層サイドウォール膜と下層サイドウォール膜とは、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0027】
上記半導体装置は、分離絶縁膜を覆うように、第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備えていてもよい。
【0028】
上記半導体装置は、第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備えていてもよい。
【0029】
上記半導体装置において、分離絶縁膜は、トレンチ型の分離絶縁膜であってもよい。
上記半導体装置において、上層サイドウォール膜はシリコン窒化膜を含んでいてもよく、下層サイドウォール膜はシリコン酸化膜を含んでいてもよい。
【0030】
この発明に従った半導体装置の製造方法は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、半導体基板上に第1および第2のゲート電極を形成する工程と、第1および第2のゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する工程と、第1の被覆膜上に、第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する工程と、異方性エッチングにより分離絶縁膜上の第2の被覆膜を除去するとともに、第1および第2のゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する工程と、分離絶縁膜の上部表面が、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、エッチングにより分離絶縁膜上の第1の被覆膜を除去するとともに、第1および第2のゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する工程と、素子形成領域において、第1および第2のゲート電極と上層サイドウォールと下層サイドウォールに対して自己整合的に、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する工程と、第2導電型領域上に高融点金属シリサイド層を形成する工程とを備える。
【0031】
上記半導体装置の製造方法は、第1のゲート電極上に高融点金属シリサイド層を形成する工程をさらに備えていてもよい。
【0032】
上記半導体装置の製造方法は、下層サイドウォール膜を形成した後、第1および第2のゲート電極と分離絶縁膜との上に第3の被覆膜を形成する工程と、分離絶縁膜の上部表面が、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、第1のゲート電極上および分離絶縁膜上の第3の被覆膜を除去することにより、第2のゲート電極上に第3の被覆膜からなる第4の被覆膜を形成する工程とを備えていてもよい。第4の被覆膜は、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられてもよい。
【0033】
上記半導体装置の製造方法において、下層サイドウォール膜を形成する工程は、半導体基板の主表面上において上層サイドウォール膜より外方に向かって延在するように下層サイドウォール膜を形成することを含んでいてもよく、下層サイドウォール膜を、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0034】
上記半導体装置の製造方法において、上層サイドウォール膜を形成する工程は、第2のゲート電極の上部表面上にまで延在するように前記上層サイドウォール膜を形成することを含んでいてもよく、上層サイドウォール膜と下層サイドウォール膜とを、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0035】
上記半導体装置の製造方法において、第2のゲート電極を形成する工程は、半導体基板上に導電体膜を形成する工程と、導電体膜上に、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、導電体膜とゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含んでいてもよい。
【0036】
この発明に従った半導体装置の製造方法は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、素子形成領域において、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する工程と、半導体基板上に第1および第2のゲート電極を形成する工程と、第1および第2のゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する工程と、第1の被覆膜上に第2の被覆膜を形成する工程と、異方性エッチングにより第1および第2の被覆膜の一部を除去する事により、第2導電型領域の表面を露出させ、かつ、第2のゲート電極上と分離絶縁膜上とに第1および第2の被覆膜を残存させる工程と、第2のゲート電極と分離絶縁膜との上に第1および第2の被覆膜が残存した状態で、第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する工程とを備える。
【0037】
上記半導体装置の製造方法は、第1および第2のゲート電極の側面上に、サイドウォール膜を形成する工程を備えていてもよい。
【0038】
この発明の一の局面における半導体装置は、分離絶縁膜と電界効果型トランジスタとを備える。第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜が形成されている。電界効果型トランジスタは素子形成領域において形成されている。電界効果型トランジスタは、第2導電型領域と、ゲート電極と、下層サイドウォール膜と上層サイドウォール膜と高融点金属シリサイド層とを含む。第2導電型領域は、分離絶縁膜に隣接するように、半導体基板の主表面に形成されている。ゲート電極は、半導体基板の主表面上に形成されている。下層サイドウォール膜はゲート電極の側面上に形成されている。上層サイドウォール膜は、下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む。高融点金属シリサイド層は、第2導電型領域上に形成されている。分離絶縁膜の上部表面は、半導体基板の主表面のレベルとほぼ同じか、この主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置する。
【0039】
このように、下層サイドウォール膜と上層サイドウォール膜とを備えるので、サイドウォールを形成する際のエッチング工程を2回に分けて行なう事ができる。この結果、従来のようにサイドウォールを1回のエッチング工程により形成する場合に比べて、このエッチング工程においてオーバーエッチングにより除去される分離酸化膜の除去膜厚(落ち込み量)を小さくすることができる。このように、上部表面が半導体基板の主表面のレベルとほぼ同じか主表面のレベルよりも下に位置する分離絶縁膜と、ゲート電極の側面にサイドウォール膜とを兼ね備えた半導体装置において、分離絶縁膜の上部表面を、第1導電型領域と第2導電型領域との接合界面よりも上に位置づけた構造を与えることができる。そのため、高融点金属シリサイド層が第2導電型領域と第1導電型領域との両領域に接するように形成されることを有効に防止できる。この結果、第1導電型領域と第2導電型領域とが高融点金属シリサイド層により電気的に接続されることを防止できる。これにより、第2導電型領域と第1導電型領域との間においてリーク電流が増大することを防止できる。
【0040】
上記一の局面における半導体装置では、電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよい。
【0041】
この場合、ゲート電極の電気抵抗を有効に低減することができる。この結果、半導体装置の動作速度を向上させる事ができる。
【0042】
上記一の局面における半導体装置では、電界効果型トランジスタが、ゲート電極上に形成された高融点金属シリサイド層を含む第1の電界効果型トランジスタと、ゲート電極上に形成された高融点金属シリサイド層を含まない第2の電界効果型トランジスタとを含んでいてもよい。
【0043】
上記一の局面における半導体装置では、下層サイドウォール膜が、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0044】
この場合、下層サイドウォール膜を、高融点金属シリサイド層を形成する際に、ゲート電極がシリサイド化されることを防止するためのシリサイドプロテクション膜として利用することができる。このため、下層サイドウォール膜とこのシリサイドプロテクション膜とを異なる工程において形成する場合に比べて、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストを低減することができる。
【0045】
また、下層サイドウォール膜とシリサイドプロテクション膜とを形成するために、1回のエッチング工程を行えばよい。このため、分離絶縁膜がオーバーエッチングされる回数もこの1回のみとなる。そのため、分離絶縁膜がオーバーエッチングにより除去される膜厚をより確実に低減することができる。これにより、分離絶縁膜の上部表面がオーバーエッチングにより除去される事により第1導電型領域と第2導電型領域との表面がともに露出するというようなことを防止できる。この結果、第2導電型領域上から第1導電型領域上にまで延在するように高融点金属シリサイド層が形成されることを防止できる。その結果、この高融点金属シリサイド層の存在に起因するリーク電流の増大を確実に防止できる。
【0046】
上記一の局面における半導体装置では、上層サイドウォール膜と下層サイドウォール膜とが、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0047】
この場合、シリサイドプロテクション膜として上層サイドウォール膜と下層サイドウォール膜との両方を用いることができる。このため、下層サイドウォール膜のみをシリサイドプロテクション膜として用いる場合よりも、下層サイドウォール膜の膜厚を薄くすることができる。この結果、オーバーエッチングの割合を同一とした場合にも、下層サイドウォール膜を形成する際のエッチングにおいて、オーバーエッチングにより除去される分離絶縁膜の除去膜厚をより小さくすることができる。そのため、より確実に第2導電型領域から第1導電型領域へと延在するように高融点金属シリサイド層が形成されることを防止できる。これにより、リーク電流の増大を確実に防止できる。
【0048】
上記一の局面における半導体装置では、分離絶縁膜を覆うように、第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備えていてもよい。
【0049】
この場合、分離絶縁膜を覆うように形成された被覆膜が存在することにより、この被覆膜を分離酸化膜の保護膜として利用できる。このため、分離絶縁膜がエッチングされることを防止できる。そのため、分離絶縁膜がオーバーエッチングにより除去される除去膜厚を0とすることができる。これにより、第2導電型領域から第1導電型領域へと高融点金属シリサイド層が延在するように形成されることを確実に防止できる。この結果、リーク電流が増大するといった問題の発生を確実に防止できる。
【0050】
また、2の電界効果型トランジスタのゲート電極の側面上と分離酸化膜上とに一つの膜を堆積し、この膜をエッチングすることにより、被覆膜と下層サイドウォール膜とを同一工程で形成することが可能となる。この結果、被覆膜と下層サイドウォール膜とを別々に形成する場合よりも、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストをより低減することができる。
【0051】
上記一の局面における半導体装置では、被覆膜が、第2の電界効果型トランジスタの上層サイドウォール膜と同一層レベルに形成された被覆膜部分を含んでいてもよい。
【0052】
この場合、上層サイドウォール膜上に上層サイドウォール膜とは異なる材質からなる層間絶縁膜を形成し、この層間絶縁膜の一部を除去することによりコンタクトホールを形成するような場合にも、この被覆膜を、コンタクトホールを形成する際のエッチングストッパとして利用することができる。この結果、従来のようにコンタクトホールを形成する際に用いるエッチングストッパを別の工程により形成する場合に比べて、より半導体装置の製造工程数を削減することができる。
【0053】
上記一の局面における半導体装置では、第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備えていてもよい。
【0054】
この場合、後述する製造工程において示すように、ゲート電極を形成する際に、ゲート電極となる導電体膜上に、あらかじめゲート電極被覆膜となる膜を形成しておけば、ゲート電極を形成する工程において、1回のエッチングによりゲート電極と同時にゲート電極被覆膜を形成することができる。そして、このゲート電極被覆膜を、シリサイドプロテクション膜として利用できる。この結果、ゲート電極上にシリサイドプロテクション膜を別の工程において形成する場合よりも、半導体装置の製造工程数を削減する事ができる。
【0055】
上記一の局面における半導体装置では、分離絶縁膜がトレンチ型の分離絶縁膜であってもよい。
【0056】
上記一の局面における半導体装置では、上層サイドウォール膜がシリコン窒化膜を含んでいてもよく、下層サイドウォール膜がシリコン酸化膜を含んでいてもよい。
【0057】
この発明の他の局面における半導体装置の製造方法では、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。素子形成領域において、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する。半導体基板上にゲート電極を形成する。ゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する。第1の被覆膜上に、第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する。異方性エッチングにより分離絶縁膜上の第2の被覆膜を除去するとともに、ゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、エッチングにより分離絶縁膜上の第1の被覆膜を除去するとともに、ゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する。第2導電型領域上に高融点金属シリサイド層を形成する。
【0058】
このため、分離絶縁膜の上部表面が第1導電型領域と第2導電型領域との接合界面よりも上に位置しているので、高融点金属シリサイド層を形成する際にも、第1導電型領域が露出することはない。そのため、高融点金属シリサイド層が第2導電型領域から第1導電型領域上へと延在するように形成されることを防止できる。この結果、第1導電型領域と第2導電型領域とが高融点金属シリサイド層を介して電気的に接続されることを防止できる。これにより、第2導電型領域と第1導電型領域との間におけるリーク電流の増大を防止できる。
【0059】
上記他の局面における半導体装置の製造方法では、ゲート電極上に高融点金属シリサイド層を形成する工程をさらに備えていてもよい。
【0060】
上記他の局面における半導体装置の製造方法では、下層サイドウォール膜を形成した後、ゲート電極と分離絶縁膜との上に第3の被覆膜を形成してもよい。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、分離絶縁膜上の第3の被覆膜を除去することにより、ゲート電極上に第3の被覆膜からなる第4の被覆膜を形成してもよい。第4の被覆膜は、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0061】
この場合、シリサイドプロテクション膜を形成する工程を行なった後においても、分離絶縁膜の上部表面が第1導電型領域と第2導電型領域との接合界面よりも上に位置している。このため、高融点金属シリサイド層が第2導電型領域から第1導電型領域上にまで延在するように形成されることを防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を確実に防止できる。
【0062】
上記他の局面における半導体装置の製造方法では、下層サイドウォール膜を形成する工程が、ゲート電極の上部表面上にまで延在するように下層サイドウォール膜を形成することを含んでいてもよい。下層サイドウォール膜を、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0063】
この場合、シリサイドプロテクション膜を新たに形成する場合よりも、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストを低減することができる。
【0064】
また、シリサイドプロテクション膜を形成するために、下層サイドウォール膜を形成するためのエッチングとは別にエッチング工程を実施する必要が無い。つまり、1回のエッチング工程でシリサイドプロテクション膜と下層サイドウォール膜とを形成することができる。このため、分離酸化膜の上部表面のレベルを、確実に第1導電型領域と第2導電型領域との接合界面よりも上に位置させることができる。
【0065】
上記他の局面における半導体装置の製造方法では、上層サイドウォール膜を形成する工程が、ゲート電極の上部表面上にまで延在するように上層サイドウォール膜を形成することを含んでいてもよい。上層サイドウォール膜と下層サイドウォール膜とを、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0066】
この場合、下層サイドウォール膜のみをシリサイドプロテクション膜として用いる場合よりも、下層サイドウォール膜の膜厚を小さくすることができる。この結果、下層サイドウォール膜を形成する際のエッチング工程において、オーバーエッチングにより除去される分離絶縁膜の除去膜厚をより小さくすることができる。そのため、確実に分離絶縁膜の上部表面のレベルを第1導電型領域と第2導電型領域との接合界面よりも上に位置させることが可能となる。このため、第1導電型領域と第2導電型領域とに延在するように高融点金属シリサイド層が形成されることを確実に防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を確実に防止できる。
【0067】
上記他の局面における半導体装置の製造方法では、ゲート電極を形成する工程が、半導体基板上に導電体膜を形成する工程と、導電体膜上に、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、導電体膜とゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含んでいてもよい。
【0068】
この場合、ゲート電極とシリサイドプロテクション膜とを同一の工程により形成することができる。この結果、半導体装置の製造工程数を低減することができる。
【0069】
また、ゲート電極上にシリサイドプロテクション膜となるゲート被覆膜を確実に形成することができるので、ゲート電極がシリサイド化されることを確実に防止できる。
【0070】
この発明の別の局面における半導体装置の製造方法では、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。素子形成領域において、分離絶縁膜に隣接するように半導体基板の主表面に第2導電型領域を形成する。半導体基板上にゲート電極を形成する。ゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する。第1の被覆膜上に第2の被覆膜を形成する。異方性エッチングにより第1および第2の被覆膜の一部を除去することにより、第2導電型領域の表面を露出させ、かつ、ゲート電極上と分離絶縁膜上とに第1および第2の被覆膜を残存させる。ゲート電極上と分離絶縁膜上とに第1および第2の被覆膜が残存した状態で、第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する。
【0071】
このため、分離絶縁膜上に第1および第2の被覆膜が残存するので、分離絶縁膜の上部表面が第1および第2の被覆膜を除去する際のエッチングによりオーバーエッチングを受けることを防止できる。これにより、分離絶縁膜の上部表面が部分的にエッチングにより除去されることを防止できる。その結果、分離絶縁膜の上部表面を、第1導電型領域と第2導電型領域との接合界面よりも確実に上に位置づけることができる。この結果、第1導電型領域と第2導電型領域とに延在するように高融点金属シリサイド層が形成されることを確実に防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を防止できる。
【0072】
また、第2の被覆膜上にこの第2の被覆膜と異なる材料により層間絶縁膜を形成し、この層間絶縁膜の一部分をエッチングにより除去することによりコンタクトホールを形成するような場合にも、第2の被覆膜をエッチングストッパとして利用できる。このため、このようなエッチングストッパとして用いる膜を別に形成する場合に比べて、半導体装置の製造工程数を削減することができる。
【0073】
上記別の局面における半導体装置の製造方法では、ゲート電極の側面上に、サイドウォール膜を形成する工程を備えていてもよい。
【0074】
この場合、第2導電型領域を形成する工程に先立ちサイドウォール膜を形成しておけば、ゲート電極の端部下に位置する領域に第2導電型領域が広がることを防止できるので、第2導電型領域が形成される領域の位置をより正確に制御することが可能となる。
【発明の効果】
【0075】
以上のように、本発明によれば、半導体装置の製造工程においてオーバーエッチングにより除去される分離酸化膜の膜厚を低減することができる。このため、高融点金属シリサイド層を形成するような場合にも、この高融点金属シリサイド層が電界効果型トランジスタのソース/ドレイン領域と半導体基板の他の導電型領域との間に延在するように形成されることを有効に防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【図面の簡単な説明】
【0076】
【図1】本発明による半導体装置の実施の形態1を示す断面模式図である。
【図2】図1に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図3】図1に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図4】図1に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図5】図1に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図6】図1に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図7】図1に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図8】図1に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図9】本発明による半導体装置の実施の形態2を示す断面模式図である。
【図10】図9に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図11】図9に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図12】図9に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図13】本発明による半導体装置の実施の形態3を示す断面模式図である。
【図14】図13に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図15】図13に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図16】図13に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図17】本発明による半導体装置の実施の形態4を示す断面模式図である。
【図18】図17に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図19】図17に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図20】図18に示した半導体装置におけるゲートコンタクト部を示す平面模式図である。
【図21】図20の線分200−200における断面模式図である。
【図22】本発明による半導体装置の実施の形態5を示す断面模式図である。
【図23】図22に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図24】図22に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図25】本発明による半導体装置の実施の形態6を示す断面模式図である。
【図26】図25に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図27】図25に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図28】図25に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図29】図25に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図30】従来の半導体装置を示す断面模式図である。
【図31】図30に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図32】図30に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図33】図30に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図34】図30に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図35】図30に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図36】従来の理想的な半導体装置の部分拡大断面模式図である。
【図37】従来の半導体装置において問題が発生した場合を示す部分拡大断面模式図である。
【発明を実施するための形態】
【0077】
以下、図面に基づいて本発明の実施の形態を説明する。なお、同一の部材には同一の参照番号を付し、説明は繰返さない。
【0078】
(実施の形態1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。図1を参照して、半導体装置を説明する。
【0079】
図1を参照して、半導体装置は、半導体基板1の主表面に形成された電界効果型トランジスタ38a、38bを備える。半導体基板1の主表面には分離酸化膜4が形成されている。また、半導体基板1の主表面には、p型ウェル2とn型ウェル3とが形成されている。電界効果型トランジスタ38aは、ゲート電極6aとゲート絶縁膜5aとソース/ドレイン領域11a、11b、10a、10bとを備える。電界効果型トランジスタ38bは、ゲート電極6aとゲート絶縁膜5bとソース/ドレイン領域13a、13b、12a、12bとを備える。
【0080】
半導体装置1の主表面には、ソース/ドレイン領域としてのn-型不純物拡散領域10a、10bとn+型不純物拡散領域11a、11bとp-型不純物拡散領域12a、12bとp+型不純物拡散領域13a、13bとが形成されている。また、半導体基板1の主表面上には、ゲート絶縁膜5a、5bを介して、ゲート電極6a、6bが形成されている。ゲート電極6a、6bの側面上には、サイドウォール32a〜32dが形成されている。サイドウォール32a〜32dは、それぞれ、下層サイドウォール膜としての酸化膜からなるサイドウォール部分31a〜31dと、上層サイドウォール膜としての窒化膜からなるサイドウォール部分20a〜20dとから構成されている。n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとゲート電極6aとの上には、高融点金属シリサイド層8a〜8eが形成されている。ゲート電極6bとp+型不純物拡散領域13a、13bとの上にはTEOS酸化膜からなるシリサイドプロテクション膜9が形成されている。シリサイドプロテクション膜9と分離酸化膜4と電界効果型トランジスタトランジスタ38aとの上には層間窒化膜14が形成されている。層間窒化膜14上には層間絶縁膜15が形成されている。n+型不純物拡散領域11a上に位置する領域においては、層間窒化膜14と層間絶縁膜15との一部がエッチングにより除去されることにより、開口部29が形成されている。開口部29の内部と層間絶縁膜15との上には、金属電極16が形成されている。層間絶縁膜15上には配線30が形成されている。
【0081】
また、ここで、分離酸化膜4の上部表面は、後述する製造工程において示すように、半導体装置の製造工程においてオーバーエッチングを受けることにより、膜厚D(トータル落ち込み量)だけ除去されている。しかし、この膜厚Dは、n+型不純物拡散領域11a、11bの形成された領域の深さC(約60nm)より小さい。つまり、この分離酸化膜4の上部表面のレベルは、第1導電型領域であるp型ウェル2と第2導電型領域であるn+型不純物拡散領域11bとの接合界面よりも上に位置している。このため、高融点金属シリサイド層8a、8cは、n+型不純物拡散領域11a、11b上においてのみ形成され、p型ウェル2にまで延在するようには形成されていない。これにより、n+型不純物拡散領域11a、11bとp型ウェル2とが、この高融点金属シリサイド層8a、8cにより電気的に接続されるといった問題は発生しない。この結果、n+型不純物拡散領域11a、11bとp型ウェル2との間におけるリーク電流の増大という問題の発生を防止することができる。
【0082】
図2〜8は、図1に示した半導体装置の製造方法を説明するための断面模式図である。図2〜8を参照して、半導体装置の製造方法を説明する。
【0083】
図2を参照して、まず半導体基板1上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして半導体基板1に溝を形成する。この溝の内部に酸化膜を埋込むことにより、分離酸化膜4を形成する。次にイオン注入法を用いて、p型不純物およびn型不純物を半導体基板1に注入することにより、p型ウェル2とn型ウェル3とを形成する。このようにして図2に示すような構造を得る。
【0084】
次に、半導体基板1の表面を熱酸化することにより、ゲート酸化膜5a、5b(図3参照)となる酸化膜を形成する。この酸化膜の膜厚は数nm程度である。この酸化膜上にポリシリコン膜(図示せず)を形成する。次に、このポリシリコン膜上にレジストパターン(図示せず)を形成する。このレジストパターンをマスクとして、ポリシリコン膜と酸化膜とを部分的に除去することにより、ゲート電極6a、6bとゲート絶縁膜5a、5b(図3参照)とを形成する。さらに、半導体基板1の主表面にイオン注入法により、n-型不純物拡散領域10a、10b(図3参照)と、p-型不純物拡散領域12a、12b(図3参照)とを形成する。この結果、図3に示すような構造を得る。
【0085】
次に、図4に示すように、ゲート電極6a、6bと半導体基板1と分離酸化膜4との上にTEOS酸化膜21を形成する。このTEOS酸化膜21の膜厚は約10nmである。次に、TEOS酸化膜21上に窒化膜22を形成する。この窒化膜22の膜厚は、約50nmである。
【0086】
次に、酸化膜とのエッチング選択比の高い条件で、窒化膜22を全面エッチバックすることにより、ゲート電極6a、6bの側面に窒化膜からなるサイドウォール部分20a〜20d(図5参照)を形成する。この際、約40%のオーバーエッチングが加えられるが、酸化膜とのエッチング選択比の高い条件を用いているため、酸化膜21はわずかにエッチングにより除去されるのみでエッチングが停止する。次に、TEOS酸化膜21を全面エッチバックする。この場合においても、約40%のオーバーエッチングが加えられるため、分離酸化膜4の表面は膜厚A(除去膜厚A、あるいは落ち込み量ともいう)だけ除去される。この場合の除去膜厚Aは、TEOS酸化膜21の膜厚が10nm程度であることから、4nm程度であり、多くとも5nm未満である。
【0087】
このように、サイドウォール32a〜32dを2層にすることにより、オーバーエッチングにより除去される分離酸化膜4の除去膜厚Aを、従来よりも小さくすることができる。
【0088】
次に、n型不純物およびp型不純物を、イオン注入法を用いて半導体基板1の主表面に打ち込む。このようにして、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bを形成する。この結果、図5に示すような構造を得る。
【0089】
次に、図6に示すように、半導体基板1の全面にTEOS酸化膜18を堆積する。このTEOS酸化膜18の膜厚は約100nmである。そして、このTEOS酸化膜18上にレジストパターン19を形成する。
【0090】
次に、このレジストパターン19をマスクとして、TEOS酸化膜18をエッチングにより除去することにより、図7に示すようにシリサイドプロテクション膜9を形成する。このシリサイドプロテクション膜9を形成するエッチングにおいても、約40%のオーバーエッチングを加える。この結果、分離酸化膜4の上部表面は膜厚B(除去膜厚B、あるいは落ち込み量ともいう)だけ除去される。この除去膜厚Bは約40nmである。そして、レジストパターン19を除去する。このようにして、図7に示すような構造を得る。
【0091】
次に、スパッタ法を用いて半導体基板10の全面に高融点金属膜を形成する。そして、ランプアニール法を用いた熱処理を行なうことにより、シリコンと高融点金属の接した部分(n+型不純物拡散領域11a、11bの表面とゲート電極6aの上部表面とp+型不純物拡散領域13a、13bの表面)においてシリサイド化反応を起こさせる。このようにして、高融点金属シリサイド層8a〜8e(図8参照)を形成する。その後、反応しなかった高融点金属を除去することにより、図8に示すような構造を得る。
【0092】
この後、開口部29(図1参照)を形成するためのエッチング工程において、分離酸化膜4を保護するための層間窒化膜14(図1参照)を半導体基板1の全面に堆積する。そして、層間窒化膜14上に層間酸化膜15(図1参照)を形成する。層間酸化膜15の上部表面をCMP法を用いて平坦化する。そして、層間酸化膜15上にレジストパターンを形成した後、このレジストパターンをマスクとして用いて、エッチングにより層間酸化膜15の一部を除去する。このエッチングにより開口部29(図1参照)を形成する。このエッチングでは窒化膜との選択比の高いエッチングを用いる。このため、層間窒化膜14でエッチングの進行が一度停止する。その後、エッチング条件を変更し、開口部29の底面に位置する層間窒化膜14のエッチングを行なう。このようにして、開口部29が形成される。その後、金属電極16および配線30を形成することにより、図1に示すような半導体装置を得ることができる。
【0093】
ここで、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bが形成された領域の底面と半導体基板1の主表面との距離C(図1参照)は、約60nmである。このため、分離酸化膜4の上部表面がオーバーエッチングにより除去されることが許容される膜厚は60nmとなる。しかし、本発明による半導体装置では、図5および図7において示したように、サイドウォール32a〜32dを形成する際の除去膜厚Aは4nm程度である。また、シリサイドプロテクション膜9を形成する際の分離酸化膜4の除去膜厚Bは40nm程度である。この結果、本発明による半導体装置における分離酸化膜4のトータル落ち込み量は、表1に示すように約44nmとなる。この結果、高融点金属シリサイド層8a、8c〜8dが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを有効に防止できる。この結果、リーク電流が増大することを防止できる。なお、表1は、本発明による半導体装置の実施の形態1〜6における分離酸化膜の落ち込み量のデータや、サイドウォールなどを形成する膜質や膜厚などを、比較のための従来例のデータとともにまとめたものである。
【0094】
【表1】
【0095】
(実施の形態2)
図9は、本発明による半導体装置の実施の形態2を示す断面模式図である。図9を参照して、半導体装置を説明する。
【0096】
図9を参照して、半導体装置は、図1に示した本発明による半導体装置の実施の形態1と基本的には同様の構造を備える。ただし、図9に示した半導体装置においては、電界効果型トランジスタ38bの下層サイドウォール膜としての酸化膜からなるサイドウォール部分31c、31d(図1参照)が、ゲート電極6bの上部表面上とp+型不純物拡散領域13a、13b上とにまで延在するように形成されたシリサイドプロテクション膜33となっている。つまり、シリサイドプロテクション膜33がサイドウォール部分31c、31dとしての機能も有している。このため、後述する製造方法において示すように、半導体装置の製造工程数を削減することができる。
【0097】
図10〜12は、図9に示した半導体装置の製造方法を説明するための断面模式図である。図10〜12を参照して、半導体装置の製造方法を説明する。
【0098】
まず、本発明の実施の形態1における半導体装置の製造方法の図2〜4に示した製造工程を実施する。ただし、表1に示すように、TEOS酸化膜21(図10参照)の膜厚は約30nmとし、TEOS酸化膜21上に形成される窒化膜22(図4参照)の膜厚は約30nmとする。そして、酸化膜とのエッチング選択比の高いエッチング条件を用いて、窒化膜22を全面エッチバックする。この結果、ゲート電極6a、6bの側面上に窒化膜からなるサイドウォール部分20a〜20d(図10参照)を形成する。次に、イオン注入法を用いてn型不純物およびp型不純物を半導体基板1の主表面における所定の場所に注入する。この結果、図10に示すように、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとを形成する。このようにして、図10に示すような構造を得ることができる。
【0099】
次に、ゲート電極6b上に位置する領域にレジストパターン23(図11参照)を形成する。そして、このレジストパターン23をマスクとして、TEOS酸化膜21を部分的に除去する。この結果、図11に示すような構造を得る。
【0100】
ここで、このTEOS酸化膜21を除去するエッチングにおいては、約40%のオーバーエッチングを加えるので、分離酸化膜4の上部表面は膜厚Bだけ除去される。表1に示すように、この除去される膜厚Bは約12nmである。
【0101】
また、このエッチング後には、シリサイドプロテクション膜33がゲート電極6bの上部表面上とp+型不純物拡散領域13a、13b上とに残存する。
【0102】
次に、レジストパターン23を除去する。そして、本発明の実施の形態1において説明した方法と同様の方法を用いて、ゲート電極6aとn+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとの上に高融点金属シリサイド層8a〜8eを形成する。このようにして、図12に示すような構造を得る。
【0103】
ここで、酸化膜からなるサイドウォール部分としての機能も兼ね備えたシリサイドプロテクション膜33を形成しているので、表1に示すように、分離酸化膜4は1回だけその表面においてエッチングされる。そして、分離酸化膜4の表面における除去膜厚Bは12nmと大変小さくできる。このため、高融点金属シリサイド層8a、8c〜8eが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【0104】
また、シリサイドプロテクション膜を酸化膜からなるサイドウォール部分とは別に形成する場合よりも、半導体装置の製造工程を簡略化することができる。この結果、半導体装置の製造工程数を削減することができるので、半導体装置の製造コストを低減することが可能となる。
【0105】
(実施の形態3)
図13は、本発明による半導体装置の実施の形態3を示す断面模式図である。図13を参照して、半導体装置を説明する。
【0106】
図13を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図13に示した半導体装置においては、電界効果型トランジスタ38bにおいて、実施の形態1においてはサイドウォール32c、32d(図1参照)を形成するために堆積されたTEOS酸化膜21(図4参照)および窒化膜22(図4参照)を、それぞれシリサイドプロテクション膜33、34として利用している。このため、後述する製造方法において示すように、分離酸化膜4上に形成されるTEOS酸化膜21(図14参照)の膜厚を、本発明の実施の形態2よりも小さくすることができる。この結果、分離酸化膜4がこのTEOS酸化膜21を除去する際のオーバーエッチングにより除去される膜厚をより小さくすることができる。その結果、分離酸化膜4の上部表面のレベルを、確実にn+型不純物拡散領域11a、11bとp型ウェル2との接合界面よりも上に位置させることができる。このため、高融点金属シリサイド層8a、8c〜8eが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【0107】
図14〜16は、図13に示した半導体装置の製造方法を説明するための断面模式図である。図14〜16を参照して、半導体装置の製造方法を説明する。
【0108】
まず、図2〜4に示した本発明の実施の形態1における半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21の膜厚は約10nm、窒化膜22の膜厚は約50nmである。そして、図14に示すように、n型不純物およびp型不純物を半導体基板1の所定の領域にイオン注入することにより、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成する。
【0109】
次に、電界効果型トランジスタ38b(図13参照)上にシリサイドプロテクション膜33、34を形成するため、窒化膜22上にレジストパターン23(図15参照)を形成する。次に、酸化膜とのエッチング選択比の高い条件を用いて、レジストパターン23をマスクとして用いて窒化膜22をエッチングにより部分的に除去する。このとき、ゲート電極6aの側面においては、窒化膜からなるサイドウォール部分20a、20bが形成される。次に、エッチング条件を変更し、レジストパターン23をマスクとして用いてTEOS酸化膜21を部分的に除去する。このようにして、図15に示すような構造を得る。
【0110】
このTEOS酸化膜21を除去するエッチングにおいて、本発明の実施の形態1および2と同様に約40%のオーバーエッチングを行なう。このため、分離酸化膜4の上部表面は、膜厚Bだけこのオーバーエッチングにより除去される。表1に示すように、この除去される膜厚Bは約4nmである。
【0111】
次に、レジストパターン23を除去する。そして、本発明の実施の形態1における半導体装置の製造方法と同様の方法により、図16に示すように、高融点金属シリサイド層8a〜8eを形成することができる。
【0112】
その後、本発明の実施の形態1における半導体装置の製造工程を実施することにより、図13に示すような半導体装置を得ることができる。
【0113】
このように、シリサイドプロテクション膜として、TEOS酸化膜21が部分的に残存したシリサイドプロテクション膜33と、窒化膜22が部分的に残存したシリサイドプロテクション膜34とを用いるので、TEOS酸化膜21の膜厚を、本発明の実施の形態2におけるTEOS酸化膜21よりも薄くすることができる。このため、このTEOS酸化膜を除去するためのエッチング工程において、オーバーエッチングにより除去される分離酸化膜4の膜厚Bを、本発明の実施の形態2における分離酸化膜4の除去される膜厚よりもより小さくすることができる。この結果、より確実にn+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで高融点金属シリサイド層8a、8c〜8eが延在するように形成されることを防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【0114】
また、サイドウォール32a、32bを形成する工程とシリサイドプロテクション膜33、34を形成する工程とを同時に行なうことができるので、半導体装置の製造工程を簡略化することが可能となる。
【0115】
(実施の形態4)
図17は、本発明による半導体装置の実施の形態4を示す断面模式図である。
【0116】
図17を参照して、半導体装置は、基本的には図13に示した半導体装置と同様の構造を備える。ただし、図17に示した半導体装置においては、分離酸化膜4上にもTEOS酸化膜21(図14参照)および窒化膜22(図14参照)が残存することにより分離酸化膜保護膜35a〜35c、36a〜36cが形成されている。このように、分離酸化膜4上に分離酸化膜保護膜35a〜35c、36a〜36cが形成されているので、後述する製造方法において、分離酸化膜4の上部表面がエッチングにより除去されることを防止できる。このため、分離酸化膜4の上部表面のレベルが、半導体基板1の主表面のレベルより下に位置するようになることを確実に防止できる。この結果、本発明の実施の形態1と同様の効果を得ることができる。
【0117】
また、分離酸化膜4上に、窒化膜からなるシリサイドプロテクション膜36a〜36cが形成されているので、本発明の実施の形態1〜3とは異なり、層間窒化膜14(図13参照)を形成する必要がない。この結果、半導体装置の製造工程数を削減することができる。また、開口部29を形成する際のエッチング条件についても、本発明の実施の形態1〜3とは異なり、エッチング条件を途中で変更する必要はなく、従来のエッチング条件をそのまま用いることができる。
【0118】
図18および19は、図17に示した半導体装置の製造方法を説明するための断面模式図である。図18および19を参照して、半導体装置の製造方法を説明する。
【0119】
まず、図2〜4および図14に示した半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21(図14参照)の膜厚は約10nm、窒化膜22(図14参照)の膜厚は約50nmである。そして、窒化膜22上にレジストパターン23a〜23d(図18参照)を形成する。このレジストパターン23a〜23dをマスクとして、酸化膜とのエッチング選択比の高いエッチング条件を用いたエッチングにより窒化膜22を除去する。この際、ゲート電極6aの側面上にはサイドウォール部分20a、20bが形成される。次に、エッチング条件を変更し、エッチングを行なうことによりTEOS酸化膜21を部分的に除去する。この結果、図18に示すような構造を得る。
【0120】
ここで、分離酸化膜4上には分離酸化膜保護膜35a〜35c、36a〜36cが形成された状態となっている。このため、分離酸化膜4の上部表面がこのサイドウォール32a、32bおよびシリサイドプロテクション膜33、34を形成するためのエッチング工程において部分的に除去されることを防止できる。つまり、本発明の実施の形態4においては、表1に示すように分離酸化膜4の上部表面はオーバーエッチングにより除去されることはない。
【0121】
また、このように、シリサイドプロテクション膜33、34とサイドウォール32a、32bを同時に形成することができるので、半導体装置の製造工程数を削減することができる。
【0122】
なお、レジストパターン23a〜23dを形成する場合には、図20および21に示すように、分離酸化膜4が形成されている領域において、ゲートコンタクト部39が形成された領域以外の領域には必ずレジストパターン23を形成する。なお、図20は、図18に示した半導体装置におけるゲートコンタクト部を示す平面模式図であり、図21は、図20の線分200−200における断面模式図である。そして、図20および21は、図18に示した半導体装置の製造工程における、ゲートコンタクト部が形成された領域の状態を示している。
【0123】
次に、レジストパターン23a〜23dを除去する。そして、本発明の実施の形態1〜3と同様の方法を用いることにより、高融点金属シリサイド層8a〜8eを形成する。次に、半導体基板1の全面を覆うように層間酸化膜15(図17参照)を形成する。そして、層間酸化膜15の上部表面をCMP法を用いて平坦化する。その後、層間酸化膜15上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、層間酸化膜15をエッチングすることにより開口部29を形成する。このとき、分離酸化膜4上には窒化膜からなる分離酸化膜保護膜36a〜36cが形成されているので、この開口部29を形成する際のエッチングにより分離酸化膜4の一部が除去されるといった問題の発生を確実に防止できる。このため、本発明の実施の形態1〜3のように層間窒化膜14(図13参照)を形成する必要がない。この結果、半導体装置の製造工程数をさらに削減することができる。
【0124】
そして、開口部29と層間酸化膜15との上に金属電極16を形成する。そして、層間酸化膜15上に配線30を形成する。このようにして、図17に示すような半導体装置を得ることができる。また、このように1回のエッチング工程により開口部29を形成することができるので、開口部29を形成するエッチング工程における条件は、従来のエッチング工程における条件をそのまま用いることができる。
【0125】
(実施の形態5)
図22は、本発明による半導体装置の実施の形態5を示す断面模式図である。図22を参照して、半導体装置を説明する。
【0126】
図22を参照して、半導体装置は基本的には図17に示した半導体装置と同様の構造を備える。ただし、図22に示した半導体装置においては、電界効果型トランジスタ38bのゲート電極6bの側面上に窒化膜からなるサイドウォール部分20c、20dが形成されている。
【0127】
このため、後述する製造工程において示すように、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成する際、そのプロファイルをより精度よく制御することができる。そのため、ゲート電極6a、6bの両端部近傍において、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bのプロファイルを急峻にすることができる。この結果、電界効果型トランジスタ38a、38bのパンチスルー耐性を向上させることができる。
【0128】
図23および24は、図22に示した半導体装置の製造方法を説明するための断面模式図である。
【0129】
図23および24を参照して、半導体装置の製造方法を説明する。
まず、図2〜4に示した半導体装置の製造工程および図10に示した半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21(図10参照)の膜厚は約10nmとし、窒化膜からなるサイドウォール部分20a〜20d(図23参照)となる窒化膜22(図4参照)の膜厚は約50nmとする。そして、このようにサイドウォール部分20a〜20dが形成された状態で、イオン注入法を用いてn型不純物およびp型不純物を半導体基板1の主表面に注入する。このようにして、n+型不純物拡散領域11a、11b(図23参照)およびp+型不純物拡散領域13a、13b(図23参照)を形成する。
【0130】
ここで、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成するためのイオン注入を行なう際に、半導体基板1の主表面およびゲート電極6a、6b上にはTEOS酸化膜21(図10参照)のみが形成された状態となっている。そのため、本発明の実施の形態3および4と比較して、不純物を注入することにより形成されるn+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bのプロファイルを正確に制御することができる。この結果、ゲート電極6a、6bの端部における不純物拡散領域のプロファイルを調整することにより、電界効果型トランジスタ38a、38bのパンチスルー耐性を向上させることができる。
【0131】
また、この不純物注入を行なう際に、ゲート電極6a、6b上にはTEOS酸化膜21のみが形成されているので、本発明の実施の形態3および4における半導体装置の製造方法と比較して、ゲート電極6a、6bへと不純物を注入する際の注入エネルギを低くすることができる。つまり、本発明の実施の形態3および4のように、窒化膜22およびTEOS酸化膜21を介してゲート電極6a、6bにイオン注入するような場合には、比較的高いエネルギでイオン注入を行なう必要があった。そして、この場合、ゲート電極6a、6bにおける注入された不純物の分布は比較的広い範囲に広がった状態となる。そして、このように注入された不純物がゲート絶縁膜5a、5bを超えてその下の半導体基板1におけるチャネル領域にまで到達する場合には、電界効果型トランジスタ38a、38bの電気的特性が劣化することになる。そのため、このような電気的特性の劣化を防止する目的で、半導体基板1にまで不純物が到達しないように、ゲート電極6a、6bの膜厚をある程度厚くする必要があった。
【0132】
しかし、図22に示したような本発明の実施の形態5における半導体装置においては、上述したようにTEOS酸化膜21のみを通過してゲート電極6a、6bへと不純物を注入すればよいので、比較的低エネルギで不純物注入を行なうことができる。このため、不純物の深さ方向における分布の広がりは、本発明の実施の形態3および4における分布の広がりよりも小さくなる。この結果、ゲート電極6a、6bの膜厚を小さくすることが可能となる。これにより、分離絶縁膜15(図22参照)の上部表面における平坦性をより向上させることができる。
【0133】
また、サイドウォール部分20a〜20dが形成された状態で、不純物の注入を行なうので、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bのプロファイルをより精度よく制御することができる。
【0134】
そして、上記のようにn+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成した後、半導体基板1の全面に窒化膜(図示せず)を堆積する。この窒化膜上にレジストパターン23a〜23d(図23参照)を形成する。このレジストパターン23a〜23dは、本発明の実施の形態4と同様に、ゲートコンタクト部以外の、分離酸化膜4が形成されている領域上には必ず形成する。次に、このレジストパターン23a〜23dをマスクとして用いて、酸化膜とのエッチング選択比の高いエッチング条件を用いて、エッチングによりこの窒化膜を部分的に除去する。次に、エッチング条件を変更し、酸化膜21を除去する。この結果、図23に示すように、分離酸化膜保護膜26a、26b、26d、35a〜35cおよびシリサイドプロテクション膜33、26cが形成される。このように、分離酸化膜4上に分離酸化膜保護膜26a、26b、26d、35a〜35cが形成されるので、本発明の実施の形態4と同様の効果を得ることができる。
【0135】
次に、レジストパターン23a〜23dを除去する。次に、本発明の実施の形態1と同様の工程を実施することにより、図24に示すように高融点金属シリサイド層8a〜8eを形成する。その後、本発明の実施の形態4と同様の工程を実施することにより、図22に示すような半導体装置を得ることができる。
【0136】
なお、本発明の実施の形態5における窒化膜やTEOS酸化膜などの膜厚や分離酸化膜4の除去膜厚(落ち込み量)などのデータは表1に示されている。
【0137】
(実施の形態6)
図25は、本発明による半導体装置の実施の形態6を示す断面模式図である。
【0138】
図25を参照して、半導体装置を説明する。
図25を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図25に示した半導体装置においては、ゲート電極6bの上部表面上にのみシリサイドプロテクション膜として作用するTEOS酸化膜27bが形成されている。そして、表1に示すように、分離酸化膜4の上部表面における除去される膜厚D(トータル落ち込み量)は4nmとなっている。この結果、本発明の実施の形態1と同様の効果を得ることができる。
【0139】
図26〜29は、図25に示した半導体装置の製造方法を説明するための断面模式図である。図26〜29を参照して、半導体装置の製造方法を説明する。
【0140】
まず、図2に示した本発明の実施の形態1における半導体装置の製造工程を実施した後、半導体基板1の主表面にゲート絶縁膜となる酸化膜とゲート電極となるポリシリコン膜とを形成する。そのポリシリコン膜上にTEOS酸化膜を堆積する。このTEOS酸化膜の膜厚は約100nmである。次に、このTEOS酸化膜上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、エッチングによりTEOS酸化膜を部分的に除去する。次に、このレジストパターンを除去する。そして、残存するTEOS酸化膜27a、27b(図26参照)をマスクとして、エッチングによりポリシリコン膜を部分的に除去する。その後、ゲート絶縁膜5a、5bとなる領域以外の絶縁膜も除去することにより、図26に示すような構造を得る。
【0141】
次に、分離酸化膜4と半導体基板1とTEOS酸化膜27a、27bとの上にTEOS酸化膜21(図27参照)を堆積する。このTEOS酸化膜21の膜厚は表1に示すように約10nmである。次に、このTEOS酸化膜21上に窒化膜(図示せず)を堆積する。この窒化膜の膜厚は表1に示すように約50nmである。そして、窒化膜をエッチバックすることにより、図27に示すように、サイドウォール部分20a〜20dを形成する。次に、TEOS酸化膜21をエッチングにより部分的に除去する。このとき、分離酸化膜4の上部表面は、膜厚A(図28参照)だけオーバーエッチングにより除去される。この除去される膜厚Aは、表1に示すように約4nmである。
【0142】
そして、n型不純物およびp型不純物を半導体基板1の所定領域にイオン注入法を用いて注入することによって、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとを形成する。
【0143】
次に、図28に示すように、レジストパターン28を半導体基板1の主表面上に形成する。このレジストパターン28は、電界効果型トランジスタ38a(図25参照)が存在する領域が露出するように形成されている。そして、このレジストパターン28をマスクとして、TEOS酸化膜27aをエッチングにより除去する。その後、レジストパターン28を除去する。そして、本発明の実施の形態1と同様の方法を用いることにより、図29に示すように、高融点金属シリサイド層8a〜8eを形成する。この後、本発明の実施の形態1と同様の工程を実施することにより、図25に示す半導体装置を得ることができる。
【0144】
ここで、分離酸化膜4は、TEOS酸化膜21を除去する際のオーバーエッチングのみを受けることになる。そして、このときの、表1に示すように、分離酸化膜4が除去される膜厚A(図28参照)は約4nmである。このため、本発明の実施の形態1における半導体装置と同様の効果を得ることができる。
【0145】
また、シリサイドプロテクション膜として作用するTEOS酸化膜27bを、ゲート電極6a、6bを形成する際に同時に形成しているので、ゲート電極6bがシリサイド化されることを確実に防止できる。この結果、ゲート電極6bを形成するポリシリコンは高融点金属シリサイド層よりも大きな電気抵抗を示すことから、ゲート電極6bを高抵抗層として利用することが可能となる。
【0146】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0147】
1 基板、2 p型ウェル、3 n型ウェル、4 分離酸化膜、5,5a,5b ゲート絶縁膜、6,6a,6b ゲート電極、7a〜7d サイドウォール、8a〜8e 高融点金属シリサイド層、9,33,34 シリサイドプロテクション膜、10a,10b n-型不純物拡散領域、11a,11b n+型不純物拡散領域、12a,12b p-型不純物拡散領域、13a,13b p+型不純物拡散領域、14 層間窒化膜、15 層間絶縁膜、16 金属電極、29,37 開口部、30 配線、17,18,21,27a,27b TEOS酸化膜、19,23,28,23a〜23d レジストパターン、22,26 窒化膜、20a〜20d 窒化膜からなるサイドウォール部分、31a〜31d 酸化膜からなるサイドウォール部分、32a〜32d サイドウォール、35a〜35c,36a〜36c 分離酸化膜保護膜、38a,38b 電界効果型トランジスタ、39 ゲートコンタクト部。
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関し、より特定的には、リーク電流の発生を抑制することが可能な半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来、電界効果型トランジスタを備える半導体装置が知られている。図30は、従来の半導体装置を示す断面模式図である。図30を参照して、従来の半導体装置を説明する。
【0003】
図30を参照して、半導体装置は、半導体基板101上に形成された電界効果型トランジスタ138a、138bを備える。半導体基板101には、p型ウェル102とn型ウェル103とが形成されている。半導体基板101の主表面には、素子形成領域を分離するように分離酸化膜104が形成されている。p型ウェル102が形成された領域においては、半導体基板101の主表面にn-型不純物拡散領域110a、110bと、n+型不純物拡散領域111a、111bとが形成されている。このn-型不純物拡散領域110a、110b、n+型不純物拡散領域111a、111bとから、ソース/ドレイン領域が構成されている。n-型不純物拡散領域110a、110bの間に位置するチャネル領域においては、半導体基板101の主表面上にゲート絶縁膜105aを介してゲート電極106aが形成されている。ゲート電極106aの側面上にはTEOS酸化膜からなるサイドウォール107a、107bが形成されている。ゲート電極106aとn+型不純物拡散領域111a、111b上とには、高融点金属シリサイド層108a〜108cがそれぞれ形成されている。このゲート電極106aとゲート絶縁膜105aとソース/ドレイン領域110a、110b、111a、111bとから、電界効果トランジスタ138aが構成されている。
【0004】
n型ウェル103が形成された領域においては、半導体基板101の主表面にp-型不純物拡散領域112a、112bとp+型不純物拡散領域113a、113bとが形成されている。このp-型不純物拡散領域112a、112bとp113a、113bとから、ソース/ドレイン領域が構成される。p-型不純物拡散領域112a、112bの間に位置するチャネル領域上においては、半導体基板101の主表面上にゲート絶縁膜105bを介してゲート電極106bが形成されている。ゲート電極106bの側面上には、TEOS酸化膜からなるサイドウォール107c、107dが形成されている。p+型不純物拡散領域上には、高融点金属シリサイド層108d、108eが形成されている。ここで、ゲート電極106bとゲート絶縁膜105bとソース/ドレイン領域112a、112b、113a、113bとから、電界効果型トランジスタ138bが構成されている。ゲート電極10bとソース/ドレイン領域112a、112b、113a、113bとの上には、TEOS酸化膜からなるシリサイドプロテクション膜109が形成されている。
【0005】
電界効果型トランジスタ138a、138bと分離酸化膜104との上には、開口部129を形成する際のエッチングストッパとして作用する層間窒化膜114が形成されている。層間窒化膜114上には、層間絶縁膜115が形成されている。n+型不純物拡散領域111a上に位置する領域においては、層間絶縁膜115と層間窒化膜114との一部がエッチングにより除去されることにより、開口部129が形成されている。開口部129の内部と層間絶縁膜115上とには、金属電極116が形成されている。層間絶縁膜115上には、配線130が形成されている。
【0006】
次に、図31〜35を参照して、図30に示した半導体装置の製造工程を説明する。ここで、図31〜35は図30に示した半導体装置の製造方法を説明するための断面模式図である。
【0007】
まず、半導体基板101(図31参照)の主表面に、素子形成領域を分離するように分離酸化膜104(図31参照)を形成する。次に、イオン注入法を用いて半導体基板101の主表面にp型ウェル102とn型ウェル103とを形成する。そして、半導体基板101の主表面を熱酸化することにより、半導体基板101の主表面上にゲート絶縁膜となる酸化膜を形成する。この酸化膜の膜厚は数nm程度である。この酸化膜上にゲート電極となるポリシリコン膜を形成する。このポリシリコン膜の膜厚は数十nm程度である。このポリシリコン膜上にレジストパターンを形成する。このレジストパターンをマスクとして、エッチングによりポリシリコン膜と絶縁膜との一部を除去することにより、ゲート絶縁膜105a、105bとゲート電極106a、106b(図31参照)とを形成する。その後、レジストパターンを除去する。そして、イオン注入法を用いて、半導体基板101の主表面にn-型不純物拡散領域110a、110bと、p-型不純物拡散領域112a、112bとを形成する。その後、ゲート電極106a、106bと半導体基板101の主表面と分離酸化膜104との上にTEOS酸化膜117を堆積する。このTEOS酸化膜117の膜厚は約60nmである。このようにして、図31に示すような構造を得る。
【0008】
次に、図32に示すように、エッチバックを行なうことにより、TEOS酸化膜117を部分的に除去する。この結果、ゲート電極106a、106bの側面上にサイドウォール107a〜107dが形成される。ここで、TEOS酸化膜117を除去する際のエッチングにおいては、約40%のオーバーエッチングが加えられる。このため、分離酸化膜104の上部表面は膜厚Aだけ除去されることになる。具体的には、TEOS酸化膜117の膜厚が約60nmであることから、分離酸膜104の除去される膜厚A(除去膜厚A、あるいは落ち込み量ともいう)は約25nmである。
【0009】
次に、図33に示すように、半導体基板101の主表面にイオン注入法を用いて、n型不純物およびp型不純物を注入する。この結果、n+型不純物拡散領域111a、111bとp+型不純物拡散領域113a、113bとが形成される。
【0010】
次に、図33に示すように、TEOS酸化膜118をゲート電極106a、106bと半導体基板101の主表面と分離酸化膜104との上に堆積する。このTEOS酸化膜118の膜厚は約100nmである。そして、TEOS酸化膜118上にレジストパターン119を形成する。
【0011】
次に、図34に示すように、レジストパターン119をマスクとして、エッチングによりTEOS酸化膜118を部分的に除去することにより、TEOS酸化膜からなるシリサイドプロテクション膜109を形成する。その後、レジストパターン119を除去する。
【0012】
このTEOS酸化膜118を部分的に除去するためのエッチングにおいても、約40%のオーバーエッチングが加えられる。このため、このオーバーエッチングにより分離酸化膜104の上部表面は、図34に示すように、膜厚Bだけ除去される。この場合、TEOS酸化膜118の膜厚が100nmであることから、分離酸化膜104が除去される膜厚B(除去膜厚B、あるいは落ち込み量ともいう)は約40nmである。
【0013】
次に、ゲート電極106aと半導体基板101の主表面と分離酸化膜104とシリサイドプロテクション膜109との上に高融点金属膜をスパッタ法で形成する。そして、熱処理としてランプアニール処理を行なう。この結果、半導体基板101の主表面やゲート電極106aの上部表面において、シリコンおよびポリシリコンと高融点金属膜との接した部分にてシリサイド反応が起きる。この結果、高融点金属シリサイド層108a〜108e(図35参照)が形成される。その後、反応しなかった高融点金属層を除去することにより、図35に示すような構造を得る。
【0014】
このような工程の後、層間窒化膜114を半導体基板101の全面に堆積する。さらに、層間窒化膜114上に層間絶縁膜115を堆積する。そして、層間絶縁膜115の上部表面をCMP(Chemical Mechanical Polishing)法を用いて平坦化する。そして、層間絶縁膜115上にレジストパターンを形成する。このレジストパターンをマスクとして、層間絶縁膜115と層間窒化膜114との一部を除去することにより、開口部129(図30)を形成する。この開口部129を形成するエッチングにおいては、まず、窒化膜との選択比の高いエッチング条件を用い、層間絶縁膜115を除去するとともに、層間窒化膜114においてエッチングの進行を停止させる。その後、異なるエッチング条件を用いて、層間窒化膜114のエッチングを行なう。そして、金属電極116と配線130とを形成する。このようにして、図30に示すような半導体装置を得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【0015】
ここで、上記従来の半導体装置においては、以下に示すような問題があった。その問題点を図36および37を参照して説明する。
【0016】
図36は、理想的な半導体装置の部分拡大断面模式図である。また、図37は、本発明が解決しようとする課題を説明するための半導体装置の部分拡大断面模式図である。
【0017】
図36を参照して、半導体基板101の主表面には電界効果型トランジスタ183aが形成されている。そして、この電界効果型トランジスタ138aのn+型不純物拡散領域111a、111bに隣接する分離酸化膜104の上部表面のレベルは、半導体基板101の主表面のレベルとほぼ同じ高さになることが好ましい。そして、このような場合には、p型ウェル102とn+型不純物拡散領域111a、111bとを異なる電位に保つことができる。たとえばn+型不純物拡散領域111a、111bに+2V、p型ウェル102に±0Vが印加された場合には、逆バイアスとなるので、数十fA/μm2程度のわずかなリーク電流が発生するのみである。
【0018】
しかし、図30において示した従来の半導体装置においては、図37に示すように、分離酸化膜104の上部表面のレベルが半導体基板101の主表面のレベルより下になっている。これは、分離酸化膜104の上部表面が、サイドウォール107a〜107dおよびシリサイドプロテクション膜109を形成する際のエッチングにおいてオーバーエッチングされるためである。そして、分離酸化膜104の上部表面の落ち込み量(サイドウォール107a〜107dを形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Aと、シリサイドプロテクション膜109を形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Bとの合計)が、n+型不純物拡散領域111a、111bの深さXjよりも大きくなっている。この場合、領域100に示すように、高融点金属シリサイド層108a、108cが、n+型不純物拡散領域111a、111bとp型ウェル102との両領域の表面にまたがるように形成される。このため、高融点金属シリサイド層108a、108cを介して、n+型不純物拡散領域111a、111bとp型ウェル102とが短絡する。この結果、n+型不純物拡散領域111a、111bとp型ウェル102とが同電位となってしまう、あるいは、n+型不純物拡散領域111a、111bとp型ウェル102とを異電位にしたとしても大きなリーク電流が流れる、といった問題が発生する。たとえば、n+型不純物拡散領域111a、111bに+2V、p型ウェル102に±0Vを印加すると、この両領域の接合界面では逆バイアスとなるが、高融点金属シリサイド層108a、108cを介して大きなリーク電流(数百fA以上)が発生することになる。そして、このような問題は、電界効果型トランジスタ138bにおけるp+型不純物拡散領域113a、113bとn型ウェル103との間においても同様に発生する。
【0019】
このように大きなリーク電流が発生すると、半導体装置が正常に動作しなくなり、半導体装置の信頼性が著しく低下することになる。
【0020】
本発明は、このような課題を解決する為になされたものであり、この発明の1つの目的は、リーク電流の発生を抑制することが可能な半導体装置を提供する事である。
【0021】
この発明のもう1つの目的は、リーク電流の発生を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0022】
この発明に従った半導体装置は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように形成された分離絶縁膜と、素子形成領域において形成された第1および第2の電界効果型トランジスタとを備え、第1および第2の電界効果型トランジスタは、分離絶縁膜に隣接するように、半導体基板の主表面に形成された第2導電型領域と、半導体基板の主表面上に形成されたゲート電極と、ゲート電極の側面上に形成された下層サイドウォール膜と、下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜と、第2導電型領域上に形成された高融点金属シリサイド層とを含み、分離絶縁膜の上部表面は、第1導電型領域と第2導電型領域との接合界面よりも上に位置する。
【0023】
上記半導体装置において、第1の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよい。
【0024】
上記半導体装置において、第1の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよく、第2の電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含まなくてもよい。
【0025】
上記半導体装置において、下層サイドウォール膜は、半導体基板の主表面上において上層サイドウォール膜より外方に向かって、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0026】
上記半導体装置において、上層サイドウォール膜と下層サイドウォール膜とは、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0027】
上記半導体装置は、分離絶縁膜を覆うように、第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備えていてもよい。
【0028】
上記半導体装置は、第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備えていてもよい。
【0029】
上記半導体装置において、分離絶縁膜は、トレンチ型の分離絶縁膜であってもよい。
上記半導体装置において、上層サイドウォール膜はシリコン窒化膜を含んでいてもよく、下層サイドウォール膜はシリコン酸化膜を含んでいてもよい。
【0030】
この発明に従った半導体装置の製造方法は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、半導体基板上に第1および第2のゲート電極を形成する工程と、第1および第2のゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する工程と、第1の被覆膜上に、第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する工程と、異方性エッチングにより分離絶縁膜上の第2の被覆膜を除去するとともに、第1および第2のゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する工程と、分離絶縁膜の上部表面が、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、エッチングにより分離絶縁膜上の第1の被覆膜を除去するとともに、第1および第2のゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する工程と、素子形成領域において、第1および第2のゲート電極と上層サイドウォールと下層サイドウォールに対して自己整合的に、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する工程と、第2導電型領域上に高融点金属シリサイド層を形成する工程とを備える。
【0031】
上記半導体装置の製造方法は、第1のゲート電極上に高融点金属シリサイド層を形成する工程をさらに備えていてもよい。
【0032】
上記半導体装置の製造方法は、下層サイドウォール膜を形成した後、第1および第2のゲート電極と分離絶縁膜との上に第3の被覆膜を形成する工程と、分離絶縁膜の上部表面が、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、第1のゲート電極上および分離絶縁膜上の第3の被覆膜を除去することにより、第2のゲート電極上に第3の被覆膜からなる第4の被覆膜を形成する工程とを備えていてもよい。第4の被覆膜は、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられてもよい。
【0033】
上記半導体装置の製造方法において、下層サイドウォール膜を形成する工程は、半導体基板の主表面上において上層サイドウォール膜より外方に向かって延在するように下層サイドウォール膜を形成することを含んでいてもよく、下層サイドウォール膜を、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0034】
上記半導体装置の製造方法において、上層サイドウォール膜を形成する工程は、第2のゲート電極の上部表面上にまで延在するように前記上層サイドウォール膜を形成することを含んでいてもよく、上層サイドウォール膜と下層サイドウォール膜とを、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0035】
上記半導体装置の製造方法において、第2のゲート電極を形成する工程は、半導体基板上に導電体膜を形成する工程と、導電体膜上に、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、導電体膜とゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含んでいてもよい。
【0036】
この発明に従った半導体装置の製造方法は、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、素子形成領域において、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する工程と、半導体基板上に第1および第2のゲート電極を形成する工程と、第1および第2のゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する工程と、第1の被覆膜上に第2の被覆膜を形成する工程と、異方性エッチングにより第1および第2の被覆膜の一部を除去する事により、第2導電型領域の表面を露出させ、かつ、第2のゲート電極上と分離絶縁膜上とに第1および第2の被覆膜を残存させる工程と、第2のゲート電極と分離絶縁膜との上に第1および第2の被覆膜が残存した状態で、第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する工程とを備える。
【0037】
上記半導体装置の製造方法は、第1および第2のゲート電極の側面上に、サイドウォール膜を形成する工程を備えていてもよい。
【0038】
この発明の一の局面における半導体装置は、分離絶縁膜と電界効果型トランジスタとを備える。第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜が形成されている。電界効果型トランジスタは素子形成領域において形成されている。電界効果型トランジスタは、第2導電型領域と、ゲート電極と、下層サイドウォール膜と上層サイドウォール膜と高融点金属シリサイド層とを含む。第2導電型領域は、分離絶縁膜に隣接するように、半導体基板の主表面に形成されている。ゲート電極は、半導体基板の主表面上に形成されている。下層サイドウォール膜はゲート電極の側面上に形成されている。上層サイドウォール膜は、下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む。高融点金属シリサイド層は、第2導電型領域上に形成されている。分離絶縁膜の上部表面は、半導体基板の主表面のレベルとほぼ同じか、この主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置する。
【0039】
このように、下層サイドウォール膜と上層サイドウォール膜とを備えるので、サイドウォールを形成する際のエッチング工程を2回に分けて行なう事ができる。この結果、従来のようにサイドウォールを1回のエッチング工程により形成する場合に比べて、このエッチング工程においてオーバーエッチングにより除去される分離酸化膜の除去膜厚(落ち込み量)を小さくすることができる。このように、上部表面が半導体基板の主表面のレベルとほぼ同じか主表面のレベルよりも下に位置する分離絶縁膜と、ゲート電極の側面にサイドウォール膜とを兼ね備えた半導体装置において、分離絶縁膜の上部表面を、第1導電型領域と第2導電型領域との接合界面よりも上に位置づけた構造を与えることができる。そのため、高融点金属シリサイド層が第2導電型領域と第1導電型領域との両領域に接するように形成されることを有効に防止できる。この結果、第1導電型領域と第2導電型領域とが高融点金属シリサイド層により電気的に接続されることを防止できる。これにより、第2導電型領域と第1導電型領域との間においてリーク電流が増大することを防止できる。
【0040】
上記一の局面における半導体装置では、電界効果型トランジスタは、ゲート電極上に形成された高融点金属シリサイド層を含んでいてもよい。
【0041】
この場合、ゲート電極の電気抵抗を有効に低減することができる。この結果、半導体装置の動作速度を向上させる事ができる。
【0042】
上記一の局面における半導体装置では、電界効果型トランジスタが、ゲート電極上に形成された高融点金属シリサイド層を含む第1の電界効果型トランジスタと、ゲート電極上に形成された高融点金属シリサイド層を含まない第2の電界効果型トランジスタとを含んでいてもよい。
【0043】
上記一の局面における半導体装置では、下層サイドウォール膜が、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0044】
この場合、下層サイドウォール膜を、高融点金属シリサイド層を形成する際に、ゲート電極がシリサイド化されることを防止するためのシリサイドプロテクション膜として利用することができる。このため、下層サイドウォール膜とこのシリサイドプロテクション膜とを異なる工程において形成する場合に比べて、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストを低減することができる。
【0045】
また、下層サイドウォール膜とシリサイドプロテクション膜とを形成するために、1回のエッチング工程を行えばよい。このため、分離絶縁膜がオーバーエッチングされる回数もこの1回のみとなる。そのため、分離絶縁膜がオーバーエッチングにより除去される膜厚をより確実に低減することができる。これにより、分離絶縁膜の上部表面がオーバーエッチングにより除去される事により第1導電型領域と第2導電型領域との表面がともに露出するというようなことを防止できる。この結果、第2導電型領域上から第1導電型領域上にまで延在するように高融点金属シリサイド層が形成されることを防止できる。その結果、この高融点金属シリサイド層の存在に起因するリーク電流の増大を確実に防止できる。
【0046】
上記一の局面における半導体装置では、上層サイドウォール膜と下層サイドウォール膜とが、第2の電界効果型トランジスタのゲート電極の上部表面上から、第2導電型領域上における高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されていてもよい。
【0047】
この場合、シリサイドプロテクション膜として上層サイドウォール膜と下層サイドウォール膜との両方を用いることができる。このため、下層サイドウォール膜のみをシリサイドプロテクション膜として用いる場合よりも、下層サイドウォール膜の膜厚を薄くすることができる。この結果、オーバーエッチングの割合を同一とした場合にも、下層サイドウォール膜を形成する際のエッチングにおいて、オーバーエッチングにより除去される分離絶縁膜の除去膜厚をより小さくすることができる。そのため、より確実に第2導電型領域から第1導電型領域へと延在するように高融点金属シリサイド層が形成されることを防止できる。これにより、リーク電流の増大を確実に防止できる。
【0048】
上記一の局面における半導体装置では、分離絶縁膜を覆うように、第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備えていてもよい。
【0049】
この場合、分離絶縁膜を覆うように形成された被覆膜が存在することにより、この被覆膜を分離酸化膜の保護膜として利用できる。このため、分離絶縁膜がエッチングされることを防止できる。そのため、分離絶縁膜がオーバーエッチングにより除去される除去膜厚を0とすることができる。これにより、第2導電型領域から第1導電型領域へと高融点金属シリサイド層が延在するように形成されることを確実に防止できる。この結果、リーク電流が増大するといった問題の発生を確実に防止できる。
【0050】
また、2の電界効果型トランジスタのゲート電極の側面上と分離酸化膜上とに一つの膜を堆積し、この膜をエッチングすることにより、被覆膜と下層サイドウォール膜とを同一工程で形成することが可能となる。この結果、被覆膜と下層サイドウォール膜とを別々に形成する場合よりも、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストをより低減することができる。
【0051】
上記一の局面における半導体装置では、被覆膜が、第2の電界効果型トランジスタの上層サイドウォール膜と同一層レベルに形成された被覆膜部分を含んでいてもよい。
【0052】
この場合、上層サイドウォール膜上に上層サイドウォール膜とは異なる材質からなる層間絶縁膜を形成し、この層間絶縁膜の一部を除去することによりコンタクトホールを形成するような場合にも、この被覆膜を、コンタクトホールを形成する際のエッチングストッパとして利用することができる。この結果、従来のようにコンタクトホールを形成する際に用いるエッチングストッパを別の工程により形成する場合に比べて、より半導体装置の製造工程数を削減することができる。
【0053】
上記一の局面における半導体装置では、第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備えていてもよい。
【0054】
この場合、後述する製造工程において示すように、ゲート電極を形成する際に、ゲート電極となる導電体膜上に、あらかじめゲート電極被覆膜となる膜を形成しておけば、ゲート電極を形成する工程において、1回のエッチングによりゲート電極と同時にゲート電極被覆膜を形成することができる。そして、このゲート電極被覆膜を、シリサイドプロテクション膜として利用できる。この結果、ゲート電極上にシリサイドプロテクション膜を別の工程において形成する場合よりも、半導体装置の製造工程数を削減する事ができる。
【0055】
上記一の局面における半導体装置では、分離絶縁膜がトレンチ型の分離絶縁膜であってもよい。
【0056】
上記一の局面における半導体装置では、上層サイドウォール膜がシリコン窒化膜を含んでいてもよく、下層サイドウォール膜がシリコン酸化膜を含んでいてもよい。
【0057】
この発明の他の局面における半導体装置の製造方法では、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。素子形成領域において、分離絶縁膜に隣接するように、半導体基板の主表面に第2導電型領域を形成する。半導体基板上にゲート電極を形成する。ゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する。第1の被覆膜上に、第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する。異方性エッチングにより分離絶縁膜上の第2の被覆膜を除去するとともに、ゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、エッチングにより分離絶縁膜上の第1の被覆膜を除去するとともに、ゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する。第2導電型領域上に高融点金属シリサイド層を形成する。
【0058】
このため、分離絶縁膜の上部表面が第1導電型領域と第2導電型領域との接合界面よりも上に位置しているので、高融点金属シリサイド層を形成する際にも、第1導電型領域が露出することはない。そのため、高融点金属シリサイド層が第2導電型領域から第1導電型領域上へと延在するように形成されることを防止できる。この結果、第1導電型領域と第2導電型領域とが高融点金属シリサイド層を介して電気的に接続されることを防止できる。これにより、第2導電型領域と第1導電型領域との間におけるリーク電流の増大を防止できる。
【0059】
上記他の局面における半導体装置の製造方法では、ゲート電極上に高融点金属シリサイド層を形成する工程をさらに備えていてもよい。
【0060】
上記他の局面における半導体装置の製造方法では、下層サイドウォール膜を形成した後、ゲート電極と分離絶縁膜との上に第3の被覆膜を形成してもよい。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第1導電型領域と第2導電型領域との接合界面よりも上に位置するように、分離絶縁膜上の第3の被覆膜を除去することにより、ゲート電極上に第3の被覆膜からなる第4の被覆膜を形成してもよい。第4の被覆膜は、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0061】
この場合、シリサイドプロテクション膜を形成する工程を行なった後においても、分離絶縁膜の上部表面が第1導電型領域と第2導電型領域との接合界面よりも上に位置している。このため、高融点金属シリサイド層が第2導電型領域から第1導電型領域上にまで延在するように形成されることを防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を確実に防止できる。
【0062】
上記他の局面における半導体装置の製造方法では、下層サイドウォール膜を形成する工程が、ゲート電極の上部表面上にまで延在するように下層サイドウォール膜を形成することを含んでいてもよい。下層サイドウォール膜を、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0063】
この場合、シリサイドプロテクション膜を新たに形成する場合よりも、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストを低減することができる。
【0064】
また、シリサイドプロテクション膜を形成するために、下層サイドウォール膜を形成するためのエッチングとは別にエッチング工程を実施する必要が無い。つまり、1回のエッチング工程でシリサイドプロテクション膜と下層サイドウォール膜とを形成することができる。このため、分離酸化膜の上部表面のレベルを、確実に第1導電型領域と第2導電型領域との接合界面よりも上に位置させることができる。
【0065】
上記他の局面における半導体装置の製造方法では、上層サイドウォール膜を形成する工程が、ゲート電極の上部表面上にまで延在するように上層サイドウォール膜を形成することを含んでいてもよい。上層サイドウォール膜と下層サイドウォール膜とを、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いてもよい。
【0066】
この場合、下層サイドウォール膜のみをシリサイドプロテクション膜として用いる場合よりも、下層サイドウォール膜の膜厚を小さくすることができる。この結果、下層サイドウォール膜を形成する際のエッチング工程において、オーバーエッチングにより除去される分離絶縁膜の除去膜厚をより小さくすることができる。そのため、確実に分離絶縁膜の上部表面のレベルを第1導電型領域と第2導電型領域との接合界面よりも上に位置させることが可能となる。このため、第1導電型領域と第2導電型領域とに延在するように高融点金属シリサイド層が形成されることを確実に防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を確実に防止できる。
【0067】
上記他の局面における半導体装置の製造方法では、ゲート電極を形成する工程が、半導体基板上に導電体膜を形成する工程と、導電体膜上に、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、導電体膜とゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含んでいてもよい。
【0068】
この場合、ゲート電極とシリサイドプロテクション膜とを同一の工程により形成することができる。この結果、半導体装置の製造工程数を低減することができる。
【0069】
また、ゲート電極上にシリサイドプロテクション膜となるゲート被覆膜を確実に形成することができるので、ゲート電極がシリサイド化されることを確実に防止できる。
【0070】
この発明の別の局面における半導体装置の製造方法では、第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。素子形成領域において、分離絶縁膜に隣接するように半導体基板の主表面に第2導電型領域を形成する。半導体基板上にゲート電極を形成する。ゲート電極と分離絶縁膜との上に、第1の被覆膜を形成する。第1の被覆膜上に第2の被覆膜を形成する。異方性エッチングにより第1および第2の被覆膜の一部を除去することにより、第2導電型領域の表面を露出させ、かつ、ゲート電極上と分離絶縁膜上とに第1および第2の被覆膜を残存させる。ゲート電極上と分離絶縁膜上とに第1および第2の被覆膜が残存した状態で、第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する。
【0071】
このため、分離絶縁膜上に第1および第2の被覆膜が残存するので、分離絶縁膜の上部表面が第1および第2の被覆膜を除去する際のエッチングによりオーバーエッチングを受けることを防止できる。これにより、分離絶縁膜の上部表面が部分的にエッチングにより除去されることを防止できる。その結果、分離絶縁膜の上部表面を、第1導電型領域と第2導電型領域との接合界面よりも確実に上に位置づけることができる。この結果、第1導電型領域と第2導電型領域とに延在するように高融点金属シリサイド層が形成されることを確実に防止できる。この結果、第1導電型領域と第2導電型領域との間におけるリーク電流の増大を防止できる。
【0072】
また、第2の被覆膜上にこの第2の被覆膜と異なる材料により層間絶縁膜を形成し、この層間絶縁膜の一部分をエッチングにより除去することによりコンタクトホールを形成するような場合にも、第2の被覆膜をエッチングストッパとして利用できる。このため、このようなエッチングストッパとして用いる膜を別に形成する場合に比べて、半導体装置の製造工程数を削減することができる。
【0073】
上記別の局面における半導体装置の製造方法では、ゲート電極の側面上に、サイドウォール膜を形成する工程を備えていてもよい。
【0074】
この場合、第2導電型領域を形成する工程に先立ちサイドウォール膜を形成しておけば、ゲート電極の端部下に位置する領域に第2導電型領域が広がることを防止できるので、第2導電型領域が形成される領域の位置をより正確に制御することが可能となる。
【発明の効果】
【0075】
以上のように、本発明によれば、半導体装置の製造工程においてオーバーエッチングにより除去される分離酸化膜の膜厚を低減することができる。このため、高融点金属シリサイド層を形成するような場合にも、この高融点金属シリサイド層が電界効果型トランジスタのソース/ドレイン領域と半導体基板の他の導電型領域との間に延在するように形成されることを有効に防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【図面の簡単な説明】
【0076】
【図1】本発明による半導体装置の実施の形態1を示す断面模式図である。
【図2】図1に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図3】図1に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図4】図1に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図5】図1に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図6】図1に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図7】図1に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図8】図1に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図9】本発明による半導体装置の実施の形態2を示す断面模式図である。
【図10】図9に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図11】図9に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図12】図9に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図13】本発明による半導体装置の実施の形態3を示す断面模式図である。
【図14】図13に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図15】図13に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図16】図13に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図17】本発明による半導体装置の実施の形態4を示す断面模式図である。
【図18】図17に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図19】図17に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図20】図18に示した半導体装置におけるゲートコンタクト部を示す平面模式図である。
【図21】図20の線分200−200における断面模式図である。
【図22】本発明による半導体装置の実施の形態5を示す断面模式図である。
【図23】図22に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図24】図22に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図25】本発明による半導体装置の実施の形態6を示す断面模式図である。
【図26】図25に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図27】図25に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図28】図25に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図29】図25に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図30】従来の半導体装置を示す断面模式図である。
【図31】図30に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図32】図30に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図33】図30に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図34】図30に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図35】図30に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図36】従来の理想的な半導体装置の部分拡大断面模式図である。
【図37】従来の半導体装置において問題が発生した場合を示す部分拡大断面模式図である。
【発明を実施するための形態】
【0077】
以下、図面に基づいて本発明の実施の形態を説明する。なお、同一の部材には同一の参照番号を付し、説明は繰返さない。
【0078】
(実施の形態1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。図1を参照して、半導体装置を説明する。
【0079】
図1を参照して、半導体装置は、半導体基板1の主表面に形成された電界効果型トランジスタ38a、38bを備える。半導体基板1の主表面には分離酸化膜4が形成されている。また、半導体基板1の主表面には、p型ウェル2とn型ウェル3とが形成されている。電界効果型トランジスタ38aは、ゲート電極6aとゲート絶縁膜5aとソース/ドレイン領域11a、11b、10a、10bとを備える。電界効果型トランジスタ38bは、ゲート電極6aとゲート絶縁膜5bとソース/ドレイン領域13a、13b、12a、12bとを備える。
【0080】
半導体装置1の主表面には、ソース/ドレイン領域としてのn-型不純物拡散領域10a、10bとn+型不純物拡散領域11a、11bとp-型不純物拡散領域12a、12bとp+型不純物拡散領域13a、13bとが形成されている。また、半導体基板1の主表面上には、ゲート絶縁膜5a、5bを介して、ゲート電極6a、6bが形成されている。ゲート電極6a、6bの側面上には、サイドウォール32a〜32dが形成されている。サイドウォール32a〜32dは、それぞれ、下層サイドウォール膜としての酸化膜からなるサイドウォール部分31a〜31dと、上層サイドウォール膜としての窒化膜からなるサイドウォール部分20a〜20dとから構成されている。n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとゲート電極6aとの上には、高融点金属シリサイド層8a〜8eが形成されている。ゲート電極6bとp+型不純物拡散領域13a、13bとの上にはTEOS酸化膜からなるシリサイドプロテクション膜9が形成されている。シリサイドプロテクション膜9と分離酸化膜4と電界効果型トランジスタトランジスタ38aとの上には層間窒化膜14が形成されている。層間窒化膜14上には層間絶縁膜15が形成されている。n+型不純物拡散領域11a上に位置する領域においては、層間窒化膜14と層間絶縁膜15との一部がエッチングにより除去されることにより、開口部29が形成されている。開口部29の内部と層間絶縁膜15との上には、金属電極16が形成されている。層間絶縁膜15上には配線30が形成されている。
【0081】
また、ここで、分離酸化膜4の上部表面は、後述する製造工程において示すように、半導体装置の製造工程においてオーバーエッチングを受けることにより、膜厚D(トータル落ち込み量)だけ除去されている。しかし、この膜厚Dは、n+型不純物拡散領域11a、11bの形成された領域の深さC(約60nm)より小さい。つまり、この分離酸化膜4の上部表面のレベルは、第1導電型領域であるp型ウェル2と第2導電型領域であるn+型不純物拡散領域11bとの接合界面よりも上に位置している。このため、高融点金属シリサイド層8a、8cは、n+型不純物拡散領域11a、11b上においてのみ形成され、p型ウェル2にまで延在するようには形成されていない。これにより、n+型不純物拡散領域11a、11bとp型ウェル2とが、この高融点金属シリサイド層8a、8cにより電気的に接続されるといった問題は発生しない。この結果、n+型不純物拡散領域11a、11bとp型ウェル2との間におけるリーク電流の増大という問題の発生を防止することができる。
【0082】
図2〜8は、図1に示した半導体装置の製造方法を説明するための断面模式図である。図2〜8を参照して、半導体装置の製造方法を説明する。
【0083】
図2を参照して、まず半導体基板1上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして半導体基板1に溝を形成する。この溝の内部に酸化膜を埋込むことにより、分離酸化膜4を形成する。次にイオン注入法を用いて、p型不純物およびn型不純物を半導体基板1に注入することにより、p型ウェル2とn型ウェル3とを形成する。このようにして図2に示すような構造を得る。
【0084】
次に、半導体基板1の表面を熱酸化することにより、ゲート酸化膜5a、5b(図3参照)となる酸化膜を形成する。この酸化膜の膜厚は数nm程度である。この酸化膜上にポリシリコン膜(図示せず)を形成する。次に、このポリシリコン膜上にレジストパターン(図示せず)を形成する。このレジストパターンをマスクとして、ポリシリコン膜と酸化膜とを部分的に除去することにより、ゲート電極6a、6bとゲート絶縁膜5a、5b(図3参照)とを形成する。さらに、半導体基板1の主表面にイオン注入法により、n-型不純物拡散領域10a、10b(図3参照)と、p-型不純物拡散領域12a、12b(図3参照)とを形成する。この結果、図3に示すような構造を得る。
【0085】
次に、図4に示すように、ゲート電極6a、6bと半導体基板1と分離酸化膜4との上にTEOS酸化膜21を形成する。このTEOS酸化膜21の膜厚は約10nmである。次に、TEOS酸化膜21上に窒化膜22を形成する。この窒化膜22の膜厚は、約50nmである。
【0086】
次に、酸化膜とのエッチング選択比の高い条件で、窒化膜22を全面エッチバックすることにより、ゲート電極6a、6bの側面に窒化膜からなるサイドウォール部分20a〜20d(図5参照)を形成する。この際、約40%のオーバーエッチングが加えられるが、酸化膜とのエッチング選択比の高い条件を用いているため、酸化膜21はわずかにエッチングにより除去されるのみでエッチングが停止する。次に、TEOS酸化膜21を全面エッチバックする。この場合においても、約40%のオーバーエッチングが加えられるため、分離酸化膜4の表面は膜厚A(除去膜厚A、あるいは落ち込み量ともいう)だけ除去される。この場合の除去膜厚Aは、TEOS酸化膜21の膜厚が10nm程度であることから、4nm程度であり、多くとも5nm未満である。
【0087】
このように、サイドウォール32a〜32dを2層にすることにより、オーバーエッチングにより除去される分離酸化膜4の除去膜厚Aを、従来よりも小さくすることができる。
【0088】
次に、n型不純物およびp型不純物を、イオン注入法を用いて半導体基板1の主表面に打ち込む。このようにして、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bを形成する。この結果、図5に示すような構造を得る。
【0089】
次に、図6に示すように、半導体基板1の全面にTEOS酸化膜18を堆積する。このTEOS酸化膜18の膜厚は約100nmである。そして、このTEOS酸化膜18上にレジストパターン19を形成する。
【0090】
次に、このレジストパターン19をマスクとして、TEOS酸化膜18をエッチングにより除去することにより、図7に示すようにシリサイドプロテクション膜9を形成する。このシリサイドプロテクション膜9を形成するエッチングにおいても、約40%のオーバーエッチングを加える。この結果、分離酸化膜4の上部表面は膜厚B(除去膜厚B、あるいは落ち込み量ともいう)だけ除去される。この除去膜厚Bは約40nmである。そして、レジストパターン19を除去する。このようにして、図7に示すような構造を得る。
【0091】
次に、スパッタ法を用いて半導体基板10の全面に高融点金属膜を形成する。そして、ランプアニール法を用いた熱処理を行なうことにより、シリコンと高融点金属の接した部分(n+型不純物拡散領域11a、11bの表面とゲート電極6aの上部表面とp+型不純物拡散領域13a、13bの表面)においてシリサイド化反応を起こさせる。このようにして、高融点金属シリサイド層8a〜8e(図8参照)を形成する。その後、反応しなかった高融点金属を除去することにより、図8に示すような構造を得る。
【0092】
この後、開口部29(図1参照)を形成するためのエッチング工程において、分離酸化膜4を保護するための層間窒化膜14(図1参照)を半導体基板1の全面に堆積する。そして、層間窒化膜14上に層間酸化膜15(図1参照)を形成する。層間酸化膜15の上部表面をCMP法を用いて平坦化する。そして、層間酸化膜15上にレジストパターンを形成した後、このレジストパターンをマスクとして用いて、エッチングにより層間酸化膜15の一部を除去する。このエッチングにより開口部29(図1参照)を形成する。このエッチングでは窒化膜との選択比の高いエッチングを用いる。このため、層間窒化膜14でエッチングの進行が一度停止する。その後、エッチング条件を変更し、開口部29の底面に位置する層間窒化膜14のエッチングを行なう。このようにして、開口部29が形成される。その後、金属電極16および配線30を形成することにより、図1に示すような半導体装置を得ることができる。
【0093】
ここで、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bが形成された領域の底面と半導体基板1の主表面との距離C(図1参照)は、約60nmである。このため、分離酸化膜4の上部表面がオーバーエッチングにより除去されることが許容される膜厚は60nmとなる。しかし、本発明による半導体装置では、図5および図7において示したように、サイドウォール32a〜32dを形成する際の除去膜厚Aは4nm程度である。また、シリサイドプロテクション膜9を形成する際の分離酸化膜4の除去膜厚Bは40nm程度である。この結果、本発明による半導体装置における分離酸化膜4のトータル落ち込み量は、表1に示すように約44nmとなる。この結果、高融点金属シリサイド層8a、8c〜8dが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを有効に防止できる。この結果、リーク電流が増大することを防止できる。なお、表1は、本発明による半導体装置の実施の形態1〜6における分離酸化膜の落ち込み量のデータや、サイドウォールなどを形成する膜質や膜厚などを、比較のための従来例のデータとともにまとめたものである。
【0094】
【表1】
【0095】
(実施の形態2)
図9は、本発明による半導体装置の実施の形態2を示す断面模式図である。図9を参照して、半導体装置を説明する。
【0096】
図9を参照して、半導体装置は、図1に示した本発明による半導体装置の実施の形態1と基本的には同様の構造を備える。ただし、図9に示した半導体装置においては、電界効果型トランジスタ38bの下層サイドウォール膜としての酸化膜からなるサイドウォール部分31c、31d(図1参照)が、ゲート電極6bの上部表面上とp+型不純物拡散領域13a、13b上とにまで延在するように形成されたシリサイドプロテクション膜33となっている。つまり、シリサイドプロテクション膜33がサイドウォール部分31c、31dとしての機能も有している。このため、後述する製造方法において示すように、半導体装置の製造工程数を削減することができる。
【0097】
図10〜12は、図9に示した半導体装置の製造方法を説明するための断面模式図である。図10〜12を参照して、半導体装置の製造方法を説明する。
【0098】
まず、本発明の実施の形態1における半導体装置の製造方法の図2〜4に示した製造工程を実施する。ただし、表1に示すように、TEOS酸化膜21(図10参照)の膜厚は約30nmとし、TEOS酸化膜21上に形成される窒化膜22(図4参照)の膜厚は約30nmとする。そして、酸化膜とのエッチング選択比の高いエッチング条件を用いて、窒化膜22を全面エッチバックする。この結果、ゲート電極6a、6bの側面上に窒化膜からなるサイドウォール部分20a〜20d(図10参照)を形成する。次に、イオン注入法を用いてn型不純物およびp型不純物を半導体基板1の主表面における所定の場所に注入する。この結果、図10に示すように、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとを形成する。このようにして、図10に示すような構造を得ることができる。
【0099】
次に、ゲート電極6b上に位置する領域にレジストパターン23(図11参照)を形成する。そして、このレジストパターン23をマスクとして、TEOS酸化膜21を部分的に除去する。この結果、図11に示すような構造を得る。
【0100】
ここで、このTEOS酸化膜21を除去するエッチングにおいては、約40%のオーバーエッチングを加えるので、分離酸化膜4の上部表面は膜厚Bだけ除去される。表1に示すように、この除去される膜厚Bは約12nmである。
【0101】
また、このエッチング後には、シリサイドプロテクション膜33がゲート電極6bの上部表面上とp+型不純物拡散領域13a、13b上とに残存する。
【0102】
次に、レジストパターン23を除去する。そして、本発明の実施の形態1において説明した方法と同様の方法を用いて、ゲート電極6aとn+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとの上に高融点金属シリサイド層8a〜8eを形成する。このようにして、図12に示すような構造を得る。
【0103】
ここで、酸化膜からなるサイドウォール部分としての機能も兼ね備えたシリサイドプロテクション膜33を形成しているので、表1に示すように、分離酸化膜4は1回だけその表面においてエッチングされる。そして、分離酸化膜4の表面における除去膜厚Bは12nmと大変小さくできる。このため、高融点金属シリサイド層8a、8c〜8eが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【0104】
また、シリサイドプロテクション膜を酸化膜からなるサイドウォール部分とは別に形成する場合よりも、半導体装置の製造工程を簡略化することができる。この結果、半導体装置の製造工程数を削減することができるので、半導体装置の製造コストを低減することが可能となる。
【0105】
(実施の形態3)
図13は、本発明による半導体装置の実施の形態3を示す断面模式図である。図13を参照して、半導体装置を説明する。
【0106】
図13を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図13に示した半導体装置においては、電界効果型トランジスタ38bにおいて、実施の形態1においてはサイドウォール32c、32d(図1参照)を形成するために堆積されたTEOS酸化膜21(図4参照)および窒化膜22(図4参照)を、それぞれシリサイドプロテクション膜33、34として利用している。このため、後述する製造方法において示すように、分離酸化膜4上に形成されるTEOS酸化膜21(図14参照)の膜厚を、本発明の実施の形態2よりも小さくすることができる。この結果、分離酸化膜4がこのTEOS酸化膜21を除去する際のオーバーエッチングにより除去される膜厚をより小さくすることができる。その結果、分離酸化膜4の上部表面のレベルを、確実にn+型不純物拡散領域11a、11bとp型ウェル2との接合界面よりも上に位置させることができる。このため、高融点金属シリサイド層8a、8c〜8eが、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【0107】
図14〜16は、図13に示した半導体装置の製造方法を説明するための断面模式図である。図14〜16を参照して、半導体装置の製造方法を説明する。
【0108】
まず、図2〜4に示した本発明の実施の形態1における半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21の膜厚は約10nm、窒化膜22の膜厚は約50nmである。そして、図14に示すように、n型不純物およびp型不純物を半導体基板1の所定の領域にイオン注入することにより、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成する。
【0109】
次に、電界効果型トランジスタ38b(図13参照)上にシリサイドプロテクション膜33、34を形成するため、窒化膜22上にレジストパターン23(図15参照)を形成する。次に、酸化膜とのエッチング選択比の高い条件を用いて、レジストパターン23をマスクとして用いて窒化膜22をエッチングにより部分的に除去する。このとき、ゲート電極6aの側面においては、窒化膜からなるサイドウォール部分20a、20bが形成される。次に、エッチング条件を変更し、レジストパターン23をマスクとして用いてTEOS酸化膜21を部分的に除去する。このようにして、図15に示すような構造を得る。
【0110】
このTEOS酸化膜21を除去するエッチングにおいて、本発明の実施の形態1および2と同様に約40%のオーバーエッチングを行なう。このため、分離酸化膜4の上部表面は、膜厚Bだけこのオーバーエッチングにより除去される。表1に示すように、この除去される膜厚Bは約4nmである。
【0111】
次に、レジストパターン23を除去する。そして、本発明の実施の形態1における半導体装置の製造方法と同様の方法により、図16に示すように、高融点金属シリサイド層8a〜8eを形成することができる。
【0112】
その後、本発明の実施の形態1における半導体装置の製造工程を実施することにより、図13に示すような半導体装置を得ることができる。
【0113】
このように、シリサイドプロテクション膜として、TEOS酸化膜21が部分的に残存したシリサイドプロテクション膜33と、窒化膜22が部分的に残存したシリサイドプロテクション膜34とを用いるので、TEOS酸化膜21の膜厚を、本発明の実施の形態2におけるTEOS酸化膜21よりも薄くすることができる。このため、このTEOS酸化膜を除去するためのエッチング工程において、オーバーエッチングにより除去される分離酸化膜4の膜厚Bを、本発明の実施の形態2における分離酸化膜4の除去される膜厚よりもより小さくすることができる。この結果、より確実にn+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bからp型ウェル2およびn型ウェル3にまで高融点金属シリサイド層8a、8c〜8eが延在するように形成されることを防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【0114】
また、サイドウォール32a、32bを形成する工程とシリサイドプロテクション膜33、34を形成する工程とを同時に行なうことができるので、半導体装置の製造工程を簡略化することが可能となる。
【0115】
(実施の形態4)
図17は、本発明による半導体装置の実施の形態4を示す断面模式図である。
【0116】
図17を参照して、半導体装置は、基本的には図13に示した半導体装置と同様の構造を備える。ただし、図17に示した半導体装置においては、分離酸化膜4上にもTEOS酸化膜21(図14参照)および窒化膜22(図14参照)が残存することにより分離酸化膜保護膜35a〜35c、36a〜36cが形成されている。このように、分離酸化膜4上に分離酸化膜保護膜35a〜35c、36a〜36cが形成されているので、後述する製造方法において、分離酸化膜4の上部表面がエッチングにより除去されることを防止できる。このため、分離酸化膜4の上部表面のレベルが、半導体基板1の主表面のレベルより下に位置するようになることを確実に防止できる。この結果、本発明の実施の形態1と同様の効果を得ることができる。
【0117】
また、分離酸化膜4上に、窒化膜からなるシリサイドプロテクション膜36a〜36cが形成されているので、本発明の実施の形態1〜3とは異なり、層間窒化膜14(図13参照)を形成する必要がない。この結果、半導体装置の製造工程数を削減することができる。また、開口部29を形成する際のエッチング条件についても、本発明の実施の形態1〜3とは異なり、エッチング条件を途中で変更する必要はなく、従来のエッチング条件をそのまま用いることができる。
【0118】
図18および19は、図17に示した半導体装置の製造方法を説明するための断面模式図である。図18および19を参照して、半導体装置の製造方法を説明する。
【0119】
まず、図2〜4および図14に示した半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21(図14参照)の膜厚は約10nm、窒化膜22(図14参照)の膜厚は約50nmである。そして、窒化膜22上にレジストパターン23a〜23d(図18参照)を形成する。このレジストパターン23a〜23dをマスクとして、酸化膜とのエッチング選択比の高いエッチング条件を用いたエッチングにより窒化膜22を除去する。この際、ゲート電極6aの側面上にはサイドウォール部分20a、20bが形成される。次に、エッチング条件を変更し、エッチングを行なうことによりTEOS酸化膜21を部分的に除去する。この結果、図18に示すような構造を得る。
【0120】
ここで、分離酸化膜4上には分離酸化膜保護膜35a〜35c、36a〜36cが形成された状態となっている。このため、分離酸化膜4の上部表面がこのサイドウォール32a、32bおよびシリサイドプロテクション膜33、34を形成するためのエッチング工程において部分的に除去されることを防止できる。つまり、本発明の実施の形態4においては、表1に示すように分離酸化膜4の上部表面はオーバーエッチングにより除去されることはない。
【0121】
また、このように、シリサイドプロテクション膜33、34とサイドウォール32a、32bを同時に形成することができるので、半導体装置の製造工程数を削減することができる。
【0122】
なお、レジストパターン23a〜23dを形成する場合には、図20および21に示すように、分離酸化膜4が形成されている領域において、ゲートコンタクト部39が形成された領域以外の領域には必ずレジストパターン23を形成する。なお、図20は、図18に示した半導体装置におけるゲートコンタクト部を示す平面模式図であり、図21は、図20の線分200−200における断面模式図である。そして、図20および21は、図18に示した半導体装置の製造工程における、ゲートコンタクト部が形成された領域の状態を示している。
【0123】
次に、レジストパターン23a〜23dを除去する。そして、本発明の実施の形態1〜3と同様の方法を用いることにより、高融点金属シリサイド層8a〜8eを形成する。次に、半導体基板1の全面を覆うように層間酸化膜15(図17参照)を形成する。そして、層間酸化膜15の上部表面をCMP法を用いて平坦化する。その後、層間酸化膜15上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、層間酸化膜15をエッチングすることにより開口部29を形成する。このとき、分離酸化膜4上には窒化膜からなる分離酸化膜保護膜36a〜36cが形成されているので、この開口部29を形成する際のエッチングにより分離酸化膜4の一部が除去されるといった問題の発生を確実に防止できる。このため、本発明の実施の形態1〜3のように層間窒化膜14(図13参照)を形成する必要がない。この結果、半導体装置の製造工程数をさらに削減することができる。
【0124】
そして、開口部29と層間酸化膜15との上に金属電極16を形成する。そして、層間酸化膜15上に配線30を形成する。このようにして、図17に示すような半導体装置を得ることができる。また、このように1回のエッチング工程により開口部29を形成することができるので、開口部29を形成するエッチング工程における条件は、従来のエッチング工程における条件をそのまま用いることができる。
【0125】
(実施の形態5)
図22は、本発明による半導体装置の実施の形態5を示す断面模式図である。図22を参照して、半導体装置を説明する。
【0126】
図22を参照して、半導体装置は基本的には図17に示した半導体装置と同様の構造を備える。ただし、図22に示した半導体装置においては、電界効果型トランジスタ38bのゲート電極6bの側面上に窒化膜からなるサイドウォール部分20c、20dが形成されている。
【0127】
このため、後述する製造工程において示すように、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成する際、そのプロファイルをより精度よく制御することができる。そのため、ゲート電極6a、6bの両端部近傍において、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bのプロファイルを急峻にすることができる。この結果、電界効果型トランジスタ38a、38bのパンチスルー耐性を向上させることができる。
【0128】
図23および24は、図22に示した半導体装置の製造方法を説明するための断面模式図である。
【0129】
図23および24を参照して、半導体装置の製造方法を説明する。
まず、図2〜4に示した半導体装置の製造工程および図10に示した半導体装置の製造工程を実施する。ここで、表1に示すように、TEOS酸化膜21(図10参照)の膜厚は約10nmとし、窒化膜からなるサイドウォール部分20a〜20d(図23参照)となる窒化膜22(図4参照)の膜厚は約50nmとする。そして、このようにサイドウォール部分20a〜20dが形成された状態で、イオン注入法を用いてn型不純物およびp型不純物を半導体基板1の主表面に注入する。このようにして、n+型不純物拡散領域11a、11b(図23参照)およびp+型不純物拡散領域13a、13b(図23参照)を形成する。
【0130】
ここで、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成するためのイオン注入を行なう際に、半導体基板1の主表面およびゲート電極6a、6b上にはTEOS酸化膜21(図10参照)のみが形成された状態となっている。そのため、本発明の実施の形態3および4と比較して、不純物を注入することにより形成されるn+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bのプロファイルを正確に制御することができる。この結果、ゲート電極6a、6bの端部における不純物拡散領域のプロファイルを調整することにより、電界効果型トランジスタ38a、38bのパンチスルー耐性を向上させることができる。
【0131】
また、この不純物注入を行なう際に、ゲート電極6a、6b上にはTEOS酸化膜21のみが形成されているので、本発明の実施の形態3および4における半導体装置の製造方法と比較して、ゲート電極6a、6bへと不純物を注入する際の注入エネルギを低くすることができる。つまり、本発明の実施の形態3および4のように、窒化膜22およびTEOS酸化膜21を介してゲート電極6a、6bにイオン注入するような場合には、比較的高いエネルギでイオン注入を行なう必要があった。そして、この場合、ゲート電極6a、6bにおける注入された不純物の分布は比較的広い範囲に広がった状態となる。そして、このように注入された不純物がゲート絶縁膜5a、5bを超えてその下の半導体基板1におけるチャネル領域にまで到達する場合には、電界効果型トランジスタ38a、38bの電気的特性が劣化することになる。そのため、このような電気的特性の劣化を防止する目的で、半導体基板1にまで不純物が到達しないように、ゲート電極6a、6bの膜厚をある程度厚くする必要があった。
【0132】
しかし、図22に示したような本発明の実施の形態5における半導体装置においては、上述したようにTEOS酸化膜21のみを通過してゲート電極6a、6bへと不純物を注入すればよいので、比較的低エネルギで不純物注入を行なうことができる。このため、不純物の深さ方向における分布の広がりは、本発明の実施の形態3および4における分布の広がりよりも小さくなる。この結果、ゲート電極6a、6bの膜厚を小さくすることが可能となる。これにより、分離絶縁膜15(図22参照)の上部表面における平坦性をより向上させることができる。
【0133】
また、サイドウォール部分20a〜20dが形成された状態で、不純物の注入を行なうので、n+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bのプロファイルをより精度よく制御することができる。
【0134】
そして、上記のようにn+型不純物拡散領域11a、11bおよびp+型不純物拡散領域13a、13bを形成した後、半導体基板1の全面に窒化膜(図示せず)を堆積する。この窒化膜上にレジストパターン23a〜23d(図23参照)を形成する。このレジストパターン23a〜23dは、本発明の実施の形態4と同様に、ゲートコンタクト部以外の、分離酸化膜4が形成されている領域上には必ず形成する。次に、このレジストパターン23a〜23dをマスクとして用いて、酸化膜とのエッチング選択比の高いエッチング条件を用いて、エッチングによりこの窒化膜を部分的に除去する。次に、エッチング条件を変更し、酸化膜21を除去する。この結果、図23に示すように、分離酸化膜保護膜26a、26b、26d、35a〜35cおよびシリサイドプロテクション膜33、26cが形成される。このように、分離酸化膜4上に分離酸化膜保護膜26a、26b、26d、35a〜35cが形成されるので、本発明の実施の形態4と同様の効果を得ることができる。
【0135】
次に、レジストパターン23a〜23dを除去する。次に、本発明の実施の形態1と同様の工程を実施することにより、図24に示すように高融点金属シリサイド層8a〜8eを形成する。その後、本発明の実施の形態4と同様の工程を実施することにより、図22に示すような半導体装置を得ることができる。
【0136】
なお、本発明の実施の形態5における窒化膜やTEOS酸化膜などの膜厚や分離酸化膜4の除去膜厚(落ち込み量)などのデータは表1に示されている。
【0137】
(実施の形態6)
図25は、本発明による半導体装置の実施の形態6を示す断面模式図である。
【0138】
図25を参照して、半導体装置を説明する。
図25を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図25に示した半導体装置においては、ゲート電極6bの上部表面上にのみシリサイドプロテクション膜として作用するTEOS酸化膜27bが形成されている。そして、表1に示すように、分離酸化膜4の上部表面における除去される膜厚D(トータル落ち込み量)は4nmとなっている。この結果、本発明の実施の形態1と同様の効果を得ることができる。
【0139】
図26〜29は、図25に示した半導体装置の製造方法を説明するための断面模式図である。図26〜29を参照して、半導体装置の製造方法を説明する。
【0140】
まず、図2に示した本発明の実施の形態1における半導体装置の製造工程を実施した後、半導体基板1の主表面にゲート絶縁膜となる酸化膜とゲート電極となるポリシリコン膜とを形成する。そのポリシリコン膜上にTEOS酸化膜を堆積する。このTEOS酸化膜の膜厚は約100nmである。次に、このTEOS酸化膜上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、エッチングによりTEOS酸化膜を部分的に除去する。次に、このレジストパターンを除去する。そして、残存するTEOS酸化膜27a、27b(図26参照)をマスクとして、エッチングによりポリシリコン膜を部分的に除去する。その後、ゲート絶縁膜5a、5bとなる領域以外の絶縁膜も除去することにより、図26に示すような構造を得る。
【0141】
次に、分離酸化膜4と半導体基板1とTEOS酸化膜27a、27bとの上にTEOS酸化膜21(図27参照)を堆積する。このTEOS酸化膜21の膜厚は表1に示すように約10nmである。次に、このTEOS酸化膜21上に窒化膜(図示せず)を堆積する。この窒化膜の膜厚は表1に示すように約50nmである。そして、窒化膜をエッチバックすることにより、図27に示すように、サイドウォール部分20a〜20dを形成する。次に、TEOS酸化膜21をエッチングにより部分的に除去する。このとき、分離酸化膜4の上部表面は、膜厚A(図28参照)だけオーバーエッチングにより除去される。この除去される膜厚Aは、表1に示すように約4nmである。
【0142】
そして、n型不純物およびp型不純物を半導体基板1の所定領域にイオン注入法を用いて注入することによって、n+型不純物拡散領域11a、11bとp+型不純物拡散領域13a、13bとを形成する。
【0143】
次に、図28に示すように、レジストパターン28を半導体基板1の主表面上に形成する。このレジストパターン28は、電界効果型トランジスタ38a(図25参照)が存在する領域が露出するように形成されている。そして、このレジストパターン28をマスクとして、TEOS酸化膜27aをエッチングにより除去する。その後、レジストパターン28を除去する。そして、本発明の実施の形態1と同様の方法を用いることにより、図29に示すように、高融点金属シリサイド層8a〜8eを形成する。この後、本発明の実施の形態1と同様の工程を実施することにより、図25に示す半導体装置を得ることができる。
【0144】
ここで、分離酸化膜4は、TEOS酸化膜21を除去する際のオーバーエッチングのみを受けることになる。そして、このときの、表1に示すように、分離酸化膜4が除去される膜厚A(図28参照)は約4nmである。このため、本発明の実施の形態1における半導体装置と同様の効果を得ることができる。
【0145】
また、シリサイドプロテクション膜として作用するTEOS酸化膜27bを、ゲート電極6a、6bを形成する際に同時に形成しているので、ゲート電極6bがシリサイド化されることを確実に防止できる。この結果、ゲート電極6bを形成するポリシリコンは高融点金属シリサイド層よりも大きな電気抵抗を示すことから、ゲート電極6bを高抵抗層として利用することが可能となる。
【0146】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0147】
1 基板、2 p型ウェル、3 n型ウェル、4 分離酸化膜、5,5a,5b ゲート絶縁膜、6,6a,6b ゲート電極、7a〜7d サイドウォール、8a〜8e 高融点金属シリサイド層、9,33,34 シリサイドプロテクション膜、10a,10b n-型不純物拡散領域、11a,11b n+型不純物拡散領域、12a,12b p-型不純物拡散領域、13a,13b p+型不純物拡散領域、14 層間窒化膜、15 層間絶縁膜、16 金属電極、29,37 開口部、30 配線、17,18,21,27a,27b TEOS酸化膜、19,23,28,23a〜23d レジストパターン、22,26 窒化膜、20a〜20d 窒化膜からなるサイドウォール部分、31a〜31d 酸化膜からなるサイドウォール部分、32a〜32d サイドウォール、35a〜35c,36a〜36c 分離酸化膜保護膜、38a,38b 電界効果型トランジスタ、39 ゲートコンタクト部。
【特許請求の範囲】
【請求項1】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように形成された分離絶縁膜と、
前記素子形成領域において形成された第1および第2の電界効果型トランジスタとを備え、
前記第1および第2の電界効果型トランジスタは、
前記分離絶縁膜に隣接するように、前記半導体基板の主表面に形成された第2導電型領域と、
前記半導体基板の主表面上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された下層サイドウォール膜と、
前記下層サイドウォール膜上に形成され、前記下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜と、
前記第2導電型領域上に形成された高融点金属シリサイド層とを含み、
前記分離絶縁膜の上部表面は、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置する、半導体装置。
【請求項2】
前記第1の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含む、請求項1に記載の半導体装置。
【請求項3】
前記第1の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含み、
前記第2の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含まない、請求項1に記載の半導体装置。
【請求項4】
前記下層サイドウォール膜は、前記半導体基板の主表面上において前記上層サイドウォール膜より外方に向かって、前記第2導電型領域上における前記高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されている、請求項3に記載の半導体装置。
【請求項5】
前記上層サイドウォール膜と前記下層サイドウォール膜とは、前記第2の電界効果型トランジスタのゲート電極の上部表面上から、前記第2導電型領域上における前記高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されている、請求項3に記載の半導体装置。
【請求項6】
前記分離絶縁膜を覆うように、前記第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備える、請求項4または5に記載の半導体装置。
【請求項7】
前記第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備える、請求項3に記載の半導体装置。
【請求項8】
前記分離絶縁膜は、トレンチ型の分離絶縁膜である、請求項1〜7のいずれか1項に記載の半導体装置。
【請求項9】
前記上層サイドウォール膜はシリコン窒化膜を含み、
前記下層サイドウォール膜はシリコン酸化膜を含む、請求項1〜8のいずれか1項に記載の半導体装置。
【請求項10】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
前記半導体基板上に第1および第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極と前記分離絶縁膜との上に、第1の被覆膜を形成する工程と、
前記第1の被覆膜上に、前記第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する工程と、
異方性エッチングにより前記分離絶縁膜上の前記第2の被覆膜を除去するとともに、前記第1および第2のゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する工程と、
前記分離絶縁膜の上部表面が、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置するように、エッチングにより前記分離絶縁膜上の前記第1の被覆膜を除去するとともに、前記第1および第2のゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する工程と、
前記素子形成領域において、前記第1および第2のゲート電極と前記上層サイドウォールと前記下層サイドウォールに対して自己整合的に、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第2導電型領域を形成する工程と、
前記第2導電型領域上に高融点金属シリサイド層を形成する工程とを備える、半導体装置の製造方法。
【請求項11】
前記第1のゲート電極上に高融点金属シリサイド層を形成する工程をさらに備える、請求項10に記載の半導体装置の製造方法。
【請求項12】
前記下層サイドウォール膜を形成した後、前記第1および第2のゲート電極と前記分離絶縁膜との上に第3の被覆膜を形成する工程と、
前記分離絶縁膜の上部表面が、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置するように、前記第1のゲート電極上および前記分離絶縁膜上の前記第3の被覆膜を除去することにより、前記第2のゲート電極上に前記第3の被覆膜からなる第4の被覆膜を形成する工程とを備え、
前記第4の被覆膜は、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられる、請求項10に記載の半導体装置の製造方法。
【請求項13】
前記下層サイドウォール膜を形成する工程は、前記半導体基板の主表面上において前記上層サイドウォール膜より外方に向かって延在するように前記下層サイドウォール膜を形成することを含み、
前記下層サイドウォール膜を、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる、請求項10に記載の半導体装置の製造方法。
【請求項14】
前記上層サイドウォール膜を形成する工程は、前記第2のゲート電極の上部表面上にまで延在するように前記上層サイドウォール膜を形成することを含み、
前記上層サイドウォール膜と前記下層サイドウォール膜とを、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる、請求項13に記載の半導体装置の製造方法。
【請求項15】
前記第2のゲート電極を形成する工程は、
前記半導体基板上に導電体膜を形成する工程と、
前記導電体膜上に、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、
前記導電体膜と前記ゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含む、請求項10に記載の半導体装置の製造方法。
【請求項16】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
前記素子形成領域において、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第2導電型領域を形成する工程と、
前記半導体基板上に第1および第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極と前記分離絶縁膜との上に、第1の被覆膜を形成する工程と、
前記第1の被覆膜上に第2の被覆膜を形成する工程と、
異方性エッチングにより前記第1および第2の被覆膜の一部を除去する事により、前記第2導電型領域の表面を露出させ、かつ、前記第2のゲート電極上と前記分離絶縁膜上とに前記第1および第2の被覆膜を残存させる工程と、
前記第2のゲート電極と前記分離絶縁膜との上に前記第1および第2の被覆膜が残存した状態で、前記第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する工程とを備える、半導体装置の製造方法。
【請求項17】
前記第1および第2のゲート電極の側面上に、サイドウォール膜を形成する工程を備える、請求項16に記載の半導体装置の製造方法。
【請求項1】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように形成された分離絶縁膜と、
前記素子形成領域において形成された第1および第2の電界効果型トランジスタとを備え、
前記第1および第2の電界効果型トランジスタは、
前記分離絶縁膜に隣接するように、前記半導体基板の主表面に形成された第2導電型領域と、
前記半導体基板の主表面上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された下層サイドウォール膜と、
前記下層サイドウォール膜上に形成され、前記下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜と、
前記第2導電型領域上に形成された高融点金属シリサイド層とを含み、
前記分離絶縁膜の上部表面は、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置する、半導体装置。
【請求項2】
前記第1の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含む、請求項1に記載の半導体装置。
【請求項3】
前記第1の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含み、
前記第2の電界効果型トランジスタは、
前記ゲート電極上に形成された高融点金属シリサイド層を含まない、請求項1に記載の半導体装置。
【請求項4】
前記下層サイドウォール膜は、前記半導体基板の主表面上において前記上層サイドウォール膜より外方に向かって、前記第2導電型領域上における前記高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されている、請求項3に記載の半導体装置。
【請求項5】
前記上層サイドウォール膜と前記下層サイドウォール膜とは、前記第2の電界効果型トランジスタのゲート電極の上部表面上から、前記第2導電型領域上における前記高融点金属シリサイド層が形成された領域に隣接する領域にまで延在するように形成されている、請求項3に記載の半導体装置。
【請求項6】
前記分離絶縁膜を覆うように、前記第2の電界効果型トランジスタの下層サイドウォール膜と同一層レベルに形成された被覆膜をさらに備える、請求項4または5に記載の半導体装置。
【請求項7】
前記第2の電界効果型トランジスタのゲート電極の上部表面上にのみ形成されたゲート電極被覆膜を備える、請求項3に記載の半導体装置。
【請求項8】
前記分離絶縁膜は、トレンチ型の分離絶縁膜である、請求項1〜7のいずれか1項に記載の半導体装置。
【請求項9】
前記上層サイドウォール膜はシリコン窒化膜を含み、
前記下層サイドウォール膜はシリコン酸化膜を含む、請求項1〜8のいずれか1項に記載の半導体装置。
【請求項10】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
前記半導体基板上に第1および第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極と前記分離絶縁膜との上に、第1の被覆膜を形成する工程と、
前記第1の被覆膜上に、前記第1の被覆膜とは異なる材料を含む第2の被覆膜を形成する工程と、
異方性エッチングにより前記分離絶縁膜上の前記第2の被覆膜を除去するとともに、前記第1および第2のゲート電極の側面上に第2の被覆膜からなる上層サイドウォール膜を形成する工程と、
前記分離絶縁膜の上部表面が、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置するように、エッチングにより前記分離絶縁膜上の前記第1の被覆膜を除去するとともに、前記第1および第2のゲート電極の側面上に第1の被覆膜からなる下層サイドウォール膜を形成する工程と、
前記素子形成領域において、前記第1および第2のゲート電極と前記上層サイドウォールと前記下層サイドウォールに対して自己整合的に、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第2導電型領域を形成する工程と、
前記第2導電型領域上に高融点金属シリサイド層を形成する工程とを備える、半導体装置の製造方法。
【請求項11】
前記第1のゲート電極上に高融点金属シリサイド層を形成する工程をさらに備える、請求項10に記載の半導体装置の製造方法。
【請求項12】
前記下層サイドウォール膜を形成した後、前記第1および第2のゲート電極と前記分離絶縁膜との上に第3の被覆膜を形成する工程と、
前記分離絶縁膜の上部表面が、前記第1導電型領域と前記第2導電型領域との接合界面よりも上に位置するように、前記第1のゲート電極上および前記分離絶縁膜上の前記第3の被覆膜を除去することにより、前記第2のゲート電極上に前記第3の被覆膜からなる第4の被覆膜を形成する工程とを備え、
前記第4の被覆膜は、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられる、請求項10に記載の半導体装置の製造方法。
【請求項13】
前記下層サイドウォール膜を形成する工程は、前記半導体基板の主表面上において前記上層サイドウォール膜より外方に向かって延在するように前記下層サイドウォール膜を形成することを含み、
前記下層サイドウォール膜を、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる、請求項10に記載の半導体装置の製造方法。
【請求項14】
前記上層サイドウォール膜を形成する工程は、前記第2のゲート電極の上部表面上にまで延在するように前記上層サイドウォール膜を形成することを含み、
前記上層サイドウォール膜と前記下層サイドウォール膜とを、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる、請求項13に記載の半導体装置の製造方法。
【請求項15】
前記第2のゲート電極を形成する工程は、
前記半導体基板上に導電体膜を形成する工程と、
前記導電体膜上に、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いるゲート被覆膜を形成する工程と、
前記導電体膜と前記ゲート被覆膜とをエッチングにより部分的に除去することにより、ゲート電極とシリサイドプロテクション膜とを形成する工程とを含む、請求項10に記載の半導体装置の製造方法。
【請求項16】
第1導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
前記素子形成領域において、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第2導電型領域を形成する工程と、
前記半導体基板上に第1および第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極と前記分離絶縁膜との上に、第1の被覆膜を形成する工程と、
前記第1の被覆膜上に第2の被覆膜を形成する工程と、
異方性エッチングにより前記第1および第2の被覆膜の一部を除去する事により、前記第2導電型領域の表面を露出させ、かつ、前記第2のゲート電極上と前記分離絶縁膜上とに前記第1および第2の被覆膜を残存させる工程と、
前記第2のゲート電極と前記分離絶縁膜との上に前記第1および第2の被覆膜が残存した状態で、前記第2導電型領域の露出した表面上に高融点金属シリサイド層を形成する工程とを備える、半導体装置の製造方法。
【請求項17】
前記第1および第2のゲート電極の側面上に、サイドウォール膜を形成する工程を備える、請求項16に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図2】
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【図9】
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【図13】
【図14】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【公開番号】特開2010−109381(P2010−109381A)
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願番号】特願2009−298390(P2009−298390)
【出願日】平成21年12月28日(2009.12.28)
【分割の表示】特願平11−123899の分割
【原出願日】平成11年4月30日(1999.4.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願日】平成21年12月28日(2009.12.28)
【分割の表示】特願平11−123899の分割
【原出願日】平成11年4月30日(1999.4.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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