半導体装置及びその製造方法
【課題】ヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減できる半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板１１上に３層の配線１６，２４，３１を備える。最上層の第３層配線３１の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）３２と、素子形成領域４１で、第３層配線３１間のＨＤＰ膜３２上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜３３と、ＨＤＰ膜３２及びシリコン酸化膜３３上を覆って形成されたパッシベーション膜３４とを備える。
【解決手段】半導体装置１０は、半導体基板１１上に３層の配線１６，２４，３１を備える。最上層の第３層配線３１の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）３２と、素子形成領域４１で、第３層配線３１間のＨＤＰ膜３２上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜３３と、ＨＤＰ膜３２及びシリコン酸化膜３３上を覆って形成されたパッシベーション膜３４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、レーザ切断方式のヒューズを備える半導体装置及びその製造方法に特に好適に適用される技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置では、アクセス時間の短縮を図るため、上層配線における電源線や信号線などが導電率の高いアルミ配線層で構成され、且つ、その配線層の厚みが益々増大している。一般に、ＤＲＡＭ装置では、メモリセルの初期不良に対応するために、冗長メモリセルを付加する例が増えており、この冗長メモリセルを制御するため、アルミ配線層の一部にヒューズを挿入している。ヒューズは、メモリセルの機能テストが完了した後に、その試験結果に従って一部がレーザによって切断される。図５は、従来のＤＲＡＭ装置の配線層の一部を示している。
【０００３】
半導体装置５０は、メモリセルが形成される素子形成領域４１と、ヒューズが形成されるヒューズ形成領域４２とを備える。素子形成領域４１では、半導体基板１１上に、少なくとも３層の層間絶縁膜１２，１８，２５、及び、３層の配線１６，２４，３１が交互に形成されており、各配線１６，２４，３１の間はプラグ２０，２７で接続されている。配線１６，２４，３１は何れも、順次に積層された、バリアメタル層１３，２１，２８、アルミニウムから成る金属層１４，２２，２９、及び、反射防止層１５，２３，３０から構成されている。また、厚く形成することによって、低い抵抗値を有する配線が実現される。配線３１は、例えば１．６μｍの厚みを有する。
【０００４】
最上層の配線３１及び層間絶縁膜２５上には、高い耐水性能を有するパッシベーション膜３４が成膜され、半導体装置５０内部への水分の浸入を防止することによって、配線１６，２４，３１の腐蝕を防止している。また、パッシベーション膜３４上には、塗布及び熱処理により、厚い有機絶縁膜３５が形成され、半導体装置５０を保護している。
【０００５】
ヒューズ形成領域４２にはヒューズ１７が形成されており、ヒューズ１７は、例えば配線１６と同層に形成される。半導体装置５０の製造プロセスでは、有機絶縁膜３５の形成に後続して、配線３１の電極パッド部分を露出させるエッチングを行う。このエッチングの際に、レーザを用いたヒューズ１７の切断を容易とするために、ヒューズ１７上の有機絶縁膜３５、パッシベーション膜３４、層間絶縁膜２５、及び、層間絶縁膜１８の上部を除去し、ヒューズ切断孔３６を形成する。ヒューズ切断孔３６の深さは、ヒューズ１７の切断が確実に行われるように、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１が所定値になるように制御する。
【０００６】
アルミニウムで形成された配線及びヒューズを備える半導体装置については、例えば特許文献１に記載されている。
【特許文献１】特開２００４−１３４６４０号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体装置５０では、近年、電源線や信号線を構成する最上層配線３１の厚みの増大に伴い、パッシベーション膜３４の耐水性能が低下し、配線が腐蝕する問題が生じている。これは、配線３１の厚みの増大に伴い、熱処理に際し、符号５１に示す配線３１の底部近傍で、パッシベーション膜３４に大きな応力が生じ、クラックが発生し易くなっていることにより生じている。また、配線３１の厚みの増大に伴って、パッシベーション膜３４のカバレッジ性が低下したことも原因となっている。パッシベーション膜３４の耐水性能の低下によって、耐湿性試験等に際して水分がパッシベーション膜３４の内部に浸入していたものである。
【０００８】
上記問題に対して、例えばパッシベーション膜３４の厚みを大きくする対策が考えられる。しかしながら、レーザ切断方式のヒューズを備える半導体装置では、パッシベーション膜３４の厚みを大きくすることにより、ヒューズ１７上に形成される絶縁膜１８，２５，３４のトータル膜厚のばらつきが大きくなる。これによって、エッチング後にヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１に大きなばらつきが生じ、一部のヒューズ１７が切断されない問題が発生する。ヒューズ切断孔３６を形成するエッチングのエッチングレートを低下させれば、上記厚みＤ１のばらつきを低減させることが出来るが、スループットの低下が避けられない。
【０００９】
従って、ヒューズ１７の切断不良を防止しつつ配線の腐蝕を抑制するには、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線３１の厚みに起因する段差を効果的に低減できる製造方法が要望される。本発明は、上記に鑑み、ヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体基板上に複数層の配線を備える半導体装置において、
最上層の配線の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）と、前記最上層の配線の少なくとも間隙部分を覆って前記ＨＤＰ膜上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜と、該シリコン酸化膜及び前記ＨＤＰ膜を覆って形成されたパッシベーション膜とを備えることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板の上部に複数層の配線及び層間絶縁膜を形成する工程と、
前記複数層の配線のうち最上層の配線の側壁上に縁部を有する絶縁膜を、高密度プラズマＣＶＤ法で形成する工程と、
前記最上層の配線の側壁上に縁部を有する絶縁膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をエッチングし、少なくとも前記最上層の配線間の間隙に前記シリコン酸化膜を残す工程と、
前記残されたシリコン酸化膜及び前記絶縁膜を覆ってパッシベーション膜を形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及び本発明方法で製造される半導体装置では、改質されたＳＯＧ膜から成るシリコン酸化膜の形成に先立ってＨＤＰ膜を形成することによって、ヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減する。改質されたＳＯＧ膜から成るシリコン酸化膜は、塗布されたＳＯＧ膜の膜質を改質する熱処理によって形成されるが、ＨＤＰ膜を形成しないで、最上層の配線を覆うバリア層を介してＳＯＧ膜を塗布すると、ＳＯＧ膜の厚みの増大に伴って、最上層の配線の底部近傍に塗布されたＳＯＧ膜の部分が、熱処理後に充分に改質されない問題が生じる。充分に改質されないＳＯＧ膜は、水分を吸収し易く、配線の腐蝕を生じるおそれがある。ＳＯＧ膜が充分に改質されない要因の１つとして、最上層の配線の側面と層間絶縁膜の表面とが成す角度が小さいために生じることが知られている。
【００１３】
本発明に係る半導体装置の製造方法では、シリコン酸化膜の形成に先立って形成したＨＤＰ膜は、壁面に大きなテーパ角で形成されるので、最上層の配線の側部に形成されたＨＤＰ膜の側面と、層間絶縁膜の表面に平行なＨＤＰ膜の表面とが成す角度を、最上層の配線の側面と層間絶縁膜の表面とが成す角度よりも大きく出来る。これによって、最上層の配線の底部近傍に塗布されたＳＯＧ膜の部分を、熱処理後に充分に改質できると共に、後の熱処理工程で薄いバリア層に生じる応力を緩和することが可能となる。
【００１４】
また、ＳＯＧ膜を改質する熱処理を経た後に、最上層の配線のパターンが密集した領域ほど、また、最上層の配線に近いほどシリコン酸化膜を厚く形成できる。従って、レーザ切断用のヒューズを備える半導体装置では、最上層の配線が形成されていないヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減できる。なお、本発明で「テーパ角」とは、配線やＨＤＰ膜の側面と、半導体基板表面の垂線とが成す角を言う。
【００１５】
本発明の半導体装置では、前記ＨＤＰ膜が、酸化シリコンを含んでもよい。本発明の半導体装置では好適には、前記パッシベーション膜上に更に有機絶縁膜が形成されてもよい。有機絶縁膜により、半導体装置を保護できる。前記有機絶縁膜は、例えばポリイミド膜とすることが出来る。
【００１６】
本発明の半導体装置では好適には、前記パッシベーション膜がＳｉＯＮ又はＳｉＮを含む。パッシベーション膜が高い耐水性能を有することによって、半導体装置内部への水分の浸入を効果的に抑制し、配線の腐蝕を抑制できる。
【００１７】
本発明の半導体装置では、少なくとも１層の前記配線と同層に形成されたヒューズを備え、該ヒューズの上部では、前記シリコン酸化膜の少なくとも一部が除去されていてもよい。ヒューズの上部には最上層の配線が配設されないので、ヒューズ上の絶縁膜の厚みの増大を抑制できる。これによって、ヒューズ上に残存する絶縁膜の厚みのばらつきを抑制し、ヒューズの切断不良を抑制できる。
【００１８】
本発明の半導体装置では、前記ヒューズはアルミニウムを含んでもよい。また、前記複数層の配線の少なくとも一部は、アルミニウムを含んでもよい。アルミニウムを含んだ配線を厚く形成することによって、低い抵抗値を有する配線を実現できる。
【００１９】
本発明に係る半導体装置の製造方法によれば、シリコン酸化膜をエッチングし、少なくとも最上層の配線間の間隙にシリコン酸化膜を残す工程を有することによって、最上層の配線の近傍に厚いシリコン酸化膜を残存させつつ、最上層の配線のパターンがまばらな領域のシリコン酸化膜を除去することが出来る。本発明に係る半導体装置の製造方法の好適な実施態様では、前記シリコン酸化膜を形成する工程は、ＳＯＧ膜を塗布する工程と、該ＳＯＧ膜を熱処理によって改質してシリコン酸化膜にする工程とを有する。
【００２０】
本発明に係る半導体装置の製造方法では、前記複数層の配線の何れかの層の配線と同層にヒューズを形成する工程を更に有してもよい。この場合、好適には、前記シリコン酸化膜のエッチングでは、前記ヒューズの上部に形成されたシリコン酸化膜を除去して前記最上層の配線の側壁上に縁部を有する絶縁膜を露出させる。これにより、ヒューズ上の絶縁膜の厚みの増加を効果的に抑制できる。
【００２１】
本発明に係る半導体装置の製造方法では、シリコン酸化膜のエッチング工程に後続し、且つパッシベーション膜の形成工程に先立って、残されたシリコン酸化膜及び絶縁膜上にシリコン酸化膜を形成する工程と、シリコン酸化膜をエッチングし、少なくとも最上層の配線間の間隙にシリコン酸化膜を残す工程とを少なくとも１回繰り返すことも好ましい。最上層の配線のパターンがまばらな領域で絶縁膜の厚みの増加を抑制しつつ、最上層の配線の近傍にシリコン酸化膜を更に堆積し、最上層の配線による段差をより効果的に低減できる。
【発明を実施するための最良の形態】
【００２２】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、冗長メモリセルが付加されたＤＲＡＭ装置であって、図中には、メモリセルが形成される素子形成領域４１、及び、冗長メモリセルを制御するための、レーザ切断用のヒューズが形成されるヒューズ形成領域４２の構成がそれぞれ示されている。
【００２３】
半導体装置１０は、ｐ型シリコンから成る半導体基板１１を備え、半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２は、例えばＳｉＯ２膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、又は、ＢＰＳＧ（Borophospho Silicate Glass）から成り、４３００ｎｍ〜４８００ｎｍ程度の厚みを有する。層間絶縁膜１２は、半導体基板１１や、半導体基板１１の上部に形成されたワード線、ビット線などの相互間を分離する目的で形成され、例えば３層以上の絶縁膜から構成されている。
【００２４】
層間絶縁膜１２上には、素子形成領域４１に第１層配線１６が、ヒューズ形成領域４２にヒューズ１７がそれぞれ形成されている。第１層配線１６及びヒューズ１７はそれぞれ所定のパターンで形成され、何れも順次に積層された、バリアメタル層１３、金属層１４、及び、反射防止層１５から成る。バリアメタル層１３は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層１４及び反射防止層１５はそれぞれ、厚みが２７０ｎｍ程度のアルミニウム層、及び、厚みが５０ｎｍ程度のＴｉＮ膜から成る。
【００２５】
層間絶縁膜１２、第１層配線１６、及び、ヒューズ１７を覆って、９００ｎｍ程度の厚みを有する層間絶縁膜１８が形成されている。層間絶縁膜１８の上面と第１層配線１６との間隔は約６００ｎｍである。層間絶縁膜１８を貫通して、第１層配線１６に達する第１スルーホール１９が形成され、第１スルーホール１９の内部を埋め込んで、第１プラグ２０が形成されている。第１プラグ２０は、第１スルーホール１９内の表面に形成された、厚みが５０ｎｍ程度のＴｉＮ層（図示なし）、及び、ＴｉＮ層を介して第１スルーホール１９の内部に充填されたブランケットタングステン（図示なし）とから成る。
【００２６】
層間絶縁膜１８上には、第１プラグ２０に接続して、素子形成領域４１に第２層配線２４が形成されている。第２層配線２４は所定のパターンで形成され、順次に積層された、バリアメタル層２１、金属層２２、及び、反射防止層２３から成る。バリアメタル層２１は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層２２及び反射防止層２３はそれぞれ、厚みが６００ｎｍ程度のアルミニウム層、及び、厚みが２５ｎｍ程度のＴｉＮ膜から成る。
【００２７】
層間絶縁膜１８及び第２層配線２４を覆って、層間絶縁膜２５が形成されている。層間絶縁膜２５を貫通して、第２層配線２４に達する第２スルーホール２６が形成され、第２スルーホール２６の内部を埋め込んで、第２プラグ２７が形成されている。第２プラグ２７は、第２スルーホール２６内の表面に形成された、厚みが５０ｎｍ程度のＴｉＮ層（図示なし）、及び、ＴｉＮ層を介して第２スルーホール２６の内部に充填されたブランケットタングステン（図示なし）とから成る。
【００２８】
層間絶縁膜２５上には、第２プラグ２７に接続して素子形成領域４１に、最上層の配線を構成する第３層配線３１が形成されている。第３層配線３１は所定のパターンで形成され、順次に積層された、バリアメタル層２８、金属層２９、及び、反射防止層３０から成る。バリアメタル層２８は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層２９及び反射防止層３０はそれぞれ、厚みが１．６μｍ程度のアルミニウム層、及び、厚みが２５ｎｍ程度のＴｉＮ膜から成る。第１層配線１６、第２層配線２４、及び、第３層配線３１の側面はそれぞれ、半導体基板１１又は層間絶縁膜１２，１８，２５の表面に対して略垂直に形成され、小さなテーパ角を有する。
【００２９】
層間絶縁膜２５の表面、及び、第３層配線３１の側面及び上面には、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：High Density Plasma Chemical Vapor Deposition）法で形成された、３００ｎｍ程度の厚みを有する絶縁膜（ＨＤＰ膜）３２が形成されている。ＨＤＰ膜は、壁面に大きなテーパ角で形成される特性を有し、ＨＤＰ膜３２は、第３層配線３１の側部で例えば４５°のテーパ角で形成される。第３層配線３１上に形成されたＨＤＰ膜３２は、エッチバックによって、他の部分に比して厚みが低減されると共に、断面が三角形になるように形成されている。
【００３０】
素子形成領域４１では、ＨＤＰ膜３２上に、改質されたＳＯＧ膜から成るシリコン酸化膜３３が形成されている。シリコン酸化膜３３は、第３層配線３１のパターンが密集した領域ほど、また、第３層配線３１に近くなるほど大きな厚みで形成されている。ヒューズ形成領域４２では、シリコン酸化膜３３は、薄く形成された後にエッチバックで除去されている。シリコン酸化膜３３は、厚みが最も大きな第３層配線３１の近傍で、３００ｎｍ程度の厚みを有する。従って、第３層配線３１による段差、即ち、第３層配線３１上に形成されたＨＤＰ膜３２の上端と、第３層配線３１の側部に形成されたシリコン酸化膜３３の頂部との距離Ｄ３は、１．１〜１．２μｍ程度である。
【００３１】
シリコン酸化膜３３及びＨＤＰ膜３２を覆って、５００ｎｍ程度の厚みを有するパッシベーション膜（カバー膜）３４が成膜されている。パッシベーション膜３４を覆って全面に、ポリイミドから成る有機絶縁膜３５が形成されている。有機絶縁膜３５の表面は略平坦に形成されている。
【００３２】
素子形成領域４１の一部の領域では、有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、及び、反射防止層３０が除去され、金属層２９が露出している。露出した金属層２９の部分は、組立用のボンディングパッドを構成する。ヒューズ形成領域４２では、ヒューズ１７上の有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、層間絶縁膜２５、及び、層間絶縁膜１８の上部が除去され、ヒューズ切断孔３６が形成されている。ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１は、レーザを用いた切断が可能な所定の値に設定される。
【００３３】
本実施形態の半導体装置１０では、第３層配線３１とシリコン酸化膜３３との間にＨＤＰ膜３２が介在する。ＨＤＰ膜３２の特徴として、壁面に大きなテーパ角で形成されるので、第３層配線３１の側部に形成されたＨＤＰ膜３２の側面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きく出来る。これによって、第３層配線３１の底部近傍に形成されたシリコン酸化膜の部分５３が、改質不足によって水分を吸収し易い膜質となることを抑制できる。
【００３４】
また、シリコン酸化膜３３が、ヒューズ形成領域４２では、薄く形成された後にエッチバックで除去されており、第３層配線３１の近傍で厚く形成されている。これによって、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。
【００３５】
図２〜４は、半導体装置１０を製造する各製造段階を順次に示す断面図である。先ず、ｐ型シリコンから成る半導体基板１１上に、層間絶縁膜１２を成膜する。次いで、バリアメタル層１３、金属層１４、及び、反射防止層１５を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１に第１層配線１６を、ヒューズ形成領域４２にヒューズ１７をそれぞれ形成する。
【００３６】
次いで、ＨＤＰ−ＣＶＤ法を用いて、絶縁膜を１μｍ程度の厚みで成膜する。ＨＤＰ−ＣＶＤ法を用いた成膜によって、隣接する配線の間を確実に埋め込むことが出来る。引き続き、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、絶縁膜の表面を平坦化する。次いで、プラズマＣＶＤ法等を用いて、絶縁膜上に厚みが３００ｎｍ程度のＳｉＯ２膜を成膜することによって、層間絶縁膜１８を形成する。
【００３７】
引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、層間絶縁膜１８を貫通し、第１層配線１６に達する第１スルーホール１９を開孔する。第１スルーホール１９の内部を含め全面に、厚みが５０ｎｍ程度のＴｉＮ層、及び、厚みが３００ｎｍ程度のブランケットタングステン層を順次に成膜した後、ＣＭＰ法を用いて、層間絶縁膜１８上に堆積したＴｉＮ層及びブランケットタングステン層を除去する。これによって、第１スルーホール１９の内部に第１プラグ２０を形成する（図２）。
【００３８】
次いで、バリアメタル層２１、金属層２２、及び、反射防止層２３を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１に第２層配線２４を形成する。層間絶縁膜１８の形成と同様に、ＨＤＰ−ＣＶＤ法等を用いて、絶縁膜を１．４μｍ程度の厚みで成膜した後、ＣＭＰ法を用いて、絶縁膜の表面を平坦化する。次いで、プラズマＣＶＤ法等を用いて、絶縁膜上に厚みが３００ｎｍ程度のＳｉＯ２膜を成膜することによって、層間絶縁膜２５を形成する。
【００３９】
引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、層間絶縁膜２５を貫通し、第２層配線２４に達する第２スルーホール２６を開孔する。第２スルーホール２６の内部を含め全面に、厚みが５０ｎｍ程度のＴｉＮ層、及び、厚みが３００ｎｍ程度のブランケットタングステン層を順次に成膜した後、ＣＭＰ技術を用いて、層間絶縁膜２５上に堆積したＴｉＮ層及びブランケットタングステン層を除去する。これによって、第２スルーホール２６の内部に第２プラグ２７を形成する（図３）。なお、層間絶縁膜１８，２５上に堆積したＴｉＮ層及びブランケットタングステン層の除去に際しては、異方性を有するドライエッチングによるエッチバックを行ってもよい。
【００４０】
次いで、バリアメタル層２８、金属層２９、及び、反射防止層３０を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１で第３層配線３１を形成する。この製造段階で、第３層配線３１による段差、即ち、第３層配線３１の上面と層間絶縁膜２５の上面との距離Ｄ４は、１．６μｍ程度である。
【００４１】
次いで、ＨＤＰ−ＣＶＤ法を用いてＨＤＰ膜３２を３００ｎｍ程度の厚みで成膜する。ＨＤＰ膜３２は、第３層配線３１の側部で大きなテーパ角で形成される。従って、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５に平行なＨＤＰ膜３２の表面とが成す角度が、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きくなる。
【００４２】
引き続き、ウエハ全面にＳＯＧ膜を４００ｎｍ程度の厚みに塗布する。次いで、ＳＯＧ膜の改質を目的として、例えば４００℃で１０分程度の熱処理（ベーク処理）を行い、ＳＯＧ膜をシリコン酸化膜に変える。熱処理に際して、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５に平行なＨＤＰ膜３２の表面とが成す角度が充分に大きいため、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できる。
【００４３】
また、塗布によって形成されたＳＯＧ膜は一般に、熱処理に際して、配線パターンが密集した領域ほど、また、配線に近いほど厚く形成される。従って、改質されたＳＯＧ膜から成るシリコン酸化膜３３は、第３層配線３１の近傍では厚く、第３層配線３１が形成されていないヒューズ１７上では薄く形成される。シリコン酸化膜３３は、第３層配線３１の近傍で例えば４００ｎｍ程度、ヒューズ１７上で例えば１００ｎｍ程度の厚みに形成される（図４）。
【００４４】
引き続き、異方性エッチングによって、ヒューズ形成領域４２に形成されたシリコン酸化膜３３が完全に除去される程度に、シリコン酸化膜３３をエッチバックする。第３層配線３１上に形成されたＨＤＰ膜３２は、異方性エッチングによって、他の部分に比して厚みが低減されると共に、断面が三角形になるように形成される。この製造段階で、第３層配線３１による段差、即ち、第３層配線３１上に形成されたＨＤＰ膜３２の上端と、第３層配線３１の側部に形成されたシリコン酸化膜３３の頂部との距離Ｄ３は、例えば１．１〜１．２μｍ程度にまで低減される。ヒューズ形成領域４２では、層間絶縁膜２５上にＨＤＰ膜３２のみが残留する。
【００４５】
次いで、プラズマＣＶＤ法によって、厚みが５００ｎｍ程度のパッシベーション膜３４を全面に成膜する。パッシベーション膜３４には、例えばＳｉＯＮやＳｉＮを用いる。引き続き、全面にポリイミドから成る有機絶縁膜３５を塗布し、熱処理を行うことによって硬化させる。この熱処理は、例えばＮ２雰囲気中で３２０℃とし、３０分間放置する条件で行う。
【００４６】
次いで、公知のホトリソグラフィ技術及びエッチング技術を用いて、素子形成領域４１の一部の領域で、有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、及び、反射防止層３０を除去することによって、第３層配線３１の一部を露出させ、図示しない組立用のボンディングパッドを形成する。この際に、ヒューズ形成領域４２では、ヒューズ１７上に残存させる絶縁膜の厚みＤ１が所定の値になるようにエッチング深さＤ２を調節してエッチングを行い、ヒューズ切断孔３６を形成する。これによって、図１に示した半導体装置１０を完成する。
【００４７】
本実施形態に係る半導体装置の製造方法によれば、シリコン酸化膜３３の形成に先立って、ＨＤＰ膜３２を形成する。ＨＤＰ膜３２の特徴として、配線の壁面に大きなテーパ角で形成されるので、第３層配線３１の側部に形成されたＨＤＰ膜３２の側面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きく出来る。これによって、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できる。
【００４８】
また、改質されたＳＯＧ膜から成るシリコン酸化膜３３を形成することによって、第３層配線３１のパターンが密集した領域ほど、また、第３層配線３１に近いほど厚く形成できる。従って、第３層配線３１が形成されていないヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。更に、ヒューズ形成領域４２に形成されたシリコン酸化膜３３が完全に除去される程度に、シリコン酸化膜３３をエッチバックすることによって、第３層配線３１の近傍に比較的に厚いシリコン酸化膜３３を残存させたまま、ヒューズ１７上のシリコン酸化膜３３を除去できる。
【００４９】
上記によって、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。従って、第３層配線３１を被覆するパッシベーション膜３４のカバレッジ性を向上させると共に、パッシベーション膜３４のクラックの発生を抑制し、配線の腐蝕を抑制できる。また、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１のばらつきを抑制し、ヒューズ１７の切断不良を抑制できる。
【００５０】
なお、上記実施形態では、図４に示したシリコン酸化膜３３のエッチバックに後続して、シリコン酸化膜３３の形成及びエッチバックを繰返し行ってもよい。この場合、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１の近傍にシリコン酸化膜３３を更に堆積し、第３層配線３１による段差をより効果的に低減できる。
【００５１】
また、上記実施形態では、第１層配線１６と同層に形成されたヒューズ１７について示したが、ヒューズが、第２層配線２４と同層に形成された場合であっても、本発明を適用できる。
【００５２】
図６は、比較例１に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わない。この例では、シリコン酸化膜３３を形成しないので、パッシベーション膜３４のクラックを充分に防止するには、ＨＤＰ膜３２を上記実施形態よりも充分に大きな厚みで成膜する必要がある。
【００５３】
しかし、ＨＤＰ膜３２の厚みが増大すると、ヒューズ１７上に形成される絶縁膜の膜厚が増大することによって、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１に大きなばらつきが生じる。これによって、一部のヒューズ１７が切断されないおそれがある。ヒューズ切断孔３６を形成するエッチングに際して、エッチングレートを低下させることも考えられるが、スループットの低下が避けられない。また、この製造方法では、第３層配線３１上に形成されるＨＤＰ膜３２の厚みの増大によって、図示しない組み立て用のボンディングパッドを形成する際のエッチング量が増加する。更に、第３層配線３１上に形成されるＨＤＰ膜３２の厚みの増大によって、半導体装置１０を保護する有機絶縁膜３５の残膜が薄くなるといった問題も生じる。
【００５４】
上記比較例に対して、本実施形態に係る半導体装置の製造方法では、シリコン酸化膜３３をエッチングすることによって、最上層の配線間の間隙に形成されるシリコン酸化膜３３の厚み分だけＨＤＰ膜３２の厚みを低減できる。また、ヒューズ１７上に形成されたシリコン酸化膜３３を除去することによって、ヒューズ１７上の絶縁膜の厚みの増加を更に抑制できる。更に、第３層配線３１上に形成されるＨＤＰ膜３２の厚みを低減できるので、有機絶縁膜３５の残膜の厚みを充分に確保できる。
【００５５】
図７は、比較例２に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２を成膜せずに、ＳＯＧ膜の溶剤の透過を防止することを目的としてシリコン酸化膜から成る薄いバリア層５２を最上層の配線３１を覆って形成した後に、改質されたＳＯＧ膜から成るシリコン酸化膜３３を形成する。バリア層５２は、例えば１００ｎｍ程度の厚みに形成する。この例では、ＨＤＰ膜３２を成膜しないので、パッシベーション膜３４のクラックを充分に防止するには、シリコン酸化膜３３を上記実施形態よりも充分に大きな厚みで形成する必要がある。例えば熱処理後のシリコン酸化膜３３の最大の厚みＤ５が８００ｎｍになるように形成する。
【００５６】
しかし、シリコン酸化膜３３の厚みの増大に伴って、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜が充分に改質されなくなる問題が生じる。改質が不充分なＳＯＧ膜は、水分を吸収し易く、ＳＯＧ膜の改質を目的とした熱処理や、後の工程で施される有機絶縁膜３５に対する熱処理（ベ−ク処理）に際し、バリア層５２に大きな応力が生じクラックが発生することで、第３層配線３１の腐蝕が生じるおそれがある。これに対して、上記実施形態の製造方法によれば、シリコン酸化膜３３の形成に先立ってＨＤＰ膜３２を形成することによって、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を充分に大きくし、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できると共に、後の熱処理工程で生じる応力を緩和することが可能となる。
【００５７】
図８は、比較例３に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２の成膜、及び、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わず、パッシベーション膜３４の厚みを増大させる。しかし、この比較例では、パッシベーション膜３４の厚みの増大によって、ヒューズ１７上に残存する絶縁膜１８の厚みＤ１のばらつきが大きくなり、一部のヒューズ１７が切断されないおそれがある。また、パッシベーション膜３４のカバレッジ性が低下し、符号５１に示す、第３層配線３１の底部近傍のクラックもより発生し易くなる。更には、パッシベーション膜３４により隣接する第３層配線３１間の寄生容量が増加する問題も生じる。これらにより、比較例３に係る半導体装置の製造方法は、好ましくないと判断した。
【００５８】
図９は、比較例４に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２の成膜、及び、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わない。また、第３層配線３１の側面が大きなテーパ角を持つように形成する。大きなテーパ角を持つ配線は、例えば、層間絶縁膜２５上の全面に成膜されたアルミニウム層をパターニングするエッチングの際に、電極部に印加されるバイアスパワーを調節することにより対レジスト選択比を下げ、アルミニウム層の側面にレジスト内に含まれている主成分のカーボンを付着させることによって形成できることが一般的に知られている。なお、Ｃｌ２／ＢＣｌ３等のガスを用いたエッチングの際に、ＣＨＦ３やＣＨ４等のガスを添加することによっても、アルミニウム層の側面にカーボン系の堆積物を付着させ、大きなテーパ角を有する配線を形成できることが知られている。
【００５９】
しかし、側面が大きなテーパ角を有する第３層配線３１を形成すると、パッシベーション膜３４のカバレッジ性が高まるものの、コロージョンに対するマージンを大きく低減させてしまうと共に、微細化が進むに連れて、隣接する第３層配線３１間における短絡が生じ易くなる。これらにより、比較例４に係る半導体装置の製造方法は、好ましくないと判断した。
【００６０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、上記実施形態では、ＤＲＡＭ装置の例を示したが、他の半導体装置にも本発明を適用することが出来る。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の半導体装置を製造する一製造段階を示す断面図である。
【図３】図２に後続する製造段階を示す断面図である。
【図４】図３に後続する製造段階を示す断面図である。
【図５】従来の半導体装置の製造方法について、一製造段階を示す断面図である。
【図６】比較例１に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図７】比較例２に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図８】比較例３に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図９】比較例４に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【符号の説明】
【００６２】
１０：半導体装置
１１：半導体基板
１２：層間絶縁膜
１３：バリアメタル層
１４：金属層
１５：反射防止層
１６：第１層配線
１７：ヒューズ
１８：層間絶縁膜
１９：第１スルーホール
２０：第１プラグ
２１：バリアメタル層
２２：金属層
２３：反射防止層
２４：第２層配線
２５：層間絶縁膜
２６：第２スルーホール
２７：第２プラグ
２８：バリアメタル層
２９：金属層
３０：反射防止層
３１：第３層配線
３２：ＨＤＰ膜
３３：シリコン酸化膜（ＳＯＧ膜）
３４：パッシベーション膜（カバー膜）
３５：有機絶縁膜
３６：ヒューズ切断孔
４１：素子形成領域
４２：ヒューズ形成領域
５１：第３層配線の底部近傍
５２：バリア層（シリコン酸化膜）
５３：第３層配線の底部近傍に形成されたシリコン酸化膜の部分
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、レーザ切断方式のヒューズを備える半導体装置及びその製造方法に特に好適に適用される技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置では、アクセス時間の短縮を図るため、上層配線における電源線や信号線などが導電率の高いアルミ配線層で構成され、且つ、その配線層の厚みが益々増大している。一般に、ＤＲＡＭ装置では、メモリセルの初期不良に対応するために、冗長メモリセルを付加する例が増えており、この冗長メモリセルを制御するため、アルミ配線層の一部にヒューズを挿入している。ヒューズは、メモリセルの機能テストが完了した後に、その試験結果に従って一部がレーザによって切断される。図５は、従来のＤＲＡＭ装置の配線層の一部を示している。
【０００３】
半導体装置５０は、メモリセルが形成される素子形成領域４１と、ヒューズが形成されるヒューズ形成領域４２とを備える。素子形成領域４１では、半導体基板１１上に、少なくとも３層の層間絶縁膜１２，１８，２５、及び、３層の配線１６，２４，３１が交互に形成されており、各配線１６，２４，３１の間はプラグ２０，２７で接続されている。配線１６，２４，３１は何れも、順次に積層された、バリアメタル層１３，２１，２８、アルミニウムから成る金属層１４，２２，２９、及び、反射防止層１５，２３，３０から構成されている。また、厚く形成することによって、低い抵抗値を有する配線が実現される。配線３１は、例えば１．６μｍの厚みを有する。
【０００４】
最上層の配線３１及び層間絶縁膜２５上には、高い耐水性能を有するパッシベーション膜３４が成膜され、半導体装置５０内部への水分の浸入を防止することによって、配線１６，２４，３１の腐蝕を防止している。また、パッシベーション膜３４上には、塗布及び熱処理により、厚い有機絶縁膜３５が形成され、半導体装置５０を保護している。
【０００５】
ヒューズ形成領域４２にはヒューズ１７が形成されており、ヒューズ１７は、例えば配線１６と同層に形成される。半導体装置５０の製造プロセスでは、有機絶縁膜３５の形成に後続して、配線３１の電極パッド部分を露出させるエッチングを行う。このエッチングの際に、レーザを用いたヒューズ１７の切断を容易とするために、ヒューズ１７上の有機絶縁膜３５、パッシベーション膜３４、層間絶縁膜２５、及び、層間絶縁膜１８の上部を除去し、ヒューズ切断孔３６を形成する。ヒューズ切断孔３６の深さは、ヒューズ１７の切断が確実に行われるように、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１が所定値になるように制御する。
【０００６】
アルミニウムで形成された配線及びヒューズを備える半導体装置については、例えば特許文献１に記載されている。
【特許文献１】特開２００４−１３４６４０号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体装置５０では、近年、電源線や信号線を構成する最上層配線３１の厚みの増大に伴い、パッシベーション膜３４の耐水性能が低下し、配線が腐蝕する問題が生じている。これは、配線３１の厚みの増大に伴い、熱処理に際し、符号５１に示す配線３１の底部近傍で、パッシベーション膜３４に大きな応力が生じ、クラックが発生し易くなっていることにより生じている。また、配線３１の厚みの増大に伴って、パッシベーション膜３４のカバレッジ性が低下したことも原因となっている。パッシベーション膜３４の耐水性能の低下によって、耐湿性試験等に際して水分がパッシベーション膜３４の内部に浸入していたものである。
【０００８】
上記問題に対して、例えばパッシベーション膜３４の厚みを大きくする対策が考えられる。しかしながら、レーザ切断方式のヒューズを備える半導体装置では、パッシベーション膜３４の厚みを大きくすることにより、ヒューズ１７上に形成される絶縁膜１８，２５，３４のトータル膜厚のばらつきが大きくなる。これによって、エッチング後にヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１に大きなばらつきが生じ、一部のヒューズ１７が切断されない問題が発生する。ヒューズ切断孔３６を形成するエッチングのエッチングレートを低下させれば、上記厚みＤ１のばらつきを低減させることが出来るが、スループットの低下が避けられない。
【０００９】
従って、ヒューズ１７の切断不良を防止しつつ配線の腐蝕を抑制するには、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線３１の厚みに起因する段差を効果的に低減できる製造方法が要望される。本発明は、上記に鑑み、ヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体基板上に複数層の配線を備える半導体装置において、
最上層の配線の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）と、前記最上層の配線の少なくとも間隙部分を覆って前記ＨＤＰ膜上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜と、該シリコン酸化膜及び前記ＨＤＰ膜を覆って形成されたパッシベーション膜とを備えることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板の上部に複数層の配線及び層間絶縁膜を形成する工程と、
前記複数層の配線のうち最上層の配線の側壁上に縁部を有する絶縁膜を、高密度プラズマＣＶＤ法で形成する工程と、
前記最上層の配線の側壁上に縁部を有する絶縁膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をエッチングし、少なくとも前記最上層の配線間の間隙に前記シリコン酸化膜を残す工程と、
前記残されたシリコン酸化膜及び前記絶縁膜を覆ってパッシベーション膜を形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及び本発明方法で製造される半導体装置では、改質されたＳＯＧ膜から成るシリコン酸化膜の形成に先立ってＨＤＰ膜を形成することによって、ヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減する。改質されたＳＯＧ膜から成るシリコン酸化膜は、塗布されたＳＯＧ膜の膜質を改質する熱処理によって形成されるが、ＨＤＰ膜を形成しないで、最上層の配線を覆うバリア層を介してＳＯＧ膜を塗布すると、ＳＯＧ膜の厚みの増大に伴って、最上層の配線の底部近傍に塗布されたＳＯＧ膜の部分が、熱処理後に充分に改質されない問題が生じる。充分に改質されないＳＯＧ膜は、水分を吸収し易く、配線の腐蝕を生じるおそれがある。ＳＯＧ膜が充分に改質されない要因の１つとして、最上層の配線の側面と層間絶縁膜の表面とが成す角度が小さいために生じることが知られている。
【００１３】
本発明に係る半導体装置の製造方法では、シリコン酸化膜の形成に先立って形成したＨＤＰ膜は、壁面に大きなテーパ角で形成されるので、最上層の配線の側部に形成されたＨＤＰ膜の側面と、層間絶縁膜の表面に平行なＨＤＰ膜の表面とが成す角度を、最上層の配線の側面と層間絶縁膜の表面とが成す角度よりも大きく出来る。これによって、最上層の配線の底部近傍に塗布されたＳＯＧ膜の部分を、熱処理後に充分に改質できると共に、後の熱処理工程で薄いバリア層に生じる応力を緩和することが可能となる。
【００１４】
また、ＳＯＧ膜を改質する熱処理を経た後に、最上層の配線のパターンが密集した領域ほど、また、最上層の配線に近いほどシリコン酸化膜を厚く形成できる。従って、レーザ切断用のヒューズを備える半導体装置では、最上層の配線が形成されていないヒューズ上の絶縁膜の厚みの増加を抑制しつつ、最上層の配線による段差を効果的に低減できる。なお、本発明で「テーパ角」とは、配線やＨＤＰ膜の側面と、半導体基板表面の垂線とが成す角を言う。
【００１５】
本発明の半導体装置では、前記ＨＤＰ膜が、酸化シリコンを含んでもよい。本発明の半導体装置では好適には、前記パッシベーション膜上に更に有機絶縁膜が形成されてもよい。有機絶縁膜により、半導体装置を保護できる。前記有機絶縁膜は、例えばポリイミド膜とすることが出来る。
【００１６】
本発明の半導体装置では好適には、前記パッシベーション膜がＳｉＯＮ又はＳｉＮを含む。パッシベーション膜が高い耐水性能を有することによって、半導体装置内部への水分の浸入を効果的に抑制し、配線の腐蝕を抑制できる。
【００１７】
本発明の半導体装置では、少なくとも１層の前記配線と同層に形成されたヒューズを備え、該ヒューズの上部では、前記シリコン酸化膜の少なくとも一部が除去されていてもよい。ヒューズの上部には最上層の配線が配設されないので、ヒューズ上の絶縁膜の厚みの増大を抑制できる。これによって、ヒューズ上に残存する絶縁膜の厚みのばらつきを抑制し、ヒューズの切断不良を抑制できる。
【００１８】
本発明の半導体装置では、前記ヒューズはアルミニウムを含んでもよい。また、前記複数層の配線の少なくとも一部は、アルミニウムを含んでもよい。アルミニウムを含んだ配線を厚く形成することによって、低い抵抗値を有する配線を実現できる。
【００１９】
本発明に係る半導体装置の製造方法によれば、シリコン酸化膜をエッチングし、少なくとも最上層の配線間の間隙にシリコン酸化膜を残す工程を有することによって、最上層の配線の近傍に厚いシリコン酸化膜を残存させつつ、最上層の配線のパターンがまばらな領域のシリコン酸化膜を除去することが出来る。本発明に係る半導体装置の製造方法の好適な実施態様では、前記シリコン酸化膜を形成する工程は、ＳＯＧ膜を塗布する工程と、該ＳＯＧ膜を熱処理によって改質してシリコン酸化膜にする工程とを有する。
【００２０】
本発明に係る半導体装置の製造方法では、前記複数層の配線の何れかの層の配線と同層にヒューズを形成する工程を更に有してもよい。この場合、好適には、前記シリコン酸化膜のエッチングでは、前記ヒューズの上部に形成されたシリコン酸化膜を除去して前記最上層の配線の側壁上に縁部を有する絶縁膜を露出させる。これにより、ヒューズ上の絶縁膜の厚みの増加を効果的に抑制できる。
【００２１】
本発明に係る半導体装置の製造方法では、シリコン酸化膜のエッチング工程に後続し、且つパッシベーション膜の形成工程に先立って、残されたシリコン酸化膜及び絶縁膜上にシリコン酸化膜を形成する工程と、シリコン酸化膜をエッチングし、少なくとも最上層の配線間の間隙にシリコン酸化膜を残す工程とを少なくとも１回繰り返すことも好ましい。最上層の配線のパターンがまばらな領域で絶縁膜の厚みの増加を抑制しつつ、最上層の配線の近傍にシリコン酸化膜を更に堆積し、最上層の配線による段差をより効果的に低減できる。
【発明を実施するための最良の形態】
【００２２】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、冗長メモリセルが付加されたＤＲＡＭ装置であって、図中には、メモリセルが形成される素子形成領域４１、及び、冗長メモリセルを制御するための、レーザ切断用のヒューズが形成されるヒューズ形成領域４２の構成がそれぞれ示されている。
【００２３】
半導体装置１０は、ｐ型シリコンから成る半導体基板１１を備え、半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２は、例えばＳｉＯ２膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、又は、ＢＰＳＧ（Borophospho Silicate Glass）から成り、４３００ｎｍ〜４８００ｎｍ程度の厚みを有する。層間絶縁膜１２は、半導体基板１１や、半導体基板１１の上部に形成されたワード線、ビット線などの相互間を分離する目的で形成され、例えば３層以上の絶縁膜から構成されている。
【００２４】
層間絶縁膜１２上には、素子形成領域４１に第１層配線１６が、ヒューズ形成領域４２にヒューズ１７がそれぞれ形成されている。第１層配線１６及びヒューズ１７はそれぞれ所定のパターンで形成され、何れも順次に積層された、バリアメタル層１３、金属層１４、及び、反射防止層１５から成る。バリアメタル層１３は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層１４及び反射防止層１５はそれぞれ、厚みが２７０ｎｍ程度のアルミニウム層、及び、厚みが５０ｎｍ程度のＴｉＮ膜から成る。
【００２５】
層間絶縁膜１２、第１層配線１６、及び、ヒューズ１７を覆って、９００ｎｍ程度の厚みを有する層間絶縁膜１８が形成されている。層間絶縁膜１８の上面と第１層配線１６との間隔は約６００ｎｍである。層間絶縁膜１８を貫通して、第１層配線１６に達する第１スルーホール１９が形成され、第１スルーホール１９の内部を埋め込んで、第１プラグ２０が形成されている。第１プラグ２０は、第１スルーホール１９内の表面に形成された、厚みが５０ｎｍ程度のＴｉＮ層（図示なし）、及び、ＴｉＮ層を介して第１スルーホール１９の内部に充填されたブランケットタングステン（図示なし）とから成る。
【００２６】
層間絶縁膜１８上には、第１プラグ２０に接続して、素子形成領域４１に第２層配線２４が形成されている。第２層配線２４は所定のパターンで形成され、順次に積層された、バリアメタル層２１、金属層２２、及び、反射防止層２３から成る。バリアメタル層２１は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層２２及び反射防止層２３はそれぞれ、厚みが６００ｎｍ程度のアルミニウム層、及び、厚みが２５ｎｍ程度のＴｉＮ膜から成る。
【００２７】
層間絶縁膜１８及び第２層配線２４を覆って、層間絶縁膜２５が形成されている。層間絶縁膜２５を貫通して、第２層配線２４に達する第２スルーホール２６が形成され、第２スルーホール２６の内部を埋め込んで、第２プラグ２７が形成されている。第２プラグ２７は、第２スルーホール２６内の表面に形成された、厚みが５０ｎｍ程度のＴｉＮ層（図示なし）、及び、ＴｉＮ層を介して第２スルーホール２６の内部に充填されたブランケットタングステン（図示なし）とから成る。
【００２８】
層間絶縁膜２５上には、第２プラグ２７に接続して素子形成領域４１に、最上層の配線を構成する第３層配線３１が形成されている。第３層配線３１は所定のパターンで形成され、順次に積層された、バリアメタル層２８、金属層２９、及び、反射防止層３０から成る。バリアメタル層２８は、厚みが２０ｎｍ程度のＴｉ層（図示なし）、及び、厚みが３０ｎｍ程度のＴｉＮ層（図示なし）から成り、金属層２９及び反射防止層３０はそれぞれ、厚みが１．６μｍ程度のアルミニウム層、及び、厚みが２５ｎｍ程度のＴｉＮ膜から成る。第１層配線１６、第２層配線２４、及び、第３層配線３１の側面はそれぞれ、半導体基板１１又は層間絶縁膜１２，１８，２５の表面に対して略垂直に形成され、小さなテーパ角を有する。
【００２９】
層間絶縁膜２５の表面、及び、第３層配線３１の側面及び上面には、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：High Density Plasma Chemical Vapor Deposition）法で形成された、３００ｎｍ程度の厚みを有する絶縁膜（ＨＤＰ膜）３２が形成されている。ＨＤＰ膜は、壁面に大きなテーパ角で形成される特性を有し、ＨＤＰ膜３２は、第３層配線３１の側部で例えば４５°のテーパ角で形成される。第３層配線３１上に形成されたＨＤＰ膜３２は、エッチバックによって、他の部分に比して厚みが低減されると共に、断面が三角形になるように形成されている。
【００３０】
素子形成領域４１では、ＨＤＰ膜３２上に、改質されたＳＯＧ膜から成るシリコン酸化膜３３が形成されている。シリコン酸化膜３３は、第３層配線３１のパターンが密集した領域ほど、また、第３層配線３１に近くなるほど大きな厚みで形成されている。ヒューズ形成領域４２では、シリコン酸化膜３３は、薄く形成された後にエッチバックで除去されている。シリコン酸化膜３３は、厚みが最も大きな第３層配線３１の近傍で、３００ｎｍ程度の厚みを有する。従って、第３層配線３１による段差、即ち、第３層配線３１上に形成されたＨＤＰ膜３２の上端と、第３層配線３１の側部に形成されたシリコン酸化膜３３の頂部との距離Ｄ３は、１．１〜１．２μｍ程度である。
【００３１】
シリコン酸化膜３３及びＨＤＰ膜３２を覆って、５００ｎｍ程度の厚みを有するパッシベーション膜（カバー膜）３４が成膜されている。パッシベーション膜３４を覆って全面に、ポリイミドから成る有機絶縁膜３５が形成されている。有機絶縁膜３５の表面は略平坦に形成されている。
【００３２】
素子形成領域４１の一部の領域では、有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、及び、反射防止層３０が除去され、金属層２９が露出している。露出した金属層２９の部分は、組立用のボンディングパッドを構成する。ヒューズ形成領域４２では、ヒューズ１７上の有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、層間絶縁膜２５、及び、層間絶縁膜１８の上部が除去され、ヒューズ切断孔３６が形成されている。ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１は、レーザを用いた切断が可能な所定の値に設定される。
【００３３】
本実施形態の半導体装置１０では、第３層配線３１とシリコン酸化膜３３との間にＨＤＰ膜３２が介在する。ＨＤＰ膜３２の特徴として、壁面に大きなテーパ角で形成されるので、第３層配線３１の側部に形成されたＨＤＰ膜３２の側面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きく出来る。これによって、第３層配線３１の底部近傍に形成されたシリコン酸化膜の部分５３が、改質不足によって水分を吸収し易い膜質となることを抑制できる。
【００３４】
また、シリコン酸化膜３３が、ヒューズ形成領域４２では、薄く形成された後にエッチバックで除去されており、第３層配線３１の近傍で厚く形成されている。これによって、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。
【００３５】
図２〜４は、半導体装置１０を製造する各製造段階を順次に示す断面図である。先ず、ｐ型シリコンから成る半導体基板１１上に、層間絶縁膜１２を成膜する。次いで、バリアメタル層１３、金属層１４、及び、反射防止層１５を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１に第１層配線１６を、ヒューズ形成領域４２にヒューズ１７をそれぞれ形成する。
【００３６】
次いで、ＨＤＰ−ＣＶＤ法を用いて、絶縁膜を１μｍ程度の厚みで成膜する。ＨＤＰ−ＣＶＤ法を用いた成膜によって、隣接する配線の間を確実に埋め込むことが出来る。引き続き、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、絶縁膜の表面を平坦化する。次いで、プラズマＣＶＤ法等を用いて、絶縁膜上に厚みが３００ｎｍ程度のＳｉＯ２膜を成膜することによって、層間絶縁膜１８を形成する。
【００３７】
引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、層間絶縁膜１８を貫通し、第１層配線１６に達する第１スルーホール１９を開孔する。第１スルーホール１９の内部を含め全面に、厚みが５０ｎｍ程度のＴｉＮ層、及び、厚みが３００ｎｍ程度のブランケットタングステン層を順次に成膜した後、ＣＭＰ法を用いて、層間絶縁膜１８上に堆積したＴｉＮ層及びブランケットタングステン層を除去する。これによって、第１スルーホール１９の内部に第１プラグ２０を形成する（図２）。
【００３８】
次いで、バリアメタル層２１、金属層２２、及び、反射防止層２３を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１に第２層配線２４を形成する。層間絶縁膜１８の形成と同様に、ＨＤＰ−ＣＶＤ法等を用いて、絶縁膜を１．４μｍ程度の厚みで成膜した後、ＣＭＰ法を用いて、絶縁膜の表面を平坦化する。次いで、プラズマＣＶＤ法等を用いて、絶縁膜上に厚みが３００ｎｍ程度のＳｉＯ２膜を成膜することによって、層間絶縁膜２５を形成する。
【００３９】
引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、層間絶縁膜２５を貫通し、第２層配線２４に達する第２スルーホール２６を開孔する。第２スルーホール２６の内部を含め全面に、厚みが５０ｎｍ程度のＴｉＮ層、及び、厚みが３００ｎｍ程度のブランケットタングステン層を順次に成膜した後、ＣＭＰ技術を用いて、層間絶縁膜２５上に堆積したＴｉＮ層及びブランケットタングステン層を除去する。これによって、第２スルーホール２６の内部に第２プラグ２７を形成する（図３）。なお、層間絶縁膜１８，２５上に堆積したＴｉＮ層及びブランケットタングステン層の除去に際しては、異方性を有するドライエッチングによるエッチバックを行ってもよい。
【００４０】
次いで、バリアメタル層２８、金属層２９、及び、反射防止層３０を順次に成膜することによって、導電性積層膜を形成する。引き続き、公知のホトリソグラフィ技術及びエッチング技術を用いて、上記導電性積層膜をパターニングし、素子形成領域４１で第３層配線３１を形成する。この製造段階で、第３層配線３１による段差、即ち、第３層配線３１の上面と層間絶縁膜２５の上面との距離Ｄ４は、１．６μｍ程度である。
【００４１】
次いで、ＨＤＰ−ＣＶＤ法を用いてＨＤＰ膜３２を３００ｎｍ程度の厚みで成膜する。ＨＤＰ膜３２は、第３層配線３１の側部で大きなテーパ角で形成される。従って、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５に平行なＨＤＰ膜３２の表面とが成す角度が、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きくなる。
【００４２】
引き続き、ウエハ全面にＳＯＧ膜を４００ｎｍ程度の厚みに塗布する。次いで、ＳＯＧ膜の改質を目的として、例えば４００℃で１０分程度の熱処理（ベーク処理）を行い、ＳＯＧ膜をシリコン酸化膜に変える。熱処理に際して、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５に平行なＨＤＰ膜３２の表面とが成す角度が充分に大きいため、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できる。
【００４３】
また、塗布によって形成されたＳＯＧ膜は一般に、熱処理に際して、配線パターンが密集した領域ほど、また、配線に近いほど厚く形成される。従って、改質されたＳＯＧ膜から成るシリコン酸化膜３３は、第３層配線３１の近傍では厚く、第３層配線３１が形成されていないヒューズ１７上では薄く形成される。シリコン酸化膜３３は、第３層配線３１の近傍で例えば４００ｎｍ程度、ヒューズ１７上で例えば１００ｎｍ程度の厚みに形成される（図４）。
【００４４】
引き続き、異方性エッチングによって、ヒューズ形成領域４２に形成されたシリコン酸化膜３３が完全に除去される程度に、シリコン酸化膜３３をエッチバックする。第３層配線３１上に形成されたＨＤＰ膜３２は、異方性エッチングによって、他の部分に比して厚みが低減されると共に、断面が三角形になるように形成される。この製造段階で、第３層配線３１による段差、即ち、第３層配線３１上に形成されたＨＤＰ膜３２の上端と、第３層配線３１の側部に形成されたシリコン酸化膜３３の頂部との距離Ｄ３は、例えば１．１〜１．２μｍ程度にまで低減される。ヒューズ形成領域４２では、層間絶縁膜２５上にＨＤＰ膜３２のみが残留する。
【００４５】
次いで、プラズマＣＶＤ法によって、厚みが５００ｎｍ程度のパッシベーション膜３４を全面に成膜する。パッシベーション膜３４には、例えばＳｉＯＮやＳｉＮを用いる。引き続き、全面にポリイミドから成る有機絶縁膜３５を塗布し、熱処理を行うことによって硬化させる。この熱処理は、例えばＮ２雰囲気中で３２０℃とし、３０分間放置する条件で行う。
【００４６】
次いで、公知のホトリソグラフィ技術及びエッチング技術を用いて、素子形成領域４１の一部の領域で、有機絶縁膜３５、パッシベーション膜３４、ＨＤＰ膜３２、及び、反射防止層３０を除去することによって、第３層配線３１の一部を露出させ、図示しない組立用のボンディングパッドを形成する。この際に、ヒューズ形成領域４２では、ヒューズ１７上に残存させる絶縁膜の厚みＤ１が所定の値になるようにエッチング深さＤ２を調節してエッチングを行い、ヒューズ切断孔３６を形成する。これによって、図１に示した半導体装置１０を完成する。
【００４７】
本実施形態に係る半導体装置の製造方法によれば、シリコン酸化膜３３の形成に先立って、ＨＤＰ膜３２を形成する。ＨＤＰ膜３２の特徴として、配線の壁面に大きなテーパ角で形成されるので、第３層配線３１の側部に形成されたＨＤＰ膜３２の側面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を、第３層配線３１の側面と層間絶縁膜２５の表面とが成す角度よりも大きく出来る。これによって、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できる。
【００４８】
また、改質されたＳＯＧ膜から成るシリコン酸化膜３３を形成することによって、第３層配線３１のパターンが密集した領域ほど、また、第３層配線３１に近いほど厚く形成できる。従って、第３層配線３１が形成されていないヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。更に、ヒューズ形成領域４２に形成されたシリコン酸化膜３３が完全に除去される程度に、シリコン酸化膜３３をエッチバックすることによって、第３層配線３１の近傍に比較的に厚いシリコン酸化膜３３を残存させたまま、ヒューズ１７上のシリコン酸化膜３３を除去できる。
【００４９】
上記によって、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１による段差を効果的に低減できる。従って、第３層配線３１を被覆するパッシベーション膜３４のカバレッジ性を向上させると共に、パッシベーション膜３４のクラックの発生を抑制し、配線の腐蝕を抑制できる。また、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１のばらつきを抑制し、ヒューズ１７の切断不良を抑制できる。
【００５０】
なお、上記実施形態では、図４に示したシリコン酸化膜３３のエッチバックに後続して、シリコン酸化膜３３の形成及びエッチバックを繰返し行ってもよい。この場合、ヒューズ１７上の絶縁膜の厚みの増加を抑制しつつ、第３層配線３１の近傍にシリコン酸化膜３３を更に堆積し、第３層配線３１による段差をより効果的に低減できる。
【００５１】
また、上記実施形態では、第１層配線１６と同層に形成されたヒューズ１７について示したが、ヒューズが、第２層配線２４と同層に形成された場合であっても、本発明を適用できる。
【００５２】
図６は、比較例１に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わない。この例では、シリコン酸化膜３３を形成しないので、パッシベーション膜３４のクラックを充分に防止するには、ＨＤＰ膜３２を上記実施形態よりも充分に大きな厚みで成膜する必要がある。
【００５３】
しかし、ＨＤＰ膜３２の厚みが増大すると、ヒューズ１７上に形成される絶縁膜の膜厚が増大することによって、ヒューズ１７上に残存する層間絶縁膜１８の厚みＤ１に大きなばらつきが生じる。これによって、一部のヒューズ１７が切断されないおそれがある。ヒューズ切断孔３６を形成するエッチングに際して、エッチングレートを低下させることも考えられるが、スループットの低下が避けられない。また、この製造方法では、第３層配線３１上に形成されるＨＤＰ膜３２の厚みの増大によって、図示しない組み立て用のボンディングパッドを形成する際のエッチング量が増加する。更に、第３層配線３１上に形成されるＨＤＰ膜３２の厚みの増大によって、半導体装置１０を保護する有機絶縁膜３５の残膜が薄くなるといった問題も生じる。
【００５４】
上記比較例に対して、本実施形態に係る半導体装置の製造方法では、シリコン酸化膜３３をエッチングすることによって、最上層の配線間の間隙に形成されるシリコン酸化膜３３の厚み分だけＨＤＰ膜３２の厚みを低減できる。また、ヒューズ１７上に形成されたシリコン酸化膜３３を除去することによって、ヒューズ１７上の絶縁膜の厚みの増加を更に抑制できる。更に、第３層配線３１上に形成されるＨＤＰ膜３２の厚みを低減できるので、有機絶縁膜３５の残膜の厚みを充分に確保できる。
【００５５】
図７は、比較例２に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２を成膜せずに、ＳＯＧ膜の溶剤の透過を防止することを目的としてシリコン酸化膜から成る薄いバリア層５２を最上層の配線３１を覆って形成した後に、改質されたＳＯＧ膜から成るシリコン酸化膜３３を形成する。バリア層５２は、例えば１００ｎｍ程度の厚みに形成する。この例では、ＨＤＰ膜３２を成膜しないので、パッシベーション膜３４のクラックを充分に防止するには、シリコン酸化膜３３を上記実施形態よりも充分に大きな厚みで形成する必要がある。例えば熱処理後のシリコン酸化膜３３の最大の厚みＤ５が８００ｎｍになるように形成する。
【００５６】
しかし、シリコン酸化膜３３の厚みの増大に伴って、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜が充分に改質されなくなる問題が生じる。改質が不充分なＳＯＧ膜は、水分を吸収し易く、ＳＯＧ膜の改質を目的とした熱処理や、後の工程で施される有機絶縁膜３５に対する熱処理（ベ−ク処理）に際し、バリア層５２に大きな応力が生じクラックが発生することで、第３層配線３１の腐蝕が生じるおそれがある。これに対して、上記実施形態の製造方法によれば、シリコン酸化膜３３の形成に先立ってＨＤＰ膜３２を形成することによって、第３層配線３１の側部のＨＤＰ膜３２の表面と、層間絶縁膜２５の表面に平行なＨＤＰ膜３２の表面とが成す角度を充分に大きくし、符号５３に示す第３層配線３１の底部近傍で、ＳＯＧ膜を充分に改質できると共に、後の熱処理工程で生じる応力を緩和することが可能となる。
【００５７】
図８は、比較例３に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２の成膜、及び、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わず、パッシベーション膜３４の厚みを増大させる。しかし、この比較例では、パッシベーション膜３４の厚みの増大によって、ヒューズ１７上に残存する絶縁膜１８の厚みＤ１のばらつきが大きくなり、一部のヒューズ１７が切断されないおそれがある。また、パッシベーション膜３４のカバレッジ性が低下し、符号５１に示す、第３層配線３１の底部近傍のクラックもより発生し易くなる。更には、パッシベーション膜３４により隣接する第３層配線３１間の寄生容量が増加する問題も生じる。これらにより、比較例３に係る半導体装置の製造方法は、好ましくないと判断した。
【００５８】
図９は、比較例４に係る半導体装置の製造方法について、一製造段階を示している。本比較例では、上記実施形態の製造方法において、ＨＤＰ膜３２の成膜、及び、改質されたＳＯＧ膜から成るシリコン酸化膜３３の形成及びエッチバックを行わない。また、第３層配線３１の側面が大きなテーパ角を持つように形成する。大きなテーパ角を持つ配線は、例えば、層間絶縁膜２５上の全面に成膜されたアルミニウム層をパターニングするエッチングの際に、電極部に印加されるバイアスパワーを調節することにより対レジスト選択比を下げ、アルミニウム層の側面にレジスト内に含まれている主成分のカーボンを付着させることによって形成できることが一般的に知られている。なお、Ｃｌ２／ＢＣｌ３等のガスを用いたエッチングの際に、ＣＨＦ３やＣＨ４等のガスを添加することによっても、アルミニウム層の側面にカーボン系の堆積物を付着させ、大きなテーパ角を有する配線を形成できることが知られている。
【００５９】
しかし、側面が大きなテーパ角を有する第３層配線３１を形成すると、パッシベーション膜３４のカバレッジ性が高まるものの、コロージョンに対するマージンを大きく低減させてしまうと共に、微細化が進むに連れて、隣接する第３層配線３１間における短絡が生じ易くなる。これらにより、比較例４に係る半導体装置の製造方法は、好ましくないと判断した。
【００６０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、上記実施形態では、ＤＲＡＭ装置の例を示したが、他の半導体装置にも本発明を適用することが出来る。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の半導体装置を製造する一製造段階を示す断面図である。
【図３】図２に後続する製造段階を示す断面図である。
【図４】図３に後続する製造段階を示す断面図である。
【図５】従来の半導体装置の製造方法について、一製造段階を示す断面図である。
【図６】比較例１に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図７】比較例２に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図８】比較例３に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図９】比較例４に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【符号の説明】
【００６２】
１０：半導体装置
１１：半導体基板
１２：層間絶縁膜
１３：バリアメタル層
１４：金属層
１５：反射防止層
１６：第１層配線
１７：ヒューズ
１８：層間絶縁膜
１９：第１スルーホール
２０：第１プラグ
２１：バリアメタル層
２２：金属層
２３：反射防止層
２４：第２層配線
２５：層間絶縁膜
２６：第２スルーホール
２７：第２プラグ
２８：バリアメタル層
２９：金属層
３０：反射防止層
３１：第３層配線
３２：ＨＤＰ膜
３３：シリコン酸化膜（ＳＯＧ膜）
３４：パッシベーション膜（カバー膜）
３５：有機絶縁膜
３６：ヒューズ切断孔
４１：素子形成領域
４２：ヒューズ形成領域
５１：第３層配線の底部近傍
５２：バリア層（シリコン酸化膜）
５３：第３層配線の底部近傍に形成されたシリコン酸化膜の部分
【特許請求の範囲】
【請求項１】
半導体基板上に複数層の配線を備える半導体装置において、
最上層の配線の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）と、前記最上層の配線の少なくとも間隙部分を覆って前記ＨＤＰ膜上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜と、該シリコン酸化膜及び前記ＨＤＰ膜を覆って形成されたパッシベーション膜とを備えることを特徴とする半導体装置。
【請求項２】
前記ＨＤＰ膜が、酸化シリコンを含む請求項１に記載の半導体装置。
【請求項３】
前記パッシベーション膜上に更に有機絶縁膜が形成されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記有機絶縁膜がポリイミド膜である、請求項３に記載の半導体装置。
【請求項５】
前記パッシベーション膜がＳｉＯＮ又はＳｉＮを含む、請求項１〜４の何れか一に記載の半導体装置。
【請求項６】
少なくとも１層の前記配線と同層に形成されたヒューズを備え、該ヒューズの上部では、前記シリコン酸化膜の少なくとも一部が除去されている、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記ヒューズはアルミニウムを含む、請求項６に記載の半導体装置。
【請求項８】
前記複数層の配線の少なくとも一部は、アルミニウムを含む、請求項１〜７の何れか一に記載の半導体装置。
【請求項９】
半導体基板の上部に複数層の配線及び層間絶縁膜を形成する工程と、
前記複数層の配線のうち最上層の配線の側壁上に縁部を有する絶縁膜を、高密度プラズマＣＶＤ法で形成する工程と、
前記最上層の配線の側壁上に縁部を有する絶縁膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をエッチングし、少なくとも前記最上層の配線間の間隙に前記シリコン酸化膜を残す工程と、
前記残されたシリコン酸化膜及び前記絶縁膜を覆ってパッシベーション膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコン酸化膜を形成する工程は、ＳＯＧ膜を塗布する工程と、該ＳＯＧ膜を熱処理によって改質してシリコン酸化膜にする工程とを有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記複数層の配線の何れかの層の配線と同層にヒューズを形成する工程を更に有する、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン酸化膜のエッチングでは、前記ヒューズの上部に形成されたシリコン酸化膜を除去して前記最上層の配線の側壁上に縁部を有する絶縁膜を露出させる、請求項１１に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に複数層の配線を備える半導体装置において、
最上層の配線の側面上に縁部を有する、高密度プラズマＣＶＤで形成された絶縁膜（ＨＤＰ膜）と、前記最上層の配線の少なくとも間隙部分を覆って前記ＨＤＰ膜上に形成され、改質されたＳＯＧ膜から成るシリコン酸化膜と、該シリコン酸化膜及び前記ＨＤＰ膜を覆って形成されたパッシベーション膜とを備えることを特徴とする半導体装置。
【請求項２】
前記ＨＤＰ膜が、酸化シリコンを含む請求項１に記載の半導体装置。
【請求項３】
前記パッシベーション膜上に更に有機絶縁膜が形成されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記有機絶縁膜がポリイミド膜である、請求項３に記載の半導体装置。
【請求項５】
前記パッシベーション膜がＳｉＯＮ又はＳｉＮを含む、請求項１〜４の何れか一に記載の半導体装置。
【請求項６】
少なくとも１層の前記配線と同層に形成されたヒューズを備え、該ヒューズの上部では、前記シリコン酸化膜の少なくとも一部が除去されている、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記ヒューズはアルミニウムを含む、請求項６に記載の半導体装置。
【請求項８】
前記複数層の配線の少なくとも一部は、アルミニウムを含む、請求項１〜７の何れか一に記載の半導体装置。
【請求項９】
半導体基板の上部に複数層の配線及び層間絶縁膜を形成する工程と、
前記複数層の配線のうち最上層の配線の側壁上に縁部を有する絶縁膜を、高密度プラズマＣＶＤ法で形成する工程と、
前記最上層の配線の側壁上に縁部を有する絶縁膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をエッチングし、少なくとも前記最上層の配線間の間隙に前記シリコン酸化膜を残す工程と、
前記残されたシリコン酸化膜及び前記絶縁膜を覆ってパッシベーション膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコン酸化膜を形成する工程は、ＳＯＧ膜を塗布する工程と、該ＳＯＧ膜を熱処理によって改質してシリコン酸化膜にする工程とを有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記複数層の配線の何れかの層の配線と同層にヒューズを形成する工程を更に有する、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン酸化膜のエッチングでは、前記ヒューズの上部に形成されたシリコン酸化膜を除去して前記最上層の配線の側壁上に縁部を有する絶縁膜を露出させる、請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１９４４７５（Ｐ２００７−１９４４７５Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−１２５６６（Ｐ２００６−１２５６６）
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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