半導体装置及びその製造方法

【課題】深さの異なるコンタクトホールを同時に形成する場合にも、高抵抗化や接続不良等を無い高品質なコンタクトホールを形成する。
【解決手段】半導体基板１０の表面側に、有機系の絶縁材料からなる第１層膜１８、無機系の絶縁材料からなる第２層膜１９の２層構造を有する層間絶縁膜１７が形成される。ソース・ドレイン拡散領域１１及びゲート電極１４に達するコンタクトを形成するため、この層間絶縁膜１７にコンタクトホールが形成される。第２層膜１９のエッチングは、Ｃ４Ｈ８系のガスで行うと、エッチングは第１層膜１８と第２層膜１９の界面で止まる。次にエッチングガスをＮＨ３系のガスに切り替えて、第１層膜１８のエッチングを行う。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、半導体基板上に複数層に亘って導電層が形成する工程が実行されると共に、その導電層に配線を接続するため、各導電層に達するコンタクトホールを形成する工程が実行される（特許文献１参照）。例えば、ＭＯＳＦＥＴを半導体基板上に形成する場合、半導体基板中にソース・ドレイン拡散領域を形成すると共に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。続いてこれら拡散領域及びゲート電極を覆う層間絶縁膜を形成した後、層間絶縁膜上に形成したレジストパターンをマスクとしてＲＩＥ法（Reactive Ion etching）法を実行することにより、この層間絶縁膜にコンタクトホールを形成する。このコンタクトホールに配線材料を埋め込むことにより配線用のコンタクトが形成される。
【０００３】
この場合、ゲート電極に達するコンタクトホールと、それより深い位置にある拡散領域に達するコンタクトホールとでは、その深さが異なる。そのため、これらコンタクトホールを同時に形成すると、浅い位置にあるゲート電極へのコンタクトホールが先に開口し、ソース・ドレイン拡散領域に達するコンタクトホールが開口するまで、ゲート電極はＲＩＥによるダメージを受けることになる。その際にコンタクトホール底部のゲート電極配線表面に異物が付着してコンタクト界面が電気的に高抵抗になりやすい。また、コンタクトホールの底部の幅が広がって逆テーパ状の孔となり、その後のコンタクトホールに埋め込まれた配線材料にボイド（空洞）が出来て、コンタクトホールに接続不良が生じる虞もある。
【特許文献１】特開２００２−１８４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、深さの異なるコンタクトホールを同時に形成する場合にも、高抵抗化や接続不良等の無い高品質なコンタクトホールを形成することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１導電層及び第２導電層を表面側に形成され前記第２導電層は前記第１導電層よりも高い位置に形成されている半導体基板と、前記第１導電層及び前記第２導電層を覆うように前記半導体基板上に形成される絶縁膜と、有機系絶縁材料からなる第１層膜及びこの第１層膜上に形成される無機系絶縁材料からなる第２層膜の少なくとも２層構造を有し前記第１導電層及び前記第２導電層を覆うように形成される層間絶縁膜とを備えたことを特徴とする。
【０００６】
また、本発明の他の一態様に係る半導体装置の製造方法は、半導体基板の表面側に、第１導電層及びこの第１導電層よりも高い位置に存在する第２導電層を形成するステップと、前記第１導電層上及び第２導電層上を含む半導体基板上に絶縁膜を形成するステップと、有機系絶縁材料からなる第１層膜及びこの第１層膜上に形成される無機系絶縁材料からなる第２層膜の少なくとも２層構造を有する層間絶縁膜を、前記絶縁膜を介して前記第１導電層及び前記第２導電層を覆うように形成するステップと、第１のエッチング条件により前記第２層膜をエッチングした後前記第１のエッチング条件とは異なるエッチング条件により前記第１層膜をエッチングして前記第１導電層及び前記第２導電層の上にコンタクトホールを形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、深さの異なるコンタクトホールを同時に形成する場合にも、高抵抗化や接続不良等を無い高品質なコンタクトホールを形成することができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
［第１の実施の形態］図１は、本発明の第１の実施の形態に係る半導体装置の断面図を示す。この半導体装置は、半導体基板１０に多数のＭＯＳトランジスタを形成して構成されるものである。図１では、半導体基板１０の表面に形成されたドレイン・ソース拡散領域１１（第１導電層）を共有した３つのｎ型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３が示されている。ここでは、パターンレイアウトの関係で、トランジスタＭ２とＭ３の間の間隔が、トランジスタＭ１とＭ２の間の間隔よりも狭くされ、トランジスタＭ２、Ｍ３のゲート電極等は最小配線間隔で配線されているものとする。
【００１０】
ＭＯＳトランジスタの各々は、ソース・ドレイン拡散領域１１の間の半導体基板１０上に形成され例えばシリコン酸化膜からなるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され例えばポリシリコンから形成されるゲート電極１４（第２導電層）を備えている。このゲート電極１４の側面には、例えばシリコン酸化膜からなる側壁絶縁膜１５が形成される。また、ゲート電極１４の上面を含む半導体基板１０上の全体には、シリコン窒化膜１６が形成されている。
【００１１】
このシリコン窒化膜１６の上には、層間絶縁膜１７が形成される。層間絶縁膜１７は、有機系絶縁材料からなる第１層膜１８を下層とし、無機系絶縁材料からなる第２層膜１９を上層とする２層構造を有している。第１層膜１８の有機系絶縁材料には、例えばポリアリレン系の有機膜、より具体的にはダウケミカル社から入手可能な商品名ＳｉＬＫ（商品名）、又はハネウエル社から入手可能な商品名ＦＬＡＲＥ（商品名）が用いられる。第２層膜１９の材料には、例えばＴＥＯＳ（テトラエトキシシラン）膜が用いられる。この実施の形態では、第１層膜１８はシリコン窒化膜１６の最上部、すなわちゲート電極１４上のシリコン窒化膜１６よりも高い位置まで堆積されている。第２層膜１９の上には、シリコン酸化膜等からなる層間絶縁膜２０が更に形成されている。
【００１２】
これら層間絶縁膜１７、２０を貫通して形成したコンタクトホールに、コンタクト２１、２２、及び２３が、バリアメタル２４を介して形成されている。コンタクト２１は、トランジスタＭ１のゲート電極１４の上面に達するように形成されている。またコンタクト２２は、トランジスタＭ１とＭ２が共有するソース・ドレイン拡散領域１１に達するように形成されている。さらにコンタクト２３は、トランジスタＭ２とＭ３が共有する、最小配線間隔で形成されたソース・ドレイン拡散領域１１に達するように形成されている。
【００１３】
本実施の形態は、層間絶縁膜１７が、上述のように有機系絶縁材料からなる第１層膜１８と無機系絶縁材料からなる第２層膜１９の２層構造を有する。この構成により、コンタクト２１〜２３を形成するためのコンタクトホールを同時に形成する場合にも、異物の堆積による高抵抗化や、オーバーエッチングによるボイドの発生などの不具合を生じさせることがない。以下、この点につき図２〜図７を参照して半導体装置の製造工程と共に説明する。
【００１４】
まず、図２に示すように、周知のＭＯＳトランジスタの製造工程により、ソース・ドレイン拡散領域１１を例えば最小ライン／スペース幅９０／９０ｎｍで形成すると共に、５０ｎｍ程度の厚さのゲート絶縁膜１３及び２００ｎｍ程度の厚さのゲート電極１４を例えば最小ライン／スペース幅５０／１２０ｎｍで形成する。その後、３０ｎｍ程度の厚さの側壁絶縁膜１５及び５０ｎｍ程度の厚さのシリコン窒化膜１６を周知のＣＶＤ法及びＲＩＥ等を用いて形成する。
【００１５】
続いて、図３に示すように、このゲート電極１４等を覆うように、ダウケミカル社製のＳｉＬＫ（商品名）を、スピンコート法を用いて６００ｎｍ程度の厚さに塗布して、第１層膜１８を形成する。ＳｉＬＫの熱キュアーによる硬化後、図４に示すように、有機系の材料、例えばレジン樹脂を主成分とするスラリを用いて、この第１層膜１８をＣＭＰ（化学的機械研磨法：Chemical Mechanical Polishing）法により研磨して厚さ４００ｎｍ程度まで平坦化する。次に図５に示すように、この平坦化した第１層膜１８の上に、厚さ１００ｎｍ程度のＴＥＯＳ膜をＣＶＤ法等により堆積させ、第２層膜１９を形成する。
【００１６】
次に、図６に示すように、この第２層膜１９上に厚さ６０ｎｍ程度の反射防止膜Ｒ１、及び厚さ１５０ｎｍ程度のレジストをフォトリソグラフィ法により形成し、これをマスクとしＣ４Ｆ８系のガスを用いたＲＩＥにより第２層膜１９にコンタクトホール２６を形成する。Ｃ４Ｆ８系のガスを用いる場合、ＴＥＯＳ膜とＳｉＬＫ（商品名）の選択比は５０以上である。このため、エッチングされるのはＴＥＯＳ膜からなる第２層膜１９のみであり、エッチングは第１層膜１８と第２層膜１９の界面で止まる。なお、コンタクトホール２６の加工完了後のレジストＲ２の厚さは、およそ１００ｎｍ程度と想定される。
【００１７】
次に、エッチングガスをアンモニア（ＮＨ３）系ガスに切り替えて、図７に示すように、第２層膜１９をマスクとしてＲＩＥを行って第１層膜１８をエッチングすることにより、コンタクトホール２６を更に深く形成する。ＮＨ３系のガスの場合、窒化シリコンとＳｉＬＫの選択比が大きいため、シリコン窒化膜１６は殆ど加工されず、第１層膜１８のみがエッチングされる。最小配線間隔で形成されるトランジスタＭ２とＭ３の間のコンタクトホール２６は、シリコン窒化膜１６の形状に沿うように形成される。なお、このＮＨ３系ガスのエッチングにより、第２層膜１９上に残存していた反射防止膜Ｒ１及びレジストＲ２は完全に除去される。また、このＮＨ３系ガスではＴＥＯＳ膜も殆どエッチングされないため、第２層膜１９に形成されたコンタクトホール２６の形状が変化してしまうこともない。すなわち、このような第１層膜１８、第２層膜１９の２層構造を有する層間絶縁膜１７によれば、第１層膜１８をエッチングする際に、第２層膜１９を選択比の高いハードマスクとして機能させることができる。
【００１８】
最後に、エッチングガスをＣＦ４系のガスに切り替えて、シリコン窒化膜１６をエッチングしてコンタクトホール２６をソース・ドレイン拡散領域１１及びゲート電極１４まで貫通させる。
【００１９】
続いて、ＡＬＤ(原子層堆積法：Atomic Layer Deposition)法又はＣＶＤ（化学気相成長法：Chemical Vapor Deposition）法を用いてコンタクトホール２６の壁面にＴｉＳｉＮ等からなるバリアメタル２４を形成し、更にＣＶＤ法を用いてタングステン（Ｗ）をコンタクトホール２６中に埋め込んだ後、コンタクトホール２６の外に堆積されたタングステンをＣＭＰ法で除去する。
【００２０】
そして、第２層膜１９上にＴＥＯＳ膜を１００ｎｍ程度の厚さに堆積して層間絶縁膜２０を形成し、更にこの層間絶縁膜２０にコンタクト２１〜２３に達するコンタクトホールを形成する。そして、スパッタリングによりタンタル（Ｔａ）膜と銅（Ｃｕ）膜をコンタクトホールの壁面に形成してバリアメタル２４とし、さらにメッキにより銅（Ｃｕ）を形成する。最後にコンタクトホール外のＴａ及びＣｕをＣＭＰ法により除去して、図１に示すような半導体装置が完成する。
【００２１】
この実施の形態では、層間絶縁膜１７の下層膜である第１層膜１８が、シリコン窒化膜１６に対する選択比が大きい有機系絶縁材料で形成されるため、シリコン窒化膜１６ひいてはゲート電極１４にダメージを与えることなくコンタクトホール２６の加工を行うことが出来る。
【００２２】
［第２の実施の形態］次に、本発明の第２の実施の形態を図８等を参照して説明する。第１の実施の形態と同様の構成要素については同一の符号を付しその詳細な説明は省略する。この実施の形態は、図８に示すように、層間絶縁膜１７の第１層膜１８と第２層膜１９との界面が、ゲート電極１４上のシリコン窒化膜１６の上面と略一致している点で、第１の実施の形態と異なっている。換言すれば、この第２の実施の形態は、ゲート電極１４の上には第２層膜１９のみが存在し、第１層膜１８は存在しない点で第１の実施の形態と異なっている。
【００２３】
図９及び図１０に示すように、第１の実施の形態と同様にＭＯＳトランジスタを形成し第１層膜１８を形成した後、この第１層膜１８をレジン樹脂をスラリとしたＣＭＰ法により平坦化する。ただしこの際、図１１に示すように、ゲート電極１４上のシリコン窒化膜１６をストッパ膜として、第１層膜１８の上面がゲート電極１４上のシリコン窒化膜１６の上面と一致するまでＣＭＰを行う。スラリとされるレジン樹脂は窒化シリコンとは殆ど反応しないので、このＣＭＰを実行しても、シリコン窒化膜１６表面へのダメージは極めて小さい。
【００２４】
次に、図１２に示すように、このＣＭＰ終了後の第１層膜１８上にＴＥＯＳ膜をＣＶＤ法等により堆積して第２層膜１９を形成する。その後、図１３に示すように、この第２層膜１９上に反射防止膜Ｒ１及びレジストＲ２を形成し、レジストＲ２をマスクとしＣ４Ｆ８系ガスを用いたＲＩＥによりコンタクトホール２６を形成する。この際、ゲート電極１４上のコンタクトホール２６のエッチングは、窒化シリコンとＴＥＯＳ膜の選択比が５程度と高いため、シリコン窒化膜１６の上で止まる。
【００２５】
一方、ソース・ドレイン拡散領域１１上のコンタクトホール２６のエッチングは、ＴＥＯＳ膜とＳｉＬＫ（商品名）の選択比が５０以上と高いため、第１層膜１８と第２層膜１９の界面で止まる。
【００２６】
その後、図１４に示すように、エッチングガスをＮＨ３系のガスに切り替えて、第１層膜１８をエッチングする。ＳｉＬＫ（商品名）と窒化シリコンの選択比が高いため、このエッチングはシリコン窒化膜１６に達すると止まる。また、コンタクトホールの位置ズレが生じた場合でも、ゲート電極１４の側面に形成されたシリコン窒化膜１６や側壁絶縁膜１５はエッチングされず、第１層膜１８のみがエッチングされる。従って、ゲート電極１４等にダメージを与えることはない。
【００２７】
最後に、エッチングガスをＣＦ４系のガスに切り替えてゲート電極１４上及びソース・ドレイン拡散領域１１上のシリコン窒化膜１６を除去して、コンタクトホール２６を貫通させる。以後は第１の実施の形態と同様の工程を実行することにより、図８に示す半導体装置が完成する。
【００２８】
この第２の実施の形態の場合、第１層膜１８と第２層膜１９の界面が、ゲート電極１４上のシリコン窒化膜１６の上面と一致しており、ゲート電極１４上には第１層膜１８は形成されていない。このため、ゲート電極１４上のコンタクトホールの形状を理想的なテーパ形状に近づけることができる。また、シリコン窒化膜１６をＣＭＰ法のストッパ膜として用いるため、層間絶縁膜１７の平坦性を更に向上させることができる。平坦性が向上すると、上層配線においてデュアルダマシン加工を適用する場合に、その加工を容易にすることができる。
【００２９】
［第３の実施の形態］次に、本発明の第３の実施の形態を、図１５等を参照して説明する。上記実施の形態と同様の構成要素については同一の符号を付しその詳細な説明は省略する。この実施の形態では、その製造工程において、第１層膜１８に幅広のコンタクト２３の下部を形成した後、その後第２層膜１９を形成し、続いてこの第２層膜１９に幅狭のコンタクトの上部を形成する工程を採用する点で、上記の実施の形態と異なっている。
【００３０】
次に、この第３の実施の形態に係る半導体装置の製造工程を、図１６〜２１を参照して説明する。第１の実施の形態と同様に、半導体基板１０上にＭＯＳトランジスタを形成した後（図１６）、このＭＯＳトランジスタを覆うよう第１層膜１８を形成し（図１７）、その後レジン樹脂をスラリとし、ゲート電極１４上のシリコン窒化膜１６をストッパ膜として、第１層膜１８の上面がゲート電極１４上のシリコン窒化膜１６の上面と一致するまでＣＭＰ法により平坦化する（図１８）。
【００３１】
そして、図１９に示すように、この第１層膜１８上にレジストの反射防止膜Ｒ１’を形成し、更にレジストＲ２’をフォトリソグラフィ法によりパタ−ニングする。このレジストＲ２’をマスクとし反射防止膜Ｒ１'にＣＦ４系のガスを用いたＲＩＥによりコンタクトホールパターンを形成し、更にレジストＲ２’のパタ-ンをマスクにＮＨ３系ガスを用いたＲＩＥでコンタクトホ−ル２８を形成する。ソース・ドレイン拡散領域１１に達するコンタクトホール２８は幅広であるが、ＮＨ３系のガスを用いているため、シリコン窒化膜１６は殆どエッチングされず、第１層膜１８のみがシリコン窒化膜１６の輪郭に沿ってエッチングされる。このため、幅広のコンタクトホールを形成しても、ゲート電極１４等にダメージを与えることはない。
【００３２】
続いて、図２０に示すように、反射防止膜Ｒ１’を除去した後、このコンタクトホール２８の壁面にスパッタリングによりバリアメタル２４を形成し、続いてＣＶＤ法によりタングステン（Ｗ）をコンタクトホール２８内に堆積させてコンタクトの下部２２Ｂ，２３Ｂを形成する。コンタクトホール２８外のタングステン等をＣＭＰにより除去した後、図２１に示すように第１層膜１８上にＴＥＯＳ膜を堆積させて第２層膜１９を形成する。この第２層膜に更にコンタクトホール２９を形成し、ここにバリアメタル２４、タングステンの埋め込みを行うことにより、コンタクト２１〜２３を形成する。この場合、コンタクトホール２８が幅広に形成されたため、コンタクトホール２９に関しては位置ズレの許容度を大きくとることができる。また、レジストＲ１'で用いたＳＩＯＮは最後にシリコン窒化膜１６をエッチングするときに無くなるか、またはその後にバリアメタル２４、コンタクト下部２２Ｂ、２３Ｂを形成するためにＣＭＰで除去した際に一緒に削ることで除去することができる。図２２に示すように、トランジスタＭ２とＭ３の間だけでなく、コンタクト２２の下部も幅広のものとしてもよい。
【００３３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では半導体基板上にＭＯＳトランジスタを形成した場合を例示したが、これに限らず、例えばバイポーラトランジスタを形成した半導体装置に本発明を適用することも可能である。また、コンタクトホールに埋め込む導体金属としては、タングステン（Ｗ）の他、銅（Ｃｕ）、アルミニウム（Ａｌ）、スズ（Ｓｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニオビウム（Ｎｂ）等を用いることが出来る。更に、第２層膜１９の材料としては、第１層膜１８やシリコン窒化膜１６に対し高い選択比を有するものであれば、ＴＥＯＳの他、シリコン酸化膜など様々なシリコン系絶縁膜を用いることが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施の形態の半導体装置の製造工程を示す。
【図３】第１の実施の形態の半導体装置の製造工程を示す。
【図４】第１の実施の形態の半導体装置の製造工程を示す。
【図５】第１の実施の形態の半導体装置の製造工程を示す。
【図６】第１の実施の形態の半導体装置の製造工程を示す。
【図７】第１の実施の形態の半導体装置の製造工程を示す。
【図８】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図９】第２の実施の形態の半導体装置の製造工程を示す。
【図１０】第２の実施の形態の半導体装置の製造工程を示す。
【図１１】第２の実施の形態の半導体装置の製造工程を示す。
【図１２】第２の実施の形態の半導体装置の製造工程を示す。
【図１３】第２の実施の形態の半導体装置の製造工程を示す。
【図１４】第２の実施の形態の半導体装置の製造工程を示す。
【図１５】本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。
【図１６】第３の実施の形態の半導体装置の製造工程を示す。
【図１７】第３の実施の形態の半導体装置の製造工程を示す。
【図１８】第３の実施の形態の半導体装置の製造工程を示す。
【図１９】第３の実施の形態の半導体装置の製造工程を示す。
【図２０】第３の実施の形態の半導体装置の製造工程を示す。
【図２１】第３の実施の形態の半導体装置の製造工程を示す。
【図２２】第３の実施の形態の変形例を示す。
【符号の説明】
【００３５】
１０・・・半導体基板、１１・・・ドレイン・ソース拡散領域、Ｍ１、Ｍ２、Ｍ３・・・ｎ型ＭＯＳトランジスタ、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１５・・・側壁絶縁膜、１６・・・シリコン窒化膜、１７・・・層間絶縁膜、１８・・・第１層膜、１９・・・第２層膜、２０・・・層間絶縁膜、２１、２２、２３・・・コンタクト、２４・・・バリアメタル、２６、２８、２９・・・コンタクトホール。

【特許請求の範囲】
【請求項１】
第１導電層及び第２導電層を表面側に形成され前記第２導電層は前記第１導電層よりも高い位置に形成されている半導体基板と、
前記第１導電層及び前記第２導電層を覆うように前記半導体基板上に形成される絶縁膜と、
有機系絶縁材料からなる第１層膜及びこの第１層膜上に形成される無機系絶縁材料からなる第２層膜の少なくとも２層構造を有し前記絶縁膜を介して前記第１導電層及び前記第２導電層を覆うように形成される層間絶縁膜と
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１層膜の表面の高さが、前記絶縁膜の高さと略一致していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１層膜は、有機系材料のスラリを用い前記絶縁膜をストッパ膜としたＣＭＰ法により平坦化されることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の表面側に、第１導電層及びこの第１導電層よりも高い位置に存在する第２導電層を形成するステップと、
前記第１導電層上及び第２導電層上を含む半導体基板上に絶縁膜を形成するステップと、
有機系絶縁材料からなる第１層膜及びこの第１層膜上に形成される無機系絶縁材料からなる第２層膜の少なくとも２層構造を有する層間絶縁膜を、前記絶縁膜を介して前記第１導電層及び前記第２導電層を覆うように形成するステップと、
第１のエッチング条件により前記第２層膜をエッチングした後前記第１のエッチング条件とは異なるエッチング条件により前記第１層膜をエッチングして前記第１導電層及び前記第２導電層の上にコンタクトホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１層膜を前記第２導電層を覆うように形成した後、前記第１層膜を前記絶縁膜をストッパ膜としたＣＭＰ法により平坦化するステップを更に備えた請求項４記載の半導体装置の製造方法。

【図１】