導電材埋め込み方法及び半導体装置の製造方法
【課題】 従来の方法と比較して、短時間で凹部の全体に導電材を埋め込むことができる技術を提供する。
【解決手段】 本願に係る導電材の埋め込み方法は、半導体装置の製造過程において表面に形成される凹部２２に導電材を埋め込む方法に関する。この方法は、凹部２２の少なくとも底面に露出する下地層１０の表面に不純物２４ａを定着させる不純物定着工程と、不純物２４ａが定着した下地層１０を利用して導電材をＶＬＳ成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程とを有する。この方法では、ＶＬＳ成長によって凹部２２に導電材を埋め込むため、短時間で導電材を埋め込むことができる。
【解決手段】 本願に係る導電材の埋め込み方法は、半導体装置の製造過程において表面に形成される凹部２２に導電材を埋め込む方法に関する。この方法は、凹部２２の少なくとも底面に露出する下地層１０の表面に不純物２４ａを定着させる不純物定着工程と、不純物２４ａが定着した下地層１０を利用して導電材をＶＬＳ成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程とを有する。この方法では、ＶＬＳ成長によって凹部２２に導電材を埋め込むため、短時間で導電材を埋め込むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置の製造方法に関する。詳しくは、半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程においては、表面に形成した凹部に導電材を埋め込むことがある。例えば、半導体装置に電極や配線等を形成する際には、半導体装置（半製品を含む）の表面に凹部を形成し、その凹部に導電材を埋め込むことによって電極や配線等が形成される。凹部に導電材を埋め込む方法としては、通常、ＣＶＤ（Chemical Vapor Deposition）法が用いられる。特許文献１，２には、ポリシリコンやタングステンのような導電材を、ＣＶＤ法を用いて凹部に埋め込むことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１５２８９９号公報
【特許文献２】特開２００８−４５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の製造方法では、通常のＣＶＤ法によって導電材を凹部に埋め込むため、凹部の全体に導電材を埋め込もうとすると長時間を要してしまう。本明細書は、従来と比較して短時間で凹部の全体に導電材を埋め込むことができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書に開示する方法は、半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法に関する。この方法では、凹部の少なくとも底面に露出する下地層の表面に不純物を定着させる不純物定着工程と、不純物が定着した下地層を利用して導電材をＶＬＳ（Vapor-Liquid-Solid）成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程を有している。
【０００６】
ここで、上記の「不純物」とは、導電材をＶＬＳ成長させる際に触媒として機能するものを意味する。従って、凹部に埋め込む導電材の種類に応じて適切な不純物を用いることができる。例えば、導電材としてポリシリコンを用いる場合は、「不純物」としてＦｅ，Ｎｉ，Ｃｒ等の金属を用いることができる。
【０００７】
この方法では、凹部の底面に露出する下地層に不純物を定着させ、その定着させた不純物を触媒として導電材をＶＬＳ成長させ、これによって凹部の全体に導電材を埋め込む。ＶＬＳ成長は、通常のＣＶＤ法と比較して成長速度が速い。このため、この方法によると、従来と比較して短時間で凹部の全体に導電材を埋め込むことができる。
【０００８】
上記の埋め込み方法では、不純物定着工程は、凹部の側面及び底面に不純物を定着させる第１ステップと、第１ステップで凹部の側面に定着した不純物を除去する第２ステップを有することができる。
【０００９】
このような構成によると、凹部の側面に定着した不純物が除去されるため、凹部の側面ではＶＬＳ成長が生じない。このため、主として凹部の底面からＶＬＳ成長した導電材によって凹部の全体が埋め込まれることとなる。その結果、従来のＣＶＤ法の場合に生じる導電材の形状不良、すなわち、凹部の両側面から成長した導電材同士が凹部の中央で不完全に合わさることによって生じる形状不良を抑制することができる。
【００１０】
上記の埋め込み方法は、下地層上に表面側層を形成する表面側層形成工程と、形成された表面側層に凹部を形成する凹部形成工程をさらに有することができる。この場合に、凹部形成工程では、凹部の底面に下地層が露出するように表面側層を除去して凹部を形成し、不純物定着工程の第１ステップでは、凹部の底面に露出する下地層の表面と、表面側層の表面全体に不純物を定着させ、不純物定着工程の第２ステップでは、表面側層の不純物が定着した部位を除去することが好ましい。
【００１１】
このような構成によると、凹部の底面に露出する下地層の表面にのみ不純物が定着し、凹部の底面でのみ導電材のＶＬＳ成長が生じる。このため、表面側層の表面全体においても導電材がＶＬＳ成長する場合と比較して、凹部の埋め込みのために使用する導電材の材料を少なくすることができる。
【００１２】
半導体装置を製造する際は、上記の埋め込み方法のいずれかを実行して、半導体装置の表面に形成された凹部に導電材を埋め込むことが好ましい。これによって、半導体装置の電極や配線等を短時間で製造することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図２】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図３】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図４】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図５】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図６】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図７】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図８】本実施形態に係る導電材の埋め込み方法の変形例を説明するための図。
【発明を実施するための形態】
【００１４】
本実施形態の導電材埋め込み方法は、半導体装置の製造過程において、半導体装置（半製品の状態を含む）の表面に形成される凹部に導電材を埋め込む方法であり、半導体装置に導電部をパターン形成する種々の場面で用いられる。以下では、半導体装置に電極（いわゆる埋め込み電極）を形成する場合を例に説明する。
【００１５】
図１に示すように、まず、下地層１０の上面に表面側層２０を形成する。下地層１０には、埋め込み電極となる材料（すなわち、導電材）がＶＬＳ成長する際に下地として機能するものを用いることができる。例えば、埋め込み電極（導電材）の材料としてポリシリコンを用いる場合は、ポリシリコンをＶＬＳ成長させることができるものを下地層１０として用いることができ、例えば、シリコン（Ｓｉ）を含有する層（シリコン（Ｓｉ）層、ＳｉＣ層等）を下地層１０として用いることができる。
【００１６】
表面側層２０は、半導体装置に埋め込み電極や配線を形成する際に利用される公知の材料によって形成することができる。具体的には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、レジスト等を表面側層２０として用いることができる。表面側層２０の形成方法には、ＣＶＤ法や熱酸化法やフォト・レジスト法等を用いることができる。
【００１７】
次に、図２に示すように、表面側層２０の一部を除去して、表面側層２０に凹部２２を形成する。この際、凹部２２の底面に下地層１０の表面１０ａが露出するように、表面側層２０を除去する。凹部２２の具体的な形成方法としては、例えば、次の方法を採ることができる。すなわち、表面側層２０の表面全体にマスクを形成し、その後、マスクをパターニングする。これにより、凹部２２を形成する領域上からマスクが除去され、凹部２２を形成しない領域上にのみマスクが残る。次に、マスクの開口から下地層１０に至るまで表面側層２０をエッチングする。表面側層２０のエッチングには、例えば、ドライエッチングを用いることができる。表面側層２０のエッチングが終了すると、表面側層２０上のマスクをアッシングによって除去する。これにより、表面側層２０に凹部２２を形成することができる。
【００１８】
次に、図３〜５に示すように、凹部２２の底面に露出する下地層１０の表面１０ａに不純物２４ａを定着させる。不純物２４ａには、導電材をＶＬＳ成長させる際に触媒として機能するものを用いることができる。凹部２２にポリシリコンを埋め込む場合は、シリコンと合金融液を作ることができる金属を不純物２４ａとして用いることができ、例えば、Ｆｅ，Ｎｉ，Ｃｒ等を不純物２４ａとして用いることができる。
【００１９】
不純物２４ａを下地層１０の表面１０ａに定着させる方法としては、例えば、次の方法を採ることができる。すなわち、図３に示すように、まず、表面側層２０の表面全体と、凹部２２の底面に露出する下地層１０の表面１０ａに、不純物を含有する水溶液３０を塗布する。これによって、下地層１０の表面１０ａ（図２参照）と、凹部２２の側面に露出する表面側層２０の表面２０ｂ（図２参照）と、表面側層２０の上表面２０ａ（図２参照）に、不純物を含有する水溶液３０が塗布される。塗布する水溶液３０は、凹部２２に埋め込む導電材に応じた不純物を含有する水溶液とする。上述したように、凹部２２にポリシリコンを埋め込む場合は、Ｆｅ，Ｎｉ，Ｃｒ等を含有する水溶液を塗布する。水溶液３０の塗布には、水溶液中に浸漬する方法や、スピンコート法等を用いることができる。
【００２０】
次に、図４に示すように、下地層１０及び表面側層２０を加熱して、塗布した水溶液３０に含まれる不純物を表面側層２０と下地層１０の表面に定着させる。すなわち、下地層１０及び表面側層２０を加熱することで水溶液３０中の水分が蒸発し、表面側層２０の表面全体と、下地層１０の表面１０ａに、不純物２４が定着する。なお、下地層１０及び表面側層２０の加熱には、ランプアニール装置等を用いることができる。
【００２１】
次に、図５に示すように、表面側層２０の表面に定着された不純物２４を除去する。表面側層２０の表面に定着した不純物２４を除去する方法としては、例えば、下地層１０に対するエッチングレートが小さく、表面側層２０に対するエッチングレートが大きいエッチング剤を用いて行うことができる。このようなエッチング剤を用いたエッチング処理では、下地層１０のエッチング量が小さくなる一方で、表面側層２０のエッチング量が大きくなる。このため、表面側層２０の表面に定着された不純物２４を完全に除去する一方で、下地層１０の表面１０ａに不純物２４ａを残すことができる。
【００２２】
例えば、下地層１０としてシリコン（Ｓｉ）層、表面側層２０として酸化シリコン（ＳｉＯ２）層を用いた場合は、希フッ酸をエッチング剤として用いることができる。希フッ酸のシリコン（Ｓｉ）及び酸化シリコン（ＳｉＯ２）に対するエッチングレートの比は、１：１００であるため、下地層１０を殆ど除去することなく、表面側層２０を除去することができる。また、下地層１０としてシリコン（Ｓｉ）層、表面側層２０として窒化シリコン（ＳｉＮ）層を用いた場合は、燐酸（Ｈ３ＰＯ４）を含有する薬液をエッチング剤として用いることができる。燐酸のシリコン（Ｓｉ）及び窒化シリコン（ＳｉＮ）に対するエッチングレートの比は、０：１００であるため、表面側層２０のみを除去することができる。また、下地層１０としてシリコン（Ｓｉ）層、表面側層２０としてレジスト層を用いた場合は、酸素ガス（Ｏ２）をエッチング剤として用いることができる。酸素ガス（Ｏ２）のシリコン（Ｓｉ）及びレジストに対するエッチングレートの比は、０：１００であるため、表面側層２０のみを除去することができる。
【００２３】
次に、図６に示すように、不純物２４ａが定着された下地層１０を利用して、導電材４０をＶＬＳ（Vapor-Liquid-Solid）成長させて、凹部２２の全体に導電材４０を埋め込む。具体的には、不純物２４ａを液体となる温度まで加熱し、その液体となった不純物２４ａの周囲に導電材４０の材料となる原料ガスを供給する。原料ガス中の原料原子は、液体となった不純物２４ａに溶け込み、溶け込んだ原料原子が下地層１０と不純物２４ａの界面に析出して成長する。これによって、凹部２２内の全体が導電材４０によって埋め込まれる。既に説明したように、導電材４０には、下地層１０上にＶＬＳ成長する導電材料を用いることができる。例えば、下地層１０がシリコン（Ｓｉ）層の場合には、ポリシリコンを導電材４０として用いることができる。なお、ＶＬＳ成長では、導電材４０が不純物２４ａと下地層１０の界面に析出成長してゆく。このため、導電材４０がＶＬＳ成長した後の状態では、図６に示すように、不純物２４ａは導電材４０の表面に位置している。また、液体となった不純物２４ａへの原料ガスの供給は、ＣＶＤ法等によって行われる。ＣＶＤ法によって原料ガスを供給すると、不純物２４ａが定着されていない表面側層２０の表面にも導電材４０が堆積する。ただし、表面側層２０の表面には不純物２４ａが定着されていないため、堆積している導電材４０の量は少ない。
【００２４】
最後に、図７に示すように、表面側層２０の上表面２０ａに堆積した導電材４０を除去する。導電材４０の表面には不純物２４ａが位置しているため、表面側層２０の表面２０ａに堆積した導電材４０を除去すると、導電材４０の表面に位置する不純物２４ａも除去される。これによって、凹部２２への導電材４０の埋め込みが終了する。すなわち、凹部２２内に埋め込み電極４０が形成される。この導電材４０の除去は、導電材４０に対するエッチングレートが大きい一方で、表面側層２０に対するエッチングレートが小さいエッチング剤を用いて行うことができる。このようなエッチング剤を用いて適切な時間エッチングを行うことで、導電材４０の表面と表面側層２０の表面とを同一平面とすることができる（すなわち、図７に示す状態とすることができる）。例えば、導電材４０をポリシリコンとし、表面側層２０を酸化シリコン（ＳｉＯ２）層とした場合は、塩素ガスによるドライエッチングを用いることができる。塩素ガスのポリシリコン及び酸化シリコン（ＳｉＯ２）に対するエッチングレートの比は、３００：１であるため、塩素ガスをエッチング剤とすることで、表面側層２０を殆ど除去することなく、導電材４０のみを除去することができる。なお、導電材４０の除去には、エッチング剤を用いたエッチング処理以外にも、ＣＭＰ（Chemical Mechanical Polishing）処理を用いることもできる。
【００２５】
上述した説明から明らかなように、本実施形態に係る導電材４０の埋め込み方法では、下地層１０の表面に不純物２４ａを定着し、その不純物２４ａが定着した下地層１０を利用したＶＬＳ成長によって、凹部２２内に導電材４０を埋め込む。ＶＬＳ成長は、従来の通常のＣＶＤ法による場合と比較して、その成長速度が速い。このため、本実施形態に係る導電材埋め込み方法によると、従来と比較して、短時間で凹部２２の全体に導電材４０を埋め込むことができる。
【００２６】
また、本実施形態の埋め込み方法では、凹部２２の底面に露出する下地層１０の表面１０ａにのみ不純物２４ａを定着させる。このため、下地層１０の表面１０ａにおいてのみ導電材４０がＶＬＳ成長する。したがって、表面側層２０の表面２０ａでは、導電材４０がＶＬＳ成長しない。このため、表面側層２０の表面２０ａに堆積する導電材４０の量を少なくすることができる。その結果、凹部２２を導電材４０で埋め込む際に使用する導電材４０の原材料の量を少なくすることができる。
【００２７】
また、本実施形態の埋め込み方法では、凹部２２の底面に露出する下地層１０の表面１０ａにおいてのみ導電材４０をＶＬＳ成長させる。このため、従来のＣＶＤ法を用いて凹部２２に導電材を埋め込んだ場合に生じ易い導電材４０の成形不良を防止することができる。すなわち、従来のＣＶＤ法を用いて、図２に示す凹部２２内に導電材を埋め込む場合、導電材は凹部２２の底面１０ａだけでなく、凹部２２の側面２０ｂにも均等に堆積する。このため、凹部２２の全体に導電材を埋め込むためには、凹部２２の一方の側面２０ｂに堆積した導電材の表面と、凹部２２の他方の側面２０ｂに堆積した導電材の表面とが合わされるまで、導電材を埋め込まなければならない。このため、埋め込まれた導電材には、凹部２２の中央で隙間が生じ易く、導電材の形状不良が生じ易い。一方、本実施形態では、凹部２２の底面に露出する下地層１０上に導電材４０がＶＬＳ成長するため、凹部２２の中央に隙間が生じ難く、その結果、導電材４０の形状不良を生じ難くすることができる。
【実施例１】
【００２８】
上述した本実施形態に係る埋め込み方法の一実施例を説明する。本実施例では、下地層１０をシリコン（Ｓｉ）基板とし、表面側層２０を酸化シリコン（ＳｉＯ２）層とし、導電材４０をポリシリコンとした。まず、シリコン基板１０上にＣＶＤ法によって酸化シリコン層２０を形成し、この酸化シリコン層２０に凹部２２を形成した。次いで、Ｆｅイオンを含有する水溶液中にシリコン基板１０を浸漬し、ランプアニール装置を利用してシリコン基板１０を加熱した。次いで、シリコン基板１０を希フッ酸の薬液でウエットエッチングをし、酸化シリコン層２０上に定着したＦｅイオンを除去した。次に、減圧ＣＶＤ法によって、シリコン基板１０上にポリシリコン４０をＶＬＳ成長させて、凹部２２内の全体にポリシリコン４０を埋め込んだ。減圧ＣＶＤの条件は、温度６２０℃、圧力２７Ｐａ、原料ガスＳｉＨ，原料ガス流量３３０ｓｃｃｍとした。最後に、酸化シリコン層２０上のポリシリコンを、塩素ガスを利用したドライエッチングで除去した。
【００２９】
また、比較例として、従来の減圧ＣＶＤ法を用いて、凹部２２内にポリシリコンを埋め込んだ。すなわち、シリコン基板の表面に不純物（Ｆｅイオン）を定着させることなく、減圧ＣＶＤ法によって凹部２２内にポリシリコンを埋め込んだ。比較例のその他の条件は、本実施例の条件と同一とした。
【００３０】
【表１】
【００３１】
表１は、凹部２２内にポリシリコン４０を埋め込むために要した時間を示している。すなわち、図５の状態から図６の状態とするのに要した時間を示している。表１から明らかなように、本実施例によると、従来（比較例）と比較して、極めて短時間で凹部２２の全体にポリシリコン４０を埋め込むことができた。また、埋め込まれたポリシリコン４０の形状を確認したが、形状不良も生じていなかった。
【００３２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００３３】
例えば、上述した実施形態では、半導体装置に埋め込み電極を形成する場合について説明したが、本発明の埋め込み方法は、半導体装置に配線等を形成する場合に用いることができる。
【００３４】
また、上述した実施形態では、下地層１０と表面側層２０が積層された構造体において、表面側層２０に形成された凹部２２に導電材４０を埋め込む例であったが、本発明の埋め込み方法は、このような場合に限らない。例えば、図８に示すように、基層５０に形成された溝５２内に導電材を埋め込む場合にも適用することができる。かかる場合において、基層５０が導電材をＶＬＳ成長させることができない層であるときは、溝５２内に導電材をＶＬＳ成長させることができる下地層５４をＣＶＤ法等で形成すればよい。溝５２内に下地層５４を形成することで、上述した方法と同様の方法によって溝５２内に導電材を埋め込むことができる。
【００３５】
また、上述した実施形態では、凹部２２の底面にのみ下地層１０が露出しているが、本発明の埋め込み方法は、これに限られず、凹部の側面に下地層が露出していてもよい。また、導電材をＶＬＳ成長させるための下地層は、単一の材料から形成される層とする必要は必ずしもなく、部分的に異なる材料から形成された層とすることもできる。
【００３６】
また、上述した実施形態では、下地層１０の表面及び表面側層２０の表面に不純物を含有する水溶液３０を塗布した後、下地層１０及び表面側層２０を加熱して、下地層１０の表面及び表面側層２０の表面に不純物２４ａを定着させた。しかしながら、このような例に限られず、下地層１０及び表面側層２０に不純物を含有する水溶液を塗布しながら、下地層１０及び表面側層２０を加熱するようにしてもよい。
【００３７】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０ 下地層
２０ 表面側層
２２ 凹部
２４ 不純物
３０ 不純物
４０ 導電材
５０ 基層
【技術分野】
【０００１】
本明細書は、半導体装置の製造方法に関する。詳しくは、半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程においては、表面に形成した凹部に導電材を埋め込むことがある。例えば、半導体装置に電極や配線等を形成する際には、半導体装置（半製品を含む）の表面に凹部を形成し、その凹部に導電材を埋め込むことによって電極や配線等が形成される。凹部に導電材を埋め込む方法としては、通常、ＣＶＤ（Chemical Vapor Deposition）法が用いられる。特許文献１，２には、ポリシリコンやタングステンのような導電材を、ＣＶＤ法を用いて凹部に埋め込むことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１５２８９９号公報
【特許文献２】特開２００８−４５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の製造方法では、通常のＣＶＤ法によって導電材を凹部に埋め込むため、凹部の全体に導電材を埋め込もうとすると長時間を要してしまう。本明細書は、従来と比較して短時間で凹部の全体に導電材を埋め込むことができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書に開示する方法は、半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法に関する。この方法では、凹部の少なくとも底面に露出する下地層の表面に不純物を定着させる不純物定着工程と、不純物が定着した下地層を利用して導電材をＶＬＳ（Vapor-Liquid-Solid）成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程を有している。
【０００６】
ここで、上記の「不純物」とは、導電材をＶＬＳ成長させる際に触媒として機能するものを意味する。従って、凹部に埋め込む導電材の種類に応じて適切な不純物を用いることができる。例えば、導電材としてポリシリコンを用いる場合は、「不純物」としてＦｅ，Ｎｉ，Ｃｒ等の金属を用いることができる。
【０００７】
この方法では、凹部の底面に露出する下地層に不純物を定着させ、その定着させた不純物を触媒として導電材をＶＬＳ成長させ、これによって凹部の全体に導電材を埋め込む。ＶＬＳ成長は、通常のＣＶＤ法と比較して成長速度が速い。このため、この方法によると、従来と比較して短時間で凹部の全体に導電材を埋め込むことができる。
【０００８】
上記の埋め込み方法では、不純物定着工程は、凹部の側面及び底面に不純物を定着させる第１ステップと、第１ステップで凹部の側面に定着した不純物を除去する第２ステップを有することができる。
【０００９】
このような構成によると、凹部の側面に定着した不純物が除去されるため、凹部の側面ではＶＬＳ成長が生じない。このため、主として凹部の底面からＶＬＳ成長した導電材によって凹部の全体が埋め込まれることとなる。その結果、従来のＣＶＤ法の場合に生じる導電材の形状不良、すなわち、凹部の両側面から成長した導電材同士が凹部の中央で不完全に合わさることによって生じる形状不良を抑制することができる。
【００１０】
上記の埋め込み方法は、下地層上に表面側層を形成する表面側層形成工程と、形成された表面側層に凹部を形成する凹部形成工程をさらに有することができる。この場合に、凹部形成工程では、凹部の底面に下地層が露出するように表面側層を除去して凹部を形成し、不純物定着工程の第１ステップでは、凹部の底面に露出する下地層の表面と、表面側層の表面全体に不純物を定着させ、不純物定着工程の第２ステップでは、表面側層の不純物が定着した部位を除去することが好ましい。
【００１１】
このような構成によると、凹部の底面に露出する下地層の表面にのみ不純物が定着し、凹部の底面でのみ導電材のＶＬＳ成長が生じる。このため、表面側層の表面全体においても導電材がＶＬＳ成長する場合と比較して、凹部の埋め込みのために使用する導電材の材料を少なくすることができる。
【００１２】
半導体装置を製造する際は、上記の埋め込み方法のいずれかを実行して、半導体装置の表面に形成された凹部に導電材を埋め込むことが好ましい。これによって、半導体装置の電極や配線等を短時間で製造することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図２】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図３】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図４】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図５】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図６】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図７】本実施形態に係る導電材の埋め込み方法を説明するための図。
【図８】本実施形態に係る導電材の埋め込み方法の変形例を説明するための図。
【発明を実施するための形態】
【００１４】
本実施形態の導電材埋め込み方法は、半導体装置の製造過程において、半導体装置（半製品の状態を含む）の表面に形成される凹部に導電材を埋め込む方法であり、半導体装置に導電部をパターン形成する種々の場面で用いられる。以下では、半導体装置に電極（いわゆる埋め込み電極）を形成する場合を例に説明する。
【００１５】
図１に示すように、まず、下地層１０の上面に表面側層２０を形成する。下地層１０には、埋め込み電極となる材料（すなわち、導電材）がＶＬＳ成長する際に下地として機能するものを用いることができる。例えば、埋め込み電極（導電材）の材料としてポリシリコンを用いる場合は、ポリシリコンをＶＬＳ成長させることができるものを下地層１０として用いることができ、例えば、シリコン（Ｓｉ）を含有する層（シリコン（Ｓｉ）層、ＳｉＣ層等）を下地層１０として用いることができる。
【００１６】
表面側層２０は、半導体装置に埋め込み電極や配線を形成する際に利用される公知の材料によって形成することができる。具体的には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、レジスト等を表面側層２０として用いることができる。表面側層２０の形成方法には、ＣＶＤ法や熱酸化法やフォト・レジスト法等を用いることができる。
【００１７】
次に、図２に示すように、表面側層２０の一部を除去して、表面側層２０に凹部２２を形成する。この際、凹部２２の底面に下地層１０の表面１０ａが露出するように、表面側層２０を除去する。凹部２２の具体的な形成方法としては、例えば、次の方法を採ることができる。すなわち、表面側層２０の表面全体にマスクを形成し、その後、マスクをパターニングする。これにより、凹部２２を形成する領域上からマスクが除去され、凹部２２を形成しない領域上にのみマスクが残る。次に、マスクの開口から下地層１０に至るまで表面側層２０をエッチングする。表面側層２０のエッチングには、例えば、ドライエッチングを用いることができる。表面側層２０のエッチングが終了すると、表面側層２０上のマスクをアッシングによって除去する。これにより、表面側層２０に凹部２２を形成することができる。
【００１８】
次に、図３〜５に示すように、凹部２２の底面に露出する下地層１０の表面１０ａに不純物２４ａを定着させる。不純物２４ａには、導電材をＶＬＳ成長させる際に触媒として機能するものを用いることができる。凹部２２にポリシリコンを埋め込む場合は、シリコンと合金融液を作ることができる金属を不純物２４ａとして用いることができ、例えば、Ｆｅ，Ｎｉ，Ｃｒ等を不純物２４ａとして用いることができる。
【００１９】
不純物２４ａを下地層１０の表面１０ａに定着させる方法としては、例えば、次の方法を採ることができる。すなわち、図３に示すように、まず、表面側層２０の表面全体と、凹部２２の底面に露出する下地層１０の表面１０ａに、不純物を含有する水溶液３０を塗布する。これによって、下地層１０の表面１０ａ（図２参照）と、凹部２２の側面に露出する表面側層２０の表面２０ｂ（図２参照）と、表面側層２０の上表面２０ａ（図２参照）に、不純物を含有する水溶液３０が塗布される。塗布する水溶液３０は、凹部２２に埋め込む導電材に応じた不純物を含有する水溶液とする。上述したように、凹部２２にポリシリコンを埋め込む場合は、Ｆｅ，Ｎｉ，Ｃｒ等を含有する水溶液を塗布する。水溶液３０の塗布には、水溶液中に浸漬する方法や、スピンコート法等を用いることができる。
【００２０】
次に、図４に示すように、下地層１０及び表面側層２０を加熱して、塗布した水溶液３０に含まれる不純物を表面側層２０と下地層１０の表面に定着させる。すなわち、下地層１０及び表面側層２０を加熱することで水溶液３０中の水分が蒸発し、表面側層２０の表面全体と、下地層１０の表面１０ａに、不純物２４が定着する。なお、下地層１０及び表面側層２０の加熱には、ランプアニール装置等を用いることができる。
【００２１】
次に、図５に示すように、表面側層２０の表面に定着された不純物２４を除去する。表面側層２０の表面に定着した不純物２４を除去する方法としては、例えば、下地層１０に対するエッチングレートが小さく、表面側層２０に対するエッチングレートが大きいエッチング剤を用いて行うことができる。このようなエッチング剤を用いたエッチング処理では、下地層１０のエッチング量が小さくなる一方で、表面側層２０のエッチング量が大きくなる。このため、表面側層２０の表面に定着された不純物２４を完全に除去する一方で、下地層１０の表面１０ａに不純物２４ａを残すことができる。
【００２２】
例えば、下地層１０としてシリコン（Ｓｉ）層、表面側層２０として酸化シリコン（ＳｉＯ２）層を用いた場合は、希フッ酸をエッチング剤として用いることができる。希フッ酸のシリコン（Ｓｉ）及び酸化シリコン（ＳｉＯ２）に対するエッチングレートの比は、１：１００であるため、下地層１０を殆ど除去することなく、表面側層２０を除去することができる。また、下地層１０としてシリコン（Ｓｉ）層、表面側層２０として窒化シリコン（ＳｉＮ）層を用いた場合は、燐酸（Ｈ３ＰＯ４）を含有する薬液をエッチング剤として用いることができる。燐酸のシリコン（Ｓｉ）及び窒化シリコン（ＳｉＮ）に対するエッチングレートの比は、０：１００であるため、表面側層２０のみを除去することができる。また、下地層１０としてシリコン（Ｓｉ）層、表面側層２０としてレジスト層を用いた場合は、酸素ガス（Ｏ２）をエッチング剤として用いることができる。酸素ガス（Ｏ２）のシリコン（Ｓｉ）及びレジストに対するエッチングレートの比は、０：１００であるため、表面側層２０のみを除去することができる。
【００２３】
次に、図６に示すように、不純物２４ａが定着された下地層１０を利用して、導電材４０をＶＬＳ（Vapor-Liquid-Solid）成長させて、凹部２２の全体に導電材４０を埋め込む。具体的には、不純物２４ａを液体となる温度まで加熱し、その液体となった不純物２４ａの周囲に導電材４０の材料となる原料ガスを供給する。原料ガス中の原料原子は、液体となった不純物２４ａに溶け込み、溶け込んだ原料原子が下地層１０と不純物２４ａの界面に析出して成長する。これによって、凹部２２内の全体が導電材４０によって埋め込まれる。既に説明したように、導電材４０には、下地層１０上にＶＬＳ成長する導電材料を用いることができる。例えば、下地層１０がシリコン（Ｓｉ）層の場合には、ポリシリコンを導電材４０として用いることができる。なお、ＶＬＳ成長では、導電材４０が不純物２４ａと下地層１０の界面に析出成長してゆく。このため、導電材４０がＶＬＳ成長した後の状態では、図６に示すように、不純物２４ａは導電材４０の表面に位置している。また、液体となった不純物２４ａへの原料ガスの供給は、ＣＶＤ法等によって行われる。ＣＶＤ法によって原料ガスを供給すると、不純物２４ａが定着されていない表面側層２０の表面にも導電材４０が堆積する。ただし、表面側層２０の表面には不純物２４ａが定着されていないため、堆積している導電材４０の量は少ない。
【００２４】
最後に、図７に示すように、表面側層２０の上表面２０ａに堆積した導電材４０を除去する。導電材４０の表面には不純物２４ａが位置しているため、表面側層２０の表面２０ａに堆積した導電材４０を除去すると、導電材４０の表面に位置する不純物２４ａも除去される。これによって、凹部２２への導電材４０の埋め込みが終了する。すなわち、凹部２２内に埋め込み電極４０が形成される。この導電材４０の除去は、導電材４０に対するエッチングレートが大きい一方で、表面側層２０に対するエッチングレートが小さいエッチング剤を用いて行うことができる。このようなエッチング剤を用いて適切な時間エッチングを行うことで、導電材４０の表面と表面側層２０の表面とを同一平面とすることができる（すなわち、図７に示す状態とすることができる）。例えば、導電材４０をポリシリコンとし、表面側層２０を酸化シリコン（ＳｉＯ２）層とした場合は、塩素ガスによるドライエッチングを用いることができる。塩素ガスのポリシリコン及び酸化シリコン（ＳｉＯ２）に対するエッチングレートの比は、３００：１であるため、塩素ガスをエッチング剤とすることで、表面側層２０を殆ど除去することなく、導電材４０のみを除去することができる。なお、導電材４０の除去には、エッチング剤を用いたエッチング処理以外にも、ＣＭＰ（Chemical Mechanical Polishing）処理を用いることもできる。
【００２５】
上述した説明から明らかなように、本実施形態に係る導電材４０の埋め込み方法では、下地層１０の表面に不純物２４ａを定着し、その不純物２４ａが定着した下地層１０を利用したＶＬＳ成長によって、凹部２２内に導電材４０を埋め込む。ＶＬＳ成長は、従来の通常のＣＶＤ法による場合と比較して、その成長速度が速い。このため、本実施形態に係る導電材埋め込み方法によると、従来と比較して、短時間で凹部２２の全体に導電材４０を埋め込むことができる。
【００２６】
また、本実施形態の埋め込み方法では、凹部２２の底面に露出する下地層１０の表面１０ａにのみ不純物２４ａを定着させる。このため、下地層１０の表面１０ａにおいてのみ導電材４０がＶＬＳ成長する。したがって、表面側層２０の表面２０ａでは、導電材４０がＶＬＳ成長しない。このため、表面側層２０の表面２０ａに堆積する導電材４０の量を少なくすることができる。その結果、凹部２２を導電材４０で埋め込む際に使用する導電材４０の原材料の量を少なくすることができる。
【００２７】
また、本実施形態の埋め込み方法では、凹部２２の底面に露出する下地層１０の表面１０ａにおいてのみ導電材４０をＶＬＳ成長させる。このため、従来のＣＶＤ法を用いて凹部２２に導電材を埋め込んだ場合に生じ易い導電材４０の成形不良を防止することができる。すなわち、従来のＣＶＤ法を用いて、図２に示す凹部２２内に導電材を埋め込む場合、導電材は凹部２２の底面１０ａだけでなく、凹部２２の側面２０ｂにも均等に堆積する。このため、凹部２２の全体に導電材を埋め込むためには、凹部２２の一方の側面２０ｂに堆積した導電材の表面と、凹部２２の他方の側面２０ｂに堆積した導電材の表面とが合わされるまで、導電材を埋め込まなければならない。このため、埋め込まれた導電材には、凹部２２の中央で隙間が生じ易く、導電材の形状不良が生じ易い。一方、本実施形態では、凹部２２の底面に露出する下地層１０上に導電材４０がＶＬＳ成長するため、凹部２２の中央に隙間が生じ難く、その結果、導電材４０の形状不良を生じ難くすることができる。
【実施例１】
【００２８】
上述した本実施形態に係る埋め込み方法の一実施例を説明する。本実施例では、下地層１０をシリコン（Ｓｉ）基板とし、表面側層２０を酸化シリコン（ＳｉＯ２）層とし、導電材４０をポリシリコンとした。まず、シリコン基板１０上にＣＶＤ法によって酸化シリコン層２０を形成し、この酸化シリコン層２０に凹部２２を形成した。次いで、Ｆｅイオンを含有する水溶液中にシリコン基板１０を浸漬し、ランプアニール装置を利用してシリコン基板１０を加熱した。次いで、シリコン基板１０を希フッ酸の薬液でウエットエッチングをし、酸化シリコン層２０上に定着したＦｅイオンを除去した。次に、減圧ＣＶＤ法によって、シリコン基板１０上にポリシリコン４０をＶＬＳ成長させて、凹部２２内の全体にポリシリコン４０を埋め込んだ。減圧ＣＶＤの条件は、温度６２０℃、圧力２７Ｐａ、原料ガスＳｉＨ，原料ガス流量３３０ｓｃｃｍとした。最後に、酸化シリコン層２０上のポリシリコンを、塩素ガスを利用したドライエッチングで除去した。
【００２９】
また、比較例として、従来の減圧ＣＶＤ法を用いて、凹部２２内にポリシリコンを埋め込んだ。すなわち、シリコン基板の表面に不純物（Ｆｅイオン）を定着させることなく、減圧ＣＶＤ法によって凹部２２内にポリシリコンを埋め込んだ。比較例のその他の条件は、本実施例の条件と同一とした。
【００３０】
【表１】
【００３１】
表１は、凹部２２内にポリシリコン４０を埋め込むために要した時間を示している。すなわち、図５の状態から図６の状態とするのに要した時間を示している。表１から明らかなように、本実施例によると、従来（比較例）と比較して、極めて短時間で凹部２２の全体にポリシリコン４０を埋め込むことができた。また、埋め込まれたポリシリコン４０の形状を確認したが、形状不良も生じていなかった。
【００３２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００３３】
例えば、上述した実施形態では、半導体装置に埋め込み電極を形成する場合について説明したが、本発明の埋め込み方法は、半導体装置に配線等を形成する場合に用いることができる。
【００３４】
また、上述した実施形態では、下地層１０と表面側層２０が積層された構造体において、表面側層２０に形成された凹部２２に導電材４０を埋め込む例であったが、本発明の埋め込み方法は、このような場合に限らない。例えば、図８に示すように、基層５０に形成された溝５２内に導電材を埋め込む場合にも適用することができる。かかる場合において、基層５０が導電材をＶＬＳ成長させることができない層であるときは、溝５２内に導電材をＶＬＳ成長させることができる下地層５４をＣＶＤ法等で形成すればよい。溝５２内に下地層５４を形成することで、上述した方法と同様の方法によって溝５２内に導電材を埋め込むことができる。
【００３５】
また、上述した実施形態では、凹部２２の底面にのみ下地層１０が露出しているが、本発明の埋め込み方法は、これに限られず、凹部の側面に下地層が露出していてもよい。また、導電材をＶＬＳ成長させるための下地層は、単一の材料から形成される層とする必要は必ずしもなく、部分的に異なる材料から形成された層とすることもできる。
【００３６】
また、上述した実施形態では、下地層１０の表面及び表面側層２０の表面に不純物を含有する水溶液３０を塗布した後、下地層１０及び表面側層２０を加熱して、下地層１０の表面及び表面側層２０の表面に不純物２４ａを定着させた。しかしながら、このような例に限られず、下地層１０及び表面側層２０に不純物を含有する水溶液を塗布しながら、下地層１０及び表面側層２０を加熱するようにしてもよい。
【００３７】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０ 下地層
２０ 表面側層
２２ 凹部
２４ 不純物
３０ 不純物
４０ 導電材
５０ 基層
【特許請求の範囲】
【請求項１】
半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法であり、
凹部の少なくとも底面に露出する下地層の表面に不純物を定着させる不純物定着工程と、
不純物が定着した下地層を利用して導電材をＶＬＳ成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程と、を有する導電材埋め込み方法。
【請求項２】
不純物定着工程は、凹部の側面及び底面に不純物を定着させる第１ステップと、第１ステップで凹部の側面に定着した不純物を除去する第２ステップを有している、請求項１に記載の導電材埋め込み方法。
【請求項３】
下地層上に表面側層を形成する表面側層形成工程と、下地層上に形成された表面側層に凹部を形成する凹部形成工程をさらに有しており、
凹部形成工程では、凹部の底面に下地層が露出するように表面側層を除去して凹部を形成し、
不純物定着工程の第１ステップでは、凹部の底面に露出する下地層の表面と、表面側層の表面全体に不純物を定着させ、
不純物定着工程の第２ステップでは、表面側層の不純物が定着した部位を除去する、請求項２に記載の導電材埋め込み方法。
【請求項４】
請求項１〜３のいずれか一項に記載の導電材埋め込み方法を実行する工程を含んでいる、半導体装置の製造方法。
【請求項１】
半導体装置の製造過程において表面に形成される凹部に導電材を埋め込む方法であり、
凹部の少なくとも底面に露出する下地層の表面に不純物を定着させる不純物定着工程と、
不純物が定着した下地層を利用して導電材をＶＬＳ成長させて、凹部の全体に導電材を埋め込むＶＬＳ成長工程と、を有する導電材埋め込み方法。
【請求項２】
不純物定着工程は、凹部の側面及び底面に不純物を定着させる第１ステップと、第１ステップで凹部の側面に定着した不純物を除去する第２ステップを有している、請求項１に記載の導電材埋め込み方法。
【請求項３】
下地層上に表面側層を形成する表面側層形成工程と、下地層上に形成された表面側層に凹部を形成する凹部形成工程をさらに有しており、
凹部形成工程では、凹部の底面に下地層が露出するように表面側層を除去して凹部を形成し、
不純物定着工程の第１ステップでは、凹部の底面に露出する下地層の表面と、表面側層の表面全体に不純物を定着させ、
不純物定着工程の第２ステップでは、表面側層の不純物が定着した部位を除去する、請求項２に記載の導電材埋め込み方法。
【請求項４】
請求項１〜３のいずれか一項に記載の導電材埋め込み方法を実行する工程を含んでいる、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−５９９８３（Ｐ２０１２−５９９８３Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０２７８５（Ｐ２０１０−２０２７８５）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
[ Back to top ]