表示装置
【課題】 容量素子の各電極における絶縁破壊を回避させた表示装置を提供する。
【解決手段】 半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする表示装置。
【解決手段】 半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、たとえばアクティブ・マトリクス型の液晶表示装置あるいは有機ＥＬ表示装置等およびそれらの製造方法に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置は、その基板の面に、そのｘ方向に延在されｙ方向に並設されるゲート信号線（走査信号線）とｙ方向に延在されｘ方向に並設されるドレイン信号線（映像信号線）とで囲まれる領域を画素領域とし、この画素領域の集合体を表示部として構成している。
【０００３】
各画素領域には、当該画素領域を囲む一対のゲート信号線のうち一方の側のゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介して当該画素領域を囲む一対のドレイン信号線のうち一方の側のドレイン信号線からの映像信号が供給される電極とが備えられている。
【０００４】
この電極は、液晶表示装置の場合にあっては液晶を間にして配置される他方の電極との間に該映像信号に対応する電圧を生じせしめるようになっている。有機ＥＬ表示装置の場合にあっては、様々な方式があるが、一例を挙げると、この電極は、映像信号を取り込む容量素子の電極である。そして、この容量素子に取り込まれた映像信号に対応して有機発光層を間に配置される一方の電極と他方の電極との間に該映像信号に対応する電流を生じせしめる回路を備えている。
【０００５】
このように構成される表示装置は、表示部の各画素を、前記ゲート信号線を共通とする画素群（ライン）を順次走査させて駆動するようにしているが、同じ画素群を次に駆動させるまでの間に、該画素群に供給された映像信号を蓄積させておくための容量素子を備えている。
【０００６】
そして、前記スイッチング素子である薄膜トランジスタ、および容量素子は、それぞれ所定パターンに形成された半導体層、絶縁層、および金属層等の積層体で構成されているが、該スイッチング素子のゲート絶縁膜と容量素子の誘電体膜は共通の絶縁膜で形成されるのが通常となっている。製造プロセスの低減を図らんとしているからである。
【０００７】
しかし、上述した構成において、薄膜トランジスタのゲート絶縁膜は、該薄膜トランジスタの特性が定められていることから、その膜厚が予め規定され、この結果、容量素子の誘電体膜の厚さも設定されてしまうという不都合が生じる。
【０００８】
すなわち、画素領域内に形成される容量素子において、比較的大きな容量を得ようとした場合、その誘電体膜の膜厚が規定されているため、面積を大きくせざるを得ず、その結果、いわゆる開口率を低下させてしまうことになる。
【０００９】
そこで、薄膜トランジスタのゲート絶縁膜と比較し容量素子の誘電体膜を薄くする工程を新たに付加させたものが知られている。容量素子の形成領域に形成されたゲート絶縁膜をマスクを用いた選択エッチングをして除去し、該マスクを取り除いた後に熱酸化膜を形成するようにしたものである。
このような技術としては、たとえば下記特許文献に開示がなされている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−１７５１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上述した構成は、膜厚差をもたせるゲート絶縁膜を形成した後に、容量素子を形成する領域（ゲート絶縁膜の膜厚を薄く形成した領域）に高濃度の不純物をインプラし、該ゲート絶縁膜の下層に配置される半導体層を導電化させており、このインプラを行なう場合にも新たなマスクを形成しなければならないものであった。
【００１２】
また、マスク（ホトレジスト膜）を形成した後に、それを除去する場合には、該マスクの形成面が汚染されていることから、洗浄と称される工程が付加されるのが通常である。
このことから、製造工数が増大し、その解決策が要望されるに至った。
【００１３】
また、このように構成された容量素子において、その絶縁膜の上層に形成される他方の電極に該半導体層の形成領域外にまで延在する配線層等を形成した場合に、該絶縁膜の下層の半導体層（導電化されている）からなる電極と配線層との間で、絶縁破壊を起してしまうという不都合が生じることが見出された。容量素子の形成領域における絶縁膜の膜厚を薄く形成した場合に、その絶縁膜が半導体層の段差部で充分な膜厚で形成されないからである。
【００１４】
本発明は、このような事情に基づいてなされたものであり、その目的は、製造工数の低減を図った表示装置の製造方法を提供することである。
また、本発明の他の目的は、容量素子の各電極における絶縁破壊を回避させた表示装置を提供することである。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
（１）
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第１領域を被い第２領域を露出させたマスクを用いて、前記第２領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを除去した後に、前記第１領域及び前記第２領域の前記絶縁膜の表面を前記第２領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第２領域の絶縁膜の膜厚を前記第１領域の絶縁膜の膜厚よりも薄くすることを特徴とする。
【００１７】
（２）
本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記第１領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第２領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
【００１８】
（３）
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第１領域を被い第２領域を露出させたマスクを用いて、前記第２領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを残存させたまま、前記第２領域の前記絶縁膜の表面を前記第２領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第２領域の絶縁膜の膜厚を前記第１領域の絶縁膜の膜厚よりも薄くし、
前記マスクを除去した後に、前記第１領域及び前記第２領域の前記絶縁膜の表面を洗浄することを特徴とする。
【００１９】
（４）
本発明による表示装置の製造方法は、たとえば、（３）の構成を前提とし、前記第１領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第２領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
【００２０】
（５）
本発明による表示装置は、たとえば、半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする。
【００２１】
（６）
本発明による表示装置は、たとえば、（５）の構成を前提とし、前記半導体層は、前記半導体層の形成領域内から前記半導体層の形成領域外まで延在された前記導体層の前記延在部分と重畳する領域において、その不純物濃度が、前記一方の電極を構成する部分の不純物濃度より小さくなっていることを特徴とする。
【００２２】
（７）
本発明による表示装置は、たとえば、（５）または（６）の構成を前提とし、前記導体層の前記延在部分は、前記他方の電極に電位を与える配線層であることを特徴とする。
【００２３】
（８）
本発明による表示装置は、たとえば、絶縁膜で被われた半導体層の領域に第１領域と第２領域とを有し、前記第１領域の部分にてその上面に形成される前記絶縁膜をゲート絶縁膜とする薄膜トランジスタと、前記第２領域の部分にてその上面に形成される前記絶縁膜を誘電体膜とする容量素子とを備える表示装置であって、
前記容量素子は、前記半導体層の前記第２領域に不純物がドープされて一方の電極を構成し、前記第２領域上の前記絶縁膜の上面に形成される導体層を他方の電極として構成し、前記他方の電極は前記半導体層の形成領域外から延在される配線層と接続されて形成され、
前記半導体層のうち少なくとも前記配線層が重畳される領域には前記一方の電極を構成する前記第２領域の不純物濃度よりも小さい不純物濃度を有する第３領域を備えるとともに、
前記第２領域上の前記絶縁膜は前記第１領域および前記第３領域上の前記絶縁膜よりも膜厚が小さくなっていることを特徴とする。
【００２４】
（９）
本発明による表示装置の製造方法は、たとえば、（１）ないし（４）のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
【００２５】
（１０）
本発明による表示装置は、たとえば、（５）ないし（８）のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２６】
このように構成された表示装置の製造方法によれば、いずれもマスク工程を１回行なうだけで、半導体層を選択的に導電化でき、該半導体層を被って形成された絶縁膜のうち該導電化された部分上の絶縁膜の膜厚をそれ以外の部分の絶縁膜の膜厚よりも小さくすることができる。
また、上述した表示装置によれば、導電化された半導体層、絶縁膜、前記半導体層の非形成領域外に延在する延在部を有する導体層との順次積層体からなる容量素子において、前記導電化された半導体層と前記延在部との前記半導体層の段差部における絶縁破壊が生じるのを防止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明による表示装置の製造方法の一実施例の要部を示す説明図である。
【図２】本発明による表示装置の画素の構成の一実施例を示す要部平面図である。
【図３】図２に示す表示装置の製造方法の一実施例を示す工程図で、図４、図５とともに一連の工程を示した図である。
【図４】図２に示す表示装置の製造方法の一実施例を示す工程図で、図３、図５とともに一連の工程を示した図である。
【図５】図２に示す表示装置の製造方法の一実施例を示す工程図で、図３、図４とともに一連の工程を示した図である。
【図６】図２のＡ−Ａ’線における断面を示す図である。
【図７】本発明による表示装置の製造方法の要部における工程に要する時間を示した図である。
【図８】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図９、図１０とともに一連の工程を示した図である。
【図９】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図８、図１０とともに一連の工程を示した図である。
【図１０】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図８、図９とともに一連の工程を示した図である。
【図１１】本発明による表示装置の製造方法の要部において絶縁膜に形成される凹陥部の側壁面における角度を説明した図である。
【図１２】本発明による表示装置の画素の構成の他の実施例を示す要部平面図である。
【図１３】図１２のＢ−Ｂ’線における断面を示す図である。
【図１４】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１５、図１６とともに一連の工程を示した図である。
【図１５】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１４、図１６とともに一連の工程を示した図である。
【図１６】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１４、図１５とともに一連の工程を示した図である。
【図１７】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１８、図１９とともに一連の工程を示した図である。
【図１８】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１７、図１９とともに一連の工程を示した図である。
【図１９】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１７、図１８とともに一連の工程を示した図である。
【発明を実施するための形態】
【００２８】
以下、本発明による表示装置を液晶表示装置を例にとり、その製造方法とともに実施例を説明する。
［実施例１］
《画素の構成》
図２は、本発明による液晶表示装置の画素の構成を示す構成図で、矩形状からなる該画素のうち右上の薄膜トランジスタＴＦＴが形成されている部分の詳細平面図を示している。また、図６は図２のＡ−Ａ’線における断面図を示している。
【００２９】
たとえばガラスからなる基板ＳＵＢ１の上面（液晶側の面）にはシリコン窒化膜（ＳｉＮ）１０２およびシリコン酸化膜（ＳｉＯ２）１０３の積層体からなる下地層ＧＷが形成されている。この下地層ＧＷは基板ＳＵＢ１に含まれるイオン性不純物が後述の薄膜トランジスタＴＦＴに影響を及ぼすのを回避するために形成されている。
【００３０】
そして、この下地層ＧＷの表面には、たとえばポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００３１】
この半導体層ＰＳは、薄膜トランジスタＴＦＴのチャネル層、ドレイン領域ＳＤ１、ソース領域ＳＤ２として形成されるのみでなく、ソース領域ＳＤ２にそのまま接続される容量素子Ｃｓｔｇの一方の電極ＣＴ１を構成するようになっている。
【００３２】
このため、該半導体層ＰＳは、後述するドレイン信号線ＤＬの直下に形成される部分と、該ドレイン信号線ＤＬに一部沿って形成され、その後屈曲して後述するゲート信号線ＧＬに近接して平行に走行する部分、画素領域内に一部延在して形成される部分とが一体となって形成されている。
【００３３】
そして、このように半導体層ＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ２あるいはＳｉＮからなる第１絶縁膜ＧＩ（図6参照）が形成されている。
【００３４】
この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するともに、後述する容量素子Ｃｓｔｇの誘電体膜として機能するようになっている。
【００３５】
尚、半導体層ＰＳの一部は、マスクを用い、この第１絶縁膜ＧＩを通して不純物の注入（インプラ）が行われて導電化されて、容量素子Ｃｓｔｇの一方の電極ＣＴ１が形成されるようになっている。
【００３６】
ここで、この第１絶縁膜ＧＩは、容量素子Ｃｓｔｇの誘電体膜として機能する部分において凹陥部が形成され、他の領域における部分よりも膜厚が薄く形成されている。第１絶縁膜ＧＩの膜厚は例えば薄膜トランジスタＴＦＴの設定された閾値等によって規定されるのが通常であり、それよりも容量素子Ｃｓｔｇの誘電体膜として機能する部分を薄く形成することにより、その容量値を大きくでき、ひいては容量素子Ｃｓｔｇの全体の面積を小さくできるからである。
【００３７】
そして、第１絶縁膜ＧＩの上面には、図中ｘ方向に延在されるゲート信号線ＧＬが形成され、ＧＴ２の部分で前記半導体層ＰＳの一部と交差するようにして配置されている。このゲート信号線ＧＬは図中下側にやはり図中ｘ方向に延在されて形成される図示しないゲート信号線とで当該画素領域を囲むようになっている。
【００３８】
このゲート信号線ＧＬは、その一部において、画素領域内に若干延在され、その延在部ＧＴ１は前記半導体層ＰＳの一部と交差するようになっている。この延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴ１として形成されるようになっている。
【００３９】
ここで、薄膜トランジスタＴＦＴのゲート電極ＧＴは、前記延在部（ＧＴ１）のみでなく、前記ゲート信号線ＧＬ自体が半導体層ＰＳを横切る部分（ＧＴ２）においても形成された構造となっている。但し、本発明は、このような構造に限られず、いずれか一方のみを有する構造としても良い。
【００４０】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＧＩを介して不純物のイオン打ち込みをし、前記半導体層ＰＳにおいて前記ゲート電極ＧＴの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域ＳＤ２およびドレイン領域ＳＤ１が形成される。
【００４１】
ここで、該薄膜トランジスタＴＦＴは、その半導体層ＰＳにおいてゲート電極ＧＴ１、ＧＴ２の直下の領域（チャネル領域）からソース領域ＳＤ２あるいはドレイン領域ＳＤ１までの領域において比較的不純物量の小さい領域、すなわちＬＤＤ（Lightly Doped Drain）領域ＬＤが形成された構成となっている。ゲート電極ＧＴとソース領域ＳＤ２あるいはドレイン領域ＳＤ１との間の電界集中を回避させるためである。
【００４２】
なお、このゲート信号線ＧＬは耐熱性を有する導電膜であればよく、たとえばＡｌ、Ｃｒ、Ｔａ、ＴｉＷ等が選択される。この実施例ではゲート信号線ＧＬとしてたとえばＴｉＷが用いられている。
【００４３】
また、第１絶縁膜ＧＩの上面には、前記ゲート信号線ＧＬと同層でかつ同一の材料で形成される容量信号線ＣＬが該ゲート信号線ＧＬと平行になるように形成されている。この容量信号線ＣＬは、半導体層ＰＳで形成された容量素子Ｃｓｔｇの一方の前記電極ＣＴ１の部分に交差するように形成されているともに、該電極ＣＴ１の部分と充分に重なるように比較的面積の広い部分が形成されたパターンとして形成されている。この比較的面積の広い部分は前記容量素子Ｃｓｔｇの他方の電極ＣＴ２を構成している。この容量素子Ｃｓｔｇの誘電体膜は前記第１絶縁膜ＧＩである。
【００４４】
前記ゲート信号線ＧＬおよび容量信号線ＣＬ（および容量電極ＣＴ２）をも被って前記第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮ（図６参照）がたとえばＳｉＯ２あるいはＳｉＮによって形成されている。
【００４５】
そして、この第２絶縁膜ＩＮの上面には、図中ｙ方向に延在されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは、図中左側にやはり図中ｙ方向に延在されて形成される図示しないドレイン信号線ＤＬとで当該画素領域を囲むようになっている。
ドレイン信号線ＤＬは、たとえばアルミニウム、ＴｉＷを下地層としたアルミニウム、ＭｏＳｉを下地層としたアルミニウムが用いられている。
【００４６】
このドレイン信号線ＤＬは前記半導体層ＰＳのドレイン領域ＳＤ１に重畳するように配置され、このドレイン領域ＳＤ１の部分にて、第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通し形成されたコンタクトホールＣＨ１を通して該ドレイン領域ＳＤ１に接続されている。このようにして、ドレイン信号線ＤＬの一部はドレイン電極ＤＴとしての機能を有している。
【００４７】
また、前記コンタクトホールＣＨ１の形成の際に、薄膜トランジスタＴＦＴのソース領域ＳＤ２を露出させるために、やはり第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＨ２が形成されるようになっている。
このコンタクトホールＣＨ２は、第２絶縁膜ＩＮ上において形成されるソース電極ＳＴ（図6参照）とソース領域ＳＤ２との導通を図るためのものである。
【００４８】
尚、図６に示すように、ソース電極ＳＴの一部を容量素子Ｃｓｔｇの他方の電極ＣＴ２と重畳する領域まで延在させ、電極ＣＴ３とし、電極ＣＴ２、第２絶縁膜ＩＮ、電極ＣＴ３によって第２の容量素子を形成するようにしても良い。
【００４９】
また、第２絶縁膜ＩＮの上には、ソース電極ＳＴをも覆って図示しない層間絶縁膜（第３絶縁膜）を形成し、第３絶縁膜の上には図示しない画素電極を形成する。第３絶縁膜には図示しないコンタクトホールが形成され、画素電極とソース電極ＳＴとが接続される。
【００５０】
これによって、ゲート信号線ＧＬからの走査信号によって駆動される薄膜トランジスタＴＦＴを介して、ドレイン信号線ＤＬからの映像信号が該画素電極に供給されるようになる。この場合、前記容量素子Ｃｓｔｇによって該映像信号が画素電極に比較的長く蓄積されるようになっている。
【００５１】
《製造方法》
図３ないし図５は、図２に示した液晶表示装置の製造方法の一実施例を示す工程図で、各工程の図は図２のＡ−Ａ’線に沿った断面図を示している。なお、図３ないし図５にわたって経時的になされる各工程は（ａ）ないし（ｎ）の一連の符号で示している。
【００５２】
以下、工程順に以下説明をする。
工程１．（図３（ａ））
たとえばガラスからなる基板１０１を用意し、この一方の表面（液晶側の面）に、たとえばプラズマＣＶＤ法を用いて、シリコン窒化膜（ＳｉＮ）１０２、シリコン酸化膜（ＳｉＯ２）１０３、アモルファスシリコン（ａ−Ｓｉ）層１０４を順次積層させて形成する。
ここで、ガラスからなる基板１０１は図２に示した透明基板ＳＵＢ１に、シリコン窒化膜（ＳｉＮ）１０２、シリコン酸化膜（ＳｉＯ２）１０３は図６に示した下地層ＧＷに相当するものである。
【００５３】
工程２．（図３（ｂ））
熱処理を施すことにより、前記アモルファスシリコン（ａ−Ｓｉ）１０４に含まれる水素を脱離させた後、たとえばエキシマレーザアニール（ＥＬＡ）装置を用いて前記アモルファスシリコン（ａ−Ｓｉ）１０４を結晶化し、これによりポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６を形成する。そして、このポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６をフォトリソグラフィ技術を用いた選択エッチング方法により、島状のパターンに形成する。
このように形成されるポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６は図６に示した半導体層ＰＳに相当するものである。
【００５４】
工程３．（図３（ｃ））
たとえばプラズマＣＶＤ方法を用いて、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６をも被って、基板１０１の表面にゲート絶縁膜１０５を生成する。このゲート絶縁膜１０５は図６に示した第１絶縁膜ＧＩに相当するものである。
【００５５】
工程４．（図３（ｄ））
ゲート絶縁膜１０５を通して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６に低濃度のボロン（Ｂ＋）からなる不純物１１７をインプラする。この作業は、該ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６によって形成しようとする薄膜トランジスタＴＦＴの閾値制御のために行なわれるものである。
【００５６】
工程５．（図３（ｅ））
ホトレジスト膜１０６を形成し、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６の形成領域のうち、容量電極（図６の電極ＣＴ１に相当する）を形成しようとする領域に相当する部分のホトレジスト膜１０６に孔開けを行なう。このホトレジスト膜１０６の孔の該輪郭は図２に重ねて示した太線枠ＭＳＫに相当する。
【００５７】
工程６．（図３（ｆ））
残存したホトレジスト膜１０６をマスクとし、高濃度の燐（Ｐ＋）からなる不純物（図中符号１１８で示す）をインプラする。該不純物はホトレジスト膜１０６から露出されたゲート絶縁膜１０５を通して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６に打ち込まれ、この部分が導電化されて容量電極ＣＴ１の機能を有するようになる。
【００５８】
工程７．（図４（ｇ））
前記ホトレジスト膜１０６を除去し、ゲート絶縁膜１０５の表面の全域を露出させる。
【００５９】
工程８．（図４（ｈ））
該ゲート酸化膜１０５の表面に希フッ酸処理１２１を行なう。この希フッ酸処理はゲート絶縁膜１０５の表面を洗浄する処理となっている。該ゲート絶縁膜１０５の表面には、ホトレジスト膜１０６を除去した後で、不純物が付着しているからである。このため、通常行われている洗浄はこの不純物を除去するに足るだけの短時間で行なわれている。
【００６０】
しかし、本実施例の洗浄においては、通常行われている洗浄よりも長時間行なうことによって、エッチングに相当する処理を行っている。そして、本実施例の洗浄を兼ねたエッチングにより、図からも明らかなように、容量素子の電極の形成領域を被うゲート絶縁膜１０５をそれ以外の領域のゲート絶縁膜１０５よりも薄く形成するエッチングが必然的になされる特徴を有する。その理由は、ゲート絶縁膜１０５のうち、工程６によって高濃度の燐（Ｐ＋）からなる不純物のインプラがなされた部分はそれ以外の部分よりもエッチングレートが速くなることを利用して、同じ時間エッチングした場合でもその部分においてそれ以外の部分よりも膜厚が小さく形成されるようになるからである。尚、通常行われている短時間の洗浄では表面のわずかな部分を除去するのみなので、このような膜厚差はほとんど生じず、実質的に膜厚差は０である。
【００６１】
本実施例のゲート絶縁膜１０５の洗浄の詳細な過程を、図１において、前の工程である工程７（図１（ｇ）で示す）に対する本工程である工程８（図１（ｈ）で示す）との比較で示している。容量素子の電極の形成領域以外の領域を被うゲート絶縁膜１０５の表面は、僅かな深さで洗浄（エッチング）されているにも拘わらず（図中符号１２５で示す）、容量素子の電極の形成領域を被うゲート絶縁膜１０５の表面は、洗浄もなされるがそのエッチングレートが大きいがため（図中符号１２６で示す）に、あたかも別工程でエッチングがなされたかの如く、その周辺の表面に対して深さをもつ凹陥部が形成される。
【００６２】
また、図１（ｈ）において、符号１２３は本工程で行なう洗浄前におけるゲート絶縁膜１０５の表面を、符号１２４は本工程で行なう洗浄後におけるゲート絶縁膜１０５の表面を示している。
このようにして、本工程では不純物のインプラをした箇所とインプラしていない箇所の第１絶縁膜ＧＩのエッチングレートの差を利用して、膜厚差を設けるエッチングを行なうことにより、表面除去も行われるため、洗浄の効果も果たすことができる。
【００６３】
工程９．（図４（ｉ））
たとえばスパッタリング方法を用い、ゲート絶縁膜１０５の上面に導体層として金属層１２２を形成する。この金属層１２２は図２で示したゲート電極ＧＴ（およびゲート信号線ＧＬ）および容量信号線ＣＬ（および電極ＣＴ２）を形成するための材料層からなるものである。
【００６４】
工程１０．（図４（ｊ））
該金属層１２２の上面にホトレジスト膜１１０を形成し、このホトレジスト膜１１０をフォトリソグラフィ技術により孔開けをし、前記金属層１２２の一部を露出させる。
そして、残存したホトレジスト膜１１０をマスクとし、それから露出された該金属層１２２をエッチングする。
この場合、いわゆる自己整合で薄膜トランジスタＴＦＴの部分にＬＤＤ部（Lightly Doped Drain）を形成するため、該金属層１２２のエッチングはホトレジスト膜１１０の開口端部より数μｍ程度に後退するまで行なう。
【００６５】
工程１１．（図４（ｋ））
前記ホトレジスト膜１１０を残存させたまま、このホトレジスト膜１１０をマスクとし、燐（Ｐ＋）からなる不純物１１９をインプラする。これにより、薄膜トランジスタＴＦＴの形成領域において、ドレイン領域およびソース領域１１１が形成される。
これとともに、薄膜トランジスタＴＦＴの形成領域において、ゲート電極ＧＴの直下から前記ドレイン領域あるいはソース領域１１１までの間において前記不純物がインプラされていない領域が数μｍの幅を有して形成される。
【００６６】
工程１２．（図５（ｌ））
前記ホトレジスト膜１１０を除去し、再び燐（Ｐ）からなる不純物１２０をインプラする。この場合の不純物の濃度は、前記工程１１で用いたそれの濃度よりも低く、前記ドレイン領域およびソース領域にも打ち込まれるが、ゲート電極ＧＴの直下から前記ドレイン領域およびソース領域１１１までの間の領域にも打ち込まれる。これにより後者の領域に前記ＬＤＤ部１１２が形成される。
【００６７】
工程１３．（図５（ｍ））
たとえばシリコン窒化膜１１３を全域に形成する。このシリコン窒化膜１１３は図６に示した第２絶縁膜ＩＮに相当するものである。そしてこのシリコン窒化膜１１３の形成後においてアニール処理を行なう。工程１１および工程１２でインプラされた不純物の活性化を行なうためである。
【００６８】
工程１４．（図５（ｎ））
前記保護膜１１３および下層のゲート絶縁膜１０５を貫通する孔を設け、この孔から薄膜トランジスタＴＦＴのドレイン領域およびソース領域を露出させ。その後、全域に金属層１１５を形成し、これを選択エッチングすることにより、該ドレイン領域に電気的に接続されたドレイン信号線およびドレイン電極、並びに、該ソース領域に電気的に接続されたソース電極をそれぞれ形成する。尚、ソース電極の一部を延在させて電極ＣＴ３を形成している。
この後、図示しない第３絶縁膜や画素電極等を形成する。画素電極は第３絶縁膜に形成されたコンタクトホールを介してソース電極に接続されている。
【００６９】
次に、上述した製造方法において、その特徴部をなす工程８（図４（ｈ））に要する時間を示した表を図７（ａ）に示す。
図７（ａ）において、図中の（ｆ）から（ｉ）はそれぞれ図３ないし図５に示した一連の符号のうち（ｆ）から（ｉ）までの工程に相当し、工程８（図４（ｈ））の工程は（ｈ）に相当したものとなっている。
【００７０】
図中（ｆ）で容量部のインプラを経た後に、ホトレジスト剥離を行なっている(図中（ｇ）)。このホトレジスト剥離はロットで行い、該ロットにはたとえば２５枚の基板（処理基板）が収納されている。この場合に要する時間は１０８００秒である。
【００７１】
次の工程（図中（ｈ））では、ロット内から取り出された各基板が一枚毎に処理され、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、６０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は１枚あたりでは全体として２１０秒という極めて短時間でなされることが確認される。尚、エッチングの時間は、第１絶縁膜ＧＩの膜厚差が十分につく程度に設定する。
【００７２】
ここで、図（ｈ）で示した各工程をロット単位当たりで要した時間に換算すると、搬送、エッチング、リンス、乾燥、搬送において、それぞれ７５０秒、１５００秒、１５００秒、１５００秒、１５００秒、２５０秒となり、全体として５２５０秒を要することが判る。
【００７３】
エッチングは通常の洗浄よりも長い６０秒としているが、エッチングが洗浄を兼ねているので、改めて洗浄を行なう必要がなくなるため、エッチング工程や洗浄工程のたびに必要となる搬送、リンス、乾燥は１回で済む。したがって、後述する実施例２のように第１絶縁膜ＧＩに膜厚差を設けるためのエッチングと第１絶縁膜ＧＩ全体の洗浄を行なう工程を別々に行なう場合（４７５０秒＋４７５０秒＝９５００秒）に比べ、全体に要する時間が大幅に短縮されている。
その後、図中（ｉ）のメタルスパッタ工程へと続く。
【００７４】
［実施例２］
図８ないし図１０は、図２に示した表示装置の製造方法の他の実施例を示し、各工程の図は図２のＡ−Ａ’線における断面を示している。図８ないし図１０にわたって経時的になされる各工程は（ａ）ないし（ｏ）の一連の符号で示している。
【００７５】
図８ないし図１０において、その（ａ）から（ｆ）までの工程においては図３ないし図５の（ａ）から（ｆ）までの工程と同じで、（ｊ）から（ｏ）までの工程においては図３ないし図５の（ｉ）から（ｎ）までの工程と同じである。このため、以下では、図８ないし図１０の（ｇ）から（ｉ）までの工程を説明する。
【００７６】
工程（図９（ｇ））
この前での工程（図８（ｆ））では、ホトレジスト膜１０６をマスクとし、半導体層ＰＳの形成領域のうち容量素子の電極ＣＴ１の形成領域に相当する部分に、高濃度の燐（Ｐ＋）からなる不純物１１８をインプラしたものである。
【００７７】
そして、この工程（図９（ｇ））において、該ホトレジスト膜１０６をそのまま残存させ、これをマスクとして希フッ酸処理１２１を行なう。この希フッ酸処理はゲート絶縁膜１０５の表面をそのゲート絶縁膜１０５が残存する程度に選択エッチングするためのものである。
【００７８】
ここでのエッチングはそのエッチングレートが通常のゲート絶縁膜の場合よりも速いことに特徴を有する。前の工程（図８（ｆ））で高濃度の燐（Ｐ＋）からなる不純物１１８が打ち込まれた領域となっているからである。尚、マスクを用いてエッチングしているので、必要な膜厚差を得るためのエッチング時間は実施例１の場合に比べて少なくて済む。
【００７９】
工程（図９（ｈ））
前記ホトレジスト膜１０６を除去し、ゲート絶縁膜１０５の表面の全域を露出させる。ここで、図１１（ｂ）は、前記工程（図９（ｇ））と本工程との図を改めて示したもので、該ホトレジスト膜１０６を除去した後において、容量素子の容量電極の形成領域に相当するゲート酸化膜１０５に形成された凹陥部の側壁面の角度（垂線に対する角度）５０１を示したものである。
この場合の該角度５０１は大きく形成され、換言すれば、なだらかな斜面を有する側壁面として形成されるようになる。
【００８０】
ちなみに、図１１（ａ）は、実施例１の場合における工程中のうち、図４（ｈ）に示す工程を改めて示したものである。洗浄を行なった後において、容量素子Ｃｓｔｇの容量電極の形成領域に相当するゲート絶縁膜１０５に形成された凹陥部の側壁面の角度（垂線に対する角度）５０２を示している。ゲート絶縁膜１０５の全面に均一に洗浄をしたために、凹陥部の側壁面の角度５０２は実施例２による場合の角度５０１よりも大きく、斜面のなだらかさは強調されたものとなっている。よって、この上に膜を形成した場合、カバレッジの点で有利となる。但し、斜面部分に必要な領域は広くなってしまう。
【００８１】
但し、この実施例の場合、次の工程で洗浄をする必要から、洗浄時間によっては図中に示した凹陥部の側壁面の角度５０１より大きくなる場合がある。しかし、その洗浄は極めて短時間であることから、実施例１の場合における凹陥部の側壁面の角度５０２よりも大きくなることはない。
【００８２】
工程（図９（ｉ））
露出されたゲート絶縁膜１０５の表面の全的にわたって希フッ酸処理１２１を行なう。この希フッ酸処理はゲート酸化膜１０５の表面を洗浄するためのものである。
すなわち、実施例１の場合と異なり、ゲート酸化膜１０５の表面の洗浄およびエッチングを別個の工程でそれぞれ行なっている。
【００８３】
この工程における洗浄では、既に膜厚差は形成済みなので、短時間で済む。短時間なので、エッチングレートの差による膜厚差はほとんど生じない。但し、長時間行なうことにより更に膜厚差を設けるようにしても良い。
そして、その後の工程では、実施例１の場合と同様にゲート絶縁膜１０５上に金属層１２２が形成され、上述した工程を経るようになる。
【００８４】
上述した製造方法において、その特徴部をなす工程（図９（ｇ））および工程（図９（ｉ））に要する時間を示した表を図７（ｂ）に示す。
図７（ｂ）において、当該工程はその前後の工程とともに、すなわち、図８ないし図１０に示した一連の符号のうち（ｆ）から（ｊ）までを示し、当該工程は（ｇ）および（ｉ）に相当したものとなっている。
【００８５】
図中（ｆ）で容量部のインプラを経て、次の工程（図中（ｇ））では、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、３０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は全体として１９０秒要することが確認される。尚、エッチング時間は実施例１と比べて短くてよい。
そして、各基板をロットに収納（２５枚）させた後、ホトレジスト剥離を行なっている(図中（ｈ）)。この場合に要する時間は１０８００秒である。
【００８６】
その後、ロットから各基板を取り出し、次の工程（図中（ｉ））で、各基板毎に、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、３０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は１枚あたり全体として１９０秒要することが確認される。尚、洗浄時間は実施例１のエッチングと比べて短くてよい。
そして、図中（ｊ）のメタルスパッタ工程へと続く。
【００８７】
なお、図（ｇ）で示した各工程をロット単位当たりで要した時間を換算すると、搬送、エッチング、リンス、乾燥、搬送において、それぞれ７５０秒、７５０秒、１５００秒、１５００秒、１５００秒、２５０秒となり、全体として４７５０秒を要し、同様に図（ｉ）で示した各工程もエッチングが洗浄に変わったことを除いて同様であり、全体として４７５０秒を要する。
【００８８】
実施例１の場合と比較して、搬送、リンス、乾燥が２回行われるため、全体としては実施例１の場合よりも時間がかかる。但し、エッチングレートの差を利用して膜厚差を形成しているわけではないので、膜厚差を大きく形成したい場合でも最初に形成する第１絶縁膜ＧＩの膜厚を実施例１に比べて小さくすることができるという利点がある。また、エッチング時間だけを見れば実施例１よりも短縮できるという利点がある。
【００８９】
［実施例３］
図１２は、本発明による表示装置の他の実施例を示す平面図で、図２に対応した図となっている。
図２と比較して異なる構成は、容量素子の部分にある。すなわち、図１２に示した容量素子Ｃｓｔｇは、その一方の電極ＣＴ１が半導体層ＰＳで構成され、第１絶縁膜ＧＩを介して容量信号線ＣＬと一体になった他方の電極ＣＴ２がそれらの順で積層された構成となっている。
【００９０】
このため、前記他方の電極ＣＴ２をたとえ一方の電極ＣＴ１の領域内に配置されるように形成しても、該他方の電極ＣＴ１と一体となった容量信号線ＣＬは、第１絶縁膜ＧＩを介して半導体層ＰＳの周辺部（端部近傍）において、外輪郭部の段差部（図中円Ｃで囲まれる部分）を横切って形成しなければならないことを免れない。
【００９１】
この場合、該第１絶縁膜ＧＩは、その段差部において充分な膜厚を確保することができないことから、この部分にて一方の電極ＣＴ１と他方の電極ＣＴ２との間に絶縁破壊が生じ易いという不都合がある。
【００９２】
このため、図１２のＢ−Ｂ’線における断面図である図１３に示すように、半導体層ＰＳの外輪郭部であって容量信号線ＣＬが跨る部分において、該第１絶縁膜ＧＩを厚く構成し、その膜厚は前記一方の電極ＣＴ１を構成する半導体層ＰＳの上面に形成される第１絶縁膜ＧＩのそれよりも大きくなっている。
【００９３】
この場合、第１絶縁膜ＧＩの前記膜厚を厚く形成した部分の膜厚の最大値は、薄膜トランジスタＴＦＴの形成領域における半導体層ＰＳの上面に形成された第１絶縁膜ＧＩの膜厚とほぼ等しく設定することができる。
【００９４】
そして、このような構成において、第１絶縁膜ＧＩの前記膜厚を厚く形成した部分の下層に位置づけられる半導体層ＰＳは、前記一方の電極ＣＴ１を構成する部分と比較し不純物濃度が小さくなっている。この構成は、製造工数の増大をもたらすことなく、第１絶縁膜ＧＩにおいて上述したような膜厚を大きくする製造方法（後述する）から由来するものである。
【００９５】
《製造方法》
図１４ないし図１６は、図１２に示した表示装置の製造方法の一実施例を示し、各工程の図は図１２のＢ−Ｂ’線における断面を示している。図１４ないし図１６にわたって経時的になされる各工程は（ａ）ないし（ｎ）の一連の符号で示している。
【００９６】
これらの工程は、半導体層ＰＳの一部に選択的にインプラして容量素子Ｃｓｔｇの一方の電極ＣＴ１を形成する際のマスクＭＳＫの孔開けのパターンが異なるのみで、他は実施例１に示した工程（図３ないし図５）と同じである。このため、以下では、前記マスクの形成の工程、すなわち、図１４（ｆ）に示す工程のみを説明する。
【００９７】
工程（図１４（ｆ））
この工程の前では、ゲート絶縁膜１０５によって被われた半導体層ＰＳに、該ゲート絶縁膜１０５を通して、低濃度のボロン（Ｂ＋）からなる不純物１１７をインプラしたものである。該半導体層ＰＳを用いて形成する薄膜トランジスタＴＦＴの閾値制御のためである。
【００９８】
そして、この工程（図１４（ｆ））では、図３（ｆ）の場合と同様に、該半導体層ＰＳの容量素子の電極ＣＴ１の形成領域に相当する部分に、高濃度の燐（Ｐ＋）からなる不純物を選択的にインプラするためのマスクをホトレジスト膜１０６によって形成する。
【００９９】
ここで、図３（ｆ）の場合と比較して異なるのは、該ホトレジスト膜１０６の孔開けの形状である。このホトレジスト膜１０６の孔の輪郭は図１２に重ねて示した太線枠ＭＳＫに相当する。本実施例では、絶縁破壊の生じやすい部分、すなわち、電極ＣＴ２と一体につながって半導体層ＰＳの形成領域外まで延在する部分（例えば容量信号線ＣＬが半導体層ＰＳの端部を跨ぐ部分）を、ホトレジスト膜１０６によって被った点である（但し、このホトレジスト膜１０６の形成時点では電極ＣＴ２や容量信号線ＣＬは形成されていないので、厳密に言えば後にこれらの導体層が形成された場合に半導体層ＰＳの端部を跨ぐこととなる領域を被うことに相当する）。
【０１００】
こうすることで、絶縁破壊の生じやすい端部では半導体層ＰＳに高濃度の燐（Ｐ＋）からなる不純物がインプラされるのを回避することができるので、この部分では電極ＣＴ１が形成されない。
【０１０１】
さらに、このようにすることによって、この部分のゲート絶縁膜１０５（第１絶縁膜ＧＩ）にも不純物がインプラされなくなるので、実施例１のようなエッチングレートの差を利用した膜厚差の形成や実施例２のようなマスクによるエッチングをした場合でも、この部分のゲート絶縁膜１０５の膜厚は容量素子の電極ＣＴ１と重畳する部分のゲート絶縁膜１０５の膜厚よりも厚くなる。これによって、絶縁破壊が起こりにくくなる。
【０１０２】
本実施例では、実施例１と同様に、この後の工程でホトレジスト膜１０６を除去した後に希フッ酸処理をする際に、図１５（ｈ）に示すように、絶縁破壊の起こりやすい半導体層ＰＳの端部においてこれを被うゲート絶縁膜１０５の膜厚が薄く形成されるのを防止し、その周囲のゲート絶縁膜１０５の表面から突出した形状となる程度に充分な膜厚を確保することができる。
【０１０３】
この、突出部はそのまま除去されることなく残存し、上述したように、図１５（ｊ）に示す工程において、たとえば容量信号線ＣＬを形成した場合に、特に絶縁破壊が生じ易い前記部分にて、半導体層ＰＳで形成した容量電極ＣＴ１との間隔を充分に確保することができる。
【０１０４】
尚、絶縁破壊の起こりやすい部分としては、容量信号線ＣＬが半導体層ＰＳの端部を跨ぐ部分に限られず、例えば電極ＣＴ２を半導体層ＰＳよりも大きく形成した場合には半導体層ＰＳの形成領域外に延在する部分（半導体層ＰＳの端部を跨ぐ部分）でも起こりうるので、この箇所についてもホトレジスト膜１０６で被うことによって同様に本発明を適用できる。次に述べる実施例４の場合も同様である。
【０１０５】
［実施例４］
図１７ないし図１９は、図１２からなる構成の表示装置の製造方法の他の実施例を示し、各工程の図は図１２のＢ−Ｂ’線における断面を示している。図１７ないし図１９にわたって経時的になされる各工程は（ａ）ないし（ｏ）の一連の符号で示している。
【０１０６】
これらの工程も、半導体層ＰＳの一部に選択的にインプラして容量素子Ｃｓｔｇの一方の電極ＣＴ１を形成する際のマスクの孔開けのパターンが異なるのみで、他は実施例２に示した工程（図８ないし図１０）と同じである。そして、マスクの孔開けのパターンは実施例３で説明したものと同じである。
【０１０７】
上述した実施例１から実施例４は、表示装置のうち液晶表示装置について説明したものであるが、それ以外の表示装置、たとえば有機ＥＬ表示装置にも適用できるものである。有機ＥＬ表示装置の各画素においても薄膜トランジスタと容量素子を備えて構成されるからである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【符号の説明】
【０１０８】
ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＰＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＨ１、ＣＨ２……コンタクトホール、ＣＴ１……容量素子の一方の電極、ＣＴ２……容量素子の他方の電極、ＣＬ……容量信号線、ＧＩ……第１絶縁膜。
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、たとえばアクティブ・マトリクス型の液晶表示装置あるいは有機ＥＬ表示装置等およびそれらの製造方法に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置は、その基板の面に、そのｘ方向に延在されｙ方向に並設されるゲート信号線（走査信号線）とｙ方向に延在されｘ方向に並設されるドレイン信号線（映像信号線）とで囲まれる領域を画素領域とし、この画素領域の集合体を表示部として構成している。
【０００３】
各画素領域には、当該画素領域を囲む一対のゲート信号線のうち一方の側のゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介して当該画素領域を囲む一対のドレイン信号線のうち一方の側のドレイン信号線からの映像信号が供給される電極とが備えられている。
【０００４】
この電極は、液晶表示装置の場合にあっては液晶を間にして配置される他方の電極との間に該映像信号に対応する電圧を生じせしめるようになっている。有機ＥＬ表示装置の場合にあっては、様々な方式があるが、一例を挙げると、この電極は、映像信号を取り込む容量素子の電極である。そして、この容量素子に取り込まれた映像信号に対応して有機発光層を間に配置される一方の電極と他方の電極との間に該映像信号に対応する電流を生じせしめる回路を備えている。
【０００５】
このように構成される表示装置は、表示部の各画素を、前記ゲート信号線を共通とする画素群（ライン）を順次走査させて駆動するようにしているが、同じ画素群を次に駆動させるまでの間に、該画素群に供給された映像信号を蓄積させておくための容量素子を備えている。
【０００６】
そして、前記スイッチング素子である薄膜トランジスタ、および容量素子は、それぞれ所定パターンに形成された半導体層、絶縁層、および金属層等の積層体で構成されているが、該スイッチング素子のゲート絶縁膜と容量素子の誘電体膜は共通の絶縁膜で形成されるのが通常となっている。製造プロセスの低減を図らんとしているからである。
【０００７】
しかし、上述した構成において、薄膜トランジスタのゲート絶縁膜は、該薄膜トランジスタの特性が定められていることから、その膜厚が予め規定され、この結果、容量素子の誘電体膜の厚さも設定されてしまうという不都合が生じる。
【０００８】
すなわち、画素領域内に形成される容量素子において、比較的大きな容量を得ようとした場合、その誘電体膜の膜厚が規定されているため、面積を大きくせざるを得ず、その結果、いわゆる開口率を低下させてしまうことになる。
【０００９】
そこで、薄膜トランジスタのゲート絶縁膜と比較し容量素子の誘電体膜を薄くする工程を新たに付加させたものが知られている。容量素子の形成領域に形成されたゲート絶縁膜をマスクを用いた選択エッチングをして除去し、該マスクを取り除いた後に熱酸化膜を形成するようにしたものである。
このような技術としては、たとえば下記特許文献に開示がなされている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−１７５１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上述した構成は、膜厚差をもたせるゲート絶縁膜を形成した後に、容量素子を形成する領域（ゲート絶縁膜の膜厚を薄く形成した領域）に高濃度の不純物をインプラし、該ゲート絶縁膜の下層に配置される半導体層を導電化させており、このインプラを行なう場合にも新たなマスクを形成しなければならないものであった。
【００１２】
また、マスク（ホトレジスト膜）を形成した後に、それを除去する場合には、該マスクの形成面が汚染されていることから、洗浄と称される工程が付加されるのが通常である。
このことから、製造工数が増大し、その解決策が要望されるに至った。
【００１３】
また、このように構成された容量素子において、その絶縁膜の上層に形成される他方の電極に該半導体層の形成領域外にまで延在する配線層等を形成した場合に、該絶縁膜の下層の半導体層（導電化されている）からなる電極と配線層との間で、絶縁破壊を起してしまうという不都合が生じることが見出された。容量素子の形成領域における絶縁膜の膜厚を薄く形成した場合に、その絶縁膜が半導体層の段差部で充分な膜厚で形成されないからである。
【００１４】
本発明は、このような事情に基づいてなされたものであり、その目的は、製造工数の低減を図った表示装置の製造方法を提供することである。
また、本発明の他の目的は、容量素子の各電極における絶縁破壊を回避させた表示装置を提供することである。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
（１）
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第１領域を被い第２領域を露出させたマスクを用いて、前記第２領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを除去した後に、前記第１領域及び前記第２領域の前記絶縁膜の表面を前記第２領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第２領域の絶縁膜の膜厚を前記第１領域の絶縁膜の膜厚よりも薄くすることを特徴とする。
【００１７】
（２）
本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記第１領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第２領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
【００１８】
（３）
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第１領域を被い第２領域を露出させたマスクを用いて、前記第２領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを残存させたまま、前記第２領域の前記絶縁膜の表面を前記第２領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第２領域の絶縁膜の膜厚を前記第１領域の絶縁膜の膜厚よりも薄くし、
前記マスクを除去した後に、前記第１領域及び前記第２領域の前記絶縁膜の表面を洗浄することを特徴とする。
【００１９】
（４）
本発明による表示装置の製造方法は、たとえば、（３）の構成を前提とし、前記第１領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第２領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
【００２０】
（５）
本発明による表示装置は、たとえば、半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする。
【００２１】
（６）
本発明による表示装置は、たとえば、（５）の構成を前提とし、前記半導体層は、前記半導体層の形成領域内から前記半導体層の形成領域外まで延在された前記導体層の前記延在部分と重畳する領域において、その不純物濃度が、前記一方の電極を構成する部分の不純物濃度より小さくなっていることを特徴とする。
【００２２】
（７）
本発明による表示装置は、たとえば、（５）または（６）の構成を前提とし、前記導体層の前記延在部分は、前記他方の電極に電位を与える配線層であることを特徴とする。
【００２３】
（８）
本発明による表示装置は、たとえば、絶縁膜で被われた半導体層の領域に第１領域と第２領域とを有し、前記第１領域の部分にてその上面に形成される前記絶縁膜をゲート絶縁膜とする薄膜トランジスタと、前記第２領域の部分にてその上面に形成される前記絶縁膜を誘電体膜とする容量素子とを備える表示装置であって、
前記容量素子は、前記半導体層の前記第２領域に不純物がドープされて一方の電極を構成し、前記第２領域上の前記絶縁膜の上面に形成される導体層を他方の電極として構成し、前記他方の電極は前記半導体層の形成領域外から延在される配線層と接続されて形成され、
前記半導体層のうち少なくとも前記配線層が重畳される領域には前記一方の電極を構成する前記第２領域の不純物濃度よりも小さい不純物濃度を有する第３領域を備えるとともに、
前記第２領域上の前記絶縁膜は前記第１領域および前記第３領域上の前記絶縁膜よりも膜厚が小さくなっていることを特徴とする。
【００２４】
（９）
本発明による表示装置の製造方法は、たとえば、（１）ないし（４）のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
【００２５】
（１０）
本発明による表示装置は、たとえば、（５）ないし（８）のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２６】
このように構成された表示装置の製造方法によれば、いずれもマスク工程を１回行なうだけで、半導体層を選択的に導電化でき、該半導体層を被って形成された絶縁膜のうち該導電化された部分上の絶縁膜の膜厚をそれ以外の部分の絶縁膜の膜厚よりも小さくすることができる。
また、上述した表示装置によれば、導電化された半導体層、絶縁膜、前記半導体層の非形成領域外に延在する延在部を有する導体層との順次積層体からなる容量素子において、前記導電化された半導体層と前記延在部との前記半導体層の段差部における絶縁破壊が生じるのを防止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明による表示装置の製造方法の一実施例の要部を示す説明図である。
【図２】本発明による表示装置の画素の構成の一実施例を示す要部平面図である。
【図３】図２に示す表示装置の製造方法の一実施例を示す工程図で、図４、図５とともに一連の工程を示した図である。
【図４】図２に示す表示装置の製造方法の一実施例を示す工程図で、図３、図５とともに一連の工程を示した図である。
【図５】図２に示す表示装置の製造方法の一実施例を示す工程図で、図３、図４とともに一連の工程を示した図である。
【図６】図２のＡ−Ａ’線における断面を示す図である。
【図７】本発明による表示装置の製造方法の要部における工程に要する時間を示した図である。
【図８】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図９、図１０とともに一連の工程を示した図である。
【図９】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図８、図１０とともに一連の工程を示した図である。
【図１０】図２に示す表示装置の製造方法の他の実施例を示す工程図で、図８、図９とともに一連の工程を示した図である。
【図１１】本発明による表示装置の製造方法の要部において絶縁膜に形成される凹陥部の側壁面における角度を説明した図である。
【図１２】本発明による表示装置の画素の構成の他の実施例を示す要部平面図である。
【図１３】図１２のＢ−Ｂ’線における断面を示す図である。
【図１４】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１５、図１６とともに一連の工程を示した図である。
【図１５】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１４、図１６とともに一連の工程を示した図である。
【図１６】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１４、図１５とともに一連の工程を示した図である。
【図１７】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１８、図１９とともに一連の工程を示した図である。
【図１８】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１７、図１９とともに一連の工程を示した図である。
【図１９】図１２に示す表示装置の製造方法の他の実施例を示す工程図で、図１７、図１８とともに一連の工程を示した図である。
【発明を実施するための形態】
【００２８】
以下、本発明による表示装置を液晶表示装置を例にとり、その製造方法とともに実施例を説明する。
［実施例１］
《画素の構成》
図２は、本発明による液晶表示装置の画素の構成を示す構成図で、矩形状からなる該画素のうち右上の薄膜トランジスタＴＦＴが形成されている部分の詳細平面図を示している。また、図６は図２のＡ−Ａ’線における断面図を示している。
【００２９】
たとえばガラスからなる基板ＳＵＢ１の上面（液晶側の面）にはシリコン窒化膜（ＳｉＮ）１０２およびシリコン酸化膜（ＳｉＯ２）１０３の積層体からなる下地層ＧＷが形成されている。この下地層ＧＷは基板ＳＵＢ１に含まれるイオン性不純物が後述の薄膜トランジスタＴＦＴに影響を及ぼすのを回避するために形成されている。
【００３０】
そして、この下地層ＧＷの表面には、たとえばポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００３１】
この半導体層ＰＳは、薄膜トランジスタＴＦＴのチャネル層、ドレイン領域ＳＤ１、ソース領域ＳＤ２として形成されるのみでなく、ソース領域ＳＤ２にそのまま接続される容量素子Ｃｓｔｇの一方の電極ＣＴ１を構成するようになっている。
【００３２】
このため、該半導体層ＰＳは、後述するドレイン信号線ＤＬの直下に形成される部分と、該ドレイン信号線ＤＬに一部沿って形成され、その後屈曲して後述するゲート信号線ＧＬに近接して平行に走行する部分、画素領域内に一部延在して形成される部分とが一体となって形成されている。
【００３３】
そして、このように半導体層ＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ２あるいはＳｉＮからなる第１絶縁膜ＧＩ（図6参照）が形成されている。
【００３４】
この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するともに、後述する容量素子Ｃｓｔｇの誘電体膜として機能するようになっている。
【００３５】
尚、半導体層ＰＳの一部は、マスクを用い、この第１絶縁膜ＧＩを通して不純物の注入（インプラ）が行われて導電化されて、容量素子Ｃｓｔｇの一方の電極ＣＴ１が形成されるようになっている。
【００３６】
ここで、この第１絶縁膜ＧＩは、容量素子Ｃｓｔｇの誘電体膜として機能する部分において凹陥部が形成され、他の領域における部分よりも膜厚が薄く形成されている。第１絶縁膜ＧＩの膜厚は例えば薄膜トランジスタＴＦＴの設定された閾値等によって規定されるのが通常であり、それよりも容量素子Ｃｓｔｇの誘電体膜として機能する部分を薄く形成することにより、その容量値を大きくでき、ひいては容量素子Ｃｓｔｇの全体の面積を小さくできるからである。
【００３７】
そして、第１絶縁膜ＧＩの上面には、図中ｘ方向に延在されるゲート信号線ＧＬが形成され、ＧＴ２の部分で前記半導体層ＰＳの一部と交差するようにして配置されている。このゲート信号線ＧＬは図中下側にやはり図中ｘ方向に延在されて形成される図示しないゲート信号線とで当該画素領域を囲むようになっている。
【００３８】
このゲート信号線ＧＬは、その一部において、画素領域内に若干延在され、その延在部ＧＴ１は前記半導体層ＰＳの一部と交差するようになっている。この延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴ１として形成されるようになっている。
【００３９】
ここで、薄膜トランジスタＴＦＴのゲート電極ＧＴは、前記延在部（ＧＴ１）のみでなく、前記ゲート信号線ＧＬ自体が半導体層ＰＳを横切る部分（ＧＴ２）においても形成された構造となっている。但し、本発明は、このような構造に限られず、いずれか一方のみを有する構造としても良い。
【００４０】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＧＩを介して不純物のイオン打ち込みをし、前記半導体層ＰＳにおいて前記ゲート電極ＧＴの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域ＳＤ２およびドレイン領域ＳＤ１が形成される。
【００４１】
ここで、該薄膜トランジスタＴＦＴは、その半導体層ＰＳにおいてゲート電極ＧＴ１、ＧＴ２の直下の領域（チャネル領域）からソース領域ＳＤ２あるいはドレイン領域ＳＤ１までの領域において比較的不純物量の小さい領域、すなわちＬＤＤ（Lightly Doped Drain）領域ＬＤが形成された構成となっている。ゲート電極ＧＴとソース領域ＳＤ２あるいはドレイン領域ＳＤ１との間の電界集中を回避させるためである。
【００４２】
なお、このゲート信号線ＧＬは耐熱性を有する導電膜であればよく、たとえばＡｌ、Ｃｒ、Ｔａ、ＴｉＷ等が選択される。この実施例ではゲート信号線ＧＬとしてたとえばＴｉＷが用いられている。
【００４３】
また、第１絶縁膜ＧＩの上面には、前記ゲート信号線ＧＬと同層でかつ同一の材料で形成される容量信号線ＣＬが該ゲート信号線ＧＬと平行になるように形成されている。この容量信号線ＣＬは、半導体層ＰＳで形成された容量素子Ｃｓｔｇの一方の前記電極ＣＴ１の部分に交差するように形成されているともに、該電極ＣＴ１の部分と充分に重なるように比較的面積の広い部分が形成されたパターンとして形成されている。この比較的面積の広い部分は前記容量素子Ｃｓｔｇの他方の電極ＣＴ２を構成している。この容量素子Ｃｓｔｇの誘電体膜は前記第１絶縁膜ＧＩである。
【００４４】
前記ゲート信号線ＧＬおよび容量信号線ＣＬ（および容量電極ＣＴ２）をも被って前記第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮ（図６参照）がたとえばＳｉＯ２あるいはＳｉＮによって形成されている。
【００４５】
そして、この第２絶縁膜ＩＮの上面には、図中ｙ方向に延在されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは、図中左側にやはり図中ｙ方向に延在されて形成される図示しないドレイン信号線ＤＬとで当該画素領域を囲むようになっている。
ドレイン信号線ＤＬは、たとえばアルミニウム、ＴｉＷを下地層としたアルミニウム、ＭｏＳｉを下地層としたアルミニウムが用いられている。
【００４６】
このドレイン信号線ＤＬは前記半導体層ＰＳのドレイン領域ＳＤ１に重畳するように配置され、このドレイン領域ＳＤ１の部分にて、第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通し形成されたコンタクトホールＣＨ１を通して該ドレイン領域ＳＤ１に接続されている。このようにして、ドレイン信号線ＤＬの一部はドレイン電極ＤＴとしての機能を有している。
【００４７】
また、前記コンタクトホールＣＨ１の形成の際に、薄膜トランジスタＴＦＴのソース領域ＳＤ２を露出させるために、やはり第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＨ２が形成されるようになっている。
このコンタクトホールＣＨ２は、第２絶縁膜ＩＮ上において形成されるソース電極ＳＴ（図6参照）とソース領域ＳＤ２との導通を図るためのものである。
【００４８】
尚、図６に示すように、ソース電極ＳＴの一部を容量素子Ｃｓｔｇの他方の電極ＣＴ２と重畳する領域まで延在させ、電極ＣＴ３とし、電極ＣＴ２、第２絶縁膜ＩＮ、電極ＣＴ３によって第２の容量素子を形成するようにしても良い。
【００４９】
また、第２絶縁膜ＩＮの上には、ソース電極ＳＴをも覆って図示しない層間絶縁膜（第３絶縁膜）を形成し、第３絶縁膜の上には図示しない画素電極を形成する。第３絶縁膜には図示しないコンタクトホールが形成され、画素電極とソース電極ＳＴとが接続される。
【００５０】
これによって、ゲート信号線ＧＬからの走査信号によって駆動される薄膜トランジスタＴＦＴを介して、ドレイン信号線ＤＬからの映像信号が該画素電極に供給されるようになる。この場合、前記容量素子Ｃｓｔｇによって該映像信号が画素電極に比較的長く蓄積されるようになっている。
【００５１】
《製造方法》
図３ないし図５は、図２に示した液晶表示装置の製造方法の一実施例を示す工程図で、各工程の図は図２のＡ−Ａ’線に沿った断面図を示している。なお、図３ないし図５にわたって経時的になされる各工程は（ａ）ないし（ｎ）の一連の符号で示している。
【００５２】
以下、工程順に以下説明をする。
工程１．（図３（ａ））
たとえばガラスからなる基板１０１を用意し、この一方の表面（液晶側の面）に、たとえばプラズマＣＶＤ法を用いて、シリコン窒化膜（ＳｉＮ）１０２、シリコン酸化膜（ＳｉＯ２）１０３、アモルファスシリコン（ａ−Ｓｉ）層１０４を順次積層させて形成する。
ここで、ガラスからなる基板１０１は図２に示した透明基板ＳＵＢ１に、シリコン窒化膜（ＳｉＮ）１０２、シリコン酸化膜（ＳｉＯ２）１０３は図６に示した下地層ＧＷに相当するものである。
【００５３】
工程２．（図３（ｂ））
熱処理を施すことにより、前記アモルファスシリコン（ａ−Ｓｉ）１０４に含まれる水素を脱離させた後、たとえばエキシマレーザアニール（ＥＬＡ）装置を用いて前記アモルファスシリコン（ａ−Ｓｉ）１０４を結晶化し、これによりポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６を形成する。そして、このポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６をフォトリソグラフィ技術を用いた選択エッチング方法により、島状のパターンに形成する。
このように形成されるポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６は図６に示した半導体層ＰＳに相当するものである。
【００５４】
工程３．（図３（ｃ））
たとえばプラズマＣＶＤ方法を用いて、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６をも被って、基板１０１の表面にゲート絶縁膜１０５を生成する。このゲート絶縁膜１０５は図６に示した第１絶縁膜ＧＩに相当するものである。
【００５５】
工程４．（図３（ｄ））
ゲート絶縁膜１０５を通して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６に低濃度のボロン（Ｂ＋）からなる不純物１１７をインプラする。この作業は、該ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６によって形成しようとする薄膜トランジスタＴＦＴの閾値制御のために行なわれるものである。
【００５６】
工程５．（図３（ｅ））
ホトレジスト膜１０６を形成し、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６の形成領域のうち、容量電極（図６の電極ＣＴ１に相当する）を形成しようとする領域に相当する部分のホトレジスト膜１０６に孔開けを行なう。このホトレジスト膜１０６の孔の該輪郭は図２に重ねて示した太線枠ＭＳＫに相当する。
【００５７】
工程６．（図３（ｆ））
残存したホトレジスト膜１０６をマスクとし、高濃度の燐（Ｐ＋）からなる不純物（図中符号１１８で示す）をインプラする。該不純物はホトレジスト膜１０６から露出されたゲート絶縁膜１０５を通して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１１６に打ち込まれ、この部分が導電化されて容量電極ＣＴ１の機能を有するようになる。
【００５８】
工程７．（図４（ｇ））
前記ホトレジスト膜１０６を除去し、ゲート絶縁膜１０５の表面の全域を露出させる。
【００５９】
工程８．（図４（ｈ））
該ゲート酸化膜１０５の表面に希フッ酸処理１２１を行なう。この希フッ酸処理はゲート絶縁膜１０５の表面を洗浄する処理となっている。該ゲート絶縁膜１０５の表面には、ホトレジスト膜１０６を除去した後で、不純物が付着しているからである。このため、通常行われている洗浄はこの不純物を除去するに足るだけの短時間で行なわれている。
【００６０】
しかし、本実施例の洗浄においては、通常行われている洗浄よりも長時間行なうことによって、エッチングに相当する処理を行っている。そして、本実施例の洗浄を兼ねたエッチングにより、図からも明らかなように、容量素子の電極の形成領域を被うゲート絶縁膜１０５をそれ以外の領域のゲート絶縁膜１０５よりも薄く形成するエッチングが必然的になされる特徴を有する。その理由は、ゲート絶縁膜１０５のうち、工程６によって高濃度の燐（Ｐ＋）からなる不純物のインプラがなされた部分はそれ以外の部分よりもエッチングレートが速くなることを利用して、同じ時間エッチングした場合でもその部分においてそれ以外の部分よりも膜厚が小さく形成されるようになるからである。尚、通常行われている短時間の洗浄では表面のわずかな部分を除去するのみなので、このような膜厚差はほとんど生じず、実質的に膜厚差は０である。
【００６１】
本実施例のゲート絶縁膜１０５の洗浄の詳細な過程を、図１において、前の工程である工程７（図１（ｇ）で示す）に対する本工程である工程８（図１（ｈ）で示す）との比較で示している。容量素子の電極の形成領域以外の領域を被うゲート絶縁膜１０５の表面は、僅かな深さで洗浄（エッチング）されているにも拘わらず（図中符号１２５で示す）、容量素子の電極の形成領域を被うゲート絶縁膜１０５の表面は、洗浄もなされるがそのエッチングレートが大きいがため（図中符号１２６で示す）に、あたかも別工程でエッチングがなされたかの如く、その周辺の表面に対して深さをもつ凹陥部が形成される。
【００６２】
また、図１（ｈ）において、符号１２３は本工程で行なう洗浄前におけるゲート絶縁膜１０５の表面を、符号１２４は本工程で行なう洗浄後におけるゲート絶縁膜１０５の表面を示している。
このようにして、本工程では不純物のインプラをした箇所とインプラしていない箇所の第１絶縁膜ＧＩのエッチングレートの差を利用して、膜厚差を設けるエッチングを行なうことにより、表面除去も行われるため、洗浄の効果も果たすことができる。
【００６３】
工程９．（図４（ｉ））
たとえばスパッタリング方法を用い、ゲート絶縁膜１０５の上面に導体層として金属層１２２を形成する。この金属層１２２は図２で示したゲート電極ＧＴ（およびゲート信号線ＧＬ）および容量信号線ＣＬ（および電極ＣＴ２）を形成するための材料層からなるものである。
【００６４】
工程１０．（図４（ｊ））
該金属層１２２の上面にホトレジスト膜１１０を形成し、このホトレジスト膜１１０をフォトリソグラフィ技術により孔開けをし、前記金属層１２２の一部を露出させる。
そして、残存したホトレジスト膜１１０をマスクとし、それから露出された該金属層１２２をエッチングする。
この場合、いわゆる自己整合で薄膜トランジスタＴＦＴの部分にＬＤＤ部（Lightly Doped Drain）を形成するため、該金属層１２２のエッチングはホトレジスト膜１１０の開口端部より数μｍ程度に後退するまで行なう。
【００６５】
工程１１．（図４（ｋ））
前記ホトレジスト膜１１０を残存させたまま、このホトレジスト膜１１０をマスクとし、燐（Ｐ＋）からなる不純物１１９をインプラする。これにより、薄膜トランジスタＴＦＴの形成領域において、ドレイン領域およびソース領域１１１が形成される。
これとともに、薄膜トランジスタＴＦＴの形成領域において、ゲート電極ＧＴの直下から前記ドレイン領域あるいはソース領域１１１までの間において前記不純物がインプラされていない領域が数μｍの幅を有して形成される。
【００６６】
工程１２．（図５（ｌ））
前記ホトレジスト膜１１０を除去し、再び燐（Ｐ）からなる不純物１２０をインプラする。この場合の不純物の濃度は、前記工程１１で用いたそれの濃度よりも低く、前記ドレイン領域およびソース領域にも打ち込まれるが、ゲート電極ＧＴの直下から前記ドレイン領域およびソース領域１１１までの間の領域にも打ち込まれる。これにより後者の領域に前記ＬＤＤ部１１２が形成される。
【００６７】
工程１３．（図５（ｍ））
たとえばシリコン窒化膜１１３を全域に形成する。このシリコン窒化膜１１３は図６に示した第２絶縁膜ＩＮに相当するものである。そしてこのシリコン窒化膜１１３の形成後においてアニール処理を行なう。工程１１および工程１２でインプラされた不純物の活性化を行なうためである。
【００６８】
工程１４．（図５（ｎ））
前記保護膜１１３および下層のゲート絶縁膜１０５を貫通する孔を設け、この孔から薄膜トランジスタＴＦＴのドレイン領域およびソース領域を露出させ。その後、全域に金属層１１５を形成し、これを選択エッチングすることにより、該ドレイン領域に電気的に接続されたドレイン信号線およびドレイン電極、並びに、該ソース領域に電気的に接続されたソース電極をそれぞれ形成する。尚、ソース電極の一部を延在させて電極ＣＴ３を形成している。
この後、図示しない第３絶縁膜や画素電極等を形成する。画素電極は第３絶縁膜に形成されたコンタクトホールを介してソース電極に接続されている。
【００６９】
次に、上述した製造方法において、その特徴部をなす工程８（図４（ｈ））に要する時間を示した表を図７（ａ）に示す。
図７（ａ）において、図中の（ｆ）から（ｉ）はそれぞれ図３ないし図５に示した一連の符号のうち（ｆ）から（ｉ）までの工程に相当し、工程８（図４（ｈ））の工程は（ｈ）に相当したものとなっている。
【００７０】
図中（ｆ）で容量部のインプラを経た後に、ホトレジスト剥離を行なっている(図中（ｇ）)。このホトレジスト剥離はロットで行い、該ロットにはたとえば２５枚の基板（処理基板）が収納されている。この場合に要する時間は１０８００秒である。
【００７１】
次の工程（図中（ｈ））では、ロット内から取り出された各基板が一枚毎に処理され、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、６０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は１枚あたりでは全体として２１０秒という極めて短時間でなされることが確認される。尚、エッチングの時間は、第１絶縁膜ＧＩの膜厚差が十分につく程度に設定する。
【００７２】
ここで、図（ｈ）で示した各工程をロット単位当たりで要した時間に換算すると、搬送、エッチング、リンス、乾燥、搬送において、それぞれ７５０秒、１５００秒、１５００秒、１５００秒、１５００秒、２５０秒となり、全体として５２５０秒を要することが判る。
【００７３】
エッチングは通常の洗浄よりも長い６０秒としているが、エッチングが洗浄を兼ねているので、改めて洗浄を行なう必要がなくなるため、エッチング工程や洗浄工程のたびに必要となる搬送、リンス、乾燥は１回で済む。したがって、後述する実施例２のように第１絶縁膜ＧＩに膜厚差を設けるためのエッチングと第１絶縁膜ＧＩ全体の洗浄を行なう工程を別々に行なう場合（４７５０秒＋４７５０秒＝９５００秒）に比べ、全体に要する時間が大幅に短縮されている。
その後、図中（ｉ）のメタルスパッタ工程へと続く。
【００７４】
［実施例２］
図８ないし図１０は、図２に示した表示装置の製造方法の他の実施例を示し、各工程の図は図２のＡ−Ａ’線における断面を示している。図８ないし図１０にわたって経時的になされる各工程は（ａ）ないし（ｏ）の一連の符号で示している。
【００７５】
図８ないし図１０において、その（ａ）から（ｆ）までの工程においては図３ないし図５の（ａ）から（ｆ）までの工程と同じで、（ｊ）から（ｏ）までの工程においては図３ないし図５の（ｉ）から（ｎ）までの工程と同じである。このため、以下では、図８ないし図１０の（ｇ）から（ｉ）までの工程を説明する。
【００７６】
工程（図９（ｇ））
この前での工程（図８（ｆ））では、ホトレジスト膜１０６をマスクとし、半導体層ＰＳの形成領域のうち容量素子の電極ＣＴ１の形成領域に相当する部分に、高濃度の燐（Ｐ＋）からなる不純物１１８をインプラしたものである。
【００７７】
そして、この工程（図９（ｇ））において、該ホトレジスト膜１０６をそのまま残存させ、これをマスクとして希フッ酸処理１２１を行なう。この希フッ酸処理はゲート絶縁膜１０５の表面をそのゲート絶縁膜１０５が残存する程度に選択エッチングするためのものである。
【００７８】
ここでのエッチングはそのエッチングレートが通常のゲート絶縁膜の場合よりも速いことに特徴を有する。前の工程（図８（ｆ））で高濃度の燐（Ｐ＋）からなる不純物１１８が打ち込まれた領域となっているからである。尚、マスクを用いてエッチングしているので、必要な膜厚差を得るためのエッチング時間は実施例１の場合に比べて少なくて済む。
【００７９】
工程（図９（ｈ））
前記ホトレジスト膜１０６を除去し、ゲート絶縁膜１０５の表面の全域を露出させる。ここで、図１１（ｂ）は、前記工程（図９（ｇ））と本工程との図を改めて示したもので、該ホトレジスト膜１０６を除去した後において、容量素子の容量電極の形成領域に相当するゲート酸化膜１０５に形成された凹陥部の側壁面の角度（垂線に対する角度）５０１を示したものである。
この場合の該角度５０１は大きく形成され、換言すれば、なだらかな斜面を有する側壁面として形成されるようになる。
【００８０】
ちなみに、図１１（ａ）は、実施例１の場合における工程中のうち、図４（ｈ）に示す工程を改めて示したものである。洗浄を行なった後において、容量素子Ｃｓｔｇの容量電極の形成領域に相当するゲート絶縁膜１０５に形成された凹陥部の側壁面の角度（垂線に対する角度）５０２を示している。ゲート絶縁膜１０５の全面に均一に洗浄をしたために、凹陥部の側壁面の角度５０２は実施例２による場合の角度５０１よりも大きく、斜面のなだらかさは強調されたものとなっている。よって、この上に膜を形成した場合、カバレッジの点で有利となる。但し、斜面部分に必要な領域は広くなってしまう。
【００８１】
但し、この実施例の場合、次の工程で洗浄をする必要から、洗浄時間によっては図中に示した凹陥部の側壁面の角度５０１より大きくなる場合がある。しかし、その洗浄は極めて短時間であることから、実施例１の場合における凹陥部の側壁面の角度５０２よりも大きくなることはない。
【００８２】
工程（図９（ｉ））
露出されたゲート絶縁膜１０５の表面の全的にわたって希フッ酸処理１２１を行なう。この希フッ酸処理はゲート酸化膜１０５の表面を洗浄するためのものである。
すなわち、実施例１の場合と異なり、ゲート酸化膜１０５の表面の洗浄およびエッチングを別個の工程でそれぞれ行なっている。
【００８３】
この工程における洗浄では、既に膜厚差は形成済みなので、短時間で済む。短時間なので、エッチングレートの差による膜厚差はほとんど生じない。但し、長時間行なうことにより更に膜厚差を設けるようにしても良い。
そして、その後の工程では、実施例１の場合と同様にゲート絶縁膜１０５上に金属層１２２が形成され、上述した工程を経るようになる。
【００８４】
上述した製造方法において、その特徴部をなす工程（図９（ｇ））および工程（図９（ｉ））に要する時間を示した表を図７（ｂ）に示す。
図７（ｂ）において、当該工程はその前後の工程とともに、すなわち、図８ないし図１０に示した一連の符号のうち（ｆ）から（ｊ）までを示し、当該工程は（ｇ）および（ｉ）に相当したものとなっている。
【００８５】
図中（ｆ）で容量部のインプラを経て、次の工程（図中（ｇ））では、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、３０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は全体として１９０秒要することが確認される。尚、エッチング時間は実施例１と比べて短くてよい。
そして、各基板をロットに収納（２５枚）させた後、ホトレジスト剥離を行なっている(図中（ｈ）)。この場合に要する時間は１０８００秒である。
【００８６】
その後、ロットから各基板を取り出し、次の工程（図中（ｉ））で、各基板毎に、搬送、エッチング、リンス、乾燥、搬送の各工程が順次なされ、それぞれ３０秒、３０秒、６０秒、６０秒、１０秒の時間を要するようになっている。したがって、この工程における時間は１枚あたり全体として１９０秒要することが確認される。尚、洗浄時間は実施例１のエッチングと比べて短くてよい。
そして、図中（ｊ）のメタルスパッタ工程へと続く。
【００８７】
なお、図（ｇ）で示した各工程をロット単位当たりで要した時間を換算すると、搬送、エッチング、リンス、乾燥、搬送において、それぞれ７５０秒、７５０秒、１５００秒、１５００秒、１５００秒、２５０秒となり、全体として４７５０秒を要し、同様に図（ｉ）で示した各工程もエッチングが洗浄に変わったことを除いて同様であり、全体として４７５０秒を要する。
【００８８】
実施例１の場合と比較して、搬送、リンス、乾燥が２回行われるため、全体としては実施例１の場合よりも時間がかかる。但し、エッチングレートの差を利用して膜厚差を形成しているわけではないので、膜厚差を大きく形成したい場合でも最初に形成する第１絶縁膜ＧＩの膜厚を実施例１に比べて小さくすることができるという利点がある。また、エッチング時間だけを見れば実施例１よりも短縮できるという利点がある。
【００８９】
［実施例３］
図１２は、本発明による表示装置の他の実施例を示す平面図で、図２に対応した図となっている。
図２と比較して異なる構成は、容量素子の部分にある。すなわち、図１２に示した容量素子Ｃｓｔｇは、その一方の電極ＣＴ１が半導体層ＰＳで構成され、第１絶縁膜ＧＩを介して容量信号線ＣＬと一体になった他方の電極ＣＴ２がそれらの順で積層された構成となっている。
【００９０】
このため、前記他方の電極ＣＴ２をたとえ一方の電極ＣＴ１の領域内に配置されるように形成しても、該他方の電極ＣＴ１と一体となった容量信号線ＣＬは、第１絶縁膜ＧＩを介して半導体層ＰＳの周辺部（端部近傍）において、外輪郭部の段差部（図中円Ｃで囲まれる部分）を横切って形成しなければならないことを免れない。
【００９１】
この場合、該第１絶縁膜ＧＩは、その段差部において充分な膜厚を確保することができないことから、この部分にて一方の電極ＣＴ１と他方の電極ＣＴ２との間に絶縁破壊が生じ易いという不都合がある。
【００９２】
このため、図１２のＢ−Ｂ’線における断面図である図１３に示すように、半導体層ＰＳの外輪郭部であって容量信号線ＣＬが跨る部分において、該第１絶縁膜ＧＩを厚く構成し、その膜厚は前記一方の電極ＣＴ１を構成する半導体層ＰＳの上面に形成される第１絶縁膜ＧＩのそれよりも大きくなっている。
【００９３】
この場合、第１絶縁膜ＧＩの前記膜厚を厚く形成した部分の膜厚の最大値は、薄膜トランジスタＴＦＴの形成領域における半導体層ＰＳの上面に形成された第１絶縁膜ＧＩの膜厚とほぼ等しく設定することができる。
【００９４】
そして、このような構成において、第１絶縁膜ＧＩの前記膜厚を厚く形成した部分の下層に位置づけられる半導体層ＰＳは、前記一方の電極ＣＴ１を構成する部分と比較し不純物濃度が小さくなっている。この構成は、製造工数の増大をもたらすことなく、第１絶縁膜ＧＩにおいて上述したような膜厚を大きくする製造方法（後述する）から由来するものである。
【００９５】
《製造方法》
図１４ないし図１６は、図１２に示した表示装置の製造方法の一実施例を示し、各工程の図は図１２のＢ−Ｂ’線における断面を示している。図１４ないし図１６にわたって経時的になされる各工程は（ａ）ないし（ｎ）の一連の符号で示している。
【００９６】
これらの工程は、半導体層ＰＳの一部に選択的にインプラして容量素子Ｃｓｔｇの一方の電極ＣＴ１を形成する際のマスクＭＳＫの孔開けのパターンが異なるのみで、他は実施例１に示した工程（図３ないし図５）と同じである。このため、以下では、前記マスクの形成の工程、すなわち、図１４（ｆ）に示す工程のみを説明する。
【００９７】
工程（図１４（ｆ））
この工程の前では、ゲート絶縁膜１０５によって被われた半導体層ＰＳに、該ゲート絶縁膜１０５を通して、低濃度のボロン（Ｂ＋）からなる不純物１１７をインプラしたものである。該半導体層ＰＳを用いて形成する薄膜トランジスタＴＦＴの閾値制御のためである。
【００９８】
そして、この工程（図１４（ｆ））では、図３（ｆ）の場合と同様に、該半導体層ＰＳの容量素子の電極ＣＴ１の形成領域に相当する部分に、高濃度の燐（Ｐ＋）からなる不純物を選択的にインプラするためのマスクをホトレジスト膜１０６によって形成する。
【００９９】
ここで、図３（ｆ）の場合と比較して異なるのは、該ホトレジスト膜１０６の孔開けの形状である。このホトレジスト膜１０６の孔の輪郭は図１２に重ねて示した太線枠ＭＳＫに相当する。本実施例では、絶縁破壊の生じやすい部分、すなわち、電極ＣＴ２と一体につながって半導体層ＰＳの形成領域外まで延在する部分（例えば容量信号線ＣＬが半導体層ＰＳの端部を跨ぐ部分）を、ホトレジスト膜１０６によって被った点である（但し、このホトレジスト膜１０６の形成時点では電極ＣＴ２や容量信号線ＣＬは形成されていないので、厳密に言えば後にこれらの導体層が形成された場合に半導体層ＰＳの端部を跨ぐこととなる領域を被うことに相当する）。
【０１００】
こうすることで、絶縁破壊の生じやすい端部では半導体層ＰＳに高濃度の燐（Ｐ＋）からなる不純物がインプラされるのを回避することができるので、この部分では電極ＣＴ１が形成されない。
【０１０１】
さらに、このようにすることによって、この部分のゲート絶縁膜１０５（第１絶縁膜ＧＩ）にも不純物がインプラされなくなるので、実施例１のようなエッチングレートの差を利用した膜厚差の形成や実施例２のようなマスクによるエッチングをした場合でも、この部分のゲート絶縁膜１０５の膜厚は容量素子の電極ＣＴ１と重畳する部分のゲート絶縁膜１０５の膜厚よりも厚くなる。これによって、絶縁破壊が起こりにくくなる。
【０１０２】
本実施例では、実施例１と同様に、この後の工程でホトレジスト膜１０６を除去した後に希フッ酸処理をする際に、図１５（ｈ）に示すように、絶縁破壊の起こりやすい半導体層ＰＳの端部においてこれを被うゲート絶縁膜１０５の膜厚が薄く形成されるのを防止し、その周囲のゲート絶縁膜１０５の表面から突出した形状となる程度に充分な膜厚を確保することができる。
【０１０３】
この、突出部はそのまま除去されることなく残存し、上述したように、図１５（ｊ）に示す工程において、たとえば容量信号線ＣＬを形成した場合に、特に絶縁破壊が生じ易い前記部分にて、半導体層ＰＳで形成した容量電極ＣＴ１との間隔を充分に確保することができる。
【０１０４】
尚、絶縁破壊の起こりやすい部分としては、容量信号線ＣＬが半導体層ＰＳの端部を跨ぐ部分に限られず、例えば電極ＣＴ２を半導体層ＰＳよりも大きく形成した場合には半導体層ＰＳの形成領域外に延在する部分（半導体層ＰＳの端部を跨ぐ部分）でも起こりうるので、この箇所についてもホトレジスト膜１０６で被うことによって同様に本発明を適用できる。次に述べる実施例４の場合も同様である。
【０１０５】
［実施例４］
図１７ないし図１９は、図１２からなる構成の表示装置の製造方法の他の実施例を示し、各工程の図は図１２のＢ−Ｂ’線における断面を示している。図１７ないし図１９にわたって経時的になされる各工程は（ａ）ないし（ｏ）の一連の符号で示している。
【０１０６】
これらの工程も、半導体層ＰＳの一部に選択的にインプラして容量素子Ｃｓｔｇの一方の電極ＣＴ１を形成する際のマスクの孔開けのパターンが異なるのみで、他は実施例２に示した工程（図８ないし図１０）と同じである。そして、マスクの孔開けのパターンは実施例３で説明したものと同じである。
【０１０７】
上述した実施例１から実施例４は、表示装置のうち液晶表示装置について説明したものであるが、それ以外の表示装置、たとえば有機ＥＬ表示装置にも適用できるものである。有機ＥＬ表示装置の各画素においても薄膜トランジスタと容量素子を備えて構成されるからである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【符号の説明】
【０１０８】
ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＰＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＨ１、ＣＨ２……コンタクトホール、ＣＴ１……容量素子の一方の電極、ＣＴ２……容量素子の他方の電極、ＣＬ……容量信号線、ＧＩ……第１絶縁膜。
【特許請求の範囲】
【請求項１】
半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする表示装置。
【請求項２】
前記半導体層は、前記半導体層の形成領域内から前記半導体層の形成領域外まで延在された前記導体層の前記延在部分と重畳する領域において、その不純物濃度が、前記一方の電極を構成する部分の不純物濃度より小さくなっていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記導体層の前記延在部分は、前記他方の電極に電位を与える配線層であることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
絶縁膜で被われた半導体層の領域に第１領域と第２領域とを有し、前記第１領域の部分にてその上面に形成される前記絶縁膜をゲート絶縁膜とする薄膜トランジスタと、前記第２領域の部分にてその上面に形成される前記絶縁膜を誘電体膜とする容量素子とを備える表示装置であって、
前記容量素子は、前記半導体層の前記第２領域に不純物がドープされて一方の電極を構成し、前記第２領域上の前記絶縁膜の上面に形成される導体層を他方の電極として構成し、前記他方の電極は前記半導体層の形成領域外から延在される配線層と接続されて形成され、
前記半導体層のうち少なくとも前記配線層が重畳される領域には前記一方の電極を構成する前記第２領域の不純物濃度よりも小さい不純物濃度を有する第３領域を備えるとともに、
前記第２領域上の前記絶縁膜は前記第１領域および前記第３領域上の前記絶縁膜よりも膜厚が小さくなっていることを特徴とする表示装置。
【請求項５】
前記表示装置は液晶表示装置であることを特徴とする請求項１、２、３、４のいずれかに記載の表示装置。
【請求項１】
半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする表示装置。
【請求項２】
前記半導体層は、前記半導体層の形成領域内から前記半導体層の形成領域外まで延在された前記導体層の前記延在部分と重畳する領域において、その不純物濃度が、前記一方の電極を構成する部分の不純物濃度より小さくなっていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記導体層の前記延在部分は、前記他方の電極に電位を与える配線層であることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
絶縁膜で被われた半導体層の領域に第１領域と第２領域とを有し、前記第１領域の部分にてその上面に形成される前記絶縁膜をゲート絶縁膜とする薄膜トランジスタと、前記第２領域の部分にてその上面に形成される前記絶縁膜を誘電体膜とする容量素子とを備える表示装置であって、
前記容量素子は、前記半導体層の前記第２領域に不純物がドープされて一方の電極を構成し、前記第２領域上の前記絶縁膜の上面に形成される導体層を他方の電極として構成し、前記他方の電極は前記半導体層の形成領域外から延在される配線層と接続されて形成され、
前記半導体層のうち少なくとも前記配線層が重畳される領域には前記一方の電極を構成する前記第２領域の不純物濃度よりも小さい不純物濃度を有する第３領域を備えるとともに、
前記第２領域上の前記絶縁膜は前記第１領域および前記第３領域上の前記絶縁膜よりも膜厚が小さくなっていることを特徴とする表示装置。
【請求項５】
前記表示装置は液晶表示装置であることを特徴とする請求項１、２、３、４のいずれかに記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−１０７９９１（Ｐ２０１０−１０７９９１Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００９−２７６２４７（Ｐ２００９−２７６２４７）
【出願日】平成２１年１２月４日（２００９．１２．４）
【分割の表示】特願２００４−８８２３３（Ｐ２００４−８８２３３）の分割
【原出願日】平成１６年３月２５日（２００４．３．２５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２１年１２月４日（２００９．１２．４）
【分割の表示】特願２００４−８８２３３（Ｐ２００４−８８２３３）の分割
【原出願日】平成１６年３月２５日（２００４．３．２５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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