集積されたダイオードを有するＳＯＩ基板を備える複合半導体装置
【課題】高電圧が印加されても、故障しにくい複合半導体装置を提供する。
【解決手段】複合半導体装置２００は、ダイオード２１０及び絶縁層２０４を含むＳＯＩ基板（semiconductor on insulator）を備える。複合半導体装置２００は、ダイオード２１０の上に形成された遷移体２２０及び遷移体２２０の上に形成されたトランジスタ２３０も含む。ダイオード２１０は半導体貫通ビア、外部電気接続部又はその両方の組み合わせを用いてトランジスタ２３０の両端間に接続される。
【解決手段】複合半導体装置２００は、ダイオード２１０及び絶縁層２０４を含むＳＯＩ基板（semiconductor on insulator）を備える。複合半導体装置２００は、ダイオード２１０の上に形成された遷移体２２０及び遷移体２２０の上に形成されたトランジスタ２３０も含む。ダイオード２１０は半導体貫通ビア、外部電気接続部又はその両方の組み合わせを用いてトランジスタ２３０の両端間に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１１年７月１５日に出願された「III-Nitride Device Integration with Group IV P-N Antiparallel Diode」という名称の継続中の仮出願番号第６１／５０８，２９２号の優先権の利益を主張する。この継続中の仮出願の開示内容は参照することにより本出願に全て組み込まれる。
【背景技術】
【０００２】
定義
本明細書で使用される、語句「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。更に、語句「III族窒化物」又は「III族Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、及び砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III族窒化物は一般に、これらに限定されないが、Ｇａポーラ、Ｎポーラ、セミポーラ又はノンポーラ結晶方位を含む任意の極性に関連する。また、III族窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
【０００３】
また、本明細書で使用される、語句「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）を含む少なくとも一つのIV族の元素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪シリコン又は他の歪IV族材料を生成するためにIV族元素の複数の層からなる又はIV族元素をドーピングしてなる半導体材料も指す。更に、IV族ベースの複合基板は、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離プロセス（ＳＩＭＯＸ）基板及びシリコンオンサファイヤ（ＳＯＳ）を含み得る。更に、IV族デバイスは標準ＣＭＯＳプロセスを用いて形成されるデバイスを含むが、ＮＭＯＳ及びＰＭＯＳデバイスプロセスも含み得る。
【０００４】
III−Ｖ族デバイスは、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ）などの電界効果トランジスタ（ＦＥＴ）又は高電子移動度トランジスタ（ＨＥＭＴ）を構成する任意の適切な半導体材料を含むことができる。適切な半導体材料は、Ｓｉ、歪シリコン、ＳｉＧｅ、ＳｉＣなどのIV族半導体材料及びIII−Ａｓ、III−Ｐ、III−Ｎ又はそれらの任意の合金などのIII−Ｖ族材料を含む。
【０００５】
背景技術
高電力スイッチング用には、多くの場合、それらの有利な性能のためにIII−Ｖ族トランジスタ、例えばIII族窒化物電界効果トランジスタ（III族窒化物ＦＥＴ）及びIII族窒化物高移動度電子トランジスタ（III族窒化物ＨＥＭＴ）が使用される。例えば、III族窒化物ＦＥＴ及びIII族窒化物ＨＥＭＴは低いオン抵抗及び高い動作電圧を維持する能力のために高く評価されている。
【０００６】
しかしながら、高電圧（ＨＶ）III−Ｖ族トランジスタは、もしかするとそれらの高電圧動作に対するトレランスのために、時々極めて高い電圧が発生し得る厳しい動作環境で使用されることもある。その結果、名目上高電圧（ＨＶ）定格のIII族窒化物ＦＥＴ及び高電圧（ＨＶ）定格のIII族窒化物ＨＥＭＴでも実際上破局故障を受けやすい。
【発明の概要】
【０００７】
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲により十分に規定される、集積されたダイオードを備える複合半導体装置を目的とするものである。
【図面の簡単な説明】
【０００８】
【図１】トランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す概略図を提示する。
【図２】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する模範的な構造の断面図を提示する。
【図３】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する別の模範的な構造の断面図を提示する。
【図４】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する更に別の模範的な構造の断面図を提示する。
【図５】半導体貫通ビアにより接続された集積ダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置の一つの模範的な実施例の断面図を提示する。
【図６】集積ダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含み、前記ダイオードが外部電気接続部と半導体貫通ビアの両方で前記トランジスタに結合された複合半導体装置の一つの模範的な実施例の断面図を提示する。
【発明を実施するための形態】
【０００９】
以下の説明には本発明の実施例に関する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される方法と異なる方法で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態にのみ関する。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示される。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【００１０】
III−Ｖ族半導体材料は、砒化ガリウム（ＧａＮ）及び／又はその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）からなるIII族窒化物材料を含む。これらの材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界及び２次元電子ガス（２ＤＥＧ）の生成を生じ得る。その結果、ＧａＮなどのIII族窒化物材料が高い電力密度及び高効率のスイッチングを必要とする多くのマイクロエレクトロニクス応用に使用されている。
【００１１】
しかしながら、上述したように、高電圧（ＨＶ）III族窒化物トランジスタなどのIII−Ｖトランジスタは、もしかすると高電圧動作に対するそれらの周知のトレランスのために、時々極めて高い電圧が発生し得る極めて厳しい動作環境で使用されることがある。その結果、名目上高電圧（ＨＶ）定格のIII族窒化物トランジスタでも実際上破局故障を受けやすい。本発明の概念の実現に当たり、このような破局故障を防止するために、III−Ｖ族トランジスタのソース及びドレイン間にダイオードを配置する。このダイオードは、複合装置の所要の動作電圧より大きいがIII−Ｖ族トランジスタの破局故障を生じる電圧より小さい降伏電圧を有するように設計することができる。
【００１２】
一実施例では、このダイオードはトランジスタ及び半導体基板とモノリシックに集積することができる。しかしながら、III−Ｖ族ベースのトランジスタが高い電圧で動作できる場合には、いくつかの集積構造は他の集積構造より不利になり得る。例えば、ＨＶ高電子移動度トランジスタ（ＨＥＭＴ）は、基板がソースに結合されるとき一般に最良に動作し、基板がドレインに結合されるとき一般に最良に動作しない。これはダイオードが基板内に集積され形成される際のダイオードの構造に起因する。
【００１３】
このような問題を克服する一つの方法は、ＳＯＩ（semiconductor on insulator）基板を使用し、集積ダイオードをＳＯＩ基板内に形成することにある。ＳＯＩ基板は、ダイオードをＳＯＩ基板の絶縁層の下に形成するとき、III−Ｖ族ＨＥＭＴにＲＥＳＵＲＦ効果を与える追加の利点を提供する。以下の開示は集積ダイオードを有するＳＯＩ基板を備える複合半導体装置について記述する。
【００１４】
図１はトランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す概略図を提示する。図１に示されるように、複合半導体装置１００は、トランジスタ１３０及び該トランジスタ１３０の両端間に結合されたダイオード１１０を含む。トランジスタ１３０はソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含み、一方ダイオード１１０はアノード１１２及びカソード１１４を含む。図１に更に示されるように、ダイオード１１０はトランジスタ１３０の両端間に逆並列配置に結合することができる。つまり、ダイオード１１０のアノード１１２をトランジスタ１３０のソース接点１３２に結合し、ダイオード１１０のカソード１１４をトランジスタ１３０のドレイン接点１３４に結合することができる。
【００１５】
高電圧（ＨＶ）トランジスタとすることができるトランジスタ１３０はIII−Ｖ族パワートランジスタとして形成することができる。いくつかの実施例では、例えばトランジスタ１３０はＧａＮなどのIII−Ｖ族材料からなり、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施例では、トランジスタ１３０は金属−絶縁膜−半導体ＦＥＴ（ＭＩＳＦＥＴ）、例えば金属−酸化膜−半導体ＦＥＴ（ＭＯＳＦＥＴ）の形を取ることができる。代わりに、ＨＦＥＴとして実装する場合には、トランジスタ１３０は２ＤＥＧを有する高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。一実施例によれば、例えばトランジスタ１３０は約２０Ｖより大きいゲート定格を有し、約６００Ｖより大きいドレイン電圧に耐えるように構成することができる。
【００１６】
図１に示す実施例によれば、ダイオード１１０はＰＮ接合ダイオードである。ダイオード１１０は高電圧（ＨＶ）IV族ＰＮダイオード、例えばＨＶシリコンＰＮダイオードとして実装することができる。他の実施例では、ダイオード１１０はＰＩＮダイオードとすることができる。
【００１７】
一実施例では、複合半導体装置１００は、垂直集積方式を用いて、ダイオード１１０とモノリシックに集積されたトランジスタ１３０を含む。複合半導体装置１００に非破壊アバランシェ降伏機能を付与するためにダイオード１１０をトランジスタ１３０と集積することができ、それによってトランジスタが破局的に故障するのを防ぐことができる。いくつかの実施例では、ダイオード１１０として作用する高電圧（ＨＶ）ＰＮダイオードはトランジスタ１３０の降伏電圧より小さい降伏電圧を有するように設計する。例えば、トランジスタ１３０は７００Ｖの降伏電圧を有するが、ダイオード１１０は６５０Ｖのアバランシェ降伏電圧を有するように設計することができる。ダイオード１１０は複合半導体装置の所望の降伏電圧に基づいてそれより低い又は高いアバランシェ降伏電圧を有するように設計することができる。その結果、図１に示すダイオード１１０とトランジスタ１３０の逆並列配置はロバストで故障しにくい複合半導体装置を提供することができる。
【００１８】
上述したように、いくつかの実施例では、トランジスタ１３０及びダイオード１１０を含む複合半導体装置１００はモノリシックに集積することができる。III族窒化物半導体装置及びIV族半導体装置をモノリシックに集積する種々の集積方法が、２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for fabricating Same」という名称の米国特許第７，９１５，６４５号、２００８年７月１６日に出願された「III-Nitride Device」という名称の米国特許出願第１２／１７４，３２９号、及び２０１１年２月３日に出願された「Efficient High Voltage Switching circuits and Monolithic Integration of Same」という名称の米国特許出願第１３／０２０，２４３号に開示されており、それらの開示内容は参照することにより本出願に全て組み込まれる。
【００１９】
図２は図１の概略図に概して対応する、ＳＯＩ基板上に形成されたトランジスタ及び集積ダイオードを含む複合半導体装置を実現する模範的な構造の断面図を提示する。複合半導体装置２００は、その内部に形成されたアノード２１２及びカソード２１４を含むダイオード２１０を有するＳＯＩ基板２０１、該ダイオード２１０の上に配置された絶縁層２０４及び絶縁層２０４上に位置する薄いIV 族層２０６を含む。複合半導体装置２００はダイオード２１０及び絶縁層２０４の上に形成された遷移体２２０、及び該遷移体２２０の上に形成されたソース電極２３２、ドレイン電極２３４及びゲート電極２３６を含むトランジスタ２３０も含む。ソース電極２３２、ドレイン電極２３４及びゲート電極２３６を有するトランジスタ２３０及びアノード２１２及びカソード２１４を含むダイオード２１０は、図１におけるソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含むトランジスタ１３０、及びアノード１１２及びカソード１１４を含むダイオード１１０にそれぞれ対応する。図２には、ＳＯＩ基板２０１のハンドル層（支持層）２０２、アノード２１２を提供するＰ型ダイオード層２１１ａ、カソード２１４を提供するＮ型ダイオード層２１３ａ、Ｐ＋層２１１ｂ、及びＮ＋層２１３ｂも示されている。
【００２０】
ダイオード２１０は、アノード２１２を提供するＰ型ダイオード層２１１ａ及びカソード２１４を提供するＮ型ダイオード層２１３ａ、並びに、アノード２１２及びカソード２１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層２１１ｂ及びＮ＋層２１３ｂを含む。図２の実施例によれば、Ｐ型シリコン又は他のIV 族半導体層とすることができるＰ型ダイオード層２１１ａは、ダイオード２１０の最下層として形成される。Ｎ型シリコン又は他のIV 族半導体層とすることができるＮ型ダイオード層２１３ａはダイオード２１０の最上層として形成され、Ｎ型ダイオード層２１１ａの上に配置される。Ｐ型ダイオード層２１１ａとＮ型ダイオード層２１３ａの界面はダイオード２１０のＰＮ接合を形成する。その結果、図２の実施例では、ダイオード２１０はＰＮ接合ダイオードである。Ｐ型ダイオード層２１１ａおよびＮ型ダイオード層２１３ａはエピタキシャル又は非エピタキシャルIV 族半導体層として形成することができる点に注意されたい。
【００２１】
更に、ダイオード２１０はＰ型ダイオード層２１１ａの上に配置されたＮ型ダイオード層２１３ａを有するものとして示されているが、これは単なる一例にすぎない。別の実施例では、アノード２１２を提供するＰ型ダイオード層２１１ａをカソード２１４を提供するＮ型ダイオード層２１３Ａの上に配置することができ、この実施例ではＮ型ダイオード層２１３ａがダイオード２１０の最下層を構成する。更に別の実施例では、例えばダイオード２１０はＮ型又はＰ型ダイオード層内にＰ型又はＮ型のウェルがそれぞれ形成されたものとすることができる。このような実施例では、ウェル境界とそのウェルが形成されている反対導電型のダイオード層との界面がダイオード２１０のＰＮ接合を提供する。更に別の実施例では、ダイオード２１０はＰＩＮダイオードとすることができる。例えば、Ｐ型ダイオード層２１１ａの上及びＮ型ダイオード層２１３ａの下に中間真性層、近真性層又は意図的でないドープ層（図示せず）が存在するものとし得る。
【００２２】
別の実施例によれば、ダイオード２１０は蓄積電荷の回復時間を低減するためにライフタイムを操作することができる。例えば、特にＰＮダイオード２１０は、電子照射、イオン注入及びプラチナドーピングなどを含む従来知られている様々な一般的な技術を用いて結晶構造を変更することによって操作することができる。
【００２３】
図２に示されるように、ダイオード２１０は、ダイオード２１０及び絶縁層２０４に加えて、ハンドル層２０２及び薄いIV 族層２０６を含むＳＯＩ基板２０１内に形成することができる。図２に更に示されるように、ダイオード２１０はハンドル層２０２と絶縁層２０４との間に形成することができるとともに、絶縁層２０４の上に薄いIV 族層２０６を設けることができる。ハンドル層２０２は、例えばその上にＰ型ダイオード層２１１及びＮ型ダイオード層を含むダイオード２１０が形成されるバルクシリコン層とすることができ、絶縁層２０４は二酸化シリコン（ＳｉＯ２）などの任意の適切な誘電体材料を用いて形成することができる。薄いIV 族層２０６は追加のIV族デバイス層として使用することができ、また薄いIV族層２０６は遷移体２２０及びトランジスタ２３０を含むIII−Ｖ族デバイスのための下地層として使用することができる。
【００２４】
図２に示す構造は単なる一例にすぎず、本発明の概念から逸脱することなく多くの変更が可能であることを繰り返し指摘したい。例えば、一実施例では、ＳＯＩ基板２０１は図３に示すようにハンドル層２０２を含まないものとすることができる。別の例として、いくつかの実施例では、Ｎ+層２１３ｂと絶縁層２０４の間に一以上の中間層を配置することができる。このような中間層は、例えば低ドープのＮ型又はＰ型半導体層とすることができる。
【００２５】
いくつかの実施例では、ＳＯＩ基板２０１は絶縁層２０４が埋め込み酸化物である酸素注入分離プロセス（ＳＩＭＯＸ）基板とすることができる。更に他の実施例では、絶縁層２０４は、２０１１年２月２２日に発行された「Structure and Method for III-Nitride Monolithic Power IC」という名称の米国特許第７，８９２，９３８号に記載されているように、広いバンドギャップ材料を含む他の誘電体又は絶縁材料（例えばＡｌＮ及びＡｌＧａＮ）とすることができ、この米国特許の開示内容は参照することにより本出願に全て組み込まれる。
【００２６】
更に、いくつかの他の実施例では、Ｐ型ダイオード層２１１ａ及びＰ＋２１１ｂは、例えば２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」という名称の米国特許第７，９１５，６４５号に開示されているように、両面仕上げIV族基板の背面上に、リソグラフィー技術、例えば注入、拡散及び／又は導電性薄膜（ドープポリシリコン）の使用によって規定された領域として形成することができ、この米国特許の開示内容は参照することにより本出願に全て組み込まれる。
【００２７】
図２の模範的な実施例によれば、トランジスタ２３０は III−Ｖ族ＨＥＭＴとして示されている。従って、トランジスタ２３０はそれらの界面の近傍に２ＤＥＧ２３５を生成するチャネル層２３１及びバリア層２３３を含む。更に、図２に示されるように、トランジスタ２３０の下の遷移体２２０は、歪吸収層２２２、核生成層２２４、遷移層２２６及びバッファ層２２８を含む。
【００２８】
図２に示されるように、遷移体２２０は多数の半導体層、例えば少なくともIII−Ｖ族遷移層２２６及びIII−Ｖ族バッファ層２２８を含む。一実施例によれば、歪吸収層２２２がＮ型ダイオード層２１３ａの上に形成される。歪吸収層２２２はアモルファス歪吸収層、例えばアモルファス窒化シリコン層とすることができる。この点については、２００８年３月４日に発行された「Gallium Nitride Materials and Methods Associated with the Same」という名称の米国特許第７，３３９，２０５号に開示されており、その開示内容は参照することにより本出願に全て組み込まれる。
【００２９】
図２に示す実施例によれば、核生成層２２４が歪吸収層２２２の上に形成される。核生成層２２４は窒化アルミニウム（ＡｌＮ）層として形成することができ、従来既知の任意の適切な技術を用いて成長させることができる。図２は核生成層２２４が歪吸収層２２２の上に配置されることを示すが、いくつかの実施例では核生成層２２４の成長前に歪吸収層２２２を形成しないのが望ましいことがある点に注意されたい。更に、いくつかの実施例では、核生成層２２４は異なる成長環境を用いて形成される一以上の層を含み得る。この点については、２００３年９月９日に発行された「Gallium Nitride Materials and Methods」という名称の米国特許第６，６１７，０６０号明細書及び２００６年９月１３日に出願された「Process for Manufacture of Super Lattice Using alternating High and Low Temperature Layers to Block Parasitic Current path」という名称の米国特許出願第１１／５３１，５０８号に開示されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３０】
遷移層２２６につき説明すると、いくつかの実施例では、遷移体２２０及びトランジスタ２３０は、組成的に傾斜したIII族窒化物材料から形成することができる点に注意されたい。このような実施例では、III族窒化物遷移層２２６の特定の組成及び厚さは、使用する基板の径及び厚さ及びトランジスタ２３０の所望の性能に依存する。例えば、トランジスタ２３０の所望の降伏電圧及び複合半導体装置２００の所望のウェハ湾曲(bow)及びそり(warp)は遷移層２２６の組成及び厚さに影響を与え得る。この点については、２００３年１１月１８日に発行された「Gallium Nitride materials and Methods」という名称の米国特許第６，６４９，２８７号、２００９年１０月１４日に出願された「Group III-V Semiconductor Device with Strain-relieving Interlayers」という名称の米国特許出願第１２／５８７，９６４号、２０１０年１２月２１日に出願された「Stress Modulated Group III-V Semiconductor Device and Related Method」という名称の米国特許出願第１２／９２８，９４６号、２００６年９月２６日に発行された「Super Lattice Modification of Overlying Transistor」という名称の米国特許第７，１１２，８３０号、２００６年９月１３日に出願された「Process for Manufacturing of Super Lattice Using Alternating High and Low Temperature Layers to Block Parasitic Current path」という名称の米国特許出願第１１／５３１，５０８号、及び２０１１年３月３日に出願された「III-Nitride Material Interlayer Structures」という名称の米国仮特許出願第６１／４４９，０４６号に開示されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３１】
図２に更に示されるように、遷移体２２０はバッファ層２２８も含む。一実施例によれば、バッファ層２２８は遷移層２２６の上に配置される。バッファ層２２８は任意の適切なIII−Ｖ族半導体材料で形成することができる。例えば、トランジスタ２３０がIII族窒化物ＨＥＭＴとして実装される場合には、バッファ層２２８はドープ又はアンドープIII族窒化物層として形成することができる。例えば、一実施例では、バッファ層２２８は従来既知の任意の適切な技術を用いて成長される真性ＧａＮ層とすることができる。
【００３２】
チャネル層２３１及びバリア層２３３を含むトランジスタ２３０は遷移体２２０の上に形成される。一実施例では、例えば、チャネル層２３１としてＧａＮ層を使用し、バリア層２３３としてＡｌＧａＮ層を使用することによってIII族窒化物ＨＥＭＴを形成することができる。図２に示すように、チャネル層２３１及びバリア層２３３の界面を形成するヘテロ接合によって２ＤＥＧ３３５が生成される。特定の応用においては、バリア層２３３はバリア層２３３とチャネル層２３１の間に配置することができる一つ（又は複数）のスペーサ層の上に形成するのが望ましいことがある。
【００３３】
ソース電極２３２、ドレイン電極２３４及びゲート電極２３６はバリア層２３３の上に形成される。ソース電極２３２及びドレイン層２３４は２ＤＥＧ２３５とオーム接触するように形成される。図２に示す実施例では、ゲート電極２３６はバリア層２３３とショットキー接触し、バリア層２３３上に直接又はバリア層２３３の上に配置されるＧａＮ又はＡｌＧａＮの薄い（例えば１〜３ナノメートルの厚さの）キャップ層上に直接形成される。この模範的な実施例によれば、トランジスタ２３０はノーマリオン（デプレッションモード）ＨＥＭＴを構成する。しかし、いくつかの応用においては、図３及び図４につき以下で検討されるように、ゲート電極２３６とバリア層２３３の間に絶縁層を形成することによって絶縁ゲートトランジスタを形成するのが望ましいことがある。いくつかの他の応用においては、トランジスタ３３０としてゲート絶縁ノーマリオフ（エンハンスメントモード）ＨＥＭＴを形成するのが望ましいことがある。即ち、絶縁ゲートを有するのに加えて、場合によっては２ＤＥＧ３３５が印加ゲート電圧のない場合にゲート電極２３６の下部で遮断されるようにすることが望まれる。
【００３４】
トランジスタ２３０の設計にいくつかの変更を加えることによってノーマリオフ（エンハンスメントモード）ＨＥＭＴを形成することができる。例えば、Ｐ型III族窒化物又は他のIII−Ｖ族材料の追加の層をゲート電極２３６の下に配置することができ、またフローティングゲート設計を使用することもできる。その代わりに又は加えて、他の技術はそのままにして、ゲート電極３３６の下部領域を２ＤＥＧ３３５がゲート電極３３６の下部で空乏化されるようにドーピングすることができる。この点については、２００８年６月３日に発行された「Enhancement Mode III-Nitride FET」という名称の米国特許第７，３８２，００１号、２０１０年７月２０日に発行された「III-Nitride Enhancement Mode Devices」という名称の米国特許第７，７５９，６９９号、２０１１年１２月２７日に発行された「III-Nitride Power Semiconductor Device Having a Programmable Gate」という名称の米国特許第８，０８４，７８５号、２００６年７月２８日に出願された「Normally Off III-Nitride Semiconductor Device Having a programmable Gate」という名称の米国特許出願第１１/４６０，７２５号、２０１０年６月２９日に発行された「Enhancement Mode III-Nitride Semiconductor Device with Reduced Electric Field between the Gate and the Drain」という名称の米国特許第７，７４５，８４９号、２００８年８月２１日に出願された「Enhancement Mode III-Nitride Device with Floating Gate and process for its manufacture」という名称の米国特許出願１２／１９５，８０１号、及び２０１１年１月３１日に出願された「Enhancement Mode III-Nitride Transistors with Single Gate Dielectric Structure」という名称の米国特許出願第１３／０１７，９７０号に開示
されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３５】
トランジスタ２３０は、バリア層２３３と、ソース電極２３２、ドレイン電極２３４及びゲート電極２３６との間に配置された一つ以上の追加の層を含むことができる。これらの追加の層は追加のIII族窒化物又は他のIII−Ｖ族半導体層、絶縁層、パッシベーション層、チャネル及びバリア層間のスペーサ層、フィールドプレート及び／又は追加の相互接続用金属層を含むことができる。
【００３６】
トランジスタ２３０の電圧処理及び降伏特性は上述した図２に示す層のいくつかの様々な組成、厚さ及び間隔によって決定される。これらは、特に、バリア層２３３の厚さ及び合金組成、ゲート電極２３６の設計及び組成、及びゲート電極２３６とドレイン電極２３４に対応するドレインとの間の間隔（並びにゲート電極２３６とソース電極２３２に対応するソースとの間の間隔）を含む。
【００３７】
よって、図２はIV族ＰＮダイオードを備える集積III−Ｖ族トランジスタの一般的な構造を示す。この構造では、ダイオード２１０は逆バイアスに接続される。ダイオード２１０のアバランシェ降伏電圧限界値は特定の範囲に設計することができ、アノード２１２を提供するＰ型ダイオード層２１１ａ及びカソード２１４を提供するＮ型ダイオード層２１３ａのドーパント成分及び濃度によって決定することができる。上述したように、ダイオード２１０は、トランジスタ２３０とモノリシックに集積でき、トランジスタ２３０を保護するように構成されるため、ダイオード２１０は、ダイオード２１０のアバランシェ降伏電圧限界値がトランジスタ２３０の降伏電圧より低くなるように設計することができる。
【００３８】
図３に移り説明すると、図３は、図１の概略図に概して対応する、集積ダイオードを含むＳＯＩ基板上に形成されたトランジスタを含む複合半導体装置を実現する別の模範的な構造の断面図を示す。複合半導体装置３００は、ダイオード３１０を有するＳＯＩ基板３０１を含み、ダイオード３１０はＳＯＩ基板３０１内にそれぞれ形成されたアノード３１２を提供するＰ型ダイオード層３１１ａ、カソード３１４を提供するＮ型ダイオード層３１３ａ、及びアノード３１２及びカソード３１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層３１１ｂ及びＮ＋層３１３ｂを含む。ＳＯＩ基板３０１はダイオード３１０の上に配置された絶縁層３０４及び絶縁層３０４の上に位置する薄いIV族層３０６も含む。
【００３９】
複合半導体装置３００は、更に、ダイオード３１０及び絶縁層３０４の上に形成された遷移体３２０及び遷移体３２０の上に形成されたトランジスタ３３０を含む。トランジスタ３３０は、そのヘテロ接合界面の近傍に２ＤＥＧ３３５を生成するチャネル層３３１及びバリア層３３３に加えて、ソース電極３３２、ドレイン電極３３４及びゲート電極３３６を含む。遷移体３２０は、歪吸収層３２２、核生成層３２４、遷移層３２６及びバッファ層３２８を含む。この実施例では、図２に示す複合半導体装置２００と異なり、複合半導体装置３００は、Ｐ＋層３１１ｂの下に配置されるハンドル層をＳＯＩ基板３０１の一部分として含まない。しかし、複合半導体装置２００に対してそうであったように、複合半導体装置３００の他の実施例もＮ+層３１３ｂと絶縁層３０４との間に、例えば低ドープのＮ型又はＰ型半導体層のような一以上の中間層を配置することができる。
【００４０】
遷移体３２０、ダイオード３１０及び薄いIV族層３０６は図２の遷移体２２０、ダイオード２１０及び薄いIV族層２０６にそれぞれ対応する。図３の複合半導体装置３００は図２の複合半導体装置２００と、前実施例のショットキーゲートの代わりに絶縁ゲート構造を用いる点およびハンドル層を含まない点が変更されている。図３の実施例では、ゲート誘電体３３８がバリア層３３３の表面上に、ゲート電極３３６及びバリア層３３３の間に形成される。一実施例では、例えばゲート誘電体３３８は化学量論的窒化シリコンで形成することができる。別の実施例では、いくつかの誘電体層を使用することができる。更に別の実施例では、ゲート誘電体３３８を形成するために窒化シリコン以外の一以上の誘電体層を使用することができる。
【００４１】
ソース電極３３２、ドレイン電極３３４及びゲート電極３３６を含むトランジスタ３３０及びアノード３１２及びカソード３１４を含むダイオード３１０は、図１のソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含むトランジスタ１３０及びアノード１１２及びカソード１１４を含むダイオード１１０にそれぞれ対応する。従って、図３は、代替構造配置例による集積IV族ＰＮダイオードを備える集積III−Ｖ族トランジスタの一般的な構造を示す。いずれにせよ、図２のダイオード２１０がそうであったように、図３のダイオード３１０も逆バイアス、即ち逆並列に接続される。その結果、図３に示す構造もダイオード３１０のアバランシェ降伏電圧制限をトランジスタ３３０の過電圧保護機構として利用するものである。
【００４２】
ダイオード３１０をトランジスタ３３０の両端間に逆バイアス又は逆並列配置に結合するために、ダイオード３１０のアノード３１２をトランジスタ３３０のソース電極３３２に接続し、ダイオード３１０のカソード３１４をトランジスタ３３０のドレイン電極３３４に接続しなければならない点に注意されたい。
【００４３】
図４につき説明すると、図４は、図１の概略図に概して対応する、集積ダイオードを含むＳＯＩ基板上に形成されたトランジスタを含む複合半導体装置を実現する更に別の模範的な構造の断面図を示す。複合半導体装置４００は、ダイオード４１０を有するＳＯＩ基板４０１を含み、ダイオード４１０はＳＯＩ基板４０１内にそれぞれ形成されたアノード４１２を提供するＰ型ダイオード層４１１ａ、カソード４１４を提供するＮ型ダイオード層４１３ａ、及びアノード４１２及びカソード４１４の接点兼電流広がり層をそれぞれ提供するＰ＋層４１１ｂ及びＮ＋層４１３ｂを含む。更に、ＳＯＩ基板４０１は、ダイオード４１０の下に配置された薄いIV族層４０６、ハンドル層４０２、及びハンドル層４０２と薄いIV族層４０６との間に配置される絶縁層４０４も含む。
【００４４】
複合半導体装置４００は、ダイオード４１０の上に形成された遷移体４２０及び遷移体４２０の上に形成されたトランジスタ４３０も含む。トランジスタ４３０は、そのヘテロ接合界面の近傍に２ＤＥＧ４３５を生成するチャネル層４３１及びバリア層４３３に加えて、ソース電極４３２、ドレイン電極４３４及びゲート電極４３６を含む。遷移体４２０は、歪吸収層４２２、核生成層４２４、遷移層４２６及びバッファ層４２８を含む。
【００４５】
遷移体４２０及びトランジスタ４３０は図３の遷移体３２０及びトランジスタ３３０にそれぞれ対応する。図４のＳＯＩ基板は図３の基板３０１と、ハンドル層４０２を含む点及び絶縁層４０４及び薄いIV族層４０６をハンドル層４０２とダイオード４１０との間に形成する点が変更されている。言い換えれば、ダイオード３１０／２１０が絶縁層２０４／３０４の下に形成される図３のＳＯＩ基板３０１（及び図２のＳＯＩ基板２０１）と異なり、図４に示す実施例によれば、ダイオード４１０は絶縁層４０４の上及び薄いIV族層４０６の上に形成される。
【００４６】
更に他の実施例では、アノード４１２を提供するＰ型ダイオード層４１１ａをカソード４１４を提供するＮ型ダイオード層４１３ａの上に配置することができ、Ｐ＋層４１１ｂをＰ型ダイオード層４１１ａの上に配置し、Ｎ＋層４１３ｂをＮ型ダイオード層４１３ａの下に配置することができる。この実施例では、遷移体４２０はＰ＋層４１１ｂの上に配置し、薄いIV族層４０６及び絶縁層４０４はＮ＋層４１３ｂ及びハンドル層４０２の間に配置することができる。
【００４７】
図５及び図６は、半導体貫通ビア及び外部電気接続部の一つ又は両方を用いて集積III−Ｖ族トランジスタと逆並列ダイオードとの間の電気的接続を形成する模範的な解決手段を示す。図５及び図６は、半導体貫通ビア及び外部電気接続部の使用を図３に示す構造に概して対応する複合半導体装置構造と関連して明確に教示するが、当業者は、図５及び図６に開示される解決手段は図２及び図４に示す複合半導体装置構造に対しても同様に使用できることを認識されよう。
【００４８】
図５につき説明すると、複合半導体装置５００は、アノード５１２及びカソード５１４を有するダイオード５１０を内部に含むＳＯＩ基板５０１、ダイオード５１０の上に形成された絶縁層５０４、および絶縁層５０４の上に形成された薄いIV族層５０６を含む。複合半導体装置５００はダイオード５１０の上に形成された遷移体５２０及び遷移体５２０の上に形成されたトランジスタ５３０も含む。
【００４９】
トランジスタ５３０は、そのヘテロ接合界面の近傍に２ＤＥＧ５３５を生成するチャネル層５３１及びバリア層５３３に加えて、ソース電極５３２、ドレイン電極５３４及びゲート電極５３６を含む。遷移体５２０は、歪吸収層５２２、核生成層５２４、遷移層５２６及びバッファ層５２８を含む。
【００５０】
ダイオード５１０はアノード５１２を提供するＰ型ダイオード層５１１ａ、カソード５１４を提供するＮ型ダイオード層５１３ａ、及びアノード５１２及びカソード５１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層５１１ｂ及びＮ＋層５１３ｂを含む。図５には、導電性充填材５４３を含む第１の半導体貫通ビア５４１及び導電性充填材５４３を含む第２の半導体貫通ビア５４２も示されている。
【００５１】
遷移体５２０及びダイオード５１０を含むＳＯＩ基板５０１は、図２及び図３のそれぞれの遷移体２２０／３２０及びダイオード２１０／３１０を含むＳＯＩ基板２０１／３０１にそれぞれ対応し、それらの対応する上記の特徴によって生じる如何なる特性も共有することができる。更に、図５のトランジスタ５３０は図３のトランジスタ３３０に対応する。
【００５２】
図５に示すように、第１及び第２の半導体貫通ビア５４１及び５４２は、ダイオード５１０をトランジスタ５３０の両端間に逆並列配置に結合するために、遷移体５２０、薄いIV族層５０６及び絶縁層５０４を貫通する。つまり、第１の半導体貫通ビア５４１はダイオード５１０のアノード５１２をトランジスタ５３０のソース電極５３２に接続し、第２の半導体貫通ビア５４２はダイオード５１０のカソード５１４をトランジスタ５３０のドレイン電極５３４に接続する。
【００５３】
図５に更に示すように、一実施例によれば、第１の半導体貫通ビア５４１はトランジスタ５３０のソース電極５３２から下方へバリア層５３３及びチャネル層５３１を貫通してＰ＋層５１１ｂ内で終端する。途中で、第１の半導体貫通ビア５４１は遷移体５２０の多数のIII−Ｖ族材料層、即ちバッファ層５２８、遷移層５２６及び核生成層５２４も貫通し、加えて遷移体５２０の歪吸収層５２２、薄いIV族層５０６、絶縁層５０４、Ｎ＋層５１３ｂ及びＮ型ダイオード層５１３ａも貫通する。
【００５４】
第１の半導体貫通ビア５４１は導電性金属又はポリシリコン充填材などの導電性充填材５４３を含み、アノード５１２をソース電極５３２に電気的に結合するアノード電極を構成する。導電性充填材用として適した材料の例には、銅（Ｃｕ）、タングステン（Ｗ）、ドープポリシリコン又は様々な任意の導電性金属合金がある。いくつかの実施例では、導電性充填材５４３の形成には、ソース電極５３２を実現するために使用する導電性材料と異なる導電性材料を用いるのが望ましいことがある。
【００５５】
図５に示す実施例によれば、第２の半導体貫通ビア５４２はトランジスタ５３０のドレイン電極５３４から下方へバリア層５３３及びチャネル層５３１を貫通してＮ＋層５１３ｂ内で終端する。第２の半導体貫通ビア５４２は遷移体５２０の多数のIII−Ｖ族材料層も貫通し、更に遷移体５２０の歪吸収層５２２、薄いIV族層５０６及び絶縁層５０４も貫通する。第２の半導体貫通ビア５４２も導電性充填材５４３を含み、カソード５１４をドレイン電極５３４に電気的に結合するカソード電極を構成する。いくつかの実施例では、導電性充填材５４３の形成には、ドレイン電極５３４を実現するために使用する導電性材料と異なる導電性材料を用いるのが望ましいことがある。
【００５６】
特定の実施例では、第１及び第２の半導体貫通ビア５４１及び５４２は側壁誘電体（図５に示されていない）を含むのが望ましいことがある。このような側壁誘電体は側壁酸化物、例えば堆積酸化物とすることができる。いくつかの実施例では、導電性充填材５４３と、第１及び第２の半導体貫通ビア５４１及び５４２の一つ又は両方で貫通されるダイオード、及び／又は遷移体、及びトランジスタ層との間に側壁誘電体により与えられる追加の電気的絶縁を含むことは有利であり、また望ましい。いくつかの実施例では、第１及び第２の半導体貫通ビア５４１及び５４２のそれぞれの底面には側壁誘電体が設けられない点に注意されたい。その結果、第１の半導体貫通ビア５４１の導電性充填材５４３はアノード５１２にオーム結合し、第２の半導体貫通ビア５４２の導電性充填材５４３はカソード５１４にオーム結合する。
【００５７】
次に図６につき説明すると、図６は、集積ダイオードを含むＳＯＩ基板の上に形成されたトランジスタを含み、前記ダイオードが前記トランジスタに半導体貫通ビアおよび外部電気接続部の両方を用いて結合された複合半導体装置の別の模範的な実施例の断面図を示す。図６は半導体貫通ビア及び外部電気接続部の使用を図３に示す複合半導体装置構造と関連して明確に教示するが、当業者は、図６に開示される解決手段は図２及び図４に示す複合半導体装置構造に適用可能であることは認識されよう。
【００５８】
複合半導体装置６００は、アノード６１２及びカソード６１４を有するダイオード６１０を含むＳＯＩ基板６０１、ダイオード６１０の上に形成された絶縁層６０４、及び絶縁層６０４の上に形成された薄いIV族層６０６を含む。半導体複合装置６００は、ＳＯＩ基板６０１の上に形成された遷移体６２０及び遷移体６２０の上に形成されたトランジスタ６３０を含む。トランジスタ６３０は、そのヘテロ接合界面の近傍に２ＤＥＧ６３５を生成するチャネル層６３１及びバリア層６３３に加えて、ソース電極６３２、ドレイン電極６３４及びゲート誘電体６３８の上に配置されたゲート電極６３６を含む。遷移体６２０は、歪吸収層６２２、核生成層６２４、遷移層６２６及びバッファ層６２８を含む。
【００５９】
ダイオード６１０は、アノード６１２を提供するＰ型ダイオード層６１１ａ、Ｐ型ダイオード層６１１ａの上に配置されたカソード６１４を提供するＮ型ダイオード層６１３ａ、及びアノード６１２及びカソード６１４のための接点兼電流広がり層を提供するＰ＋層６１１ｂ及びＮ＋層６１３ｂを含む。図６には、導電性充填材６４３を含む半導体貫通ビア６４２、背面接点６７２、アノード電極６４２及び外部電気接続部６５２も示されている。
【００６０】
ダイオード６１０は図３のダイオード３１０に対応する。更に、図６の遷移体６２０及びトランジスタ６３０は図３の遷移体３２０及びトランジスタ３３０にそれぞれ対応する。図６に示すように、半導体貫通ビア６４２はトランジスタ６３０のドレイン電極６３４をダイオード６１０のカソード６１４に接続するために遷移体６２０を貫通してＮ＋層６１３ｂ内で終端する。さらに図６に示されるように、外部電気接続部６５２がソース電極６３２をアノード電極６４２、背面接点６７２及びＰ＋層６１１ｂを経てアノード６１２に接続する。言い換えれば、ダイオード６１０は、導電性充填材６４３を含む半導体貫通ビア６４２として実現される内部電気接続部及び外部電気接続部６５２によってトランジスタ６３０の両端間に逆並列配置に結合される。
【００６１】
一実施例によれば、外部電気接続部６５２は、例えば金（Ａｕ）又は銅（Ｃｕ）ボンドワイヤなどの一以上のボンドワイヤを含むことができる。しかし、他の実施例では、外部導電接続部６５２は、Ａｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料からなる導電リボン、導電金属クリップ又は他の接続部の形を取ることができる。
【００６２】
背面接点６７２は、例えば金属又はドープポリシリコン、又は任意の他の適切な導電材料で形成することができる。特定の他の実施例では、背面接点６７２は、２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for fabricating Same」という名称の米国特許第７，９１５，６４５号に開示されている両面仕上げIV族基板の背面上に形成することができる。この米国特許第７，９１５，６４５号の全開示内容は参照することにより本出願に組み込まれる。特定の他の実施例では、背面接点６７２は、例えば導電性ボンドパッド、ソルダ、導電性ペースト又はエポキシ及び／又はパッケージの導電性基板又はリードフレームを含むいくつかの導電素子を備えることができる。
【００６３】
図６に示す実施例によれば、半導体貫通ビア６４２は導電性充填材６４３も含み、カソード６１４をＮ＋層６１３ｂを経てドレイン電極６３４に電気的に結合するカソード電極を構成する。更に、図５と関連して述べたように、いくつかの実施例では、半導体貫通ビア６４２は側壁誘電体含むのが望ましいことがある点に注意されたい。更に、図６に示す実施例は、半導体貫通ビアでソース接点６３２をダイオード６１０のアノード６１２に結合し、外部電気接続部でドレイン接点６３４をダイオード６１０のカソード６１４に結合するように逆転させることができる。
【００６４】
このように、本出願は、トランジスタの降伏電圧より低い降伏電圧を有するダイオードをトランジスタの両端間に逆並列配置に結合することによって、トランジスタの電圧保護を与えるように設計された複合半導体装置を開示する。加えて、本出願は、ＨＶトランジスタ及び逆並列ＨＶダイオードを利用することによって極めて厳しい動作環境で使用するのに適した丈夫で耐久性のあるＨＶ複合半導体装置を開示する。更に、本出願は、ダイオードをトランジスタの両端間に逆並列配置に結合するために外部電気接続部及び／又は半導体貫通ビアを用いることによってモノリシックに集積化された電圧保護機能を有する複合半導体装置を開示する。
【００６５】
以上の記載から、本出願に記載され本発明の概念は様々な技術を用いて本発明の概念の範囲から逸脱することなく実施することができること明らかである。さらに、本発明の概念はいくつかの実施例を特定的に参照して記載したが、当業者は本発明の概念の範囲から逸脱することなく形式及び細部において多くの変更をなし得ることが理解されよう。それゆえ、記載した実施例はあらゆる点で例示的であり、非限定的であるものと考慮されたい。本発明はここに記載した特定の実施例に限定されず、本発明の範囲から逸脱することなく多くの再配置、変更及び置換が可能であることも理解されたい。
【技術分野】
【０００１】
本出願は、２０１１年７月１５日に出願された「III-Nitride Device Integration with Group IV P-N Antiparallel Diode」という名称の継続中の仮出願番号第６１／５０８，２９２号の優先権の利益を主張する。この継続中の仮出願の開示内容は参照することにより本出願に全て組み込まれる。
【背景技術】
【０００２】
定義
本明細書で使用される、語句「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。更に、語句「III族窒化物」又は「III族Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、及び砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III族窒化物は一般に、これらに限定されないが、Ｇａポーラ、Ｎポーラ、セミポーラ又はノンポーラ結晶方位を含む任意の極性に関連する。また、III族窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
【０００３】
また、本明細書で使用される、語句「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）を含む少なくとも一つのIV族の元素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪シリコン又は他の歪IV族材料を生成するためにIV族元素の複数の層からなる又はIV族元素をドーピングしてなる半導体材料も指す。更に、IV族ベースの複合基板は、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離プロセス（ＳＩＭＯＸ）基板及びシリコンオンサファイヤ（ＳＯＳ）を含み得る。更に、IV族デバイスは標準ＣＭＯＳプロセスを用いて形成されるデバイスを含むが、ＮＭＯＳ及びＰＭＯＳデバイスプロセスも含み得る。
【０００４】
III−Ｖ族デバイスは、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ）などの電界効果トランジスタ（ＦＥＴ）又は高電子移動度トランジスタ（ＨＥＭＴ）を構成する任意の適切な半導体材料を含むことができる。適切な半導体材料は、Ｓｉ、歪シリコン、ＳｉＧｅ、ＳｉＣなどのIV族半導体材料及びIII−Ａｓ、III−Ｐ、III−Ｎ又はそれらの任意の合金などのIII−Ｖ族材料を含む。
【０００５】
背景技術
高電力スイッチング用には、多くの場合、それらの有利な性能のためにIII−Ｖ族トランジスタ、例えばIII族窒化物電界効果トランジスタ（III族窒化物ＦＥＴ）及びIII族窒化物高移動度電子トランジスタ（III族窒化物ＨＥＭＴ）が使用される。例えば、III族窒化物ＦＥＴ及びIII族窒化物ＨＥＭＴは低いオン抵抗及び高い動作電圧を維持する能力のために高く評価されている。
【０００６】
しかしながら、高電圧（ＨＶ）III−Ｖ族トランジスタは、もしかするとそれらの高電圧動作に対するトレランスのために、時々極めて高い電圧が発生し得る厳しい動作環境で使用されることもある。その結果、名目上高電圧（ＨＶ）定格のIII族窒化物ＦＥＴ及び高電圧（ＨＶ）定格のIII族窒化物ＨＥＭＴでも実際上破局故障を受けやすい。
【発明の概要】
【０００７】
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲により十分に規定される、集積されたダイオードを備える複合半導体装置を目的とするものである。
【図面の簡単な説明】
【０００８】
【図１】トランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す概略図を提示する。
【図２】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する模範的な構造の断面図を提示する。
【図３】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する別の模範的な構造の断面図を提示する。
【図４】図１の概略図に概して対応する、集積されたダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置を実現する更に別の模範的な構造の断面図を提示する。
【図５】半導体貫通ビアにより接続された集積ダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含む複合半導体装置の一つの模範的な実施例の断面図を提示する。
【図６】集積ダイオードを含むＳＯＩ（semiconductor on insulator）基板の上に形成されたトランジスタを含み、前記ダイオードが外部電気接続部と半導体貫通ビアの両方で前記トランジスタに結合された複合半導体装置の一つの模範的な実施例の断面図を提示する。
【発明を実施するための形態】
【０００９】
以下の説明には本発明の実施例に関する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される方法と異なる方法で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態にのみ関する。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示される。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【００１０】
III−Ｖ族半導体材料は、砒化ガリウム（ＧａＮ）及び／又はその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）からなるIII族窒化物材料を含む。これらの材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界及び２次元電子ガス（２ＤＥＧ）の生成を生じ得る。その結果、ＧａＮなどのIII族窒化物材料が高い電力密度及び高効率のスイッチングを必要とする多くのマイクロエレクトロニクス応用に使用されている。
【００１１】
しかしながら、上述したように、高電圧（ＨＶ）III族窒化物トランジスタなどのIII−Ｖトランジスタは、もしかすると高電圧動作に対するそれらの周知のトレランスのために、時々極めて高い電圧が発生し得る極めて厳しい動作環境で使用されることがある。その結果、名目上高電圧（ＨＶ）定格のIII族窒化物トランジスタでも実際上破局故障を受けやすい。本発明の概念の実現に当たり、このような破局故障を防止するために、III−Ｖ族トランジスタのソース及びドレイン間にダイオードを配置する。このダイオードは、複合装置の所要の動作電圧より大きいがIII−Ｖ族トランジスタの破局故障を生じる電圧より小さい降伏電圧を有するように設計することができる。
【００１２】
一実施例では、このダイオードはトランジスタ及び半導体基板とモノリシックに集積することができる。しかしながら、III−Ｖ族ベースのトランジスタが高い電圧で動作できる場合には、いくつかの集積構造は他の集積構造より不利になり得る。例えば、ＨＶ高電子移動度トランジスタ（ＨＥＭＴ）は、基板がソースに結合されるとき一般に最良に動作し、基板がドレインに結合されるとき一般に最良に動作しない。これはダイオードが基板内に集積され形成される際のダイオードの構造に起因する。
【００１３】
このような問題を克服する一つの方法は、ＳＯＩ（semiconductor on insulator）基板を使用し、集積ダイオードをＳＯＩ基板内に形成することにある。ＳＯＩ基板は、ダイオードをＳＯＩ基板の絶縁層の下に形成するとき、III−Ｖ族ＨＥＭＴにＲＥＳＵＲＦ効果を与える追加の利点を提供する。以下の開示は集積ダイオードを有するＳＯＩ基板を備える複合半導体装置について記述する。
【００１４】
図１はトランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す概略図を提示する。図１に示されるように、複合半導体装置１００は、トランジスタ１３０及び該トランジスタ１３０の両端間に結合されたダイオード１１０を含む。トランジスタ１３０はソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含み、一方ダイオード１１０はアノード１１２及びカソード１１４を含む。図１に更に示されるように、ダイオード１１０はトランジスタ１３０の両端間に逆並列配置に結合することができる。つまり、ダイオード１１０のアノード１１２をトランジスタ１３０のソース接点１３２に結合し、ダイオード１１０のカソード１１４をトランジスタ１３０のドレイン接点１３４に結合することができる。
【００１５】
高電圧（ＨＶ）トランジスタとすることができるトランジスタ１３０はIII−Ｖ族パワートランジスタとして形成することができる。いくつかの実施例では、例えばトランジスタ１３０はＧａＮなどのIII−Ｖ族材料からなり、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施例では、トランジスタ１３０は金属−絶縁膜−半導体ＦＥＴ（ＭＩＳＦＥＴ）、例えば金属−酸化膜−半導体ＦＥＴ（ＭＯＳＦＥＴ）の形を取ることができる。代わりに、ＨＦＥＴとして実装する場合には、トランジスタ１３０は２ＤＥＧを有する高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。一実施例によれば、例えばトランジスタ１３０は約２０Ｖより大きいゲート定格を有し、約６００Ｖより大きいドレイン電圧に耐えるように構成することができる。
【００１６】
図１に示す実施例によれば、ダイオード１１０はＰＮ接合ダイオードである。ダイオード１１０は高電圧（ＨＶ）IV族ＰＮダイオード、例えばＨＶシリコンＰＮダイオードとして実装することができる。他の実施例では、ダイオード１１０はＰＩＮダイオードとすることができる。
【００１７】
一実施例では、複合半導体装置１００は、垂直集積方式を用いて、ダイオード１１０とモノリシックに集積されたトランジスタ１３０を含む。複合半導体装置１００に非破壊アバランシェ降伏機能を付与するためにダイオード１１０をトランジスタ１３０と集積することができ、それによってトランジスタが破局的に故障するのを防ぐことができる。いくつかの実施例では、ダイオード１１０として作用する高電圧（ＨＶ）ＰＮダイオードはトランジスタ１３０の降伏電圧より小さい降伏電圧を有するように設計する。例えば、トランジスタ１３０は７００Ｖの降伏電圧を有するが、ダイオード１１０は６５０Ｖのアバランシェ降伏電圧を有するように設計することができる。ダイオード１１０は複合半導体装置の所望の降伏電圧に基づいてそれより低い又は高いアバランシェ降伏電圧を有するように設計することができる。その結果、図１に示すダイオード１１０とトランジスタ１３０の逆並列配置はロバストで故障しにくい複合半導体装置を提供することができる。
【００１８】
上述したように、いくつかの実施例では、トランジスタ１３０及びダイオード１１０を含む複合半導体装置１００はモノリシックに集積することができる。III族窒化物半導体装置及びIV族半導体装置をモノリシックに集積する種々の集積方法が、２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for fabricating Same」という名称の米国特許第７，９１５，６４５号、２００８年７月１６日に出願された「III-Nitride Device」という名称の米国特許出願第１２／１７４，３２９号、及び２０１１年２月３日に出願された「Efficient High Voltage Switching circuits and Monolithic Integration of Same」という名称の米国特許出願第１３／０２０，２４３号に開示されており、それらの開示内容は参照することにより本出願に全て組み込まれる。
【００１９】
図２は図１の概略図に概して対応する、ＳＯＩ基板上に形成されたトランジスタ及び集積ダイオードを含む複合半導体装置を実現する模範的な構造の断面図を提示する。複合半導体装置２００は、その内部に形成されたアノード２１２及びカソード２１４を含むダイオード２１０を有するＳＯＩ基板２０１、該ダイオード２１０の上に配置された絶縁層２０４及び絶縁層２０４上に位置する薄いIV 族層２０６を含む。複合半導体装置２００はダイオード２１０及び絶縁層２０４の上に形成された遷移体２２０、及び該遷移体２２０の上に形成されたソース電極２３２、ドレイン電極２３４及びゲート電極２３６を含むトランジスタ２３０も含む。ソース電極２３２、ドレイン電極２３４及びゲート電極２３６を有するトランジスタ２３０及びアノード２１２及びカソード２１４を含むダイオード２１０は、図１におけるソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含むトランジスタ１３０、及びアノード１１２及びカソード１１４を含むダイオード１１０にそれぞれ対応する。図２には、ＳＯＩ基板２０１のハンドル層（支持層）２０２、アノード２１２を提供するＰ型ダイオード層２１１ａ、カソード２１４を提供するＮ型ダイオード層２１３ａ、Ｐ＋層２１１ｂ、及びＮ＋層２１３ｂも示されている。
【００２０】
ダイオード２１０は、アノード２１２を提供するＰ型ダイオード層２１１ａ及びカソード２１４を提供するＮ型ダイオード層２１３ａ、並びに、アノード２１２及びカソード２１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層２１１ｂ及びＮ＋層２１３ｂを含む。図２の実施例によれば、Ｐ型シリコン又は他のIV 族半導体層とすることができるＰ型ダイオード層２１１ａは、ダイオード２１０の最下層として形成される。Ｎ型シリコン又は他のIV 族半導体層とすることができるＮ型ダイオード層２１３ａはダイオード２１０の最上層として形成され、Ｎ型ダイオード層２１１ａの上に配置される。Ｐ型ダイオード層２１１ａとＮ型ダイオード層２１３ａの界面はダイオード２１０のＰＮ接合を形成する。その結果、図２の実施例では、ダイオード２１０はＰＮ接合ダイオードである。Ｐ型ダイオード層２１１ａおよびＮ型ダイオード層２１３ａはエピタキシャル又は非エピタキシャルIV 族半導体層として形成することができる点に注意されたい。
【００２１】
更に、ダイオード２１０はＰ型ダイオード層２１１ａの上に配置されたＮ型ダイオード層２１３ａを有するものとして示されているが、これは単なる一例にすぎない。別の実施例では、アノード２１２を提供するＰ型ダイオード層２１１ａをカソード２１４を提供するＮ型ダイオード層２１３Ａの上に配置することができ、この実施例ではＮ型ダイオード層２１３ａがダイオード２１０の最下層を構成する。更に別の実施例では、例えばダイオード２１０はＮ型又はＰ型ダイオード層内にＰ型又はＮ型のウェルがそれぞれ形成されたものとすることができる。このような実施例では、ウェル境界とそのウェルが形成されている反対導電型のダイオード層との界面がダイオード２１０のＰＮ接合を提供する。更に別の実施例では、ダイオード２１０はＰＩＮダイオードとすることができる。例えば、Ｐ型ダイオード層２１１ａの上及びＮ型ダイオード層２１３ａの下に中間真性層、近真性層又は意図的でないドープ層（図示せず）が存在するものとし得る。
【００２２】
別の実施例によれば、ダイオード２１０は蓄積電荷の回復時間を低減するためにライフタイムを操作することができる。例えば、特にＰＮダイオード２１０は、電子照射、イオン注入及びプラチナドーピングなどを含む従来知られている様々な一般的な技術を用いて結晶構造を変更することによって操作することができる。
【００２３】
図２に示されるように、ダイオード２１０は、ダイオード２１０及び絶縁層２０４に加えて、ハンドル層２０２及び薄いIV 族層２０６を含むＳＯＩ基板２０１内に形成することができる。図２に更に示されるように、ダイオード２１０はハンドル層２０２と絶縁層２０４との間に形成することができるとともに、絶縁層２０４の上に薄いIV 族層２０６を設けることができる。ハンドル層２０２は、例えばその上にＰ型ダイオード層２１１及びＮ型ダイオード層を含むダイオード２１０が形成されるバルクシリコン層とすることができ、絶縁層２０４は二酸化シリコン（ＳｉＯ２）などの任意の適切な誘電体材料を用いて形成することができる。薄いIV 族層２０６は追加のIV族デバイス層として使用することができ、また薄いIV族層２０６は遷移体２２０及びトランジスタ２３０を含むIII−Ｖ族デバイスのための下地層として使用することができる。
【００２４】
図２に示す構造は単なる一例にすぎず、本発明の概念から逸脱することなく多くの変更が可能であることを繰り返し指摘したい。例えば、一実施例では、ＳＯＩ基板２０１は図３に示すようにハンドル層２０２を含まないものとすることができる。別の例として、いくつかの実施例では、Ｎ+層２１３ｂと絶縁層２０４の間に一以上の中間層を配置することができる。このような中間層は、例えば低ドープのＮ型又はＰ型半導体層とすることができる。
【００２５】
いくつかの実施例では、ＳＯＩ基板２０１は絶縁層２０４が埋め込み酸化物である酸素注入分離プロセス（ＳＩＭＯＸ）基板とすることができる。更に他の実施例では、絶縁層２０４は、２０１１年２月２２日に発行された「Structure and Method for III-Nitride Monolithic Power IC」という名称の米国特許第７，８９２，９３８号に記載されているように、広いバンドギャップ材料を含む他の誘電体又は絶縁材料（例えばＡｌＮ及びＡｌＧａＮ）とすることができ、この米国特許の開示内容は参照することにより本出願に全て組み込まれる。
【００２６】
更に、いくつかの他の実施例では、Ｐ型ダイオード層２１１ａ及びＰ＋２１１ｂは、例えば２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」という名称の米国特許第７，９１５，６４５号に開示されているように、両面仕上げIV族基板の背面上に、リソグラフィー技術、例えば注入、拡散及び／又は導電性薄膜（ドープポリシリコン）の使用によって規定された領域として形成することができ、この米国特許の開示内容は参照することにより本出願に全て組み込まれる。
【００２７】
図２の模範的な実施例によれば、トランジスタ２３０は III−Ｖ族ＨＥＭＴとして示されている。従って、トランジスタ２３０はそれらの界面の近傍に２ＤＥＧ２３５を生成するチャネル層２３１及びバリア層２３３を含む。更に、図２に示されるように、トランジスタ２３０の下の遷移体２２０は、歪吸収層２２２、核生成層２２４、遷移層２２６及びバッファ層２２８を含む。
【００２８】
図２に示されるように、遷移体２２０は多数の半導体層、例えば少なくともIII−Ｖ族遷移層２２６及びIII−Ｖ族バッファ層２２８を含む。一実施例によれば、歪吸収層２２２がＮ型ダイオード層２１３ａの上に形成される。歪吸収層２２２はアモルファス歪吸収層、例えばアモルファス窒化シリコン層とすることができる。この点については、２００８年３月４日に発行された「Gallium Nitride Materials and Methods Associated with the Same」という名称の米国特許第７，３３９，２０５号に開示されており、その開示内容は参照することにより本出願に全て組み込まれる。
【００２９】
図２に示す実施例によれば、核生成層２２４が歪吸収層２２２の上に形成される。核生成層２２４は窒化アルミニウム（ＡｌＮ）層として形成することができ、従来既知の任意の適切な技術を用いて成長させることができる。図２は核生成層２２４が歪吸収層２２２の上に配置されることを示すが、いくつかの実施例では核生成層２２４の成長前に歪吸収層２２２を形成しないのが望ましいことがある点に注意されたい。更に、いくつかの実施例では、核生成層２２４は異なる成長環境を用いて形成される一以上の層を含み得る。この点については、２００３年９月９日に発行された「Gallium Nitride Materials and Methods」という名称の米国特許第６，６１７，０６０号明細書及び２００６年９月１３日に出願された「Process for Manufacture of Super Lattice Using alternating High and Low Temperature Layers to Block Parasitic Current path」という名称の米国特許出願第１１／５３１，５０８号に開示されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３０】
遷移層２２６につき説明すると、いくつかの実施例では、遷移体２２０及びトランジスタ２３０は、組成的に傾斜したIII族窒化物材料から形成することができる点に注意されたい。このような実施例では、III族窒化物遷移層２２６の特定の組成及び厚さは、使用する基板の径及び厚さ及びトランジスタ２３０の所望の性能に依存する。例えば、トランジスタ２３０の所望の降伏電圧及び複合半導体装置２００の所望のウェハ湾曲(bow)及びそり(warp)は遷移層２２６の組成及び厚さに影響を与え得る。この点については、２００３年１１月１８日に発行された「Gallium Nitride materials and Methods」という名称の米国特許第６，６４９，２８７号、２００９年１０月１４日に出願された「Group III-V Semiconductor Device with Strain-relieving Interlayers」という名称の米国特許出願第１２／５８７，９６４号、２０１０年１２月２１日に出願された「Stress Modulated Group III-V Semiconductor Device and Related Method」という名称の米国特許出願第１２／９２８，９４６号、２００６年９月２６日に発行された「Super Lattice Modification of Overlying Transistor」という名称の米国特許第７，１１２，８３０号、２００６年９月１３日に出願された「Process for Manufacturing of Super Lattice Using Alternating High and Low Temperature Layers to Block Parasitic Current path」という名称の米国特許出願第１１／５３１，５０８号、及び２０１１年３月３日に出願された「III-Nitride Material Interlayer Structures」という名称の米国仮特許出願第６１／４４９，０４６号に開示されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３１】
図２に更に示されるように、遷移体２２０はバッファ層２２８も含む。一実施例によれば、バッファ層２２８は遷移層２２６の上に配置される。バッファ層２２８は任意の適切なIII−Ｖ族半導体材料で形成することができる。例えば、トランジスタ２３０がIII族窒化物ＨＥＭＴとして実装される場合には、バッファ層２２８はドープ又はアンドープIII族窒化物層として形成することができる。例えば、一実施例では、バッファ層２２８は従来既知の任意の適切な技術を用いて成長される真性ＧａＮ層とすることができる。
【００３２】
チャネル層２３１及びバリア層２３３を含むトランジスタ２３０は遷移体２２０の上に形成される。一実施例では、例えば、チャネル層２３１としてＧａＮ層を使用し、バリア層２３３としてＡｌＧａＮ層を使用することによってIII族窒化物ＨＥＭＴを形成することができる。図２に示すように、チャネル層２３１及びバリア層２３３の界面を形成するヘテロ接合によって２ＤＥＧ３３５が生成される。特定の応用においては、バリア層２３３はバリア層２３３とチャネル層２３１の間に配置することができる一つ（又は複数）のスペーサ層の上に形成するのが望ましいことがある。
【００３３】
ソース電極２３２、ドレイン電極２３４及びゲート電極２３６はバリア層２３３の上に形成される。ソース電極２３２及びドレイン層２３４は２ＤＥＧ２３５とオーム接触するように形成される。図２に示す実施例では、ゲート電極２３６はバリア層２３３とショットキー接触し、バリア層２３３上に直接又はバリア層２３３の上に配置されるＧａＮ又はＡｌＧａＮの薄い（例えば１〜３ナノメートルの厚さの）キャップ層上に直接形成される。この模範的な実施例によれば、トランジスタ２３０はノーマリオン（デプレッションモード）ＨＥＭＴを構成する。しかし、いくつかの応用においては、図３及び図４につき以下で検討されるように、ゲート電極２３６とバリア層２３３の間に絶縁層を形成することによって絶縁ゲートトランジスタを形成するのが望ましいことがある。いくつかの他の応用においては、トランジスタ３３０としてゲート絶縁ノーマリオフ（エンハンスメントモード）ＨＥＭＴを形成するのが望ましいことがある。即ち、絶縁ゲートを有するのに加えて、場合によっては２ＤＥＧ３３５が印加ゲート電圧のない場合にゲート電極２３６の下部で遮断されるようにすることが望まれる。
【００３４】
トランジスタ２３０の設計にいくつかの変更を加えることによってノーマリオフ（エンハンスメントモード）ＨＥＭＴを形成することができる。例えば、Ｐ型III族窒化物又は他のIII−Ｖ族材料の追加の層をゲート電極２３６の下に配置することができ、またフローティングゲート設計を使用することもできる。その代わりに又は加えて、他の技術はそのままにして、ゲート電極３３６の下部領域を２ＤＥＧ３３５がゲート電極３３６の下部で空乏化されるようにドーピングすることができる。この点については、２００８年６月３日に発行された「Enhancement Mode III-Nitride FET」という名称の米国特許第７，３８２，００１号、２０１０年７月２０日に発行された「III-Nitride Enhancement Mode Devices」という名称の米国特許第７，７５９，６９９号、２０１１年１２月２７日に発行された「III-Nitride Power Semiconductor Device Having a Programmable Gate」という名称の米国特許第８，０８４，７８５号、２００６年７月２８日に出願された「Normally Off III-Nitride Semiconductor Device Having a programmable Gate」という名称の米国特許出願第１１/４６０，７２５号、２０１０年６月２９日に発行された「Enhancement Mode III-Nitride Semiconductor Device with Reduced Electric Field between the Gate and the Drain」という名称の米国特許第７，７４５，８４９号、２００８年８月２１日に出願された「Enhancement Mode III-Nitride Device with Floating Gate and process for its manufacture」という名称の米国特許出願１２／１９５，８０１号、及び２０１１年１月３１日に出願された「Enhancement Mode III-Nitride Transistors with Single Gate Dielectric Structure」という名称の米国特許出願第１３／０１７，９７０号に開示
されており、それらの開示内容は参照することにより本出願にすべて組み込まれる。
【００３５】
トランジスタ２３０は、バリア層２３３と、ソース電極２３２、ドレイン電極２３４及びゲート電極２３６との間に配置された一つ以上の追加の層を含むことができる。これらの追加の層は追加のIII族窒化物又は他のIII−Ｖ族半導体層、絶縁層、パッシベーション層、チャネル及びバリア層間のスペーサ層、フィールドプレート及び／又は追加の相互接続用金属層を含むことができる。
【００３６】
トランジスタ２３０の電圧処理及び降伏特性は上述した図２に示す層のいくつかの様々な組成、厚さ及び間隔によって決定される。これらは、特に、バリア層２３３の厚さ及び合金組成、ゲート電極２３６の設計及び組成、及びゲート電極２３６とドレイン電極２３４に対応するドレインとの間の間隔（並びにゲート電極２３６とソース電極２３２に対応するソースとの間の間隔）を含む。
【００３７】
よって、図２はIV族ＰＮダイオードを備える集積III−Ｖ族トランジスタの一般的な構造を示す。この構造では、ダイオード２１０は逆バイアスに接続される。ダイオード２１０のアバランシェ降伏電圧限界値は特定の範囲に設計することができ、アノード２１２を提供するＰ型ダイオード層２１１ａ及びカソード２１４を提供するＮ型ダイオード層２１３ａのドーパント成分及び濃度によって決定することができる。上述したように、ダイオード２１０は、トランジスタ２３０とモノリシックに集積でき、トランジスタ２３０を保護するように構成されるため、ダイオード２１０は、ダイオード２１０のアバランシェ降伏電圧限界値がトランジスタ２３０の降伏電圧より低くなるように設計することができる。
【００３８】
図３に移り説明すると、図３は、図１の概略図に概して対応する、集積ダイオードを含むＳＯＩ基板上に形成されたトランジスタを含む複合半導体装置を実現する別の模範的な構造の断面図を示す。複合半導体装置３００は、ダイオード３１０を有するＳＯＩ基板３０１を含み、ダイオード３１０はＳＯＩ基板３０１内にそれぞれ形成されたアノード３１２を提供するＰ型ダイオード層３１１ａ、カソード３１４を提供するＮ型ダイオード層３１３ａ、及びアノード３１２及びカソード３１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層３１１ｂ及びＮ＋層３１３ｂを含む。ＳＯＩ基板３０１はダイオード３１０の上に配置された絶縁層３０４及び絶縁層３０４の上に位置する薄いIV族層３０６も含む。
【００３９】
複合半導体装置３００は、更に、ダイオード３１０及び絶縁層３０４の上に形成された遷移体３２０及び遷移体３２０の上に形成されたトランジスタ３３０を含む。トランジスタ３３０は、そのヘテロ接合界面の近傍に２ＤＥＧ３３５を生成するチャネル層３３１及びバリア層３３３に加えて、ソース電極３３２、ドレイン電極３３４及びゲート電極３３６を含む。遷移体３２０は、歪吸収層３２２、核生成層３２４、遷移層３２６及びバッファ層３２８を含む。この実施例では、図２に示す複合半導体装置２００と異なり、複合半導体装置３００は、Ｐ＋層３１１ｂの下に配置されるハンドル層をＳＯＩ基板３０１の一部分として含まない。しかし、複合半導体装置２００に対してそうであったように、複合半導体装置３００の他の実施例もＮ+層３１３ｂと絶縁層３０４との間に、例えば低ドープのＮ型又はＰ型半導体層のような一以上の中間層を配置することができる。
【００４０】
遷移体３２０、ダイオード３１０及び薄いIV族層３０６は図２の遷移体２２０、ダイオード２１０及び薄いIV族層２０６にそれぞれ対応する。図３の複合半導体装置３００は図２の複合半導体装置２００と、前実施例のショットキーゲートの代わりに絶縁ゲート構造を用いる点およびハンドル層を含まない点が変更されている。図３の実施例では、ゲート誘電体３３８がバリア層３３３の表面上に、ゲート電極３３６及びバリア層３３３の間に形成される。一実施例では、例えばゲート誘電体３３８は化学量論的窒化シリコンで形成することができる。別の実施例では、いくつかの誘電体層を使用することができる。更に別の実施例では、ゲート誘電体３３８を形成するために窒化シリコン以外の一以上の誘電体層を使用することができる。
【００４１】
ソース電極３３２、ドレイン電極３３４及びゲート電極３３６を含むトランジスタ３３０及びアノード３１２及びカソード３１４を含むダイオード３１０は、図１のソース接点１３２、ドレイン接点１３４及びゲート接点１３６を含むトランジスタ１３０及びアノード１１２及びカソード１１４を含むダイオード１１０にそれぞれ対応する。従って、図３は、代替構造配置例による集積IV族ＰＮダイオードを備える集積III−Ｖ族トランジスタの一般的な構造を示す。いずれにせよ、図２のダイオード２１０がそうであったように、図３のダイオード３１０も逆バイアス、即ち逆並列に接続される。その結果、図３に示す構造もダイオード３１０のアバランシェ降伏電圧制限をトランジスタ３３０の過電圧保護機構として利用するものである。
【００４２】
ダイオード３１０をトランジスタ３３０の両端間に逆バイアス又は逆並列配置に結合するために、ダイオード３１０のアノード３１２をトランジスタ３３０のソース電極３３２に接続し、ダイオード３１０のカソード３１４をトランジスタ３３０のドレイン電極３３４に接続しなければならない点に注意されたい。
【００４３】
図４につき説明すると、図４は、図１の概略図に概して対応する、集積ダイオードを含むＳＯＩ基板上に形成されたトランジスタを含む複合半導体装置を実現する更に別の模範的な構造の断面図を示す。複合半導体装置４００は、ダイオード４１０を有するＳＯＩ基板４０１を含み、ダイオード４１０はＳＯＩ基板４０１内にそれぞれ形成されたアノード４１２を提供するＰ型ダイオード層４１１ａ、カソード４１４を提供するＮ型ダイオード層４１３ａ、及びアノード４１２及びカソード４１４の接点兼電流広がり層をそれぞれ提供するＰ＋層４１１ｂ及びＮ＋層４１３ｂを含む。更に、ＳＯＩ基板４０１は、ダイオード４１０の下に配置された薄いIV族層４０６、ハンドル層４０２、及びハンドル層４０２と薄いIV族層４０６との間に配置される絶縁層４０４も含む。
【００４４】
複合半導体装置４００は、ダイオード４１０の上に形成された遷移体４２０及び遷移体４２０の上に形成されたトランジスタ４３０も含む。トランジスタ４３０は、そのヘテロ接合界面の近傍に２ＤＥＧ４３５を生成するチャネル層４３１及びバリア層４３３に加えて、ソース電極４３２、ドレイン電極４３４及びゲート電極４３６を含む。遷移体４２０は、歪吸収層４２２、核生成層４２４、遷移層４２６及びバッファ層４２８を含む。
【００４５】
遷移体４２０及びトランジスタ４３０は図３の遷移体３２０及びトランジスタ３３０にそれぞれ対応する。図４のＳＯＩ基板は図３の基板３０１と、ハンドル層４０２を含む点及び絶縁層４０４及び薄いIV族層４０６をハンドル層４０２とダイオード４１０との間に形成する点が変更されている。言い換えれば、ダイオード３１０／２１０が絶縁層２０４／３０４の下に形成される図３のＳＯＩ基板３０１（及び図２のＳＯＩ基板２０１）と異なり、図４に示す実施例によれば、ダイオード４１０は絶縁層４０４の上及び薄いIV族層４０６の上に形成される。
【００４６】
更に他の実施例では、アノード４１２を提供するＰ型ダイオード層４１１ａをカソード４１４を提供するＮ型ダイオード層４１３ａの上に配置することができ、Ｐ＋層４１１ｂをＰ型ダイオード層４１１ａの上に配置し、Ｎ＋層４１３ｂをＮ型ダイオード層４１３ａの下に配置することができる。この実施例では、遷移体４２０はＰ＋層４１１ｂの上に配置し、薄いIV族層４０６及び絶縁層４０４はＮ＋層４１３ｂ及びハンドル層４０２の間に配置することができる。
【００４７】
図５及び図６は、半導体貫通ビア及び外部電気接続部の一つ又は両方を用いて集積III−Ｖ族トランジスタと逆並列ダイオードとの間の電気的接続を形成する模範的な解決手段を示す。図５及び図６は、半導体貫通ビア及び外部電気接続部の使用を図３に示す構造に概して対応する複合半導体装置構造と関連して明確に教示するが、当業者は、図５及び図６に開示される解決手段は図２及び図４に示す複合半導体装置構造に対しても同様に使用できることを認識されよう。
【００４８】
図５につき説明すると、複合半導体装置５００は、アノード５１２及びカソード５１４を有するダイオード５１０を内部に含むＳＯＩ基板５０１、ダイオード５１０の上に形成された絶縁層５０４、および絶縁層５０４の上に形成された薄いIV族層５０６を含む。複合半導体装置５００はダイオード５１０の上に形成された遷移体５２０及び遷移体５２０の上に形成されたトランジスタ５３０も含む。
【００４９】
トランジスタ５３０は、そのヘテロ接合界面の近傍に２ＤＥＧ５３５を生成するチャネル層５３１及びバリア層５３３に加えて、ソース電極５３２、ドレイン電極５３４及びゲート電極５３６を含む。遷移体５２０は、歪吸収層５２２、核生成層５２４、遷移層５２６及びバッファ層５２８を含む。
【００５０】
ダイオード５１０はアノード５１２を提供するＰ型ダイオード層５１１ａ、カソード５１４を提供するＮ型ダイオード層５１３ａ、及びアノード５１２及びカソード５１４のための接点兼電流広がり層をそれぞれ提供するＰ＋層５１１ｂ及びＮ＋層５１３ｂを含む。図５には、導電性充填材５４３を含む第１の半導体貫通ビア５４１及び導電性充填材５４３を含む第２の半導体貫通ビア５４２も示されている。
【００５１】
遷移体５２０及びダイオード５１０を含むＳＯＩ基板５０１は、図２及び図３のそれぞれの遷移体２２０／３２０及びダイオード２１０／３１０を含むＳＯＩ基板２０１／３０１にそれぞれ対応し、それらの対応する上記の特徴によって生じる如何なる特性も共有することができる。更に、図５のトランジスタ５３０は図３のトランジスタ３３０に対応する。
【００５２】
図５に示すように、第１及び第２の半導体貫通ビア５４１及び５４２は、ダイオード５１０をトランジスタ５３０の両端間に逆並列配置に結合するために、遷移体５２０、薄いIV族層５０６及び絶縁層５０４を貫通する。つまり、第１の半導体貫通ビア５４１はダイオード５１０のアノード５１２をトランジスタ５３０のソース電極５３２に接続し、第２の半導体貫通ビア５４２はダイオード５１０のカソード５１４をトランジスタ５３０のドレイン電極５３４に接続する。
【００５３】
図５に更に示すように、一実施例によれば、第１の半導体貫通ビア５４１はトランジスタ５３０のソース電極５３２から下方へバリア層５３３及びチャネル層５３１を貫通してＰ＋層５１１ｂ内で終端する。途中で、第１の半導体貫通ビア５４１は遷移体５２０の多数のIII−Ｖ族材料層、即ちバッファ層５２８、遷移層５２６及び核生成層５２４も貫通し、加えて遷移体５２０の歪吸収層５２２、薄いIV族層５０６、絶縁層５０４、Ｎ＋層５１３ｂ及びＮ型ダイオード層５１３ａも貫通する。
【００５４】
第１の半導体貫通ビア５４１は導電性金属又はポリシリコン充填材などの導電性充填材５４３を含み、アノード５１２をソース電極５３２に電気的に結合するアノード電極を構成する。導電性充填材用として適した材料の例には、銅（Ｃｕ）、タングステン（Ｗ）、ドープポリシリコン又は様々な任意の導電性金属合金がある。いくつかの実施例では、導電性充填材５４３の形成には、ソース電極５３２を実現するために使用する導電性材料と異なる導電性材料を用いるのが望ましいことがある。
【００５５】
図５に示す実施例によれば、第２の半導体貫通ビア５４２はトランジスタ５３０のドレイン電極５３４から下方へバリア層５３３及びチャネル層５３１を貫通してＮ＋層５１３ｂ内で終端する。第２の半導体貫通ビア５４２は遷移体５２０の多数のIII−Ｖ族材料層も貫通し、更に遷移体５２０の歪吸収層５２２、薄いIV族層５０６及び絶縁層５０４も貫通する。第２の半導体貫通ビア５４２も導電性充填材５４３を含み、カソード５１４をドレイン電極５３４に電気的に結合するカソード電極を構成する。いくつかの実施例では、導電性充填材５４３の形成には、ドレイン電極５３４を実現するために使用する導電性材料と異なる導電性材料を用いるのが望ましいことがある。
【００５６】
特定の実施例では、第１及び第２の半導体貫通ビア５４１及び５４２は側壁誘電体（図５に示されていない）を含むのが望ましいことがある。このような側壁誘電体は側壁酸化物、例えば堆積酸化物とすることができる。いくつかの実施例では、導電性充填材５４３と、第１及び第２の半導体貫通ビア５４１及び５４２の一つ又は両方で貫通されるダイオード、及び／又は遷移体、及びトランジスタ層との間に側壁誘電体により与えられる追加の電気的絶縁を含むことは有利であり、また望ましい。いくつかの実施例では、第１及び第２の半導体貫通ビア５４１及び５４２のそれぞれの底面には側壁誘電体が設けられない点に注意されたい。その結果、第１の半導体貫通ビア５４１の導電性充填材５４３はアノード５１２にオーム結合し、第２の半導体貫通ビア５４２の導電性充填材５４３はカソード５１４にオーム結合する。
【００５７】
次に図６につき説明すると、図６は、集積ダイオードを含むＳＯＩ基板の上に形成されたトランジスタを含み、前記ダイオードが前記トランジスタに半導体貫通ビアおよび外部電気接続部の両方を用いて結合された複合半導体装置の別の模範的な実施例の断面図を示す。図６は半導体貫通ビア及び外部電気接続部の使用を図３に示す複合半導体装置構造と関連して明確に教示するが、当業者は、図６に開示される解決手段は図２及び図４に示す複合半導体装置構造に適用可能であることは認識されよう。
【００５８】
複合半導体装置６００は、アノード６１２及びカソード６１４を有するダイオード６１０を含むＳＯＩ基板６０１、ダイオード６１０の上に形成された絶縁層６０４、及び絶縁層６０４の上に形成された薄いIV族層６０６を含む。半導体複合装置６００は、ＳＯＩ基板６０１の上に形成された遷移体６２０及び遷移体６２０の上に形成されたトランジスタ６３０を含む。トランジスタ６３０は、そのヘテロ接合界面の近傍に２ＤＥＧ６３５を生成するチャネル層６３１及びバリア層６３３に加えて、ソース電極６３２、ドレイン電極６３４及びゲート誘電体６３８の上に配置されたゲート電極６３６を含む。遷移体６２０は、歪吸収層６２２、核生成層６２４、遷移層６２６及びバッファ層６２８を含む。
【００５９】
ダイオード６１０は、アノード６１２を提供するＰ型ダイオード層６１１ａ、Ｐ型ダイオード層６１１ａの上に配置されたカソード６１４を提供するＮ型ダイオード層６１３ａ、及びアノード６１２及びカソード６１４のための接点兼電流広がり層を提供するＰ＋層６１１ｂ及びＮ＋層６１３ｂを含む。図６には、導電性充填材６４３を含む半導体貫通ビア６４２、背面接点６７２、アノード電極６４２及び外部電気接続部６５２も示されている。
【００６０】
ダイオード６１０は図３のダイオード３１０に対応する。更に、図６の遷移体６２０及びトランジスタ６３０は図３の遷移体３２０及びトランジスタ３３０にそれぞれ対応する。図６に示すように、半導体貫通ビア６４２はトランジスタ６３０のドレイン電極６３４をダイオード６１０のカソード６１４に接続するために遷移体６２０を貫通してＮ＋層６１３ｂ内で終端する。さらに図６に示されるように、外部電気接続部６５２がソース電極６３２をアノード電極６４２、背面接点６７２及びＰ＋層６１１ｂを経てアノード６１２に接続する。言い換えれば、ダイオード６１０は、導電性充填材６４３を含む半導体貫通ビア６４２として実現される内部電気接続部及び外部電気接続部６５２によってトランジスタ６３０の両端間に逆並列配置に結合される。
【００６１】
一実施例によれば、外部電気接続部６５２は、例えば金（Ａｕ）又は銅（Ｃｕ）ボンドワイヤなどの一以上のボンドワイヤを含むことができる。しかし、他の実施例では、外部導電接続部６５２は、Ａｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料からなる導電リボン、導電金属クリップ又は他の接続部の形を取ることができる。
【００６２】
背面接点６７２は、例えば金属又はドープポリシリコン、又は任意の他の適切な導電材料で形成することができる。特定の他の実施例では、背面接点６７２は、２０１１年３月２９日に発行された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for fabricating Same」という名称の米国特許第７，９１５，６４５号に開示されている両面仕上げIV族基板の背面上に形成することができる。この米国特許第７，９１５，６４５号の全開示内容は参照することにより本出願に組み込まれる。特定の他の実施例では、背面接点６７２は、例えば導電性ボンドパッド、ソルダ、導電性ペースト又はエポキシ及び／又はパッケージの導電性基板又はリードフレームを含むいくつかの導電素子を備えることができる。
【００６３】
図６に示す実施例によれば、半導体貫通ビア６４２は導電性充填材６４３も含み、カソード６１４をＮ＋層６１３ｂを経てドレイン電極６３４に電気的に結合するカソード電極を構成する。更に、図５と関連して述べたように、いくつかの実施例では、半導体貫通ビア６４２は側壁誘電体含むのが望ましいことがある点に注意されたい。更に、図６に示す実施例は、半導体貫通ビアでソース接点６３２をダイオード６１０のアノード６１２に結合し、外部電気接続部でドレイン接点６３４をダイオード６１０のカソード６１４に結合するように逆転させることができる。
【００６４】
このように、本出願は、トランジスタの降伏電圧より低い降伏電圧を有するダイオードをトランジスタの両端間に逆並列配置に結合することによって、トランジスタの電圧保護を与えるように設計された複合半導体装置を開示する。加えて、本出願は、ＨＶトランジスタ及び逆並列ＨＶダイオードを利用することによって極めて厳しい動作環境で使用するのに適した丈夫で耐久性のあるＨＶ複合半導体装置を開示する。更に、本出願は、ダイオードをトランジスタの両端間に逆並列配置に結合するために外部電気接続部及び／又は半導体貫通ビアを用いることによってモノリシックに集積化された電圧保護機能を有する複合半導体装置を開示する。
【００６５】
以上の記載から、本出願に記載され本発明の概念は様々な技術を用いて本発明の概念の範囲から逸脱することなく実施することができること明らかである。さらに、本発明の概念はいくつかの実施例を特定的に参照して記載したが、当業者は本発明の概念の範囲から逸脱することなく形式及び細部において多くの変更をなし得ることが理解されよう。それゆえ、記載した実施例はあらゆる点で例示的であり、非限定的であるものと考慮されたい。本発明はここに記載した特定の実施例に限定されず、本発明の範囲から逸脱することなく多くの再配置、変更及び置換が可能であることも理解されたい。
【特許請求の範囲】
【請求項１】
アノード及びカソードを有するダイオードを含むＳＯＩ（silicon on insulator）基板、
前記ダイオードの上に形成された遷移体、及び
前記遷移体の上に形成された、ソース及びドレインを含むトランジスタ、
を備え、
前記ソースが第１の電気的接続部によって前記ダイオードに接続され、
前記ドレインが第２の電気的接続部によって前記ダイオードに接続されている、
複合半導体装置。
【請求項２】
前記遷移体は組成的に傾斜している、請求項１記載の複合半導体装置。
【請求項３】
前記トランジスタはIII−Ｖ族高電子移動度トランジスタ（ＨＥＭＴ）である、請求項１記載の複合半導体装置。
【請求項４】
前記ダイオードはＰＮ接合ダイオードである、請求項１記載の複合半導体装置。
【請求項５】
前記ＰＮ接合ダイオードは前記ＰＮ接合の蓄積電荷の回復時間を低減するようにライフタイムが操作されている、請求項４記載の複合半導体装置。
【請求項６】
前記ダイオードはＰＩＮダイオードである、請求項１記載の複合半導体装置。
【請求項７】
前記ダイオードはIV族ダイオードである、請求項１記載の複合半導体装置。
【請求項８】
前記第１の電気的接続部が前記ダイオードの前記アノードを前記トランジスタの前記ソースに接続し、前記第２の電気的接続部が前記ダイオードの前記カソードを前記トランジスタのドレインに接続する、請求項１記載の複合半導体装置。
【請求項９】
前記トランジスタの降伏電圧は前記ダイオードの降伏電圧より大きい、請求項１記載の複合半導体装置。
【請求項１０】
前記第１及び第２の電気的接続部はそれぞれ第１及び第２の半導体貫通ビアを用いて実現されている、請求項１記載の複合半導体装置。
【請求項１１】
前記第１及び第２の半導体貫通ビアの少なくとも一つは側壁誘電体を含む、請求項１０記載の複合半導体装置。
【請求項１２】
前記ＳＯＩ基板は、前記複合半導体装置の背面接点で終端される前記カソード及び前記アノードの少なくとも一つのための電極を有する、請求項１記載の複合半導体装置。
【請求項１３】
前記ダイオードは一側で半導体貫通ビアによって、他側で外部電気接続部によって前記トランジスタの両端間に接続されている、請求項１記載の複合半導体装置。
【請求項１４】
前記ダイオードは前記ＳＯＩ基板の絶縁層の上に形成されている、請求項１記載の複合半導体装置。
【請求項１５】
前記ダイオードは前記ＳＯＵＩ基板の絶縁層の下に形成されている、請求項１記載の複合半導体装置。
【請求項１６】
アノード及びカソードを有するIV族ダイオードを含むＳＯＩ（silicon on insulator）基板、
前記IV族ダイオードの上に形成された、複数のIII−Ｖ族半導体層を含むIII−Ｖ族遷移体、及び
前記III−Ｖ族遷移体の上に形成された、ソース及びドレインを含むIII−Ｖ族トランジスタ、
を備え、
前記ソースが第１の電気的接続部によって前記IV族ダイオードに接続され、
前記ドレインが第２の電気的接続部によって前記IV族ダイオードに接続されている、
複合半導体装置。
【請求項１７】
前記III−Ｖ族遷移体は組成的に傾斜している、請求項１６記載の複合半導体装置。
【請求項１８】
前記III−Ｖ族トランジスタはIII−Ｖ族高電子移動度トランジスタ（ＨＥＭＴ）である、請求項１４記載の複合半導体装置。
【請求項１９】
前記IV族ダイオードはＰＮ接合ダイオードである、請求項１６記載の複合半導体装置。
【請求項２０】
前記IV族ＰＮ接合ダイオードは前記ＰＮ接合ダイオードの蓄積電荷の回復時間を低減するようにライフタイムが操作されている、請求項１９記載の複合半導体装置。
【請求項２１】
前記IV族ダイオードはＰＩＮダイオードである、請求項１６記載の複合半導体装置。
【請求項２２】
前記第１の電気的接続部が前記IV族ダイオードの前記アノードを前記III−Ｖ族トランジスタの前記ソースに接続し、前記第２の電気的接続部が前記IV族ダイオードの前記カソードを前記III−Ｖ族トランジスタのドレインに接続する、請求項１６記載の複合半導体装置。
【請求項２３】
前記III−Ｖ族トランジスタの降伏電圧は前記IV族ダイオードの降伏電圧より大きい、請求項１６記載の複合半導体装置。
【請求項２４】
前記第１及び第２の電気的接続部はそれぞれ第１及び第２の半導体貫通ビアを用いて実現されている、請求項１６記載の複合半導体装置。
【請求項２５】
前記第１及び第２の半導体貫通ビアの少なくとも一つは側壁誘電体を含む、請求項２４記載の複合半導体装置。
【請求項２６】
前記ＳＯＩ基板は、前記複合半導体装置の背面接点で終端される前記カソード及び前記アノードの少なくとも一つのための電極を有する、請求項１６記載の複合半導体装置。
【請求項２７】
前記ダイオードは一側で半導体貫通ビアによって、他側で外部電気接続部によって前記トランジスタの両端間に接続されている、請求項１６記載の複合半導体装置。
【請求項２８】
前記IV族ダイオードは前記ＳＯＩ基板の絶縁層の上に形成されている、請求項１６記載の複合半導体装置。
【請求項２９】
前記IV族ダイオードは前記ＳＯＵＩ基板の絶縁層の下に形成されている、請求項１６記載の複合半導体装置。
【請求項１】
アノード及びカソードを有するダイオードを含むＳＯＩ（silicon on insulator）基板、
前記ダイオードの上に形成された遷移体、及び
前記遷移体の上に形成された、ソース及びドレインを含むトランジスタ、
を備え、
前記ソースが第１の電気的接続部によって前記ダイオードに接続され、
前記ドレインが第２の電気的接続部によって前記ダイオードに接続されている、
複合半導体装置。
【請求項２】
前記遷移体は組成的に傾斜している、請求項１記載の複合半導体装置。
【請求項３】
前記トランジスタはIII−Ｖ族高電子移動度トランジスタ（ＨＥＭＴ）である、請求項１記載の複合半導体装置。
【請求項４】
前記ダイオードはＰＮ接合ダイオードである、請求項１記載の複合半導体装置。
【請求項５】
前記ＰＮ接合ダイオードは前記ＰＮ接合の蓄積電荷の回復時間を低減するようにライフタイムが操作されている、請求項４記載の複合半導体装置。
【請求項６】
前記ダイオードはＰＩＮダイオードである、請求項１記載の複合半導体装置。
【請求項７】
前記ダイオードはIV族ダイオードである、請求項１記載の複合半導体装置。
【請求項８】
前記第１の電気的接続部が前記ダイオードの前記アノードを前記トランジスタの前記ソースに接続し、前記第２の電気的接続部が前記ダイオードの前記カソードを前記トランジスタのドレインに接続する、請求項１記載の複合半導体装置。
【請求項９】
前記トランジスタの降伏電圧は前記ダイオードの降伏電圧より大きい、請求項１記載の複合半導体装置。
【請求項１０】
前記第１及び第２の電気的接続部はそれぞれ第１及び第２の半導体貫通ビアを用いて実現されている、請求項１記載の複合半導体装置。
【請求項１１】
前記第１及び第２の半導体貫通ビアの少なくとも一つは側壁誘電体を含む、請求項１０記載の複合半導体装置。
【請求項１２】
前記ＳＯＩ基板は、前記複合半導体装置の背面接点で終端される前記カソード及び前記アノードの少なくとも一つのための電極を有する、請求項１記載の複合半導体装置。
【請求項１３】
前記ダイオードは一側で半導体貫通ビアによって、他側で外部電気接続部によって前記トランジスタの両端間に接続されている、請求項１記載の複合半導体装置。
【請求項１４】
前記ダイオードは前記ＳＯＩ基板の絶縁層の上に形成されている、請求項１記載の複合半導体装置。
【請求項１５】
前記ダイオードは前記ＳＯＵＩ基板の絶縁層の下に形成されている、請求項１記載の複合半導体装置。
【請求項１６】
アノード及びカソードを有するIV族ダイオードを含むＳＯＩ（silicon on insulator）基板、
前記IV族ダイオードの上に形成された、複数のIII−Ｖ族半導体層を含むIII−Ｖ族遷移体、及び
前記III−Ｖ族遷移体の上に形成された、ソース及びドレインを含むIII−Ｖ族トランジスタ、
を備え、
前記ソースが第１の電気的接続部によって前記IV族ダイオードに接続され、
前記ドレインが第２の電気的接続部によって前記IV族ダイオードに接続されている、
複合半導体装置。
【請求項１７】
前記III−Ｖ族遷移体は組成的に傾斜している、請求項１６記載の複合半導体装置。
【請求項１８】
前記III−Ｖ族トランジスタはIII−Ｖ族高電子移動度トランジスタ（ＨＥＭＴ）である、請求項１４記載の複合半導体装置。
【請求項１９】
前記IV族ダイオードはＰＮ接合ダイオードである、請求項１６記載の複合半導体装置。
【請求項２０】
前記IV族ＰＮ接合ダイオードは前記ＰＮ接合ダイオードの蓄積電荷の回復時間を低減するようにライフタイムが操作されている、請求項１９記載の複合半導体装置。
【請求項２１】
前記IV族ダイオードはＰＩＮダイオードである、請求項１６記載の複合半導体装置。
【請求項２２】
前記第１の電気的接続部が前記IV族ダイオードの前記アノードを前記III−Ｖ族トランジスタの前記ソースに接続し、前記第２の電気的接続部が前記IV族ダイオードの前記カソードを前記III−Ｖ族トランジスタのドレインに接続する、請求項１６記載の複合半導体装置。
【請求項２３】
前記III−Ｖ族トランジスタの降伏電圧は前記IV族ダイオードの降伏電圧より大きい、請求項１６記載の複合半導体装置。
【請求項２４】
前記第１及び第２の電気的接続部はそれぞれ第１及び第２の半導体貫通ビアを用いて実現されている、請求項１６記載の複合半導体装置。
【請求項２５】
前記第１及び第２の半導体貫通ビアの少なくとも一つは側壁誘電体を含む、請求項２４記載の複合半導体装置。
【請求項２６】
前記ＳＯＩ基板は、前記複合半導体装置の背面接点で終端される前記カソード及び前記アノードの少なくとも一つのための電極を有する、請求項１６記載の複合半導体装置。
【請求項２７】
前記ダイオードは一側で半導体貫通ビアによって、他側で外部電気接続部によって前記トランジスタの両端間に接続されている、請求項１６記載の複合半導体装置。
【請求項２８】
前記IV族ダイオードは前記ＳＯＩ基板の絶縁層の上に形成されている、請求項１６記載の複合半導体装置。
【請求項２９】
前記IV族ダイオードは前記ＳＯＵＩ基板の絶縁層の下に形成されている、請求項１６記載の複合半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−４２１２０（Ｐ２０１３−４２１２０Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１５４９７３（Ｐ２０１２−１５４９７３）
【出願日】平成２４年７月１０日（２０１２．７．１０）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−１５４９７３（Ｐ２０１２−１５４９７３）
【出願日】平成２４年７月１０日（２０１２．７．１０）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
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