電気的に機能しない金属領域（２１２Ｂ、３１２Ｂ）の下方にダミービア（２１３Ｂ、３１３Ｂ）を供給することにより、後続のプロセスにおいて、金属が層間剥離する危険性が著しく低下する。更に、一実施形態では、形成されるメタライゼーション層（３３０）の機械的強度は、機能しないオーバーレイ金属領域（３１２Ｂ）のアンカーとしての役割を果たすダミー金属領域（３０３Ｂ）を供給することでさらに一層強化される。加えて、ダミービア（２１３Ｂ、３１３Ｂ）はさらに、電気的に機能する金属領域（２１２Ａ、２１２Ｃ、２１２Ｄ、３１２Ａ）と、領域（２２０Ａ、３２０Ａ）とともに供給され、これにより、機械的安定性とその電気的パフォーマンスも強化される。

【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路の形成に関し、より詳細には、絶縁体材料に埋め込まれた、銅などの高導電性金属を含むメタライゼーション層の形成に関する。
【背景技術】
【０００２】
集積回路においては、適切な基板に、膨大な数のトランジスタ、コンデンサ、抵抗器等の回路素子が通常は実質的に平面構成で形成される。膨大な数の回路素子が存在し、複雑なレイアウトの高度な集積回路が要求されるために、一般に、個々の回路素子の電気的接続は、その回路素子が作製されているのと同じレベルで行うことができない。
一般に、そのような電気的接続は、メタライゼーション層とも呼ばれる１層以上の追加の「配線」層に形成される。このメタライゼーション層は、一般に層内の電気的接続を行っている金属配線を有するほか、適切な金属で充填された複数の層間接続（ビアとも呼ばれる）も有する。ビアは２つの隣接する積層するメタライゼーション層間に電気的接続を行う。金属配線とビアとは一般に相互接続構造とも呼ばれることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
最新の集積回路の回路素子でフィチャーの縮小化が絶えず進んでいるため、所定のチップ面積に対する回路素子数、すなわち実装密度も増加しており、所望の回路機能を提供するには、さらに多くの電気的相互接続が必要となっている。このため、チップ面積あたりの回路素子数の増加に伴い、積層するメタライゼーション層の数が増え、さらに、個々の配線およびビアの寸法が縮小するおそれがある。多層メタライゼーション層の製造には、複数の積層の機械的信頼性、熱的信頼性、電気的信頼性など、解決を要する極めて困難な問題がついて回る。
集積回路の複雑化が進み、適度に高い電流密度に耐えられる導電線が必要とされることから、半導体メーカーは、公知のメタライゼーション金属であるアルミニウムを、より高い電流密度を許容でき、このため相互接続の寸法を縮小し、よって積層するメタライゼーション層の数を低減できる金属で置き換える動きが進んでいる。
【０００４】
例えば、一般に銅および銅合金は、アルミニウムと比べてエレクトロマイグレーション耐性が高く、抵抗率が大幅に低いことから、その優れた特性により、アルミニウムに代わる使用可能な候補とされている金属である。銅および銅合金にはこのような利点があるにもかかわらず、半導体施設での銅の処理および取り扱いの面で多くの欠点がある。例えば、銅は、化学気相成長法（ＣＶＤ）および物理蒸着法（ＰＶＤ）等の確立されている堆積法によって基板上に多くの量を効率よく形成するとができず、さらに、通常用いられる異方性エッチング法では効果的にパターニングすることができない。このため、銅を含むメタライゼーション層の製造では、最初に絶縁体層を形成し、次にパターニングによりトレンチおよびビアを形成し、続いてトレンチおよびビアに銅または銅合金を埋め込む、いわゆる（シングルまたはデュアル）ダマシン技術が好ましくは用いられる。
【０００５】
それぞれのメタライゼーション層の絶縁体材料にダマシン法によってビアおよびトレンチを形成するプロセスは、銅ベースのメタライゼーション層を有する高度な半導体デバイスの製造において、層間剥離問題およびにエッチに関連するジオメトリ効果のために、全体的な生産の歩留まりに著しい影響を及ぼすことが判明している。
【０００６】
図１ａ〜１ｄに関連して、典型的なプロセスフローを以下に詳細に説明する。これにより、高度にスケーリングした金属線をデュアルダマシンプロセスなどのダマシンプロセスによって絶縁材材料に形成する際について回る問題がより明白に示される。このダマシンプロセスとは、ビアがまず形成され、その後、対応するトレンチがビアに接続されるプロセスであり、このアプローチ法は多くの場合に、「ビアファースト／トレンチラスト」アプローチと呼ばれる。
【０００７】
図１ａに、基板１０１を含む半導体デバイス１００の断面図を概略的に示す。該基板は、バルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板などの形態で提供され、さらに、該基板１０１はさらに、トランジスタ、コンデンサ、配線、抵抗器、接触部位などの個々の回路素子が形成されたデバイス層であってもよい。簡素化のため、回路素子はいずれも図１ａには示していない。デバイス１００は、第１デバイス領域１２０Ａと、第２デバイス領域１２０Ｂとを含む。第１デバイス領域１２０Ａは、「内側の」領域であり、金属線ならびにビアを収容する。一方で第２デバイス領域１２０Ｂは、第１デバイス領域１２０Ａの対応する金属線とともにそれぞれのメタライゼーション層の広い金属領域を収容するデバイス領域を表す。例えば、第２デバイス領域１２０Ｂには、化学機械研磨（ＣＭＰ）によって余分な銅を除去する間に生じる、いわゆるディッシング効果を評価するために一般的に設けられるような計測領域など形成がされうる。
さらに、デバイス１００は、基板１０１の上方に形成される絶縁体層１０２を含む。この層１０２は、個々の回路素子を囲む、接触材料とも呼ばれる絶縁体材料であってもよいし、または、層１０２は任意の金属が充填された配線が埋め込まれている下方のメタライゼーション層の一部であってもよい。デバイス１００の特定の設計または層１０２の機能に応じて、層１０２は二酸化シリコン、窒化シリコンなどの従来の絶縁体材料から構成されてもよいし、または、水素量が豊富なシリコンオキシカーバイド（ＳｉＣＯＨ）などの低誘電率の（low-k)絶縁体材料を含んでもよい。
【０００８】
第１デバイス領域１２０Ａ内、基板１０１の上方、および少なくとも層１０２内の一部に金属線１０３Ａが形成され、第１デバイス領域１２０Ａ内に形成される回路素子に電気的接続が確立される。金属線１０３Ａは、周囲の材料に対して金属線Ａの密着性を高め、さらに、センシティブなデバイス領域への銅の拡散を減らすように、導電性バリア層（図示せず）を含む銅含有の金属から構成されてもよい。絶縁体層１０２と金属線１０３Ａの上には、エッチストップ層１０４が形成される。このエッチストップ層１０４は、エッチストップ層１０４の上に形成される絶縁体層１０５の材料に対して高エッチ選択性を示す材料から構成される。さらに、このエッチストップ層１０４は、金属線１０３Ａと近隣の材料間の拡散バリアとしても機能し、銅などの金属が外部へ拡散するのを低減し、また、絶縁体材料が金属線１０３Ａへ拡散するのを低減する。
【０００９】
低誘電材料から構成される絶縁体層１０５はエッチストップ層１０４の上に形成される。続いて、光学的挙動、機械的強度ならびにマスキング特性に対して所望の性能を実現することができるように、２つ以上の下位層(sub-layer)から形成されうるＡＲＣ層またはキャッピング層１０６が形成される。例えば、キャッピング層１０６は、（低誘電率材料から形成される場合は、層１０５に対する機械的強度を高めるように機能する）二酸化シリコン層、光学的挙動に適応する窒酸化シリコン、および、キャッピング層１０６の上に形成されるレジストマスク１０７に対する窒素バリアとして機能する薄い二酸化シリコン層、を含むスタックとして提供することができる。レジストマスク１０７は、第１開口部１０７Ａを第１デバイス領域１２０Ａの上方に含む。この領域は、ビア開口部２０５Ａに対応し、絶縁体層１０５にこれから形成される金属線を金属線１０３Ａと電気的に接続する。
【００１０】
図１ａに示す半導体デバイス１００を形成する典型的なプロセスフローは以下のプロセスを含み得る。基板１０１内に任意の回路素子を製造後に、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）に基づく十分に確立された蒸着レシピによって絶縁体層１０２が蒸着される。例えば、層１０２は、二酸化シリコン、フッ素ドープした二酸化シリコンまたはＳｉＣＯＨから構成されてもよい。したがって、層１０２を形成するように、適切な先駆ガスに基づいた蒸着レシピを用いることができる。次に、金属線１０３Ａが、層１０５に関して以下に詳述しているプロセスに従って形成される。その後、エッチストップ層１０４が、後に実行されるビアおよびトレンチのエッチプロセスを確実に停止することができる十分な厚みで、例えば十分に確立されたＰＥＣＶＤ技術によって蒸着される。次に、絶縁体層１０５が、使用される材料に応じてＣＶＤまたは回転塗布によって形成される。次に、キャッピング層１０６が、デバイス１００のさらなる処理において所望の特徴を提供することができるように、十分に確立されたレシピに基づいてＰＥＣＶＤ技術によって形成される。最後に、レジストマスク１０７が、それぞれの開口部１０７Ａを形成するように、高度なフォトリソグラフィによって形成される。その後、異方性エッチプロセスが行われる。このプロセスの初期段階では、層１０６の露出部位が除去され、後続のプロセスでは、ビア開口部１０５Ａを形成するように、層１０５の絶縁体材料が除去される。
【００１１】
図１ｂに、その後の製造段階におけるデバイス１００を概略的に示す。デバイス１００は現在、ビア開口部１０５Ａの上方にトレンチ１０９Ａが形成されたレジストマスク１０９を含む。その寸法は、ビア開口部１０５Ａの上方および周囲に形成される金属線の設計寸法に対応する。レジストマスク１０９は、第２デバイス領域１２０Ｂに開口部１０９Ｂを含む。この開口部は、試験領域などの対応する金属領域の設計寸法に従い形成され、その寸法は、少なくとも１つの寸法において、トレンチ１０９Ａの寸法よりも非常に大きい。例えば、開口部１０９Ｂの設計寸法は、最小限界寸法が５０ｎｍ以下の高度な半導体デバイスにおいて、１００μｍ×１００μｍである。さらに、レジストマスク１０９の下に充填材料１０８が形成される。この充填材料１０８は、開口部１０５Ａ内にも供給される。この充填材料は、レジストマスク１０９とは異なる種類のフォトレジストから構成されてもよいし、または、充填材料１０８は、開口部１０５Ａを充填する一方で実質的に平らな平面を提供する、低粘性の状態で施される任意の他のポリマー材料であってもよい。さらに、充填材料１０８は、レジストマスク１０９のパターニングにおいて、ＡＲＣ層として機能しうる。
【００１２】
レジストマスク１０９はまず、レジストまたはポリマー材料の回転塗布などによって充填材料１０８を施し、次に、回転塗布によってフォトレジストを施し、十分に確立されたフォトリソグラフィプロセスを行い、さらに、レジストマスク１０９に基づいて充填材料１０８をエッチングまたはドライ現像することによって形成される。その後、デバイス１００は、炭素またはフッ素ベースのエッチング環境１１０にさらされ、層１０６を貫通エッチングし、層１０５の一部を除去して、ビア開口部１０５Ａの周りにトレンチを形成し、開口部１０９Ｂに対応する第２デバイス領域１２０Ｂに開口部を形成するようにしてもよい。一方で、ビア開口部１０５Ａの充填材料１１８は、中の材料を実質的に除去させないようにする。さらに、開口部１０５Ａ内の充填材料１０８は、エッチプロセス１１０において一部が除去されるものの、金属線１０３Ａがエッチ環境１１０にさらされないように、開口部１０５Ａ中の残りのエッチストップ層１０４を保護する。その後、ビア開口部１０５Ａのまわりに特定の深度のトレンチが形成され、第２デバイス領域１２０Ｂの対応する開口部、レジストマスク１０９、および充填材料１０８が酸素ベースのプラズマ処理などによって除去される。
【００１３】
エッチプロセス１１０において、絶縁体層１０５の材料除去速度は、絶縁体層１０５に形成されるトレンチならびに開口部のジオメトリ構造に実質的に左右される。例えば、トレンチ開口部１０９Ａにおけるエッチ速度は、絶縁トレンチの場合は、試験領域を表すように設計された開口部１０９Ｂの速度よりも非常に速い。概して、最新の半導体デバイスでは、実質的に連続する、傾斜のない、プロダクト領域の金属線よりも大きくされた金属プレートが、各種の試験ならびに計測作業に必要とされうる。したがって、構造ならびにジオメトリに依存するエッチ挙動のために、エッチの深度と、したがって最終的に得られる広域金属領域の厚みは、現実の金属線よりも薄くされることがある。この結果、それぞれのメタライゼーション層の安定性が全体として低下するおそれがある。
【００１４】
図１ｃに、第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂの層１０６ならびに絶縁体層１０５にそれぞれ形成されるトレンチ１１１Ａおよび開口部１１１Ｂを備えた、上述のプロセスシーケンス後のデバイスを概略的に示す。さらに、デバイスはさらなるエッチプロセス１１２にさらされ、残りのエッチストップ層１０４が除去される。これにより、ビア開口部１０５Ａが金属領域１０３に接続される。次に、このビア開口部１０５Ａ、トレンチ１１１Ａおよび開口部１１１Ｂは銅または銅合金などの金属で、電気化学蒸着技術によって充填される。この電気化学蒸着の前には、対応するバリアならびにシード層が形成される。
【００１５】
図１ｄに、上述のプロセスシーケンス後のデバイス１００を概略的に示す。これに示されるように、デバイス１００は、金属領域１０３に接続している、金属が充填されたビア１１３Ａと、このビア１１３Ａの上方に形成された金属線１１２Ａとを含む。第２デバイス領域１２０Ｂには金属領域１１２Ｂが形成される。この領域の厚みは、金属線１１２Ａの厚みよりも薄く、それは、すでに説明したように、エッチプロセス１１０における潜在的なエッチの不均一性によるためである。
さらに、隣接する、層１０５の絶縁体材料に対して、金属領域１１２Ｂの密着性が低下しているおそれがある。これにより、デバイス１００にさらなる機械的応力が施されるＣＭＰなどの金属蒸着後の製造プロセスにおいて、金属の層間剥離が生じるおそれがある。この結果、生産の歩留まりが悪化し、さらにデバイスの性能が低下するおそれがある。
【００１６】
上述の状況を鑑みて、１以上の上述した問題を解決するか少なくとも低減する改良された技術が求められている。
【課題を解決するための手段】
【００１７】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１８】
概して、本発明は、広域金属領域が、そこに接続される少なくともいくつかのダミービアの上方に形成され、これにより、周囲の絶縁体材料に対する密着性を増加し、さらに、絶縁体材料内のそれぞれの開口部の形成において、エッチの不均一性を低下させうる点で、安定性が強化された広域の金属領域を含む半導体デバイスのメタライゼーション層の形成を可能にする技術に関する。ダミービアとは、少なくとも一部が絶縁体材料を貫通して、下位の材料層に延長している、金属が充填されたプラグとして理解されるものである。ここでは、半導体デバイスのプロダクト領域に供給される、機能ビアとは対照的に、ダミービアは、集積回路の特定の回路レイアウトを動作可能状態とするために必要とされる半導体回路素子のいずれに対しても電気的接続がなされていない。
付加的ダミービアを供給することで、オーバーレイ金属領域の近隣の絶縁体材料に対する、実効的密着領域は著しく増加する。これにより、高度な半導体デバイスでは、メタライゼーション層の形成において、金属の層間剥離と他の欠陥メカニズムが生じる可能性が低減する。
【００１９】
本発明の一実施例では、方法は、半導体デバイスのメタライゼーションにおいてビア密度が低下した領域を識別するステップと、この識別した領域にダミービアを形成するステップと、を含む。さらに、該方法は、識別された領域の上方に金属領域を形成するステップを含む。この金属領域はダミービアに接続される。本発明の別の実施例によれば、方法は、半導体デバイスの第１絶縁体層の第１部位に複数のビアを形成するステップを含む。ここでは、少なくともいくつかの複数のビアは、電気的に機能しないビアである。さらに、該方法は、第１絶縁体層の第２部位に第１金属領域を形成するステップを含み、この第２部位は第１部位の上方に設けられ、第１金属領域は少なくとも１つの電気的に機能しないビアに接続される。
【００２０】
本発明のさらに別の実施例では、半導体デバイスは、基板の上方に形成される１以上の半導体回路素子と、この１以上の半導体回路素子の上方に形成されるメタライゼーション層とを含む。メタライゼーション層は、第１金属領域と、第１金属領域の下方に設けられる１以上のダミービアとを含み、１以上のダミービアの一方の端部は第１金属領域に接続され、もう一方は１以上の回路素子から絶縁されている。
【発明を実施するための最良の形態】
【００２１】
本発明は添付の図面とともに以下の説明を参照することによって理解され、図面において、同様の参照符号は同じ要素を表す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし、当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
以下、本発明の実施例を記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。様々な構造、システム、およびデバイスは、単なる例示を目的として、および、当業者には周知の詳細で本発明を曖昧にしないように、図面に概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２２】
概して、本発明は、ダマシンまたは埋め込みストラテジーによりメタライゼーション層を形成する技術に関し、金属線およびビアに加えて、広域金属領域がさらに供給される。この点において、メタライゼーション層はデバイス層、つまり、トランジスタ、コンデンサ、抵抗器などの半導体回路素子が形成された１つ以上の層、が上方に形成された絶縁体層として理解されるものである。ここでは、金属線および金属領域は、回路素子の層内を電気的に接続する絶縁体材料に供給される。一方で、ビアは、下位の金属領域に対して電気的接続を確立するように、それぞれの金属線に対して特定の位置において接続され、これにより、最終的に、デバイス層内の１以上の半導体回路素子に対して電気的接続が行われる。
【００２３】
すでに説明したように、非常に高度な半導体デバイスでは、典型的に、銅および銅合金などの高導電性金属が用いられる。これらは、ダマシン技術に基づいて形成される。この技術において、絶縁体材料がそれぞれの開口部を備えて供給され、続いて、これらの開口部は銅または銅合金で充填される。したがって、高度な異方性エッチ技術を必要とする。さらに、銅および銅合金は多くの場合、低誘電率材料、つまり、誘電率が３．０以下の材料であって、充填された金属に対する密着性が低い材料、とともに使用される。
したがって、周囲の絶縁体材料からの金属層間剥離が観測される可能性が高まり、具体的には、横方向の寸法が大きくされた金属領域が特定のメタライゼーション層に形成されるときに、そのような金属層間剥離が観測される。例えば、あるメタライゼーションスタックのメタライゼーション層では、下位の金属または接触領域に電気的接続を行っていない、試験目的の金属領域が供給されうる。周囲の絶縁体材料に対する密着性が低下することで、特に、低誘電率材料が考慮されていれば、後続の、ＣＭＰなどのプロセスステップで金属の層間剥離の危険性が高く、および／または、金属の厚みは、メタライゼーション内で、または層から層にかけて大きく変化しうる。これは、設計ルールに従う設計寸法を有する複数の金属線を含むメタライゼーション層のジオメトリ構造が非常に不均一であるためである。一方で、正規の金属線よりも横方向の寸法が著しく拡大された金属領域もまた供給される。
例えば、高度な半導体デバイスでは、下位のメタライゼーション層の金属線の幅は、約１μｍ以下であり、一方で、少なくとも１つの横方向の寸法が正規の金属線の幅よりも非常に広くなるように、例えば、横方向の寸法が８０μｍ×８０μｍの広域金属領域が含まれる。
【００２４】
以下の説明により本発明を限定することを意図するものではないが、金属線および他の金属領域のそれぞれの開口部を形成する異方性エッチプロセスにおいての実質的な不均一性は、寸法および形状の幾何学的な違いに起因するか、それらによる影響を受け、これにより、実質的にビアのない領域の上方に形成される広域の開口部のエッチ深度が浅くされるものと考えられる。例えば、発明者により行われた最近の調査では、高密度のビア領域の上方に形成される金属領域は、ビアのない領域またはビアの密度が著しく低下した領域の上方に形成される金属領域よりも厚いことを示す。
したがって、本発明は、付加的なダミービアの導入について、つまり、対象とする半導体デバイスの電気的機能には必要とされないビアの導入について検討する。このようなビアを導入することで、金属線と広域の金属領域の形成において、プロセスの不均一性を減らすことができる。ここでは、この付加的ダミービアにより、オーバーレイ金属領域に供給される全体の密着表面領域が著しく強化され、これにより、周囲の絶縁体材料に対する全体的な密着性が著しく強化される。
【００２５】
図２ａ〜２ｅと図３に関連して、本発明のさらなる実施例を以下に詳細に説明する。図２ａは、半導体デバイス２００の上面図を概略的に示しており、該図は、半導体デバイス２００に含まれる集積回路の回路レイアウトを表すものと理解される。別の場合では、半導体デバイス２００は、特定の種類の半導体デバイスの製造に求められる全ての機能的な構成素子および機能的でない構成要素を含む、ある特定の種類の半導体デバイスを表すものと理解される。例えば、半導体デバイス２００は、図１ａ〜１ｂに示した半導体デバイスに類似する半導体デバイスのレイアウトまたは現実の半導体デバイスを表す。このデバイスでは、特定のメタライゼーション層中のビア密度が低下した領域が配置され、識別される。
【００２６】
したがって、半導体デバイス２００または半導体デバイス２００のレイアウトは、１層以上のメタライゼーション層を含み、このうちの１つは参照符号２３０によって図２ａの上面図に示される。デバイス２００は、少なくとも第１デバイス領域２２０Ａと第２デバイス領域２２０Ｂとを含む。これらの領域は、第２デバイス領域２２０Ｂが、いくつかの特定の基板位置にしか設けることのできない特定の試験領域を表す場合は、必ずしも同じダイ領域に配置されなくてもよい。他の実施例では、第１デバイス領域２２０Ａおよび第２デバイス領域２２０Ｂは、同じダイ領域内に、つまり、適切な基板の上方に形成される部位内であって、基板をダイシングし、個々のダイ領域を分離後にファンクショナルユニットとして機能しうる領域内に配置されうる。
第１デバイス領域２２０Ａは複数の金属線２１２Ａ、２１２Ｃ、２１２Ｄを含み、これらはそれぞれのビア２１３Ａによって、いずれの下位の接触領域または金属領域に接続されうる。第１デバイス領域２２０Ａに形成されるメタライゼーション層２３０の金属線２１２Ａ、２１２Ｃ、２１２Ｄは、設計要件に応じて、実質的に同じ構造であっても、あるいは、寸法が異なってもよい。例えば、例示の金属線の１つ、つまり、線２１２Ａの幅は、金属線２１２Ｃ、２１２Ｄの幅よりも広い。さらに、ビア２１３Ａは、実質的に同じ設計寸法を有しており、一方で別の実施形態では、それぞれのビアの寸法は異なりうる。
【００２７】
第２デバイス領域２２０Ｂでは金属領域２１２Ｂが提供される。この領域は少なくとも１つの横方向において寸法が実質的に拡大しており、この金属領域２１２Ｂに対応する領域のビア密度は、金属線１２１Ａ、２１２Ｃ、および２１２Ｄによって示される対応する金属含有領域と比べると、著しく低い。「ビア密度」なる用語は、それぞれの金属領域の下方に形成され、そこに接続されるビアの数または領域として理解されることは明らかである。換言すれば、ビア密度は、金属線２１２Ａなどの対応する金属領域の総領域に対する、ビア２１３Ａによって占有される総領域の比率と理解される。例えば、金属領域２１２Ｂに対応する領域のビア密度はゼロ（０）である。その理由としては、この設計または製造段階では、いずれの下位の回路素子に対する電気的接続は必要とされないことから、ビアが金属領域２１２Ｂに供給されていないことが挙げられる。他方、金属線２１２Ａは、金属線２１２Ａの総領域と、これに接続されるビア２１３Ａの寸法および数に応じて、適度に高いビア密度を表す。
【００２８】
図２に、ＩＩｂとして図２ａに示す線を断面とした、デバイス２００のレイアウトの断面図を概略的に示す。したがって、デバイス２００またはそのレイアウトは基板２０１を含み、この基板とその上にはデバイス層２４０が設けられている。デバイス層２４０は、トランジスタ、抵抗器、コンデンサなどの形態で半導体回路素子などの複数の回路素子を含む。対応する回路素子は、集合的に２４１と示される。この回路素子は、図２ｂに示す実施例では、電界効果トランジスタであり、トランジスタの幅方向を断面としている。つまり、図２ｂの水平方向がトランジスタ２４１の幅方向を表す。
さらに、デバイス層２４０は、層間絶縁体材料２４３内に形成され、回路素子２４１のそれぞれの接触領域に接続されうる、金属含有の接触プラグ２４２を含みうる。デバイス層２４０の上方に設けられるのは第１金属層である。この層は、絶縁体層２０２と該層に含まれる、複数の金属線によって表される。複数の金属線は、例えば、トランジスタの幅方向、つまり、図２ｂの水平方向に沿って延長しており、金属線２０３Ａとして表される。
【００２９】
複数のメタライゼーション層を含む高度な半導体デバイスでは、通常、メタライゼーション層の金属線は実質的に相互に平行である。一方で、隣接するメタライゼーション層の金属線もまた実質的に平行であるが、隣接するメタライゼーション層の金属線に対しては垂直であ。しかし、本発明の原理は、特定のメタライゼーション層の金属線の、いずれの特定構造または方向にも限定されないことは明らかである。
【００３０】
絶縁体層２０２と金属線２０３Ａによって表される第１メタライゼーション層の上方には、図２ａに示しているように、メタライゼーション層２３０などのさらなるメタライゼーション層が形成される。これにより、第１デバイス領域２２０Ａにおいて、それぞれの金属線２１２Ａ、２１２Ｄ、および２１２Ｃは、金属線２０３Ａに対して実質的に垂直に延びており、絶縁体層２０５の上位部位２０５Ｕに形成されうる。
【００３１】
さらに、ビア２１３Ａは、絶縁体層２０５の下位部位を貫通して延びる。このようにするのは、それぞれの金属線を下方のメタライゼーション層の対応する金属領域または金属線と接続するようにするためである。この例では、金属線２１２Ａは、図２ａで特定した位置に対応するビア２１３Ａによって金属線２０３Ａに接続されているものと仮定する。他の金属線２１２Ｄ、２１２Ｃもまた、それぞれのビア２１３Ａによって、絶縁体層２０２に含まれる他の金属線と接続されるが、図２ｂの断面図では見えないことに留意されたい。
【００３２】
理想的には、絶縁体層２０５の上位部位２０５Ｕの厚みは、設計において、全ての金属線および領域と同一である対応する金属線２１２の厚みによって決定される。この点において、高度な半導体デバイスのある実施形態では、絶縁体層２０５は実質的に連続する絶縁体層として供給され、典型的には、低誘電率材料を含む。ここでは、最終的に得られる金属線２１２Ａ、２１２Ｄおよび２１２Ｃの厚みと、よって高さとは、エッチプロセスによって決定される。同様に、第２デバイス領域２２０Ｂでは、金属領域２１２Ｂが上位部位２０５Ｕに供給される。ここでは、すでに説明したように、現実のデバイスでは、金属領域２１２Ｂの高さは、金属線２１２Ａ、２１２Ｄおよび２１２Ｃの対応する高さとは非常に異なる。これは、上位部位２０５Ｕの厚みが、任意のエッチストップ層または他のプロセス技術ではなくてエッチプロセスによって決定される場合に、いずれのエッチの不均一性により生じるものであり、このエッチプロセスでは、上位部位２０５Ｕのビア２１３Ａ、金属線、および金属領域は、別々のプロセスで形成される。これについては、以下に詳述する。さらに、現実のハードウェア構造において、半導体デバイス２００を形成する製造シーケンスを以下に図２ｄに関連して説明する。
【００３３】
図２ａ、２ｂに例示されている半導体デバイス２００に基づいて、つまり、その設計レイアウトに基づいて、ビア密度が低下したメタライゼーション層２３０の特定の領域が認識される。一実施例では、金属領域２１２Ｂは、例えばディッシング効果などに関連するＣＭＰプロセスに関するプロセスデータを提供する試験構造を表す。したがって、いずれの電気的な検討事項に関して領域２１２Ｂは機能的でない領域とされる。しかし、この領域は製造プロセスと、さらにデバイス２００の後続の挙動に、例えば、金属剥離およびその他の欠陥ソースに関して、実質的影響を及ぼす。領域２１２Ｂの電気的機能が必要とされないことから、初めは領域２１２Ｂの下方にビアは供給されない。これにより、金属領域２１２Ｂを含む領域は、ビア密度が低下した領域と認識される。ここでは、対応するしきい値、つまり、領域をビア密度が低下した領域と示す比較基準は、試験データ、プロセスモデルなどに基づいて確立される。一実施形態では、領域２１２Ｂなどの任意の電気的に機能しない金属領域に加えて、低下したビア密度を認識することができるように、電気的に機能する領域もまた、そのビア密度に対して試験される。例えば、例示の実施形態では、金属線２１２Ｃは、ビア密度が低下した領域と認識される。ここでは、下方のメタライゼーション層の構造に応じて、金属線２１２Ｃの全体の性能を強化すべく、付加的ダミービアを収容するのに適した特定の領域が決定される。
【００３４】
ビア密度の低下したそれぞれの領域を認識後、半導体デバイス２００、つまり、そのレイアウトは、ビア密度が低下していると識別された１以上の領域に少なくともいくつかのダミービアを含むように再設計される。一実施形態では、金属領域２１２Ｂの下方に位置する、絶縁体層２０５の下位部位２０５Ｌの領域は、ビア密度が低下した対応する領域と認識され、したがって、半導体デバイス２００の設計は、金属領域２１２Ｂの下方に位置し、そこに接続される１以上のダミービアを含むように修正される。さらに別の実施形態では、金属線２１２Ｃなどの機能的な金属領域は、ビア密度が低下した領域の上方に位置されていると認識される。この場合もまた、、絶縁体層２０５の下位部位２０５Ｌのある特定の領域は、いずれの下位のメタライゼーション層に電気的接触を行わずに、付加的なダミービアを収容するのに適しているものと認識されうる。
【００３５】
図２ｃに、それぞれのオーバーレイ金属領域の性能を強化するように、少なくともいくつかの付加的なダミービアが供給された、半導体２００つまり半導体２００の変更されたレイアウトの概略的上面図を示す。図２ｃにおいて、複数のダミービア２１３Ｂが供給される。これらは金属領域２１２Ｂに接続され、半導体２００の電気的機能に影響を及ぼさずに、層２０２（図２ｂ）などの絶縁体材料において終了する。さらに、一実施形態では、更に、付加的なダミービア２１３Ｂが、１以上の電気的に機能する金属線、例えば、線２１２Ｃに設けられる。ここでは、金属線２０３Ａなどの、絶縁体層２０２に供給されるいずれの金属線に対して、十分な横方向の距離が維持される。このようにするのは、金属線２１２Ｃと、デバイス２００の当初の設計において電気的接続が含まれていない下方の金属線と、の間でのショートを確実に回避するためである。
【００３６】
ある実施形態では、ダミービア２１３Ｂは、機能ビア２１３Ａと実質的に同じ構造を有している。従って、ビア２１３Ａとダミービア２１３Ｂの形成において、高度なプロセスの均一性が保証される。他の実施例では、ダミービア２１３Ｂまたはその一部は、異なる設計基準に基づいて形成され、これにより、それぞれのオーバーレイ金属領域とともに、特に性能を強化する可能性が与えられる。例えば、ダミービア２１３Ｂ間に残る絶縁体材料の機械的安定性を強化するように、ダミービア２１３Ｂの寸法を拡大する、および／または、隣接するビア間の距離を変更することが利点でありうる。さらに、ダミービア２１３Ｂの形状は、機能ビア２１３Ａに適切な設計基準を適用するのではなく、機械的基準にもとづいて選択されうる。例えば、図２ｃの上面において見たときに、断面は、円、多角形、正方形、長方形などの任意の適切な形状であってもよい。
【００３７】
図２ｄに、図２ｃに示したようなデバイス２００に基づく、付加的なダミービア２１３Ｂを含む、現実の実装品に従う半導体デバイス２００の断面図を概略的に示す。図２ｄの断面は、図２ｂに示した断面と同様に、ＩＩｄ線に沿った断面である。
【００３８】
したがって、図２ｄに示すように、半導体デバイス２００は、基板２０１を含む。この基板は、トランジスタ、コンデンサ、抵抗器などの回路素子２４１の形成に適切な半導体層が上に形成された任意の適切な基板である。基板２０１は、ある実施形態では、適切な結晶性半導体層が形成されたバルクシリコン基板であり、または、他の実施形態では、基板２０１は埋込み絶縁層によって他の基板から分離された半導体層が形成されたＳＯＩ基板であってもよく、この配置により、動作速度、放射イミュニティなどの点で性能を強化することができる。しかし、任意の他の適切な半導体材料を用いることができ、特に、高度な用途では、基板２０１には、結晶方向の異なる結晶領域、および／または、固有歪み、および／または、異なる材料組成などが形成されている。
【００３９】
基板２０１は、第１デバイス領域２２０Ａを含む。これは、複数の回路素子２４１と、個々の回路素子２４１間に電気的接続を行っている相互接続構造とを含む、デバイス２００の領域を表す。第２デバイス領域２２０Ｂは、いずれのオーバーレイメタライゼーション層によって接続されなくてもよい回路素子（図示せず）を含む領域を表すか、該領域２２０Ｂは、試験および計測目的でリザーブされた基板２０１の領域を表す。ここでは、すでに説明したように、第１および第２デバイス領域２２０Ａ、２２０Ｂは、同じダイ内に供給されてもよく、または、別の実施形態では、第２デバイス領域２２０Ｂは基板２０１全体において、特定の位置に供給されてもよい。基板２０１内及びその上には、回路素子２４１、対応する接触プラグ２４２が形成されており、これによりデバイス層２４０が形成される。高度な半導体デバイスでは、回路素子２４１は、電界効果トランジスタのゲート長など、つまり、図２ｄにおいて、図２ｄの平面に対して垂直方向の寸法が、約５０ｎｍ以下といった最小極限寸法を有する。回路素子２４１並びにそれぞれの接触プラグ２４２は、絶縁体層２４３に形成される。該層は、窒化シリコン、二酸化シリコン、窒酸化シリコン、シリコンカーバイド、窒素が豊富なシリコンカーバードおよびこれらと同等のものなどの絶縁体材料を含む、積層として供給される。
【００４０】
半導体デバイス２００は、絶縁体層２０２と複数の金属線（金属線２０３Ａとして表す）から構成される第１メタライゼーション層をさらに含む。図示しているように、金属線２０３Ａは、第１デバイス領域２２０Ａの実質的な部位にわたって延びている一方、第２デバイス領域２２０Ｂに対応する絶縁体層２０２には、実質的に金属線は形成されない。高度な半導体デバイスでは、層２０２は低誘電率材料を含む。ある実施例では、適切な低誘電率材料は、水素化シリコンオキシカーバイド（ＳｉＣＯＨ）であり、一方、別の実施例では、他の適切な低誘電率のポリマー材料が用いられる。絶縁体層２０２と金属線２０３Ａの上方には、エッチストップ層２０４が形成される。該層は、窒化シリコン、シリコンカーバイド、窒素が豊富なシリコンカーバードおよびこれらと同等のものから構成されうる。このエッチストップ層２０４の上方に形成され、金属線２０３Ａに対するキャッピング層としての役割も果たすのは、メタライゼーション層２３０であり、該層は、本実施例では、第２メタライゼーション層である。このメタライゼーション層２３０は、絶縁体層２０５を含む。該層２０５は、上位層部位２０５Ｕと、下位層部位２０５Ｌを含む。
【００４１】
ここでは、この下位層部位２０５Ｌは、下位部位２０５Ｌを貫通して延びるビア２１３Ａ、２１３Ｂによって形成される。同様に、上位部位２０５Ｕは、それぞれの金属線２１２Ａ、２１２Ｄ、２１２Ｃ、および金属領域２１２Ｂの垂直方向の延長部により形成される。この点において、「上位」、「下位」、「上方」、「下方」、「垂直」、「水平」、「横」などの、いずれの位置情報ならびに説明は、基板２０１に対するものと理解されることは明らかである。例えば、横方向は、基板２０１の表面２０１Ｓに対して、実質的に平行に延長する方向とみなされる。ある構成要素または層が別の層の下方に形成されるのは、表面２０１Ｓに対する前者の構成要素または層の距離が後者の層よりも短い場合である。
【００４２】
図１ａ〜１ｄに関連して説明した従来のデバイスにとは違って、金属領域２１２Ｂの下方にダミービア２１３Ｂが設けられ、これらのダミービアの一方の端部が金属領域２１２Ｂに接続される。一方で、ダミービア２１３Ｂのもう一方の端部は、層２０２の絶縁体層において終了する。ダミービア２１３Ｂを供給することで、領域２１２Ｂと、層２０５の絶縁体材料に接触するダミービア２１３Ｂを含む金属の全体的な表面が著しく増加し、この結果、密着性が強化される。したがって、半導体デバイス２００の形成において、金属領域２１２Ｂの層間剥離が著しく減少しうる。すでに説明したように、それ自体、機械的安定性が低下した低誘電率の材料とともに、銅ベースの金属が典型的に用いられる。したがって、デバイス２００の製造および／または動作中にみられる熱応力および機械的応力において、銅ベースの金属の密着性が、周囲の絶縁体材料に対して低下することにより、欠陥率が増加し、特定の金属領域の一部もしくは全体的が層間剥離し、あるいは、他の欠陥メカニズムが生じるおそれがある。
【００４３】
例えば、高度なデバイスでは、デバイスの動作中の電流密度は極度に高く、周囲の絶縁体材料に対する金属線の密着性が低下することで、エレクトロマイグレーションに対する耐性も低下し、この結果、対象の金属線と、従って全体の半導体デバイス２００の、全体的な信頼性に実質的に影響を及ぼすおそれがある。金属領域２１２Ｂが現実のダイ領域の外側に設けられた試験領域を表す場合であっても、後続の製造プロセスにおいての密着性の低下により、第１デバイス領域２２０Ａの対応する金属領域の信頼性が低下するおそれがある。その理由は、領域２１２Ｂの密着性が低下することにより実質的に生じる、ＣＭＰプロセスなどにおいての機械的安定性の低下により、第１デバイス領域２２０Ａを含む、隣接するダイ領域にも影響を及ぼすおそれがあり、これにより、後続のプロセスにおいて、さらに、その後の最終的に完成した半導体デバイス２００（金属領域２１２Ｂをもはや含まない）の動作においても、これらのデバイス領域を信頼できないものにしてしまうおそれがあるからである。
【００４４】
半導体デバイス２００を形成する典型的なプロセスフローは、半導体デバイス１００に関してすでに説明したものと実質的に同じプロセスを含む。したがって、十分に確立されたレシピに基づいて、接触プラグ２４２を含むデバイス層２４０に回路素子２４１を形成後、絶縁体層２０２により表される第１メタライゼーション層と、１以上の金属線２０３Ａとは、十分に確立された技術に基づいて形成される。ここでは、すでに説明したように、銅または銅合金とともに、低誘電率の材料が用いられることが多い。その後、低誘電率材料などの、適切な絶縁体材料を供給することによって第２メタライゼーション層２３０が形成され、一実施例では、絶縁体層２０５の上下部位２０５Ｕ、２０５Ｌに、図２ｃに示した、変更したレイアウト設計に基づいて、対応するビア開口部が形成される。これにより、複数のそれぞれのビア開口部が、後で形成される金属領域２１２Ｂに対応する領域の少なくとも下方部に形成される。
【００４５】
他の実施形態では、すでに説明したように、それぞれのビア開口部もまた、ビア密度が低下した領域として認識されたいずれのデバイス領域に、図２ａ〜２ｂに関連して説明したデバイス２００の初期の設計レイアウトに基づいて形成される。その後、十分に確立された技術によって、金属線２１２Ａ、２１２Ｄ、２１２Ｃ、および金属領域２１２Ｂの対応する開口部が、機能ビア２１３Ａおよびダミービア２１３Ｂの開口部を含む、対応するビア開口部の上方に形成される。すでに説明したように、それぞれの開口部を形成する対応する異方性エッチプロセスにおいて、領域２１２Ｂの開口部の形成し、さらに、、領域２１２Ａ、２１２Ｄ、２１２Ｃに対応するトレンチ開口部を形成する、同様のエッチ条件を確立することができることから、プロセスの均一性を著しく増加させることができる。この結果、領域２１２Ａ、２１２Ｄ、２１２Ｃ、および２１２Ｂのそれぞれの開口部は、上位層部位２０５Ｕにおいて実質的に同じ深度で形成され、これにより、一般的には、メタライゼーション層２３０において、より均一で強化された金属の厚みを得ることが出来る。その後、対応する開口部は、適切なバリア層およびシード層で充填され、その後、共通の製造プロセスにおいて、現実の金属が蒸着される。
【００４６】
さらなる実施例では、金属線２１２Ａ、２１２Ｄ、２１２Ｃおよび金属領域２１２Ｂのそれぞれの開口部は、まず絶縁体層２０５の上位部位に形成され、その後、ビア２１３Ａ、２１３Ｂの対応するビア開口部が形成される。この場合でも、形成される金属領域２１２Ｂの信頼性を強化することができる。その理由として、金属領域２１２Ｂに対応する開口部の深度を浅くしうる、いずれのエッチの不均一性が生じた場合であっても、ダミービア２１３Ｂはそれでも領域２１２Ｂの密着性を強化し、これにより、後続のプロセスにおいて、いずれの金属の層間剥離の危険性が実質的に低減されることが挙げられる。
【００４７】
図２ｅに、対応する金属線および金属領域が形成される前に、ビア２１３Ａとダミービア２１３Ｂとが完全に形成された、別の実施例に従う半導体デバイス２００を概略的に示す。このために、下位部位２０５Ｌが形成され、続いて、パターニングが行われて、図２ｃに示したような半導体デバイス２００の設計に従う対応するビア開口部を受け入れるようにしてもよい。その後、それぞれの開口部が適切なバリア材料とシード材料とでコーティングされ、その後、銅などの現実の金属が、十分に確立された技術に基づいて蒸着される。次に、余分な材料が、ＣＭＰおよび／または電気化学エッチ技術などによって除去される。その後、場合によっては中間のエッチストップ層を設けることによって、上位部位２０５Ｕが形成され、次いでパターニングされて、金属線２１２Ａ、２１２Ｄ、２１２Ｃおよび金属領域２１２Ｂの対応する開口部を設けるようにしてもよい。次に、これらの開口部は、バリア材料および現実の金属で充填される。この結果、図２ｅに従って製造されたデバイス２００に対して、金属領域２０２Ｂの信頼性も強化することができる。
【００４８】
図３に、本発明のさらなる別の実施例に従う半導体デバイス３００の断面図を概略的に示す。半導体デバイス３００は、半導体デバイス２００と実質的に同じ構成要素を含む。したがって、デバイス３００は、基板３０１を含み、この上には、例えば、５０ｎｍあるいはそれ以下の最小極限寸法３４１Ａを有する、電界効果トランジスタなどの複数の回路素子３４１を含む、デバイス層３４０が形成される。デバイス層３４０はさらに、絶縁体層３０２に形成されるそれぞれの金属線３０３Ａに接続される、対応する接触プラグ３４２を含む。すでに説明した実施例とは違って、デバイス３００は、第２デバイス領域３２０Ｂに、１以上のダミー金属領域３０３Ｂを含む。この領域は、金属線３０３Ａと絶縁体層３０２とともに、デバイス３００の第１メタライゼーション層を含む。他の実施形態では、金属線３０３Ａおよびダミー金属領域３０３Ｂは、高位のメタライゼーション層の一部である。したがって、金属線３０３Ａは、それぞれの接触プラグ３４２とは直接接触され得ない。さらに、それぞれの金属線３０３Ａに接続している複数の機能ビア３１３Ａを含むように、さらなるメタライゼーション層３３０（実施例では、第２メタライゼーション層）が形成される一方で、複数のダミービア３１３Ｂが供給される。ここでは、少なくともいくつかのダミービア３１３Ｂはそれぞれのダミー金属領域３０３Ｂに接続される。さらに、第１デバイス領域３２０Ａに対応する金属領域３１２Ａが形成される一方、広域の試験領域といった金属領域３１２Ｂがダミービア３１３Ｂの上方に形成される。
【００４９】
半導体デバイス３００を形成するプロセスフローに関しては、半導体デバイス１００および２００に関連してすでに説明したものと同じ基準が適用される。しかし、任意の適切な寸法ならびに形状でダミー金属領域３０３Ｂを得るように、半導体デバイス３００の対応する設計は、半導体デバイス２００の設計に対して変更されることが分かる。例えば、ダミー金属領域３０３Ｂは、金属線３０３Ａに対して実質的に平行に延びる金属線を表し、一方で他の実施形態では、ダミー金属領域３０３Ｂは、１以上のダミービア３０３Ｂが終了する金属島を表す。ダミー金属領域３０３Ｂは、回路素子３４１のいずれにも電気的接触を行わないという点で、ダミー金属領域３０３Ｂは電気的に機能しない。しかし、複数の対応するダミー金属領域３０３Ｂは、他の隣接するメタライゼーション層に供給されることが分かる。ここでは、少なくとも１つ目のダミー金属領域、つまり、基板３０１の最も近くに配置されるダミー金属領域は、それぞれの回路素子３４１に電気的に接続されていない。ダミービア３１３Ｂと、従って、対応する金属領域３１２Ｂの「アンカー」としての役割を果たすダミー金属領域３０３Ｂを設けることにより、メタライゼーション層３３０の機械的安定性もさらに強化することができる。
【００５０】
この結果、本発明は、電気的に機能しない金属領域を含むメタライゼーションを形成する新たな技術を提供し、該層の機械的安定性は、対応する金属領域の下方に１以上のダミービアを形成することで実質的に強化することができる。さらに、ビア密度が低下したデバイス領域を識別し、これに対応して、対象の半導体デバイスを再設計することによって、プロセスの均一性を強化することができ、これにより、全体のパフォーマンスゲインおよび／または生産歩留まりの強化にも寄与する。さらに、ダミービアは、電気的に機能しない金属領域に限定して供給されるのではなく、金属線と他の金属領域にも与えられる。これにより、これらの機能的な金属線ならびに領域の機械的パフォーマンスに加えて、電気的パフォーマンスも強化することができる。例えば、金属線に対して任意のダミービアを供給することによって、その全体の抵抗が低下するとともに、同時に、その機械的安定性を著しく強化することができる。
【００５１】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５２】
【図１ａ】従来のプロセス技術による各種の製造段階における金属線および試験目的の広域金属領域を含むメタライゼーション層の形成における、半導体デバイスの概略的断面図。
【図１ｂ】従来のプロセス技術による各種の製造段階における金属線および試験目的の広域金属領域を含むメタライゼーション層の形成における、半導体デバイスの概略的断面図。
【図１ｃ】従来のプロセス技術による各種の製造段階における金属線および試験目的の広域金属領域を含むメタライゼーション層の形成における、半導体デバイスの概略的断面図。
【図１ｄ】従来のプロセス技術による各種の製造段階における金属線および試験目的の広域金属領域を含むメタライゼーション層の形成における、半導体デバイスの概略的断面図。
【図２ａ】ビア密度が低下したメタライゼーション層の領域を識別するように用いられる、設計レイアウトの形態の半導体デバイスの概略的上面図および断面図。
【図２ｂ】ビア密度が低下したメタライゼーション層の領域を識別するように用いられる、設計レイアウトの形態の半導体デバイスの概略的上面図および断面図。
【図２ｃ】ビア密度が低下していると識別された領域の特定のメタライゼーション層内に複数のダミービアを含む半導体デバイスの概略的上面図。
【図２ｄ】複数のダミービアが形成された半導体デバイスの概略的断面図。
【図２ｅ】複数のダミービアが形成された半導体デバイスの概略的断面図。
【図３】複数のダミービアが上方に形成され、これらのビアが下位のメタライゼーション層のダミー金属領域に接続される、広域金属領域を含む半導体デバイスの概略的断面図。

【特許請求の範囲】
【請求項１】
半導体デバイス（２００、３００）の第１絶縁体層（２０５、３０５）の第１部位（２０５Ｌ、３０５Ｌ）に複数のビア（２１３、３１３）を形成するステップを含み、前記複数のビア（２１３、３１３）のいくつかは、電気的に機能しないビア（２１３Ｂ、３１３Ｂ）であって、さらに、
前記第１絶縁体層（２０５、３０５）の第２部位（２０５Ｕ、３０５Ｕ）に第１金属領域（２１２、３１２）を形成するステップを有し、前記第２部位（２０５Ｕ、３０５Ｕ）は前記第１部位（２０５Ｌ）の上方に設けられており、前記第１金属領域（２１２、３１２）は、前記電気的に機能しないビア（２１３Ｂ、３１３Ｂ）の少なくとも１つに接続される、方法。
【請求項２】
前記第１絶縁体層（２０５、３０５）の前記第２部位（２０５Ｕ、３０５Ｕ）に第２金属領域（２１２、３１２）を形成するステップをさらに含み、前記第２金属領域（２１２、３１２）は、前記半導体デバイス（２００、３００）の半導体回路素子（２４１、３４１）に電気的に接続されるように、１以上のビア（２１３Ａ，３１３Ａ）に接続される、請求項１記載の方法。
【請求項３】
前記第２金属領域（２１２、３１２）は、少なくとも１つの電気的に機能しないビア（２１３Ｂ、３１３Ｂ）に接続されるように形成される、請求項２記載の方法。
【請求項４】
前記第１絶縁層（３０５）を形成する前に第２絶縁体層（３４３）形成するステップと、電気的に機能しないダミー金属領域（３０３Ｂ）を前記第２絶縁体層（３４３）に形成するステップと、を有し前記ダミー金属領域（３０３Ｂ）は、前記電気的に機能しないビアを形成後に、少なくとも１つの前記機能しないビア（３１３Ｂ）に接続するように設けられる、請求項１記載の方法。
【請求項５】
前記複数のビア（２１３、２１３）および前記第１金属領域（２１２、３１２）は、前記第１および第２部位（２０５Ｕ、２０５Ｌ、３０５Ｕ、３０５Ｌ）を貫通して延びるビア開口部を収容するように前記第１絶縁体層（２０５、３０５）をパターニングし、前記第２部位の前記第１金属領域（２１２、３１２）に対応する開口部を形成し、および、前記ビア開口部および前記開口部を共通の製造プロセスにおいて金属で充填することによって形成される、請求項１記載の方法。
【請求項６】
前記複数のビア（２１３、３１３）および前記第１金属領域（２１２、３１２）は、前記第２部位（２０５Ｕ、３０５Ｕ）の前記第１金属領域に対応する開口部を収容するように前記第１絶縁体層（２０５、３０５）をパターニングし、前記第１部位（２０５Ｌ、３０５Ｌ）を貫通して延びるビア開口部を形成し、および、前記ビア開口部および前記開口部を共通の製造プロセスにおいて金属で充填することによって形成される、請求項１記載の方法。
【請求項７】
前記複数のビア（２１２、３１２）および前記第１金属領域（２１２、３１２）は、前記第１絶縁体層（２０５、３０５）の前記第１部位（２０５Ｌ、３０５Ｌ）を形成し、前記第１部位（２０５Ｌ、３０５Ｌ）の前記ビア（２１２、３１２）を形成し、前記第１部位（２０５Ｌ、３０５Ｌ）および前記ビア（２１２、３１２）の上方に前記第１絶縁体層（２０５、３０５）の前記第２部位（２０５Ｕ、３０５Ｕ）を形成し、および、前記第２部位（２０５Ｕ、３０５Ｕ）に前記第１金属領域（２１２、３１２）を形成することによって形成される、請求項１記載の方法。
【請求項８】
前記第１金属領域（２１２Ｂ、３１２Ｂ）は、前記第２部位（２０５Ｕ、３０５Ｕ）形成され、前記半導体デバイス（２００、３００）の半導体回路素子（２４１、３４１）に電気的に接続された金属領域（２１２Ａ、２１２Ｃ、２１２Ｄ、３１２Ａ）の対応する設計寸法よりも大きな、前記第２部位（２０５Ｕ、３０５Ｕ）内の横方向の延長部に対する設計寸法を有する試験領域（２２０Ｂ、３２０Ｂ）を表す、請求項１記載の方法。
【請求項９】
所望の密度のビア（２１２、３１２）を得るように、所定の密度基準に従って前記第１金属領域（２１２、３１２）の下方に機能的でないビア（２１３Ｂ、３１３Ｂ）を形成するステップをさらに含む、請求項１記載の方法。
【請求項１０】
所望のビア密度（２１２、３１２）を得るように、所定の密度基準に従って前記第２金属領域（２１２Ａ、２１２Ｂ）の下方に機能的でないビア（２１３Ｂ、３１３Ｂ）を形成するステップをさらに含む、請求項２記載の方法。
【請求項１１】
基板（２０１、３０１）の上方に形成される１以上の半導体回路素子（２４１、３４１）と、
前記１以上の半導体回路素子（２４１、３４１）の上方に形成されるメタライゼーション層（２３０、３３０）と、を有し
前記メタライゼーション層（２２０、３３０）は、
第１金属領域（２１２、３１２）と、
前記第１金属領域（２１２、３１２）の下方に設けられてその一方の端部が前記第１金属領域（２１２、３１２）に接続されるとともに他方の端部が前記１以上の半導体回路素子（２４１、３４１）から分離された１以上のダミービア（２１３Ｂ、３１３Ｂ）と、
を含む、半導体デバイス（２００、３００）。
【請求項１２】
前記１以上の半導体回路素子（２４１、３４１）の少なくとも１つに電気的に接続される第２金属領域（２１２、３１２）の下方に設けられる少なくとも１つの第２ビア（２１３Ａ、３１３Ａ）をさらに含む、請求項１１記載の半導体デバイス（２００、３００）。
【請求項１３】
前記第１金属領域（２１２、３１２）は、前記メタライゼーション層（２３０、３３０）に形成される各金属線（２１２Ａ、２１２Ｃ、２１２Ｄ）の表面領域よりも大きな表面領域を有する前記メタライゼーション層（２３０、３３０）の試験領域（２２０Ｂ、３２０Ｂ）を表す、請求項１２記載の半導体デバイス（２００、３００）。

【図１ａ】

【図１ｂ】

【図１ｃ】

【図１ｄ】

【図２ａ】

【図２ｂ】

【図２ｃ】

【図２ｄ】

【図２ｅ】

【図３】

【公表番号】特表２００９−５１７８８４（Ｐ２００９−５１７８８４Ａ）
【公表日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００８−５４３３０７（Ｐ２００８−５４３３０７）
【出願日】平成１８年１１月１５日（２００６．１１．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０４４２９１
【国際公開番号】ＷＯ２００７／０６４４７１
【国際公開日】平成１９年６月７日（２００７．６．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ　ＭＩＣＲＯ　ＤＥＶＩＣＥＳ　ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】