デューティ補正回路、遅延同期ループ回路、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステム
【課題】デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができるデューティ補正回路、ＤＬＬ回路、カラムＡ／Ｄ変換器、固体撮像素子、およびカメラシステムを提供する。
【解決手段】デューティ補正回路１０は、第１入力および第２入力を有するＣ素子１１と、Ｃ素子１１の第２入力に接続されたインバータ１２と、を有し、Ｃ素子１１は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、Ｃ素子１１の第１入力およびインバータ１２にそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【解決手段】デューティ補正回路１０は、第１入力および第２入力を有するＣ素子１１と、Ｃ素子１１の第２入力に接続されたインバータ１２と、を有し、Ｃ素子１１は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、Ｃ素子１１の第１入力およびインバータ１２にそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックのデューティを補正するデューティ補正回路、それを用い遅延同期ループ回路（ＤＬＬ回路）、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
一般的に順序回路と組合せ回路から成る論理回路では、順序回路をクロック信号に同期させてラッチ動作させる。
順序回路に用いられる記憶素子であるフリップフロップはクロック入力波形のハイ（Hi）期間の幅、ロー（Lo）期間の幅にそれぞれ動作可能な最小値がある。
そして、フリップフロップは、クロックのデューティ（Duty）比が５０％からずれている場合は、クロック幅の観点で先に高速動作限界が決まることもある。
この値はクロックパルスの周期ではなく、Hi期間の幅、Lo期間の幅それぞれに対して最小値が決まっている。
そのため、論理回路の多くの用途において、前記クロック信号にはデューティ比、すなわち信号周期に対するハイレベル期間の割合は５０％が望ましい。
【０００３】
また、特許文献１には、通常の上位ビットカウンタとリング発振器によって位相の異なるクロック信号をラッチおよびデコードをする時間量子化器（TDC：Time-to-Digital Converter）で下位ビットの情報を得る積分型Ａ／Ｄ変換器が開示されている。
この積分型Ａ／Ｄ変換器においてもクロック信号のデューティ比は５０％であることが望ましい。
【０００４】
図１は、特許文献１に開示された方式のＡ／Ｄ変換器の構成を示す図である。
【０００５】
このＡ／Ｄ変換器１は、比較器２、ＰＬＬ回路３、ＴＤＣ（時間量子化器、ラッチおよびデコード）４、上位カウンタ５、および転送バス６を有する。
【０００６】
この例では位相が９０°異なる２つのクロック信号ＣＬＫＡ，ＣＬＫＢを用いて、上位カウンタ５で１０bit、下位ＴＤＣ４で２bitの計１２bitの分解能を持つ積分型Ａ／Ｄ変換器を示している。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較器２で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ５は動作を開始もしくは停止し、また下位ＴＤＣ４では位相の異なるクロック信号の情報をラッチする。
【０００７】
図２（Ａ）および（Ｂ）は、クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を説明するための図である。
【０００８】
クロック周波数の１周期の中において、信号ＶＣＯが変化するタイミングで、位相が９０°異なる２つのクロック信号ＣＬＫＡ、ＣＬＫＢの値をラッチすると４通りの位相情報が得られる。
この４通りのコードをデコードして２bitの下位ビットの情報を得ることができる。
【０００９】
図２（Ａ）では，クロック信号のデューティ比は共に５０％であるため、4通りのコードの出現確率は均等であるが、図２（Ｂ）のようにクロック信号のデューティ比が崩れてしまうと、コードの出現確率に偏りが生じてしまう。
これはＡ／Ｄ変換器の性能指標のひとつであるＤＮＬ（微分非直線性）を劣化させる。
そのため、このような場合においてもクロック信号のデューティ比は５０％であることが望ましい。
【００１０】
これに対し、特許文献２には、第１のラッチ回路と第２のラッチ回路を有するデューティ補正回路が提案されている。
第１のラッチ回路は、相互に一方のＮＡＮＤゲートの出力が他方のＮＡＮＤゲートの入力に帰還接続され、夫々のＮＡＮＤゲートの他方の入力に前記位相差が半周期の相補クロック信号が供給される。
第２のラッチ回路は、相互に一方のＮＡＮＤゲートの出力が他方のＮＡＮＤゲートの入力に帰還接続され、夫々のＮＡＮＤゲートの他方の入力に前記第１のラッチ回路の夫々のＮＡＮＤゲートの出力が供給される。
また、ＮＡＮＤゲートの代わりにＮＯＲゲートで構成されたデューティ補正回路も提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８-９２０９１号公報
【特許文献２】特許第３７５３９２５号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記した方式においては、ＮＡＮＤゲート２つで構成される第１のラッチ回路ではクロック信号のデューティ比が５０％より大きい、すなわちHi期間が長い場合においてしかその構成上デューティ比が補正されない。
そのため、第２のラッチ回路を用いてHi期間が短い場合に対応している。
そのため、トランジスタ数がやや多くなってしまうだけでなく、入力される相補クロックのデューティ比が５０％より大きい場合と小さい場合でスイッチング回数が異なり消費電流も一定ではない。
【００１３】
ＮＯＲゲートを用いたものでは、その反対にデューティ比が５０％より小さい、すなわちHi期間が短い場合においてしかその構成上デューティ比が補正されない。
そのため、こちらも第２のラッチ回路を用いてHi期間が長い場合に対応している。したがって、上記と同じ問題を有している。
【００１４】
本発明は、デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができるデューティ補正回路、ＤＬＬ回路、カラムＡ／Ｄ変換器、固体撮像素子、およびカメラシステムを提供することにある。
【００１５】
本発明の第１の観点のデューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１６】
本発明の第２の観点のＤＬＬ回路は、クロック入力に対して縦続接続された複数の遅延素子により生成されるディレイラインと、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有するディレイループと、上記ディレイラインにおける位相差がほぼ半周期である２つのクロックが入力される少なくとも一つのデューティ補正回路と、を有し、
上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１７】
本発明の第３の観点のカラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル（Ａ／Ｄ）変換器と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１８】
本発明の第４の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１９】
本発明の第５の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【発明の効果】
【００２０】
本発明によれば、デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができる。
【図面の簡単な説明】
【００２１】
【図１】特許文献１に開示された方式のＡ／Ｄ変換器の構成を示す図である。
【図２】クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を説明するための図である。
【図３】本発明の第１の実施形態に係るデューティ補正回路に構成例を示す図である。
【図４】MullerのＣ素子のシンボルと真理値表を示す図である。
【図５】Ｃ素子の構成例を示す回路図である。
【図６】入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の補正原理を説明するための図である。
【図７】入力される相補クロックのデューティ比が５０％より大きい（太った）場合の補正原理を説明するための図である。
【図８】本発明の第２の実施形態に係るデューティ補正回路の構成例を示す図である。
【図９】本発明の第３の実施形態に係るＤＬＬ回路の構成例を示す図である。
【図１０】入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の図９のＤＬＬ回路の動作波形を示す図である。
【図１１】入力される相補クロックのデューティ比が５０％より大きい（太った）場合の図９のＤＬＬ回路の動作波形を示す図である。
【図１２】本発明の第４の実施形態に係るＤＬＬ回路の構成例を示す図である。
【図１３】本発明の第５の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１４】本発明の第６の実施形態に係るクロック転送ラインにデューティ補正回路Ｗ適用した例を示す図である。
【図１５】本発明の第７の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１６】本発明の第６の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１７】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１８】図１７の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【図１９】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２０】Ｄ／Ａ変換器が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図２１】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（デューティ補正回路の第１の構成例）
２．第２の実施形態（デューティ補正回路の第２の構成例）
３．第３の実施形態（デューティ補正回路のＤＬＬ回路への第１の適用例）
４．第４の実施形態（デューティ補正回路のＤＬＬ回路への第２の適用例）
５．第５の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第１の適用例）
６．第６の実施形態（デューティ補正回路のクロック転送ラインへの適用例）
７．第７の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第２の適用例）
８．第８の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第３の適用例）
９．第９の実施形態（固体撮像素子の全体構成例）
１０．第１０の実施形態（カメラシステムの構成例）
【００２３】
＜１．第１の実施形態＞
［デューティ補正回路の第１の構成例］
図３は、本発明の第１の実施形態に係るデューティ補正回路に構成例を示す図である。
【００２４】
本デューティ補正回路１０は、１つのＣ素子１１と、そのＣ素子１１の一方の入力に接続されたインバータ１２を含んで構成されている。
【００２５】
デューティ補正回路１０は、２入力Ａ，Ｂにおおよそ位相差が半周期の相補クロックＣＬＫ，ＸＣＬＫを入力した場合、クロック信号ＣＬＫのデューティ比が崩れていても出力ＣＬＫＯのデューティ比はおおよそ５０％に回復する。
Ｃ素子１１は、以下に説明するように対称性を持つため、どちらの入力にインバータ１２を接続してもデューティ比の補正機能に変わりはないが、出力クロックの位相は逆転する。
【００２６】
［Ｃ素子の機能］
ここでＣ素子１１の構成および機能について説明する。
【００２７】
図４（Ａ）および（Ｂ）は、MullerのＣ素子のシンボルと真理値表を示す図である。
【００２８】
本実施形態のデューティ補正回路１０で使用するＣ素子１１は２つの第１入力Ａ、第２入力Ｂと１つの出力Ｏをもつ２入力１出力のＣ素子である。
Ｃ素子１１は待ち合わせ(rendezvous)、合流(join)、あるいは最終入力応答(last-of)回路とも言われる。
全ての入力、すなわち入力Ａ，Ｂが両方とも論理“１”になると出力Ｏが論理“１”になり、全ての入力、すなわちＡ，Ｂが両方とも論理“０”になると出力Ｏが論理“０”になる。
その他の状態では出力Ｏは前の状態を保持する。
入力Ａ，Ｂどちらか片方が変化しても出力Ｏは変化せず、両方の入力が変化して初めて出力が動作する特性を持つため、これが待ち合わせ回路と呼ばれるゆえんである。
【００２９】
図５（Ａ）および（Ｂ）は、Ｃ素子の構成例を示す回路図である。
【００３０】
図５（Ａ）のＣ素子１１Ａは、ＰＭＯＳトランジスタＰＴ１，ＰＴ２、ＮＭＯＳトランジスタＮＴ１，ＮＴ２、インバータＩＶ１，ＩＶ２、ノードＮＤ１，ＮＤ２を有する。
【００３１】
ＰＭＯＳトランジスタＰＴ１のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ２のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点によりノードＮＤ１が形成されている。
ＮＭＯＳトランジスタＮＴ１のソースがＮＭＯＳトランジスタＮＴ２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ２のゲートとＮＭＯＳトランジスタＮＴ１のゲートが入力Ａに接続され、ＰＭＯＳトランジスタＰＴ１のゲートとＮＭＯＳトランジスタＮＴ２のゲートが入力Ｂに接続されている。
ノードＮＤ１がインバータＩＶ１の入力に接続され、インバータＩＶ１の出力がノードＮＤ２に接続されている。ノードＮＤ２が出力ＯおよびインバータＩＶ２の入力に接続されている。インバータＩＶ２の出力がインバータＩＶ１の入力に接続されている。
【００３２】
このＣ素子１１Ａでは、入力Ａ，Ｂがともに論理“０”の場合、ＰＭＯＳトランジスタＰＴ１，ＰＴ２がオンし、ＮＭＯＳトランジスタＮＴ１，ＮＴ２がオフする。
その結果、ノードＮＤ１のレベルが電源電位レベル、すなわち、論理“１”のレベルに遷移し、そのレベルがインバータＩＶ１で反転されて、ノードＮＤ２、すなわち出力Ｏは論理“０”となる。
【００３３】
入力Ａ，Ｂがともに論理“１”の場合、ＰＭＯＳトランジスタＰＴ１，ＰＴ２がオフし、ＮＭＯＳトランジスタＮＴ１，ＮＴ２がオンする。
その結果、ノードＮＤ１のレベルが基準電位レベル、すなわち、論理“０”のレベルに遷移し、そのレベルがインバータＩＶ１で反転されて、ノードＮＤ２、すなわち出力Ｏは論理“１”となる。
【００３４】
入力Ａが論理“０”、入力Ｂが論理“１”の場合、ＰＭＯＳトランジスタＰＴ２，ＮＭＯＳトランジスタＮＴ２がオンし、ＰＭＯＳトランジスタＰＴ１，ＮＭＯＳトランジスタＮＴ１がオフする。
その結果、ノードＮＤ１はフローティングとなり、インバータＩＶ１，ＩＶ２で形成されるラッチの値が保持される。
【００３５】
入力Ａが論理“１”、入力Ｂが論理“０”の場合、ＰＭＯＳトランジスタＰＴ２，ＮＭＯＳトランジスタＮＴ２がオフし、ＰＭＯＳトランジスタＰＴ１，ＮＭＯＳトランジスタＮＴ１がオンする。
その結果、ノードＮＤ１はフローティングとなり、インバータＩＶ１，ＩＶ２で形成されるラッチの値が保持される。
【００３６】
図５（Ｂ）のＣ素子１１Ｂは、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１５、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１５、インバータＩＶ１１、ノードＮＤ１１〜ＮＤ１７を有する。
【００３７】
ＰＭＯＳトランジスタＰＴ１１のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ１２のソースに接続され、その接続点によりノードＮＤ１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続点によりノードＮＤ１２が形成されている。
ＮＭＯＳトランジスタＮＴ１１のソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点によりノードＮＤ１３が形成されている。ＮＭＯＳトランジスタＮＴ１２のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ１３のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ１４のソースに接続され、その接続点によりノードＮＤ１４が形成されている。
ＰＭＯＳトランジスタＰＴ１４のドレインがＮＭＯＳトランジスタＮＴ１３のドレインに接続され、その接続点によりノードＮＤ１５が形成されている。
ＮＭＯＳトランジスタＮＴ１３のソースがＮＭＯＳトランジスタＮＴ１４のドレインに接続され、その接続点によりノードＮＤ１６が形成されている。ＮＭＯＳトランジスタＮＴ１４のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ノードＮＤ１１とＮＤ１４にＰＭＯＳトランジスタＰＴ１５のソース、ドレインが接続され、ノードＮＤ１３とノードＮＤ１６にＮＭＯＳトランジスタＮＴ１５のソース、ドレインが接続されている。
ノードＮＤ１２およびＮＤ１５がインバータＩＶ１１の入力に接続され、インバータＩＶ１１の出力が出力Ｏに接続されたノードＮＤ１７，ＰＭＯＳトランジスタＰＴ１５のゲートおよびＮＭＯＳトランジスタＮＴ１５のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３のゲート、およびＮＭＯＳトランジスタＮＴ１１，ＮＴ１４のゲートが入力Ａに接続されている。
ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４のゲート、およびＮＭＯＳトランジスタＮＴ１２，ＮＴ１３のゲートが入力Ｂに接続されている。
【００３８】
このＣ素子１１Ａでは、入力Ａ，Ｂがともに論理“０”の場合、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４がオンし、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４がオフする。
その結果、ノードＮＤ１２のレベルが電源電位レベル、すなわち、論理“１”のレベルに遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
【００３９】
入力Ａ，Ｂがともに論理“１”の場合、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４がオフし、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４がオンする。
その結果、ノードＮＤ１２のレベルが基準電位レベル、すなわち、論理“０”のレベルに遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
【００４０】
入力Ａが論理“０”、入力Ｂが論理“１”の場合、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３、ＮＭＯＳトランジスタ１２，ＮＴ１３がオンし、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１４がオフする。
このとき、出力Ｏが論理“１”であった場合、ＰＭＯＳトランジスタＰＴ１５はオフし、ＮＭＯＳトランジスタＮＴ１５はオンする。
その結果、ノードＮＤ１５のレベルは、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１５，ＮＴ１２を通して基準電位レベル、すなわち、論理“０”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
つまり、出力Ｏは論理“１”に保持される。
出力Ｏが論理“０”であった場合、ＰＭＯＳトランジスタＰＴ１５はオンし、ＮＭＯＳトランジスタＮＴ１５はオフする。
その結果、ノードＮＤ１５のレベルは、ＰＭＯＳトランジスタＰＴ１３，ＰＴ１５，ＰＴ１２、ノードＮＤ１２を通して電源電位レベル、すなわち、論理“１”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
つまり、出力Ｏは論理“０”に保持される。
【００４１】
入力Ａが論理“１”、入力Ｂが論理“０”の場合、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３、ＮＭＯＳトランジスタ１２，ＮＴ１３がオフし、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１４がオンする。
このとき、出力Ｏが論理“１”であった場合、ＰＭＯＳトランジスタＰＴ１５はオフし、ＮＭＯＳトランジスタＮＴ１５はオンする。
その結果、ノードＮＤ１５のレベルは、ＮＭＯＳトランジスタＮＴ１２，ＮＴ１５，ＮＴ１４を通して基準電位レベル、すなわち、論理“０”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
つまり、出力Ｏは論理“１”に保持される。
出力Ｏが論理“０”であった場合、ＰＭＯＳトランジスタＰＴ１５はオンし、ＮＭＯＳトランジスタＮＴ１５はオフする。
その結果、ノードＮＤ１５のレベルは、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１５，ＰＴ１４を通して電源電位レベル、すなわち、論理“１”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
つまり、出力Ｏは論理“０”に保持される。
【００４２】
図５（Ａ）のＣ素子１１Ａは、スタティックな構成としてはトランジスタ数が最小の構成である。
回路を小さく実現できる一方、ラッチ回路のフィードバック（ＦＢ）されたインバータＩＮ２は比較的駆動能力を弱く設計する必要があるという制約がある。
図５（Ｂ）のＣ素子１１Ｂの構成は、トランジスタ数は図５（Ａ）と比較してやや増加するものの、細かな設計注意点はなく通常のＮＡＮＤゲートやＮＯＲゲートのように論理素子として使用できる安定した構成である。
【００４３】
次に、本実施形態に係るデューティ補正回路がデューティを補正する原理を図６および図７に関連付けて説明する。
【００４４】
図６は、入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の補正原理を説明するための図である。
【００４５】
この相補クロックである入力クロックＣＬＫ、ＸＣＬＫはおおよそ半周期の位相差をもっている。すなわちクロックＣＬＫの立ち上がりエッジとクロックＸＣＬＫの立ち上がりエッジの位相差はおおよそ１８０°であるとする。
クロックＸＣＬＫはインバータ１２を通過して論理が反転しクロックＸＣＬＫＩとなる。
そのため、入力クロックＣＬＫの立ち上がりエッジと反転クロックＸＣＬＫＩの立ち下がりエッジの位相差がおおよそ１８０°となる。
いま、Ｃ素子１０の出力ＣＬＫＯは２つのクロックＣＬＫ，ＸＣＬＫＩの両方が立ち上がったときに立ち上がり、両方が立ち下がったときに立ち下がる。
デューティが小さい（痩せている）場合、出力クロックＣＬＫＯの立ち上がりタイミングを決めるのは入力クロックＣＬＫの立ち上がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち上がりタイミングは反転クロックＸＣＬＫＩの方が先で、入力クロックＣＬＫの方が後である。また、出力クロックＣＬＫＯの立ち下がりタイミングを決めるのは反転クロックＸＣＬＫＩの立ち下がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち下がりタイミングは入力クロックＣＬＫの方が先で、反転クロックＸＣＬＫＩの方が後である。
先に述べたように、入力クロックＣＬＫの立ち上がりエッジと反転クロックＸＣＬＫＩの立ち下がりエッジの位相差がおおよそ１８０°である。
そのため、それぞれのエッジで立ち上がりと立ち下がりのタイミングが決まる出力クロックＣＬＫＯはHi期間がおおよそ１８０°、すなわち半周期となりデューティ比が５０％に復元される。
【００４６】
図７は、入力される相補クロックのデューティ比が５０％より大きい（太った）場合の補正原理を説明するための図である。
【００４７】
上述したように、この相補クロックである入力クロックＣＬＫ、ＸＣＬＫはおおよそ半周期の位相差をもっている。
したがって、入力クロックＣＬＫの立ち下がりエッジと入力クロックＸＣＬＫの立ち下がりエッジもまた立ち上がりエッジ同士同様に位相差はおおよそ１８０°である。
入力クロックＸＣＬＫはインバータ１２を通過して論理が反転しクロックＸＣＬＫＩとなる。そのため、入力クロックＣＬＫの立ち下がりエッジと反転クロックＸＣＬＫＩの立ち上がりエッジの位相差がおおよそ１８０°となる。
いま、同様にＣ素子１０の出力クロックＣＬＫＯは２つのクロックＣＬＫ，ＸＣＬＫＩの両方が立ち上がったときに立ち上がり、両方が立ち下がったときに立ち下がる。
デューティ比が大きい（太っている）場合、出力クロックＣＬＫＯの立ち上がりタイミングを決めるのは反転クロックＸＣＬＫＩの立ち上がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち上がりタイミングは入力クロックＣＬＫの方が先で、反転クロックＸＣＬＫＩの方が後である。また、出力クロックＣＬＫＯの立ち下がりタイミングを決めるのは入力クロックＣＬＫの立ち下がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち下がりタイミングは反転クロックＸＣＬＫＩの方が先で、入力クロックＣＬＫの方が後である。
先に述べたように、入力クロックＣＬＫの立ち下がりエッジと反転クロックＸＣＬＫＩの立ち上がりエッジの位相差はおおよそ１８０°である。
そのため、それぞれのエッジで立ち下がりと立ち上がりのタイミングが決まる出力クロックＣＬＫＯはHi期間がおおよそ１８０°、すなわち半周期となりデューティ比が５０％に復元される。
【００４８】
本第１の実施形態によれば、簡易的な回路でデューティ比をおおよそ５０％に補正できる。
半導体集積回路のほとんどはクロックを用いた同期化システムのため、波及効果が大きい。
【００４９】
＜２．第２の実施形態＞
［デューティ補正回路の第２の構成例］
図８は、本発明の第２の実施形態に係るデューティ補正回路の構成例を示す図である。
【００５０】
本第２の実施形態のデューティ補正回路１０Ａが第１の実施形態に係るデューティ補正回路１０と異なる点は、インバータ１２を接続していないＣ素子１１の第１入力にパスゲート容量１３を接続したことにある。
第１の実施形態のデューティ補正回路１０は原理的にデューティをおおよそ５０％に補正できるものの、インバータ１２の遅延が誤差となるおそれがある。
補正回路そのものが持つ誤差分を除去するため、インバータ１２とほぼ同じ遅延を持つようにパスゲート容量１３を設計することで、より精度の高いデューティ補正効果をもつ。
【００５１】
［デューティ補正回路の適用例］
以下に、本実施形態に係るデューティ補正回路の適用例について説明する。
【００５２】
＜３．第３の実施形態＞
［デューティ補正回路のＤＬＬ回路への第１の適用例］
図９は、本発明の第３の実施形態に係るＤＬＬ回路の構成例を示す図である。
【００５３】
本ＤＬＬ(Delay Locked Loop)回路２０は、上述したデューティ補正回路１０が適用されている。すなわち、本ＤＬＬ回路２０は、デューティ補正機能付きＤＬＬ回路として構成されている。
ＤＬＬ回路とは、配線負荷などにより発生する外部インタフェースの遅延時間を制御し、内部クロックとの同期を調整する回路である。
【００５４】
本ＤＬＬ回路２０は、位相ディテクタ（ＰＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルタ（ＬＰＦ）２３、およびクロックＣＬＫの入力端Ｔ２１に対して縦続接続された遅延素子２４−１〜２４−６を有する。
そして、ＤＬＬ回路２０は、デューティ補正回路１０−１および１０−２を有している。
【００５５】
ＤＬＬ回路はＰＬＬ回路と異なり、入力クロックＣＬＫのデューティ比が崩れていた場合はそれをそのまま出力してしまうという特性を持っている。
本本実施形態では、上述したデューティ補正回路を搭載することでＤＬＬ回路の弱点を解決するものである。
図９の例では、閉ループは４段の遅延素子２４−１，２４−２，２４−３，２４−４で構成されており、おのおのの出力側タップＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４におけるクロックの位相差は９０°である。
ＤＬＬ回路２０は元の信号と遅延素子を縦続接続したディレイラインＬＤＬＹを通して一周期遅れた信号との位相差を位相ディテクタ２１で比較してチャージポンプ２２、ローパスフィルタ２３を含むディレイループＤＬＰを遅延同期させてロックしている。
そのため、ディレイラインＬＤＬＹが偶数段で構成されている場合、必ず位相差が１８０°であるタップＴＡＰの組合せが存在する。
この例ではタップＴＡＰ１とタップＴＡＰ３、タップＴＡＰ２とタップＴＡＰ４の組合せである。
この組となる信号対をデューティ補正回路１０−１，１０−２に入力することで、出力を取り出すとデューティ比が補正されたクロックＣＬＫＡ，ＣＬＫＢが出力される。
【００５６】
図１０は、入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の図９のＤＬＬ回路の動作波形を示す図である。
図１１は、入力される相補クロックのデューティ比が５０％より大きい（太った）場合の図９のＤＬＬ回路の動作波形を示す図である。
【００５７】
図１０は図６に対応し、図１１は図７に対応している。
図１０および図１１において、タップＴＡＰ１のクロックＣＬＫ１が図６の入力クロックＣＬＫに相当し、タップＴＡＰ３のクロックＸＣＬＫ１が図６の入力クロックＸＣＬＫに相当する。
そして、タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給される。タップＴＡＰ３のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１２に供給される。
同様に、図１０および図１１において、タップＴＡＰ２のクロックＣＬＫ２が図６の入力クロックＣＬＫに相当し、タップＴＡＰ４のクロックＸＣＬＫ２が図６の入力クロックＸＣＬＫに相当する。
そして、タップＴＡＰ４のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給される。タップＴＡＰ４のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１２に供給される。
【００５８】
タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給され、タップＴＡＰ３のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＡが得られる。
タップＴＡＰ２のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給され、タップＴＡＰ４のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＢが得られる。
この場合のデューティ補正動作は、図６および図７に関連付けて詳述した動作原理と同様である。
したがって、ここでは、その説明は省略する。
【００５９】
以上のように、ＤＬＬ回路２０において、入力信号のデューティ比に依存せず、常におおよそデューティ比５０％の信号を出力させることができる。
【００６０】
＜４．第４の実施形態＞
［デューティ補正回路のＤＬＬ回路への第２の適用例］
図１２は、本発明の第４の実施形態に係るＤＬＬ回路の構成例を示す図である。
【００６１】
第４の実施形態に係るＤＬＬ回路２０Ａが第３の実施形態に係るＤＬＬ回路２０と異なる点は、１０個の遅延素子２４−１〜２４−１０を縦続接続して、閉ループが８段の遅延素子２４−１〜２４−８により構成されていることにある。
これに応じて、ＤＬＬ回路２０Ａは、２個のデューティ補正回路１０−３，１０−４が増設されている。
【００６２】
この場合、遅延素子２４−１〜２４−８のおのおのの出力側タップＴＡＰ１〜ＴＡＰ８におけるクロックの位相差は４５°である。
ここではあえて波形は示さないが、同様に位相差が１８０°であるタップＴＡＰの組合せをデューティ補正回路１０−１〜１０３に入力することでデューティ補正の効果を得ることが可能である。
この例ではタップＴＡＰ１とタップＴＡＰ５、タップＴＡＰ２とタップＴＡＰ６、ＴＡＰ３とタップＴＡＰ７、タップＴＡＰ４とタップＴＡＰ８の組合せである。
【００６３】
タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給され、タップＴＡＰ５のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＡが得られる。
タップＴＡＰ２のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給され、タップＴＡＰ６のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＢが得られる。
タップＴＡＰ３のクロックＣＬＫ３がデューティ補正回路１０−３のＣ素子１１の一方の入力に供給され、タップＴＡＰ７のクロックＸＣＬＫ３がデューティ補正回路１０−３のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＣが得られる。
タップＴＡＰ４のクロックＣＬＫ４がデューティ補正回路１０−４のＣ素子１１の一方の入力に供給され、タップＴＡＰ８のクロックＸＣＬＫ４がデューティ補正回路１０−４のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＤが得られる。
【００６４】
なお、ディレイラインＬＤＬＹの段数は４段、８段に限ったものではなく偶数段で構成されていれば良い。
【００６５】
＜５．第５の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第１の適用例］
図１３は、本発明の第５の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００６６】
本カラムＡ／Ｄ変換器３０は、上述したデューティ補正回路１０が搭載されたＤＬＬ回路２０が適用されている。
カラムＡ／Ｄ変換器３０は、複数の積分型Ａ／Ｄ変換器３１が列並列に配列されている。カラムＡ／Ｄ変換器３０は、ＤＬＬ回路２０および複数の積分型Ａ／Ｄ変換器３１に加えてさらに次の構成要素を有する。
カラムＡ／Ｄ変換器３０は、ランプ波形を生成するランプ生成部３２、クロック転送ライン３３Ａ，３３Ｂ、リピータ３４Ａ−１〜３４Ａ−ｍ、３４Ｂ−１〜３４Ｂ−ｍ、および転送バス３５を有する。
【００６７】
各積分型Ａ／Ｄ変換器３１は、比較器３１１、ＴＤＣ（Time-to-Digital Converter：時間量子化器、ラッチおよびデコード）３１２、上位カウンタ（リップルカウンタ）３１３を有する。
【００６８】
ＤＬＬ回路２０による位相が９０°異なり、デューティが補正された２つのクロック信号ＣＬＫＡ，ＣＬＫＢを用いて、上位カウンタ３１３で１０bit、下位ＴＤＣ３１２で２bitの計１２bitの分解能を持つ。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとが比較器３１１で比較され、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ３１３は動作を開始もしくは停止し、また下位ＴＤＣ３１２では位相の異なるクロック信号の情報をラッチする。
【００６９】
このカラムＡ／Ｄ変換器３０は、イメージセンサの画素信号を列並列に読み出すのに用いられる。
【００７０】
このカラムＡ／Ｄ変換器３０において、位相の異なるクロックＣＬＫＡとＣＬＫＢは、デューティ補正機能付きＤＬＬ回路２０よりカラムの端から端にクロック転送ライン３３Ａ，３３Ｂの片側から伝送される。
このＤＬＬ回路に近いカラムを近端カラム、遠いカラムを遠端カラムと呼ぶ。
【００７１】
デューティ補正機能付きＤＬＬ回路２０を適用することにより、ＤＬＬ回路２０に入力されるクロックのデューティ比を補正できる。
【００７２】
ＤＬＬ回路２０に入力されるクロックはチップ内のあらゆる経路を通過してきており、このカラムＡ／Ｄ変換器に分配される以前にデューティ比が崩れている場合がある。
それをＡ／Ｄ変換器の入口の段階でデューティ補正機能付きＤＬＬ回路２０によって補正することで、以前の経路のデューティ崩れを考慮しなくて良くなることから、結果としてＡ／Ｄ変換特性の特性を向上させることができる。
【００７３】
＜６．第５の実施形態＞
［デューティ補正回路のクロック転送ラインへの適用例］
図１４は、本発明の第６の実施形態に係るクロック転送ラインにデューティ補正回路Ｗ適用した例を示す図である。
【００７４】
図１４は、相補クロックを用いてクロックを伝播させるクロック転送ライン３３Ｃを示している。
クロックＣＬＫは長距離配線を伝播させると配線の抵抗や寄生容量などの影響を受け、リピータを通過するごとにデューティ比が崩れていく。
そこで、まずクロックＣＬＫを相補で伝送させる。相補クロックのデューティ比はそれぞれ崩れていくが、併走した経路や同一の回路を通過することにおいては位相差はおおよそ１８０°が保たれる。
そこで、リピータ３４に入力する直前に、本実施形態に係るデューティ補正回路１０を挿入することでデューティ比を随時補正していくことができる。
【００７５】
＜７．第７の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第２の適用例］
図１５は、本発明の第７の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００７６】
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ａは、第６の実施形態のクロック転送ラインの構成が適用されている。
すなわち、本第７の実施形態に係るＡ／Ｄ変換器３０Ａは、相補クロック転送ライン３３ＡＣ，３３ＢＣが適用され、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路１０が配置されている。
この例では、随時クロックのデューティ比が補正されていくため、遠端であってもデューティ比の崩れがそれほど大きくならないことを特徴とする。
【００７７】
ここで、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路が配置されていない場合について考察する。
クロックＣＬＫＡ，ＣＬＫＢはリピータ３４Ａ，３４Ｂを介して伝播する。
このとき立ち上がり時間と立ち下がり時間の時間差で、デューティ比が崩れていき、近端のクロック信号ＣＬＫＡＮ，ＣＬＫＢＮと遠端のクロック信号ＣＬＫＡＦ，ＣＬＫＢＦのデューティ比が異なってしまい、Ａ／Ｄ変換特性が劣化するおそれがある。
【００７８】
これに対し、本第５の実施形態では、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路１０が配置されていることから、リピータにおけるデューティ比のくずれによる影響を最小限にすることができ、Ａ／Ｄ変換特性の劣化を抑止できるという利点がある。
【００７９】
なお、ＤＬＬ回路２０は、好適にはデューティ補正機能を有している方がＡ／Ｄ変換特性の劣化を大きく抑止することができる。
ただし、ＤＬＬ回路２０がデューティ補正機能付きでなくとも、十分にＡ／Ｄ変換特性の劣化を抑止することができる。
【００８０】
＜８．第８の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第３の適用例］
図１６は、本発明の第６の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００８１】
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ｂが第７の実施形態のＡ／Ｄ変換器３０Ａと異なる点は、次の通りである。
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ｂでは、デューティ補正回路１０が相補クロック転送ライン３０ＡＣ、３０ＢＣではなく、各積分型Ａ／Ｄ変換器３１のＴＤＣ３１２および上位ビットカウンタ３１３の入力段に配置されている。
【００８２】
本第７の実施形態によれば、各積分型Ａ／Ｄ変換器３１の各ＴＤＣ３１２で位相差情報をラッチする直前にデューティ補正回路１０があるため、補正の効果は高い。
【００８３】
上記第５、第７、および第８の実施形態によれば、列並列カラムＡ／Ｄ変換器の特性、動作周波数の上限やＤＮＬを向上させることができる。
【００８４】
なお、第５、第７、および第８の実施形態の構成は個別に採用してもよいが、適宜組み合わせて採用することも可能である。
【００８５】
＜９．第９の実施形態＞
［固体撮像素子の全体構成例］
図１７は、本発明の第９の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１８は、図１７の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【００８６】
この固体撮像素子１００は、図１７および図１８に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのカラムＡ／Ｄ変換器（ＡＤＣ）１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、Ｄ／Ａ変換器１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００８７】
また、カラムＡ／Ｄ変換器１５０は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂが適用される。図１８では図面の簡単化のための各積分型Ａ／Ｄ変換器１５１は、比較器１５２のみを示している。
積分型Ａ／Ｄ変換器１５１は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂの積分型Ａ／Ｄ変換器３１，３１Ａ，３１Ｂが適用される。
また、タイミング制御回路１４０のＤＬＬ回路１４１が本実施形態のＤＬＬ回路２０に相当する。
また、Ｄ／Ａ変換器１６１は、図１３、図１５、図１６のランプ生成部３２に相当する。
【００８８】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００８９】
図１９は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００９０】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９１】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００９２】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９３】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラムＡ／Ｄ変換器１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００９４】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００９５】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００９６】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００９７】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラムＡ／Ｄ変換器１５０に出力する。
カラムＡ／Ｄ変換器１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照電圧ＲＡＭＰを使用した応積分型Ａ／Ｄ変換器１５１、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００９８】
図２０は、ＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
ＤＡＣ１６１は、図１４に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
【００９９】
カラムＡ／Ｄ変換器１５０は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂと同様の構成および機能を有することからここではその説明は省略する。
各積分型Ａ／Ｄ変換器１５１の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【０１００】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、論理回路１５５によるデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【０１０１】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、Ａ／Ｄ変換器１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（basＥＢand）ＬＳＩの入力として送信される。
【０１０２】
本第９の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ１００は第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂが適用される。
したがって、本固体撮像素子によれば、列並列カラムＡ／Ｄ変換器の特性、動作周波数の上限やＤＮＬを向上させることができる。
【０１０３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１０４】
＜１０．第１０の実施形態＞
［カメラシステムの構成例］
図２１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１０５】
本カメラシステム２００は、図２１に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１０６】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１０７】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１０８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１０９】
１０，１０Ａ，１０−１〜１０−４・・・デューティ補正回路、１１・・・Ｃ素子、１２・・・インバータ、１３・・・パスゲート容量、２０，２０Ａ・・・ＤＬＬ回路、２４−１〜２４−１０・・・遅延素子、３０・・・カラムＡ／Ｄ変換器、３１・・・積分型Ａ／Ｄ変換器、３１１・・・比較器、３１２・・・ＴＤＣ（Time-to-Digital Converter：時間量子化器）、３１３・・・上位ビットカウンタ、３２・・・ランプ生成部、３３Ａ，３３Ｂ・・・クロック転送ライン、３４・・・リピータ、３５・・・転送バス、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＤＬ回路、１５０・・・カラムＡ／Ｄ変換器（ＡＤＣ）、１５１・・・比較器、１６１・・・Ｄ／Ａ変換器（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【技術分野】
【０００１】
本発明は、クロックのデューティを補正するデューティ補正回路、それを用い遅延同期ループ回路（ＤＬＬ回路）、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
一般的に順序回路と組合せ回路から成る論理回路では、順序回路をクロック信号に同期させてラッチ動作させる。
順序回路に用いられる記憶素子であるフリップフロップはクロック入力波形のハイ（Hi）期間の幅、ロー（Lo）期間の幅にそれぞれ動作可能な最小値がある。
そして、フリップフロップは、クロックのデューティ（Duty）比が５０％からずれている場合は、クロック幅の観点で先に高速動作限界が決まることもある。
この値はクロックパルスの周期ではなく、Hi期間の幅、Lo期間の幅それぞれに対して最小値が決まっている。
そのため、論理回路の多くの用途において、前記クロック信号にはデューティ比、すなわち信号周期に対するハイレベル期間の割合は５０％が望ましい。
【０００３】
また、特許文献１には、通常の上位ビットカウンタとリング発振器によって位相の異なるクロック信号をラッチおよびデコードをする時間量子化器（TDC：Time-to-Digital Converter）で下位ビットの情報を得る積分型Ａ／Ｄ変換器が開示されている。
この積分型Ａ／Ｄ変換器においてもクロック信号のデューティ比は５０％であることが望ましい。
【０００４】
図１は、特許文献１に開示された方式のＡ／Ｄ変換器の構成を示す図である。
【０００５】
このＡ／Ｄ変換器１は、比較器２、ＰＬＬ回路３、ＴＤＣ（時間量子化器、ラッチおよびデコード）４、上位カウンタ５、および転送バス６を有する。
【０００６】
この例では位相が９０°異なる２つのクロック信号ＣＬＫＡ，ＣＬＫＢを用いて、上位カウンタ５で１０bit、下位ＴＤＣ４で２bitの計１２bitの分解能を持つ積分型Ａ／Ｄ変換器を示している。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較器２で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ５は動作を開始もしくは停止し、また下位ＴＤＣ４では位相の異なるクロック信号の情報をラッチする。
【０００７】
図２（Ａ）および（Ｂ）は、クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を説明するための図である。
【０００８】
クロック周波数の１周期の中において、信号ＶＣＯが変化するタイミングで、位相が９０°異なる２つのクロック信号ＣＬＫＡ、ＣＬＫＢの値をラッチすると４通りの位相情報が得られる。
この４通りのコードをデコードして２bitの下位ビットの情報を得ることができる。
【０００９】
図２（Ａ）では，クロック信号のデューティ比は共に５０％であるため、4通りのコードの出現確率は均等であるが、図２（Ｂ）のようにクロック信号のデューティ比が崩れてしまうと、コードの出現確率に偏りが生じてしまう。
これはＡ／Ｄ変換器の性能指標のひとつであるＤＮＬ（微分非直線性）を劣化させる。
そのため、このような場合においてもクロック信号のデューティ比は５０％であることが望ましい。
【００１０】
これに対し、特許文献２には、第１のラッチ回路と第２のラッチ回路を有するデューティ補正回路が提案されている。
第１のラッチ回路は、相互に一方のＮＡＮＤゲートの出力が他方のＮＡＮＤゲートの入力に帰還接続され、夫々のＮＡＮＤゲートの他方の入力に前記位相差が半周期の相補クロック信号が供給される。
第２のラッチ回路は、相互に一方のＮＡＮＤゲートの出力が他方のＮＡＮＤゲートの入力に帰還接続され、夫々のＮＡＮＤゲートの他方の入力に前記第１のラッチ回路の夫々のＮＡＮＤゲートの出力が供給される。
また、ＮＡＮＤゲートの代わりにＮＯＲゲートで構成されたデューティ補正回路も提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８-９２０９１号公報
【特許文献２】特許第３７５３９２５号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記した方式においては、ＮＡＮＤゲート２つで構成される第１のラッチ回路ではクロック信号のデューティ比が５０％より大きい、すなわちHi期間が長い場合においてしかその構成上デューティ比が補正されない。
そのため、第２のラッチ回路を用いてHi期間が短い場合に対応している。
そのため、トランジスタ数がやや多くなってしまうだけでなく、入力される相補クロックのデューティ比が５０％より大きい場合と小さい場合でスイッチング回数が異なり消費電流も一定ではない。
【００１３】
ＮＯＲゲートを用いたものでは、その反対にデューティ比が５０％より小さい、すなわちHi期間が短い場合においてしかその構成上デューティ比が補正されない。
そのため、こちらも第２のラッチ回路を用いてHi期間が長い場合に対応している。したがって、上記と同じ問題を有している。
【００１４】
本発明は、デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができるデューティ補正回路、ＤＬＬ回路、カラムＡ／Ｄ変換器、固体撮像素子、およびカメラシステムを提供することにある。
【００１５】
本発明の第１の観点のデューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１６】
本発明の第２の観点のＤＬＬ回路は、クロック入力に対して縦続接続された複数の遅延素子により生成されるディレイラインと、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有するディレイループと、上記ディレイラインにおける位相差がほぼ半周期である２つのクロックが入力される少なくとも一つのデューティ補正回路と、を有し、
上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１７】
本発明の第３の観点のカラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル（Ａ／Ｄ）変換器と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１８】
本発明の第４の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【００１９】
本発明の第５の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、上記相補クロックが伝搬される複数のクロック転送ラインと、並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、上記各積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、上記デューティ補正回路は、第１入力および第２入力を有するＣ素子と、上記Ｃ素子の第２入力に接続されたインバータと、を有し、上記Ｃ素子は、入力が両方とも論理“１”になると出力が論理“１”になり、入力が両方とも論理“０”になると出力が論理“０”になり、その他の状態では出力は前の状態を保持し、上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。
【発明の効果】
【００２０】
本発明によれば、デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができる。
【図面の簡単な説明】
【００２１】
【図１】特許文献１に開示された方式のＡ／Ｄ変換器の構成を示す図である。
【図２】クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を説明するための図である。
【図３】本発明の第１の実施形態に係るデューティ補正回路に構成例を示す図である。
【図４】MullerのＣ素子のシンボルと真理値表を示す図である。
【図５】Ｃ素子の構成例を示す回路図である。
【図６】入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の補正原理を説明するための図である。
【図７】入力される相補クロックのデューティ比が５０％より大きい（太った）場合の補正原理を説明するための図である。
【図８】本発明の第２の実施形態に係るデューティ補正回路の構成例を示す図である。
【図９】本発明の第３の実施形態に係るＤＬＬ回路の構成例を示す図である。
【図１０】入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の図９のＤＬＬ回路の動作波形を示す図である。
【図１１】入力される相補クロックのデューティ比が５０％より大きい（太った）場合の図９のＤＬＬ回路の動作波形を示す図である。
【図１２】本発明の第４の実施形態に係るＤＬＬ回路の構成例を示す図である。
【図１３】本発明の第５の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１４】本発明の第６の実施形態に係るクロック転送ラインにデューティ補正回路Ｗ適用した例を示す図である。
【図１５】本発明の第７の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１６】本発明の第６の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【図１７】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１８】図１７の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【図１９】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２０】Ｄ／Ａ変換器が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図２１】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（デューティ補正回路の第１の構成例）
２．第２の実施形態（デューティ補正回路の第２の構成例）
３．第３の実施形態（デューティ補正回路のＤＬＬ回路への第１の適用例）
４．第４の実施形態（デューティ補正回路のＤＬＬ回路への第２の適用例）
５．第５の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第１の適用例）
６．第６の実施形態（デューティ補正回路のクロック転送ラインへの適用例）
７．第７の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第２の適用例）
８．第８の実施形態（デューティ補正回路のカラムＡ／Ｄ変換器への第３の適用例）
９．第９の実施形態（固体撮像素子の全体構成例）
１０．第１０の実施形態（カメラシステムの構成例）
【００２３】
＜１．第１の実施形態＞
［デューティ補正回路の第１の構成例］
図３は、本発明の第１の実施形態に係るデューティ補正回路に構成例を示す図である。
【００２４】
本デューティ補正回路１０は、１つのＣ素子１１と、そのＣ素子１１の一方の入力に接続されたインバータ１２を含んで構成されている。
【００２５】
デューティ補正回路１０は、２入力Ａ，Ｂにおおよそ位相差が半周期の相補クロックＣＬＫ，ＸＣＬＫを入力した場合、クロック信号ＣＬＫのデューティ比が崩れていても出力ＣＬＫＯのデューティ比はおおよそ５０％に回復する。
Ｃ素子１１は、以下に説明するように対称性を持つため、どちらの入力にインバータ１２を接続してもデューティ比の補正機能に変わりはないが、出力クロックの位相は逆転する。
【００２６】
［Ｃ素子の機能］
ここでＣ素子１１の構成および機能について説明する。
【００２７】
図４（Ａ）および（Ｂ）は、MullerのＣ素子のシンボルと真理値表を示す図である。
【００２８】
本実施形態のデューティ補正回路１０で使用するＣ素子１１は２つの第１入力Ａ、第２入力Ｂと１つの出力Ｏをもつ２入力１出力のＣ素子である。
Ｃ素子１１は待ち合わせ(rendezvous)、合流(join)、あるいは最終入力応答(last-of)回路とも言われる。
全ての入力、すなわち入力Ａ，Ｂが両方とも論理“１”になると出力Ｏが論理“１”になり、全ての入力、すなわちＡ，Ｂが両方とも論理“０”になると出力Ｏが論理“０”になる。
その他の状態では出力Ｏは前の状態を保持する。
入力Ａ，Ｂどちらか片方が変化しても出力Ｏは変化せず、両方の入力が変化して初めて出力が動作する特性を持つため、これが待ち合わせ回路と呼ばれるゆえんである。
【００２９】
図５（Ａ）および（Ｂ）は、Ｃ素子の構成例を示す回路図である。
【００３０】
図５（Ａ）のＣ素子１１Ａは、ＰＭＯＳトランジスタＰＴ１，ＰＴ２、ＮＭＯＳトランジスタＮＴ１，ＮＴ２、インバータＩＶ１，ＩＶ２、ノードＮＤ１，ＮＤ２を有する。
【００３１】
ＰＭＯＳトランジスタＰＴ１のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ２のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点によりノードＮＤ１が形成されている。
ＮＭＯＳトランジスタＮＴ１のソースがＮＭＯＳトランジスタＮＴ２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ２のゲートとＮＭＯＳトランジスタＮＴ１のゲートが入力Ａに接続され、ＰＭＯＳトランジスタＰＴ１のゲートとＮＭＯＳトランジスタＮＴ２のゲートが入力Ｂに接続されている。
ノードＮＤ１がインバータＩＶ１の入力に接続され、インバータＩＶ１の出力がノードＮＤ２に接続されている。ノードＮＤ２が出力ＯおよびインバータＩＶ２の入力に接続されている。インバータＩＶ２の出力がインバータＩＶ１の入力に接続されている。
【００３２】
このＣ素子１１Ａでは、入力Ａ，Ｂがともに論理“０”の場合、ＰＭＯＳトランジスタＰＴ１，ＰＴ２がオンし、ＮＭＯＳトランジスタＮＴ１，ＮＴ２がオフする。
その結果、ノードＮＤ１のレベルが電源電位レベル、すなわち、論理“１”のレベルに遷移し、そのレベルがインバータＩＶ１で反転されて、ノードＮＤ２、すなわち出力Ｏは論理“０”となる。
【００３３】
入力Ａ，Ｂがともに論理“１”の場合、ＰＭＯＳトランジスタＰＴ１，ＰＴ２がオフし、ＮＭＯＳトランジスタＮＴ１，ＮＴ２がオンする。
その結果、ノードＮＤ１のレベルが基準電位レベル、すなわち、論理“０”のレベルに遷移し、そのレベルがインバータＩＶ１で反転されて、ノードＮＤ２、すなわち出力Ｏは論理“１”となる。
【００３４】
入力Ａが論理“０”、入力Ｂが論理“１”の場合、ＰＭＯＳトランジスタＰＴ２，ＮＭＯＳトランジスタＮＴ２がオンし、ＰＭＯＳトランジスタＰＴ１，ＮＭＯＳトランジスタＮＴ１がオフする。
その結果、ノードＮＤ１はフローティングとなり、インバータＩＶ１，ＩＶ２で形成されるラッチの値が保持される。
【００３５】
入力Ａが論理“１”、入力Ｂが論理“０”の場合、ＰＭＯＳトランジスタＰＴ２，ＮＭＯＳトランジスタＮＴ２がオフし、ＰＭＯＳトランジスタＰＴ１，ＮＭＯＳトランジスタＮＴ１がオンする。
その結果、ノードＮＤ１はフローティングとなり、インバータＩＶ１，ＩＶ２で形成されるラッチの値が保持される。
【００３６】
図５（Ｂ）のＣ素子１１Ｂは、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１５、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１５、インバータＩＶ１１、ノードＮＤ１１〜ＮＤ１７を有する。
【００３７】
ＰＭＯＳトランジスタＰＴ１１のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ１２のソースに接続され、その接続点によりノードＮＤ１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続点によりノードＮＤ１２が形成されている。
ＮＭＯＳトランジスタＮＴ１１のソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点によりノードＮＤ１３が形成されている。ＮＭＯＳトランジスタＮＴ１２のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ１３のソースが電源電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ１４のソースに接続され、その接続点によりノードＮＤ１４が形成されている。
ＰＭＯＳトランジスタＰＴ１４のドレインがＮＭＯＳトランジスタＮＴ１３のドレインに接続され、その接続点によりノードＮＤ１５が形成されている。
ＮＭＯＳトランジスタＮＴ１３のソースがＮＭＯＳトランジスタＮＴ１４のドレインに接続され、その接続点によりノードＮＤ１６が形成されている。ＮＭＯＳトランジスタＮＴ１４のソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
ノードＮＤ１１とＮＤ１４にＰＭＯＳトランジスタＰＴ１５のソース、ドレインが接続され、ノードＮＤ１３とノードＮＤ１６にＮＭＯＳトランジスタＮＴ１５のソース、ドレインが接続されている。
ノードＮＤ１２およびＮＤ１５がインバータＩＶ１１の入力に接続され、インバータＩＶ１１の出力が出力Ｏに接続されたノードＮＤ１７，ＰＭＯＳトランジスタＰＴ１５のゲートおよびＮＭＯＳトランジスタＮＴ１５のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３のゲート、およびＮＭＯＳトランジスタＮＴ１１，ＮＴ１４のゲートが入力Ａに接続されている。
ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４のゲート、およびＮＭＯＳトランジスタＮＴ１２，ＮＴ１３のゲートが入力Ｂに接続されている。
【００３８】
このＣ素子１１Ａでは、入力Ａ，Ｂがともに論理“０”の場合、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４がオンし、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４がオフする。
その結果、ノードＮＤ１２のレベルが電源電位レベル、すなわち、論理“１”のレベルに遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
【００３９】
入力Ａ，Ｂがともに論理“１”の場合、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４がオフし、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４がオンする。
その結果、ノードＮＤ１２のレベルが基準電位レベル、すなわち、論理“０”のレベルに遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
【００４０】
入力Ａが論理“０”、入力Ｂが論理“１”の場合、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３、ＮＭＯＳトランジスタ１２，ＮＴ１３がオンし、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１４がオフする。
このとき、出力Ｏが論理“１”であった場合、ＰＭＯＳトランジスタＰＴ１５はオフし、ＮＭＯＳトランジスタＮＴ１５はオンする。
その結果、ノードＮＤ１５のレベルは、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１５，ＮＴ１２を通して基準電位レベル、すなわち、論理“０”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
つまり、出力Ｏは論理“１”に保持される。
出力Ｏが論理“０”であった場合、ＰＭＯＳトランジスタＰＴ１５はオンし、ＮＭＯＳトランジスタＮＴ１５はオフする。
その結果、ノードＮＤ１５のレベルは、ＰＭＯＳトランジスタＰＴ１３，ＰＴ１５，ＰＴ１２、ノードＮＤ１２を通して電源電位レベル、すなわち、論理“１”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
つまり、出力Ｏは論理“０”に保持される。
【００４１】
入力Ａが論理“１”、入力Ｂが論理“０”の場合、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３、ＮＭＯＳトランジスタ１２，ＮＴ１３がオフし、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１４、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１４がオンする。
このとき、出力Ｏが論理“１”であった場合、ＰＭＯＳトランジスタＰＴ１５はオフし、ＮＭＯＳトランジスタＮＴ１５はオンする。
その結果、ノードＮＤ１５のレベルは、ＮＭＯＳトランジスタＮＴ１２，ＮＴ１５，ＮＴ１４を通して基準電位レベル、すなわち、論理“０”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“１”となる。
つまり、出力Ｏは論理“１”に保持される。
出力Ｏが論理“０”であった場合、ＰＭＯＳトランジスタＰＴ１５はオンし、ＮＭＯＳトランジスタＮＴ１５はオフする。
その結果、ノードＮＤ１５のレベルは、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１５，ＰＴ１４を通して電源電位レベル、すなわち、論理“１”のレベルに確実に遷移し、そのレベルがインバータＩＶ１１で反転されて、ノードＮＤ１７、すなわち出力Ｏは論理“０”となる。
つまり、出力Ｏは論理“０”に保持される。
【００４２】
図５（Ａ）のＣ素子１１Ａは、スタティックな構成としてはトランジスタ数が最小の構成である。
回路を小さく実現できる一方、ラッチ回路のフィードバック（ＦＢ）されたインバータＩＮ２は比較的駆動能力を弱く設計する必要があるという制約がある。
図５（Ｂ）のＣ素子１１Ｂの構成は、トランジスタ数は図５（Ａ）と比較してやや増加するものの、細かな設計注意点はなく通常のＮＡＮＤゲートやＮＯＲゲートのように論理素子として使用できる安定した構成である。
【００４３】
次に、本実施形態に係るデューティ補正回路がデューティを補正する原理を図６および図７に関連付けて説明する。
【００４４】
図６は、入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の補正原理を説明するための図である。
【００４５】
この相補クロックである入力クロックＣＬＫ、ＸＣＬＫはおおよそ半周期の位相差をもっている。すなわちクロックＣＬＫの立ち上がりエッジとクロックＸＣＬＫの立ち上がりエッジの位相差はおおよそ１８０°であるとする。
クロックＸＣＬＫはインバータ１２を通過して論理が反転しクロックＸＣＬＫＩとなる。
そのため、入力クロックＣＬＫの立ち上がりエッジと反転クロックＸＣＬＫＩの立ち下がりエッジの位相差がおおよそ１８０°となる。
いま、Ｃ素子１０の出力ＣＬＫＯは２つのクロックＣＬＫ，ＸＣＬＫＩの両方が立ち上がったときに立ち上がり、両方が立ち下がったときに立ち下がる。
デューティが小さい（痩せている）場合、出力クロックＣＬＫＯの立ち上がりタイミングを決めるのは入力クロックＣＬＫの立ち上がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち上がりタイミングは反転クロックＸＣＬＫＩの方が先で、入力クロックＣＬＫの方が後である。また、出力クロックＣＬＫＯの立ち下がりタイミングを決めるのは反転クロックＸＣＬＫＩの立ち下がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち下がりタイミングは入力クロックＣＬＫの方が先で、反転クロックＸＣＬＫＩの方が後である。
先に述べたように、入力クロックＣＬＫの立ち上がりエッジと反転クロックＸＣＬＫＩの立ち下がりエッジの位相差がおおよそ１８０°である。
そのため、それぞれのエッジで立ち上がりと立ち下がりのタイミングが決まる出力クロックＣＬＫＯはHi期間がおおよそ１８０°、すなわち半周期となりデューティ比が５０％に復元される。
【００４６】
図７は、入力される相補クロックのデューティ比が５０％より大きい（太った）場合の補正原理を説明するための図である。
【００４７】
上述したように、この相補クロックである入力クロックＣＬＫ、ＸＣＬＫはおおよそ半周期の位相差をもっている。
したがって、入力クロックＣＬＫの立ち下がりエッジと入力クロックＸＣＬＫの立ち下がりエッジもまた立ち上がりエッジ同士同様に位相差はおおよそ１８０°である。
入力クロックＸＣＬＫはインバータ１２を通過して論理が反転しクロックＸＣＬＫＩとなる。そのため、入力クロックＣＬＫの立ち下がりエッジと反転クロックＸＣＬＫＩの立ち上がりエッジの位相差がおおよそ１８０°となる。
いま、同様にＣ素子１０の出力クロックＣＬＫＯは２つのクロックＣＬＫ，ＸＣＬＫＩの両方が立ち上がったときに立ち上がり、両方が立ち下がったときに立ち下がる。
デューティ比が大きい（太っている）場合、出力クロックＣＬＫＯの立ち上がりタイミングを決めるのは反転クロックＸＣＬＫＩの立ち上がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち上がりタイミングは入力クロックＣＬＫの方が先で、反転クロックＸＣＬＫＩの方が後である。また、出力クロックＣＬＫＯの立ち下がりタイミングを決めるのは入力クロックＣＬＫの立ち下がりエッジである。
すなわち、入力クロックＣＬＫと反転クロックＸＣＬＫＩの立ち下がりタイミングは反転クロックＸＣＬＫＩの方が先で、入力クロックＣＬＫの方が後である。
先に述べたように、入力クロックＣＬＫの立ち下がりエッジと反転クロックＸＣＬＫＩの立ち上がりエッジの位相差はおおよそ１８０°である。
そのため、それぞれのエッジで立ち下がりと立ち上がりのタイミングが決まる出力クロックＣＬＫＯはHi期間がおおよそ１８０°、すなわち半周期となりデューティ比が５０％に復元される。
【００４８】
本第１の実施形態によれば、簡易的な回路でデューティ比をおおよそ５０％に補正できる。
半導体集積回路のほとんどはクロックを用いた同期化システムのため、波及効果が大きい。
【００４９】
＜２．第２の実施形態＞
［デューティ補正回路の第２の構成例］
図８は、本発明の第２の実施形態に係るデューティ補正回路の構成例を示す図である。
【００５０】
本第２の実施形態のデューティ補正回路１０Ａが第１の実施形態に係るデューティ補正回路１０と異なる点は、インバータ１２を接続していないＣ素子１１の第１入力にパスゲート容量１３を接続したことにある。
第１の実施形態のデューティ補正回路１０は原理的にデューティをおおよそ５０％に補正できるものの、インバータ１２の遅延が誤差となるおそれがある。
補正回路そのものが持つ誤差分を除去するため、インバータ１２とほぼ同じ遅延を持つようにパスゲート容量１３を設計することで、より精度の高いデューティ補正効果をもつ。
【００５１】
［デューティ補正回路の適用例］
以下に、本実施形態に係るデューティ補正回路の適用例について説明する。
【００５２】
＜３．第３の実施形態＞
［デューティ補正回路のＤＬＬ回路への第１の適用例］
図９は、本発明の第３の実施形態に係るＤＬＬ回路の構成例を示す図である。
【００５３】
本ＤＬＬ(Delay Locked Loop)回路２０は、上述したデューティ補正回路１０が適用されている。すなわち、本ＤＬＬ回路２０は、デューティ補正機能付きＤＬＬ回路として構成されている。
ＤＬＬ回路とは、配線負荷などにより発生する外部インタフェースの遅延時間を制御し、内部クロックとの同期を調整する回路である。
【００５４】
本ＤＬＬ回路２０は、位相ディテクタ（ＰＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルタ（ＬＰＦ）２３、およびクロックＣＬＫの入力端Ｔ２１に対して縦続接続された遅延素子２４−１〜２４−６を有する。
そして、ＤＬＬ回路２０は、デューティ補正回路１０−１および１０−２を有している。
【００５５】
ＤＬＬ回路はＰＬＬ回路と異なり、入力クロックＣＬＫのデューティ比が崩れていた場合はそれをそのまま出力してしまうという特性を持っている。
本本実施形態では、上述したデューティ補正回路を搭載することでＤＬＬ回路の弱点を解決するものである。
図９の例では、閉ループは４段の遅延素子２４−１，２４−２，２４−３，２４−４で構成されており、おのおのの出力側タップＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４におけるクロックの位相差は９０°である。
ＤＬＬ回路２０は元の信号と遅延素子を縦続接続したディレイラインＬＤＬＹを通して一周期遅れた信号との位相差を位相ディテクタ２１で比較してチャージポンプ２２、ローパスフィルタ２３を含むディレイループＤＬＰを遅延同期させてロックしている。
そのため、ディレイラインＬＤＬＹが偶数段で構成されている場合、必ず位相差が１８０°であるタップＴＡＰの組合せが存在する。
この例ではタップＴＡＰ１とタップＴＡＰ３、タップＴＡＰ２とタップＴＡＰ４の組合せである。
この組となる信号対をデューティ補正回路１０−１，１０−２に入力することで、出力を取り出すとデューティ比が補正されたクロックＣＬＫＡ，ＣＬＫＢが出力される。
【００５６】
図１０は、入力される相補クロックのデューティ比が５０％より小さい（痩せた）場合の図９のＤＬＬ回路の動作波形を示す図である。
図１１は、入力される相補クロックのデューティ比が５０％より大きい（太った）場合の図９のＤＬＬ回路の動作波形を示す図である。
【００５７】
図１０は図６に対応し、図１１は図７に対応している。
図１０および図１１において、タップＴＡＰ１のクロックＣＬＫ１が図６の入力クロックＣＬＫに相当し、タップＴＡＰ３のクロックＸＣＬＫ１が図６の入力クロックＸＣＬＫに相当する。
そして、タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給される。タップＴＡＰ３のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１２に供給される。
同様に、図１０および図１１において、タップＴＡＰ２のクロックＣＬＫ２が図６の入力クロックＣＬＫに相当し、タップＴＡＰ４のクロックＸＣＬＫ２が図６の入力クロックＸＣＬＫに相当する。
そして、タップＴＡＰ４のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給される。タップＴＡＰ４のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１２に供給される。
【００５８】
タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給され、タップＴＡＰ３のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＡが得られる。
タップＴＡＰ２のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給され、タップＴＡＰ４のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＢが得られる。
この場合のデューティ補正動作は、図６および図７に関連付けて詳述した動作原理と同様である。
したがって、ここでは、その説明は省略する。
【００５９】
以上のように、ＤＬＬ回路２０において、入力信号のデューティ比に依存せず、常におおよそデューティ比５０％の信号を出力させることができる。
【００６０】
＜４．第４の実施形態＞
［デューティ補正回路のＤＬＬ回路への第２の適用例］
図１２は、本発明の第４の実施形態に係るＤＬＬ回路の構成例を示す図である。
【００６１】
第４の実施形態に係るＤＬＬ回路２０Ａが第３の実施形態に係るＤＬＬ回路２０と異なる点は、１０個の遅延素子２４−１〜２４−１０を縦続接続して、閉ループが８段の遅延素子２４−１〜２４−８により構成されていることにある。
これに応じて、ＤＬＬ回路２０Ａは、２個のデューティ補正回路１０−３，１０−４が増設されている。
【００６２】
この場合、遅延素子２４−１〜２４−８のおのおのの出力側タップＴＡＰ１〜ＴＡＰ８におけるクロックの位相差は４５°である。
ここではあえて波形は示さないが、同様に位相差が１８０°であるタップＴＡＰの組合せをデューティ補正回路１０−１〜１０３に入力することでデューティ補正の効果を得ることが可能である。
この例ではタップＴＡＰ１とタップＴＡＰ５、タップＴＡＰ２とタップＴＡＰ６、ＴＡＰ３とタップＴＡＰ７、タップＴＡＰ４とタップＴＡＰ８の組合せである。
【００６３】
タップＴＡＰ１のクロックＣＬＫ１がデューティ補正回路１０−１のＣ素子１１の一方の入力に供給され、タップＴＡＰ５のクロックＸＣＬＫ１がデューティ補正回路１０−１のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＡが得られる。
タップＴＡＰ２のクロックＣＬＫ２がデューティ補正回路１０−２のＣ素子１１の一方の入力に供給され、タップＴＡＰ６のクロックＸＣＬＫ２がデューティ補正回路１０−２のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＢが得られる。
タップＴＡＰ３のクロックＣＬＫ３がデューティ補正回路１０−３のＣ素子１１の一方の入力に供給され、タップＴＡＰ７のクロックＸＣＬＫ３がデューティ補正回路１０−３のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＣが得られる。
タップＴＡＰ４のクロックＣＬＫ４がデューティ補正回路１０−４のＣ素子１１の一方の入力に供給され、タップＴＡＰ８のクロックＸＣＬＫ４がデューティ補正回路１０−４のインバータ１１に供給されて、デューティが補正された出力クロックＣＬＫＤが得られる。
【００６４】
なお、ディレイラインＬＤＬＹの段数は４段、８段に限ったものではなく偶数段で構成されていれば良い。
【００６５】
＜５．第５の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第１の適用例］
図１３は、本発明の第５の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００６６】
本カラムＡ／Ｄ変換器３０は、上述したデューティ補正回路１０が搭載されたＤＬＬ回路２０が適用されている。
カラムＡ／Ｄ変換器３０は、複数の積分型Ａ／Ｄ変換器３１が列並列に配列されている。カラムＡ／Ｄ変換器３０は、ＤＬＬ回路２０および複数の積分型Ａ／Ｄ変換器３１に加えてさらに次の構成要素を有する。
カラムＡ／Ｄ変換器３０は、ランプ波形を生成するランプ生成部３２、クロック転送ライン３３Ａ，３３Ｂ、リピータ３４Ａ−１〜３４Ａ−ｍ、３４Ｂ−１〜３４Ｂ−ｍ、および転送バス３５を有する。
【００６７】
各積分型Ａ／Ｄ変換器３１は、比較器３１１、ＴＤＣ（Time-to-Digital Converter：時間量子化器、ラッチおよびデコード）３１２、上位カウンタ（リップルカウンタ）３１３を有する。
【００６８】
ＤＬＬ回路２０による位相が９０°異なり、デューティが補正された２つのクロック信号ＣＬＫＡ，ＣＬＫＢを用いて、上位カウンタ３１３で１０bit、下位ＴＤＣ３１２で２bitの計１２bitの分解能を持つ。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとが比較器３１１で比較され、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ３１３は動作を開始もしくは停止し、また下位ＴＤＣ３１２では位相の異なるクロック信号の情報をラッチする。
【００６９】
このカラムＡ／Ｄ変換器３０は、イメージセンサの画素信号を列並列に読み出すのに用いられる。
【００７０】
このカラムＡ／Ｄ変換器３０において、位相の異なるクロックＣＬＫＡとＣＬＫＢは、デューティ補正機能付きＤＬＬ回路２０よりカラムの端から端にクロック転送ライン３３Ａ，３３Ｂの片側から伝送される。
このＤＬＬ回路に近いカラムを近端カラム、遠いカラムを遠端カラムと呼ぶ。
【００７１】
デューティ補正機能付きＤＬＬ回路２０を適用することにより、ＤＬＬ回路２０に入力されるクロックのデューティ比を補正できる。
【００７２】
ＤＬＬ回路２０に入力されるクロックはチップ内のあらゆる経路を通過してきており、このカラムＡ／Ｄ変換器に分配される以前にデューティ比が崩れている場合がある。
それをＡ／Ｄ変換器の入口の段階でデューティ補正機能付きＤＬＬ回路２０によって補正することで、以前の経路のデューティ崩れを考慮しなくて良くなることから、結果としてＡ／Ｄ変換特性の特性を向上させることができる。
【００７３】
＜６．第５の実施形態＞
［デューティ補正回路のクロック転送ラインへの適用例］
図１４は、本発明の第６の実施形態に係るクロック転送ラインにデューティ補正回路Ｗ適用した例を示す図である。
【００７４】
図１４は、相補クロックを用いてクロックを伝播させるクロック転送ライン３３Ｃを示している。
クロックＣＬＫは長距離配線を伝播させると配線の抵抗や寄生容量などの影響を受け、リピータを通過するごとにデューティ比が崩れていく。
そこで、まずクロックＣＬＫを相補で伝送させる。相補クロックのデューティ比はそれぞれ崩れていくが、併走した経路や同一の回路を通過することにおいては位相差はおおよそ１８０°が保たれる。
そこで、リピータ３４に入力する直前に、本実施形態に係るデューティ補正回路１０を挿入することでデューティ比を随時補正していくことができる。
【００７５】
＜７．第７の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第２の適用例］
図１５は、本発明の第７の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００７６】
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ａは、第６の実施形態のクロック転送ラインの構成が適用されている。
すなわち、本第７の実施形態に係るＡ／Ｄ変換器３０Ａは、相補クロック転送ライン３３ＡＣ，３３ＢＣが適用され、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路１０が配置されている。
この例では、随時クロックのデューティ比が補正されていくため、遠端であってもデューティ比の崩れがそれほど大きくならないことを特徴とする。
【００７７】
ここで、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路が配置されていない場合について考察する。
クロックＣＬＫＡ，ＣＬＫＢはリピータ３４Ａ，３４Ｂを介して伝播する。
このとき立ち上がり時間と立ち下がり時間の時間差で、デューティ比が崩れていき、近端のクロック信号ＣＬＫＡＮ，ＣＬＫＢＮと遠端のクロック信号ＣＬＫＡＦ，ＣＬＫＢＦのデューティ比が異なってしまい、Ａ／Ｄ変換特性が劣化するおそれがある。
【００７８】
これに対し、本第５の実施形態では、リピータ３４Ａ，３４Ｂの入力段毎にデューティ補正回路１０が配置されていることから、リピータにおけるデューティ比のくずれによる影響を最小限にすることができ、Ａ／Ｄ変換特性の劣化を抑止できるという利点がある。
【００７９】
なお、ＤＬＬ回路２０は、好適にはデューティ補正機能を有している方がＡ／Ｄ変換特性の劣化を大きく抑止することができる。
ただし、ＤＬＬ回路２０がデューティ補正機能付きでなくとも、十分にＡ／Ｄ変換特性の劣化を抑止することができる。
【００８０】
＜８．第８の実施形態＞
［デューティ補正回路のカラムＡ／Ｄ変換器への第３の適用例］
図１６は、本発明の第６の実施形態に係る積分型Ａ／Ｄ変換器を列並列に並べたカラムＡ／Ｄ変換器の構成例を示す図である。
【００８１】
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ｂが第７の実施形態のＡ／Ｄ変換器３０Ａと異なる点は、次の通りである。
本第７の実施形態に係るカラムＡ／Ｄ変換器３０Ｂでは、デューティ補正回路１０が相補クロック転送ライン３０ＡＣ、３０ＢＣではなく、各積分型Ａ／Ｄ変換器３１のＴＤＣ３１２および上位ビットカウンタ３１３の入力段に配置されている。
【００８２】
本第７の実施形態によれば、各積分型Ａ／Ｄ変換器３１の各ＴＤＣ３１２で位相差情報をラッチする直前にデューティ補正回路１０があるため、補正の効果は高い。
【００８３】
上記第５、第７、および第８の実施形態によれば、列並列カラムＡ／Ｄ変換器の特性、動作周波数の上限やＤＮＬを向上させることができる。
【００８４】
なお、第５、第７、および第８の実施形態の構成は個別に採用してもよいが、適宜組み合わせて採用することも可能である。
【００８５】
＜９．第９の実施形態＞
［固体撮像素子の全体構成例］
図１７は、本発明の第９の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１８は、図１７の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【００８６】
この固体撮像素子１００は、図１７および図１８に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのカラムＡ／Ｄ変換器（ＡＤＣ）１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、Ｄ／Ａ変換器１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００８７】
また、カラムＡ／Ｄ変換器１５０は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂが適用される。図１８では図面の簡単化のための各積分型Ａ／Ｄ変換器１５１は、比較器１５２のみを示している。
積分型Ａ／Ｄ変換器１５１は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂの積分型Ａ／Ｄ変換器３１，３１Ａ，３１Ｂが適用される。
また、タイミング制御回路１４０のＤＬＬ回路１４１が本実施形態のＤＬＬ回路２０に相当する。
また、Ｄ／Ａ変換器１６１は、図１３、図１５、図１６のランプ生成部３２に相当する。
【００８８】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００８９】
図１９は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００９０】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９１】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００９２】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９３】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラムＡ／Ｄ変換器１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００９４】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００９５】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００９６】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００９７】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラムＡ／Ｄ変換器１５０に出力する。
カラムＡ／Ｄ変換器１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照電圧ＲＡＭＰを使用した応積分型Ａ／Ｄ変換器１５１、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００９８】
図２０は、ＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
ＤＡＣ１６１は、図１４に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
【００９９】
カラムＡ／Ｄ変換器１５０は、第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂと同様の構成および機能を有することからここではその説明は省略する。
各積分型Ａ／Ｄ変換器１５１の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【０１００】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、論理回路１５５によるデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【０１０１】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、Ａ／Ｄ変換器１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（basＥＢand）ＬＳＩの入力として送信される。
【０１０２】
本第９の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ１００は第５、第７、および第８の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂが適用される。
したがって、本固体撮像素子によれば、列並列カラムＡ／Ｄ変換器の特性、動作周波数の上限やＤＮＬを向上させることができる。
【０１０３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１０４】
＜１０．第１０の実施形態＞
［カメラシステムの構成例］
図２１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１０５】
本カメラシステム２００は、図２１に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１０６】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１０７】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１０８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１０９】
１０，１０Ａ，１０−１〜１０−４・・・デューティ補正回路、１１・・・Ｃ素子、１２・・・インバータ、１３・・・パスゲート容量、２０，２０Ａ・・・ＤＬＬ回路、２４−１〜２４−１０・・・遅延素子、３０・・・カラムＡ／Ｄ変換器、３１・・・積分型Ａ／Ｄ変換器、３１１・・・比較器、３１２・・・ＴＤＣ（Time-to-Digital Converter：時間量子化器）、３１３・・・上位ビットカウンタ、３２・・・ランプ生成部、３３Ａ，３３Ｂ・・・クロック転送ライン、３４・・・リピータ、３５・・・転送バス、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＤＬ回路、１５０・・・カラムＡ／Ｄ変換器（ＡＤＣ）、１５１・・・比較器、１６１・・・Ｄ／Ａ変換器（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【特許請求の範囲】
【請求項１】
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
デューティ補正回路。
【請求項２】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項１記載のデューティ補正回路。
【請求項３】
上記パスゲート容量は、
上記インバータの遅延が与えるデューティ崩れの影響を相殺するように形成される
請求項２記載のデューティ補正回路。
【請求項４】
クロック入力に対して縦続接続された複数の遅延素子により生成されるディレイラインと、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有するディレイループと、
上記ディレイラインにおける位相差がほぼ半周期である２つのクロックが入力される少なくとも一つのデューティ補正回路と、を有し、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
ＤＬＬ回路。
【請求項５】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項４記載のＤＬＬ回路。
【請求項６】
上記パスゲート容量は、
上記インバータの遅延が与えるデューティ崩れの影響を相殺するように形成される
請求項５記載のＤＬＬ回路。
【請求項７】
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル（Ａ／Ｄ）変換器と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
カラムＡ／Ｄ変換器。
【請求項８】
上記クロック転送ラインは、
クロックを中継するリピータが配置され、
上記デューティ補正回路は、
上記リピータの入力段に配置される
請求項７記載のカラムＡ／Ｄ変換器。
【請求項９】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項７または８記載のカラムＡ／Ｄ変換器。
【請求項１０】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
カメラシステム。
【請求項１】
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
デューティ補正回路。
【請求項２】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項１記載のデューティ補正回路。
【請求項３】
上記パスゲート容量は、
上記インバータの遅延が与えるデューティ崩れの影響を相殺するように形成される
請求項２記載のデューティ補正回路。
【請求項４】
クロック入力に対して縦続接続された複数の遅延素子により生成されるディレイラインと、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有するディレイループと、
上記ディレイラインにおける位相差がほぼ半周期である２つのクロックが入力される少なくとも一つのデューティ補正回路と、を有し、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
ＤＬＬ回路。
【請求項５】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項４記載のＤＬＬ回路。
【請求項６】
上記パスゲート容量は、
上記インバータの遅延が与えるデューティ崩れの影響を相殺するように形成される
請求項５記載のＤＬＬ回路。
【請求項７】
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル（Ａ／Ｄ）変換器と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
カラムＡ／Ｄ変換器。
【請求項８】
上記クロック転送ラインは、
クロックを中継するリピータが配置され、
上記デューティ補正回路は、
上記リピータの入力段に配置される
請求項７記載のカラムＡ／Ｄ変換器。
【請求項９】
上記Ｃ素子の第１入力に、パスゲート容量が接続されている
請求項７または８記載のカラムＡ／Ｄ変換器。
【請求項１０】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせる遅延同期ループ（ＤＬＬ）機能を有し、入力クロックから遅延同期させた位相差がほぼ半周期である相補クロックを供給するＤＬＬ回路と、
上記相補クロックが伝搬される複数のクロック転送ラインと、
並列に配置され、上記クロック転送ラインを転送された相補クロックが供給される積分型アナログデジタル変換器（Ａ／Ｄ変換器）と、を有し、
上記各積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックの一方のクロックの周期ごとに計数する上位ビットカウンタと、
上記相補クロックにより上記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記ＤＬＬ回路の相補クロックの出力段、上記クロック転送ライン、および上記各積分型Ａ／Ｄ変換器の上記クロック転送ラインからの相補クロックの入力段のうちの少なくともいずれかに、デューティ補正回路が配置され、
上記デューティ補正回路は、
第１入力および第２入力を有するＣ素子と、
上記Ｃ素子の第２入力に接続されたインバータと、を有し、
上記Ｃ素子は、
入力が両方とも論理“１”になると出力が論理“１”になり、
入力が両方とも論理“０”になると出力が論理“０”になり、
その他の状態では出力は前の状態を保持し、
上記Ｃ素子の第１入力および上記インバータにそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される
カメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１６０３１８（Ｐ２０１１−１６０３１８Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２１８９８（Ｐ２０１０−２１８９８）
【出願日】平成２２年２月３日（２０１０．２．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月３日（２０１０．２．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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