ブースト回路およびそれを用いたΔΣ変調器、電子機器
【課題】ブースト回路におけるビットエラーを防止する。
【解決手段】ビットストリーム信号ＢＳＩＮを受け、その振幅をブーストして出力するブースト回路１００が提供される。第１クロックブースタ１０ａは、クロック信号ＣＫを受け、その振幅をブーストする。第２クロックブースタ１０ｂは、反転されたクロック信号ＣＫ＃を受け、その振幅をブーストする。スイッチ２２は、クロックブースタ１０ａ、１０ｂの出力信号ＣＫ’、ＣＫ＃’を受け、ハイレベルである一方を選択する。第１キャパシタＣ１は、スイッチ２２の出力端子にカップリングされる。レベルシフタ２８は、ビットストリーム信号ＢＳＩＮのハイレベルを、第１キャパシタＣ１に生ずる電圧レベルにレベルシフトする。
【解決手段】ビットストリーム信号ＢＳＩＮを受け、その振幅をブーストして出力するブースト回路１００が提供される。第１クロックブースタ１０ａは、クロック信号ＣＫを受け、その振幅をブーストする。第２クロックブースタ１０ｂは、反転されたクロック信号ＣＫ＃を受け、その振幅をブーストする。スイッチ２２は、クロックブースタ１０ａ、１０ｂの出力信号ＣＫ’、ＣＫ＃’を受け、ハイレベルである一方を選択する。第１キャパシタＣ１は、スイッチ２２の出力端子にカップリングされる。レベルシフタ２８は、ビットストリーム信号ＢＳＩＮのハイレベルを、第１キャパシタＣ１に生ずる電圧レベルにレベルシフトする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビットストリーム信号の振幅をブーストするブースト回路に関する。
【背景技術】
【０００２】
アナログ電圧をデジタルのビットストリーム信号に変換するΔΣ変調器が知られている。図１は、一般的な１次ΔΣ変調器３００の構成を示すブロック図である。ΔΣ変調器３００はアナログの入力信号ＶｉｎをΔΣ変調し、デジタルのビットストリーム信号Ｄｏｕｔに変換する。
【０００３】
ブースト回路３０８は、ビットストリーム信号Ｄｏｕｔの振幅をたとえば２倍程度までブーストする。デジタル／アナログ変換回路（ＤＡＣ）３１０は、１ビットＤＡＣであり、ブーストされたビットストリーム信号Ｄｏｕｔ’が、ハイレベルかローレベルかを判定し、ハイレベルのとき基準電圧Ｖｒｅｆ１、ローレベルのときＶｒｅｆ２となる帰還信号Ｖｆｂを出力する。加算器３０２は、入力電圧Ｖｉｎから帰還信号Ｖｆｂの差電圧Ｖｄｉｆｆを生成し、積分器３０４は差信号Ｖｄｉｆｆを積分する。アナログ／デジタル変換回路（ＡＤＣ）３０６は、積分器３０４の出力電圧Ｖｉｎｔを２値のビットストリーム信号Ｄｏｕｔに変換する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１２９４４号公報
【特許文献２】特開２０００−１３１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
かかるΔΣ変調器３００において、ブースト回路３０８のブースト動作にエラーが発生すると、つまりブースト前のビットストリームＤｏｕｔとブースト後のビットストリームＤｏｕｔの各ビットに不一致が生ずると、積分器３０４の出力電圧Ｖｉｎｔが発散してしまう。ΔΣ変調器以外の信号処理系においても、ビットエラーは望ましくない。
【０００６】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ビットストリームの振幅をエラーなくブーストするブースト回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路に関する。ブースト回路は、クロック信号を受け、その振幅をブーストする第１クロックブースタと、反転されたクロック信号を受け、その振幅をブーストする第２クロックブースタと、第１、第２クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、スイッチの出力端子にカップリングされる第１キャパシタと、ビットストリーム信号のハイレベルを、第１キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、を備える。
【０００８】
この態様によると、第１キャパシタには、クロック信号の振幅を昇圧した信号が、第１、第２クロックブースタから交互に印加され、ブーストされた直流的な電圧が発生する。レベルシフト回路は、第１キャパシタに生ずる電圧を利用して、ビットストリーム信号をレベルシフト（ブースト）するため、ビットエラーを防止できる。
【０００９】
第１、第２クロックブースタはそれぞれ、電源端子と出力端子の間に直列に接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ、第２キャパシタ、第２ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと第２キャパシタの接続点と接地端子の間に設けられた第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、出力端子と接地端子の間に設けられた第２ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタおよび第２キャパシタに対して並列に設けられた第３ＰＭＯＳトランジスタと、を含んでもよい。第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタのゲートに、クロック信号に応じた信号が印加されてもよい。第３ＰＭＯＳトランジスタのゲートが出力端子と接続されてもよい。
【００１０】
スイッチは、第１クロックブースタの出力端子と第１キャパシタの一端の間に設けられた第４ＰＭＯＳトランジスタと、第２クロックブースタの出力端子と第１キャパシタの一端の間に設けられた第５ＰＭＯＳトランジスタと、を含んでもよい。第４ＰＭＯＳトランジスタのゲートは第２クロックブースタの出力端子と接続され、第５ＰＭＯＳトランジスタのゲートは第１クロックブースタの出力端子と接続されてもよい。
【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ビットストリーム信号の振幅をエラーなくブーストできる。
【図面の簡単な説明】
【００１３】
【図１】一般的な１次ΔΣ変調器の構成を示すブロック図である。
【図２】本発明の実施の形態に係るブースト回路の構成を示すブロック図である。
【図３】図２のクロックブースタの構成を示す回路図である。
【図４】図２のブースト回路の動作波形図である。
【図５】図２のブースト回路を利用したΔΣ変調器の構成の一部を示すブロック図である。
【図６】実施の形態に係るΔΣ変調器を用いた電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
また、本明細書において、「部材Ａが、部材Ｂと接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
図２は、本発明の実施の形態に係るブースト回路１００の構成を示すブロック図である。ブースト回路１００は、ビットストリーム信号ＢＳＩＮを受け、その振幅をブーストして出力する。ブースト回路１００には、ビットストリーム信号ＢＳＩＮに加えて、電源電圧Ｖｄｄ、クロック信号ＣＫが与えられている。クロック信号ＣＫの周波数は、ビットストリーム信号ＢＳの周波数と一致する必要はなく、ブースト回路１００が搭載される機器のシステムクロックを利用すればよい。
【００１７】
ブースト回路１００は、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ、インバータ２０、スイッチ２２、第１キャパシタＣ１、レベルシフタ２８を備える。
【００１８】
第１クロックブースタ１０ａは、クロック信号ＣＫを受け、その振幅をブーストする。インバータ２０は、クロック信号ＣＫを反転する。第２クロックブースタ１０ｂは、反転されたクロック信号（反転クロック信号）ＣＫ＃（＃は論理反転を示す）を受け、その振幅をブーストする。
【００１９】
スイッチ２２は、第１クロックブースタ１０ａによりブーストされたクロック信号（ブーストクロック信号）ＣＫ’と、第２クロックブースタ１０ｂによりブーストされた反転クロック信号（反転ブーストクロック信号）ＣＫ＃’を受ける。ブーストクロック信号ＣＫ’と反転ブーストクロック信号ＣＫ＃’は、相補的なレベルをとる。
【００２０】
スイッチ２２は相補的なクロック信号ＣＫ’、ＣＫ＃’のうち、ハイレベルである一方を選択して、その出力端子にカップリングされる第１キャパシタＣ１に出力する。つまりスイッチ２２の出力レベルは、定常的にハイレベルとなり、第１キャパシタＣ１の電圧Ｖｄｃのレベルは、ブーストされたクロック信号ＣＫ’、ＣＫ＃の振幅レベルと等しくなる。
【００２１】
スイッチ２２は、第４ＰＭＯＳトランジスタＭＰ４、第５ＰＭＯＳトランジスタＭＰ５を含む。第４ＰＭＯＳトランジスタＭＰ４は、第１クロックブースタ１０ａの出力端子と第１キャパシタＣ１の一端の間に設けられる。第５ＰＭＯＳトランジスタＭＰ５は、第２クロックブースタ１０ｂの出力端子と第１キャパシタＣ１の一端の間に設けられる。第４ＰＭＯＳトランジスタＭＰ４のゲートは第２クロックブースタ１０ｂの出力端子と接続され、第５ＰＭＯＳトランジスタＭＰ５のゲートは第１クロックブースタ１０ａの出力端子と接続される。この構成のスイッチ２２によれば、２つのクロック信号ＣＫ’、ＣＫ＃’のうち、ハイレベルである一方を選択できる。
【００２２】
このようにして、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ、スイッチ２２、第１キャパシタＣ１によって、クロック信号ＣＫが直流電圧Ｖｄｃに変換される。クロック信号ＣＫの振幅レベルがＶｄｄであり、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂがそれぞれ、クロック信号ＣＫ、ＣＫ＃２倍にブーストする場合、直流電圧Ｖｄｃのレベルは２×Ｖｄｄとなる。
【００２３】
レベルシフタ２８は、ビットストリーム信号ＢＳＩＮのハイレベルを、キャパシタＣ１に生ずる直流電圧Ｖｄｃのレベルにレベルシフトする。レベルシフタ２８の構成は特に限定されるものではなく、公知の技術を用いればよい。
【００２４】
続いて第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ構成を説明する。第１クロックブースタ１０ａおよび第２クロックブースタ１０ｂは同様に構成される。
図３は、図２のクロックブースタ１０の構成を示す回路図である。クロックブースタ１０は、電源端子１６に電源電圧Ｖｄｄを、入力端子１２にクロック信号ＣＫ（またはＣＫ＃）を受け、ブーストクロック信号ＣＫ’（またはＣＫ＃’）を出力端子１４から出力する。
【００２５】
第１ＰＭＯＳトランジスタＭＰ１、第２キャパシタＣ２、第２ＰＭＯＳトランジスタＭＰ２は、電源端子１６と出力端子１４の間に、順に直列に設けられる。第１ＮＭＯＳトランジスタＭＮ１は、第１ＰＭＯＳトランジスタＭＰ１と第２キャパシタＣ２の接続点Ｎ１と接地端子ＧＮＤの間に設けられる。第２ＮＭＯＳトランジスタＭＮ２は、出力端子１４と接地端子ＧＮＤの間に設けられる。第３ＰＭＯＳトランジスタＭＰ３は、第１ＰＭＯＳトランジスタＭＰ１および第２キャパシタＣ２に対して並列に設けられる。
【００２６】
インバータ１８は、クロック信号ＣＫを反転する。第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２のゲートには、クロック信号ＣＫに応じた信号ＣＫ＃が印加される。第３ＰＭＯＳトランジスタＭＰ３のゲートは、出力端子１４と接続される。
【００２７】
クロックブースタ１０は、クロック信号ＣＫの論理レベルに応じて、以下の第２状態φ２と第１状態φ１を交互に繰り返す。
【００２８】
第２状態φ２
クロック信号ＣＫがローレベルのとき、ＰＭＯＳトランジスタＭＰ１、ＭＰ２オフ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＰＭＯＳトランジスタＭＰ３がオンとなる。このとき、第２キャパシタＣ２の一端の電圧Ｖ１が接地電圧（０Ｖ）となり、他端の電圧Ｖ２が電源電圧Ｖｄｄとなる。つまり第２キャパシタＣ２が充電されて、その両端間の電圧ΔＶが、電源電圧Ｖｄｄとなる。
【００２９】
第１状態φ１
クロック信号ＣＫがハイレベルのとき、ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＰＭＯＳトランジスタＭＰ３がオフ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオンとなる。このとき、第２キャパシタＣ２の一端の電圧Ｖ１が、電源電圧Ｖｄｄにシフトされるため、他端の電圧Ｖ２は、Ｖｄｄ＋ΔＶ＝２×Ｖｄｄとなる。
【００３０】
以上がブースト回路１００の構成である。続いてその動作を説明する。図４は、図２のブースト回路１００の動作波形図である。クロック信号ＣＫが入力されると、直流電圧Ｖｄｃのレベルが時間とともに上昇していき、２×Ｖｄｄとなる。その後、ビットストリーム信号ＢＳＩＮが入力されると、その振幅レベルが２×Ｖｄｄにブーストされて、ビットストリーム信号ＢＳＯＵＴが生成される。
【００３１】
図２のブースト回路１００によれば、ビットストリーム信号ＢＳＩＮとビットストリーム信号ＢＳＯＵＴの間にビットの不一致が生ずるのを防止できる。
【００３２】
ビットストリーム信号ＢＳＩＮは、ハイ・ローの２値をとる信号であることから、その振る舞いはクロック信号ＣＫと近い。したがって、図２のブースト回路１００を利用せずに、図３のクロックブースタ１０を利用してビットストリーム信号ＢＳＩＮをブーストすることも考えられる。しかしながら、図３のクロックブースタ１０を、不規則なビットストリーム信号ＢＳＩＮに適用すると、以下の問題が発生する。
【００３３】
上述したように、クロックブースタ１０は、第１状態φ１と第２状態φ２を交互に繰り返す。ここでビットストリーム信号ＢＳＩＮの先頭の１ビット目がローレベルの場合、クロックブースタ１０は第２状態φ２、第１状態φ１の順で遷移するため、１ビット目から適切にブーストすることができる。ところが、１ビット目がハイレベルの場合、第１状態φ１、第２状態φ２の順で遷移するため、１ビット目をブーストすることができず、その電圧レベルが不定となってしまう。このことは、ビットエラーが発生することを意味する。図２のブースト回路１００は、このような問題を好適に解決することができる。
【００３４】
続いて、図２のブースト回路１００のアプリケーションを説明する。たとえば、ブースト回路１００は、図１のΔΣ変調器３００のブースト回路３０８として好適に利用できる。図５は、図２のブースト回路１００を利用したΔΣ変調器３００の構成の一部を示すブロック図である。ブースト回路３０８（１００）は、ビットストリーム信号Ｄｏｕｔを受け、その振幅をブーストする。ブースト回路３０８は、ブーストされたビットストリーム信号ＢＳＯＵＴと、その論理反転であるＢＳＯＵＴ＃を生成する。反転ビットストリーム信号ＢＳＯＵＴ＃は、たとえば図２のブースト回路１００に、反転ビットストリーム信号ＢＳ＃をレベルシフトする第２のレベルシフト回路（不図示）を追加することにより生成できる。
【００３５】
図５のＤＡＣ３１０は、２つのスイッチＳＷ１、ＳＷ２を含む。スイッチＳＷ１、ＳＷ２はＮＭＯＳトランジスタである。第１スイッチＳＷ１と第２スイッチＳＷ２の一端は共通に接続されている。第１スイッチＳＷ１の他端には基準電圧Ｖｒｅｆ１が、第２スイッチＳＷ２の他端には基準電圧Ｖｒｅｆ２が印加される。第１スイッチＳＷ１のゲートには、ブーストされたビットストリーム信号ＢＳＯＵＴが印加され、第２スイッチＳＷ２のゲートには、ブーストされた反転ビットストリーム信号ＢＳＯＵＴ＃が印加される。
【００３６】
この構成によれば、ビットストリーム信号ＢＳＯＵＴがハイレベルのとき、第１スイッチＳＷ１がオンし、基準電圧Ｖｒｅｆ１が出力され、ビットストリーム信号ＢＳＯＵＴがローレベルのとき、第２スイッチＳＷ２がオンし、基準電圧Ｖｒｅｆ２が出力される。上述のように、ビットストリーム信号ＢＳＯＵＴとビットストリーム信号Ｄｏｕｔ（ＢＳＩＮ）の各ビットは一致しているため、正確なΔΣ変調が実現できる。
【００３７】
図６は、実施の形態に係るΔΣ変調器を用いた電子機器の構成を示すブロック図である。電子機器２は、アナログオーディオ信号をデジタル信号に変換して、（１）外部の機器に送出したり、（２）ハードディスクやメモリなどの記憶媒体に記憶したり、あるいは（３）デジタルアンプ（スイッチングアンプ）へと供給する機能を備える。こうした電子機器としては、（１）携帯電話端末、ＰＨＳ、（２）デジタルビデオカメラ、デジタルカメラ、ボイスレコーダ、ＤＶＤレコーダやブルーレイレコーダ、（３）オーディオプレイヤ、オーディオ用アンプが例示される。
【００３８】
電子機器２は、ΔΣ変調器３００に加えて、プリアンプ４およびデジタルフィルタ６を備える。プリアンプ４は、アナログオーディオ信号を増幅し、ΔΣ変調器３００に供給する。ΔΣ変調器３００は、プリアンプ４からの信号をΔΣ変調し、デジタル信号に変換する。デジタルフィルタ６は、デジタル信号Ｄｏｕｔをフィルタリングし、後段の回路ブロックに供給する。ΔΣ変調器３００の後段には、電子機器２の種類に応じた回路ブロック（不図示）が配置される。後段の回路ブロックとしては、たとえばＤＳＰ（Digital Signal Processor）、ベースバンド回路、デジタルアンプ、あるいは記憶装置が例示される。
【００３９】
このように、実施の形態に係るΔΣ変調器３００は、さまざまな電子機器に搭載することが可能である。このΔΣ変調器３００は、さらに例示した電子機器の他にも、さまざまな用途に有用である。
【００４０】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００４１】
３００…ΔΣ変調器、３０２…加算器、３０４…積分器、３０６…ＡＤＣ、３０８…ブースト回路、３１０…ＤＡＣ、１００…ブースト回路、１０ａ…第１クロックブースタ、１０ｂ…第２クロックブースタ、１０…クロックブースタ、１２…入力端子、１４…出力端子、１６…電源端子、１８…インバータ、Ｃ２…第２キャパシタ、Ｃ１…第１キャパシタ、２０…インバータ、２２…スイッチ、２８…レベルシフタ、ＭＰ１…第１ＰＭＯＳトランジスタ、ＭＰ２…第２ＰＭＯＳトランジスタ、ＭＰ３…第３ＰＭＯＳトランジスタ、ＭＰ４…第４ＰＭＯＳトランジスタ、ＭＰ５…第５ＰＭＯＳトランジスタ、ＭＮ１…第１ＮＭＯＳトランジスタ、ＭＮ２…第２ＮＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、ビットストリーム信号の振幅をブーストするブースト回路に関する。
【背景技術】
【０００２】
アナログ電圧をデジタルのビットストリーム信号に変換するΔΣ変調器が知られている。図１は、一般的な１次ΔΣ変調器３００の構成を示すブロック図である。ΔΣ変調器３００はアナログの入力信号ＶｉｎをΔΣ変調し、デジタルのビットストリーム信号Ｄｏｕｔに変換する。
【０００３】
ブースト回路３０８は、ビットストリーム信号Ｄｏｕｔの振幅をたとえば２倍程度までブーストする。デジタル／アナログ変換回路（ＤＡＣ）３１０は、１ビットＤＡＣであり、ブーストされたビットストリーム信号Ｄｏｕｔ’が、ハイレベルかローレベルかを判定し、ハイレベルのとき基準電圧Ｖｒｅｆ１、ローレベルのときＶｒｅｆ２となる帰還信号Ｖｆｂを出力する。加算器３０２は、入力電圧Ｖｉｎから帰還信号Ｖｆｂの差電圧Ｖｄｉｆｆを生成し、積分器３０４は差信号Ｖｄｉｆｆを積分する。アナログ／デジタル変換回路（ＡＤＣ）３０６は、積分器３０４の出力電圧Ｖｉｎｔを２値のビットストリーム信号Ｄｏｕｔに変換する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１２９４４号公報
【特許文献２】特開２０００−１３１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
かかるΔΣ変調器３００において、ブースト回路３０８のブースト動作にエラーが発生すると、つまりブースト前のビットストリームＤｏｕｔとブースト後のビットストリームＤｏｕｔの各ビットに不一致が生ずると、積分器３０４の出力電圧Ｖｉｎｔが発散してしまう。ΔΣ変調器以外の信号処理系においても、ビットエラーは望ましくない。
【０００６】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ビットストリームの振幅をエラーなくブーストするブースト回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路に関する。ブースト回路は、クロック信号を受け、その振幅をブーストする第１クロックブースタと、反転されたクロック信号を受け、その振幅をブーストする第２クロックブースタと、第１、第２クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、スイッチの出力端子にカップリングされる第１キャパシタと、ビットストリーム信号のハイレベルを、第１キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、を備える。
【０００８】
この態様によると、第１キャパシタには、クロック信号の振幅を昇圧した信号が、第１、第２クロックブースタから交互に印加され、ブーストされた直流的な電圧が発生する。レベルシフト回路は、第１キャパシタに生ずる電圧を利用して、ビットストリーム信号をレベルシフト（ブースト）するため、ビットエラーを防止できる。
【０００９】
第１、第２クロックブースタはそれぞれ、電源端子と出力端子の間に直列に接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ、第２キャパシタ、第２ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと第２キャパシタの接続点と接地端子の間に設けられた第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、出力端子と接地端子の間に設けられた第２ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタおよび第２キャパシタに対して並列に設けられた第３ＰＭＯＳトランジスタと、を含んでもよい。第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタのゲートに、クロック信号に応じた信号が印加されてもよい。第３ＰＭＯＳトランジスタのゲートが出力端子と接続されてもよい。
【００１０】
スイッチは、第１クロックブースタの出力端子と第１キャパシタの一端の間に設けられた第４ＰＭＯＳトランジスタと、第２クロックブースタの出力端子と第１キャパシタの一端の間に設けられた第５ＰＭＯＳトランジスタと、を含んでもよい。第４ＰＭＯＳトランジスタのゲートは第２クロックブースタの出力端子と接続され、第５ＰＭＯＳトランジスタのゲートは第１クロックブースタの出力端子と接続されてもよい。
【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ビットストリーム信号の振幅をエラーなくブーストできる。
【図面の簡単な説明】
【００１３】
【図１】一般的な１次ΔΣ変調器の構成を示すブロック図である。
【図２】本発明の実施の形態に係るブースト回路の構成を示すブロック図である。
【図３】図２のクロックブースタの構成を示す回路図である。
【図４】図２のブースト回路の動作波形図である。
【図５】図２のブースト回路を利用したΔΣ変調器の構成の一部を示すブロック図である。
【図６】実施の形態に係るΔΣ変調器を用いた電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
また、本明細書において、「部材Ａが、部材Ｂと接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
図２は、本発明の実施の形態に係るブースト回路１００の構成を示すブロック図である。ブースト回路１００は、ビットストリーム信号ＢＳＩＮを受け、その振幅をブーストして出力する。ブースト回路１００には、ビットストリーム信号ＢＳＩＮに加えて、電源電圧Ｖｄｄ、クロック信号ＣＫが与えられている。クロック信号ＣＫの周波数は、ビットストリーム信号ＢＳの周波数と一致する必要はなく、ブースト回路１００が搭載される機器のシステムクロックを利用すればよい。
【００１７】
ブースト回路１００は、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ、インバータ２０、スイッチ２２、第１キャパシタＣ１、レベルシフタ２８を備える。
【００１８】
第１クロックブースタ１０ａは、クロック信号ＣＫを受け、その振幅をブーストする。インバータ２０は、クロック信号ＣＫを反転する。第２クロックブースタ１０ｂは、反転されたクロック信号（反転クロック信号）ＣＫ＃（＃は論理反転を示す）を受け、その振幅をブーストする。
【００１９】
スイッチ２２は、第１クロックブースタ１０ａによりブーストされたクロック信号（ブーストクロック信号）ＣＫ’と、第２クロックブースタ１０ｂによりブーストされた反転クロック信号（反転ブーストクロック信号）ＣＫ＃’を受ける。ブーストクロック信号ＣＫ’と反転ブーストクロック信号ＣＫ＃’は、相補的なレベルをとる。
【００２０】
スイッチ２２は相補的なクロック信号ＣＫ’、ＣＫ＃’のうち、ハイレベルである一方を選択して、その出力端子にカップリングされる第１キャパシタＣ１に出力する。つまりスイッチ２２の出力レベルは、定常的にハイレベルとなり、第１キャパシタＣ１の電圧Ｖｄｃのレベルは、ブーストされたクロック信号ＣＫ’、ＣＫ＃の振幅レベルと等しくなる。
【００２１】
スイッチ２２は、第４ＰＭＯＳトランジスタＭＰ４、第５ＰＭＯＳトランジスタＭＰ５を含む。第４ＰＭＯＳトランジスタＭＰ４は、第１クロックブースタ１０ａの出力端子と第１キャパシタＣ１の一端の間に設けられる。第５ＰＭＯＳトランジスタＭＰ５は、第２クロックブースタ１０ｂの出力端子と第１キャパシタＣ１の一端の間に設けられる。第４ＰＭＯＳトランジスタＭＰ４のゲートは第２クロックブースタ１０ｂの出力端子と接続され、第５ＰＭＯＳトランジスタＭＰ５のゲートは第１クロックブースタ１０ａの出力端子と接続される。この構成のスイッチ２２によれば、２つのクロック信号ＣＫ’、ＣＫ＃’のうち、ハイレベルである一方を選択できる。
【００２２】
このようにして、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ、スイッチ２２、第１キャパシタＣ１によって、クロック信号ＣＫが直流電圧Ｖｄｃに変換される。クロック信号ＣＫの振幅レベルがＶｄｄであり、第１クロックブースタ１０ａ、第２クロックブースタ１０ｂがそれぞれ、クロック信号ＣＫ、ＣＫ＃２倍にブーストする場合、直流電圧Ｖｄｃのレベルは２×Ｖｄｄとなる。
【００２３】
レベルシフタ２８は、ビットストリーム信号ＢＳＩＮのハイレベルを、キャパシタＣ１に生ずる直流電圧Ｖｄｃのレベルにレベルシフトする。レベルシフタ２８の構成は特に限定されるものではなく、公知の技術を用いればよい。
【００２４】
続いて第１クロックブースタ１０ａ、第２クロックブースタ１０ｂ構成を説明する。第１クロックブースタ１０ａおよび第２クロックブースタ１０ｂは同様に構成される。
図３は、図２のクロックブースタ１０の構成を示す回路図である。クロックブースタ１０は、電源端子１６に電源電圧Ｖｄｄを、入力端子１２にクロック信号ＣＫ（またはＣＫ＃）を受け、ブーストクロック信号ＣＫ’（またはＣＫ＃’）を出力端子１４から出力する。
【００２５】
第１ＰＭＯＳトランジスタＭＰ１、第２キャパシタＣ２、第２ＰＭＯＳトランジスタＭＰ２は、電源端子１６と出力端子１４の間に、順に直列に設けられる。第１ＮＭＯＳトランジスタＭＮ１は、第１ＰＭＯＳトランジスタＭＰ１と第２キャパシタＣ２の接続点Ｎ１と接地端子ＧＮＤの間に設けられる。第２ＮＭＯＳトランジスタＭＮ２は、出力端子１４と接地端子ＧＮＤの間に設けられる。第３ＰＭＯＳトランジスタＭＰ３は、第１ＰＭＯＳトランジスタＭＰ１および第２キャパシタＣ２に対して並列に設けられる。
【００２６】
インバータ１８は、クロック信号ＣＫを反転する。第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２のゲートには、クロック信号ＣＫに応じた信号ＣＫ＃が印加される。第３ＰＭＯＳトランジスタＭＰ３のゲートは、出力端子１４と接続される。
【００２７】
クロックブースタ１０は、クロック信号ＣＫの論理レベルに応じて、以下の第２状態φ２と第１状態φ１を交互に繰り返す。
【００２８】
第２状態φ２
クロック信号ＣＫがローレベルのとき、ＰＭＯＳトランジスタＭＰ１、ＭＰ２オフ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＰＭＯＳトランジスタＭＰ３がオンとなる。このとき、第２キャパシタＣ２の一端の電圧Ｖ１が接地電圧（０Ｖ）となり、他端の電圧Ｖ２が電源電圧Ｖｄｄとなる。つまり第２キャパシタＣ２が充電されて、その両端間の電圧ΔＶが、電源電圧Ｖｄｄとなる。
【００２９】
第１状態φ１
クロック信号ＣＫがハイレベルのとき、ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＰＭＯＳトランジスタＭＰ３がオフ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオンとなる。このとき、第２キャパシタＣ２の一端の電圧Ｖ１が、電源電圧Ｖｄｄにシフトされるため、他端の電圧Ｖ２は、Ｖｄｄ＋ΔＶ＝２×Ｖｄｄとなる。
【００３０】
以上がブースト回路１００の構成である。続いてその動作を説明する。図４は、図２のブースト回路１００の動作波形図である。クロック信号ＣＫが入力されると、直流電圧Ｖｄｃのレベルが時間とともに上昇していき、２×Ｖｄｄとなる。その後、ビットストリーム信号ＢＳＩＮが入力されると、その振幅レベルが２×Ｖｄｄにブーストされて、ビットストリーム信号ＢＳＯＵＴが生成される。
【００３１】
図２のブースト回路１００によれば、ビットストリーム信号ＢＳＩＮとビットストリーム信号ＢＳＯＵＴの間にビットの不一致が生ずるのを防止できる。
【００３２】
ビットストリーム信号ＢＳＩＮは、ハイ・ローの２値をとる信号であることから、その振る舞いはクロック信号ＣＫと近い。したがって、図２のブースト回路１００を利用せずに、図３のクロックブースタ１０を利用してビットストリーム信号ＢＳＩＮをブーストすることも考えられる。しかしながら、図３のクロックブースタ１０を、不規則なビットストリーム信号ＢＳＩＮに適用すると、以下の問題が発生する。
【００３３】
上述したように、クロックブースタ１０は、第１状態φ１と第２状態φ２を交互に繰り返す。ここでビットストリーム信号ＢＳＩＮの先頭の１ビット目がローレベルの場合、クロックブースタ１０は第２状態φ２、第１状態φ１の順で遷移するため、１ビット目から適切にブーストすることができる。ところが、１ビット目がハイレベルの場合、第１状態φ１、第２状態φ２の順で遷移するため、１ビット目をブーストすることができず、その電圧レベルが不定となってしまう。このことは、ビットエラーが発生することを意味する。図２のブースト回路１００は、このような問題を好適に解決することができる。
【００３４】
続いて、図２のブースト回路１００のアプリケーションを説明する。たとえば、ブースト回路１００は、図１のΔΣ変調器３００のブースト回路３０８として好適に利用できる。図５は、図２のブースト回路１００を利用したΔΣ変調器３００の構成の一部を示すブロック図である。ブースト回路３０８（１００）は、ビットストリーム信号Ｄｏｕｔを受け、その振幅をブーストする。ブースト回路３０８は、ブーストされたビットストリーム信号ＢＳＯＵＴと、その論理反転であるＢＳＯＵＴ＃を生成する。反転ビットストリーム信号ＢＳＯＵＴ＃は、たとえば図２のブースト回路１００に、反転ビットストリーム信号ＢＳ＃をレベルシフトする第２のレベルシフト回路（不図示）を追加することにより生成できる。
【００３５】
図５のＤＡＣ３１０は、２つのスイッチＳＷ１、ＳＷ２を含む。スイッチＳＷ１、ＳＷ２はＮＭＯＳトランジスタである。第１スイッチＳＷ１と第２スイッチＳＷ２の一端は共通に接続されている。第１スイッチＳＷ１の他端には基準電圧Ｖｒｅｆ１が、第２スイッチＳＷ２の他端には基準電圧Ｖｒｅｆ２が印加される。第１スイッチＳＷ１のゲートには、ブーストされたビットストリーム信号ＢＳＯＵＴが印加され、第２スイッチＳＷ２のゲートには、ブーストされた反転ビットストリーム信号ＢＳＯＵＴ＃が印加される。
【００３６】
この構成によれば、ビットストリーム信号ＢＳＯＵＴがハイレベルのとき、第１スイッチＳＷ１がオンし、基準電圧Ｖｒｅｆ１が出力され、ビットストリーム信号ＢＳＯＵＴがローレベルのとき、第２スイッチＳＷ２がオンし、基準電圧Ｖｒｅｆ２が出力される。上述のように、ビットストリーム信号ＢＳＯＵＴとビットストリーム信号Ｄｏｕｔ（ＢＳＩＮ）の各ビットは一致しているため、正確なΔΣ変調が実現できる。
【００３７】
図６は、実施の形態に係るΔΣ変調器を用いた電子機器の構成を示すブロック図である。電子機器２は、アナログオーディオ信号をデジタル信号に変換して、（１）外部の機器に送出したり、（２）ハードディスクやメモリなどの記憶媒体に記憶したり、あるいは（３）デジタルアンプ（スイッチングアンプ）へと供給する機能を備える。こうした電子機器としては、（１）携帯電話端末、ＰＨＳ、（２）デジタルビデオカメラ、デジタルカメラ、ボイスレコーダ、ＤＶＤレコーダやブルーレイレコーダ、（３）オーディオプレイヤ、オーディオ用アンプが例示される。
【００３８】
電子機器２は、ΔΣ変調器３００に加えて、プリアンプ４およびデジタルフィルタ６を備える。プリアンプ４は、アナログオーディオ信号を増幅し、ΔΣ変調器３００に供給する。ΔΣ変調器３００は、プリアンプ４からの信号をΔΣ変調し、デジタル信号に変換する。デジタルフィルタ６は、デジタル信号Ｄｏｕｔをフィルタリングし、後段の回路ブロックに供給する。ΔΣ変調器３００の後段には、電子機器２の種類に応じた回路ブロック（不図示）が配置される。後段の回路ブロックとしては、たとえばＤＳＰ（Digital Signal Processor）、ベースバンド回路、デジタルアンプ、あるいは記憶装置が例示される。
【００３９】
このように、実施の形態に係るΔΣ変調器３００は、さまざまな電子機器に搭載することが可能である。このΔΣ変調器３００は、さらに例示した電子機器の他にも、さまざまな用途に有用である。
【００４０】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００４１】
３００…ΔΣ変調器、３０２…加算器、３０４…積分器、３０６…ＡＤＣ、３０８…ブースト回路、３１０…ＤＡＣ、１００…ブースト回路、１０ａ…第１クロックブースタ、１０ｂ…第２クロックブースタ、１０…クロックブースタ、１２…入力端子、１４…出力端子、１６…電源端子、１８…インバータ、Ｃ２…第２キャパシタ、Ｃ１…第１キャパシタ、２０…インバータ、２２…スイッチ、２８…レベルシフタ、ＭＰ１…第１ＰＭＯＳトランジスタ、ＭＰ２…第２ＰＭＯＳトランジスタ、ＭＰ３…第３ＰＭＯＳトランジスタ、ＭＰ４…第４ＰＭＯＳトランジスタ、ＭＰ５…第５ＰＭＯＳトランジスタ、ＭＮ１…第１ＮＭＯＳトランジスタ、ＭＮ２…第２ＮＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路であって、
クロック信号を受け、その振幅をブーストする第１クロックブースタと、
反転された前記クロック信号を受け、その振幅をブーストする第２クロックブースタと、
前記第１、第２クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、
前記スイッチの出力端子にカップリングされる第１キャパシタと、
前記ビットストリーム信号のハイレベルを、前記第１キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、
を備えることを特徴とするブースト回路。
【請求項２】
前記第１、第２クロックブースタはそれぞれ、
電源端子と出力端子の間に直列に接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ、第２キャパシタ、第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと前記第２キャパシタの接続点と接地端子の間に設けられた第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、
前記出力端子と前記接地端子の間に設けられた第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタおよび前記第２キャパシタに対して並列に設けられた第３ＰＭＯＳトランジスタと、
を含み、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタそれぞれのゲートに、前記クロック信号に応じた信号が印加され、前記第３ＰＭＯＳトランジスタのゲートが前記出力端子と接続されることを特徴とする請求項１に記載のブースト回路。
【請求項３】
前記スイッチは、
前記第１クロックブースタの出力端子と前記第１キャパシタの一端の間に設けられた第４ＰＭＯＳトランジスタと、
前記第２クロックブースタの出力端子と前記第１キャパシタの一端の間に設けられた第５ＰＭＯＳトランジスタと、
を含み、前記第４ＰＭＯＳトランジスタのゲートは前記第２クロックブースタの前記出力端子と接続され、前記第５ＰＭＯＳトランジスタのゲートは前記第１クロックブースタの前記出力端子と接続されることを特徴とする請求項１または２に記載のブースト回路。
【請求項４】
アナログの入力電圧をデジタルのビットストリーム信号に変換するΔΣ変調器であって、
前記ビットストリーム信号の振幅をブーストする請求項１から３のいずれかに記載のブースト回路と、
前記ブースト回路によりブーストされた前記ビットストリーム信号のレベルに応じたアナログの帰還電圧を生成するデジタル／アナログ変換回路と、
前記入力電圧と前記帰還電圧の差に応じた差電圧を発生する加算器と、
前記差電圧を積分する積分器と、
前記積分器の出力電圧をしきい値と比較し、２値のビットストリーム信号に変換するアナログ／デジタル変換回路と、
を備えることを特徴とするΔΣ変調器。
【請求項５】
前記デジタル／アナログ変換回路は、ＮＭＯＳトランジスタである第１スイッチ、第２スイッチを含み、前記第１スイッチの一端には第１基準電圧が、前記第２スイッチの一端には第２基準電圧が入力され、前記第１スイッチのゲートに、ブーストされた前記ビットストリーム信号が入力され、前記第２スイッチのゲートに、ブーストされ、反転された前記ビットストリーム信号が入力され、前記第１スイッチ、前記第２スイッチの共通に接続された他端の電圧を、前記帰還電圧として出力することを特徴とする請求項４に記載のΔΣ変調器。
【請求項６】
アナログ信号を増幅するプリアンプと、
前記プリアンプの出力信号をΔΣ変調する請求項４または５に記載のΔΣ変調器と、
前記ΔΣ変調器の出力信号をフィルタリングするデジタルフィルタと、
を備えることを特徴とする電子機器。
【請求項１】
ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路であって、
クロック信号を受け、その振幅をブーストする第１クロックブースタと、
反転された前記クロック信号を受け、その振幅をブーストする第２クロックブースタと、
前記第１、第２クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、
前記スイッチの出力端子にカップリングされる第１キャパシタと、
前記ビットストリーム信号のハイレベルを、前記第１キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、
を備えることを特徴とするブースト回路。
【請求項２】
前記第１、第２クロックブースタはそれぞれ、
電源端子と出力端子の間に直列に接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ、第２キャパシタ、第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと前記第２キャパシタの接続点と接地端子の間に設けられた第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、
前記出力端子と前記接地端子の間に設けられた第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタおよび前記第２キャパシタに対して並列に設けられた第３ＰＭＯＳトランジスタと、
を含み、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタそれぞれのゲートに、前記クロック信号に応じた信号が印加され、前記第３ＰＭＯＳトランジスタのゲートが前記出力端子と接続されることを特徴とする請求項１に記載のブースト回路。
【請求項３】
前記スイッチは、
前記第１クロックブースタの出力端子と前記第１キャパシタの一端の間に設けられた第４ＰＭＯＳトランジスタと、
前記第２クロックブースタの出力端子と前記第１キャパシタの一端の間に設けられた第５ＰＭＯＳトランジスタと、
を含み、前記第４ＰＭＯＳトランジスタのゲートは前記第２クロックブースタの前記出力端子と接続され、前記第５ＰＭＯＳトランジスタのゲートは前記第１クロックブースタの前記出力端子と接続されることを特徴とする請求項１または２に記載のブースト回路。
【請求項４】
アナログの入力電圧をデジタルのビットストリーム信号に変換するΔΣ変調器であって、
前記ビットストリーム信号の振幅をブーストする請求項１から３のいずれかに記載のブースト回路と、
前記ブースト回路によりブーストされた前記ビットストリーム信号のレベルに応じたアナログの帰還電圧を生成するデジタル／アナログ変換回路と、
前記入力電圧と前記帰還電圧の差に応じた差電圧を発生する加算器と、
前記差電圧を積分する積分器と、
前記積分器の出力電圧をしきい値と比較し、２値のビットストリーム信号に変換するアナログ／デジタル変換回路と、
を備えることを特徴とするΔΣ変調器。
【請求項５】
前記デジタル／アナログ変換回路は、ＮＭＯＳトランジスタである第１スイッチ、第２スイッチを含み、前記第１スイッチの一端には第１基準電圧が、前記第２スイッチの一端には第２基準電圧が入力され、前記第１スイッチのゲートに、ブーストされた前記ビットストリーム信号が入力され、前記第２スイッチのゲートに、ブーストされ、反転された前記ビットストリーム信号が入力され、前記第１スイッチ、前記第２スイッチの共通に接続された他端の電圧を、前記帰還電圧として出力することを特徴とする請求項４に記載のΔΣ変調器。
【請求項６】
アナログ信号を増幅するプリアンプと、
前記プリアンプの出力信号をΔΣ変調する請求項４または５に記載のΔΣ変調器と、
前記ΔΣ変調器の出力信号をフィルタリングするデジタルフィルタと、
を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２３９６０９（Ｐ２０１０−２３９６０９Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２０１０−２１３７５（Ｐ２０１０−２１３７５）
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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