モノリシックに集積化された半導体材料およびデバイス
単結晶シリコンおよび単結晶非シリコン材料と、デバイスとをモノリシックに集積化するための方法および構造が提供される。ある構造では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層とを含み、第１の単結晶半導体層は、緩和シリコンの格子定数とは異なる格子定数を有する。半導体構造は、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層とをさらに含む。第２の単結晶半導体層は、緩和シリコンの格子定数とは異なる格子定数を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２００５年１１月１日に出願された、発明名称が「ＩＮＴＥＧＲＡＴＥＤ ＬＩＧＨＴ ＡＲＲＡＹＳ」である米国仮特許出願第６０／７３２，４４２号、および２００６年４月７日に出願された、発明名称が「ＩＮＴＥＧＲＡＴＥＤ ＬＩＧＨＴ ＡＲＲＡＹＳ」である米国特許出願第６０／７９０２０４号に基づく米国特許法第１１９条第（ｅ）項の優先権の利益を主張するものであり、これらの全体は参考として本明細書に援用される。
【０００２】
（発明の分野）
本発明は、概して半導体構造の製造に関する。より具体的には、本発明は、シリコンおよび他の単結晶半導体材料、および／またはデバイスのモノリシックな集積化に関する。
【背景技術】
【０００３】
ＩＩＩ−Ｖ族の材料とシリコンとを組み合わせるという概念は１９８０年代に生まれた。当時、シリコン技術の進展の程度は予測できず、よって多くの潜在的な用途を詳述することはできなかったが、このような技術は基本的原理に基づいて探求された。基本的な考え方は、光を放射および検出する能力（ＩＩＩ−Ｖ族の材料）とデジタルロジック（シリコンデジタル回路）を組み合わせることによって、新たな市場がもたらされ、古い市場が崩壊するというものであった。しかし、実際には、実用的な方法でこの目的を達成するには、当初の認識よりも大きな課題のあることが立証されている。
【発明の開示】
【課題を解決するための手段】
【０００４】
本明細書では、単結晶シリコンおよび単結晶非シリコン材料と、デバイスとをモノリシックに集積化するための方法および構造が提供される。
【０００５】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【０００６】
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が第１の領域には存在せず、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップとを含む。
【０００７】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【０００８】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのＩＩＩ−Ｖ族の発光デバイスとを含む。
【０００９】
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が第１の領域には存在せず、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップとを含む。
【００１０】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【００１１】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのシリコンベースの光検出器と、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコン光検出器とを含む。
【００１２】
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器を形成するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第１の領域には存在しない第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコンベースの光検出器を形成するステップとを含む。
【００１３】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのシリコンベースの光検出器と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、記第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコン光検出器とを含む。
【００１４】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスとを含む。
【００１５】
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスを形成するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第１の領域には存在しない第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスを形成するステップとを含む。
【００１６】
別の方法では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない、第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスとを含む。
【００１７】
添付の図面は、原寸に比例して描画することを意図したものではない。図面中、種々の形態で示される同一またはほぼ同一の各構成要素は、同様の参照符号で表される。明確にするために、全ての図面において全ての構成要素に参照符号が付されていない場合がある。
【発明を実施するための最良の形態】
【００１８】
本明細書に示される実施形態は、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層とのモノリシックな集積化を容易にする方法および構造の実装例を提供する。いくつかの実施形態では、シリコンベースのデバイスは、緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層で形成されたアクティブ領域を有するデバイスとモノリシックに集積化される。シリコンベースのデバイスには（これに限定されないが）、ｎ型金属酸化膜半導体（ＮＭＯＳ）およびｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、およびバイポーラトランジスタのような、シリコンベースの電子部品が挙げられる。シリコンベースのデバイスには、同様に、シリコンベースの光検出器のような光電子デバイスも挙げられる。非シリコン半導体デバイスには（これに限定されないが）、ＩＩＩ−Ｖ族の発光デバイス（例、発光ダイオード（ＬＥＤ）およびレーザダイオード）、ＩＩＩ−Ｖ族の光検出器、およびＩＩＩ−Ｖ族の高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、および金属半導体ＦＥＴ（ＭＥＳＦＥＴ）のようなＩＩＩ−Ｖ族の電子デバイスが挙げられる。
【００１９】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンとは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、発光デバイスと、ＣＭＯＳ回路のようなシリコンベースのデバイスとの集積化を容易にする。発光デバイスは、可視光、赤外線光および／または紫外線光を放射することができるが、本明細書に示された技術はこれに限定されるものではない。これらのデバイスをモノリシックに集積化する能力によって、発光デバイスを、発光デバイスを制御および／または駆動するシリコンＣＭＯＳ回路とモノリシックに集積化することができる。シリコンＣＭＯＳ回路は、計算機能を実行することもできる。発光デバイスは、一次元アレイまたは二次元アレイのような発光デバイスのアレイの形態をとることができる。したがって、発光デバイスは、線および／または領域（例、矩形の領域）を覆って配列することができ、モノリシックに集積化したシリコンＣＭＯＳ回路によって、発光を制御、または選択的に駆動することが可能である。光検出器は、発光デバイスの有無にかかわらず、シリコンＣＭＯＳとモノリシックに集積化することもできる。光検出器は、必要に応じてシリコンベースの光検出器とすることが可能であり、発光デバイスによって放射された光を検出するように、発光デバイスに隣接して集積化することが可能である。光検出器からの出力は、シリコンＣＭＯＳ回路に提供することができ、この回路では、光検出器の出力に少なくとも部分的に基づいて、発光デバイスの駆動を変化させることができる。このような機能を使用して、発光デバイスに提供される駆動電力を調整、および／または所与の発光デバイスが不適切に機能していることを検出したとき（例えば、発光デバイスの出力が停止または低下したとき）に、余剰の発光デバイスを作動させることができる。
【００２０】
ＣＭＯＳのような、発光デバイスとシリコンベースの電子部品とのモノリシックな集積化を用いて、マイクロディスプレイ、高解像度プリンタバーおよび／または領域、撮像バーおよび／または領域、集積化されたマイクロディスプレイを有するコンピュータオンチップ、およびシリコンベースの電子部品用の光相互接続を形成することができる。
【００２１】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、ゲルマニウムおよび／またはＩＩＩ−Ｖ族の光検出器のような、シリコン光検出器と非シリコン光検出器との集積化を容易にすることができる。シリコンおよび非シリコン光検出器の集積化によって、シリコンおよび非シリコン光検出器のアレイを有する高解像度の撮像チップを、ＣＭＯＳのようなシリコンベースの電子部品とさらに集積化することができる。
【００２２】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、シリコンＭＯＳＦＥＴおよびバイポーラトランジスタのようなシリコンベースの電子デバイスと、ＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、および／またはＭＥＳＦＥＴのような非シリコンベースの半導体電子デバイスとの集積化も容易にする。このような集積化によって、シリコンＣＭＯＳによって形成されたデジタル回路と、ＩＩＩ−Ｖ族の材料で形成されたアナログ／ＲＦ回路との集積化が可能となる。
【００２３】
示されたいくつかの実施形態は、シリコンと非シリコン材料とのモノリシックな集積化、および緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層を備えたシリコンベースの単結晶層を含む、多層出発ウエハを使用したデバイスを達成する。さらに、本明細書に示されるいくつかの技術によって、非シリコン材料を単結晶の非シリコン半導体層の上にエピタキシャル蒸着することができる。エピタキシャルに成長される非シリコン材料には、ＩＩＩ−Ｖ族の発光デバイス（例、ＬＥＤおよびレーザダイオード）のような非シリコン半導体デバイス、ＩＩＩ−Ｖ族の光検出器、およびＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、およびＭＥＳＦＥＴのようなＩＩＩ−Ｖ族の電子デバイスのための、デバイスヘテロ構造が挙げられる。多層出発ウエハによって、エピタキシャルに成長した非シリコンデバイス材料の表面を、シリコンベースの単結晶層と実質的に同一平面にすることができ、それによって、シリコンと非シリコンデバイス構造との共処理（例、フォトリソグラフィ、相互接続形成、および他のバックエンド処理）を容易にする。
【００２４】
図１は、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの一実施形態の図である。多層ウエハ１００は、シリコン基板１１０と、シリコン基板１１０を覆って配置された単結晶半導体層１２０と、単結晶半導体層１２０を覆って配置された絶縁層１３０と、絶縁層１３０を覆って配置された単結晶シリコン層１４０とを含む。
【００２５】
単結晶半導体層１２０は、１つ以上の半導体層を含むことが可能である。単結晶半導体層１２０の層のうちの少なくとも１つは、緩和シリコンの格子定数とは異なる格子定数を有することができる。単結晶半導体層１２０は、１つ以上のゲルマニウム層、１つ以上のシリコン−ゲルマニウム層、および／または１つ以上のＩＩＩ−Ｖ族の半導体層を含むことが可能である。単結晶半導体層１２０は、シリコン−ゲルマニウム傾斜層を含むことが可能である。シリコン−ゲルマニウム傾斜層は、第１のゲルマニウム含有量（例、０％のゲルマニウム）である底部インターフェースを有することが可能であり、第２のゲルマニウム含有量（例、１００％のゲルマニウム）である上部インターフェースまで、ゲルマニウム含有量が増加するように傾斜させることが可能である。ゲルマニウム層は、層１２０の一部として、このようなシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
【００２６】
いくつかの実施形態では、単結晶半導体層１２０は、１つ以上のＩＩＩ−Ｖ族の半導体層を含むことが可能である。ＩＩＩ−Ｖ族の半導体層の例には、砒化ガリウム、窒化ガリウム、リン化インジウム、砒化インジウムガリウム、窒化インジウムガリウム、砒化アルミニウムガリウム、窒化アルミニウムガリウム、および／または当業者が既知のＩＩＩ−Ｖ族の半導体層が挙げられる。いくつかの実施形態では、ＩＩＩ−Ｖ族の半導体層は、ゲルマニウム層を覆って配置することが可能である。さらに、上述のように、ゲルマニウム層は、シリコン−ゲルマニウム傾斜層を覆って配置することが可能である。いくつかの実施形態では、ＩＩＩ−Ｖ族の半導体層は、シリコン−ゲルマニウム層および／またはシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
【００２７】
いくつかの実施形態では、単結晶半導体層１２０は、一方が他方を覆って配置され、互いに異なる格子定数を有し、緩和シリコンの格子定数とは異なる格子定数を有する２つ以上の単結晶半導体層を含むことが可能である。この２つ以上の単結晶半導体層には、例えば、ゲルマニウム層とリン化インジウム層、ゲルマニウム層と窒化ガリウム層、砒化ガリウム層とリン化インジウム層、および／または砒化ガリウム層と窒化ガリウム層を挙げることができる。単結晶半導体のうちの１つは、発光デバイス内のアクティブ層に好適なものとすることが可能であり、他の単結晶半導体層は、アナログおよび／またはＲＦデバイス内のチャネル層として好適なものとすることが可能である。
【００２８】
絶縁層１３０には、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、当業者が既知の他の絶縁材料、および／またはそれらのあらゆる組み合わせなどの、あらゆる絶縁材料層が挙げられる。いくつかの実施形態では、層１３０は、半導体および／または金属層のような非絶縁層である。他の実施形態では、層１３０を存在させないことも可能である。このような実施形態では、単結晶シリコン層１４０は、単結晶半導体層１２０上に（例えば接触させて）配置することが可能である。
【００２９】
単結晶シリコン層１４０は、緩和シリコン層および／または歪みシリコン層を含むことが可能である。歪みシリコン層は、あらゆる所望の歪みを有することが可能であり、例えば、歪みシリコン層は、約１％〜２％の引張歪みを有することが可能である。あるいは、または加えて、シリコン−ゲルマニウム層は、絶縁層１３０を覆って配置することが可能である。
【００３０】
多層ウエハ１００は、あらゆる所望の直径を有することができるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、多層ウエハは、少なくとも１５０ｍｍ、少なくとも２００ｍｍ、またはシリコン基板に使用可能な他の好適な直径を有する。
【００３１】
図２Ａ〜２Ｃは、いくつかの実施形態による、多層ウエハの例を概略的に示す図である。図２Ａ〜２Ｃは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を有する、多層ウエハ２０１を示す図である。絶縁層１３０は、シリコン−ゲルマニウム傾斜層１２１を覆って配置された１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。シリコン−ゲルマニウム傾斜層１２１は、シリコン基板１１０を覆って配置される。
【００３２】
図２Ｂは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を含む、多層ウエハ２０２を示す図である。絶縁層１３０は、シリコン基板１１０を覆って配置された１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。
【００３３】
図２Ｃは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を含む、多層ウエハ２０３を示す図である。絶縁層１３０は、１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。層１２０は、シリコン基板１１０を覆って配置された絶縁層１３５を覆って配置される。いくつかの実施形態では、絶縁層１３０および／または１３５は、半導体および／または金属のような非絶縁層に置き換えることが可能である。
【００３４】
いくつかの実施形態では、本明細書に示された多層ウエハの単結晶半導体層１２０は、シリコン基板１１０の実質的に全てをオーバーレイすることができる。単結晶半導体層１２０は、シリコン基板１１０の全てまたは実質的に全てを覆って配置することが可能である。絶縁体１３０および／または単結晶シリコン層１４０は、シリコン基板１１０の実質的に全てを覆って配置することも可能である。このような多層ウエハは、下述するようなウエハ接合技術を使用して作製することが可能である。
【００３５】
図３Ａ〜３Ｄは、図２Ａに示された多層ウエハ２０１のような多層ウエハを作製する方法の一例を示す図である。図３Ａに示されるように、本方法は、シリコン基板１１０を含むことができるハンドルウエハを提供するステップを含むことが可能である。格子不整合シリコン−ゲルマニウム傾斜層１２１は、当業者が既知の技術を使用して、シリコン基板１１０上にエピタキシャルに成長させることが可能である。例えば、シリコン−ゲルマニウム傾斜層１２１は、化学蒸着（ＣＶＤ）を使用して成長させることが可能である。シリコン−ゲルマニウム傾斜層１２１は、シリコン−ゲルマニウム傾斜層１２１の表面において、低ゲルマニウム含有量から高ゲルマニウム含有量に増加させた、傾斜ゲルマニウム含有量を有することが可能である。シリコン−ゲルマニウム傾斜層１２１の低インターフェースでの低ゲルマニウム含有量は、０％ゲルマニウム（例、純シリコン）とすることが可能であり、シリコン−ゲルマニウム傾斜層１２１の上面において、所望の最終的なゲルマニウム含有量まで段階的に、連続的に、または他の様態で増加させることが可能である。いくつかの実施形態では、シリコン−ゲルマニウム傾斜層の上面のゲルマニウム含有量は、１００％のゲルマニウムであるか、または他の好適な含有量（例、９０％を超えるゲルマニウム、７５％を超えるゲルマニウム、５０％を超えるゲルマニウム）である。シリコン−ゲルマニウム傾斜層は、シリコン基板上への格子不整合シリコン−ゲルマニウムの蒸着中のあらゆるクロスハッチの粗さを削減するように、化学的機械的研磨（ＣＭＰ）を行うことが可能である。シリコン−ゲルマニウム層１２１は、エピタキシャル成長中に形成されるあらゆるクロスハッチの粗さを削減し、また最終的な貫通転位密度を低減するように、成長プロセスの中断を経て、段階的にＣＭＰを行うことも可能である。
【００３６】
ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０は、シリコン−ゲルマニウム傾斜層１２１を覆って配置することが可能である。いくつかの実施形態では、ゲルマニウム層は、成長プロセスの後に、化学的機械的に研磨することが可能である。いくつかの実施形態では、１つ以上の層を、１つ以上のＩＩＩ−Ｖ族の層を含む、ゲルマニウム層および／またはシリコン−ゲルマニウム層１２０を覆って配置することが可能である。あるいは、１つ以上のＩＩＩ−Ｖ族の層を、シリコン−ゲルマニウム傾斜層１２１上に直接配置することが可能である。１つ以上のＩＩＩ−Ｖ族の層は、複数のＩＩＩ−Ｖ族の材料（例、砒化ガリウム、リン化インジウム、窒化ガリウム、あらゆる三元のＩＩＩ−Ｖ族、および／またはそれらの任意の組み合わせ）を含むことが可能である。さらに、１つ以上のＩＩＩ−Ｖ族の層は、砒化インジウムガリウム傾斜層、またはＩＩＩ−Ｖ族の半導体を含む他の傾斜層構造を含むことが可能である。
【００３７】
絶縁層１３０は、ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０を覆って配置することが可能である。絶縁層１３０は、酸化物（例、二酸化ケイ素）、窒化シリコン、シリコンオキシナイトライド、または他の好適な絶縁体材料のような、あらゆるタイプの絶縁体を含むことが可能である。あるいは、または加えて、非絶縁層は、ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０を覆って蒸着することが可能である。絶縁層１３０は、例えば化学機械研磨を使用してさらに研磨することが可能である。
【００３８】
図３Ｂは、図３Ａに示されたハンドルウエハにウエハ接合することが可能なドナーウエハを示す図である。ドナーウエハは、シリコン基板１９０とすることが可能である。シリコン基板１９０は、イオン切断プロシージャを使用して、ウエハ接合および層転写に備えることが可能である。あるいは、または加えて、当業者に既知であるように、接着およびエッチバック層転写を使用することが可能である。イオン切断プロセスでは、シリコン基板の表面から所望の深さにおいて、注入イオンピーク１９２を形成するように、イオン（例、水素イオン、ヘリウムイオン）がシリコン基板１９０の表面に注入（矢印１９１で示す）される。イオンピーク１９２（本明細書では、シリコン層１４０と称する）は、ウエハ接合プロセスのための転写層として機能することができる。
【００３９】
図３Ｃは、ウエハ接合プロセスを示す図であり、図３Ｂのドナーウエハは、図３Ａのハンドルウエハに接合される。図に示されるように、ハンドルウエハのシリコン層１４０は、ドナーウエハの絶縁層１３０に接合される。あるいは、絶縁層（例、酸化物層）は、ウエハ接合の前に、図３Ｂに示されるドナーウエハのシリコン層１４０を覆って配置することが可能である。当該の一実施形態では、ウエハ接合プロセスは、酸化物層を酸化物層に接合するステップを含むことができる。ウエハ接合の後に、接合されたウエハの対は、層１４０のクラック形成および層間剥離を開始するように、所望の温度でアニールすることが可能である。アニーリングは、転写層のハンドルウエハへの接合を増強することも可能である。得られた多層半導体ウエハ構造を図３Ｄに示すが、シリコン層１４０は、図３Ａに示されるハンドルウエハを覆って配置される。剥離層１４０の表面が粗くなる場合があるので、ウエハ表面をその後に、例えば化学機械研磨によって研磨することが可能である。
【００４０】
図４は、非シリコンドナー基板を使用して、図２に示される多層ウエハ２０２を作製する方法を示す図である。非シリコンドナー基板には、砒化ガリウム、窒化ガリウム、リン化インジウムまたはガリウムリン化物のような、ゲルマニウム基板またはＩＩＩ−Ｖ族の基板が挙げられる。図４Ａは、非シリコン材料で形成されるドナー基板１８０を示す図である。ドナー基板１８０は、イオン切断プロセスにおいて使用されるイオンによって注入される（矢印１８１で示す）。このイオンは、非シリコンドナー基板１８０の表面から所望の深さ１８２において、ピーク濃度を形成するような注入エネルギで注入される。材料層１２０は、注入ピーク１８２より上に位置する。
【００４１】
図４Ｂは、図４Ｃに示されるように、ドナー基板１８０をウエハ接合することが可能な、シリコンハンドル基板１１０を示す図である。ウエハ接合の後に、ウエハ接合された対は、ドナー基板の注入ピーク１８２においてクラック形成を開始するようにアニールすることが可能であり、それによって、図４Ｄに示されるように、非シリコン層１２０のシリコンハンドル基板１１０への層転写がもたらされる。アニーリングは、層１２０とシリコンハンドル基板１１０との間の接合を増強することも可能である。絶縁層１３０は、次いで、図４Ｅに示されるように、非シリコン層１２０に蒸着することが可能である。
【００４２】
シリコン基板１９０を含む第２のドナーウエハを用意することが可能である。状況に応じて、シリコン基板１９０は、それ自体（図示せず）を覆って配置された絶縁層を有することが可能である。例えば、このような絶縁層は、酸化シリコンで形成することが可能であり、蒸着する、および／または熱的に成長させることが可能である。シリコン基板１９０は、次いで、注入イオンが第２のイオン切断プロセスに使用されるように、イオン注入（矢印１９１で示す）を受けることが可能である。シリコン基板に注入されるイオンは、シリコン基板１９０の表面から所望の深さにおいてイオン注入ピーク１９２を形成するように、好適な注入エネルギを備える。このようなプロセスは、その後、シリコン基板１９０のシリコン層１４０を画定し、シリコン基板１１０を含むハンドルウエハへ転写される層となる。図４Ｇは、シリコン基板１９０の表面がハンドルウエハの層１３０に接合される、ウエハ接合プロセスを示す図である。ウエハ接合の後に、ウエハ接合された対は、シリコン基板１９０のイオン注入ピーク１９２においてクラック形成を開始するようにアニールすることが可能であり、それによって、図４Ｈに示されるように、ハンドルウエハの層１３０上にシリコン層１４０が層転写される。得られる多層半導体ウエハは、図２Ｂの多層ウエハ２０２の層を含む。
【００４３】
図５Ａ〜５Ｈは、シリコン基板上のシリコン−ゲルマニウム傾斜層を覆って配置された、ゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の半導体のような、非シリコン材料を含むドナーウエハによって開始する、多層ウエハ２１２を作製する別の方法を示す図である。図５Ａは、シリコン傾斜層１２１がその上に配置されるシリコン基板１１０ａを含む、当該のドナーウエハを示す図である。ゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０ａは、シリコン−ゲルマニウム傾斜層１２１を覆って配置される。イオンは、層１２０ａ内の所望の深さにおいてイオン注入ピーク１８２を形成するように、ドナーウエハの表面を介して注入することができる。図５Ａでは、イオン注入ピークより上の材料を層１２０として示す。図５の方法の残りのステップは、非シリコンドナー基板１８０が図５Ａに示されるウエハに置き換えられている以外は、図４の方法に対する説明に類似する。
【００４４】
図６Ａ〜６Ｈは、ゲルマニウムまたはＩＩＩ−Ｖ族の基板のような非シリコン基板１８０によって開始し、図４の方法に類似した方法を使用して、図２Ｃの多層ウエハ２０３を作製する方法を示す図である。本方法のステップは、絶縁層１３５が図６Ａの非シリコンドナー基板１８０および／または図６Ｂのハンドルウエハ１１０を覆って配置される以外は、図４の方法に対する説明に類似する。
【００４５】
図７Ａ〜図７Ｈは、シリコン基板１１０ａ上に配置されたシリコン−ゲルマニウム傾斜層１２１上に配置された、ゲルマニウム、シリコン−ゲルマニウムおよび／またはＩＩＩ−Ｖ族の層１２０ａのような、非シリコン層を含む出発ウエハを使用して多層ウエハ２０３を作製する別の方法を示す図である。絶縁層１３５は、非シリコン層１８４上に、および／またはハンドルシリコン基板１１０上に蒸着することができる。図７のプロセスの残りのステップは、図６のものに類似する。
【００４６】
図１に示される多層ウエハ１００のような多層ウエハは、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層１２０を含む。このような多層ウエハは、シリコンおよび非シリコンデバイスをモノリシックに集積化するための出発ウエハとして使用することが可能である。シリコンデバイスは、単結晶シリコン層１４０内に、および／またはこの上に形成することが可能であり、非シリコンデバイスは、単結晶半導体層１２０を露光させるようにシリコン層１４０および絶縁層１３０を除去した領域内に形成することが可能である。露光した単結晶半導体層１２０上でエピタキシャルに再成長した高品質半導体材料層は、ＩＩＩ−Ｖ族の、シリコン−ゲルマニウム、および／またはゲルマニウム電子部品、および／または光電子デバイスのような、非シリコンデバイスのための材料層として機能することが可能である。
【００４７】
図８は、一実施形態による、出発材料として多層ウエハ１００を使用して形成することが可能な、半導体構造８００を示す図である。半導体構造８００は、第１の領域８１０および第２の領域８２０をモノリシックに集積化する。第１の領域８１０は、単結晶半導体層１２０を覆ってさらに配置された絶縁層１３１を覆って配置された単結晶シリコン層１４１を含むことができ、単結晶半導体層１２０は、緩和シリコンの格子定数とは異なる格子定数を有する。単結晶半導体層１２０は、シリコン基板１１０を覆って配置される。
【００４８】
半導体構造８００は、第２の単結晶半導体層（例、図示した実施形態では層２２０および２２２）が、単結晶半導体層１２０の少なくとも一部を覆って配置される、第２の領域８２０をさらに含む。第２の単結晶半導体層（例、層２２０および２２２）は、半導体構造の第１の領域には存在しない。第２の単結晶半導体層（２２０および２２２）は、緩和シリコンの格子定数とは異なる格子定数を有し、単結晶半導体層１２０の組成とは異なる組成を有することが可能である。
【００４９】
単結晶半導体層２２０は、第１の単結晶半導体層１２０の少なくとも一部に接触して配置することが可能である。以下に詳述するように、このような構造は、単結晶半導体層１２０の露光領域上でエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、単結晶半導体層２２０は、単結晶半導体層１２０の組成と類似した組成を有するか、あるいは、単結晶半導体層２２０の一部または全てが、単結晶半導体層１２０とは異なる組成を有することが可能である。さらに、層２２０は、対象とするデバイスの用途に望まれるように、部分的に、または全体をドープすることが可能である。
【００５０】
単結晶半導体層２２２は、半導体層２２０を覆って配置することが可能であり、半導体層２２２は、対象とするデバイスの領域８２０内での形成に好適なヘテロ構造を構成することが可能である。いくつかの実施形態では、半導体層２２２は、ＩＩＩ−Ｖ族の半導体材料層、シリコン−ゲルマニウム、および／またはゲルマニウム層のうちの１つまたは複数を含むことが可能である。いくつかの実施形態では、層２２２は、ＩＩＩ−Ｖ族の、シリコン−ゲルマニウム、および／またはゲルマニウム材料層上で接触して配置することが可能な、シリコンキャップ層を含むことが可能である。このシリコンキャップ層は、ＩＩＩ−Ｖ族のおよび／またはゲルマニウムが、このような構造へのデバイスの作製に使用されるあらゆるプロセス環境に晒されないようにする、封入層として機能することが可能である（例、シリコンファウンドリ）。
【００５１】
出願人らは、実質的に同一平面上にシリコンデバイス領域および非シリコンデバイス領域を有することの利点を認識している。シリコン領域と非シリコン領域との表面間の共平面性は、フォトリソグラフィプロセスステップを容易にすることが可能であるが、これは、シリコン領域と非シリコン領域の両方が、実質的に同じ高さ（例えば、シリコンおよび非シリコン表面が、実質的に同じ高さである）になり得ることによるものである。このように、ウエハの表面上の大きな高さ変動に影響され得るフォトリソグラフィステップを、容易にすることが可能である。シリコン領域および非シリコン領域内のデバイス間の相互接続の作製も、領域間の実質的な共平面性の結果として容易にすることが可能である。本明細書で使用する場合、共平面性は、用いられるリソグラフィの特徴スケールに依存する場合がある。いくつかの実施形態では、同一平面上の半導体表面は、１００ナノメートル未満、２００ナノメートル未満、または４００ナノメートル未満の間隔である。例えば、７０ナノメートルゲート長のＣＭＯＳに用いられるフォトリソグラフィを使用する場合、実質的に同一平面上にある表面は、２００ナノメートル未満の間隔（例、１００ナノメートル未満、５０ナノメートル未満）となり得る。
【００５２】
半導体構造８００内には、多数の他の層を導入することが可能であると理解されたい。例えば、単結晶半導体層２２０および２２２を含む非シリコン領域８２０は、絶縁層２３０によって単結晶シリコン領域１４１から絶縁することが可能である。図８は、単結晶シリコン層１４１と、単結晶半導体層２２２および２２０との間の全体の間隙を充填するように配置された層２３０を示すが、本明細書に示された技術はこれに限定されるものではない。
【００５３】
単結晶シリコン領域と単結晶非シリコン領域とを組み合わせた、本明細書に示されるモノリシックに集積化した構造は、出発材料として、多層ウエハ１００のような多層ウエハを使用する作製プロセスを使用して形成される。このような方法の一例のフローチャートを図９に示す。本方法は、出発ウエハとして、多層ウエハ（例、多層ウエハ１００）を提供するステップを含むことが可能である（ステップ３１０）。ステップ３２０で、単結晶シリコン層１４０の第１の領域内にシリコンデバイスのフロントエンドを形成するように、フロントエンドシリコンデバイスプロセスを行うことが可能である。当該のシリコンデバイスは、シリコントランジスタ（例、ＣＭＯＳ、バイポーラ）、および／または光電子デバイス（例、シリコン光検出器）のような、電子部品および／または光電子デバイスを含むことが可能である。状況に応じて、第１の領域内に作製されたシリコンデバイスのフロントエンドは、これに限定されないが、窒化物、酸化物、オキシナイトライド、それらの組み合わせ、または当業者に既知の他の好適な材料を含む、保護材料の蒸着を経てコーティングすることが可能である。
【００５４】
第２の領域内のシリコン単結晶層１４０では、単結晶半導体層１２０を露光させるように、シリコン単結晶層１４０および絶縁層１３０を除去する（例、エッチングする）ことが可能である（ステップ３３０）。シリコンおよび／または絶縁体の除去に用いられるエッチングには、化学的または物理的エッチング、および乾式または湿式エッチングが挙げられるが、本明細書に示された技術はこれに限定されるものではない。第２の領域内の単結晶半導体層１２０が露光すると、エピタキシャル成長プロセスのためのシード層として機能する露光領域上に、あらゆる所望の半導体材料層をエピタキシャルに成長させることが可能である（ステップ３４０）。このように、単結晶半導体層１２０に格子整合された半導体材料を成長させることが可能である。単結晶半導体層１２０上で成長させる半導体層には、ゲルマニウム層、シリコン−ゲルマニウム層、ＩＩＩ−Ｖ族の層、および／またはあらゆるそれらの組み合わせが挙げられる。このような層のうちの少なくとも１つは、緩和シリコンの格子定数とは異なる格子定数を有する。
【００５５】
状況に応じて、露光した半導体層１２０上でのエピタキシャル成長の前に、（例えば、半導体構造８００に示されるように）第２の領域内のエッチングによって露光させた単結晶シリコン層１４１の側壁を囲むように、絶縁（例、誘電体）材料を蒸着することが可能である。このようなプロセスは、図８に示されるような絶縁層２３０を形成させることが可能である。このようなプロセスは、領域８２０内に単結晶半導体層を露光させ、一方で、領域８２０の側壁上に完全な絶縁体を残すように、ウエハ表面全体を覆ってブランケット絶縁層を蒸着するステップと、蒸着下ブランケット絶縁層の一部をエッチングするステップとを含むことが可能である。このような絶縁側壁２３０は、酸化物、窒化物、オキシナイトライドのような誘電体材料、および／またはあらゆるそれらの組み合わせで形成するか、または他の好適な材料で形成することが可能であると理解されたい。半導体１２０上の半導体２２０および２２２がエピタキシャルに成長すると、側壁２３０は、選択的なエピタキシャル成長を容易にし、露光した単結晶半導体層１２０は、以降のエピタキシャル成長のためのシード層として機能する。絶縁体２３０上での成長は、当業者に既知であるように、適切な成長の化学反応、温度、および／または圧力を使用することによって抑制することが可能である。ブランケット絶縁保護層が、シリコン領域８１０を覆って存在する場合、半導体の成長は、選択的な成長を使用することによってこれらの領域内で抑制することも可能である。あるいは、選択的な成長を用いない場合、半導体の成長は、シリコン領域８１０を覆って生じさせることが可能であり、成長後エッチングをおこなって、これらの領域内に蒸着したあらゆる半導体材料を除去することが可能である。
【００５６】
ステップ３４０の半導体のエピタキシャル成長によって、ＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層を含む所望のデバイス層の成長が可能となる。エピタキシャル成長は、デバイス構造に望まれる、Ｐ型、Ｎ型、および真性ドーピングを組み込むことも可能である。さらに、シリコンキャッピング層は、単結晶半導体層１２０上に再成長させたＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層をカプセル化するように、成長プロセスの終わりに蒸着することが可能である（ステップ３５０）。シリコンキャッピング層を組み込むことで、エピタキシャル成長の後のシリコン作製施設への再導入を容易にすることができる。いくつかの実施形態では、第２の領域内のエピタキシャルに成長した半導体層の表面（例、層２２２またはシリコンキャッピング層の表面）は、上述のように、第１の領域（例、層１４１）内のシリコン表面と実質的に同一平面とすることができる。
【００５７】
ステップ３６０では、非シリコンデバイスのフロントエンド処理、および第１の領域内のシリコンデバイスおよびエピタキシャルに成長した第２の領域内の非シリコンデバイスのバックエンド処理を行うことが可能である。バックエンド処理は、ウエハ上のデバイス間に相互接続を形成するステップを含むことが可能である。相互接続は、第１の領域内のシリコンデバイス間に、第２の領域内の非シリコンデバイス間に、およびシリコンデバイス間および非シリコンデバイス間の両方に形成することが可能である。このようなプロセスは、標準的なシリコン作製施設のものと互換であり、さらに、シリコンおよび非シリコン領域が、実質的に同一平面である半導体表面を有する実施形態では、バックエンド処理における相互接続プロセスを大幅に容易にすることが可能である。また、このようなプロセスによって、プロセス全体をシリコンＣＭＯＳ作製施設内で行うことができる。このプロセスは、バックエンド処理技術がＣＭＯＳ作製施設に対してより高度であるので、好都合となり得る。
【００５８】
記述した作製プロセスは、シリコンＣＭＯＳのフロントエンド処理温度が、一般的に、ＩＩＩ−Ｖ族のデバイス内のドーパント拡散を最小限に抑える温度よりも高いので、シリコンおよび非シリコン（例、ＩＩＩ−Ｖ族）デバイスのモノリシックな集積化を容易にすることが可能である。したがって、いくつかの実施形態では、ＩＩＩ−Ｖ族のデバイス層は、シリコンフロントエンド処理が行われたときに、ウエハ内に存在することができない。なお、ＩＩＩ−Ｖ族層の、ゲルマニウムおよび／またはシリコン−ゲルマニウムを埋設した単結晶半導体層の溶融温度は、これらの層がシリコンのフロントエンド処理を免れ得るために十分に高いものとすることが可能である。また、バックエンド処理（例、相互接続の形成）は、全般的に、熱蓄積がシリコンフロントエンド処理よりも低いので、いかなるＩＩＩ−Ｖ族のデバイス層も、シリコンバックエンド処理を容易に免れることが可能である。
【００５９】
このようなモノリシックに集積化した半導体構造、およびこのような構造を形成するための関連する方法を使用して、シリコンデバイス（電子または光電子）、およびＩＩＩ−Ｖ族の、および／またはゲルマニウムデバイス（電子および／または光電子）をモノリシックに集積化することが可能である。
【００６０】
図１０は、集積デバイス構造１０００を示す図であり、一実施形態によれば、シリコン電子部品は、ＩＩＩ−Ｖ族の発光デバイス（例、ＬＥＤまたはレーザダイオード）とモノリシックに集積化される。シリコンデバイス５１０（例、シリコンＣＭＯＳ、バイポーラトランジスタ、および／またはシリコン光検出器）は、多層ウエハの第１の領域８１０内に存在するように作製することが可能であり、ＩＩＩ−Ｖ族の発光デバイス５２０は、第２の領域８２０内の単結晶半導体層１２０上に成長させることが可能である。領域８２０内に形成される発光デバイスは、ｐ−ｎまたはｐ−ｉ−ｎ構造を形成するようにドープされたＩＩＩ−Ｖ族の層の垂直スタックを含むことが可能である。層２２２は、アクティブ層（例、１つ以上の量子ウェル）、およびアクティブ層の上下に配置された閉じ込め層を含むことも可能である。層２２２の表面は、上述のように、シリコンキャッピング層を含むことが可能である。発光デバイス５２０の層２２２の上部は、相互接続４１０を経て、シリコンデバイス５１０と電気的に接触して相互接続することが可能である。垂直発光デバイス構造の他の側部は、金属重点バイア４２０を通じて接触することが可能であり、シリコンデバイス５１０と相互接続することも可能である（図示せず）。これは、接触スキームの１つのタイプに過ぎず、他のものを用いることが可能であるが、本明細書に示された技術はこれに限定されるものではないと理解されたい。
【００６１】
図１１は、一実施形態による、発光デバイス構造５２０’の断面図である。発光デバイス構造５２０’は、集積デバイス構造１０００の発光デバイス５２０の一具体例である。発光デバイス５２０’は、ゲルマニウム層とすることが可能な単結晶半導体層２２０を含む。層２２０は、ｐ＋ドープすることが可能であり、発光デバイスのｐ側として機能することができる。半導体層２２０を覆って配置された半導体層２２２は、発光デバイス閉じ込め層と、クラッド層と、アクティブ層と、キャッピング層（例、シリコンキャッピング層）とを含むことが可能である。層２２２は、ｐ＋ドープした砒化ガリウム層１１０２を含むことが可能である。底部ｐ型ＡｌＩｎＧａＰ閉じ込め層１１０４は、層１１０２を覆って配置することが可能である。量子ウェルアクティブ層１１０６は、底部閉じ込め層１１０４を覆って配置することが可能である。量子ウェル１１０６は、非ドープとすることが可能であり、バンドギャップおよび／または周囲の閉じ込め層とのバンドギャップオフセットによるバンドギャップ閉じ込めを生じさせるように、ＩｎＧａＰで形成することが可能である。上部ｎ型ＡｌＩｎＧａＰ閉じ込め層１１０８は、アクティブ層１１０６を覆って配置することが可能である。ｎ＋ドープした砒化ガリウム層１１１０は、閉じ込め層１１０８を覆って配置することが可能である。ｎ＋ドープしたシリコンキャッピング層１１１２は、層１１１０を覆って配置することが可能である。
【００６２】
砒化ガリウム層１１０２およびクラッド層１１０４および１１０８は、約５×１０１７ドーパント／ｃｍ３でドープすることが可能である。クラッド層１１０４および１１０８は、厚さを約２００ｎｍとすることが可能であり、アクティブ領域１１０６は、厚さを約２２ｎｍとすることができる。砒化ガリウム層１１１０は、電流拡散層として機能することが可能であり、また、厚さを約５０ｎｍとし、約１×１０１９ドーパント／ｃｍ３でドープすることが可能である。シリコンカプセル化層１１１２は、厚さを約８０ｎｍとし、約１×１０２１ドーパント／ｃｍ３でドープすることが可能である。あるいは、ドーピング順序は、底部層がｎドープされ、表面層がｐドープされるｎ−ｐドープへテロ構造を形成するように逆にすることが可能である。
【００６３】
発光デバイス５２０’は、シリコンキャッピング層１１１２の上に接触金属層１１１６を蒸着することによって形成される犠牲層１１１４を含むことができる。接触金属層１１１６は、相互接続４１０と接触して配置することが可能である。接触金属層１１１６は、発光デバイスの表面の一部だけを覆うことが可能であり、したがって、その領域を通る放射された光を覆わないようにすることができる。例えば、接触金属層１１１６は、上から見たときにループ形状を成すことが可能である。発光デバイス５２０’は、ゲルマニウム層２２０の上への接触金属層１１２０の蒸着によって形成されるゲルマニサイド（ｇｅｒｍａｎｉｃｉｄｅ）層１１１８を含むことができる。
【００６４】
いくつかの実施形態では、ＩＩＩ−Ｖ族のヘテロ構造およびシリコンキャッピング層は、ＩＩＩ−Ｖ族およびＩＶ族材料を蒸着することができる、１つのリアクタシステム（例、ＭＯＣＶＤリアクタ）にインシトゥで蒸着される。例えば、発光デバイス５２０’のＩＩＩ−Ｖ族のヘテロ構造およびキャッピングシリコン層は、低圧ＭＯＣＶＤ（例、Ｔｈｏｍａｓ Ｓｗａｎ社のｃｌｏｓｅ−ｃｏｕｐｌｅｄ ｓｈｏｗｅｒｈｅａｄ ｒｅａｃｔｏｒ）を使用して成長させることが可能である。原料物質には、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、ＩＩＩ族素子用のトリメチルインジウム（ＴＭＩｎ）、Ｖ族素子用のＰＨ３およびＡｓＨ３、およびシリコン用のＳｉＨ４が挙げられる。ジメチル亜鉛（ＤＭＺｎ）およびＢ２Ｈ６はｐ型ドーパントソースとして用いることができ、Ｓｉ２Ｈ６はｎ型ドーパントソースとして用いることが可能である。キャリアガスとしては、窒素が挙げられる。蒸着は、ウエハの温度を６５０℃、圧力を約１００Ｔｏｒｒにして行うことが可能である。Ｖ族／ＩＩＩ族の比率は、発光デバイス層の蒸着に対して約８３に設定することができる。
【００６５】
発光デバイス５２０’は、発光デバイスのための導体層構造の一例に過ぎないことを理解されたい。いくつかの実施形態では、発光デバイスはヘテロ構造を含むことが可能であるが、他の実施形態では、発光デバイスはホモ構造を含むことが可能である。他のＩＩＩ−Ｖ族の材料を使用して、異なる波長の光を放射する発光デバイス構造を形成することが可能であるが、本明細書に示された技術はこれに限定されるものではない。発光デバイス５２０’では、ＡｌＩｎＧａＰ層は、ＧａＡｓ層に格子整合された（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐ層（例、ｘ＝０．３）とすることが可能であり、可視光スペクトラムの赤色乃至緑色領域における高輝度可視光発光デバイスとして機能することが可能である。
【００６６】
図１２は、一実施形態による、多層ウエハ１００のような多層ウエハ上にモノリシックに集積化された発光デバイスの上面１２００を示す図である。例えば、モノリシックに集積化したデバイス構造１０００の発光デバイス５２０は、上面１２００を有するように作製することができる。発光デバイスは、絶縁領域２３０（例、絶縁トレンチ）を含むことができ、これは、酸化物（例、酸化シリコン）、窒化シリコン、またはその組み合わせのような、あらゆる好適な電気的絶縁材料で形成することが可能である。発光デバイスは、その中で発光デバイスのヘテロ構造（またはホモ構造）を、多層出発ウエハ（例、多層ウエハ１００）の単結晶半導体層（例、層２２０および２２２）上にエピタキシャルに成長させることが可能な、成長ウェル１２１０を含むことができる。発光デバイスは、発光デバイス内で生成された光を少なくとも部分的にそこから放射することが可能な、放射領域１２２０を有することができる。発光デバイスは、あらゆる好適な様態で接触させることが可能である。上面１２００に示されるように、第１の金属接点１２３０は、接触バイア１２４０を介して、発光デバイスの半導体構造の上部と接触させることが可能であり、第２の金属接点４２０は、接触バイア１２５０を通じて、発光デバイスの半導体構造の底部と接触させることが可能である。
【００６７】
発光デバイスの放射領域は、あらゆる好適な寸法および形状を有することが可能である。図１２に示される上面図では、発光デバイスの放射領域は矩形または正方形であるが、他の形状を使用することも可能であり、本明細書に示された技術はこれに限定されるものではない。発光デバイスの半導体領域の寸法は、成長ウェルの寸法によって画定され得る。上述のように、成長ウェルは、多層ウエハ１００から開始して、発光デバイス（または、他の非シリコンデバイスまたは材料）を、エピタキシャル成長を経て、露光した単結晶半導体層１２０上に形成することが可能な領域内の、単結晶半導体層１４０および絶縁層１３０を除去する（例、エッチングする）ことによって形成することが可能である。したがって、発光デバイス放射領域の寸法は、成長ウェルの形成に使用したリソグラフィプロセスによって画定することが可能である。一実施形態では、発光デバイスの放射領域は、約１００×１００μｍ２未満である。放射領域は、成長ウェルの画定に用いたリソグラフィプロセスの分解能によって制限（例、ＣＭＯＳ機能長さのリソグラフィ制限）されうるので、いくつかの実施形態では、発光デバイスの放射領域は、約１×１μｍ２未満に画定され得る。
【００６８】
複数の成長ウェルおよび、したがって別個の発光デバイスを画定することが可能であり、１つ以上の発光デバイスは、絶縁層２３０によって形成されるような、絶縁トレンチによって絶縁することが可能である。絶縁トレンチは、あらゆる好適な寸法を有することが可能であるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、絶縁トレンチおよび接点層を含む発光デバイスユニットそれぞれのピッチは、約１００μｍ未満である。
【００６９】
いくつかの実施形態では、発光デバイスの半導体構造の選択的なエピタキシャル蒸着が用いられない場合、成長ウェルの側壁（例、誘電体側壁のような、絶縁側壁）近くの材料の成長は多結晶となり得る。このような実施形態では、成長ウェル内のエピタキシャル成長の後に、エッチングプロセスを用いて、所望の放射領域（例、領域１２２０）以外の領域内で成長した単結晶半導体を除去することが可能である。
【００７０】
発光デバイスのアレイが形成された場合、アレイ内の発光デバイスは、同じ底部接点（例、接点４２０）を共有することができるものと理解されたい。また、図１２に示されるように、上部接点（例、ｐ接点）および／または上部接点バイアは、電流拡散を促進し、一方で、発光デバイスのソースからの光の放射を促進するように、環状の構成とすることが可能である。いくつかの実施形態では、アレイ内の発光デバイスのピッチが小さい（例、放射領域が約２０×２０μｍ２未満である）場合、指形の上部接点および／または接合パッドへのファンアウト（ｆａｎ−ｏｕｔ）を、発光デバイスのアレイに組み込むことが可能である。
【００７１】
図１３は、一実施形態による、多層ウエハ１００のような多層ウエハ上にモノリシックに集積化された、発光でビアス構造を製造する方法の一例を示す図である。潜在的に異なるヘテロ構造および／または接触スキームを有するこのようなプロセスを用いて、多層ウエハ上に、他の非シリコン材料のヘテロ構造および／またはデバイスを形成することが可能である。
【００７２】
本プロセスは、多層ウエハ１００のような多層ウエハを提供するステップを含む。フロントエンドのシリコンデバイスの処理は、多層出発ウエハ１００の単結晶シリコン層１４０上の多層ウエハの第１の領域（領域１４１）内で行うことが可能である。多層ウエハは、フォトレジストをスピンコーティングし、９０℃で３０分間、予備焼成することが可能である。次いで、リソグラフィマスクを使用して、発光デバイスを形成する多層ウエハの領域が露光するように、フォトレジストを現像およびパターン化することが可能である。
【００７３】
次に、多層ウエハの単結晶シリコン層１４０および絶縁層１３０をエッチングして、発光デバイスのアレイの作製に指定された領域内の下層の単結晶半導体層１２０を露光させることが可能である。エッチマスクとしてのポジ型フォトレジストとともに、電子サイクロトロン共鳴−反応性イオンエッチング（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＥＣＲ−ＲＩＥ）を使用して、単結晶シリコン層１４０を乾式エッチングすることが可能である。プロセスの条件には、ＳＦ６：Ｏ２（３０：５とされる）のエッチング反応、３０ｍＴｏｒｒの合計圧力、４００Ｗのソース電力、および３０Ｗのバイアス電力が挙げられる。同じエッチマスクを使用して、緩衝酸化物エッチング（ＢＯＥ）溶液を用いて、絶縁層１３０をエッチングすることが可能である。
【００７４】
次いで、露光した単結晶半導体層１２０は、エッチマスクとしてのポジ型フォトレジストとともに、上述したものと同様にＥＣＲ−ＲＩＥの手法を使用して絶縁することが可能である。時限エッチングを使用して、絶縁トレンチ１３２０を画定（例えば、約１μｍの深さ）することが可能である。発光デバイスの下に挿入した逆バイアスのｐ−ｎ接合とともに、トレンチは、一次元内の発光デバイス間の電気的な絶縁を提供するので、発光デバイスの二次元パッシブマトリクスの動作が可能となる。次いで、共形のＰＥＣＶＤ酸化物（例、厚さ１．２μｍ）の層をウエハ上に蒸着することが可能である。酸化物層は、テンプレートをエピタキシに提供することが可能であり、および／または絶縁トレンチ１３２０を酸化物層１３３０で満たすことが可能である。エッチマスクとしてポジ型フォトレジストを有するＢＯＥ溶液を使用して、エピタキシャル成長のための下層の単結晶半導体層１２０が露光するように、酸化物層内の成長ウェルをエッチングすることが可能である。
【００７５】
次いで、成長させる（例、ＭＯＣＶＤ）前に全てのフォトレジストの残留物が無くなるように、ウエハを洗浄することが可能である。１時間の酸素プラズマアッシュプロセスに加えて、市販のフォトレジストストリッパ（例、富士フィルム社のＭｉｃｒｏｓｔｒｉｐ ２００１（登録商標））を使用して、発光体デバイスの半導体構造の成長のためのウエハを調製することが可能である。図１３Ａは、ＭＯＣＶＤ成長の直前のパターン化ウエハの概略断面図である。図１３Ａに示されるように、フロントエンドのシリコンデバイスが作製されたシリコン領域１４１は、保護層１３１０で保護することが可能であり、この層は、窒化物、オキシナイトライド、および／または酸化物のようなあらゆる好適な材料層で形成することが可能である。
【００７６】
単結晶半導体層１２０は、緩和シリコンの格子定数とは異なる格子定数を有するあらゆる半導体を含むことが可能である。いくつかの実施形態では、単結晶半導体層１２０は、非シリコンへテロ構造の成長に使用することが可能な、ゲルマニウム層を含むことが可能である。このような実施形態では、ゲルマニウムの成長前洗浄を使用することが可能であり、１０：１のＤＩ：ＨＦで１５秒間洗浄し、その後Ｈ２Ｏ２で１５秒間洗浄し、次いで、１０：１のＤＩ：ＨＦで１５秒間洗浄する。単結晶半導体層１２０が成長層として使用することを意図した他の材料を含む他の実施形態では、当業者に既知であるように、他の好適な成長前洗浄を用いることが可能である。前洗浄の後、パターン化ウエハは、リアクタ（例、ＭＯＣＶＤリアクタ）に装填して成長させることが可能である。
【００７７】
選択的なエピタキシャル成長を促進するように成長条件が選択される実施形態では、単結晶層は、露光した単結晶半導体層１２０上で選択的に成長させることが可能であり、成長ウェルの側壁のような誘電体表面上ではいかなる有意な成長も行われない。非選択的な成長が行われた場合は、多結晶材料が任意の絶縁層（例、誘電層）上に蒸着され、一方で、絶縁（例、誘電体）側壁近くの成長ウェルでは、図１３Ｂに示されるように、成長ウェルの中央領域でエピタキシャルに成長し得る。図１３Ｂは、下層の単結晶層１２０上での特定のヘテロ構造の成長を示す図であるが、他の材料および／またはヘテロ構造も成長させることが可能であり、本明細書に示された技術はこれに限定されるものではない。
【００７８】
成長の後、成長ウェル内の単結晶エピタキシャル材料は、酸化物ハードマスク（例、厚さ３０００ÅのＰＥＣＶＤ酸化物）を使用して保護することが可能であり、あらゆる多結晶材料をエッチングすることが可能である。成長層がシリコンキャッピング層を含む実施形態では、シリコンキャッピング層は、ＳＦ６／Ｏ２プラズマを使用して乾式エッチングすることが可能である。図１３Ｂに示されるヘテロ構造の場合、上部ＧａＡｓの電流拡散および底部ＧａＡｓのバッファ層は、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ（３：１：５０）溶液を使用して湿式化学エッチングすることが可能である。ＨＣｌ：Ｈ３ＰＯ４：Ｈ２Ｏ（１：１：１）溶液を使用して、ＡｌＧａＩｎＰ／ＩｎＧａＰ／ＡｌＧａＩｎＰスタックにエッチングすることが可能である。エッチングの完了後、酸化物ハードマスクは、ＢＯＥ溶液を使用して剥離させることが可能である。
【００７９】
図１３Ｃに示されるように、次いで、共形の酸化物層１３４０（例、厚さ３０００ÅのＰＥＣＶＤ酸化物）を蒸着して、発光デバイスのメサ側壁を絶縁することが可能である。側壁絶縁部は、上部接点金属が、メサ側壁において発光デバイスのｐ−ｎ接合を短絡させないようにすることができ、また、以降の処理ステップ中に、発光デバイスにおいてＩＩＩ−Ｖ族の材料が露光しないようにする。上部および底部の接触バイアは、次いで、（例えば、ＢＯＥ溶液を使用して）酸化物中でエッチングして、以降のオーミック接触形成のために、シリコンキャッピング層および単結晶半導体層１２０を露光させることが可能である。金属接点層（例、５００ÅのＴｉ／１μｍのＡｌ）をウエハ上にスパッタ蒸着して、（例えば、ＤＩ：ＢＯＥ（１０００：１５）溶液およびＰＡＮ（ポリアクリロニトル）でのエッチング（７７％のリン酸、２０％の酢酸、３％の硝酸）を使用して）発光デバイスの上部１３５０および底部１３６０にパターン化することが可能である。
【００８０】
プロセスは、次いで、非シリコンデバイス（例、発光デバイス）の成長および作製中に、シリコンのフロントエンドを保護するために使用される保護層１３１０を除去するステップを含むことが可能である。次いで、シリコンのバックエンド処理を行い、シリコンデバイスの領域１４１内への作製を完了することが可能である。バックエンド処理は、シリコンと非シリコンデバイスとの間に金属相互接続を形成するステップを含むことが可能である。種々の改良を上述のプロセスに適用することが可能であり、これに限定されないが、下述するように、非シリコン電子デバイス（例、ＨＥＭＴ、ＨＢＴ、ＭＥＳＦＥＴ）および／または光電子デバイス（光検出器、レーザダイオード）のためのヘテロ構造のような、他の非シリコンデバイスのためのヘテロ構造を形成するステップが挙げられる。また、このような方法を使用して多数の非シリコンデバイスを形成することが可能であり、また、モノリシックに集積化されたシリコンおよび非シリコンデバイスの形成に望まれるように相互接続することが可能である。
【００８１】
図１４は、一実施形態による、発光デバイス１４５２およびシリコン光検出器１４５０をモノリシックに集積化した、シリコン電子部品１４１０を含む集積デバイス構造の上面図である。このような集積デバイス構造は、多層ウエハ１００のような多層ウエハを使用して形成することが可能である。集積化された構造は、図１０の領域８１０のような多層ウエハの第１の領域上に形成された、シリコン電子部品と、光電子デバイス（例、シリコン光検出器１４５０）とを有することが可能である。シリコン電子部品１４１０およびシリコン光検出器１４５０は、単結晶シリコン層（例、図１０の層１４１）上に形成することが可能である。発光デバイス１４５２は、多層ウエハの領域内に形成することが可能であり、この領域では、出発多層ウエハのシリコン単結晶層が除去され、それによって、単結晶シリコン層の下に配置された単結晶半導体層１２０が露光し、緩和シリコンの格子定数とは異なる格子定数を有する。デバイス層、例えば、発光デバイス１４５２のヘテロ構造層は、上述のように、緩和シリコンの格子定数とは異なる格子定数を有する、露光した単結晶半導体層（例、図１０の層１２０）上にエピタキシャルに成長させることが可能である。
【００８２】
発光デバイス１４５２は、好適なＩＩＩ−Ｖ族の材料のような所望の波長または波長範囲の光を放射することができる材料を有するアクティブ領域を含む、ＬＥＤとすることが可能である。発光デバイス１４５２の半導体構造層は、図９の方法にて説明したように、エピタキシャルに成長させることが可能である。図１４に示される上面図は、発光デバイス１４５２の上部接触半導体層１４２２を示す。上述のように、上部接触半導体層１４２２は、シリコンキャッピング層とすることが可能であり、エピタキシャル成長を経て蒸着することが可能である。発光デバイス１４５２の上面図は、絶縁領域１４２３も示し、この領域は、発光デバイスの半導体材料を囲むことが可能であり、シリコン電子部品および／またはオプトエレクトロニクスを形成することが可能なシリコン層から発光デバイスを絶縁することが可能である。発光デバイス１４５２は、リング状のジオメトリを有することが可能な上部金属接点１４０２をさらに含むことが可能である。上部金属接点１４０２は、標準的なシリコン相互接続金属を含むことが可能な相互接続１４０１に接続することが可能である。相互接続１４０１は、シリコン電子部品１４１０との接続を提供することが可能である。発光デバイス１４５２の底部は、相互接続１４０３によって接触させることが可能であり、この相互接続は、（図１０の断面図に示されるように）絶縁層１４２３を通って延在する金属充填バイアと接触して配置し、発光デバイス１４５２の底部半導体層と接触させることが可能である。
【００８３】
集積デバイス構造１４００は、あらゆる好適な光検出器デバイス構成を有することが可能なシリコン光検出器１４５０を含むことが可能である。一実施形態では、シリコン光検出器は、外側ｐ−ｎ接合および／またはｐ−ｉ−ｎ接合である。このような構造は、ｐ型およびｎ型ドーパントの注入を経て、選択された領域内に形成することが可能である。別の実施形態では、シリコン光検出器１４５０は、ｐ型および／またはｎ型ドーパントの注入を経て、および／または選択的なエピタキシャル成長を経て形成される垂直シリコン光検出器である。シリコン光検出器１４５０のｐおよびｎ領域（図示せず）は、相互接続１４０４および１４０５と接触させることが可能であり、シリコン光検出器１４５０とシリコン電子部品１４１０との間に相互接続を提供することが可能である。
【００８４】
シリコン電子部品１４１０は、シリコンＣＭＯＳ、シリコンバイポーラトランジスタ、シリコン−ゲルマニウムＨＢＴ、および／またはダイオード、抵抗、コンデンサ、および／またはインダクタのような、関連する回路素子を含むことが可能である。シリコン電子部品１４１０は、種々の機能を行うことが可能である。シリコン電子部品は、発光デバイス１４５２に駆動電力を提供することが可能である。シリコン電子部品１４１０は、表示信号を提供している外部回路のような他の回路（図示せず）によって提供される信号に応えて、発光デバイスによって提供される駆動電力を制御することも可能である。シリコン電子部品１４１０は、発光デバイス１４５２の制御を調整することが可能な信号を、光検出器１４５０から受信することができる。あるいは、または加えて、シリコン光検出器１４５０からの信号は、シリコン電子部品内のデジタル回路で処理し、発光デバイス１４５２の制御の調整以外のために使用することが可能である。
【００８５】
シリコン光検出器１４５０を使用して、種々の機能を達成することが可能である。一実施形態では、シリコン光検出器１４５０を使用して発光デバイス１４５２が動作可能であるかどうかを監視することが可能であり、シリコン光検出器によって提供された信号を、その信号に対応することができるシリコン電子部品１４１０に提供する（例えば、発光デバイス１４１０が故障した場合、および／または発光デバイス１４５２に供給される駆動電力が変動した場合に、バックアップの発光デバイスをオンにする）。別の実施形態では、シリコン光検出器は、下述するように、光相互接続スキームに使用すること、および／または撮像目的に使用することが可能である。
【００８６】
図１５Ａおよび１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスを示す図である。集積デバイスシステム１５００は、図１に示される多層ウエハ１００のような多層ウエハの別個の領域に位置する、モノリシックに集積化したシリコン電子部品１５１０および１５１２を含むことが可能である。シリコン電子部品１５１０は、図１５Ａに示されるように、光相互接続バスを経て、シリコン電子部品１５１２と通信することが可能であり、逆もまた同様である。光相互接続バス１５８０は、シリコン電子部品１５１０と電気通信する光トランシーバ１５８２と、シリコン電子部品１５１２と電気通信する光トランシーバ１５８４とを含むことが可能である。光相互接続バスは、光トランシーバ１５８２と１５８４との間の光通信を可能にする、１つ以上の導波路を含むことが可能である。光トランシーバ１５８２は、金属相互接続を経て、シリコン電子部品１５１０によって制御することが可能な、発光デバイス１５５２を含むことが可能である。光トランシーバ１５８２は、シリコン電子部品１５１０と電気的に相互接続することが可能な、シリコン光検出器１５５０をさらに含むことが可能である。光トランシーバ１５８４は、シリコン電子部品１５１２との相互接続を経て電気通信する、発光デバイス１５５４を含むことが可能である。光トランシーバ１５８４は、金属相互接続を経てシリコン電子部品１５１２と電気通信する、シリコン光検出器１５５６を含むことも可能である。
【００８７】
１つ以上の導波路１５８３は、光トランシーバ１５８２と１５８４との間の光通信を提供することが可能である。１つ以上の導波路１５８３は、発光デバイス１５５４からシリコン光検出器１５５０への光通信チャネルを提供するように配列された、光導波路１５７０を含むことが可能である。光導波路１５７２は、発光デバイス１５５２からシリコン光検出器１５５６への光通信チャネルを提供することが可能である。
【００８８】
光相互接続バス１５８０によって、シリコン電子部品１５１０と１５１２との間の光通信が可能となる。動作中に、シリコン電子部品１５１０が、シリコン電子部品１５１２に情報を通信すべきであると判断したときには、少なくとも部分的に導波路１５７２を通って移動することが可能であり、シリコン光検出器１５５６で検出することが可能な光を生成するように、変調された駆動電力（例えば、通信すべき所望の情報で符号化される）を発光デバイス１５５２に提供することが可能である。電気出力信号は、シリコン光検出器１５５６によってシリコン電子部品１５５２に提供することが可能であり、その後、この信号は、アナログからデジタルドメインに処理することが可能である。このように、符合化された（例、デジタル的に符合化された）情報を有する信号は、多層ウエハ１００のような多層ウエハの異なる領域内のシリコン電子部品間で、電気的に通信することが可能である。同様に、シリコン電子部品１５１２は、信号を符号化するように、発光デバイス１５５４に提供された駆動電力を変調することが可能である。発光デバイス１５５４は、少なくとも部分的に導波路１５７０に沿って移動することが可能であり、シリコン光検出器１５５０で検出することが可能な光を放射することが可能である。シリコン検出器１５５０は、電気出力信号をシリコン電子部品１５１０に提供することができ、更なる処理のために、シリコン光検出器１５５０によって提供されたアナログ電気信号を、デジタル信号に変換することが可能である。
【００８９】
このような光バスの相互接続は、シリコン電子部品とモノリシックに集積化したときに、チップ上で広く間隔の開いたシリコンデバイス間（例、シリコンデジタルＣＭＯＳ電子部品間）の通信を容易にすることが可能である。図１５Ａに示される実施形態では、それぞれのシリコン電子部品領域（例、１５１０および１５１２）ごとに１つの発光デバイスおよび１つの光検出器が示されているが、複数の発光デバイスおよび／または複数のシリコン光検出器を、１つのシリコン電気部品（例、シリコン電子部品１５１０または１５１２）のモジュールに電気的に結合することが可能であると理解されたい。さらに、異なる発光デバイスは、アクティブ領域に対して異なるバンドギャップを有する異なる材料を使用すること、および／またはアクティブ領域内の異なるサイズの量子ウェルに起因し得るので（例えば、それによって、量子の閉じ込めが変化し、よって放射波長が変化する）、異なる放射波長を有することが可能である。あるいは、または加えて、当業者には理解されるように、光バス１５８０を経た通信のために情報を符号化するように、時分割および／または周波数分割多重化スキームを使用することが可能である。
【００９０】
図１５Ａの実施形態に示される光バスは、図１に示される多層ウエハ１００のような多層ウエハ上に作製することが可能である。図１５Ｂは、このような実施形態の断面図であり、発光デバイス１５５２は、横方向に放射する発光デバイスとして作製することが可能であり、それによって、少なくとも一部の光が横方向に放射され、その後導波路１５７２によってシリコン光検出器１５５６に導くことが可能である。
【００９１】
光導波路１５７２（および／または１５７０）は、導波路コア１５７５を含むことが可能である。光導波路は、導波路クラッド層１５７４および１５７６を含むことも可能である。導波路コア１５７５は、導波路クラッド層１５７４および１５７６よりも大きな屈折率を有することが可能であり、それによって、発光デバイス１５５２によって放射された光に対して光閉じ込めを提供する。導波路コア１５７５は、窒化シリコンおよび／またはシリコンオキシナイトライドを含むことが可能であり、導波路クラッド層１５７４および／または１５７６は、酸化シリコンを含むことが可能である。あるいは、導波路コア１５７５は、シリコン層を含むことが可能であり、クラッド層１５７４および／または１５７６は、導波路コアの屈折率よりも小さい屈折率を有するあらゆる材料（例、酸化シリコン、およびシリコンオキシナイトライド、および／または窒化シリコン）を含むことが可能である。いくつかの実施形態では、導波路コア１５７５は、多層ウエハ１００の単結晶シリコン層１４０の一部または全体のように、単結晶シリコン層で形成される。クラッド層１５７４および／または１５７６は、当業者に既知であるように、（例えば、単結晶シリコン層１４０の熱酸化を経て）蒸着する、および／または成長させることが可能である。
【００９２】
図１６は、一実施形態による、シリコン電子部品をモノリシックに集積化した発光デバイスのアレイの上面図である。モノリシックに集積化したデバイスシステム１６００は、発光デバイス１６５２、１６５４、・・・、１６５６のアレイを含むことが可能である。発光デバイス１６５２、１６５４、・・・、１６５６は、相互接続１６０１、１６０４、・・・、１６０６によってそれぞれシリコン電子部品１６１０に電気的に接続された上部接点を有することが可能である。発光デバイス１６５２、１６５４、・・・、１６５６の底部接点は、相互接続１６０３に電気的に結合することが可能であり、また、シリコン電子部品、供給電圧ソース、またはグラウンドに結合することが可能であるが、本明細書に示された技術はこれに限定されるものではない。シリコン電子部品１６１０を使用して、発光デバイス１６５２、１６５４、・・・、１６５６に供給される駆動電流を制御することが可能であり、発光デバイス１６５２、１６５４、・・・、１６５６は、少なくとも一部の光を垂直に放射することが可能である。
【００９３】
このような発光デバイス（例、ＬＥＤ）のアレイは、リソグラフィを使用して発光デバイス間の間隔を画定することができるので、高解像度のプリンタバーとして使用することが可能であり、したがって、発光デバイスのサイズ、および／または発光デバイス間の間隔は、用いるリソグラフィプロセスの解像限度まで小さくすることが可能である（例、２０ミクロン未満、１０ミクロン未満、１ミクロン未満、０．５ミクロン未満、０．２５ミクロン未満、０．１ミクロン未満）。シリコン電子部品をモノリシックに集積化した発光デバイスのアレイは、図１の多層ウエハ１００のような多層出発ウエハを使用して製造することが可能である。発光デバイスおよびシリコン電子部品は、図９および１０に関連して記述されたプロセスを使用して集積化することが可能である。
【００９４】
図１７は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン電子部品とを含む、モノリシックに集積化したシステム１７００の上面図である。集積化システム１７００は、多層ウエハ１００のような出発ウエハを使用して作製することが可能であり、図１４に示された実施形態に類似した構造を有するが、発光デバイスは、シリコン光検出器およびシリコン電子部品と集積化される。モノリシックに集積化したシステム１７００は、発光デバイス１７５２、１７５４、・・・、１７５６を含むことが可能である。発光デバイスの上部接点は、相互接続１７０１、１７０４、・・・、１７０６を経て、シリコン電子部品１７１０に電気的に接触させることが可能である。発光デバイスの底部接点は、相互接続１７０３に結合することが可能であり、次いで、供給電圧ソース、またはグラウンドに電気的に接続するか、または代替的にシリコン電子部品１７１０に結合することが可能である。モノリシックに集積化したシステム１７００は、シリコン光検出器１７５０、１７５３、・・・、１７５５を含むことが可能である。シリコン光検出器は、相互接続１７０２、１７０５、・・・、１７０７によってシリコン電子部品１７１０に電気的に結合された１つの端子を有することが可能である。シリコン光検出器の別の端子は、相互接続１７０８に電気的に接続することが可能であり、供給電圧ソース、グラウンド、またはシリコン電子部品１７１０に電気的に結合することが可能である。
【００９５】
モノリシックに集積化したシステム１７００は、画像スキャナとして機能することが可能であり、発光デバイスのアレイ１７５２は、相互接続１７０１、１７０４、・・・、１７０６を経て、シリコン電子部品１７１０によって供給された駆動電力の制御を通じて光を放射することが可能である。発光デバイスのアレイによって放射される光は、走査および／または撮像された画像上に当てることが可能であり、反射光は、光検出器１７５０、１７５３、・・・、１７５５のアレイによって検出することが可能である。光検出器は、検出された光の結果として電気信号を放射することが可能であり、この信号は、相互接続１７０２、１７０５、・・・、１７０７を経て、シリコン電子部品１７１０に伝送することが可能であり、検出器は、当業者に既知であるように、この電気信号を処理して画像の走査を行うことが可能である。したがって、発光デバイスのアレイ内にモノリシックに集積化した発光デバイスは、シリコン光検出器（および／またはＩＩＩ−Ｖ族の光検出器）のアレイによって光反射を検出することが可能な領域を照明するための、局部的な光源として使用することができる。集積化されたアレイを移動することによって、１つのモノリシックに集積化した構成要素だけを使用して、表面を走査（例、撮像）することが可能である。
【００９６】
モノリシックに集積化したシステム７００は、光検出器のフィードバック制御を含むことが可能な、プリンタバー（例、印刷エンジン）として機能することもできる。プリンタバーは、発光デバイスからの光反射を使用して、紙上に存在する電荷を放電することが可能であり、したがって、トナーを紙の特定の領域内に選択的に配置することができる。プリンタバーは、光検出器１７５０、１７５３、・・・、１７５５が、発光デバイス１７５２、１７５４、・・・、１７５６によってそれぞれ放射された光の少なくとも一部を検出できることを除いて、図１６のシステム１６００と同様な様態で動作することができる。光検出器は、シリコン電子部品１７１０に伝送することができる光の検出に応えて、電気信号を提供することができ、この信号は、その後、光の検出に応えて１つ以上の発光デバイスに提供された駆動電力を変更することができる。このようなフィードバック制御システムによって、発光デバイスを適切に機能させるように、また、所望の光量を放射するようにし、そうでない場合は、シリコン電子部品１７１０が、発光デバイスへの駆動電力を変更する、および／または故障した発光デバイスを交換するように、余剰のバックアップの発光デバイスを作動および制御することが可能である。したがって、発光デバイスとモノリシックに集積化されたシリコン光検出器（および／またはＩＩＩ−Ｖ族の光検出器）によって、プリンタエンジン内のそれぞれの発光デバイスからの光の出力を制御することができる。非モノリシックなデザインでは光束の制御が難しく、よってそれぞれのプリンタのドットが異なる暗さレベルを有する場合があるので、このような制御は好都合となり得る。モノリシックに集積化したシリコンＣＭＯＳ制御回路および光検出器を使用することで、それぞれの発光デバイスを、所望の光量子束を放出するように正確に制御することができる。
【００９７】
図１７は、発光デバイスおよび光検出器の１つの例示的な機構を示すが、他の構成も可能である。また、複数の金属化相互接続層を使用した場合、ＣＭＯＳプロセスに対して可能であるように、金属相互接続層１７０２、１７０５、・・・、１７０７は、それぞれ発光デバイス１７５２、１７５４、・・・、１７５６を覆って配置することが可能である。このような構成によって、記録密度を高めることが可能となり、したがって、発光デバイスのアレイおよび／または光検出器のアレイの分解能を高めることができる。
【００９８】
発光デバイスの一次元アレイを有する実施形態は、発光デバイスの領域（例、二次元アレイ）、および／または光検出器の領域（例、二次元アレイの光検出器）を含むように変更することが可能であると理解されたい。このようなシステムは、プリンタ領域および／またはスキャナ領域として機能することが可能であるが、本明細書に示された技術はこれに限定されるものではない。
【００９９】
図１８は、一実施形態による、シリコン電子部品をモノリシックに集積化した二次元アレイの発光デバイスを含む、モノリシックに集積化したシステム１８００の上面図である。モノリシック集積化システム１８００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能であり、発光デバイスの半導体構造は、多層ウエハ１００の単結晶半導体層１２０上にエピタキシャルに成長させることが可能である。モノリシックに集積化したシステム１８００は、それぞれの横列が複数の発光デバイスを含む、複数の発光デバイスの横列を含むことが可能である。図１８に示される実施形態では、第１の横列は、発光デバイス１８５２、１８５４、・・・、１８５６を含む。第２の横列は、発光デバイス１８６２、１８６４、・・・、１８６６を含む。発光デバイスの更なる横列は、連続的に配列することができ、発光デバイスの最後の横列は、発光デバイス１８７２、１８７４、・・・、１８７６を含む。
【０１００】
モノリシックに集積化したシステム１８００は、発光デバイスのアレイに電気的に結合することが可能な、シリコン電子部品１８１０および／または１８１１を含むことが可能である。シリコン電子部品１８１０および／または１８１１は、発光デバイスの二次元アレイのためのドライバ回路および／または多重化アドレス回路として機能することが可能である。一実施形態では、横列相互接続１８０３、１８０４、・・・、１８０５は、発光デバイスの底部接点に電気的に結合する横列相互接続として機能することが可能である。相互接続１８０６、１８０７、・・・、１８０８は、発光デバイスの上部接点に電気的に結合された縦列相互接続として機能することが可能である。横列および縦列相互接続は、横列および縦列相互接続が接触しないように、絶縁層によって分離することが可能であると理解されたい。このような相互接続構造は、二次元アレイ内の発光デバイスの横列および縦列のアドレス指定を提供することが可能である。
【０１０１】
シリコン制御および／または多重化回路（例、シリコン電子部品１８１０および／または１８１１）とモノリシックに集積化した発光デバイスの二次元アレイは、プリンタ領域および／または超小型ディスプレイとして機能することが可能である。それぞれの発光デバイスの二次元アレイのそれぞれの発光デバイスは、超小型ディスプレイおよび／またはプリンタ領域内のピクセルとして機能することが可能である。あるいは、複数の発光デバイスを１つのピクセルと関連付けることが可能である。いくつかの実施形態では、１つのピクセルに関連付けられた複数の発光デバイスは、異なる波長の光（例、赤色、緑色、青色）を放射することが可能である。超小型ディスプレイを人間の目に見えるサイズに拡大するように、光学部品を超小型ディスプレイと関連付けて、発光デバイスを覆って配置することが可能である。シリコンリソグラフィプロセスによって非常に小さな発光デバイスを作製することができるので、この方法で、超低コストのディスプレイを作成することができる。小型化はコストに関連し得るので、単位面積当たりのプロセスおよび材料コストを比較的に固定することが可能であることから、ディスプレイを縮小することで、大幅にコストを低減することが可能である。投影式ディスプレイのような超高輝度の用途の場合、発光デバイスは、面発光レーザ（例、垂直共振器型面発光レーザ）を含むことが可能である。
【０１０２】
更なる実施形態では、１つの領域に対応する（例えば、二次元アレイを形成する）光検出器のアレイは、１つの領域に対応する（例えば、二次元アレイを形成する）発光デバイスによって内部分散させることが可能である。したがって、このようなモノリシックに集積化したシステムを使用することで、領域の印刷および走査を行うことができる。領域全体は、可動部品を用いずに走査することができ、印刷の露光を領域またはページ全体に行うことができる（例えば、発光デバイスのアレイが十分な大きさで構築されているか、または光学部品を使用して拡大できる場合）。
【０１０３】
他の実施形態では、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムは、プログラム可能なリソグラフィシステムのための露光ソースとして使用することができる。このようなシステムでは、処理されるウエハは、フォトレジストでコーティングすることが可能であり、また、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムを使用して露光することが可能である。発光デバイスは、少なくとも部分的にプログラム可能なコマンドに基づいて発光デバイスを作動させることができる、集積化されたシリコン電子部品によって駆動することが可能である。プログラム可能なコマンドは、露光すべき領域を画定するマスクファイルに基づいて形成することが可能であり、それによって、作動すべき発光デバイスを指定する。したがって、このようなモノリシックシステムは、発光デバイスのアレイ（例、二次元アレイ）のピッチによってのみ制限される、大型電子部品用のプログラム可能な「リソグラフィ」システムとして機能することが可能である。例えば、０．２５ミクロンの発光デバイスで形成された発光デバイスのアレイを使用して、約０．５ミクロン以上のゲート長を有するシリコン回路のフォトリソグラフィの露光を行うことが可能である。
【０１０４】
他の実施形態では、シリコン電子部品を発光デバイスの二次元アレイとモノリシックに集積化する能力によって、複数の発光デバイスを含む超小型ディスプレイとモノリシックに集積化したシリコンマイクロプロセッサを作製することができる。それぞれの発光デバイスは、基本的に用いたリソグラフィプロセスの最小サイズによって制限されたサイズを有し得るので、超小型ディスプレイは高解像度を有することが可能である。このようなシステムは、集積化された超小型ディスプレイを有するコンピュータオンチップとして機能することが可能である。
【０１０５】
図１９は、モノリシックに集積化したシステム１８００の断面図である。断面１９００は、モノリシックに集積化したシステム１８００の２つの発光デバイス１８７２および１８７４の断面を示す。矢印は、発光デバイスからの光の放射を示す。さらに、この断面は、絶縁層１８８５によって電気的に分離された、横列相互接続１８０５および縦列相互接続（１８０６および１８０７）を示す。絶縁層１８８５は、これに限定されないが、酸化シリコン、窒化シリコン、および／またはシリコンオキシナイトライドを含む、あらゆる好適な絶縁材料で構成することが可能である。さらに、この断面は、金属層１８０５とシリコン層１４１との間に配置された絶縁層１８５０を示す。本明細書に示される他の実施形態のように、相互接続は、１つ以上の金属層を含むことが可能であるが、本明細書に示された技術はこれに限定されるものではない。
【０１０６】
図２０は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン半導体とを含む、モノリシックに集積化したシステム２０００の上面図である。モノリシックに集積化したシステム２０００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能であり、シリコン電子部品および光検出器は、多層ウエハ１００の単結晶シリコン層１４０の上に作製することが可能である。発光デバイスのアレイは、上述のように、単結晶半導体層１２０の上のヘテロ構造のエピタキシャルな成長を経て作製することが可能である。
【０１０７】
モノリシックに集積化したシステム２０００は、ピクセルのアレイ（例、二次元アレイ）を含むことが可能であり、それぞれのピクセルは、１つ以上の発光デバイスおよび１つ以上の光検出器を含むことが可能である。明確にするため、図２０には、１つのピクセルに対する発光デバイスおよび相互接続だけを示すが、複数のピクセルを配列してピクセルのアレイを形成することが可能であると理解されたい。図２０の例示的実施形態では、ピクセル２０９０は、発光デバイス２０５２〜２０５９を含むことが可能であるが、複数の発光デバイスを１つのピクセル内に含めることが可能であると理解されたい。いくつかの実施形態では、それぞれのピクセルは、赤色、緑色、および青色の放射波長のような異なる放射波長を有する発光デバイスを含むことが可能である。ピクセル２０９０は、光検出器２０６３のような１つ以上の光検出器を含むことも可能である。発光デバイスのための横列および縦列のアドレスの相互接続、および光検出器のための横列および縦列のアドレスの相互接続を提供することが可能であり、これらによって、発光デバイスのうちのいずれか１つ、および／または光検出器のうちのいずれか１つのシリコン電子部品２０１０および／または２０１１への選択可能な電気的結合が可能となる。
【０１０８】
システム２０００の動作中に、それぞれのピクセル内の光検出器は、そのピクセル内で作動する１つ以上の周囲の発光デバイスによって放射された光の少なくとも一部を検出することが可能である。光検出器は、横列および縦列のアドレススキームによって、シリコン電子部品２０１０および／または２０１１を経て受信することが可能な、出力信号を提供することが可能である。光検出器の信号は、シリコン電子部品２０１０および／または２０１１によって使用され、発光デバイスが適切に機能しているかどうかを判断する、および／または１つ以上の発光デバイスに供給される駆動電力を調整する、またはそれぞれのピクセル内の余剰のバックアップの発光デバイスを動作させることができる。したがって、ピクセル内の発光デバイスが故障した場合に、故障した発光デバイスを交換するために、そのピクセル内の余剰の発光デバイスを動作させることが可能である。このようなシステムは、余剰を提供することが可能であるため、モノリシックに集積化したシステム２０００の寿命が長くなる。上述のように、このような集積化システムは、プリンタアレイおよび／または超小型ディスプレイとして使用することが可能である。超小型ディスプレイは、シリコンマイクロプロセッサ電子部品とモノリシックに集積化することが可能であるため、コンピュータオンチップが可能となる。
【０１０９】
図２１は、一実施形態による、少なくとも１つのシリコン光検出器と、少なくとも１つの非シリコン光検出器とを含む、モノリシックに集積化したシステム２１００の断面図である。モノリシックに集積化したシステム２１００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能である。少なくとも１つのシリコン光検出器２１５０は、シリコンベースの光検出器２１５０が、単結晶シリコン層１４１内に形成されるアクティブ領域を含むように、単結晶シリコン層１４１の上に形成することが可能である。
【０１１０】
モノリシック集積化システム２１００は、単結晶半導体層２２２の少なくとも一部を含む少なくとも１つの非シリコン光検出器を含むことが可能である。光検出器２１１５は、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層１２０の上に、ＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層、またはそれらの組み合わせをエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、非シリコン光検出器２１１５は、ＩＩＩ−Ｖ族の材料層を含む、アクティブ領域を含む。一実施形態では、非シリコン光検出器は、ゲルマニウム層および／またはシリコン−ゲルマニウム層を含む、アクティブ領域を含む。非シリコン光検出器は、ｐ−ｎ垂直ドーパントプロファイルまたはｐ−ｉ−ｎ垂直ドーパントプロファイルのような適切なドーパントを含むことが可能であり、層２２０および２２２のエピタキシャル成長中に、インシトゥのドーピングを経て形成することが可能である。一実施形態では、非シリコン光検出器は、横方向に画定された領域を有するｐ型ドーパントおよび／またはｎ型ドーパントの注入を経て形成された、横方向の光検出器である。垂直非シリコン光検出器を含む実施形態では、金属充填バイア２１２０は、光検出器２１１５を形成する半導体構造の底部領域との接点を提供することが可能である。あるいは、非シリコン光検出器が横方向の光検出器である場合、表面接点を使用して、光検出器のｎ側およびｐ側両方の領域と接触することが可能である。
【０１１１】
モノリシックに集積化したシステム２１００は、相互接続２１５２を経てシリコン光検出器２１５０から、および／または相互接続２１１２を経て非シリコン光検出器２１１５から出力信号を受信することが可能な、シリコン電子部品２１１０をさらに含むことが可能である。シリコン電子部品２１１０は、受信した信号を処理して、意図する用途に望まれるように信号を出力することが可能である。上述のように、シリコン電子部品は、シリコンおよび／または非シリコン光検出器から受信した信号のアドレス、および／またはデジタル的な処理に使用することが可能な、電子部品（例、ＣＭＯＳ、バイポーラ）を含むことが可能である。
【０１１２】
いくつかの実施形態では、シリコンおよび非シリコン光検出器のアレイは、多層ウエハ１００のような多層ウエハの上にモノリシックに集積化することが可能である。このようなシリコンおよび非シリコン光検出器のアレイは、電磁スペクトラムの異なる波長領域における光の検出を提供することが可能である。一実施形態では、シリコン光検出器は、非シリコン光検出器のアクティブ領域内の材料のバンドギャップとは異なるバンドギャップを有することが可能であり、したがって、シリコンおよび非シリコン光検出器は異なる波長領域に対して高感度となる。いくつかの実施形態では、多層ウエハの上に作製されるこのようなモノリシックに集積化したシステムは、モノリシックに集積化したチップを使用した複数の波長レジームにおける撮像を提供する撮像用途（例、カメラチップ）に使用することが可能である。
【０１１３】
図２２は、一実施形態による、シリコン電子部品および非シリコン電子部品を含む、モノリシックに集積化したシステム２２００の断面図である。モノリシックに集積化したシステム２２００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能である。シリコン電子部品２２１０は、単結晶シリコン層１４１上に作製することが可能である。非シリコン電子部品２２９０は、単結晶半導体層２２２上に作製することが可能である。シリコン電子部品２２１０としては、ＮＭＯＳ、ＰＭＯＳのような、およびシリコンＣＭＯＳのようなそれらの組み合わせなどの、シリコンＭＯＳＦＥＴが挙げられる。シリコン電子部品２１１０には、シリコンバイポーラ、シリコンダイオード、抵抗、コンデンサ、および／またはインダクタが挙げられる。
【０１１４】
非シリコン電子部品２２９０には、ＩＩＩ−Ｖ族のＨＢＴ、ＨＥＭＴ、および／またはＭＥＳＦＥＴが挙げられる。非シリコン電子部品２２９０としては、ゲルマニウムおよび／またはシリコン−ゲルマニウムＦＥＴのような、ゲルマニウムおよび／または、シリコン−ゲルマニウムベースの電子デバイスが挙げられる。あるいは、または加えて、非シリコン電子部品には、シリコン−ゲルマニウムＨＢＴが挙げられる。シリコン電子部品２２１０および非シリコン電子部品２２９０は、相互接続２２１５を経て相互接続することが可能である。いくつかの実施形態では、相互接続２２１５は、シリコンの接続に使用される金属相互接続とすることが可能である。このような相互接続は、シリコン電子部品および非シリコン電子部品の両方に対応することが可能である。いくつかの実施形態では、単結晶半導体層２２２は、シリコンキャッピング層で覆って、シリコン作製施設へのウエハの再導入、および／またはシリコンシリサイド化金属を使用した非シリコンデバイスとの接触を容易にすることが可能である。
【０１１５】
図９のプロセスにおいて上述したように、非シリコン電子部品材料２２２（および２２０）は、シリコン電子部品２２１０のシリコンフロントエンド処理を行った後に、エピタキシャルに成長させることが可能である。層２２２の表面でのシリコンキャッピング層の成長を経て、層２２２（および２２０）のエピタキシャル成長の後に、ウエハをシリコン作製施設に再導入して、シリコンデバイスおよび／または非シリコンデバイスのバックエンド処理を容易にすることが可能である。このようなバックエンド処理中に、シリコンおよび非シリコン電子部品間に相互接続２２１５を形成することが可能である。
【０１１６】
モノリシックに集積化したデバイスシステム２２００を使用して、シリコンアナログおよび／またはシリコンデジタル回路を備えた、モノリシックに集積化したＩＩＩ−Ｖ族のアナログ装置を作製することができる。このようなデバイスの集積化によって、モノリシックに集積化した通信回路を作製することが可能となり、ＩＩＩ−Ｖ族の（例、ＧａＡｓ、ＧａＮ）パワーアンプおよび／またはＩＩＩ−Ｖ族のアナログ回路は、デジタル処理機能を提供することができ、また、ＩＩＩ−Ｖ族のデバイスの性能を向上させるために使用することができるシリコン回路とモノリシックに集積化することが可能である。いくつかの実施形態では、モノリシックに集積化したシリコン回路は、ＩＩＩ−Ｖ族のデバイス間の性能の変化を補償することによって、ＩＩＩ−Ｖ族のデバイスの性能を向上させることが可能である。ＩＩＩ−Ｖ族のデバイスのシリコンの補償は、（例えば、デバイス間のプロセスの変化に起因し得る）ＩＩＩ−Ｖ族のデバイス間の電気的性質の変化を補償するように、シリコンロジック回路を使用するステップを伴うことが可能である。
【０１１７】
したがって、モノリシックに集積化した通信チップは、本明細書に示される技術を使用して作製することができる。代表的なＲＦ（または光学系）では、ＩＩＩ−Ｖ族のデバイスは、通信システムのフロントエンドとして機能することが可能であり、電磁波と相互に作用し、また、アナログ信号をデジタル信号に変換する。ＩＩＩ−Ｖ族の回路およびデバイスが使用されるときには、一般的に、別個のチップが、ＩＩＩ−Ｖ族のチップおよびシリコンチップを含むチップセットに組み込まれる。現在、ＩＩＩ−Ｖ族のチップは、一般的に、別個の製造インフラストラクチャを使用して作製される。本明細書に記述された技術を使用することで、ＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、バイポーラ、および／またはＭＥＳＦＥＴをシリコンＣＭＯＳ技術とモノリシックに集積化することができ、それによって、シングルチップの通信ソリューションが可能となる。シングルチップのソリューションを構築することによって、使用電力を低減して、帯域幅を増加させることができ、したがって、性能が向上し、同時にコストが削減される。いくつかの実施形態では、ＩＩＩ−Ｖ族のデバイスは、現在ＩＩＩ−Ｖ族の作製施設内で作製されているのと同じ方法で製造することができる。他の実施形態では、シリコン作製施設に組み込めば、シリコンプロセスを使用して特殊なＩＩＩ−Ｖ族の処理を置き換えることができる。
【０１１８】
シングルチップのソリューションによって、セルフォンオンチップおよび／またはコンピュータオンチップが可能となる。本明細書に示された技術によって、パワーアンプ、ＩＩＩ−Ｖ族のトランシーバ回路、超小型ディスプレイ、および／またはシリコンロジックを、単一のチップの上にモノリシックに集積化することができるので、完全に集積化されたセルフォンオンチップおよび／またはコンピュータオンチップを作製することが可能である。いくつかの実施形態に関しては、本明細書に示された技術を使用して作製されたセルフォンオンチップおよび／またはコンピュータオンチップは、低価格帯の用途に対する作製コストを、約１〜１０ドルにすることが可能である。
【０１１９】
本発明は、配置の詳細に対する適用、および以下の説明で述べられるか、または図面に示される構成要素の構造に限定されるものではない。本発明は、他の実施態様に対応することができ、様々な方法で実施または実行することができる。また、本明細書において用いられる語法および用語は、説明のためのものであり、限定するものとみなすべきではない。本明細書における「含む」、「備える」、または「有する」、「含有する」、「伴う」およびそれらの変形の使用は、以降にリストされる項目およびその均等物、ならびに更なる項目を包括的に含むことを意味する。本明細書で使用する場合、「配置する」という用語は、層、構造、またはデバイスを作成するあらゆる方法を含むものとする。このような方法は、これに限定されないが、蒸着（例、エピタキシャル成長、化学蒸着、物理的蒸着）およびウエハ接合を含むことができる。
【０１２０】
したがって、本発明の少なくとも１つの実施形態の複数の側面を説明したが、当業者には、種々の変更、修正、および改良が容易に生じるものと理解されたい。このような変更、修正、および改良は、本開示の一部であるとされ、また本発明の精神と範囲内にあるものとされる。したがって、上述の説明および図面は単に例示を目的としたものである。
【図面の簡単な説明】
【０１２１】
【図１】図１は、一実施形態による、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの断面概略図である。
【図２Ａ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図２Ｂ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図２Ｃ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図３Ａ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｂ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｃ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｄ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図４Ａ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｂ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｃ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｄ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｅ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｆ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｇ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｈ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ａ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｂ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｃ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｄ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｅ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｆ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｇ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｈ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ａ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｂ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｃ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｄ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｅ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｆ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｇ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｈ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ａ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｂ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｃ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｄ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｅ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｆ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｇ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｈ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図８】図８は、一実施形態による、多層出発ウエハを使用して形成することが可能である、モノリシックに集積化した半導体構造の断面概略図である。
【図９】図９は、一実施形態による、多層出発ウエハを使用した、モノリシックに集積化した半導体構造を形成するための方法のフローチャートである。
【図１０】図１０は、一実施形態による、シリコン電子部品がＩＩＩ−Ｖ族発光デバイスとモノリシックに集積化された、集積デバイス構造の断面概略図である。
【図１１】図１１は、一実施形態による、発光デバイス構造の断面概略図である。
【図１２】図１２は、一実施形態による、発光デバイス構造の上面概略図である。
【図１３Ａ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１３Ｂ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１３Ｃ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１４】図１４は、一実施形態による、発光デバイスおよびシリコン光検出器とモノリシックに集積化されたシリコン電子部品を含む、集積デバイス構造の上面概略図である。
【図１５Ａ】図１５Ａ〜１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。
【図１５Ｂ】図１５Ａ〜１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。
【図１６】図１６は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスのアレイの上面概略図である。
【図１７】図１７は、一実施形態による、光検出器およびシリコン電子部品のアレイとモノリシックに集積化された発光デバイスのアレイの上面概略図である。
【図１８】図１８は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスの二次元アレイの上面概略図である。
【図１９】図１９は、一実施形態による、図１８の集積デバイスシステムの断面概略図である。
【図２０】図２０は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスおよび光検出器の二次元アレイの上面概略図である。
【図２１】図２１は、一実施形態による、少なくとも１つのシリコン光検出器と、少なくとも１つの非シリコン光検出器とを含む、モノリシックに集積化したシステムの断面図である。
【図２２】図２２は、一実施形態による、シリコン電子部品と、非シリコン電子部品とを含む、モノリシックに集積化したシステムの断面図である。
【技術分野】
【０００１】
（関連出願）
本出願は、２００５年１１月１日に出願された、発明名称が「ＩＮＴＥＧＲＡＴＥＤ ＬＩＧＨＴ ＡＲＲＡＹＳ」である米国仮特許出願第６０／７３２，４４２号、および２００６年４月７日に出願された、発明名称が「ＩＮＴＥＧＲＡＴＥＤ ＬＩＧＨＴ ＡＲＲＡＹＳ」である米国特許出願第６０／７９０２０４号に基づく米国特許法第１１９条第（ｅ）項の優先権の利益を主張するものであり、これらの全体は参考として本明細書に援用される。
【０００２】
（発明の分野）
本発明は、概して半導体構造の製造に関する。より具体的には、本発明は、シリコンおよび他の単結晶半導体材料、および／またはデバイスのモノリシックな集積化に関する。
【背景技術】
【０００３】
ＩＩＩ−Ｖ族の材料とシリコンとを組み合わせるという概念は１９８０年代に生まれた。当時、シリコン技術の進展の程度は予測できず、よって多くの潜在的な用途を詳述することはできなかったが、このような技術は基本的原理に基づいて探求された。基本的な考え方は、光を放射および検出する能力（ＩＩＩ−Ｖ族の材料）とデジタルロジック（シリコンデジタル回路）を組み合わせることによって、新たな市場がもたらされ、古い市場が崩壊するというものであった。しかし、実際には、実用的な方法でこの目的を達成するには、当初の認識よりも大きな課題のあることが立証されている。
【発明の開示】
【課題を解決するための手段】
【０００４】
本明細書では、単結晶シリコンおよび単結晶非シリコン材料と、デバイスとをモノリシックに集積化するための方法および構造が提供される。
【０００５】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【０００６】
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が第１の領域には存在せず、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップとを含む。
【０００７】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【０００８】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのＩＩＩ−Ｖ族の発光デバイスとを含む。
【０００９】
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が第１の領域には存在せず、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップとを含む。
【００１０】
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層とを含む。
【００１１】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのシリコンベースの光検出器と、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコン光検出器とを含む。
【００１２】
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器を形成するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第１の領域には存在しない第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコンベースの光検出器を形成するステップとを含む。
【００１３】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも１つのシリコンベースの光検出器と、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、記第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも１つの非シリコン光検出器とを含む。
【００１４】
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された絶縁層と、第１の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って配置され、第１の領域には存在しない第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスとを含む。
【００１５】
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第１の単結晶半導体層を配置するステップであって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第１の領域内の第１の単結晶半導体層を覆って絶縁層を配置するステップと、第１の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスを形成するステップと、第２の領域内の第１の単結晶半導体層の少なくとも一部を覆って、第１の領域には存在しない第２の単結晶半導体層を配置するステップであって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスを形成するステップとを含む。
【００１６】
別の方法では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第１の単結晶半導体層であって、第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、第１の領域内の第１の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも１つのシリコンベースの電子デバイスと、第２の領域内の第１の単結晶半導体層の少なくとも一部の上に配置され、第１の領域には存在しない、第２の単結晶半導体層であって、第２の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、第２の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも１つのＩＩＩ−Ｖ族の電子デバイスとを含む。
【００１７】
添付の図面は、原寸に比例して描画することを意図したものではない。図面中、種々の形態で示される同一またはほぼ同一の各構成要素は、同様の参照符号で表される。明確にするために、全ての図面において全ての構成要素に参照符号が付されていない場合がある。
【発明を実施するための最良の形態】
【００１８】
本明細書に示される実施形態は、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層とのモノリシックな集積化を容易にする方法および構造の実装例を提供する。いくつかの実施形態では、シリコンベースのデバイスは、緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層で形成されたアクティブ領域を有するデバイスとモノリシックに集積化される。シリコンベースのデバイスには（これに限定されないが）、ｎ型金属酸化膜半導体（ＮＭＯＳ）およびｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、およびバイポーラトランジスタのような、シリコンベースの電子部品が挙げられる。シリコンベースのデバイスには、同様に、シリコンベースの光検出器のような光電子デバイスも挙げられる。非シリコン半導体デバイスには（これに限定されないが）、ＩＩＩ−Ｖ族の発光デバイス（例、発光ダイオード（ＬＥＤ）およびレーザダイオード）、ＩＩＩ−Ｖ族の光検出器、およびＩＩＩ−Ｖ族の高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、および金属半導体ＦＥＴ（ＭＥＳＦＥＴ）のようなＩＩＩ−Ｖ族の電子デバイスが挙げられる。
【００１９】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンとは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、発光デバイスと、ＣＭＯＳ回路のようなシリコンベースのデバイスとの集積化を容易にする。発光デバイスは、可視光、赤外線光および／または紫外線光を放射することができるが、本明細書に示された技術はこれに限定されるものではない。これらのデバイスをモノリシックに集積化する能力によって、発光デバイスを、発光デバイスを制御および／または駆動するシリコンＣＭＯＳ回路とモノリシックに集積化することができる。シリコンＣＭＯＳ回路は、計算機能を実行することもできる。発光デバイスは、一次元アレイまたは二次元アレイのような発光デバイスのアレイの形態をとることができる。したがって、発光デバイスは、線および／または領域（例、矩形の領域）を覆って配列することができ、モノリシックに集積化したシリコンＣＭＯＳ回路によって、発光を制御、または選択的に駆動することが可能である。光検出器は、発光デバイスの有無にかかわらず、シリコンＣＭＯＳとモノリシックに集積化することもできる。光検出器は、必要に応じてシリコンベースの光検出器とすることが可能であり、発光デバイスによって放射された光を検出するように、発光デバイスに隣接して集積化することが可能である。光検出器からの出力は、シリコンＣＭＯＳ回路に提供することができ、この回路では、光検出器の出力に少なくとも部分的に基づいて、発光デバイスの駆動を変化させることができる。このような機能を使用して、発光デバイスに提供される駆動電力を調整、および／または所与の発光デバイスが不適切に機能していることを検出したとき（例えば、発光デバイスの出力が停止または低下したとき）に、余剰の発光デバイスを作動させることができる。
【００２０】
ＣＭＯＳのような、発光デバイスとシリコンベースの電子部品とのモノリシックな集積化を用いて、マイクロディスプレイ、高解像度プリンタバーおよび／または領域、撮像バーおよび／または領域、集積化されたマイクロディスプレイを有するコンピュータオンチップ、およびシリコンベースの電子部品用の光相互接続を形成することができる。
【００２１】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、ゲルマニウムおよび／またはＩＩＩ−Ｖ族の光検出器のような、シリコン光検出器と非シリコン光検出器との集積化を容易にすることができる。シリコンおよび非シリコン光検出器の集積化によって、シリコンおよび非シリコン光検出器のアレイを有する高解像度の撮像チップを、ＣＭＯＳのようなシリコンベースの電子部品とさらに集積化することができる。
【００２２】
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、シリコンＭＯＳＦＥＴおよびバイポーラトランジスタのようなシリコンベースの電子デバイスと、ＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、および／またはＭＥＳＦＥＴのような非シリコンベースの半導体電子デバイスとの集積化も容易にする。このような集積化によって、シリコンＣＭＯＳによって形成されたデジタル回路と、ＩＩＩ−Ｖ族の材料で形成されたアナログ／ＲＦ回路との集積化が可能となる。
【００２３】
示されたいくつかの実施形態は、シリコンと非シリコン材料とのモノリシックな集積化、および緩和シリコンの格子定数とは異なる格子定数を有する１つ以上の単結晶半導体層を備えたシリコンベースの単結晶層を含む、多層出発ウエハを使用したデバイスを達成する。さらに、本明細書に示されるいくつかの技術によって、非シリコン材料を単結晶の非シリコン半導体層の上にエピタキシャル蒸着することができる。エピタキシャルに成長される非シリコン材料には、ＩＩＩ−Ｖ族の発光デバイス（例、ＬＥＤおよびレーザダイオード）のような非シリコン半導体デバイス、ＩＩＩ−Ｖ族の光検出器、およびＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、およびＭＥＳＦＥＴのようなＩＩＩ−Ｖ族の電子デバイスのための、デバイスヘテロ構造が挙げられる。多層出発ウエハによって、エピタキシャルに成長した非シリコンデバイス材料の表面を、シリコンベースの単結晶層と実質的に同一平面にすることができ、それによって、シリコンと非シリコンデバイス構造との共処理（例、フォトリソグラフィ、相互接続形成、および他のバックエンド処理）を容易にする。
【００２４】
図１は、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの一実施形態の図である。多層ウエハ１００は、シリコン基板１１０と、シリコン基板１１０を覆って配置された単結晶半導体層１２０と、単結晶半導体層１２０を覆って配置された絶縁層１３０と、絶縁層１３０を覆って配置された単結晶シリコン層１４０とを含む。
【００２５】
単結晶半導体層１２０は、１つ以上の半導体層を含むことが可能である。単結晶半導体層１２０の層のうちの少なくとも１つは、緩和シリコンの格子定数とは異なる格子定数を有することができる。単結晶半導体層１２０は、１つ以上のゲルマニウム層、１つ以上のシリコン−ゲルマニウム層、および／または１つ以上のＩＩＩ−Ｖ族の半導体層を含むことが可能である。単結晶半導体層１２０は、シリコン−ゲルマニウム傾斜層を含むことが可能である。シリコン−ゲルマニウム傾斜層は、第１のゲルマニウム含有量（例、０％のゲルマニウム）である底部インターフェースを有することが可能であり、第２のゲルマニウム含有量（例、１００％のゲルマニウム）である上部インターフェースまで、ゲルマニウム含有量が増加するように傾斜させることが可能である。ゲルマニウム層は、層１２０の一部として、このようなシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
【００２６】
いくつかの実施形態では、単結晶半導体層１２０は、１つ以上のＩＩＩ−Ｖ族の半導体層を含むことが可能である。ＩＩＩ−Ｖ族の半導体層の例には、砒化ガリウム、窒化ガリウム、リン化インジウム、砒化インジウムガリウム、窒化インジウムガリウム、砒化アルミニウムガリウム、窒化アルミニウムガリウム、および／または当業者が既知のＩＩＩ−Ｖ族の半導体層が挙げられる。いくつかの実施形態では、ＩＩＩ−Ｖ族の半導体層は、ゲルマニウム層を覆って配置することが可能である。さらに、上述のように、ゲルマニウム層は、シリコン−ゲルマニウム傾斜層を覆って配置することが可能である。いくつかの実施形態では、ＩＩＩ−Ｖ族の半導体層は、シリコン−ゲルマニウム層および／またはシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
【００２７】
いくつかの実施形態では、単結晶半導体層１２０は、一方が他方を覆って配置され、互いに異なる格子定数を有し、緩和シリコンの格子定数とは異なる格子定数を有する２つ以上の単結晶半導体層を含むことが可能である。この２つ以上の単結晶半導体層には、例えば、ゲルマニウム層とリン化インジウム層、ゲルマニウム層と窒化ガリウム層、砒化ガリウム層とリン化インジウム層、および／または砒化ガリウム層と窒化ガリウム層を挙げることができる。単結晶半導体のうちの１つは、発光デバイス内のアクティブ層に好適なものとすることが可能であり、他の単結晶半導体層は、アナログおよび／またはＲＦデバイス内のチャネル層として好適なものとすることが可能である。
【００２８】
絶縁層１３０には、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、当業者が既知の他の絶縁材料、および／またはそれらのあらゆる組み合わせなどの、あらゆる絶縁材料層が挙げられる。いくつかの実施形態では、層１３０は、半導体および／または金属層のような非絶縁層である。他の実施形態では、層１３０を存在させないことも可能である。このような実施形態では、単結晶シリコン層１４０は、単結晶半導体層１２０上に（例えば接触させて）配置することが可能である。
【００２９】
単結晶シリコン層１４０は、緩和シリコン層および／または歪みシリコン層を含むことが可能である。歪みシリコン層は、あらゆる所望の歪みを有することが可能であり、例えば、歪みシリコン層は、約１％〜２％の引張歪みを有することが可能である。あるいは、または加えて、シリコン−ゲルマニウム層は、絶縁層１３０を覆って配置することが可能である。
【００３０】
多層ウエハ１００は、あらゆる所望の直径を有することができるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、多層ウエハは、少なくとも１５０ｍｍ、少なくとも２００ｍｍ、またはシリコン基板に使用可能な他の好適な直径を有する。
【００３１】
図２Ａ〜２Ｃは、いくつかの実施形態による、多層ウエハの例を概略的に示す図である。図２Ａ〜２Ｃは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を有する、多層ウエハ２０１を示す図である。絶縁層１３０は、シリコン−ゲルマニウム傾斜層１２１を覆って配置された１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。シリコン−ゲルマニウム傾斜層１２１は、シリコン基板１１０を覆って配置される。
【００３２】
図２Ｂは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を含む、多層ウエハ２０２を示す図である。絶縁層１３０は、シリコン基板１１０を覆って配置された１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。
【００３３】
図２Ｃは、絶縁層１３０を覆って配置された単結晶シリコン層１４０を含む、多層ウエハ２０３を示す図である。絶縁層１３０は、１つ以上のゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０を覆って配置される。層１２０は、シリコン基板１１０を覆って配置された絶縁層１３５を覆って配置される。いくつかの実施形態では、絶縁層１３０および／または１３５は、半導体および／または金属のような非絶縁層に置き換えることが可能である。
【００３４】
いくつかの実施形態では、本明細書に示された多層ウエハの単結晶半導体層１２０は、シリコン基板１１０の実質的に全てをオーバーレイすることができる。単結晶半導体層１２０は、シリコン基板１１０の全てまたは実質的に全てを覆って配置することが可能である。絶縁体１３０および／または単結晶シリコン層１４０は、シリコン基板１１０の実質的に全てを覆って配置することも可能である。このような多層ウエハは、下述するようなウエハ接合技術を使用して作製することが可能である。
【００３５】
図３Ａ〜３Ｄは、図２Ａに示された多層ウエハ２０１のような多層ウエハを作製する方法の一例を示す図である。図３Ａに示されるように、本方法は、シリコン基板１１０を含むことができるハンドルウエハを提供するステップを含むことが可能である。格子不整合シリコン−ゲルマニウム傾斜層１２１は、当業者が既知の技術を使用して、シリコン基板１１０上にエピタキシャルに成長させることが可能である。例えば、シリコン−ゲルマニウム傾斜層１２１は、化学蒸着（ＣＶＤ）を使用して成長させることが可能である。シリコン−ゲルマニウム傾斜層１２１は、シリコン−ゲルマニウム傾斜層１２１の表面において、低ゲルマニウム含有量から高ゲルマニウム含有量に増加させた、傾斜ゲルマニウム含有量を有することが可能である。シリコン−ゲルマニウム傾斜層１２１の低インターフェースでの低ゲルマニウム含有量は、０％ゲルマニウム（例、純シリコン）とすることが可能であり、シリコン−ゲルマニウム傾斜層１２１の上面において、所望の最終的なゲルマニウム含有量まで段階的に、連続的に、または他の様態で増加させることが可能である。いくつかの実施形態では、シリコン−ゲルマニウム傾斜層の上面のゲルマニウム含有量は、１００％のゲルマニウムであるか、または他の好適な含有量（例、９０％を超えるゲルマニウム、７５％を超えるゲルマニウム、５０％を超えるゲルマニウム）である。シリコン−ゲルマニウム傾斜層は、シリコン基板上への格子不整合シリコン−ゲルマニウムの蒸着中のあらゆるクロスハッチの粗さを削減するように、化学的機械的研磨（ＣＭＰ）を行うことが可能である。シリコン−ゲルマニウム層１２１は、エピタキシャル成長中に形成されるあらゆるクロスハッチの粗さを削減し、また最終的な貫通転位密度を低減するように、成長プロセスの中断を経て、段階的にＣＭＰを行うことも可能である。
【００３６】
ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０は、シリコン−ゲルマニウム傾斜層１２１を覆って配置することが可能である。いくつかの実施形態では、ゲルマニウム層は、成長プロセスの後に、化学的機械的に研磨することが可能である。いくつかの実施形態では、１つ以上の層を、１つ以上のＩＩＩ−Ｖ族の層を含む、ゲルマニウム層および／またはシリコン−ゲルマニウム層１２０を覆って配置することが可能である。あるいは、１つ以上のＩＩＩ−Ｖ族の層を、シリコン−ゲルマニウム傾斜層１２１上に直接配置することが可能である。１つ以上のＩＩＩ−Ｖ族の層は、複数のＩＩＩ−Ｖ族の材料（例、砒化ガリウム、リン化インジウム、窒化ガリウム、あらゆる三元のＩＩＩ−Ｖ族、および／またはそれらの任意の組み合わせ）を含むことが可能である。さらに、１つ以上のＩＩＩ−Ｖ族の層は、砒化インジウムガリウム傾斜層、またはＩＩＩ−Ｖ族の半導体を含む他の傾斜層構造を含むことが可能である。
【００３７】
絶縁層１３０は、ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０を覆って配置することが可能である。絶縁層１３０は、酸化物（例、二酸化ケイ素）、窒化シリコン、シリコンオキシナイトライド、または他の好適な絶縁体材料のような、あらゆるタイプの絶縁体を含むことが可能である。あるいは、または加えて、非絶縁層は、ゲルマニウムおよび／またはシリコン−ゲルマニウム層１２０を覆って蒸着することが可能である。絶縁層１３０は、例えば化学機械研磨を使用してさらに研磨することが可能である。
【００３８】
図３Ｂは、図３Ａに示されたハンドルウエハにウエハ接合することが可能なドナーウエハを示す図である。ドナーウエハは、シリコン基板１９０とすることが可能である。シリコン基板１９０は、イオン切断プロシージャを使用して、ウエハ接合および層転写に備えることが可能である。あるいは、または加えて、当業者に既知であるように、接着およびエッチバック層転写を使用することが可能である。イオン切断プロセスでは、シリコン基板の表面から所望の深さにおいて、注入イオンピーク１９２を形成するように、イオン（例、水素イオン、ヘリウムイオン）がシリコン基板１９０の表面に注入（矢印１９１で示す）される。イオンピーク１９２（本明細書では、シリコン層１４０と称する）は、ウエハ接合プロセスのための転写層として機能することができる。
【００３９】
図３Ｃは、ウエハ接合プロセスを示す図であり、図３Ｂのドナーウエハは、図３Ａのハンドルウエハに接合される。図に示されるように、ハンドルウエハのシリコン層１４０は、ドナーウエハの絶縁層１３０に接合される。あるいは、絶縁層（例、酸化物層）は、ウエハ接合の前に、図３Ｂに示されるドナーウエハのシリコン層１４０を覆って配置することが可能である。当該の一実施形態では、ウエハ接合プロセスは、酸化物層を酸化物層に接合するステップを含むことができる。ウエハ接合の後に、接合されたウエハの対は、層１４０のクラック形成および層間剥離を開始するように、所望の温度でアニールすることが可能である。アニーリングは、転写層のハンドルウエハへの接合を増強することも可能である。得られた多層半導体ウエハ構造を図３Ｄに示すが、シリコン層１４０は、図３Ａに示されるハンドルウエハを覆って配置される。剥離層１４０の表面が粗くなる場合があるので、ウエハ表面をその後に、例えば化学機械研磨によって研磨することが可能である。
【００４０】
図４は、非シリコンドナー基板を使用して、図２に示される多層ウエハ２０２を作製する方法を示す図である。非シリコンドナー基板には、砒化ガリウム、窒化ガリウム、リン化インジウムまたはガリウムリン化物のような、ゲルマニウム基板またはＩＩＩ−Ｖ族の基板が挙げられる。図４Ａは、非シリコン材料で形成されるドナー基板１８０を示す図である。ドナー基板１８０は、イオン切断プロセスにおいて使用されるイオンによって注入される（矢印１８１で示す）。このイオンは、非シリコンドナー基板１８０の表面から所望の深さ１８２において、ピーク濃度を形成するような注入エネルギで注入される。材料層１２０は、注入ピーク１８２より上に位置する。
【００４１】
図４Ｂは、図４Ｃに示されるように、ドナー基板１８０をウエハ接合することが可能な、シリコンハンドル基板１１０を示す図である。ウエハ接合の後に、ウエハ接合された対は、ドナー基板の注入ピーク１８２においてクラック形成を開始するようにアニールすることが可能であり、それによって、図４Ｄに示されるように、非シリコン層１２０のシリコンハンドル基板１１０への層転写がもたらされる。アニーリングは、層１２０とシリコンハンドル基板１１０との間の接合を増強することも可能である。絶縁層１３０は、次いで、図４Ｅに示されるように、非シリコン層１２０に蒸着することが可能である。
【００４２】
シリコン基板１９０を含む第２のドナーウエハを用意することが可能である。状況に応じて、シリコン基板１９０は、それ自体（図示せず）を覆って配置された絶縁層を有することが可能である。例えば、このような絶縁層は、酸化シリコンで形成することが可能であり、蒸着する、および／または熱的に成長させることが可能である。シリコン基板１９０は、次いで、注入イオンが第２のイオン切断プロセスに使用されるように、イオン注入（矢印１９１で示す）を受けることが可能である。シリコン基板に注入されるイオンは、シリコン基板１９０の表面から所望の深さにおいてイオン注入ピーク１９２を形成するように、好適な注入エネルギを備える。このようなプロセスは、その後、シリコン基板１９０のシリコン層１４０を画定し、シリコン基板１１０を含むハンドルウエハへ転写される層となる。図４Ｇは、シリコン基板１９０の表面がハンドルウエハの層１３０に接合される、ウエハ接合プロセスを示す図である。ウエハ接合の後に、ウエハ接合された対は、シリコン基板１９０のイオン注入ピーク１９２においてクラック形成を開始するようにアニールすることが可能であり、それによって、図４Ｈに示されるように、ハンドルウエハの層１３０上にシリコン層１４０が層転写される。得られる多層半導体ウエハは、図２Ｂの多層ウエハ２０２の層を含む。
【００４３】
図５Ａ〜５Ｈは、シリコン基板上のシリコン−ゲルマニウム傾斜層を覆って配置された、ゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の半導体のような、非シリコン材料を含むドナーウエハによって開始する、多層ウエハ２１２を作製する別の方法を示す図である。図５Ａは、シリコン傾斜層１２１がその上に配置されるシリコン基板１１０ａを含む、当該のドナーウエハを示す図である。ゲルマニウム、シリコン−ゲルマニウム、および／またはＩＩＩ−Ｖ族の層１２０ａは、シリコン−ゲルマニウム傾斜層１２１を覆って配置される。イオンは、層１２０ａ内の所望の深さにおいてイオン注入ピーク１８２を形成するように、ドナーウエハの表面を介して注入することができる。図５Ａでは、イオン注入ピークより上の材料を層１２０として示す。図５の方法の残りのステップは、非シリコンドナー基板１８０が図５Ａに示されるウエハに置き換えられている以外は、図４の方法に対する説明に類似する。
【００４４】
図６Ａ〜６Ｈは、ゲルマニウムまたはＩＩＩ−Ｖ族の基板のような非シリコン基板１８０によって開始し、図４の方法に類似した方法を使用して、図２Ｃの多層ウエハ２０３を作製する方法を示す図である。本方法のステップは、絶縁層１３５が図６Ａの非シリコンドナー基板１８０および／または図６Ｂのハンドルウエハ１１０を覆って配置される以外は、図４の方法に対する説明に類似する。
【００４５】
図７Ａ〜図７Ｈは、シリコン基板１１０ａ上に配置されたシリコン−ゲルマニウム傾斜層１２１上に配置された、ゲルマニウム、シリコン−ゲルマニウムおよび／またはＩＩＩ−Ｖ族の層１２０ａのような、非シリコン層を含む出発ウエハを使用して多層ウエハ２０３を作製する別の方法を示す図である。絶縁層１３５は、非シリコン層１８４上に、および／またはハンドルシリコン基板１１０上に蒸着することができる。図７のプロセスの残りのステップは、図６のものに類似する。
【００４６】
図１に示される多層ウエハ１００のような多層ウエハは、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層１２０を含む。このような多層ウエハは、シリコンおよび非シリコンデバイスをモノリシックに集積化するための出発ウエハとして使用することが可能である。シリコンデバイスは、単結晶シリコン層１４０内に、および／またはこの上に形成することが可能であり、非シリコンデバイスは、単結晶半導体層１２０を露光させるようにシリコン層１４０および絶縁層１３０を除去した領域内に形成することが可能である。露光した単結晶半導体層１２０上でエピタキシャルに再成長した高品質半導体材料層は、ＩＩＩ−Ｖ族の、シリコン−ゲルマニウム、および／またはゲルマニウム電子部品、および／または光電子デバイスのような、非シリコンデバイスのための材料層として機能することが可能である。
【００４７】
図８は、一実施形態による、出発材料として多層ウエハ１００を使用して形成することが可能な、半導体構造８００を示す図である。半導体構造８００は、第１の領域８１０および第２の領域８２０をモノリシックに集積化する。第１の領域８１０は、単結晶半導体層１２０を覆ってさらに配置された絶縁層１３１を覆って配置された単結晶シリコン層１４１を含むことができ、単結晶半導体層１２０は、緩和シリコンの格子定数とは異なる格子定数を有する。単結晶半導体層１２０は、シリコン基板１１０を覆って配置される。
【００４８】
半導体構造８００は、第２の単結晶半導体層（例、図示した実施形態では層２２０および２２２）が、単結晶半導体層１２０の少なくとも一部を覆って配置される、第２の領域８２０をさらに含む。第２の単結晶半導体層（例、層２２０および２２２）は、半導体構造の第１の領域には存在しない。第２の単結晶半導体層（２２０および２２２）は、緩和シリコンの格子定数とは異なる格子定数を有し、単結晶半導体層１２０の組成とは異なる組成を有することが可能である。
【００４９】
単結晶半導体層２２０は、第１の単結晶半導体層１２０の少なくとも一部に接触して配置することが可能である。以下に詳述するように、このような構造は、単結晶半導体層１２０の露光領域上でエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、単結晶半導体層２２０は、単結晶半導体層１２０の組成と類似した組成を有するか、あるいは、単結晶半導体層２２０の一部または全てが、単結晶半導体層１２０とは異なる組成を有することが可能である。さらに、層２２０は、対象とするデバイスの用途に望まれるように、部分的に、または全体をドープすることが可能である。
【００５０】
単結晶半導体層２２２は、半導体層２２０を覆って配置することが可能であり、半導体層２２２は、対象とするデバイスの領域８２０内での形成に好適なヘテロ構造を構成することが可能である。いくつかの実施形態では、半導体層２２２は、ＩＩＩ−Ｖ族の半導体材料層、シリコン−ゲルマニウム、および／またはゲルマニウム層のうちの１つまたは複数を含むことが可能である。いくつかの実施形態では、層２２２は、ＩＩＩ−Ｖ族の、シリコン−ゲルマニウム、および／またはゲルマニウム材料層上で接触して配置することが可能な、シリコンキャップ層を含むことが可能である。このシリコンキャップ層は、ＩＩＩ−Ｖ族のおよび／またはゲルマニウムが、このような構造へのデバイスの作製に使用されるあらゆるプロセス環境に晒されないようにする、封入層として機能することが可能である（例、シリコンファウンドリ）。
【００５１】
出願人らは、実質的に同一平面上にシリコンデバイス領域および非シリコンデバイス領域を有することの利点を認識している。シリコン領域と非シリコン領域との表面間の共平面性は、フォトリソグラフィプロセスステップを容易にすることが可能であるが、これは、シリコン領域と非シリコン領域の両方が、実質的に同じ高さ（例えば、シリコンおよび非シリコン表面が、実質的に同じ高さである）になり得ることによるものである。このように、ウエハの表面上の大きな高さ変動に影響され得るフォトリソグラフィステップを、容易にすることが可能である。シリコン領域および非シリコン領域内のデバイス間の相互接続の作製も、領域間の実質的な共平面性の結果として容易にすることが可能である。本明細書で使用する場合、共平面性は、用いられるリソグラフィの特徴スケールに依存する場合がある。いくつかの実施形態では、同一平面上の半導体表面は、１００ナノメートル未満、２００ナノメートル未満、または４００ナノメートル未満の間隔である。例えば、７０ナノメートルゲート長のＣＭＯＳに用いられるフォトリソグラフィを使用する場合、実質的に同一平面上にある表面は、２００ナノメートル未満の間隔（例、１００ナノメートル未満、５０ナノメートル未満）となり得る。
【００５２】
半導体構造８００内には、多数の他の層を導入することが可能であると理解されたい。例えば、単結晶半導体層２２０および２２２を含む非シリコン領域８２０は、絶縁層２３０によって単結晶シリコン領域１４１から絶縁することが可能である。図８は、単結晶シリコン層１４１と、単結晶半導体層２２２および２２０との間の全体の間隙を充填するように配置された層２３０を示すが、本明細書に示された技術はこれに限定されるものではない。
【００５３】
単結晶シリコン領域と単結晶非シリコン領域とを組み合わせた、本明細書に示されるモノリシックに集積化した構造は、出発材料として、多層ウエハ１００のような多層ウエハを使用する作製プロセスを使用して形成される。このような方法の一例のフローチャートを図９に示す。本方法は、出発ウエハとして、多層ウエハ（例、多層ウエハ１００）を提供するステップを含むことが可能である（ステップ３１０）。ステップ３２０で、単結晶シリコン層１４０の第１の領域内にシリコンデバイスのフロントエンドを形成するように、フロントエンドシリコンデバイスプロセスを行うことが可能である。当該のシリコンデバイスは、シリコントランジスタ（例、ＣＭＯＳ、バイポーラ）、および／または光電子デバイス（例、シリコン光検出器）のような、電子部品および／または光電子デバイスを含むことが可能である。状況に応じて、第１の領域内に作製されたシリコンデバイスのフロントエンドは、これに限定されないが、窒化物、酸化物、オキシナイトライド、それらの組み合わせ、または当業者に既知の他の好適な材料を含む、保護材料の蒸着を経てコーティングすることが可能である。
【００５４】
第２の領域内のシリコン単結晶層１４０では、単結晶半導体層１２０を露光させるように、シリコン単結晶層１４０および絶縁層１３０を除去する（例、エッチングする）ことが可能である（ステップ３３０）。シリコンおよび／または絶縁体の除去に用いられるエッチングには、化学的または物理的エッチング、および乾式または湿式エッチングが挙げられるが、本明細書に示された技術はこれに限定されるものではない。第２の領域内の単結晶半導体層１２０が露光すると、エピタキシャル成長プロセスのためのシード層として機能する露光領域上に、あらゆる所望の半導体材料層をエピタキシャルに成長させることが可能である（ステップ３４０）。このように、単結晶半導体層１２０に格子整合された半導体材料を成長させることが可能である。単結晶半導体層１２０上で成長させる半導体層には、ゲルマニウム層、シリコン−ゲルマニウム層、ＩＩＩ−Ｖ族の層、および／またはあらゆるそれらの組み合わせが挙げられる。このような層のうちの少なくとも１つは、緩和シリコンの格子定数とは異なる格子定数を有する。
【００５５】
状況に応じて、露光した半導体層１２０上でのエピタキシャル成長の前に、（例えば、半導体構造８００に示されるように）第２の領域内のエッチングによって露光させた単結晶シリコン層１４１の側壁を囲むように、絶縁（例、誘電体）材料を蒸着することが可能である。このようなプロセスは、図８に示されるような絶縁層２３０を形成させることが可能である。このようなプロセスは、領域８２０内に単結晶半導体層を露光させ、一方で、領域８２０の側壁上に完全な絶縁体を残すように、ウエハ表面全体を覆ってブランケット絶縁層を蒸着するステップと、蒸着下ブランケット絶縁層の一部をエッチングするステップとを含むことが可能である。このような絶縁側壁２３０は、酸化物、窒化物、オキシナイトライドのような誘電体材料、および／またはあらゆるそれらの組み合わせで形成するか、または他の好適な材料で形成することが可能であると理解されたい。半導体１２０上の半導体２２０および２２２がエピタキシャルに成長すると、側壁２３０は、選択的なエピタキシャル成長を容易にし、露光した単結晶半導体層１２０は、以降のエピタキシャル成長のためのシード層として機能する。絶縁体２３０上での成長は、当業者に既知であるように、適切な成長の化学反応、温度、および／または圧力を使用することによって抑制することが可能である。ブランケット絶縁保護層が、シリコン領域８１０を覆って存在する場合、半導体の成長は、選択的な成長を使用することによってこれらの領域内で抑制することも可能である。あるいは、選択的な成長を用いない場合、半導体の成長は、シリコン領域８１０を覆って生じさせることが可能であり、成長後エッチングをおこなって、これらの領域内に蒸着したあらゆる半導体材料を除去することが可能である。
【００５６】
ステップ３４０の半導体のエピタキシャル成長によって、ＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層を含む所望のデバイス層の成長が可能となる。エピタキシャル成長は、デバイス構造に望まれる、Ｐ型、Ｎ型、および真性ドーピングを組み込むことも可能である。さらに、シリコンキャッピング層は、単結晶半導体層１２０上に再成長させたＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層をカプセル化するように、成長プロセスの終わりに蒸着することが可能である（ステップ３５０）。シリコンキャッピング層を組み込むことで、エピタキシャル成長の後のシリコン作製施設への再導入を容易にすることができる。いくつかの実施形態では、第２の領域内のエピタキシャルに成長した半導体層の表面（例、層２２２またはシリコンキャッピング層の表面）は、上述のように、第１の領域（例、層１４１）内のシリコン表面と実質的に同一平面とすることができる。
【００５７】
ステップ３６０では、非シリコンデバイスのフロントエンド処理、および第１の領域内のシリコンデバイスおよびエピタキシャルに成長した第２の領域内の非シリコンデバイスのバックエンド処理を行うことが可能である。バックエンド処理は、ウエハ上のデバイス間に相互接続を形成するステップを含むことが可能である。相互接続は、第１の領域内のシリコンデバイス間に、第２の領域内の非シリコンデバイス間に、およびシリコンデバイス間および非シリコンデバイス間の両方に形成することが可能である。このようなプロセスは、標準的なシリコン作製施設のものと互換であり、さらに、シリコンおよび非シリコン領域が、実質的に同一平面である半導体表面を有する実施形態では、バックエンド処理における相互接続プロセスを大幅に容易にすることが可能である。また、このようなプロセスによって、プロセス全体をシリコンＣＭＯＳ作製施設内で行うことができる。このプロセスは、バックエンド処理技術がＣＭＯＳ作製施設に対してより高度であるので、好都合となり得る。
【００５８】
記述した作製プロセスは、シリコンＣＭＯＳのフロントエンド処理温度が、一般的に、ＩＩＩ−Ｖ族のデバイス内のドーパント拡散を最小限に抑える温度よりも高いので、シリコンおよび非シリコン（例、ＩＩＩ−Ｖ族）デバイスのモノリシックな集積化を容易にすることが可能である。したがって、いくつかの実施形態では、ＩＩＩ−Ｖ族のデバイス層は、シリコンフロントエンド処理が行われたときに、ウエハ内に存在することができない。なお、ＩＩＩ−Ｖ族層の、ゲルマニウムおよび／またはシリコン−ゲルマニウムを埋設した単結晶半導体層の溶融温度は、これらの層がシリコンのフロントエンド処理を免れ得るために十分に高いものとすることが可能である。また、バックエンド処理（例、相互接続の形成）は、全般的に、熱蓄積がシリコンフロントエンド処理よりも低いので、いかなるＩＩＩ−Ｖ族のデバイス層も、シリコンバックエンド処理を容易に免れることが可能である。
【００５９】
このようなモノリシックに集積化した半導体構造、およびこのような構造を形成するための関連する方法を使用して、シリコンデバイス（電子または光電子）、およびＩＩＩ−Ｖ族の、および／またはゲルマニウムデバイス（電子および／または光電子）をモノリシックに集積化することが可能である。
【００６０】
図１０は、集積デバイス構造１０００を示す図であり、一実施形態によれば、シリコン電子部品は、ＩＩＩ−Ｖ族の発光デバイス（例、ＬＥＤまたはレーザダイオード）とモノリシックに集積化される。シリコンデバイス５１０（例、シリコンＣＭＯＳ、バイポーラトランジスタ、および／またはシリコン光検出器）は、多層ウエハの第１の領域８１０内に存在するように作製することが可能であり、ＩＩＩ−Ｖ族の発光デバイス５２０は、第２の領域８２０内の単結晶半導体層１２０上に成長させることが可能である。領域８２０内に形成される発光デバイスは、ｐ−ｎまたはｐ−ｉ−ｎ構造を形成するようにドープされたＩＩＩ−Ｖ族の層の垂直スタックを含むことが可能である。層２２２は、アクティブ層（例、１つ以上の量子ウェル）、およびアクティブ層の上下に配置された閉じ込め層を含むことも可能である。層２２２の表面は、上述のように、シリコンキャッピング層を含むことが可能である。発光デバイス５２０の層２２２の上部は、相互接続４１０を経て、シリコンデバイス５１０と電気的に接触して相互接続することが可能である。垂直発光デバイス構造の他の側部は、金属重点バイア４２０を通じて接触することが可能であり、シリコンデバイス５１０と相互接続することも可能である（図示せず）。これは、接触スキームの１つのタイプに過ぎず、他のものを用いることが可能であるが、本明細書に示された技術はこれに限定されるものではないと理解されたい。
【００６１】
図１１は、一実施形態による、発光デバイス構造５２０’の断面図である。発光デバイス構造５２０’は、集積デバイス構造１０００の発光デバイス５２０の一具体例である。発光デバイス５２０’は、ゲルマニウム層とすることが可能な単結晶半導体層２２０を含む。層２２０は、ｐ＋ドープすることが可能であり、発光デバイスのｐ側として機能することができる。半導体層２２０を覆って配置された半導体層２２２は、発光デバイス閉じ込め層と、クラッド層と、アクティブ層と、キャッピング層（例、シリコンキャッピング層）とを含むことが可能である。層２２２は、ｐ＋ドープした砒化ガリウム層１１０２を含むことが可能である。底部ｐ型ＡｌＩｎＧａＰ閉じ込め層１１０４は、層１１０２を覆って配置することが可能である。量子ウェルアクティブ層１１０６は、底部閉じ込め層１１０４を覆って配置することが可能である。量子ウェル１１０６は、非ドープとすることが可能であり、バンドギャップおよび／または周囲の閉じ込め層とのバンドギャップオフセットによるバンドギャップ閉じ込めを生じさせるように、ＩｎＧａＰで形成することが可能である。上部ｎ型ＡｌＩｎＧａＰ閉じ込め層１１０８は、アクティブ層１１０６を覆って配置することが可能である。ｎ＋ドープした砒化ガリウム層１１１０は、閉じ込め層１１０８を覆って配置することが可能である。ｎ＋ドープしたシリコンキャッピング層１１１２は、層１１１０を覆って配置することが可能である。
【００６２】
砒化ガリウム層１１０２およびクラッド層１１０４および１１０８は、約５×１０１７ドーパント／ｃｍ３でドープすることが可能である。クラッド層１１０４および１１０８は、厚さを約２００ｎｍとすることが可能であり、アクティブ領域１１０６は、厚さを約２２ｎｍとすることができる。砒化ガリウム層１１１０は、電流拡散層として機能することが可能であり、また、厚さを約５０ｎｍとし、約１×１０１９ドーパント／ｃｍ３でドープすることが可能である。シリコンカプセル化層１１１２は、厚さを約８０ｎｍとし、約１×１０２１ドーパント／ｃｍ３でドープすることが可能である。あるいは、ドーピング順序は、底部層がｎドープされ、表面層がｐドープされるｎ−ｐドープへテロ構造を形成するように逆にすることが可能である。
【００６３】
発光デバイス５２０’は、シリコンキャッピング層１１１２の上に接触金属層１１１６を蒸着することによって形成される犠牲層１１１４を含むことができる。接触金属層１１１６は、相互接続４１０と接触して配置することが可能である。接触金属層１１１６は、発光デバイスの表面の一部だけを覆うことが可能であり、したがって、その領域を通る放射された光を覆わないようにすることができる。例えば、接触金属層１１１６は、上から見たときにループ形状を成すことが可能である。発光デバイス５２０’は、ゲルマニウム層２２０の上への接触金属層１１２０の蒸着によって形成されるゲルマニサイド（ｇｅｒｍａｎｉｃｉｄｅ）層１１１８を含むことができる。
【００６４】
いくつかの実施形態では、ＩＩＩ−Ｖ族のヘテロ構造およびシリコンキャッピング層は、ＩＩＩ−Ｖ族およびＩＶ族材料を蒸着することができる、１つのリアクタシステム（例、ＭＯＣＶＤリアクタ）にインシトゥで蒸着される。例えば、発光デバイス５２０’のＩＩＩ−Ｖ族のヘテロ構造およびキャッピングシリコン層は、低圧ＭＯＣＶＤ（例、Ｔｈｏｍａｓ Ｓｗａｎ社のｃｌｏｓｅ−ｃｏｕｐｌｅｄ ｓｈｏｗｅｒｈｅａｄ ｒｅａｃｔｏｒ）を使用して成長させることが可能である。原料物質には、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、ＩＩＩ族素子用のトリメチルインジウム（ＴＭＩｎ）、Ｖ族素子用のＰＨ３およびＡｓＨ３、およびシリコン用のＳｉＨ４が挙げられる。ジメチル亜鉛（ＤＭＺｎ）およびＢ２Ｈ６はｐ型ドーパントソースとして用いることができ、Ｓｉ２Ｈ６はｎ型ドーパントソースとして用いることが可能である。キャリアガスとしては、窒素が挙げられる。蒸着は、ウエハの温度を６５０℃、圧力を約１００Ｔｏｒｒにして行うことが可能である。Ｖ族／ＩＩＩ族の比率は、発光デバイス層の蒸着に対して約８３に設定することができる。
【００６５】
発光デバイス５２０’は、発光デバイスのための導体層構造の一例に過ぎないことを理解されたい。いくつかの実施形態では、発光デバイスはヘテロ構造を含むことが可能であるが、他の実施形態では、発光デバイスはホモ構造を含むことが可能である。他のＩＩＩ−Ｖ族の材料を使用して、異なる波長の光を放射する発光デバイス構造を形成することが可能であるが、本明細書に示された技術はこれに限定されるものではない。発光デバイス５２０’では、ＡｌＩｎＧａＰ層は、ＧａＡｓ層に格子整合された（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐ層（例、ｘ＝０．３）とすることが可能であり、可視光スペクトラムの赤色乃至緑色領域における高輝度可視光発光デバイスとして機能することが可能である。
【００６６】
図１２は、一実施形態による、多層ウエハ１００のような多層ウエハ上にモノリシックに集積化された発光デバイスの上面１２００を示す図である。例えば、モノリシックに集積化したデバイス構造１０００の発光デバイス５２０は、上面１２００を有するように作製することができる。発光デバイスは、絶縁領域２３０（例、絶縁トレンチ）を含むことができ、これは、酸化物（例、酸化シリコン）、窒化シリコン、またはその組み合わせのような、あらゆる好適な電気的絶縁材料で形成することが可能である。発光デバイスは、その中で発光デバイスのヘテロ構造（またはホモ構造）を、多層出発ウエハ（例、多層ウエハ１００）の単結晶半導体層（例、層２２０および２２２）上にエピタキシャルに成長させることが可能な、成長ウェル１２１０を含むことができる。発光デバイスは、発光デバイス内で生成された光を少なくとも部分的にそこから放射することが可能な、放射領域１２２０を有することができる。発光デバイスは、あらゆる好適な様態で接触させることが可能である。上面１２００に示されるように、第１の金属接点１２３０は、接触バイア１２４０を介して、発光デバイスの半導体構造の上部と接触させることが可能であり、第２の金属接点４２０は、接触バイア１２５０を通じて、発光デバイスの半導体構造の底部と接触させることが可能である。
【００６７】
発光デバイスの放射領域は、あらゆる好適な寸法および形状を有することが可能である。図１２に示される上面図では、発光デバイスの放射領域は矩形または正方形であるが、他の形状を使用することも可能であり、本明細書に示された技術はこれに限定されるものではない。発光デバイスの半導体領域の寸法は、成長ウェルの寸法によって画定され得る。上述のように、成長ウェルは、多層ウエハ１００から開始して、発光デバイス（または、他の非シリコンデバイスまたは材料）を、エピタキシャル成長を経て、露光した単結晶半導体層１２０上に形成することが可能な領域内の、単結晶半導体層１４０および絶縁層１３０を除去する（例、エッチングする）ことによって形成することが可能である。したがって、発光デバイス放射領域の寸法は、成長ウェルの形成に使用したリソグラフィプロセスによって画定することが可能である。一実施形態では、発光デバイスの放射領域は、約１００×１００μｍ２未満である。放射領域は、成長ウェルの画定に用いたリソグラフィプロセスの分解能によって制限（例、ＣＭＯＳ機能長さのリソグラフィ制限）されうるので、いくつかの実施形態では、発光デバイスの放射領域は、約１×１μｍ２未満に画定され得る。
【００６８】
複数の成長ウェルおよび、したがって別個の発光デバイスを画定することが可能であり、１つ以上の発光デバイスは、絶縁層２３０によって形成されるような、絶縁トレンチによって絶縁することが可能である。絶縁トレンチは、あらゆる好適な寸法を有することが可能であるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、絶縁トレンチおよび接点層を含む発光デバイスユニットそれぞれのピッチは、約１００μｍ未満である。
【００６９】
いくつかの実施形態では、発光デバイスの半導体構造の選択的なエピタキシャル蒸着が用いられない場合、成長ウェルの側壁（例、誘電体側壁のような、絶縁側壁）近くの材料の成長は多結晶となり得る。このような実施形態では、成長ウェル内のエピタキシャル成長の後に、エッチングプロセスを用いて、所望の放射領域（例、領域１２２０）以外の領域内で成長した単結晶半導体を除去することが可能である。
【００７０】
発光デバイスのアレイが形成された場合、アレイ内の発光デバイスは、同じ底部接点（例、接点４２０）を共有することができるものと理解されたい。また、図１２に示されるように、上部接点（例、ｐ接点）および／または上部接点バイアは、電流拡散を促進し、一方で、発光デバイスのソースからの光の放射を促進するように、環状の構成とすることが可能である。いくつかの実施形態では、アレイ内の発光デバイスのピッチが小さい（例、放射領域が約２０×２０μｍ２未満である）場合、指形の上部接点および／または接合パッドへのファンアウト（ｆａｎ−ｏｕｔ）を、発光デバイスのアレイに組み込むことが可能である。
【００７１】
図１３は、一実施形態による、多層ウエハ１００のような多層ウエハ上にモノリシックに集積化された、発光でビアス構造を製造する方法の一例を示す図である。潜在的に異なるヘテロ構造および／または接触スキームを有するこのようなプロセスを用いて、多層ウエハ上に、他の非シリコン材料のヘテロ構造および／またはデバイスを形成することが可能である。
【００７２】
本プロセスは、多層ウエハ１００のような多層ウエハを提供するステップを含む。フロントエンドのシリコンデバイスの処理は、多層出発ウエハ１００の単結晶シリコン層１４０上の多層ウエハの第１の領域（領域１４１）内で行うことが可能である。多層ウエハは、フォトレジストをスピンコーティングし、９０℃で３０分間、予備焼成することが可能である。次いで、リソグラフィマスクを使用して、発光デバイスを形成する多層ウエハの領域が露光するように、フォトレジストを現像およびパターン化することが可能である。
【００７３】
次に、多層ウエハの単結晶シリコン層１４０および絶縁層１３０をエッチングして、発光デバイスのアレイの作製に指定された領域内の下層の単結晶半導体層１２０を露光させることが可能である。エッチマスクとしてのポジ型フォトレジストとともに、電子サイクロトロン共鳴−反応性イオンエッチング（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＥＣＲ−ＲＩＥ）を使用して、単結晶シリコン層１４０を乾式エッチングすることが可能である。プロセスの条件には、ＳＦ６：Ｏ２（３０：５とされる）のエッチング反応、３０ｍＴｏｒｒの合計圧力、４００Ｗのソース電力、および３０Ｗのバイアス電力が挙げられる。同じエッチマスクを使用して、緩衝酸化物エッチング（ＢＯＥ）溶液を用いて、絶縁層１３０をエッチングすることが可能である。
【００７４】
次いで、露光した単結晶半導体層１２０は、エッチマスクとしてのポジ型フォトレジストとともに、上述したものと同様にＥＣＲ−ＲＩＥの手法を使用して絶縁することが可能である。時限エッチングを使用して、絶縁トレンチ１３２０を画定（例えば、約１μｍの深さ）することが可能である。発光デバイスの下に挿入した逆バイアスのｐ−ｎ接合とともに、トレンチは、一次元内の発光デバイス間の電気的な絶縁を提供するので、発光デバイスの二次元パッシブマトリクスの動作が可能となる。次いで、共形のＰＥＣＶＤ酸化物（例、厚さ１．２μｍ）の層をウエハ上に蒸着することが可能である。酸化物層は、テンプレートをエピタキシに提供することが可能であり、および／または絶縁トレンチ１３２０を酸化物層１３３０で満たすことが可能である。エッチマスクとしてポジ型フォトレジストを有するＢＯＥ溶液を使用して、エピタキシャル成長のための下層の単結晶半導体層１２０が露光するように、酸化物層内の成長ウェルをエッチングすることが可能である。
【００７５】
次いで、成長させる（例、ＭＯＣＶＤ）前に全てのフォトレジストの残留物が無くなるように、ウエハを洗浄することが可能である。１時間の酸素プラズマアッシュプロセスに加えて、市販のフォトレジストストリッパ（例、富士フィルム社のＭｉｃｒｏｓｔｒｉｐ ２００１（登録商標））を使用して、発光体デバイスの半導体構造の成長のためのウエハを調製することが可能である。図１３Ａは、ＭＯＣＶＤ成長の直前のパターン化ウエハの概略断面図である。図１３Ａに示されるように、フロントエンドのシリコンデバイスが作製されたシリコン領域１４１は、保護層１３１０で保護することが可能であり、この層は、窒化物、オキシナイトライド、および／または酸化物のようなあらゆる好適な材料層で形成することが可能である。
【００７６】
単結晶半導体層１２０は、緩和シリコンの格子定数とは異なる格子定数を有するあらゆる半導体を含むことが可能である。いくつかの実施形態では、単結晶半導体層１２０は、非シリコンへテロ構造の成長に使用することが可能な、ゲルマニウム層を含むことが可能である。このような実施形態では、ゲルマニウムの成長前洗浄を使用することが可能であり、１０：１のＤＩ：ＨＦで１５秒間洗浄し、その後Ｈ２Ｏ２で１５秒間洗浄し、次いで、１０：１のＤＩ：ＨＦで１５秒間洗浄する。単結晶半導体層１２０が成長層として使用することを意図した他の材料を含む他の実施形態では、当業者に既知であるように、他の好適な成長前洗浄を用いることが可能である。前洗浄の後、パターン化ウエハは、リアクタ（例、ＭＯＣＶＤリアクタ）に装填して成長させることが可能である。
【００７７】
選択的なエピタキシャル成長を促進するように成長条件が選択される実施形態では、単結晶層は、露光した単結晶半導体層１２０上で選択的に成長させることが可能であり、成長ウェルの側壁のような誘電体表面上ではいかなる有意な成長も行われない。非選択的な成長が行われた場合は、多結晶材料が任意の絶縁層（例、誘電層）上に蒸着され、一方で、絶縁（例、誘電体）側壁近くの成長ウェルでは、図１３Ｂに示されるように、成長ウェルの中央領域でエピタキシャルに成長し得る。図１３Ｂは、下層の単結晶層１２０上での特定のヘテロ構造の成長を示す図であるが、他の材料および／またはヘテロ構造も成長させることが可能であり、本明細書に示された技術はこれに限定されるものではない。
【００７８】
成長の後、成長ウェル内の単結晶エピタキシャル材料は、酸化物ハードマスク（例、厚さ３０００ÅのＰＥＣＶＤ酸化物）を使用して保護することが可能であり、あらゆる多結晶材料をエッチングすることが可能である。成長層がシリコンキャッピング層を含む実施形態では、シリコンキャッピング層は、ＳＦ６／Ｏ２プラズマを使用して乾式エッチングすることが可能である。図１３Ｂに示されるヘテロ構造の場合、上部ＧａＡｓの電流拡散および底部ＧａＡｓのバッファ層は、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ（３：１：５０）溶液を使用して湿式化学エッチングすることが可能である。ＨＣｌ：Ｈ３ＰＯ４：Ｈ２Ｏ（１：１：１）溶液を使用して、ＡｌＧａＩｎＰ／ＩｎＧａＰ／ＡｌＧａＩｎＰスタックにエッチングすることが可能である。エッチングの完了後、酸化物ハードマスクは、ＢＯＥ溶液を使用して剥離させることが可能である。
【００７９】
図１３Ｃに示されるように、次いで、共形の酸化物層１３４０（例、厚さ３０００ÅのＰＥＣＶＤ酸化物）を蒸着して、発光デバイスのメサ側壁を絶縁することが可能である。側壁絶縁部は、上部接点金属が、メサ側壁において発光デバイスのｐ−ｎ接合を短絡させないようにすることができ、また、以降の処理ステップ中に、発光デバイスにおいてＩＩＩ−Ｖ族の材料が露光しないようにする。上部および底部の接触バイアは、次いで、（例えば、ＢＯＥ溶液を使用して）酸化物中でエッチングして、以降のオーミック接触形成のために、シリコンキャッピング層および単結晶半導体層１２０を露光させることが可能である。金属接点層（例、５００ÅのＴｉ／１μｍのＡｌ）をウエハ上にスパッタ蒸着して、（例えば、ＤＩ：ＢＯＥ（１０００：１５）溶液およびＰＡＮ（ポリアクリロニトル）でのエッチング（７７％のリン酸、２０％の酢酸、３％の硝酸）を使用して）発光デバイスの上部１３５０および底部１３６０にパターン化することが可能である。
【００８０】
プロセスは、次いで、非シリコンデバイス（例、発光デバイス）の成長および作製中に、シリコンのフロントエンドを保護するために使用される保護層１３１０を除去するステップを含むことが可能である。次いで、シリコンのバックエンド処理を行い、シリコンデバイスの領域１４１内への作製を完了することが可能である。バックエンド処理は、シリコンと非シリコンデバイスとの間に金属相互接続を形成するステップを含むことが可能である。種々の改良を上述のプロセスに適用することが可能であり、これに限定されないが、下述するように、非シリコン電子デバイス（例、ＨＥＭＴ、ＨＢＴ、ＭＥＳＦＥＴ）および／または光電子デバイス（光検出器、レーザダイオード）のためのヘテロ構造のような、他の非シリコンデバイスのためのヘテロ構造を形成するステップが挙げられる。また、このような方法を使用して多数の非シリコンデバイスを形成することが可能であり、また、モノリシックに集積化されたシリコンおよび非シリコンデバイスの形成に望まれるように相互接続することが可能である。
【００８１】
図１４は、一実施形態による、発光デバイス１４５２およびシリコン光検出器１４５０をモノリシックに集積化した、シリコン電子部品１４１０を含む集積デバイス構造の上面図である。このような集積デバイス構造は、多層ウエハ１００のような多層ウエハを使用して形成することが可能である。集積化された構造は、図１０の領域８１０のような多層ウエハの第１の領域上に形成された、シリコン電子部品と、光電子デバイス（例、シリコン光検出器１４５０）とを有することが可能である。シリコン電子部品１４１０およびシリコン光検出器１４５０は、単結晶シリコン層（例、図１０の層１４１）上に形成することが可能である。発光デバイス１４５２は、多層ウエハの領域内に形成することが可能であり、この領域では、出発多層ウエハのシリコン単結晶層が除去され、それによって、単結晶シリコン層の下に配置された単結晶半導体層１２０が露光し、緩和シリコンの格子定数とは異なる格子定数を有する。デバイス層、例えば、発光デバイス１４５２のヘテロ構造層は、上述のように、緩和シリコンの格子定数とは異なる格子定数を有する、露光した単結晶半導体層（例、図１０の層１２０）上にエピタキシャルに成長させることが可能である。
【００８２】
発光デバイス１４５２は、好適なＩＩＩ−Ｖ族の材料のような所望の波長または波長範囲の光を放射することができる材料を有するアクティブ領域を含む、ＬＥＤとすることが可能である。発光デバイス１４５２の半導体構造層は、図９の方法にて説明したように、エピタキシャルに成長させることが可能である。図１４に示される上面図は、発光デバイス１４５２の上部接触半導体層１４２２を示す。上述のように、上部接触半導体層１４２２は、シリコンキャッピング層とすることが可能であり、エピタキシャル成長を経て蒸着することが可能である。発光デバイス１４５２の上面図は、絶縁領域１４２３も示し、この領域は、発光デバイスの半導体材料を囲むことが可能であり、シリコン電子部品および／またはオプトエレクトロニクスを形成することが可能なシリコン層から発光デバイスを絶縁することが可能である。発光デバイス１４５２は、リング状のジオメトリを有することが可能な上部金属接点１４０２をさらに含むことが可能である。上部金属接点１４０２は、標準的なシリコン相互接続金属を含むことが可能な相互接続１４０１に接続することが可能である。相互接続１４０１は、シリコン電子部品１４１０との接続を提供することが可能である。発光デバイス１４５２の底部は、相互接続１４０３によって接触させることが可能であり、この相互接続は、（図１０の断面図に示されるように）絶縁層１４２３を通って延在する金属充填バイアと接触して配置し、発光デバイス１４５２の底部半導体層と接触させることが可能である。
【００８３】
集積デバイス構造１４００は、あらゆる好適な光検出器デバイス構成を有することが可能なシリコン光検出器１４５０を含むことが可能である。一実施形態では、シリコン光検出器は、外側ｐ−ｎ接合および／またはｐ−ｉ−ｎ接合である。このような構造は、ｐ型およびｎ型ドーパントの注入を経て、選択された領域内に形成することが可能である。別の実施形態では、シリコン光検出器１４５０は、ｐ型および／またはｎ型ドーパントの注入を経て、および／または選択的なエピタキシャル成長を経て形成される垂直シリコン光検出器である。シリコン光検出器１４５０のｐおよびｎ領域（図示せず）は、相互接続１４０４および１４０５と接触させることが可能であり、シリコン光検出器１４５０とシリコン電子部品１４１０との間に相互接続を提供することが可能である。
【００８４】
シリコン電子部品１４１０は、シリコンＣＭＯＳ、シリコンバイポーラトランジスタ、シリコン−ゲルマニウムＨＢＴ、および／またはダイオード、抵抗、コンデンサ、および／またはインダクタのような、関連する回路素子を含むことが可能である。シリコン電子部品１４１０は、種々の機能を行うことが可能である。シリコン電子部品は、発光デバイス１４５２に駆動電力を提供することが可能である。シリコン電子部品１４１０は、表示信号を提供している外部回路のような他の回路（図示せず）によって提供される信号に応えて、発光デバイスによって提供される駆動電力を制御することも可能である。シリコン電子部品１４１０は、発光デバイス１４５２の制御を調整することが可能な信号を、光検出器１４５０から受信することができる。あるいは、または加えて、シリコン光検出器１４５０からの信号は、シリコン電子部品内のデジタル回路で処理し、発光デバイス１４５２の制御の調整以外のために使用することが可能である。
【００８５】
シリコン光検出器１４５０を使用して、種々の機能を達成することが可能である。一実施形態では、シリコン光検出器１４５０を使用して発光デバイス１４５２が動作可能であるかどうかを監視することが可能であり、シリコン光検出器によって提供された信号を、その信号に対応することができるシリコン電子部品１４１０に提供する（例えば、発光デバイス１４１０が故障した場合、および／または発光デバイス１４５２に供給される駆動電力が変動した場合に、バックアップの発光デバイスをオンにする）。別の実施形態では、シリコン光検出器は、下述するように、光相互接続スキームに使用すること、および／または撮像目的に使用することが可能である。
【００８６】
図１５Ａおよび１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスを示す図である。集積デバイスシステム１５００は、図１に示される多層ウエハ１００のような多層ウエハの別個の領域に位置する、モノリシックに集積化したシリコン電子部品１５１０および１５１２を含むことが可能である。シリコン電子部品１５１０は、図１５Ａに示されるように、光相互接続バスを経て、シリコン電子部品１５１２と通信することが可能であり、逆もまた同様である。光相互接続バス１５８０は、シリコン電子部品１５１０と電気通信する光トランシーバ１５８２と、シリコン電子部品１５１２と電気通信する光トランシーバ１５８４とを含むことが可能である。光相互接続バスは、光トランシーバ１５８２と１５８４との間の光通信を可能にする、１つ以上の導波路を含むことが可能である。光トランシーバ１５８２は、金属相互接続を経て、シリコン電子部品１５１０によって制御することが可能な、発光デバイス１５５２を含むことが可能である。光トランシーバ１５８２は、シリコン電子部品１５１０と電気的に相互接続することが可能な、シリコン光検出器１５５０をさらに含むことが可能である。光トランシーバ１５８４は、シリコン電子部品１５１２との相互接続を経て電気通信する、発光デバイス１５５４を含むことが可能である。光トランシーバ１５８４は、金属相互接続を経てシリコン電子部品１５１２と電気通信する、シリコン光検出器１５５６を含むことも可能である。
【００８７】
１つ以上の導波路１５８３は、光トランシーバ１５８２と１５８４との間の光通信を提供することが可能である。１つ以上の導波路１５８３は、発光デバイス１５５４からシリコン光検出器１５５０への光通信チャネルを提供するように配列された、光導波路１５７０を含むことが可能である。光導波路１５７２は、発光デバイス１５５２からシリコン光検出器１５５６への光通信チャネルを提供することが可能である。
【００８８】
光相互接続バス１５８０によって、シリコン電子部品１５１０と１５１２との間の光通信が可能となる。動作中に、シリコン電子部品１５１０が、シリコン電子部品１５１２に情報を通信すべきであると判断したときには、少なくとも部分的に導波路１５７２を通って移動することが可能であり、シリコン光検出器１５５６で検出することが可能な光を生成するように、変調された駆動電力（例えば、通信すべき所望の情報で符号化される）を発光デバイス１５５２に提供することが可能である。電気出力信号は、シリコン光検出器１５５６によってシリコン電子部品１５５２に提供することが可能であり、その後、この信号は、アナログからデジタルドメインに処理することが可能である。このように、符合化された（例、デジタル的に符合化された）情報を有する信号は、多層ウエハ１００のような多層ウエハの異なる領域内のシリコン電子部品間で、電気的に通信することが可能である。同様に、シリコン電子部品１５１２は、信号を符号化するように、発光デバイス１５５４に提供された駆動電力を変調することが可能である。発光デバイス１５５４は、少なくとも部分的に導波路１５７０に沿って移動することが可能であり、シリコン光検出器１５５０で検出することが可能な光を放射することが可能である。シリコン検出器１５５０は、電気出力信号をシリコン電子部品１５１０に提供することができ、更なる処理のために、シリコン光検出器１５５０によって提供されたアナログ電気信号を、デジタル信号に変換することが可能である。
【００８９】
このような光バスの相互接続は、シリコン電子部品とモノリシックに集積化したときに、チップ上で広く間隔の開いたシリコンデバイス間（例、シリコンデジタルＣＭＯＳ電子部品間）の通信を容易にすることが可能である。図１５Ａに示される実施形態では、それぞれのシリコン電子部品領域（例、１５１０および１５１２）ごとに１つの発光デバイスおよび１つの光検出器が示されているが、複数の発光デバイスおよび／または複数のシリコン光検出器を、１つのシリコン電気部品（例、シリコン電子部品１５１０または１５１２）のモジュールに電気的に結合することが可能であると理解されたい。さらに、異なる発光デバイスは、アクティブ領域に対して異なるバンドギャップを有する異なる材料を使用すること、および／またはアクティブ領域内の異なるサイズの量子ウェルに起因し得るので（例えば、それによって、量子の閉じ込めが変化し、よって放射波長が変化する）、異なる放射波長を有することが可能である。あるいは、または加えて、当業者には理解されるように、光バス１５８０を経た通信のために情報を符号化するように、時分割および／または周波数分割多重化スキームを使用することが可能である。
【００９０】
図１５Ａの実施形態に示される光バスは、図１に示される多層ウエハ１００のような多層ウエハ上に作製することが可能である。図１５Ｂは、このような実施形態の断面図であり、発光デバイス１５５２は、横方向に放射する発光デバイスとして作製することが可能であり、それによって、少なくとも一部の光が横方向に放射され、その後導波路１５７２によってシリコン光検出器１５５６に導くことが可能である。
【００９１】
光導波路１５７２（および／または１５７０）は、導波路コア１５７５を含むことが可能である。光導波路は、導波路クラッド層１５７４および１５７６を含むことも可能である。導波路コア１５７５は、導波路クラッド層１５７４および１５７６よりも大きな屈折率を有することが可能であり、それによって、発光デバイス１５５２によって放射された光に対して光閉じ込めを提供する。導波路コア１５７５は、窒化シリコンおよび／またはシリコンオキシナイトライドを含むことが可能であり、導波路クラッド層１５７４および／または１５７６は、酸化シリコンを含むことが可能である。あるいは、導波路コア１５７５は、シリコン層を含むことが可能であり、クラッド層１５７４および／または１５７６は、導波路コアの屈折率よりも小さい屈折率を有するあらゆる材料（例、酸化シリコン、およびシリコンオキシナイトライド、および／または窒化シリコン）を含むことが可能である。いくつかの実施形態では、導波路コア１５７５は、多層ウエハ１００の単結晶シリコン層１４０の一部または全体のように、単結晶シリコン層で形成される。クラッド層１５７４および／または１５７６は、当業者に既知であるように、（例えば、単結晶シリコン層１４０の熱酸化を経て）蒸着する、および／または成長させることが可能である。
【００９２】
図１６は、一実施形態による、シリコン電子部品をモノリシックに集積化した発光デバイスのアレイの上面図である。モノリシックに集積化したデバイスシステム１６００は、発光デバイス１６５２、１６５４、・・・、１６５６のアレイを含むことが可能である。発光デバイス１６５２、１６５４、・・・、１６５６は、相互接続１６０１、１６０４、・・・、１６０６によってそれぞれシリコン電子部品１６１０に電気的に接続された上部接点を有することが可能である。発光デバイス１６５２、１６５４、・・・、１６５６の底部接点は、相互接続１６０３に電気的に結合することが可能であり、また、シリコン電子部品、供給電圧ソース、またはグラウンドに結合することが可能であるが、本明細書に示された技術はこれに限定されるものではない。シリコン電子部品１６１０を使用して、発光デバイス１６５２、１６５４、・・・、１６５６に供給される駆動電流を制御することが可能であり、発光デバイス１６５２、１６５４、・・・、１６５６は、少なくとも一部の光を垂直に放射することが可能である。
【００９３】
このような発光デバイス（例、ＬＥＤ）のアレイは、リソグラフィを使用して発光デバイス間の間隔を画定することができるので、高解像度のプリンタバーとして使用することが可能であり、したがって、発光デバイスのサイズ、および／または発光デバイス間の間隔は、用いるリソグラフィプロセスの解像限度まで小さくすることが可能である（例、２０ミクロン未満、１０ミクロン未満、１ミクロン未満、０．５ミクロン未満、０．２５ミクロン未満、０．１ミクロン未満）。シリコン電子部品をモノリシックに集積化した発光デバイスのアレイは、図１の多層ウエハ１００のような多層出発ウエハを使用して製造することが可能である。発光デバイスおよびシリコン電子部品は、図９および１０に関連して記述されたプロセスを使用して集積化することが可能である。
【００９４】
図１７は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン電子部品とを含む、モノリシックに集積化したシステム１７００の上面図である。集積化システム１７００は、多層ウエハ１００のような出発ウエハを使用して作製することが可能であり、図１４に示された実施形態に類似した構造を有するが、発光デバイスは、シリコン光検出器およびシリコン電子部品と集積化される。モノリシックに集積化したシステム１７００は、発光デバイス１７５２、１７５４、・・・、１７５６を含むことが可能である。発光デバイスの上部接点は、相互接続１７０１、１７０４、・・・、１７０６を経て、シリコン電子部品１７１０に電気的に接触させることが可能である。発光デバイスの底部接点は、相互接続１７０３に結合することが可能であり、次いで、供給電圧ソース、またはグラウンドに電気的に接続するか、または代替的にシリコン電子部品１７１０に結合することが可能である。モノリシックに集積化したシステム１７００は、シリコン光検出器１７５０、１７５３、・・・、１７５５を含むことが可能である。シリコン光検出器は、相互接続１７０２、１７０５、・・・、１７０７によってシリコン電子部品１７１０に電気的に結合された１つの端子を有することが可能である。シリコン光検出器の別の端子は、相互接続１７０８に電気的に接続することが可能であり、供給電圧ソース、グラウンド、またはシリコン電子部品１７１０に電気的に結合することが可能である。
【００９５】
モノリシックに集積化したシステム１７００は、画像スキャナとして機能することが可能であり、発光デバイスのアレイ１７５２は、相互接続１７０１、１７０４、・・・、１７０６を経て、シリコン電子部品１７１０によって供給された駆動電力の制御を通じて光を放射することが可能である。発光デバイスのアレイによって放射される光は、走査および／または撮像された画像上に当てることが可能であり、反射光は、光検出器１７５０、１７５３、・・・、１７５５のアレイによって検出することが可能である。光検出器は、検出された光の結果として電気信号を放射することが可能であり、この信号は、相互接続１７０２、１７０５、・・・、１７０７を経て、シリコン電子部品１７１０に伝送することが可能であり、検出器は、当業者に既知であるように、この電気信号を処理して画像の走査を行うことが可能である。したがって、発光デバイスのアレイ内にモノリシックに集積化した発光デバイスは、シリコン光検出器（および／またはＩＩＩ−Ｖ族の光検出器）のアレイによって光反射を検出することが可能な領域を照明するための、局部的な光源として使用することができる。集積化されたアレイを移動することによって、１つのモノリシックに集積化した構成要素だけを使用して、表面を走査（例、撮像）することが可能である。
【００９６】
モノリシックに集積化したシステム７００は、光検出器のフィードバック制御を含むことが可能な、プリンタバー（例、印刷エンジン）として機能することもできる。プリンタバーは、発光デバイスからの光反射を使用して、紙上に存在する電荷を放電することが可能であり、したがって、トナーを紙の特定の領域内に選択的に配置することができる。プリンタバーは、光検出器１７５０、１７５３、・・・、１７５５が、発光デバイス１７５２、１７５４、・・・、１７５６によってそれぞれ放射された光の少なくとも一部を検出できることを除いて、図１６のシステム１６００と同様な様態で動作することができる。光検出器は、シリコン電子部品１７１０に伝送することができる光の検出に応えて、電気信号を提供することができ、この信号は、その後、光の検出に応えて１つ以上の発光デバイスに提供された駆動電力を変更することができる。このようなフィードバック制御システムによって、発光デバイスを適切に機能させるように、また、所望の光量を放射するようにし、そうでない場合は、シリコン電子部品１７１０が、発光デバイスへの駆動電力を変更する、および／または故障した発光デバイスを交換するように、余剰のバックアップの発光デバイスを作動および制御することが可能である。したがって、発光デバイスとモノリシックに集積化されたシリコン光検出器（および／またはＩＩＩ−Ｖ族の光検出器）によって、プリンタエンジン内のそれぞれの発光デバイスからの光の出力を制御することができる。非モノリシックなデザインでは光束の制御が難しく、よってそれぞれのプリンタのドットが異なる暗さレベルを有する場合があるので、このような制御は好都合となり得る。モノリシックに集積化したシリコンＣＭＯＳ制御回路および光検出器を使用することで、それぞれの発光デバイスを、所望の光量子束を放出するように正確に制御することができる。
【００９７】
図１７は、発光デバイスおよび光検出器の１つの例示的な機構を示すが、他の構成も可能である。また、複数の金属化相互接続層を使用した場合、ＣＭＯＳプロセスに対して可能であるように、金属相互接続層１７０２、１７０５、・・・、１７０７は、それぞれ発光デバイス１７５２、１７５４、・・・、１７５６を覆って配置することが可能である。このような構成によって、記録密度を高めることが可能となり、したがって、発光デバイスのアレイおよび／または光検出器のアレイの分解能を高めることができる。
【００９８】
発光デバイスの一次元アレイを有する実施形態は、発光デバイスの領域（例、二次元アレイ）、および／または光検出器の領域（例、二次元アレイの光検出器）を含むように変更することが可能であると理解されたい。このようなシステムは、プリンタ領域および／またはスキャナ領域として機能することが可能であるが、本明細書に示された技術はこれに限定されるものではない。
【００９９】
図１８は、一実施形態による、シリコン電子部品をモノリシックに集積化した二次元アレイの発光デバイスを含む、モノリシックに集積化したシステム１８００の上面図である。モノリシック集積化システム１８００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能であり、発光デバイスの半導体構造は、多層ウエハ１００の単結晶半導体層１２０上にエピタキシャルに成長させることが可能である。モノリシックに集積化したシステム１８００は、それぞれの横列が複数の発光デバイスを含む、複数の発光デバイスの横列を含むことが可能である。図１８に示される実施形態では、第１の横列は、発光デバイス１８５２、１８５４、・・・、１８５６を含む。第２の横列は、発光デバイス１８６２、１８６４、・・・、１８６６を含む。発光デバイスの更なる横列は、連続的に配列することができ、発光デバイスの最後の横列は、発光デバイス１８７２、１８７４、・・・、１８７６を含む。
【０１００】
モノリシックに集積化したシステム１８００は、発光デバイスのアレイに電気的に結合することが可能な、シリコン電子部品１８１０および／または１８１１を含むことが可能である。シリコン電子部品１８１０および／または１８１１は、発光デバイスの二次元アレイのためのドライバ回路および／または多重化アドレス回路として機能することが可能である。一実施形態では、横列相互接続１８０３、１８０４、・・・、１８０５は、発光デバイスの底部接点に電気的に結合する横列相互接続として機能することが可能である。相互接続１８０６、１８０７、・・・、１８０８は、発光デバイスの上部接点に電気的に結合された縦列相互接続として機能することが可能である。横列および縦列相互接続は、横列および縦列相互接続が接触しないように、絶縁層によって分離することが可能であると理解されたい。このような相互接続構造は、二次元アレイ内の発光デバイスの横列および縦列のアドレス指定を提供することが可能である。
【０１０１】
シリコン制御および／または多重化回路（例、シリコン電子部品１８１０および／または１８１１）とモノリシックに集積化した発光デバイスの二次元アレイは、プリンタ領域および／または超小型ディスプレイとして機能することが可能である。それぞれの発光デバイスの二次元アレイのそれぞれの発光デバイスは、超小型ディスプレイおよび／またはプリンタ領域内のピクセルとして機能することが可能である。あるいは、複数の発光デバイスを１つのピクセルと関連付けることが可能である。いくつかの実施形態では、１つのピクセルに関連付けられた複数の発光デバイスは、異なる波長の光（例、赤色、緑色、青色）を放射することが可能である。超小型ディスプレイを人間の目に見えるサイズに拡大するように、光学部品を超小型ディスプレイと関連付けて、発光デバイスを覆って配置することが可能である。シリコンリソグラフィプロセスによって非常に小さな発光デバイスを作製することができるので、この方法で、超低コストのディスプレイを作成することができる。小型化はコストに関連し得るので、単位面積当たりのプロセスおよび材料コストを比較的に固定することが可能であることから、ディスプレイを縮小することで、大幅にコストを低減することが可能である。投影式ディスプレイのような超高輝度の用途の場合、発光デバイスは、面発光レーザ（例、垂直共振器型面発光レーザ）を含むことが可能である。
【０１０２】
更なる実施形態では、１つの領域に対応する（例えば、二次元アレイを形成する）光検出器のアレイは、１つの領域に対応する（例えば、二次元アレイを形成する）発光デバイスによって内部分散させることが可能である。したがって、このようなモノリシックに集積化したシステムを使用することで、領域の印刷および走査を行うことができる。領域全体は、可動部品を用いずに走査することができ、印刷の露光を領域またはページ全体に行うことができる（例えば、発光デバイスのアレイが十分な大きさで構築されているか、または光学部品を使用して拡大できる場合）。
【０１０３】
他の実施形態では、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムは、プログラム可能なリソグラフィシステムのための露光ソースとして使用することができる。このようなシステムでは、処理されるウエハは、フォトレジストでコーティングすることが可能であり、また、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムを使用して露光することが可能である。発光デバイスは、少なくとも部分的にプログラム可能なコマンドに基づいて発光デバイスを作動させることができる、集積化されたシリコン電子部品によって駆動することが可能である。プログラム可能なコマンドは、露光すべき領域を画定するマスクファイルに基づいて形成することが可能であり、それによって、作動すべき発光デバイスを指定する。したがって、このようなモノリシックシステムは、発光デバイスのアレイ（例、二次元アレイ）のピッチによってのみ制限される、大型電子部品用のプログラム可能な「リソグラフィ」システムとして機能することが可能である。例えば、０．２５ミクロンの発光デバイスで形成された発光デバイスのアレイを使用して、約０．５ミクロン以上のゲート長を有するシリコン回路のフォトリソグラフィの露光を行うことが可能である。
【０１０４】
他の実施形態では、シリコン電子部品を発光デバイスの二次元アレイとモノリシックに集積化する能力によって、複数の発光デバイスを含む超小型ディスプレイとモノリシックに集積化したシリコンマイクロプロセッサを作製することができる。それぞれの発光デバイスは、基本的に用いたリソグラフィプロセスの最小サイズによって制限されたサイズを有し得るので、超小型ディスプレイは高解像度を有することが可能である。このようなシステムは、集積化された超小型ディスプレイを有するコンピュータオンチップとして機能することが可能である。
【０１０５】
図１９は、モノリシックに集積化したシステム１８００の断面図である。断面１９００は、モノリシックに集積化したシステム１８００の２つの発光デバイス１８７２および１８７４の断面を示す。矢印は、発光デバイスからの光の放射を示す。さらに、この断面は、絶縁層１８８５によって電気的に分離された、横列相互接続１８０５および縦列相互接続（１８０６および１８０７）を示す。絶縁層１８８５は、これに限定されないが、酸化シリコン、窒化シリコン、および／またはシリコンオキシナイトライドを含む、あらゆる好適な絶縁材料で構成することが可能である。さらに、この断面は、金属層１８０５とシリコン層１４１との間に配置された絶縁層１８５０を示す。本明細書に示される他の実施形態のように、相互接続は、１つ以上の金属層を含むことが可能であるが、本明細書に示された技術はこれに限定されるものではない。
【０１０６】
図２０は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン半導体とを含む、モノリシックに集積化したシステム２０００の上面図である。モノリシックに集積化したシステム２０００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能であり、シリコン電子部品および光検出器は、多層ウエハ１００の単結晶シリコン層１４０の上に作製することが可能である。発光デバイスのアレイは、上述のように、単結晶半導体層１２０の上のヘテロ構造のエピタキシャルな成長を経て作製することが可能である。
【０１０７】
モノリシックに集積化したシステム２０００は、ピクセルのアレイ（例、二次元アレイ）を含むことが可能であり、それぞれのピクセルは、１つ以上の発光デバイスおよび１つ以上の光検出器を含むことが可能である。明確にするため、図２０には、１つのピクセルに対する発光デバイスおよび相互接続だけを示すが、複数のピクセルを配列してピクセルのアレイを形成することが可能であると理解されたい。図２０の例示的実施形態では、ピクセル２０９０は、発光デバイス２０５２〜２０５９を含むことが可能であるが、複数の発光デバイスを１つのピクセル内に含めることが可能であると理解されたい。いくつかの実施形態では、それぞれのピクセルは、赤色、緑色、および青色の放射波長のような異なる放射波長を有する発光デバイスを含むことが可能である。ピクセル２０９０は、光検出器２０６３のような１つ以上の光検出器を含むことも可能である。発光デバイスのための横列および縦列のアドレスの相互接続、および光検出器のための横列および縦列のアドレスの相互接続を提供することが可能であり、これらによって、発光デバイスのうちのいずれか１つ、および／または光検出器のうちのいずれか１つのシリコン電子部品２０１０および／または２０１１への選択可能な電気的結合が可能となる。
【０１０８】
システム２０００の動作中に、それぞれのピクセル内の光検出器は、そのピクセル内で作動する１つ以上の周囲の発光デバイスによって放射された光の少なくとも一部を検出することが可能である。光検出器は、横列および縦列のアドレススキームによって、シリコン電子部品２０１０および／または２０１１を経て受信することが可能な、出力信号を提供することが可能である。光検出器の信号は、シリコン電子部品２０１０および／または２０１１によって使用され、発光デバイスが適切に機能しているかどうかを判断する、および／または１つ以上の発光デバイスに供給される駆動電力を調整する、またはそれぞれのピクセル内の余剰のバックアップの発光デバイスを動作させることができる。したがって、ピクセル内の発光デバイスが故障した場合に、故障した発光デバイスを交換するために、そのピクセル内の余剰の発光デバイスを動作させることが可能である。このようなシステムは、余剰を提供することが可能であるため、モノリシックに集積化したシステム２０００の寿命が長くなる。上述のように、このような集積化システムは、プリンタアレイおよび／または超小型ディスプレイとして使用することが可能である。超小型ディスプレイは、シリコンマイクロプロセッサ電子部品とモノリシックに集積化することが可能であるため、コンピュータオンチップが可能となる。
【０１０９】
図２１は、一実施形態による、少なくとも１つのシリコン光検出器と、少なくとも１つの非シリコン光検出器とを含む、モノリシックに集積化したシステム２１００の断面図である。モノリシックに集積化したシステム２１００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能である。少なくとも１つのシリコン光検出器２１５０は、シリコンベースの光検出器２１５０が、単結晶シリコン層１４１内に形成されるアクティブ領域を含むように、単結晶シリコン層１４１の上に形成することが可能である。
【０１１０】
モノリシック集積化システム２１００は、単結晶半導体層２２２の少なくとも一部を含む少なくとも１つの非シリコン光検出器を含むことが可能である。光検出器２１１５は、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層１２０の上に、ＩＩＩ−Ｖ族の層、ゲルマニウム層、および／またはシリコン−ゲルマニウム層、またはそれらの組み合わせをエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、非シリコン光検出器２１１５は、ＩＩＩ−Ｖ族の材料層を含む、アクティブ領域を含む。一実施形態では、非シリコン光検出器は、ゲルマニウム層および／またはシリコン−ゲルマニウム層を含む、アクティブ領域を含む。非シリコン光検出器は、ｐ−ｎ垂直ドーパントプロファイルまたはｐ−ｉ−ｎ垂直ドーパントプロファイルのような適切なドーパントを含むことが可能であり、層２２０および２２２のエピタキシャル成長中に、インシトゥのドーピングを経て形成することが可能である。一実施形態では、非シリコン光検出器は、横方向に画定された領域を有するｐ型ドーパントおよび／またはｎ型ドーパントの注入を経て形成された、横方向の光検出器である。垂直非シリコン光検出器を含む実施形態では、金属充填バイア２１２０は、光検出器２１１５を形成する半導体構造の底部領域との接点を提供することが可能である。あるいは、非シリコン光検出器が横方向の光検出器である場合、表面接点を使用して、光検出器のｎ側およびｐ側両方の領域と接触することが可能である。
【０１１１】
モノリシックに集積化したシステム２１００は、相互接続２１５２を経てシリコン光検出器２１５０から、および／または相互接続２１１２を経て非シリコン光検出器２１１５から出力信号を受信することが可能な、シリコン電子部品２１１０をさらに含むことが可能である。シリコン電子部品２１１０は、受信した信号を処理して、意図する用途に望まれるように信号を出力することが可能である。上述のように、シリコン電子部品は、シリコンおよび／または非シリコン光検出器から受信した信号のアドレス、および／またはデジタル的な処理に使用することが可能な、電子部品（例、ＣＭＯＳ、バイポーラ）を含むことが可能である。
【０１１２】
いくつかの実施形態では、シリコンおよび非シリコン光検出器のアレイは、多層ウエハ１００のような多層ウエハの上にモノリシックに集積化することが可能である。このようなシリコンおよび非シリコン光検出器のアレイは、電磁スペクトラムの異なる波長領域における光の検出を提供することが可能である。一実施形態では、シリコン光検出器は、非シリコン光検出器のアクティブ領域内の材料のバンドギャップとは異なるバンドギャップを有することが可能であり、したがって、シリコンおよび非シリコン光検出器は異なる波長領域に対して高感度となる。いくつかの実施形態では、多層ウエハの上に作製されるこのようなモノリシックに集積化したシステムは、モノリシックに集積化したチップを使用した複数の波長レジームにおける撮像を提供する撮像用途（例、カメラチップ）に使用することが可能である。
【０１１３】
図２２は、一実施形態による、シリコン電子部品および非シリコン電子部品を含む、モノリシックに集積化したシステム２２００の断面図である。モノリシックに集積化したシステム２２００は、多層ウエハ１００のような多層出発ウエハを使用して作製することが可能である。シリコン電子部品２２１０は、単結晶シリコン層１４１上に作製することが可能である。非シリコン電子部品２２９０は、単結晶半導体層２２２上に作製することが可能である。シリコン電子部品２２１０としては、ＮＭＯＳ、ＰＭＯＳのような、およびシリコンＣＭＯＳのようなそれらの組み合わせなどの、シリコンＭＯＳＦＥＴが挙げられる。シリコン電子部品２１１０には、シリコンバイポーラ、シリコンダイオード、抵抗、コンデンサ、および／またはインダクタが挙げられる。
【０１１４】
非シリコン電子部品２２９０には、ＩＩＩ−Ｖ族のＨＢＴ、ＨＥＭＴ、および／またはＭＥＳＦＥＴが挙げられる。非シリコン電子部品２２９０としては、ゲルマニウムおよび／またはシリコン−ゲルマニウムＦＥＴのような、ゲルマニウムおよび／または、シリコン−ゲルマニウムベースの電子デバイスが挙げられる。あるいは、または加えて、非シリコン電子部品には、シリコン−ゲルマニウムＨＢＴが挙げられる。シリコン電子部品２２１０および非シリコン電子部品２２９０は、相互接続２２１５を経て相互接続することが可能である。いくつかの実施形態では、相互接続２２１５は、シリコンの接続に使用される金属相互接続とすることが可能である。このような相互接続は、シリコン電子部品および非シリコン電子部品の両方に対応することが可能である。いくつかの実施形態では、単結晶半導体層２２２は、シリコンキャッピング層で覆って、シリコン作製施設へのウエハの再導入、および／またはシリコンシリサイド化金属を使用した非シリコンデバイスとの接触を容易にすることが可能である。
【０１１５】
図９のプロセスにおいて上述したように、非シリコン電子部品材料２２２（および２２０）は、シリコン電子部品２２１０のシリコンフロントエンド処理を行った後に、エピタキシャルに成長させることが可能である。層２２２の表面でのシリコンキャッピング層の成長を経て、層２２２（および２２０）のエピタキシャル成長の後に、ウエハをシリコン作製施設に再導入して、シリコンデバイスおよび／または非シリコンデバイスのバックエンド処理を容易にすることが可能である。このようなバックエンド処理中に、シリコンおよび非シリコン電子部品間に相互接続２２１５を形成することが可能である。
【０１１６】
モノリシックに集積化したデバイスシステム２２００を使用して、シリコンアナログおよび／またはシリコンデジタル回路を備えた、モノリシックに集積化したＩＩＩ−Ｖ族のアナログ装置を作製することができる。このようなデバイスの集積化によって、モノリシックに集積化した通信回路を作製することが可能となり、ＩＩＩ−Ｖ族の（例、ＧａＡｓ、ＧａＮ）パワーアンプおよび／またはＩＩＩ−Ｖ族のアナログ回路は、デジタル処理機能を提供することができ、また、ＩＩＩ−Ｖ族のデバイスの性能を向上させるために使用することができるシリコン回路とモノリシックに集積化することが可能である。いくつかの実施形態では、モノリシックに集積化したシリコン回路は、ＩＩＩ−Ｖ族のデバイス間の性能の変化を補償することによって、ＩＩＩ−Ｖ族のデバイスの性能を向上させることが可能である。ＩＩＩ−Ｖ族のデバイスのシリコンの補償は、（例えば、デバイス間のプロセスの変化に起因し得る）ＩＩＩ−Ｖ族のデバイス間の電気的性質の変化を補償するように、シリコンロジック回路を使用するステップを伴うことが可能である。
【０１１７】
したがって、モノリシックに集積化した通信チップは、本明細書に示される技術を使用して作製することができる。代表的なＲＦ（または光学系）では、ＩＩＩ−Ｖ族のデバイスは、通信システムのフロントエンドとして機能することが可能であり、電磁波と相互に作用し、また、アナログ信号をデジタル信号に変換する。ＩＩＩ−Ｖ族の回路およびデバイスが使用されるときには、一般的に、別個のチップが、ＩＩＩ−Ｖ族のチップおよびシリコンチップを含むチップセットに組み込まれる。現在、ＩＩＩ−Ｖ族のチップは、一般的に、別個の製造インフラストラクチャを使用して作製される。本明細書に記述された技術を使用することで、ＩＩＩ−Ｖ族のＨＥＭＴ、ＨＢＴ、バイポーラ、および／またはＭＥＳＦＥＴをシリコンＣＭＯＳ技術とモノリシックに集積化することができ、それによって、シングルチップの通信ソリューションが可能となる。シングルチップのソリューションを構築することによって、使用電力を低減して、帯域幅を増加させることができ、したがって、性能が向上し、同時にコストが削減される。いくつかの実施形態では、ＩＩＩ−Ｖ族のデバイスは、現在ＩＩＩ−Ｖ族の作製施設内で作製されているのと同じ方法で製造することができる。他の実施形態では、シリコン作製施設に組み込めば、シリコンプロセスを使用して特殊なＩＩＩ−Ｖ族の処理を置き換えることができる。
【０１１８】
シングルチップのソリューションによって、セルフォンオンチップおよび／またはコンピュータオンチップが可能となる。本明細書に示された技術によって、パワーアンプ、ＩＩＩ−Ｖ族のトランシーバ回路、超小型ディスプレイ、および／またはシリコンロジックを、単一のチップの上にモノリシックに集積化することができるので、完全に集積化されたセルフォンオンチップおよび／またはコンピュータオンチップを作製することが可能である。いくつかの実施形態に関しては、本明細書に示された技術を使用して作製されたセルフォンオンチップおよび／またはコンピュータオンチップは、低価格帯の用途に対する作製コストを、約１〜１０ドルにすることが可能である。
【０１１９】
本発明は、配置の詳細に対する適用、および以下の説明で述べられるか、または図面に示される構成要素の構造に限定されるものではない。本発明は、他の実施態様に対応することができ、様々な方法で実施または実行することができる。また、本明細書において用いられる語法および用語は、説明のためのものであり、限定するものとみなすべきではない。本明細書における「含む」、「備える」、または「有する」、「含有する」、「伴う」およびそれらの変形の使用は、以降にリストされる項目およびその均等物、ならびに更なる項目を包括的に含むことを意味する。本明細書で使用する場合、「配置する」という用語は、層、構造、またはデバイスを作成するあらゆる方法を含むものとする。このような方法は、これに限定されないが、蒸着（例、エピタキシャル成長、化学蒸着、物理的蒸着）およびウエハ接合を含むことができる。
【０１２０】
したがって、本発明の少なくとも１つの実施形態の複数の側面を説明したが、当業者には、種々の変更、修正、および改良が容易に生じるものと理解されたい。このような変更、修正、および改良は、本開示の一部であるとされ、また本発明の精神と範囲内にあるものとされる。したがって、上述の説明および図面は単に例示を目的としたものである。
【図面の簡単な説明】
【０１２１】
【図１】図１は、一実施形態による、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの断面概略図である。
【図２Ａ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図２Ｂ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図２Ｃ】図２Ａ〜２Ｃは、種々の実施形態による、多層ウエハの断面概略図である。
【図３Ａ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｂ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｃ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図３Ｄ】図３Ａ〜３Ｄは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。
【図４Ａ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｂ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｃ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｄ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｅ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｆ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｇ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図４Ｈ】図４Ａ〜４Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ａ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｂ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｃ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｄ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｅ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｆ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｇ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図５Ｈ】図５Ａ〜５Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ａ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｂ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｃ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｄ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｅ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｆ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｇ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図６Ｈ】図６Ａ〜６Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ａ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｂ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｃ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｄ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｅ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｆ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｇ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図７Ｈ】図７Ａ〜７Ｈは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。
【図８】図８は、一実施形態による、多層出発ウエハを使用して形成することが可能である、モノリシックに集積化した半導体構造の断面概略図である。
【図９】図９は、一実施形態による、多層出発ウエハを使用した、モノリシックに集積化した半導体構造を形成するための方法のフローチャートである。
【図１０】図１０は、一実施形態による、シリコン電子部品がＩＩＩ−Ｖ族発光デバイスとモノリシックに集積化された、集積デバイス構造の断面概略図である。
【図１１】図１１は、一実施形態による、発光デバイス構造の断面概略図である。
【図１２】図１２は、一実施形態による、発光デバイス構造の上面概略図である。
【図１３Ａ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１３Ｂ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１３Ｃ】図１３Ａ〜１３Ｃは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。
【図１４】図１４は、一実施形態による、発光デバイスおよびシリコン光検出器とモノリシックに集積化されたシリコン電子部品を含む、集積デバイス構造の上面概略図である。
【図１５Ａ】図１５Ａ〜１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。
【図１５Ｂ】図１５Ａ〜１５Ｂは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。
【図１６】図１６は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスのアレイの上面概略図である。
【図１７】図１７は、一実施形態による、光検出器およびシリコン電子部品のアレイとモノリシックに集積化された発光デバイスのアレイの上面概略図である。
【図１８】図１８は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスの二次元アレイの上面概略図である。
【図１９】図１９は、一実施形態による、図１８の集積デバイスシステムの断面概略図である。
【図２０】図２０は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスおよび光検出器の二次元アレイの上面概略図である。
【図２１】図２１は、一実施形態による、少なくとも１つのシリコン光検出器と、少なくとも１つの非シリコン光検出器とを含む、モノリシックに集積化したシステムの断面図である。
【図２２】図２２は、一実施形態による、シリコン電子部品と、非シリコン電子部品とを含む、モノリシックに集積化したシステムの断面図である。
【特許請求の範囲】
【請求項１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と
を含む、半導体構造。
【請求項２】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１に記載の半導体構造。
【請求項３】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項１に記載の半導体構造。
【請求項４】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項１に記載の半導体構造。
【請求項５】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項１に記載の半導体構造。
【請求項６】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項５に記載の半導体構造。
【請求項７】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項６に記載の半導体構造。
【請求項８】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項１に記載の半導体構造。
【請求項９】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項１に記載の半導体構造。
【請求項１０】
前記絶縁層は、酸化物層を含む、請求項１に記載の半導体構造。
【請求項１１】
前記酸化物層は、シリコン酸化物を含む、請求項１０に記載の半導体構造。
【請求項１２】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項１の半導体構造。
【請求項１３】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項１に記載の半導体構造。
【請求項１４】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１３に記載の半導体構造。
【請求項１５】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１３に記載の半導体構造。
【請求項１６】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１３に記載の半導体構造。
【請求項１７】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１３に記載の半導体構造。
【請求項１８】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項１に記載の半導体構造。
【請求項１９】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１８に記載の半導体構造。
【請求項２０】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１８に記載の半導体構造。
【請求項２１】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２０に記載の半導体構造。
【請求項２２】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項１に記載の半導体構造。
【請求項２３】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項２２に記載の半導体構造。
【請求項２４】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項２２に記載の半導体構造。
【請求項２５】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２４に記載の半導体構造。
【請求項２６】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項１に記載の半導体構造。
【請求項２７】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項２６に記載の半導体構造。
【請求項２８】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項２６に記載の半導体構造。
【請求項２９】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項２６に記載の半導体構造。
【請求項３０】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項２６に記載の半導体構造。
【請求項３１】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項２６に記載の半導体構造。
【請求項３２】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項１に記載の半導体構造。
【請求項３３】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項１に記載の半導体構造。
【請求項３４】
半導体構造を形成する方法であって、該方法は、
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該第１の領域には存在せず、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと
を含む、方法。
【請求項３５】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項３４に記載の半導体構造。
【請求項３６】
前記単結晶シリコン層を、前記絶縁層を覆って配置することは、
ドナー基板と、該ドナー基板の実質的に全てを覆って配置されたオーバーレイ単結晶シリコン層とを含むドナーウエハを提供することであって、該オーバーレイ単結晶シリコン層が前記第１の領域内の該単結晶シリコン層を含む、ことと、
前記第１の単結晶半導体層をその上に配置された前記シリコン基板を含むハンドルウエハを提供することと、
該ドナーウエハおよび該ハンドルウエハをウエハ接合することであって、ウエハ接合の後に、接合された一対のウエハは、該単結晶シリコン層および該第１の単結晶半導体層が、該シリコン基板と該ドナー基板との間に配置されるように形成される、ことと
を含む、請求項３４に記載の方法。
【請求項３７】
前記第１の単結晶半導体層を覆って前記絶縁層を配置することは、前記ウエハ接合することの前に、前記ハンドルウエハの該第１の単結晶半導体層の実質的に全てを覆って、オーバーレイ絶縁層を配置することを含む、請求項３６に記載の方法。
【請求項３８】
前記第１の単結晶半導体層を覆って前記絶縁層を配置することは、前記ウエハ接合することの前に、前記ドナーウエハの前記オーバーレイ単結晶シリコン層の実質的に全てを覆って、オーバーレイ絶縁層を配置することを含む、請求項３６に記載の方法。
【請求項３９】
ウエハ接合することの後に、前記オーバーレイ単結晶シリコン層を露光させるように、ドナー基板を除去することをさらに含む、請求項３７または３８に記載の方法。
【請求項４０】
前記第２の領域内の前記オーバーレイ単結晶シリコン層の一部、および該第２の領域内の前記オーバーレイ絶縁層の一部を除去することによって、該第２の領域内の前記第１の単結晶半導体層を露光させて、該第２の領域を画定することをさらに含む、請求項３９に記載の方法。
【請求項４１】
前記第２の領域内の前記第１の単結晶半導体層の前記少なくとも一部を覆って前記第２の単結晶半導体層を配置することは、該第２の領域内の該第１の単結晶半導体層の該少なくとも一部を覆って、該第２の単結晶半導体層をエピタキシャルに配置することを含む、請求項４０に記載の方法。
【請求項４２】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項４１に記載の方法。
【請求項４３】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項４１に記載の方法。
【請求項４４】
前記ＩＩＩ−Ｖ族の半導体層上にシリコン層を蒸着することをさらに含む、請求項４３に記載の方法。
【請求項４５】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と
を含む、半導体構造。
【請求項４６】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の層をさらに含む、請求項４５に記載の構造。
【請求項４７】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項４６に記載の構造。
【請求項４８】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項４６に記載の構造。
【請求項４９】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項４５に記載の構造。
【請求項５０】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項５１】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項５０に記載の構造。
【請求項５２】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項５０に記載の構造。
【請求項５３】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスは、発光ダイオードを含む、請求項５０に記載の構造。
【請求項５４】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスは、複数の発光ダイオードを含む、請求項５０に記載の構造。
【請求項５５】
前記複数の発光ダイオードは、一次元アレイに配列される、請求項５４に記載の構造。
【請求項５６】
前記複数の発光ダイオードは、二次元アレイに配列される、請求項５４に記載の構造。
【請求項５７】
前記に次元アレイは、矩形の領域を覆う、請求項５６に記載の構造。
【請求項５８】
少なくとも１つのシリコンベースの電子デバイスと、前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスとを結合する電気的相互接続をさらに含む、請求項５０に記載の構造。
【請求項５９】
前記少なくとも１つのシリコンベースの電子デバイスは、前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスを駆動するように構成される、請求項５８に記載の構造。
【請求項６０】
前記単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器をさらに含む、請求項５０に記載の構造。
【請求項６１】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと、前記少なくとも１つのシリコンベースの光検出器との間に配置された光導波管であって、該少なくとも１つのＩＩＩ−Ｖ族の発光デバイスによって放射された光の少なくとも一部を、該少なくとも１つのシリコンベースの光検出器に導くように構成された、光導波路をさらに含む、請求項５０に記載の構造。
【請求項６２】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部に接触して配置される、請求項５０に記載の構造。
【請求項６３】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項５０に記載の半導体構造。
【請求項６４】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項５０に記載の半導体構造。
【請求項６５】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含み、該シリコン層が該ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項６４に記載の半導体構造。
【請求項６６】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項５０に記載の半導体構造。
【請求項６７】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項５０に記載の半導体構造。
【請求項６８】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項５０の半導体構造。
【請求項６９】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項５０に記載の半導体構造。
【請求項７０】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項６９に記載の半導体構造。
【請求項７１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項６９に記載の半導体構造。
【請求項７２】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項６９に記載の半導体構造。
【請求項７３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項６９に記載の半導体構造。
【請求項７４】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項５０に記載の半導体構造。
【請求項７５】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項７４に記載の半導体構造。
【請求項７６】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項７４に記載の半導体構造。
【請求項７７】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２７に記載の半導体構造。
【請求項７８】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項５０に記載の半導体構造。
【請求項７９】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項７８に記載の半導体構造。
【請求項８０】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項７８に記載の半導体構造。
【請求項８１】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項８０に記載の半導体構造。
【請求項８２】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項５０に記載の半導体構造。
【請求項８３】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項８２に記載の半導体構造。
【請求項８４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項８２に記載の半導体構造。
【請求項８５】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項８２に記載の半導体構造。
【請求項８６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項８２に記載の半導体構造。
【請求項８７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項８２に記載の半導体構造。
【請求項８８】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項５０に記載の半導体構造。
【請求項８９】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項５０に記載の半導体構造。
【請求項９０】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有することと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
前記単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスを形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有することと、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスを形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項９１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項９２】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項９１に記載の半導体構造。
【請求項９３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項９２に記載の半導体構造。
【請求項９４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項９２に記載の半導体構造。
【請求項９５】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項９１に記載の半導体構造。
【請求項９６】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコン光検出器と
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項９７】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項９６に記載の半導体構造。
【請求項９８】
前記単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスをさらに含む、請求項９６に記載の半導体構造。
【請求項９９】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項９８に記載の半導体構造。
【請求項１００】
前記少なくとも１つのシリコンベースの電子デバイスが、前記少なくとも１つのシリコンベースの光検出器および前記少なくとも１つの非シリコン光検出器から、光検出信号を受信するように構成されるように、前記少なくとも１つのシリコンベースの電子デバイスを、前記少なくとも１つのシリコンベースの光検出器および前記少なくとも１つの非シリコン光検出器と結合する電気的相互接続をさらに含む、請求項９８に記載の半導体構造。
【請求項１０１】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項９６に記載の半導体構造。
【請求項１０２】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項９６に記載の半導体構造。
【請求項１０３】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項９６に記載の半導体構造。
【請求項１０４】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項１０３に記載の半導体構造。
【請求項１０５】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項１０４に記載の半導体構造。
【請求項１０６】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項９６に記載の半導体構造。
【請求項１０７】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項９６に記載の半導体構造。
【請求項１０８】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項９６の半導体構造。
【請求項１０９】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項９６に記載の半導体構造。
【請求項１１０】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１２】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１４】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項９６に記載の半導体構造。
【請求項１１５】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１１４に記載の半導体構造。
【請求項１１６】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１１４に記載の半導体構造。
【請求項１１７】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１１６に記載の半導体構造。
【請求項１１８】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項９６に記載の半導体構造。
【請求項１１９】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１１８に記載の半導体構造。
【請求項１２０】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１１８に記載の半導体構造。
【請求項１２１】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１２０に記載の半導体構造。
【請求項１２２】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項９６に記載の半導体構造。
【請求項１２３】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項１２２に記載の半導体構造。
【請求項１２４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項１２２に記載の半導体構造。
【請求項１２５】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２８】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項９６に記載の半導体構造。
【請求項１２９】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項９６に記載の半導体構造。
【請求項１３０】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器を形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコンベースの光検出器を形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項１３１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
該第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコン光検出器と
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１３２】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項１３１に記載の半導体構造。
【請求項１３３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項１３２に記載の構造。
【請求項１３４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項１３２に記載の半導体構造。
【請求項１３５】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１３１に記載の半導体構造。
【請求項１３６】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１３７】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１３６に記載の半導体構造。
【請求項１３８】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項１３６に記載の半導体構造。
【請求項１３９】
前記少なくとも１つのＩＩＩ−Ｖ族の電子デバイスは、ＩＩＩ−Ｖ族の高電子移動度トランジスタ（ＨＥＭＴ）を含む、請求項１３６に記載の半導体構造。
【請求項１４０】
前記少なくとも１つのＩＩＩ−Ｖ族の電子デバイスは、ＩＩＩ−Ｖ族のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を含む、請求項１３６に記載の半導体構造。
【請求項１４１】
前記少なくとも１つのシリコンベースの電子デバイスを、前記少なくともＩＩＩ−Ｖ族の電子デバイスと結合する電気的相互接続をさらに含む、請求項１３６に記載の半導体構造。
【請求項１４２】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項１３６に記載の半導体構造。
【請求項１４３】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項１３６に記載の半導体構造。
【請求項１４４】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項１３６に記載の半導体構造。
【請求項１４５】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項１４４に記載の半導体構造。
【請求項１４６】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項１４５に記載の半導体構造。
【請求項１４７】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項１３６に記載の半導体構造。
【請求項１４８】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項１３６に記載の半導体構造。
【請求項１４９】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項１３６の半導体構造。
【請求項１５０】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項１３６に記載の半導体構造。
【請求項１５１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５２】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５４】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５５】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項１３６に記載の半導体構造。
【請求項１５６】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１５５に記載の半導体構造。
【請求項１５７】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１５５に記載の半導体構造。
【請求項１５８】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１５７に記載の半導体構造。
【請求項１５９】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項１３６に記載の半導体構造。
【請求項１６０】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１５９に記載の半導体構造。
【請求項１６１】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１５９に記載の半導体構造。
【請求項１６２】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１６１に記載の半導体構造。
【請求項１６３】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項１３６に記載の半導体構造。
【請求項１６４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項１６３に記載の半導体構造。
【請求項１６５】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項１６３に記載の半導体構造。
【請求項１６６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６８】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６９】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項１３６に記載の半導体構造。
【請求項１７０】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項１３６に記載の半導体構造。
【請求項１７１】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有することと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスを形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスを形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項１７２】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１７３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項１７２に記載の半導体構造。
【請求項１７４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項１７３に記載の半導体構造。
【請求項１７５】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項１７３に記載の半導体構造。
【請求項１７６】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１７２に記載の半導体構造。
【請求項１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と
を含む、半導体構造。
【請求項２】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１に記載の半導体構造。
【請求項３】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項１に記載の半導体構造。
【請求項４】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項１に記載の半導体構造。
【請求項５】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項１に記載の半導体構造。
【請求項６】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項５に記載の半導体構造。
【請求項７】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項６に記載の半導体構造。
【請求項８】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項１に記載の半導体構造。
【請求項９】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項１に記載の半導体構造。
【請求項１０】
前記絶縁層は、酸化物層を含む、請求項１に記載の半導体構造。
【請求項１１】
前記酸化物層は、シリコン酸化物を含む、請求項１０に記載の半導体構造。
【請求項１２】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項１の半導体構造。
【請求項１３】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項１に記載の半導体構造。
【請求項１４】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１３に記載の半導体構造。
【請求項１５】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１３に記載の半導体構造。
【請求項１６】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１３に記載の半導体構造。
【請求項１７】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１３に記載の半導体構造。
【請求項１８】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項１に記載の半導体構造。
【請求項１９】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１８に記載の半導体構造。
【請求項２０】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１８に記載の半導体構造。
【請求項２１】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２０に記載の半導体構造。
【請求項２２】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項１に記載の半導体構造。
【請求項２３】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項２２に記載の半導体構造。
【請求項２４】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項２２に記載の半導体構造。
【請求項２５】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２４に記載の半導体構造。
【請求項２６】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項１に記載の半導体構造。
【請求項２７】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項２６に記載の半導体構造。
【請求項２８】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項２６に記載の半導体構造。
【請求項２９】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項２６に記載の半導体構造。
【請求項３０】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項２６に記載の半導体構造。
【請求項３１】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項２６に記載の半導体構造。
【請求項３２】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項１に記載の半導体構造。
【請求項３３】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項１に記載の半導体構造。
【請求項３４】
半導体構造を形成する方法であって、該方法は、
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該第１の領域には存在せず、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと
を含む、方法。
【請求項３５】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項３４に記載の半導体構造。
【請求項３６】
前記単結晶シリコン層を、前記絶縁層を覆って配置することは、
ドナー基板と、該ドナー基板の実質的に全てを覆って配置されたオーバーレイ単結晶シリコン層とを含むドナーウエハを提供することであって、該オーバーレイ単結晶シリコン層が前記第１の領域内の該単結晶シリコン層を含む、ことと、
前記第１の単結晶半導体層をその上に配置された前記シリコン基板を含むハンドルウエハを提供することと、
該ドナーウエハおよび該ハンドルウエハをウエハ接合することであって、ウエハ接合の後に、接合された一対のウエハは、該単結晶シリコン層および該第１の単結晶半導体層が、該シリコン基板と該ドナー基板との間に配置されるように形成される、ことと
を含む、請求項３４に記載の方法。
【請求項３７】
前記第１の単結晶半導体層を覆って前記絶縁層を配置することは、前記ウエハ接合することの前に、前記ハンドルウエハの該第１の単結晶半導体層の実質的に全てを覆って、オーバーレイ絶縁層を配置することを含む、請求項３６に記載の方法。
【請求項３８】
前記第１の単結晶半導体層を覆って前記絶縁層を配置することは、前記ウエハ接合することの前に、前記ドナーウエハの前記オーバーレイ単結晶シリコン層の実質的に全てを覆って、オーバーレイ絶縁層を配置することを含む、請求項３６に記載の方法。
【請求項３９】
ウエハ接合することの後に、前記オーバーレイ単結晶シリコン層を露光させるように、ドナー基板を除去することをさらに含む、請求項３７または３８に記載の方法。
【請求項４０】
前記第２の領域内の前記オーバーレイ単結晶シリコン層の一部、および該第２の領域内の前記オーバーレイ絶縁層の一部を除去することによって、該第２の領域内の前記第１の単結晶半導体層を露光させて、該第２の領域を画定することをさらに含む、請求項３９に記載の方法。
【請求項４１】
前記第２の領域内の前記第１の単結晶半導体層の前記少なくとも一部を覆って前記第２の単結晶半導体層を配置することは、該第２の領域内の該第１の単結晶半導体層の該少なくとも一部を覆って、該第２の単結晶半導体層をエピタキシャルに配置することを含む、請求項４０に記載の方法。
【請求項４２】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項４１に記載の方法。
【請求項４３】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項４１に記載の方法。
【請求項４４】
前記ＩＩＩ−Ｖ族の半導体層上にシリコン層を蒸着することをさらに含む、請求項４３に記載の方法。
【請求項４５】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と
を含む、半導体構造。
【請求項４６】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の層をさらに含む、請求項４５に記載の構造。
【請求項４７】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項４６に記載の構造。
【請求項４８】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項４６に記載の構造。
【請求項４９】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項４５に記載の構造。
【請求項５０】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項５１】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項５０に記載の構造。
【請求項５２】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項５０に記載の構造。
【請求項５３】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスは、発光ダイオードを含む、請求項５０に記載の構造。
【請求項５４】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスは、複数の発光ダイオードを含む、請求項５０に記載の構造。
【請求項５５】
前記複数の発光ダイオードは、一次元アレイに配列される、請求項５４に記載の構造。
【請求項５６】
前記複数の発光ダイオードは、二次元アレイに配列される、請求項５４に記載の構造。
【請求項５７】
前記に次元アレイは、矩形の領域を覆う、請求項５６に記載の構造。
【請求項５８】
少なくとも１つのシリコンベースの電子デバイスと、前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスとを結合する電気的相互接続をさらに含む、請求項５０に記載の構造。
【請求項５９】
前記少なくとも１つのシリコンベースの電子デバイスは、前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスを駆動するように構成される、請求項５８に記載の構造。
【請求項６０】
前記単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器をさらに含む、請求項５０に記載の構造。
【請求項６１】
前記少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと、前記少なくとも１つのシリコンベースの光検出器との間に配置された光導波管であって、該少なくとも１つのＩＩＩ−Ｖ族の発光デバイスによって放射された光の少なくとも一部を、該少なくとも１つのシリコンベースの光検出器に導くように構成された、光導波路をさらに含む、請求項５０に記載の構造。
【請求項６２】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部に接触して配置される、請求項５０に記載の構造。
【請求項６３】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項５０に記載の半導体構造。
【請求項６４】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項５０に記載の半導体構造。
【請求項６５】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含み、該シリコン層が該ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項６４に記載の半導体構造。
【請求項６６】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項５０に記載の半導体構造。
【請求項６７】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項５０に記載の半導体構造。
【請求項６８】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項５０の半導体構造。
【請求項６９】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項５０に記載の半導体構造。
【請求項７０】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項６９に記載の半導体構造。
【請求項７１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項６９に記載の半導体構造。
【請求項７２】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項６９に記載の半導体構造。
【請求項７３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項６９に記載の半導体構造。
【請求項７４】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項５０に記載の半導体構造。
【請求項７５】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項７４に記載の半導体構造。
【請求項７６】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項７４に記載の半導体構造。
【請求項７７】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項２７に記載の半導体構造。
【請求項７８】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項５０に記載の半導体構造。
【請求項７９】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項７８に記載の半導体構造。
【請求項８０】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項７８に記載の半導体構造。
【請求項８１】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項８０に記載の半導体構造。
【請求項８２】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項５０に記載の半導体構造。
【請求項８３】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項８２に記載の半導体構造。
【請求項８４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項８２に記載の半導体構造。
【請求項８５】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項８２に記載の半導体構造。
【請求項８６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項８２に記載の半導体構造。
【請求項８７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項８２に記載の半導体構造。
【請求項８８】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項５０に記載の半導体構造。
【請求項８９】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項５０に記載の半導体構造。
【請求項９０】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有することと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
前記単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスを形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有することと、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスを形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項９１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのＩＩＩ−Ｖ族の発光デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項９２】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項９１に記載の半導体構造。
【請求項９３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項９２に記載の半導体構造。
【請求項９４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項９２に記載の半導体構造。
【請求項９５】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項９１に記載の半導体構造。
【請求項９６】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコン光検出器と
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項９７】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項９６に記載の半導体構造。
【請求項９８】
前記単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスをさらに含む、請求項９６に記載の半導体構造。
【請求項９９】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項９８に記載の半導体構造。
【請求項１００】
前記少なくとも１つのシリコンベースの電子デバイスが、前記少なくとも１つのシリコンベースの光検出器および前記少なくとも１つの非シリコン光検出器から、光検出信号を受信するように構成されるように、前記少なくとも１つのシリコンベースの電子デバイスを、前記少なくとも１つのシリコンベースの光検出器および前記少なくとも１つの非シリコン光検出器と結合する電気的相互接続をさらに含む、請求項９８に記載の半導体構造。
【請求項１０１】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項９６に記載の半導体構造。
【請求項１０２】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項９６に記載の半導体構造。
【請求項１０３】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項９６に記載の半導体構造。
【請求項１０４】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項１０３に記載の半導体構造。
【請求項１０５】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項１０４に記載の半導体構造。
【請求項１０６】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項９６に記載の半導体構造。
【請求項１０７】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項９６に記載の半導体構造。
【請求項１０８】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項９６の半導体構造。
【請求項１０９】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項９６に記載の半導体構造。
【請求項１１０】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１２】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１０９に記載の半導体構造。
【請求項１１４】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項９６に記載の半導体構造。
【請求項１１５】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１１４に記載の半導体構造。
【請求項１１６】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１１４に記載の半導体構造。
【請求項１１７】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１１６に記載の半導体構造。
【請求項１１８】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項９６に記載の半導体構造。
【請求項１１９】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１１８に記載の半導体構造。
【請求項１２０】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１１８に記載の半導体構造。
【請求項１２１】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１２０に記載の半導体構造。
【請求項１２２】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項９６に記載の半導体構造。
【請求項１２３】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項１２２に記載の半導体構造。
【請求項１２４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項１２２に記載の半導体構造。
【請求項１２５】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１２２に記載の半導体構造。
【請求項１２８】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項９６に記載の半導体構造。
【請求項１２９】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項９６に記載の半導体構造。
【請求項１３０】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器を形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコンベースの光検出器を形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項１３１】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
該第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つのシリコンベースの光検出器と、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも１つの非シリコン光検出器と
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１３２】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項１３１に記載の半導体構造。
【請求項１３３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項１３２に記載の構造。
【請求項１３４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項１３２に記載の半導体構造。
【請求項１３５】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１３１に記載の半導体構造。
【請求項１３６】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
第１の領域内の該第１の単結晶半導体層を覆って配置された絶縁層と、
該第１の領域内の該絶縁層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１３７】
前記第２の単結晶半導体層は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１３６に記載の半導体構造。
【請求項１３８】
前記少なくとも１つの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項１３６に記載の半導体構造。
【請求項１３９】
前記少なくとも１つのＩＩＩ−Ｖ族の電子デバイスは、ＩＩＩ−Ｖ族の高電子移動度トランジスタ（ＨＥＭＴ）を含む、請求項１３６に記載の半導体構造。
【請求項１４０】
前記少なくとも１つのＩＩＩ−Ｖ族の電子デバイスは、ＩＩＩ−Ｖ族のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を含む、請求項１３６に記載の半導体構造。
【請求項１４１】
前記少なくとも１つのシリコンベースの電子デバイスを、前記少なくともＩＩＩ−Ｖ族の電子デバイスと結合する電気的相互接続をさらに含む、請求項１３６に記載の半導体構造。
【請求項１４２】
前記第２の単結晶半導体層は、前記第１の単結晶半導体層の前記少なくとも一部と接触して配置される、請求項１３６に記載の半導体構造。
【請求項１４３】
前記第２の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項１３６に記載の半導体構造。
【請求項１４４】
前記第２の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層で構成される、請求項１３６に記載の半導体構造。
【請求項１４５】
前記ＩＩＩ−Ｖ族の半導体層を覆って配置されたシリコン層をさらに含む、請求項１４４に記載の半導体構造。
【請求項１４６】
前記シリコン層は、前記ＩＩＩ−Ｖ族の半導体層と接触して配置される、請求項１４５に記載の半導体構造。
【請求項１４７】
前記単結晶シリコン層は、緩和シリコン層を含む、請求項１３６に記載の半導体構造。
【請求項１４８】
前記単結晶シリコン層は、歪みシリコン層を含む、請求項１３６に記載の半導体構造。
【請求項１４９】
前記シリコン基板を覆って、かつ前記第１の単結晶半導体層の下に配置された第２の絶縁層をさらに含む、請求項１３６の半導体構造。
【請求項１５０】
前記第１の単結晶半導体層は、互いに異なる格子定数を有し、また、前記緩和シリコンの格子定数とは異なる格子定数を有する、互いに覆って配置された少なくとも２つの単結晶半導体層を含む、請求項１３６に記載の半導体構造。
【請求項１５１】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＩｎＰ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５２】
前記少なくとも２つの単結晶半導体層は、ゲルマニウム層と、ＧａＮ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５３】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＩｎＰ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５４】
前記少なくとも２つの単結晶半導体層は、ＧａＡｓ層と、ＧａＮ層とを含む、請求項１５０に記載の半導体構造。
【請求項１５５】
前記第１の単結晶半導体層は、ゲルマニウム層を含む、請求項１３６に記載の半導体構造。
【請求項１５６】
前記第１の単結晶半導体層は、前記ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１５５に記載の半導体構造。
【請求項１５７】
前記シリコン基板を覆って、かつ前記ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１５５に記載の半導体構造。
【請求項１５８】
前記ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１５７に記載の半導体構造。
【請求項１５９】
前記第１の単結晶半導体層は、シリコン−ゲルマニウム層を含む、請求項１３６に記載の半導体構造。
【請求項１６０】
前記第１の単結晶半導体層は、前記シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１５９に記載の半導体構造。
【請求項１６１】
前記シリコン基板を覆って、かつ前記シリコン−ゲルマニウム層の下に配置された第２の絶縁層をさらに含む、請求項１５９に記載の半導体構造。
【請求項１６２】
前記シリコン−ゲルマニウム層は、前記第２の絶縁層と接触して配置される、請求項１６１に記載の半導体構造。
【請求項１６３】
前記第１の単結晶半導体層は、ＩＩＩ−Ｖ族の半導体層を含む、請求項１３６に記載の半導体構造。
【請求項１６４】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＮ層を含む、請求項１６３に記載の半導体構造。
【請求項１６５】
前記ＩＩＩ−Ｖ族の半導体層は、ＧａＡｓ層を含む、請求項１６３に記載の半導体構造。
【請求項１６６】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたゲルマニウム層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６７】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６８】
前記第１の単結晶半導体層は、前記ＩＩＩ−Ｖ族の半導体層の下に配置されたシリコン−ゲルマニウム傾斜層をさらに含む、請求項１６３に記載の半導体構造。
【請求項１６９】
前記シリコン基板は、少なくとも１５０ミリメートルの直径を有する、請求項１３６に記載の半導体構造。
【請求項１７０】
前記シリコン基板は、少なくとも２００ミリメートルの直径を有する、請求項１３６に記載の半導体構造。
【請求項１７１】
シリコン基板を提供することと、
該シリコン基板を覆って第１の単結晶半導体層を配置することであって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有することと、
第１の領域内の該第１の単結晶半導体層を覆って絶縁層を配置することと、
該第１の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスを形成することと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部を覆って、該第１の領域には存在しない、第２の単結晶半導体層を配置することであって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスを形成することと
を含む、モノリシックに集積化した半導体デバイス構造を形成する方法。
【請求項１７２】
シリコン基板と、
該シリコン基板を覆って配置された第１の単結晶半導体層であって、該第１の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第１の単結晶半導体層と、
前記第１の領域内の該第１の単結晶半導体層を覆って配置された単結晶シリコン層と、
該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも１つのシリコンベースの電子デバイスと、
第２の領域内の該第１の単結晶半導体層の少なくとも一部の上に配置され、該第１の領域には存在しない、第２の単結晶半導体層であって、該第２の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第２の単結晶半導体層と、
該第２の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも１つのＩＩＩ−Ｖ族の電子デバイスと
を含む、モノリシックに集積化した半導体デバイス構造。
【請求項１７３】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された、前記第１の領域内の層をさらに含む、請求項１７２に記載の半導体構造。
【請求項１７４】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、非絶縁層である、請求項１７３に記載の半導体構造。
【請求項１７５】
前記単結晶シリコン層と前記第１の単結晶半導体層との間に配置された前記第１の領域内の前記層は、絶縁層である、請求項１７３に記載の半導体構造。
【請求項１７６】
前記第２の単結晶半導体層の少なくとも一部は、前記第１の単結晶層の組成とは異なる組成を有する、請求項１７２に記載の半導体構造。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公表番号】特表２００９−５１４２５２（Ｐ２００９−５１４２５２Ａ）
【公表日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００８−５３８９９８（Ｐ２００８−５３８９９８）
【出願日】平成１８年１１月１日（２００６．１１．１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０４２６５４
【国際公開番号】ＷＯ２００７／０５３６８６
【国際公開日】平成１９年５月１０日（２００７．５．１０）
【出願人】（５９６０６０６９７）マサチューセッツ・インスティテュート・オブ・テクノロジー (233)
【Ｆターム（参考）】
【公表日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１８年１１月１日（２００６．１１．１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０４２６５４
【国際公開番号】ＷＯ２００７／０５３６８６
【国際公開日】平成１９年５月１０日（２００７．５．１０）
【出願人】（５９６０６０６９７）マサチューセッツ・インスティテュート・オブ・テクノロジー (233)
【Ｆターム（参考）】
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