半導体ウェハ
【課題】半導体チップを形成するチップ形成領域の設定領域を狭くすることなく、ＳＯＳウェハ等の半導体ウェハの認識率を向上させる手段を提供する。
【解決手段】透光性を有する絶縁基板と、絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設ける。
【解決手段】透光性を有する絶縁基板と、絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、透光性を有する絶縁基板を用いたＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）ウェハ等の半導体ウェハに関する。
【背景技術】
【０００２】
半導体チップの製造工程においては、半導体ウェハを製造装置で処理する際に、製造装置側で半導体ウェハの有無を認識させる必要がある。この場合の半導体ウェハの認識には、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を光源とした６７０〜９４０ｎｍの波長の光の透過、遮断により光学的に半導体ウェハの有無を検出する透過型センサが一般に用いられている。
【０００３】
シリコン（Ｓｉ）ウェハの場合には、６７０〜９４０ｎｍの波長を用いた透過型センサによる半導体ウェハの検出時の不具合は生じないが、近年、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイス等の高付加価値商品の製造に用いられる、サファイア基板上に薄いシリコン半導体層を形成したＳＯＳウェハにおいては、基板に用いられるサファイアが透光性を有するために６７０〜９４０ｎｍの波長の光を透過してしまい、半導体チップの製造工程におけるＳＯＳウェハの存在を認識ができない誤認識が生ずる場合がある。
【０００４】
これは、半導体チップの製造に用いるＳＯＳウェハには、半導体チップを構成する半導体素子を形成した後に、半導体チップを切出すためのスクライブラインを形成するが、このスクライブライン上には、通常、フォトリソグラフィに用いるアライメントマーク、および半導体素子の電気特性確認用のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が形成され、それ以外のものは何もない透明な領域となっているので、透過型センサから照射した光がスクライブラインを透過する割合が多くなって、ＳＯＳウェハが存在していたとしても、誤認識を生じさせる要因の一つになるからである。
【０００５】
このような誤認識が生じると、ＳＯＳウェハが未処理のまま当該工程を通過してしまい、半導体チップの製造歩留りが低下して半導体チップの製造効率が低下するという問題が生ずる。
上記のＳＯＳウェハ用いた場合の誤認識を防止するために、透過型センサで用いる光の波長を変化させて、ＳＯＳウェハの認識率を高めることが、一般に行われている。
【０００６】
また、ＳＯＳウェハ用いた場合の誤認識を防止するために、ＳＯＳウェハの周縁部に５ｍｍ程度の幅を有する外輪部を設け、シリコン半導体層上に、フォトリソグラフィにより外輪部を露出させたレジストマスクを形成し、これをマスクとして外輪部のシリコン半導体層にイオンを注入してアモルファス化し、アモルファス化された外輪部の不透明性を用いてＳＯＳウェハの有無の検出を行っているものがある（例えば、特許文献１参照。）。
【特許文献１】特開２００５−２２３３０４号公報（第４頁段落００１８−第５頁段落００２５、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した一般的な技術においては、透過型センサの光の波長を６７０〜９４０ｎｍとした場合に較べて、半導体ウェハの認識率は改善されるものの、シリコンウェハに較べると認識率が低く、技術的に満足できるものは得られておらず、半導体チップの製造歩留りが低下して半導体チップの製造効率が低下するという問題がある。
また、特許文献１の技術においては、ＳＯＳウェハの周縁部に設けた外輪部をアモルファス化して不透明な層を形成しているため、アモルファス化した外輪部を半導体チップの製造に用いることができず、半導体チップを形成するチップ形成領域の設定領域が狭くなり、１枚のＳＯＳウェハから製造できる半導体チップの数量が減少し、半導体チップの製造効率が低下するという問題がある。
【０００８】
更に、特許文献１の技術においては、外輪部をアモルファス化するための工程を新たに追加する必要があり、半導体チップの製造に時間を要し、半導体チップの製造コストが増加するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体チップを形成するチップ形成領域の設定領域を狭くすることなく、ＳＯＳウェハ等の半導体ウェハの認識率を向上させる手段を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するために、透光性を有する絶縁基板と、該絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、前記スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことを特徴とする。
【発明の効果】
【００１０】
これにより、本発明は、チップ形成領域の設定領域を狭くすることなく、不透明図形の不透明性を利用してＳＯＳウェハの認識率を向上させることができ、半導体チップの製造における歩留りを向上させて、その製造効率を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明による半導体ウェハの実施例について説明する。
【実施例】
【００１２】
図１は実施例の半導体ウェハの上面を示す説明図、図２は図１のＡ部におけるスクライブラインを示す拡大図、図３は図２のＢ部を示す拡大図、図４は図３のＣ−Ｃ断面線に沿った断面を示す説明図、図５は実施例の第１の不透明パターン層を示す説明図、図６は実施例の第２の不透明パターン層を示す説明図、図７は実施例の第３の不透明パターン層を示す説明図、図８は図１のＤ部におけるスクライブラインを示す拡大図である。
【００１３】
図１において、１は半導体ウェハとしてのＳＯＳウェハである。
２は絶縁基板としてのサファイア基板（図４参照）であり、単結晶の酸化アルミニウム（Ａｌ２Ｏ３）からなる円盤状の薄板であって、透光性および優れた絶縁性を有している。
３はシリコン半導体層（図４参照）であり、サファイア基板２上に、シリコン結晶の固相エピタキシャル成長等により形成された単結晶シリコンからなる薄い半導体層である。
【００１４】
本実施例のＳＯＳウェハ１には、ｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子等のＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やメモリ素子等の半導体素子を回路配線で接続して形成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体チップを形成するためのチップ形成領域５が複数設定され、各チップ形成領域は、ＳＯＳウェハ１を個片に分割して半導体チップを製造するときの縦横に設定された分割線であるスクライブライン６を形成するためのスクライブライン形成領域７により区画されている。
【００１５】
本実施例のスクライブライン形成領域７の幅方向（チップ形成領域５とスクライブライン形成領域７との境界線に直交し、ＳＯＳウェハ１の上面に平行な方向をいう。）の長さは、５０〜３００μｍに設定され、そこに形成されるスクライブライン６は、図２、図３、図４に示すように、第１の不透明図形９ａ、第２の不透明図形９ｂ、第３の不透明図形９ｃを、それぞれ複数配置した第１の不透明パターン層１０ａ、第２の不透明パターン層１０ｂ、第３の不透明パターン層１０ｃを、後述する第１の層間絶縁膜２５および第２の層間絶縁膜２９それぞれの間に形成した状態で、積層して形成されている。
【００１６】
最下層に形成される第１の不透明パターン層１０ａの不透明図形９ａは、後述するゲート電極１８を形成するときのポリシリコン膜１８ａを、フォトリソグラフィによりパターニングし、その上に金属導電膜としてのシリサイド層２２を積層して形成され、図５に示すように、その形状は、最小露光可能寸法をＳ（単位：μｍ）としてときに、１辺を１．５Ｓ以上、５Ｓ以下の範囲で設定した矩形に形成され、互いの不透明図形９ａ間の距離を１Ｓ以上の長さとして縦横に配置されている。
【００１７】
第２の不透明パターン層１０ｂの不透明図形９ｂは、後述する第１の層間絶縁膜２５上に、第１の配線２７を形成するときの導電材料で形成された金属導電膜としての第１の配線層２７ａを、フォトリソグラフィによりパターニングして形成され、図３、図５に示すように、その形状は、互いに隣合う４つの第１の不透明図形９ａの中央部の隙間を覆うように８角形に形成され、千鳥状に配置されている。
【００１８】
第３の不透明パターン層１０ｃの不透明図形９ｃは、後述する第２の層間絶縁膜２９上に、第２の配線３１を形成するときの第１の配線層２７ａと同様の導電材料で形成された金属導電膜としての第２の配線層３１ａを、フォトリソグラフィによりパターニングして形成され、図３、図６に示すように、その形状は、千鳥状に配置された第２の不透明図形１０ｂ間の大きい隙間を覆うように、第２の不透明図形１０ｂと重ね代Ｋ（本実施例では、０．１〜２．０μｍ）で対向させた矩形に形成され、千鳥状に配置されている。
【００１９】
これにより、スクライブライン６は、上面から見たときに、図３に示すように、一の不透明パターン層１０に配置された不透明図形９の間の隙間を、他の不透明パターン層１０に配置された不透明図形９で覆って、隙間がない状態に形成されている。
図８において、１２はＴＥＧ形成領域であり、スクライブライン形成領域７の幅方向の中央部に、周囲を不透明図形９で囲まれた矩形の領域として、スクライブライン形成領域７の複数箇所に設定されて、チップ形成領域５に形成される各種の半導体素子と同じ、またはサイズ違いの複数の素子で構成されるＴＥＧが形成されており、このＴＥＧを用いてチップ形成領域５に形成される各種の半導体素子の電気的な特性が確認される。
【００２０】
図９、図１０は実施例のＳＯＳウェハの製造方法を示す説明図である。
図９、図１０においては、チップ形成領域５に形成される半導体素子の１つであるｎＭＯＳ素子１５の断面を左側に、スクライブライン形成領域７に形成されるスクライブライン６の部分断面を右側に示す。
ｎＭＯＳ素子１５は、ＳＯＳウェハ１のチップ形成領域５に設定された、周囲を酸化シリコン（ＳｉＯ２）等の絶縁材料で形成された素子分離層１６により絶縁分離された領域である素子形成領域のサファイア基板２上のシリコン半導体層３に形成され、図１０（Ｐ６）に示すように、比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたシリコン半導体層３上に形成された酸化シリコン等からなるゲート絶縁膜１７、このゲート絶縁膜１７を介してシリコン半導体層３に対向配置されたポリシリコン等からなるゲート電極１８、ゲート電極１８の側面に形成された窒化シリコン（Ｓｉ３Ｎ４）等からなるサイドウォール１９、ゲート電極１８の両側に比較的高濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を拡散させて形成されたソース層２０およびドレイン層２１、ゲート電極１８とソース層２０とドレイン層２１の上部に形成されたコバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等の金属材料とシリコンとの化合物からなるシリサイド層２２等で構成されており、ソース層２０とドレイン層２１に挟まれたゲート電極１８下の低濃度のＰ型不純物等を拡散させたシリコン半導体層３がｎＭＯＳ素子５のチャネル領域２３として機能し、ゲート電極１８にしきい電圧が印加されたときにチャネル領域２３に形成されるチャネルにより、ソース層２０とドレイン層２１との間を流れる電流を制御する機能を有している。
【００２１】
また、ｎＭＯＳ素子１５を覆う酸化シリコン等からなる第１の層間絶縁膜２５上には、ｎＭＯＳ素子１５のゲート電極１８、ソース層２０およびドレイン層２１のシリサイド層２２に、タングステンやアルミニウム（Ａｌ）等の導電材料で形成されたコンタクトプラグ２６を介して電気的に接続された、コンタクトプラグ２６と同様の導電材料からなる第１の配線２７が形成され、この第１の配線２７を覆う第１の層間絶縁膜と同様の絶縁材料からなる第２の層間絶縁膜２９上には、第１の配線１７にコンタクトプラグ２６と同様の導電材料からなる導電プラグ３０を介して電気的に接続された、コンタクトプラグ２６と同様の導電材料からなる第２の配線３１が形成されている。
【００２２】
図９、図１０において、３５はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＳウェハ１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
以下に、図９、図１０にＰで示す工程に従って、本実施例のスクライブライン６を形成したＳＯＳウェハ１の製造方法について説明する。
【００２３】
Ｐ１（図９）、サファイア基板２上に、Ｐ型不純物を低濃度に拡散させたシリコン半導体層３を形成したＳＯＳウェハ１を準備し、そのシリコン半導体層３にスクライブライン形成領域７を縦横に設定すると共に、スクライブライン形成領域７に区画された複数のチップ形成領域５を設定する。
スクライブライン形成領域７およびチップ形成領域５を設定したＳＯＳウェハ１のシリコン半導体層３上に、熱酸化法によりパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコンからなるシリコン窒化膜を形成し、フォトリソグラフィによりシリコン窒化膜上に、チップ形成領域５およびＴＥＧ形成領域１２に設定された素子形成領域、並びにスクライブライン形成領域７を覆うレジストマスク３５（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜をエッチングしてパッド酸化膜を露出させる。
【００２４】
前記のレジストマスク３５の除去後に、シリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、露出しているパッド酸化膜下のシリコン半導体層３を酸化して素子分離層１６を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去する。
そして、熱酸化法によりシリコン半導体層３の上面を熱酸化してゲート絶縁膜１７を形成するための酸化シリコンからなるシリコン酸化膜１７ａを形成する。
【００２５】
Ｐ２（図９）、シリコン酸化膜１７ａ上にＣＶＤ法によりゲート電極１８を形成するためのポリシリコンを堆積して比較的厚膜のポリシリコン膜１８ａを形成し、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２のゲート電極１８の形成領域、並びにスクライブライン形成領域７のＴＥＧ形成領域１２を除く第１の不透明図形９ａの形成領域を覆うレジストマスク３５を形成し、これをマスクとして、異方性エッチングにより露出しているポリシリコン膜１８ａをエッチングしてシリコン酸化膜１７ａを露出させ、チップ形成領域５およびＴＥＧ形成領域１２のシリコン半導体層３上にゲート電極１８を形成すると共に、スクライブライン形成領域７のシリコン半導体層３上のＴＥＧ形成領域１２を除く領域に、第１の不透明パターン層１０ａを構成する縦横に配置されたポリシリコン膜１８ａからなる第１の不透明図形９ａ（図５参照）を形成する。
【００２６】
Ｐ３（図９）、工程Ｐ２で形成したレジストマスク３５を除去し、ゲート電極１８および不透明図形９ａ上等のＳＯＳウェハ１上の全面にＣＶＤ法により窒化シリコンを堆積してサイドウォール１９を形成するためのシリコン窒化膜１９ａを形成し、異方性エッチングによりシリコン窒化膜１９ａおよびシリコン酸化膜１８ａをエッチングして、ゲート電極１８の上面およびシリコン半導体層３の上面、並びに不透明図形９ａの上面を露出させ、ゲート電極１８とシリコン半導体層３との間にゲート絶縁膜１８を形成すると共に、ゲート電極１８の側面にサイドウォール１９を形成する。
【００２７】
このとき、不透明図形９ａとシリコン半導体層３との間にシリコン酸化膜１８ａが、その側面にサイドウォール形状のシリコン窒化膜１９ａが残留する。
次いで、フォトリソグラフィにより、チップ形成領域５およびＴＥＧ形成領域１２に設定された素子形成領域を露出させたレジストマスク３５（不図示）を形成し、このレジストマスク３５とゲート電極１８およびサイドウォール１９とをマスクとして、露出しているシリコン半導体層３にＮ型不純物イオンを注入して、ゲート電極１８の両側のシリコン半導体層３にＮ型不純物を比較的高濃度に拡散させたソース層２０およびドレイン層２１を形成し、前記のレジストマスク３５を除去する。
【００２８】
これにより、シリコン半導体層３のソース層２０とドレイン層２１とに挟まれたゲート電極１８下の領域にチャネル領域２３が形成される。
Ｐ４（図９）、ゲート電極１８および不透明図形９ａ、ソース層２０、ドレイン層２１上等のＳＯＳウェハ１上の全面にスパッタ法等によりコバルトを堆積して金属材料層を形成し、サリサイド処理によりゲート電極１８上、ソース層２０およびドレイン層２１上、並びに不透明図形９ａ上のシリコンと接している金属材料層をシリサイド化してそれぞれ部位にシリサイド層２２を形成する。
【００２９】
この場合のサリサイド処理は、アニール処理を施してから未反応の金属材料層を除去するまでの処理をいう。
Ｐ５（図１０）、シリサイド層２２の形成後に、シリサイド層２２および素子分離層１６上等のＳＯＳウェハ１上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して第１の層間絶縁膜２５を形成し、フォトリソグラフィにより第１の層間絶縁膜２５上に、ソース層２０およびドレイン層２１のそれぞれのシリサイド層２２上のコンタクトプラグ２６の形成領域の第１の層間絶縁膜２５を露出させた開口部を有するレジストマスク３５（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２５を貫通してソース層２０およびドレイン層２１のシリサイド層２２に達するコンタクトホールを形成し、前記のレジストマスク３５の除去後に、それぞれのコンタクトホール内にスパッタ法等により導電材料を埋め込んでコンタクトプラグ２６を形成し、その上面を平坦化処理して第１の層間絶縁膜２５の上面を露出させる。
【００３０】
次いで、前記と同様にして、ゲート電極１８のシリサイド層２２に達するコンタクトホールに導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して第１の層間絶縁膜２５の上面を露出させる。
その後に、スパッタ法等により、第１の層間絶縁膜２５上にコンタクトプラグ２６と同じ導電材料で第１の配線２７を形成するための第１の配線層２７ａを形成し、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２の第１の配線２７の形成領域、およびスクライブライン形成領域７のＴＥＧ形成領域１２を除く第２の不透明図形９ｂの形成領域を覆うレジストマスク３５を形成し、これをマスクとして第１の配線層２７ａをエッチングしてコンタクトプラグ２６に電気的に接続する第１の配線２７を形成すると共に、スクライブライン形成領域７の第１の層間絶縁膜２５上のＴＥＧ形成領域１２を除く領域に、第２の不透明パターン層１０ｂを構成する千鳥状に配置された第１の配線層２７ａからなる第２の不透明図形９ｂ（図６参照）を形成する。
【００３１】
Ｐ６（図１０）、工程Ｐ５で形成したレジストマスク３５を除去し、第１の配線２７および第２の不透明図形９ｂ上等のＳＯＳウェハ１上の全面に、第１の層間絶縁膜２５と同様にして第２の層間絶縁膜２９を形成し、フォトリソグラフィにより第２の層間絶縁膜２９上に、第１の配線２７上の導電プラグ３０の形成領域の第２の層間絶縁膜２９を露出させた開口部を有するレジストマスク３５（不図示）を形成し、これをマスクとして異方性エッチングにより第２の層間絶縁膜２９を貫通して第１の配線２７に達する貫通穴を形成し、前記のレジストマスク３５の除去後に、それぞれの貫通穴内および第２の層間絶縁膜２９上にスパッタ法等によりコンタクトプラグ２６と同じ導電材料を堆積して導電プラグ３０を形成すると共に、第２の層間絶縁膜２９上に第２の配線３１を形成するための第２の配線層３１ａを形成する。
【００３２】
そして、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２の第２の配線３１の形成領域、およびスクライブライン形成領域７のＴＥＧ形成領域１２を除く第３の不透明図形９ｃの形成領域を覆うレジストマスク３５（不図示）を形成し、これをマスクとして第２の配線層３１ａをエッチングして導電プラグ３０に電気的に接続する第２の配線３１を形成すると共に、スクライブライン形成領域７の第２の層間絶縁膜２９上のＴＥＧ形成領域１２を除く領域に、第３の不透明パターン層１０ｃを構成する千鳥状に配置された第２の配線層３１ａからなる第３の不透明図形９ｃ（図７参照）を形成する。
【００３３】
このようにして、本実施例のスクライブライン６を形成したＳＯＳウェハ１が製造され、ＴＥＧ形成領域１２に形成されたＴＥＧの各素子により、チップ形成領域５に形成された半導体素子の電気特性を確認した後に、スクライブライン６の中心線上をダイシングブレードにより切断し、ＳＯＳウェハ１を個片に分割して本実施例の半導体チップが製造される。
【００３４】
上記のように、本実施例のスクライブライン形成領域７には、各不透明パターン層１０に、第１の不透明図形９ａ、第２の不透明図形９ｂ、第３の不透明図形９ｃが配置されているので、チップ形成領域５の設定領域を狭くすることなく、各不透明図形９の不透明性を利用して、それぞれの不透明図形９の形成後の製造工程で用いられる各製造装置おける処理の際のＳＯＳウェハ１の認識率を高めることができ、ＳＯＳウェハ１が未処理のまま当該工程を通過することを抑制して、半導体チップの製造効率を向上させることができる。
【００３５】
このことは、ＳＯＳウェハ１の中央部によりその存在を認識する透過型センサを備えた製造装置におけるＳＯＳウェハ１の認識率を高める場合に、特に有効である。
また、スクライブライン形成領域７は、ＳＯＳウェハ１の周縁部にも設定されているので、周縁部によりＳＯＳウェハ１の存在を認識する製造装置においても、ＳＯＳウェハ１の認識率を高めることが可能になる。
【００３６】
また、本実施例のスクライブライン形成領域７には、ポリシリコン膜１８ａからなる第１の不透明図形９ａ、第１の配線層２７ａからなる第２の不透明図形９ｂ、第２の配線層３１ａからなる第３の不透明図形９ｃが形成されているので、チップ形成領域５に形成する半導体素子、例えばｎＭＯＳ素子１５のゲート電極１８や第１の配線２７、第２の配線３１を形成するときのレジストマスク３５をそのまま用いて、新たな工程を追加することなく、ＳＯＳウェハ１の認識率を高めるための不透明図形９の形成を行うことができる他、６７０〜９４０ｎｍの波長を用いた透過型センサを用いたとしても、ＳＯＳウェハ１を容易に検出することができ、シリコンウェハを用いて半導体チップを製造する製造工程で、ＳＯＳウェハ１を用いた半導体チップの製造を行うことが可能になる。
【００３７】
この場合に、ポリシリコン膜１８ａからなる第１の不透明図形９ａに金属導電膜としてのシリサイド層２２を形成すれば、第１の不透明図形９ａの不透明性を更に高めることができる。
更に、例えば第１の配線層２７ａによりスクライブライン形成領域７の全面に不透明層を形成し、そのスクライブライン６をダイシングブレードにより切断したときには、金属導電膜からなる細長い髭状の切屑が形成され、ダイシングブレードに目詰まりが生じたり、洗浄により切屑を除去することが難しく、ボンディングパッド間の短絡を生じたりする懸念があるが、本実施例のスクライブライン６の各不透明パターン層１０のそれぞれの間には、第１の層間絶縁膜２５および第２の層間絶縁膜２９が形成され、各不透明パターン層１０には互いに隙間を介して離間する複数の不透明図形９が配置されているので、ＳＯＳウェハ１のスクライブライン６をダイシングブレードにより切断したときに形成される金属導電膜からなる切屑を細かくすることが可能になり、ダイシングブレードの目詰まりによる切断不良を防止することができると共に、切屑を洗浄により容易に除去することが可能になり、切屑によるボンディングパッド間の短絡を防止することができる。
【００３８】
更に、スクライブライン領域７に設定されたＴＥＧ形成領域１２の周囲を、不透明図形９で囲ってあるので、透過型センサによりＳＯＳウェハ１をトレースしたときに、照射された光がＴＥＧ形成領域１２を通過したとしても、その光はＴＥＧ形成領域１２の周囲に形成された不透明図形９に必ず遮断され、透過型センサによるＳＯＳウェハ１の認識率が低下することはない。
【００３９】
以上説明したように、本実施例では、スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことによって、チップ形成領域の設定領域を狭くすることなく、不透明図形の不透明性を利用してＳＯＳウェハの認識率を向上させることができ、半導体チップの製造における歩留りを向上させて、その製造効率を向上させることができる。
【００４０】
また、不透明図形を形成した不透明パターン層を複数設け、各不透明パターン層の間に、層間絶縁膜を形成し、一の不透明パターン層の不透明図形の間の隙間を、他の不透明パターン層の不透明図形で覆うようにしたことによって、透過型センサから照射される光を確実に遮断することができると共に、ＳＯＳウェハを個片に分割する際の切屑を細かくすることができ、切屑の洗浄による除去を容易にして、ボンディングパッド間の短絡を防止することができる。
【００４１】
更に、スクライブライン形成領域の各不透明パターン層に配置する第１の不透明図形をポリシリコン膜で、第２の不透明図形を第１の配線層で、第３の不透明図形を第２の配線層で形成すようにしたことによって、チップ形成領域に形成する半導体素子のゲート電極や第１の配線、第２の配線を形成するときのレジストマスクをそのまま用いて、新たな工程を追加することなく、ＳＯＳウェハの認識率を高めるための不透明図形の形成を行うことができる。
【００４２】
更に、スクライブライン領域に設定されたＴＥＧ形成領域の周囲を、不透明図形で囲うようにしたことによって、透過型センサによりＳＯＳウェハをトレースしたときに、照射された光がＴＥＧ形成領域を通過したとしても、その光をＴＥＧ形成領域の周囲に形成された不透明図形により、必ず遮断することができる。
なお、上記実施例においては、光学式の透過型センサによりＳＯＳウェハの存在を認識するとして説明したが、光学式の反射型センサの用いて、不透明図形で反射された光を検出してＳＯＳウェハの存在を認識するようにしてもよい。
【００４３】
また、上記実施例においては、第１の不透明図形は矩形、第２の不透明図形は８角形、第３の不透明図形は矩形であるとして説明したが、これらの不透明図形の形状は前記に限らず、他の多角形形状であってもよい。要はＳＯＳウェハの分割時に細かい切屑となる形状であれは、どのような形状であってもよい。
更に、上記実施例においては、層間絶縁膜を２層設けるとして説明したが、層間絶縁膜を３層以上形成するＳＯＳウェハの場合には、ポリシリコン膜からなる不透明図形を省略して、各層間絶縁膜上に形成される配線層を用いて各不透明パターン層の不透明図形を形成するようにしてもよい。
【００４４】
更に、上記実施例においては、半導体ウェハはＳＯＳウェハであるとして説明したが、透光性を有する絶縁基板としてのクォーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等であってもよい。
【図面の簡単な説明】
【００４５】
【図１】実施例のＳＯＳウェハの上面を示す説明図
【図２】図１のＡ部におけるスクライブラインを示す拡大図
【図３】図２のＢ部を示す拡大図
【図４】図３のＣ−Ｃ断面線に沿った断面を示す説明図
【図５】実施例の第１の不透明パターン層を示す説明図
【図６】実施例の第２の不透明パターン層を示す説明図
【図７】実施例の第３の不透明パターン層を示す説明図
【図８】図１のＤ部におけるスクライブラインを示す拡大図
【図９】実施例の半導体ウェハの製造方法を示す説明図
【図１０】実施例の半導体ウェハの製造方法を示す説明図
【符号の説明】
【００４６】
１ 半導体ウェハ
２ サファイア基板
３ シリコン半導体層
５ チップ形成領域
６ スクライブライン
７ スクライブライン形成領域
９ 不透明図形
９ａ 第１の不透明図形
９ｂ 第２の不透明図形
９ｃ 第３の不透明図形
１０ 不透明パターン層
１０ａ 第１の不透明パターン層
１０ｂ 第２の不透明パターン層
１０ｃ 第３の不透明パターン層
１２ ＴＥＧ形成領域
１５ ｎＭＯＳ素子
１６ 素子分離層
１７ ゲート絶縁膜
１７ａ シリコン酸化膜
１８ ゲート電極
１８ａ ポリシリコン膜
１９ サイドウォール
１９ａ シリコン窒化膜
２０ ソース層
２１ ドレイン層
２２ シリサイド層
２３ チャネル領域
２５ 第１の層間絶縁膜
２６ コンタクトプラグ
２７ 第１の配線
２７ａ 第１の配線層
２９ 第２の層間絶縁膜
３０ 導電プラグ
３１ 第２の配線
３１ａ 第２の配線層
３５ レジストマスク
【技術分野】
【０００１】
本発明は、透光性を有する絶縁基板を用いたＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）ウェハ等の半導体ウェハに関する。
【背景技術】
【０００２】
半導体チップの製造工程においては、半導体ウェハを製造装置で処理する際に、製造装置側で半導体ウェハの有無を認識させる必要がある。この場合の半導体ウェハの認識には、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を光源とした６７０〜９４０ｎｍの波長の光の透過、遮断により光学的に半導体ウェハの有無を検出する透過型センサが一般に用いられている。
【０００３】
シリコン（Ｓｉ）ウェハの場合には、６７０〜９４０ｎｍの波長を用いた透過型センサによる半導体ウェハの検出時の不具合は生じないが、近年、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイス等の高付加価値商品の製造に用いられる、サファイア基板上に薄いシリコン半導体層を形成したＳＯＳウェハにおいては、基板に用いられるサファイアが透光性を有するために６７０〜９４０ｎｍの波長の光を透過してしまい、半導体チップの製造工程におけるＳＯＳウェハの存在を認識ができない誤認識が生ずる場合がある。
【０００４】
これは、半導体チップの製造に用いるＳＯＳウェハには、半導体チップを構成する半導体素子を形成した後に、半導体チップを切出すためのスクライブラインを形成するが、このスクライブライン上には、通常、フォトリソグラフィに用いるアライメントマーク、および半導体素子の電気特性確認用のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が形成され、それ以外のものは何もない透明な領域となっているので、透過型センサから照射した光がスクライブラインを透過する割合が多くなって、ＳＯＳウェハが存在していたとしても、誤認識を生じさせる要因の一つになるからである。
【０００５】
このような誤認識が生じると、ＳＯＳウェハが未処理のまま当該工程を通過してしまい、半導体チップの製造歩留りが低下して半導体チップの製造効率が低下するという問題が生ずる。
上記のＳＯＳウェハ用いた場合の誤認識を防止するために、透過型センサで用いる光の波長を変化させて、ＳＯＳウェハの認識率を高めることが、一般に行われている。
【０００６】
また、ＳＯＳウェハ用いた場合の誤認識を防止するために、ＳＯＳウェハの周縁部に５ｍｍ程度の幅を有する外輪部を設け、シリコン半導体層上に、フォトリソグラフィにより外輪部を露出させたレジストマスクを形成し、これをマスクとして外輪部のシリコン半導体層にイオンを注入してアモルファス化し、アモルファス化された外輪部の不透明性を用いてＳＯＳウェハの有無の検出を行っているものがある（例えば、特許文献１参照。）。
【特許文献１】特開２００５−２２３３０４号公報（第４頁段落００１８−第５頁段落００２５、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した一般的な技術においては、透過型センサの光の波長を６７０〜９４０ｎｍとした場合に較べて、半導体ウェハの認識率は改善されるものの、シリコンウェハに較べると認識率が低く、技術的に満足できるものは得られておらず、半導体チップの製造歩留りが低下して半導体チップの製造効率が低下するという問題がある。
また、特許文献１の技術においては、ＳＯＳウェハの周縁部に設けた外輪部をアモルファス化して不透明な層を形成しているため、アモルファス化した外輪部を半導体チップの製造に用いることができず、半導体チップを形成するチップ形成領域の設定領域が狭くなり、１枚のＳＯＳウェハから製造できる半導体チップの数量が減少し、半導体チップの製造効率が低下するという問題がある。
【０００８】
更に、特許文献１の技術においては、外輪部をアモルファス化するための工程を新たに追加する必要があり、半導体チップの製造に時間を要し、半導体チップの製造コストが増加するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体チップを形成するチップ形成領域の設定領域を狭くすることなく、ＳＯＳウェハ等の半導体ウェハの認識率を向上させる手段を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するために、透光性を有する絶縁基板と、該絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、前記スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことを特徴とする。
【発明の効果】
【００１０】
これにより、本発明は、チップ形成領域の設定領域を狭くすることなく、不透明図形の不透明性を利用してＳＯＳウェハの認識率を向上させることができ、半導体チップの製造における歩留りを向上させて、その製造効率を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明による半導体ウェハの実施例について説明する。
【実施例】
【００１２】
図１は実施例の半導体ウェハの上面を示す説明図、図２は図１のＡ部におけるスクライブラインを示す拡大図、図３は図２のＢ部を示す拡大図、図４は図３のＣ−Ｃ断面線に沿った断面を示す説明図、図５は実施例の第１の不透明パターン層を示す説明図、図６は実施例の第２の不透明パターン層を示す説明図、図７は実施例の第３の不透明パターン層を示す説明図、図８は図１のＤ部におけるスクライブラインを示す拡大図である。
【００１３】
図１において、１は半導体ウェハとしてのＳＯＳウェハである。
２は絶縁基板としてのサファイア基板（図４参照）であり、単結晶の酸化アルミニウム（Ａｌ２Ｏ３）からなる円盤状の薄板であって、透光性および優れた絶縁性を有している。
３はシリコン半導体層（図４参照）であり、サファイア基板２上に、シリコン結晶の固相エピタキシャル成長等により形成された単結晶シリコンからなる薄い半導体層である。
【００１４】
本実施例のＳＯＳウェハ１には、ｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子等のＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やメモリ素子等の半導体素子を回路配線で接続して形成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体チップを形成するためのチップ形成領域５が複数設定され、各チップ形成領域は、ＳＯＳウェハ１を個片に分割して半導体チップを製造するときの縦横に設定された分割線であるスクライブライン６を形成するためのスクライブライン形成領域７により区画されている。
【００１５】
本実施例のスクライブライン形成領域７の幅方向（チップ形成領域５とスクライブライン形成領域７との境界線に直交し、ＳＯＳウェハ１の上面に平行な方向をいう。）の長さは、５０〜３００μｍに設定され、そこに形成されるスクライブライン６は、図２、図３、図４に示すように、第１の不透明図形９ａ、第２の不透明図形９ｂ、第３の不透明図形９ｃを、それぞれ複数配置した第１の不透明パターン層１０ａ、第２の不透明パターン層１０ｂ、第３の不透明パターン層１０ｃを、後述する第１の層間絶縁膜２５および第２の層間絶縁膜２９それぞれの間に形成した状態で、積層して形成されている。
【００１６】
最下層に形成される第１の不透明パターン層１０ａの不透明図形９ａは、後述するゲート電極１８を形成するときのポリシリコン膜１８ａを、フォトリソグラフィによりパターニングし、その上に金属導電膜としてのシリサイド層２２を積層して形成され、図５に示すように、その形状は、最小露光可能寸法をＳ（単位：μｍ）としてときに、１辺を１．５Ｓ以上、５Ｓ以下の範囲で設定した矩形に形成され、互いの不透明図形９ａ間の距離を１Ｓ以上の長さとして縦横に配置されている。
【００１７】
第２の不透明パターン層１０ｂの不透明図形９ｂは、後述する第１の層間絶縁膜２５上に、第１の配線２７を形成するときの導電材料で形成された金属導電膜としての第１の配線層２７ａを、フォトリソグラフィによりパターニングして形成され、図３、図５に示すように、その形状は、互いに隣合う４つの第１の不透明図形９ａの中央部の隙間を覆うように８角形に形成され、千鳥状に配置されている。
【００１８】
第３の不透明パターン層１０ｃの不透明図形９ｃは、後述する第２の層間絶縁膜２９上に、第２の配線３１を形成するときの第１の配線層２７ａと同様の導電材料で形成された金属導電膜としての第２の配線層３１ａを、フォトリソグラフィによりパターニングして形成され、図３、図６に示すように、その形状は、千鳥状に配置された第２の不透明図形１０ｂ間の大きい隙間を覆うように、第２の不透明図形１０ｂと重ね代Ｋ（本実施例では、０．１〜２．０μｍ）で対向させた矩形に形成され、千鳥状に配置されている。
【００１９】
これにより、スクライブライン６は、上面から見たときに、図３に示すように、一の不透明パターン層１０に配置された不透明図形９の間の隙間を、他の不透明パターン層１０に配置された不透明図形９で覆って、隙間がない状態に形成されている。
図８において、１２はＴＥＧ形成領域であり、スクライブライン形成領域７の幅方向の中央部に、周囲を不透明図形９で囲まれた矩形の領域として、スクライブライン形成領域７の複数箇所に設定されて、チップ形成領域５に形成される各種の半導体素子と同じ、またはサイズ違いの複数の素子で構成されるＴＥＧが形成されており、このＴＥＧを用いてチップ形成領域５に形成される各種の半導体素子の電気的な特性が確認される。
【００２０】
図９、図１０は実施例のＳＯＳウェハの製造方法を示す説明図である。
図９、図１０においては、チップ形成領域５に形成される半導体素子の１つであるｎＭＯＳ素子１５の断面を左側に、スクライブライン形成領域７に形成されるスクライブライン６の部分断面を右側に示す。
ｎＭＯＳ素子１５は、ＳＯＳウェハ１のチップ形成領域５に設定された、周囲を酸化シリコン（ＳｉＯ２）等の絶縁材料で形成された素子分離層１６により絶縁分離された領域である素子形成領域のサファイア基板２上のシリコン半導体層３に形成され、図１０（Ｐ６）に示すように、比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたシリコン半導体層３上に形成された酸化シリコン等からなるゲート絶縁膜１７、このゲート絶縁膜１７を介してシリコン半導体層３に対向配置されたポリシリコン等からなるゲート電極１８、ゲート電極１８の側面に形成された窒化シリコン（Ｓｉ３Ｎ４）等からなるサイドウォール１９、ゲート電極１８の両側に比較的高濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を拡散させて形成されたソース層２０およびドレイン層２１、ゲート電極１８とソース層２０とドレイン層２１の上部に形成されたコバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等の金属材料とシリコンとの化合物からなるシリサイド層２２等で構成されており、ソース層２０とドレイン層２１に挟まれたゲート電極１８下の低濃度のＰ型不純物等を拡散させたシリコン半導体層３がｎＭＯＳ素子５のチャネル領域２３として機能し、ゲート電極１８にしきい電圧が印加されたときにチャネル領域２３に形成されるチャネルにより、ソース層２０とドレイン層２１との間を流れる電流を制御する機能を有している。
【００２１】
また、ｎＭＯＳ素子１５を覆う酸化シリコン等からなる第１の層間絶縁膜２５上には、ｎＭＯＳ素子１５のゲート電極１８、ソース層２０およびドレイン層２１のシリサイド層２２に、タングステンやアルミニウム（Ａｌ）等の導電材料で形成されたコンタクトプラグ２６を介して電気的に接続された、コンタクトプラグ２６と同様の導電材料からなる第１の配線２７が形成され、この第１の配線２７を覆う第１の層間絶縁膜と同様の絶縁材料からなる第２の層間絶縁膜２９上には、第１の配線１７にコンタクトプラグ２６と同様の導電材料からなる導電プラグ３０を介して電気的に接続された、コンタクトプラグ２６と同様の導電材料からなる第２の配線３１が形成されている。
【００２２】
図９、図１０において、３５はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＳウェハ１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
以下に、図９、図１０にＰで示す工程に従って、本実施例のスクライブライン６を形成したＳＯＳウェハ１の製造方法について説明する。
【００２３】
Ｐ１（図９）、サファイア基板２上に、Ｐ型不純物を低濃度に拡散させたシリコン半導体層３を形成したＳＯＳウェハ１を準備し、そのシリコン半導体層３にスクライブライン形成領域７を縦横に設定すると共に、スクライブライン形成領域７に区画された複数のチップ形成領域５を設定する。
スクライブライン形成領域７およびチップ形成領域５を設定したＳＯＳウェハ１のシリコン半導体層３上に、熱酸化法によりパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコンからなるシリコン窒化膜を形成し、フォトリソグラフィによりシリコン窒化膜上に、チップ形成領域５およびＴＥＧ形成領域１２に設定された素子形成領域、並びにスクライブライン形成領域７を覆うレジストマスク３５（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜をエッチングしてパッド酸化膜を露出させる。
【００２４】
前記のレジストマスク３５の除去後に、シリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、露出しているパッド酸化膜下のシリコン半導体層３を酸化して素子分離層１６を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去する。
そして、熱酸化法によりシリコン半導体層３の上面を熱酸化してゲート絶縁膜１７を形成するための酸化シリコンからなるシリコン酸化膜１７ａを形成する。
【００２５】
Ｐ２（図９）、シリコン酸化膜１７ａ上にＣＶＤ法によりゲート電極１８を形成するためのポリシリコンを堆積して比較的厚膜のポリシリコン膜１８ａを形成し、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２のゲート電極１８の形成領域、並びにスクライブライン形成領域７のＴＥＧ形成領域１２を除く第１の不透明図形９ａの形成領域を覆うレジストマスク３５を形成し、これをマスクとして、異方性エッチングにより露出しているポリシリコン膜１８ａをエッチングしてシリコン酸化膜１７ａを露出させ、チップ形成領域５およびＴＥＧ形成領域１２のシリコン半導体層３上にゲート電極１８を形成すると共に、スクライブライン形成領域７のシリコン半導体層３上のＴＥＧ形成領域１２を除く領域に、第１の不透明パターン層１０ａを構成する縦横に配置されたポリシリコン膜１８ａからなる第１の不透明図形９ａ（図５参照）を形成する。
【００２６】
Ｐ３（図９）、工程Ｐ２で形成したレジストマスク３５を除去し、ゲート電極１８および不透明図形９ａ上等のＳＯＳウェハ１上の全面にＣＶＤ法により窒化シリコンを堆積してサイドウォール１９を形成するためのシリコン窒化膜１９ａを形成し、異方性エッチングによりシリコン窒化膜１９ａおよびシリコン酸化膜１８ａをエッチングして、ゲート電極１８の上面およびシリコン半導体層３の上面、並びに不透明図形９ａの上面を露出させ、ゲート電極１８とシリコン半導体層３との間にゲート絶縁膜１８を形成すると共に、ゲート電極１８の側面にサイドウォール１９を形成する。
【００２７】
このとき、不透明図形９ａとシリコン半導体層３との間にシリコン酸化膜１８ａが、その側面にサイドウォール形状のシリコン窒化膜１９ａが残留する。
次いで、フォトリソグラフィにより、チップ形成領域５およびＴＥＧ形成領域１２に設定された素子形成領域を露出させたレジストマスク３５（不図示）を形成し、このレジストマスク３５とゲート電極１８およびサイドウォール１９とをマスクとして、露出しているシリコン半導体層３にＮ型不純物イオンを注入して、ゲート電極１８の両側のシリコン半導体層３にＮ型不純物を比較的高濃度に拡散させたソース層２０およびドレイン層２１を形成し、前記のレジストマスク３５を除去する。
【００２８】
これにより、シリコン半導体層３のソース層２０とドレイン層２１とに挟まれたゲート電極１８下の領域にチャネル領域２３が形成される。
Ｐ４（図９）、ゲート電極１８および不透明図形９ａ、ソース層２０、ドレイン層２１上等のＳＯＳウェハ１上の全面にスパッタ法等によりコバルトを堆積して金属材料層を形成し、サリサイド処理によりゲート電極１８上、ソース層２０およびドレイン層２１上、並びに不透明図形９ａ上のシリコンと接している金属材料層をシリサイド化してそれぞれ部位にシリサイド層２２を形成する。
【００２９】
この場合のサリサイド処理は、アニール処理を施してから未反応の金属材料層を除去するまでの処理をいう。
Ｐ５（図１０）、シリサイド層２２の形成後に、シリサイド層２２および素子分離層１６上等のＳＯＳウェハ１上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して第１の層間絶縁膜２５を形成し、フォトリソグラフィにより第１の層間絶縁膜２５上に、ソース層２０およびドレイン層２１のそれぞれのシリサイド層２２上のコンタクトプラグ２６の形成領域の第１の層間絶縁膜２５を露出させた開口部を有するレジストマスク３５（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２５を貫通してソース層２０およびドレイン層２１のシリサイド層２２に達するコンタクトホールを形成し、前記のレジストマスク３５の除去後に、それぞれのコンタクトホール内にスパッタ法等により導電材料を埋め込んでコンタクトプラグ２６を形成し、その上面を平坦化処理して第１の層間絶縁膜２５の上面を露出させる。
【００３０】
次いで、前記と同様にして、ゲート電極１８のシリサイド層２２に達するコンタクトホールに導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して第１の層間絶縁膜２５の上面を露出させる。
その後に、スパッタ法等により、第１の層間絶縁膜２５上にコンタクトプラグ２６と同じ導電材料で第１の配線２７を形成するための第１の配線層２７ａを形成し、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２の第１の配線２７の形成領域、およびスクライブライン形成領域７のＴＥＧ形成領域１２を除く第２の不透明図形９ｂの形成領域を覆うレジストマスク３５を形成し、これをマスクとして第１の配線層２７ａをエッチングしてコンタクトプラグ２６に電気的に接続する第１の配線２７を形成すると共に、スクライブライン形成領域７の第１の層間絶縁膜２５上のＴＥＧ形成領域１２を除く領域に、第２の不透明パターン層１０ｂを構成する千鳥状に配置された第１の配線層２７ａからなる第２の不透明図形９ｂ（図６参照）を形成する。
【００３１】
Ｐ６（図１０）、工程Ｐ５で形成したレジストマスク３５を除去し、第１の配線２７および第２の不透明図形９ｂ上等のＳＯＳウェハ１上の全面に、第１の層間絶縁膜２５と同様にして第２の層間絶縁膜２９を形成し、フォトリソグラフィにより第２の層間絶縁膜２９上に、第１の配線２７上の導電プラグ３０の形成領域の第２の層間絶縁膜２９を露出させた開口部を有するレジストマスク３５（不図示）を形成し、これをマスクとして異方性エッチングにより第２の層間絶縁膜２９を貫通して第１の配線２７に達する貫通穴を形成し、前記のレジストマスク３５の除去後に、それぞれの貫通穴内および第２の層間絶縁膜２９上にスパッタ法等によりコンタクトプラグ２６と同じ導電材料を堆積して導電プラグ３０を形成すると共に、第２の層間絶縁膜２９上に第２の配線３１を形成するための第２の配線層３１ａを形成する。
【００３２】
そして、フォトリソグラフィによりチップ形成領域５およびＴＥＧ形成領域１２の第２の配線３１の形成領域、およびスクライブライン形成領域７のＴＥＧ形成領域１２を除く第３の不透明図形９ｃの形成領域を覆うレジストマスク３５（不図示）を形成し、これをマスクとして第２の配線層３１ａをエッチングして導電プラグ３０に電気的に接続する第２の配線３１を形成すると共に、スクライブライン形成領域７の第２の層間絶縁膜２９上のＴＥＧ形成領域１２を除く領域に、第３の不透明パターン層１０ｃを構成する千鳥状に配置された第２の配線層３１ａからなる第３の不透明図形９ｃ（図７参照）を形成する。
【００３３】
このようにして、本実施例のスクライブライン６を形成したＳＯＳウェハ１が製造され、ＴＥＧ形成領域１２に形成されたＴＥＧの各素子により、チップ形成領域５に形成された半導体素子の電気特性を確認した後に、スクライブライン６の中心線上をダイシングブレードにより切断し、ＳＯＳウェハ１を個片に分割して本実施例の半導体チップが製造される。
【００３４】
上記のように、本実施例のスクライブライン形成領域７には、各不透明パターン層１０に、第１の不透明図形９ａ、第２の不透明図形９ｂ、第３の不透明図形９ｃが配置されているので、チップ形成領域５の設定領域を狭くすることなく、各不透明図形９の不透明性を利用して、それぞれの不透明図形９の形成後の製造工程で用いられる各製造装置おける処理の際のＳＯＳウェハ１の認識率を高めることができ、ＳＯＳウェハ１が未処理のまま当該工程を通過することを抑制して、半導体チップの製造効率を向上させることができる。
【００３５】
このことは、ＳＯＳウェハ１の中央部によりその存在を認識する透過型センサを備えた製造装置におけるＳＯＳウェハ１の認識率を高める場合に、特に有効である。
また、スクライブライン形成領域７は、ＳＯＳウェハ１の周縁部にも設定されているので、周縁部によりＳＯＳウェハ１の存在を認識する製造装置においても、ＳＯＳウェハ１の認識率を高めることが可能になる。
【００３６】
また、本実施例のスクライブライン形成領域７には、ポリシリコン膜１８ａからなる第１の不透明図形９ａ、第１の配線層２７ａからなる第２の不透明図形９ｂ、第２の配線層３１ａからなる第３の不透明図形９ｃが形成されているので、チップ形成領域５に形成する半導体素子、例えばｎＭＯＳ素子１５のゲート電極１８や第１の配線２７、第２の配線３１を形成するときのレジストマスク３５をそのまま用いて、新たな工程を追加することなく、ＳＯＳウェハ１の認識率を高めるための不透明図形９の形成を行うことができる他、６７０〜９４０ｎｍの波長を用いた透過型センサを用いたとしても、ＳＯＳウェハ１を容易に検出することができ、シリコンウェハを用いて半導体チップを製造する製造工程で、ＳＯＳウェハ１を用いた半導体チップの製造を行うことが可能になる。
【００３７】
この場合に、ポリシリコン膜１８ａからなる第１の不透明図形９ａに金属導電膜としてのシリサイド層２２を形成すれば、第１の不透明図形９ａの不透明性を更に高めることができる。
更に、例えば第１の配線層２７ａによりスクライブライン形成領域７の全面に不透明層を形成し、そのスクライブライン６をダイシングブレードにより切断したときには、金属導電膜からなる細長い髭状の切屑が形成され、ダイシングブレードに目詰まりが生じたり、洗浄により切屑を除去することが難しく、ボンディングパッド間の短絡を生じたりする懸念があるが、本実施例のスクライブライン６の各不透明パターン層１０のそれぞれの間には、第１の層間絶縁膜２５および第２の層間絶縁膜２９が形成され、各不透明パターン層１０には互いに隙間を介して離間する複数の不透明図形９が配置されているので、ＳＯＳウェハ１のスクライブライン６をダイシングブレードにより切断したときに形成される金属導電膜からなる切屑を細かくすることが可能になり、ダイシングブレードの目詰まりによる切断不良を防止することができると共に、切屑を洗浄により容易に除去することが可能になり、切屑によるボンディングパッド間の短絡を防止することができる。
【００３８】
更に、スクライブライン領域７に設定されたＴＥＧ形成領域１２の周囲を、不透明図形９で囲ってあるので、透過型センサによりＳＯＳウェハ１をトレースしたときに、照射された光がＴＥＧ形成領域１２を通過したとしても、その光はＴＥＧ形成領域１２の周囲に形成された不透明図形９に必ず遮断され、透過型センサによるＳＯＳウェハ１の認識率が低下することはない。
【００３９】
以上説明したように、本実施例では、スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことによって、チップ形成領域の設定領域を狭くすることなく、不透明図形の不透明性を利用してＳＯＳウェハの認識率を向上させることができ、半導体チップの製造における歩留りを向上させて、その製造効率を向上させることができる。
【００４０】
また、不透明図形を形成した不透明パターン層を複数設け、各不透明パターン層の間に、層間絶縁膜を形成し、一の不透明パターン層の不透明図形の間の隙間を、他の不透明パターン層の不透明図形で覆うようにしたことによって、透過型センサから照射される光を確実に遮断することができると共に、ＳＯＳウェハを個片に分割する際の切屑を細かくすることができ、切屑の洗浄による除去を容易にして、ボンディングパッド間の短絡を防止することができる。
【００４１】
更に、スクライブライン形成領域の各不透明パターン層に配置する第１の不透明図形をポリシリコン膜で、第２の不透明図形を第１の配線層で、第３の不透明図形を第２の配線層で形成すようにしたことによって、チップ形成領域に形成する半導体素子のゲート電極や第１の配線、第２の配線を形成するときのレジストマスクをそのまま用いて、新たな工程を追加することなく、ＳＯＳウェハの認識率を高めるための不透明図形の形成を行うことができる。
【００４２】
更に、スクライブライン領域に設定されたＴＥＧ形成領域の周囲を、不透明図形で囲うようにしたことによって、透過型センサによりＳＯＳウェハをトレースしたときに、照射された光がＴＥＧ形成領域を通過したとしても、その光をＴＥＧ形成領域の周囲に形成された不透明図形により、必ず遮断することができる。
なお、上記実施例においては、光学式の透過型センサによりＳＯＳウェハの存在を認識するとして説明したが、光学式の反射型センサの用いて、不透明図形で反射された光を検出してＳＯＳウェハの存在を認識するようにしてもよい。
【００４３】
また、上記実施例においては、第１の不透明図形は矩形、第２の不透明図形は８角形、第３の不透明図形は矩形であるとして説明したが、これらの不透明図形の形状は前記に限らず、他の多角形形状であってもよい。要はＳＯＳウェハの分割時に細かい切屑となる形状であれは、どのような形状であってもよい。
更に、上記実施例においては、層間絶縁膜を２層設けるとして説明したが、層間絶縁膜を３層以上形成するＳＯＳウェハの場合には、ポリシリコン膜からなる不透明図形を省略して、各層間絶縁膜上に形成される配線層を用いて各不透明パターン層の不透明図形を形成するようにしてもよい。
【００４４】
更に、上記実施例においては、半導体ウェハはＳＯＳウェハであるとして説明したが、透光性を有する絶縁基板としてのクォーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等であってもよい。
【図面の簡単な説明】
【００４５】
【図１】実施例のＳＯＳウェハの上面を示す説明図
【図２】図１のＡ部におけるスクライブラインを示す拡大図
【図３】図２のＢ部を示す拡大図
【図４】図３のＣ−Ｃ断面線に沿った断面を示す説明図
【図５】実施例の第１の不透明パターン層を示す説明図
【図６】実施例の第２の不透明パターン層を示す説明図
【図７】実施例の第３の不透明パターン層を示す説明図
【図８】図１のＤ部におけるスクライブラインを示す拡大図
【図９】実施例の半導体ウェハの製造方法を示す説明図
【図１０】実施例の半導体ウェハの製造方法を示す説明図
【符号の説明】
【００４６】
１ 半導体ウェハ
２ サファイア基板
３ シリコン半導体層
５ チップ形成領域
６ スクライブライン
７ スクライブライン形成領域
９ 不透明図形
９ａ 第１の不透明図形
９ｂ 第２の不透明図形
９ｃ 第３の不透明図形
１０ 不透明パターン層
１０ａ 第１の不透明パターン層
１０ｂ 第２の不透明パターン層
１０ｃ 第３の不透明パターン層
１２ ＴＥＧ形成領域
１５ ｎＭＯＳ素子
１６ 素子分離層
１７ ゲート絶縁膜
１７ａ シリコン酸化膜
１８ ゲート電極
１８ａ ポリシリコン膜
１９ サイドウォール
１９ａ シリコン窒化膜
２０ ソース層
２１ ドレイン層
２２ シリサイド層
２３ チャネル領域
２５ 第１の層間絶縁膜
２６ コンタクトプラグ
２７ 第１の配線
２７ａ 第１の配線層
２９ 第２の層間絶縁膜
３０ 導電プラグ
３１ 第２の配線
３１ａ 第２の配線層
３５ レジストマスク
【特許請求の範囲】
【請求項１】
透光性を有する絶縁基板と、該絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、
前記スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことを特徴とする半導体ウェハ。
【請求項２】
請求項１において、
前記不透明パターン層を複数設け、
前記各不透明パターン層の間に、層間絶縁膜を形成すると共に、一の不透明パターン層の不透明図形の間の隙間を、他の不透明パターン層の不透明図形で覆ったことを特徴とする半導体ウェハ。
【請求項３】
請求項１または請求項２において、
前記不透明パターン層の不透明図形が、金属導電膜により形成されていることを特徴とする半導体ウェハ。
【請求項４】
請求項２において、
最下層の前記不透明パターン層の不透明図形が、ポリシリコン膜で形成されていることを特徴とする半導体ウェハ。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記各不透明パターン層に形成された不透明図形の間の隙間が、それぞれ最小露光可能寸法以上の長さに形成されていることを特徴とする半導体ウェハ。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記スクライブライン領域に、前記不透明図形で囲まれた、半導体素子の電気特性確認用のＴＥＧを形成するＴＥＧ形成領域を設けたことを特徴とする半導体ウェハ。
【請求項１】
透光性を有する絶縁基板と、該絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、
前記スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設けたことを特徴とする半導体ウェハ。
【請求項２】
請求項１において、
前記不透明パターン層を複数設け、
前記各不透明パターン層の間に、層間絶縁膜を形成すると共に、一の不透明パターン層の不透明図形の間の隙間を、他の不透明パターン層の不透明図形で覆ったことを特徴とする半導体ウェハ。
【請求項３】
請求項１または請求項２において、
前記不透明パターン層の不透明図形が、金属導電膜により形成されていることを特徴とする半導体ウェハ。
【請求項４】
請求項２において、
最下層の前記不透明パターン層の不透明図形が、ポリシリコン膜で形成されていることを特徴とする半導体ウェハ。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記各不透明パターン層に形成された不透明図形の間の隙間が、それぞれ最小露光可能寸法以上の長さに形成されていることを特徴とする半導体ウェハ。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記スクライブライン領域に、前記不透明図形で囲まれた、半導体素子の電気特性確認用のＴＥＧを形成するＴＥＧ形成領域を設けたことを特徴とする半導体ウェハ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１０１４０（Ｐ２００９−１０１４０Ａ）
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００７−１６９６６０（Ｐ２００７−１６９６６０）
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（３９０００８８５５）宮崎沖電気株式会社 (151)
【Ｆターム（参考）】
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（３９０００８８５５）宮崎沖電気株式会社 (151)
【Ｆターム（参考）】
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