半導体装置の製造方法、半導体装置
【課題】
基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法を提供すること。
【解決手段】
本発明の半導体装置の製造方法は、半導体基板１上の回路素子３を被覆する第１絶縁膜５を形成する工程と、互いに電気的に分離される共に第１絶縁膜５内に埋め込まれた導電材料７を介して前記回路素子３にそれぞれ電気的に接続される一対の第１配線９を第１絶縁膜５上に形成する工程と、前記第１配線９を被覆する第２絶縁膜１１を形成する工程と、前記第１配線９を露出させる一対の開口部１３を第２絶縁膜１１に形成する工程と、前記開口部１３を介して前記第１配線９を所定の抵抗値で互いに電気的に接続させる第２配線１５を第２絶縁膜１１上に形成する工程とを備える。
基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法を提供すること。
【解決手段】
本発明の半導体装置の製造方法は、半導体基板１上の回路素子３を被覆する第１絶縁膜５を形成する工程と、互いに電気的に分離される共に第１絶縁膜５内に埋め込まれた導電材料７を介して前記回路素子３にそれぞれ電気的に接続される一対の第１配線９を第１絶縁膜５上に形成する工程と、前記第１配線９を被覆する第２絶縁膜１１を形成する工程と、前記第１配線９を露出させる一対の開口部１３を第２絶縁膜１１に形成する工程と、前記開口部１３を介して前記第１配線９を所定の抵抗値で互いに電気的に接続させる第２配線１５を第２絶縁膜１１上に形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体装置に関し、特に、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
従来の技術では基準電圧発生回路の分圧抵抗にはポリＳｉまたはタングステンシリサイド、またはＡＬ系合金で抵抗配線を形成して使用していた。最近液晶パネルの多階調化に伴い、液晶ドライバーの基準電圧発生回路の分圧抵抗のチップ占有面積は大きくなる傾向にある。
【０００３】
図３は、従来の半導体装置の基準電圧発生回路部分の構造を示す断面図である。この半導体装置では、半導体基板５１上に、複数のトランジスタ５３（ゲート電極５３ａ、ソース・ドレイン領域５３ｂ）が形成され、隣接するトランジスタ５３間には、素子分離領域５５が形成されている。素子分離領域５５上には、分圧抵抗５７が形成されている。分圧抵抗５７は、ゲート電極５３ａの配線材料に一般的に使用されるポリＳｉまたはタングステンシリサイドで形成されている。トランジスタ５３及び分圧抵抗５７は、層間絶縁膜５９で被覆されている。また、層間絶縁膜５９上には、金属配線６１が形成されており、金属配線６１は、層間絶縁膜５９内に形成されたプラグ６３を介して、分圧抵抗５７とトランジスタ５３とを電気的に接続している。なお、素子分離領域５５上に形成されたゲート配線５６は、ゲート電極５３ａを互いに電気的に接続するなどの役割を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
基準電圧発生回路は、通常、トランジスタなど回路素子と、分圧抵抗とからなるが、従来の半導体装置では、回路素子と分圧抵抗は、異なる領域に形成されていた。このため、分圧抵抗領域が広がるにつれて、基準電圧発生回路全体の占有面積も広がっていた。
【０００５】
本発明は係る事情に鑑みてなされたものであり、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。
【発明の効果】
【０００７】
半導体基板上の回路素子の上方に一対の第１配線が形成され、これら一対の第１配線は第２配線によって所定の抵抗値で電気的に接続され、この第２配線が分圧抵抗となる。従って、本発明によれば、回路素子の上方に分圧抵抗を形成することができる。すなわち、従来の半導体装置と異なり、基板上の同一領域に回路素子と分圧抵抗を形成することができるので、基準電圧発生回路の占有面積を概ね半分程度に縮小することができる。
【０００８】
また、従来は回路素子と分圧抵抗が異なる領域に形成されていたので、両者を電気的に接続する配線領域が必要であったが、本発明によれば、回路素子と分圧抵抗とは第１絶縁膜内に埋め込まれた導電材料を介して電気的にされるので、両者を電気的に接続する配線領域が不要であり、この点からも基準電圧発生回路の占有面積を縮小することができる。
【０００９】
また、液晶ドライバーにおいて、液晶パネル機種毎に液晶ドライバーの入出力特性を調整する場合、基準電圧発生回路の電圧分圧比の変更が必要となるが、本発明によれば、従来よりも上層に分圧抵抗が形成されるので、従来よりも遅い工程で基準電圧発生回路の電圧分圧比を変更することができ、このため、少量多品種生産において、工程内在庫が少なくなり、納期が早くなる。
【発明を実施するための最良の形態】
【００１０】
１．半導体装置の製造方法
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。
【００１１】
１−１．半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程
半導体基板は、後述する回路素子を形成可能な基板からなり、例えば、シリコンなどの元素半導体基板、又はＧａＡｓなどの化合物半導体基板などからなる。回路素子は、基準電圧発生に必要な素子からなり、例えば、トランジスタなど能動素子を含む。通常、複数の能動素子が組み合わさってスイッチング回路又はオペアンプなどが形成される。第１絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第１絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
【００１２】
１−２．互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程
第１絶縁膜上には、一対の第１配線が形成される。各第１配線は、第１絶縁膜内に埋め込まれた導電材料（例えばタングステンプラグ）を介して回路素子に接続される。第１配線は、好ましくは、金属又は合金からなり、例えば、Ａｌ−Ｃｕ合金からなる。第１配線は、好ましくは、４００〜６００ｎｍの厚さで形成する。第１配線は、例えば、スパッタ法などで第１絶縁膜上に第１配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。一対の第１配線は、互いに電気的に分離されるように形成され、後述する第２配線によって所定の抵抗値で互いに電気的に接続され、第２配線が分圧抵抗になる。
【００１３】
１−３．前記第１配線を被覆する第２絶縁膜を形成する工程
第２絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第２絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
【００１４】
１−４．前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程
一対の第１配線が、それぞれ露出するように、一対の開口部を第２絶縁膜に形成する。一対の開口部は、フォトリソグラフィー及びエッチングにより、第２絶縁膜を選択的に除去することによって形成することができる。各開口部の径は、好ましくは、０．４〜０．６μｍである。この程度の大きさであれば、第２配線によって容易に一対の第１配線を電気的に接続することができるからである。
【００１５】
１−５．前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程
第２配線は、好ましくは、金属、合金又は不純物のドープされた半導体からなる。第２配線は、単層膜であっても積層膜であってもよい。第２配線は、例えば、Ｔｉ（例えば３０〜５０ｎｍ）とＴｉＮ（例えば５０〜１５０ｎｍ）の積層膜からなる。この場合、タングステンプラグ用のバリアメタル層の形成工程で第２配線用薄膜を形成することができ、工程数の増加を抑えることができるからである。第２配線は、例えば、スパッタ法などで第２絶縁膜上に第２配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。
【００１６】
第２配線は、所定の抵抗値を有しており、基準電圧発生回路の分圧抵抗となる。第２配線は、基板上の回路素子の上方に形成することができるので、基準電圧発生回路全体の占有面積を縮小することができる。
【００１７】
また、第２配線（又は第２配線用薄膜）を形成した後に、前記開口部に導電材料を充填する工程をさらに備えてもよい。この場合、開口部を埋めて平坦化することができ、後の配線工程を容易にすることができる。導電材料は、タングステンであることが好ましい。この場合、タングステンプラグの形成工程で開口部の充填を行うことができ、工程数の増加を抑えることができるからである。
【００１８】
２．半導体装置
本発明の半導体装置は、半導体基板上の回路素子を被覆する第１絶縁膜と、互いに電気的に分離されると共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される第１絶縁膜上の一対の第１配線と、前記第１配線を被覆する第２絶縁膜と、前記第１配線を露出させる第２絶縁膜に形成された一対の開口部と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２絶縁膜上の第２配線とを備える。
【００１９】
このような半導体装置は、上記半導体装置の製造方法によって形成することができる。従って、上記半導体装置の製造方法についての説明は、その趣旨に反しない限り半導体装置についても当てはまる。
【実施例１】
【００２０】
１．半導体装置
図１は、本実施例の半導体装置の構造を示す断面図である。本実施例の半導体装置は、半導体基板１上に、複数のトランジスタ３（ゲート電極３ａ、ソース・ドレイン領域３ｂ）を被覆する第１絶縁膜５と、互いに電気的に分離されると共に第１絶縁膜５内に埋め込まれた導電材料７を介して前記トランジスタ３にそれぞれ電気的に接続される第１絶縁膜５上の一対の第１配線９と、前記第１配線９を被覆する第２絶縁膜１１と、前記第１配線９を露出させる第２絶縁膜１１に形成された一対の開口部１３と、前記開口部１３を介して前記第１配線９を所定の抵抗値で互いに電気的に接続させる第２絶縁膜１１上の第２配線１５とを備える。隣接するトランジスタ３間には、素子分離領域１７が形成されている。開口部１３には、導電材料１９が充填され、その上に、第３絶縁膜２１が形成されている。第３絶縁膜２１を形成した領域以外の領域には、第３配線２３が形成されている。第３絶縁膜２１及び第３配線２３は、カバーグラス２５で覆われている。
【００２１】
２．半導体装置の製造方法
以下、図２を用いて、上記半導体装置の製造方法について説明する。なお、図２は、本実施例の半導体装置の製造工程を示す断面図である。
【００２２】
まず、半導体基板１上に複数のトランジスタ３及び素子分離領域１７を形成する。次に、複数のトランジスタ３を被覆する第１絶縁膜５を形成する。第１絶縁膜５は、例えばＣＶＤ法でＳｉＯ2又はＢＰＳＧを６００〜９００ｎｍ堆積して形成する。次に、第１絶縁膜５にコンタクト穴を形成し、形成した穴に導電材料（例えばタングステン）７を充填する。
【００２３】
次に、得られた基板上に、第１配線９用薄膜を形成する。第１配線９用薄膜は、例えばスパッタ法でＡＬ−Ｃｕを４００〜６００ｎｍ堆積して形成する。次に、第１配線９用薄膜を選択的にエッチングし、一対の第１配線９を形成する。一対の第１配線９は、互いに電気的に分離されると共に導電材料７を介してトランジスタ３にそれぞれ電気的に接続される。
【００２４】
次に、得られた基板上に第１配線９を被覆する第２絶縁膜１１を形成する。第２絶縁膜１１は、例えばＣＶＤ法でＳｉＯ2を６００〜９００ｎｍ堆積して形成する。第２絶縁膜１１は、９００ｎｍより厚く形成し、その後ＣＭＰ法で平坦化を行って、形成してもよい。次に、第２絶縁膜１１を選択的にエッチングして、第１配線９を露出させる一対の開口部１３を第２絶縁膜１１に形成する。一対の開口部１３を形成する際に、後の第３配線のための開口部１３ａも形成する。ここまでの工程で、図２（ａ）に示す構造が得られる。
【００２５】
次に、第２絶縁膜１１と開口部１３，１３ａを被覆する第２配線用金属膜１５ａを、例えばスパッタ法でＴｉを３０〜５０ｎｍ、ＴｉＮを５０〜１５０ｎｍ堆積して形成する。さらに、例えばＣＶＤ法でタングステンを４００〜６００ｎｍ堆積形成してタングステン層１９ａを形成し、図２（ｂ）に示す構造を得る。
【００２６】
次に、タングステン層１９ａを選択的にエッチングして開口部１３，１３ａにタングステンを充填してタングステンプラグ１９を形成する。次に、第２配線が形成される領域を覆う第３絶縁膜２１を形成する。第３絶縁膜２１は、例えばＣＶＤ法で基板全面にＳｉＯ2を１００〜２００ｎｍ堆積して基板全面に絶縁膜を形成し、得られた絶縁膜を選択的にエッチングして形成し、図２（ｃ）に示す構造を得る。
【００２７】
次に、得られた基板上に、第３配線用金属膜２３ａを、例えばスパッタ法でＡｌ−Ｃｕを４００〜９００ｎｍ堆積して形成し、図２（ｄ）に示す構造を得る。
【００２８】
次に、第３絶縁膜２１上方以外の領域にフォトレジストパターンを形成し、このパターンと第３絶縁膜２１をマスクとして第３配線用金属膜２３ａと第２配線用金属膜１５ａを同時にエッチングし、第３配線２３を形成する。この際、第２配線用金属膜１５ａのうち第３絶縁膜２１に覆われた部分は残り、第２配線１５が形成される。第２配線１５は、一対の開口部１３を介して、一対の第１配線９を所定の抵抗で電気的に接続する。このため、第２配線１５は、抵抗素子として機能する。なお、第２配線１５は、Ａｌ系合金からなる第１配線９と、Ｗプラグ１９との間に形成されていてバリア膜として機能することは公知のとおりである。
【００２９】
最後に、得られた基板を覆うカバーガラス２５を形成し、図１に示す構造を得て、本実施例の半導体装置の製造を完了する。
【００３０】
本実施例では、第２配線１５のシート抵抗は１０〜２０Ω／□であり、第１配線９のシート抵抗０．０３〜０．０５Ω／□と比べて十分大きく、高精度な基準電圧発生回路の分圧抵抗素子を製造することができる。
【実施例２】
【００３１】
実施例２では、図２（ｃ）において、基板全面に形成された絶縁膜を選択的にエッチングして第３絶縁膜２１を形成する際に、第２配線用金属膜１５ａも同時にエッチングする。その他の工程は、実施例１と同様である。この場合も、第３配線用金属膜２３ａを選択的にエッチングする時、第３絶縁膜２１に被覆された第２配線１５は残存したまま、それを覆う第３配線用金属膜２３ａが除去されて、実施例１と同じものができる。
【００３２】
上記実施例は金属配線が２層の場合について記述したが、３層以上の多層配線の場合でもＶｉａの接続にＷプラグを使っている配線層についてはどの層に対しても本発明を適用できる。また複数の配線層で本発明を適用してもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１の半導体装置の構造を示す断面図である。
【図２】本発明の実施例１の半導体装置の製造工程を示す断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００３４】
１：半導体基板 ３：トランジスタ ５：第１絶縁膜 ７：導電材料 ９：第１配線 １１：第２絶縁膜 １３：開口部 １５：第２配線 １７：素子分離領域 １９：導電材料 ２１：第３絶縁膜 ２３：第３配線 ２５：カバーグラス
５１：半導体基板 ５３：トランジスタ ５５：素子分離領域 ５７：分圧抵抗 ５９：層間絶縁膜 ６１：金属配線 ６３：プラグ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体装置に関し、特に、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
従来の技術では基準電圧発生回路の分圧抵抗にはポリＳｉまたはタングステンシリサイド、またはＡＬ系合金で抵抗配線を形成して使用していた。最近液晶パネルの多階調化に伴い、液晶ドライバーの基準電圧発生回路の分圧抵抗のチップ占有面積は大きくなる傾向にある。
【０００３】
図３は、従来の半導体装置の基準電圧発生回路部分の構造を示す断面図である。この半導体装置では、半導体基板５１上に、複数のトランジスタ５３（ゲート電極５３ａ、ソース・ドレイン領域５３ｂ）が形成され、隣接するトランジスタ５３間には、素子分離領域５５が形成されている。素子分離領域５５上には、分圧抵抗５７が形成されている。分圧抵抗５７は、ゲート電極５３ａの配線材料に一般的に使用されるポリＳｉまたはタングステンシリサイドで形成されている。トランジスタ５３及び分圧抵抗５７は、層間絶縁膜５９で被覆されている。また、層間絶縁膜５９上には、金属配線６１が形成されており、金属配線６１は、層間絶縁膜５９内に形成されたプラグ６３を介して、分圧抵抗５７とトランジスタ５３とを電気的に接続している。なお、素子分離領域５５上に形成されたゲート配線５６は、ゲート電極５３ａを互いに電気的に接続するなどの役割を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
基準電圧発生回路は、通常、トランジスタなど回路素子と、分圧抵抗とからなるが、従来の半導体装置では、回路素子と分圧抵抗は、異なる領域に形成されていた。このため、分圧抵抗領域が広がるにつれて、基準電圧発生回路全体の占有面積も広がっていた。
【０００５】
本発明は係る事情に鑑みてなされたものであり、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。
【発明の効果】
【０００７】
半導体基板上の回路素子の上方に一対の第１配線が形成され、これら一対の第１配線は第２配線によって所定の抵抗値で電気的に接続され、この第２配線が分圧抵抗となる。従って、本発明によれば、回路素子の上方に分圧抵抗を形成することができる。すなわち、従来の半導体装置と異なり、基板上の同一領域に回路素子と分圧抵抗を形成することができるので、基準電圧発生回路の占有面積を概ね半分程度に縮小することができる。
【０００８】
また、従来は回路素子と分圧抵抗が異なる領域に形成されていたので、両者を電気的に接続する配線領域が必要であったが、本発明によれば、回路素子と分圧抵抗とは第１絶縁膜内に埋め込まれた導電材料を介して電気的にされるので、両者を電気的に接続する配線領域が不要であり、この点からも基準電圧発生回路の占有面積を縮小することができる。
【０００９】
また、液晶ドライバーにおいて、液晶パネル機種毎に液晶ドライバーの入出力特性を調整する場合、基準電圧発生回路の電圧分圧比の変更が必要となるが、本発明によれば、従来よりも上層に分圧抵抗が形成されるので、従来よりも遅い工程で基準電圧発生回路の電圧分圧比を変更することができ、このため、少量多品種生産において、工程内在庫が少なくなり、納期が早くなる。
【発明を実施するための最良の形態】
【００１０】
１．半導体装置の製造方法
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。
【００１１】
１−１．半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程
半導体基板は、後述する回路素子を形成可能な基板からなり、例えば、シリコンなどの元素半導体基板、又はＧａＡｓなどの化合物半導体基板などからなる。回路素子は、基準電圧発生に必要な素子からなり、例えば、トランジスタなど能動素子を含む。通常、複数の能動素子が組み合わさってスイッチング回路又はオペアンプなどが形成される。第１絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第１絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
【００１２】
１−２．互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程
第１絶縁膜上には、一対の第１配線が形成される。各第１配線は、第１絶縁膜内に埋め込まれた導電材料（例えばタングステンプラグ）を介して回路素子に接続される。第１配線は、好ましくは、金属又は合金からなり、例えば、Ａｌ−Ｃｕ合金からなる。第１配線は、好ましくは、４００〜６００ｎｍの厚さで形成する。第１配線は、例えば、スパッタ法などで第１絶縁膜上に第１配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。一対の第１配線は、互いに電気的に分離されるように形成され、後述する第２配線によって所定の抵抗値で互いに電気的に接続され、第２配線が分圧抵抗になる。
【００１３】
１−３．前記第１配線を被覆する第２絶縁膜を形成する工程
第２絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第２絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
【００１４】
１−４．前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程
一対の第１配線が、それぞれ露出するように、一対の開口部を第２絶縁膜に形成する。一対の開口部は、フォトリソグラフィー及びエッチングにより、第２絶縁膜を選択的に除去することによって形成することができる。各開口部の径は、好ましくは、０．４〜０．６μｍである。この程度の大きさであれば、第２配線によって容易に一対の第１配線を電気的に接続することができるからである。
【００１５】
１−５．前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程
第２配線は、好ましくは、金属、合金又は不純物のドープされた半導体からなる。第２配線は、単層膜であっても積層膜であってもよい。第２配線は、例えば、Ｔｉ（例えば３０〜５０ｎｍ）とＴｉＮ（例えば５０〜１５０ｎｍ）の積層膜からなる。この場合、タングステンプラグ用のバリアメタル層の形成工程で第２配線用薄膜を形成することができ、工程数の増加を抑えることができるからである。第２配線は、例えば、スパッタ法などで第２絶縁膜上に第２配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。
【００１６】
第２配線は、所定の抵抗値を有しており、基準電圧発生回路の分圧抵抗となる。第２配線は、基板上の回路素子の上方に形成することができるので、基準電圧発生回路全体の占有面積を縮小することができる。
【００１７】
また、第２配線（又は第２配線用薄膜）を形成した後に、前記開口部に導電材料を充填する工程をさらに備えてもよい。この場合、開口部を埋めて平坦化することができ、後の配線工程を容易にすることができる。導電材料は、タングステンであることが好ましい。この場合、タングステンプラグの形成工程で開口部の充填を行うことができ、工程数の増加を抑えることができるからである。
【００１８】
２．半導体装置
本発明の半導体装置は、半導体基板上の回路素子を被覆する第１絶縁膜と、互いに電気的に分離されると共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される第１絶縁膜上の一対の第１配線と、前記第１配線を被覆する第２絶縁膜と、前記第１配線を露出させる第２絶縁膜に形成された一対の開口部と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２絶縁膜上の第２配線とを備える。
【００１９】
このような半導体装置は、上記半導体装置の製造方法によって形成することができる。従って、上記半導体装置の製造方法についての説明は、その趣旨に反しない限り半導体装置についても当てはまる。
【実施例１】
【００２０】
１．半導体装置
図１は、本実施例の半導体装置の構造を示す断面図である。本実施例の半導体装置は、半導体基板１上に、複数のトランジスタ３（ゲート電極３ａ、ソース・ドレイン領域３ｂ）を被覆する第１絶縁膜５と、互いに電気的に分離されると共に第１絶縁膜５内に埋め込まれた導電材料７を介して前記トランジスタ３にそれぞれ電気的に接続される第１絶縁膜５上の一対の第１配線９と、前記第１配線９を被覆する第２絶縁膜１１と、前記第１配線９を露出させる第２絶縁膜１１に形成された一対の開口部１３と、前記開口部１３を介して前記第１配線９を所定の抵抗値で互いに電気的に接続させる第２絶縁膜１１上の第２配線１５とを備える。隣接するトランジスタ３間には、素子分離領域１７が形成されている。開口部１３には、導電材料１９が充填され、その上に、第３絶縁膜２１が形成されている。第３絶縁膜２１を形成した領域以外の領域には、第３配線２３が形成されている。第３絶縁膜２１及び第３配線２３は、カバーグラス２５で覆われている。
【００２１】
２．半導体装置の製造方法
以下、図２を用いて、上記半導体装置の製造方法について説明する。なお、図２は、本実施例の半導体装置の製造工程を示す断面図である。
【００２２】
まず、半導体基板１上に複数のトランジスタ３及び素子分離領域１７を形成する。次に、複数のトランジスタ３を被覆する第１絶縁膜５を形成する。第１絶縁膜５は、例えばＣＶＤ法でＳｉＯ2又はＢＰＳＧを６００〜９００ｎｍ堆積して形成する。次に、第１絶縁膜５にコンタクト穴を形成し、形成した穴に導電材料（例えばタングステン）７を充填する。
【００２３】
次に、得られた基板上に、第１配線９用薄膜を形成する。第１配線９用薄膜は、例えばスパッタ法でＡＬ−Ｃｕを４００〜６００ｎｍ堆積して形成する。次に、第１配線９用薄膜を選択的にエッチングし、一対の第１配線９を形成する。一対の第１配線９は、互いに電気的に分離されると共に導電材料７を介してトランジスタ３にそれぞれ電気的に接続される。
【００２４】
次に、得られた基板上に第１配線９を被覆する第２絶縁膜１１を形成する。第２絶縁膜１１は、例えばＣＶＤ法でＳｉＯ2を６００〜９００ｎｍ堆積して形成する。第２絶縁膜１１は、９００ｎｍより厚く形成し、その後ＣＭＰ法で平坦化を行って、形成してもよい。次に、第２絶縁膜１１を選択的にエッチングして、第１配線９を露出させる一対の開口部１３を第２絶縁膜１１に形成する。一対の開口部１３を形成する際に、後の第３配線のための開口部１３ａも形成する。ここまでの工程で、図２（ａ）に示す構造が得られる。
【００２５】
次に、第２絶縁膜１１と開口部１３，１３ａを被覆する第２配線用金属膜１５ａを、例えばスパッタ法でＴｉを３０〜５０ｎｍ、ＴｉＮを５０〜１５０ｎｍ堆積して形成する。さらに、例えばＣＶＤ法でタングステンを４００〜６００ｎｍ堆積形成してタングステン層１９ａを形成し、図２（ｂ）に示す構造を得る。
【００２６】
次に、タングステン層１９ａを選択的にエッチングして開口部１３，１３ａにタングステンを充填してタングステンプラグ１９を形成する。次に、第２配線が形成される領域を覆う第３絶縁膜２１を形成する。第３絶縁膜２１は、例えばＣＶＤ法で基板全面にＳｉＯ2を１００〜２００ｎｍ堆積して基板全面に絶縁膜を形成し、得られた絶縁膜を選択的にエッチングして形成し、図２（ｃ）に示す構造を得る。
【００２７】
次に、得られた基板上に、第３配線用金属膜２３ａを、例えばスパッタ法でＡｌ−Ｃｕを４００〜９００ｎｍ堆積して形成し、図２（ｄ）に示す構造を得る。
【００２８】
次に、第３絶縁膜２１上方以外の領域にフォトレジストパターンを形成し、このパターンと第３絶縁膜２１をマスクとして第３配線用金属膜２３ａと第２配線用金属膜１５ａを同時にエッチングし、第３配線２３を形成する。この際、第２配線用金属膜１５ａのうち第３絶縁膜２１に覆われた部分は残り、第２配線１５が形成される。第２配線１５は、一対の開口部１３を介して、一対の第１配線９を所定の抵抗で電気的に接続する。このため、第２配線１５は、抵抗素子として機能する。なお、第２配線１５は、Ａｌ系合金からなる第１配線９と、Ｗプラグ１９との間に形成されていてバリア膜として機能することは公知のとおりである。
【００２９】
最後に、得られた基板を覆うカバーガラス２５を形成し、図１に示す構造を得て、本実施例の半導体装置の製造を完了する。
【００３０】
本実施例では、第２配線１５のシート抵抗は１０〜２０Ω／□であり、第１配線９のシート抵抗０．０３〜０．０５Ω／□と比べて十分大きく、高精度な基準電圧発生回路の分圧抵抗素子を製造することができる。
【実施例２】
【００３１】
実施例２では、図２（ｃ）において、基板全面に形成された絶縁膜を選択的にエッチングして第３絶縁膜２１を形成する際に、第２配線用金属膜１５ａも同時にエッチングする。その他の工程は、実施例１と同様である。この場合も、第３配線用金属膜２３ａを選択的にエッチングする時、第３絶縁膜２１に被覆された第２配線１５は残存したまま、それを覆う第３配線用金属膜２３ａが除去されて、実施例１と同じものができる。
【００３２】
上記実施例は金属配線が２層の場合について記述したが、３層以上の多層配線の場合でもＶｉａの接続にＷプラグを使っている配線層についてはどの層に対しても本発明を適用できる。また複数の配線層で本発明を適用してもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１の半導体装置の構造を示す断面図である。
【図２】本発明の実施例１の半導体装置の製造工程を示す断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００３４】
１：半導体基板 ３：トランジスタ ５：第１絶縁膜 ７：導電材料 ９：第１配線 １１：第２絶縁膜 １３：開口部 １５：第２配線 １７：素子分離領域 １９：導電材料 ２１：第３絶縁膜 ２３：第３配線 ２５：カバーグラス
５１：半導体基板 ５３：トランジスタ ５５：素子分離領域 ５７：分圧抵抗 ５９：層間絶縁膜 ６１：金属配線 ６３：プラグ
【特許請求の範囲】
【請求項１】
半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、
互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、
前記第１配線を被覆する第２絶縁膜を形成する工程と、
前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、
前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える半導体装置の製造方法。
【請求項２】
回路素子は、能動素子を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
第２配線は、Ｔｉ及びＴｉＮの積層膜からなる請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口部に導電材料を充填する工程をさらに備える請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上の回路素子を被覆する第１絶縁膜と、
互いに電気的に分離されると共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される第１絶縁膜上の一対の第１配線と、
前記第１配線を被覆する第２絶縁膜と、
前記第１配線を露出させる第２絶縁膜に形成された一対の開口部と、
前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２絶縁膜上の第２配線とを備える半導体装置。
【請求項６】
回路素子は、能動素子を含む請求項５に記載の半導体装置。
【請求項７】
第２配線は、Ｔｉ及びＴｉＮの積層膜からなる請求項５に記載の半導体装置。
【請求項８】
前記開口部に導電材料が充填されている請求項５に記載の半導体装置。
【請求項１】
半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、
互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、
前記第１配線を被覆する第２絶縁膜を形成する工程と、
前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、
前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える半導体装置の製造方法。
【請求項２】
回路素子は、能動素子を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
第２配線は、Ｔｉ及びＴｉＮの積層膜からなる請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口部に導電材料を充填する工程をさらに備える請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上の回路素子を被覆する第１絶縁膜と、
互いに電気的に分離されると共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される第１絶縁膜上の一対の第１配線と、
前記第１配線を被覆する第２絶縁膜と、
前記第１配線を露出させる第２絶縁膜に形成された一対の開口部と、
前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２絶縁膜上の第２配線とを備える半導体装置。
【請求項６】
回路素子は、能動素子を含む請求項５に記載の半導体装置。
【請求項７】
第２配線は、Ｔｉ及びＴｉＮの積層膜からなる請求項５に記載の半導体装置。
【請求項８】
前記開口部に導電材料が充填されている請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−１０８２４８（Ｐ２００６−１０８２４８Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９０４５０（Ｐ２００４−２９０４５０）
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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