半導体装置及びその製造方法
【課題】 ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置及びその製造方法を提供する。
【解決手段】 同一チップ内にＰチャネル型ＭＯＳトランジスタ１１８とＮチャネル型ＭＯＳトランジスタ１１９の２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板１０１上の所定領域に形成されるＭＯＳ型トランジスタ素子のゲート電極１０６の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜１１２を有し、応力印加用絶縁膜１１２によって電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜１０９の膜厚が、応力印加用絶縁膜１１２によって電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜１０９の膜厚より厚くなるように構成されている。
【解決手段】 同一チップ内にＰチャネル型ＭＯＳトランジスタ１１８とＮチャネル型ＭＯＳトランジスタ１１９の２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板１０１上の所定領域に形成されるＭＯＳ型トランジスタ素子のゲート電極１０６の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜１１２を有し、応力印加用絶縁膜１１２によって電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜１０９の膜厚が、応力印加用絶縁膜１１２によって電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜１０９の膜厚より厚くなるように構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極の側壁に側壁絶縁膜（以下、適宜サイドウォールと称する）を、ゲート電極上に所定の属性の応力を有する応力印加用絶縁膜を備える半導体装置、及び、その製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ＣＭＯＳ（相補型ＭＯＳトランジスタ素子）のオン電流に対する要求が一段と厳しくなっており、従来の半導体装置の構造では、その要求に応えることが困難となってきている。そこで、高移動度材料の使用、Ｓｉ基板の面方位性制御、及び、歪み印加技術等に代表されるオン電流向上技術が提案されている。特に、歪み印加技術としては、ゲート電極の両サイドのソース・ドレインからの応力をチャネル部に印加する埋め込みＳｉＧｅソース・ドレイン技術や、高い引っ張り応力または圧縮応力を有する応力印加用絶縁膜（以下、適宜コンタクトエッチングストッパー膜と称する）をゲート電極上に形成しチャネル部に応力を印加する技術等が提案されている。
【０００３】
ここで、図９は、高い引っ張り応力または圧縮応力を有する応力印加用絶縁膜をゲート電極上に形成しチャネル部に応力を印加する技術における半導体装置の構成を示す断面図である。この半導体装置は、シリコン基板５０１上のＰＭＯＳ領域（Ｎ型ウェル）５０３内にＰチャネル型ＭＯＳトランジスタ５１８が、ＮＭＯＳ領域（Ｐ型ウェル）５０４内にＮチャネル型ＭＯＳトランジスタ５１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ５１８及びＮチャネル型ＭＯＳトランジスタ５１９は素子分離領域５０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板５０１上にゲート酸化膜５０５を介して形成されるゲート電極５０６、ゲート電極５０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域５０７、及び、ゲート電極５０６の側壁に酸化シリコン膜５０８を介して形成されるサイドウォール５０９を備えて構成される。この半導体装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜５１３、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜５１４、ゲート電極５０６またはソース・ドレイン領域５０７とメタル配線５１６を接続するコンタクトホール５１５、及び、パッシベーション膜５１７を備えて構成されている。
【０００４】
この半導体装置において、応力印加用絶縁膜として引っ張り応力を有する窒化シリコン膜をゲート電極上に形成した場合には、引っ張り応力がゲート電極を介してチャネル部に印加されるため、Ｎチャネル型ＭＯＳトランジスタのオン電流が向上する。これは、ゲート電極上に形成される窒化シリコン膜の引っ張り応力がＮチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を広げ、電子の移動度を向上させるためである。しかし、Ｐチャネル型ＭＯＳトランジスタのオン電流は低下する。これは、ゲート電極上に形成される絶縁膜の引っ張り応力がＰチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を広げ、正孔の移動度を低下させるためである。
【０００５】
これに対し、応力印加用絶縁膜として圧縮応力を有する窒化シリコン膜をゲート電極上に形成した場合には、圧縮応力がゲート電極を介してチャネル部に印加されるため、Ｐチャネル型ＭＯＳトランジスタのオン電流が向上する。これは、ゲート電極上に形成される窒化シリコン膜の圧縮応力がＰチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を縮め、正孔の移動度を向上させるためである。しかし、Ｎチャネル型ＭＯＳトランジスタのオン電流は低下する。これは、ゲート電極上に形成される絶縁膜の圧縮応力がＮチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を縮め、電子の移動度を低下させるためである。
【０００６】
そこで、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ両方のオン電流を向上させるための技術として、Ｎチャネル型ＭＯＳトランジスタのゲート電極の上面には引っ張り応力を有する絶縁膜を形成し、Ｐチャネル型ＭＯＳトランジスタのゲート電極の上面には圧縮応力を有する絶縁膜を形成する技術がある（例えば、非特許文献１参照）。
【０００７】
【非特許文献１】Ｓ．Ｐｉｄｉｎ他、“Ａ ｎｏｖｅｌ ｓｔｒａｉｎ ｅｎｈａｎｃｅｄ ＣＭＯＳ ａｒｃｈｉｔｅｃｔｕｒｅ ｕｓｉｎｇ ｓｅｌｅｃｔｉｖｅｌｙ ｄｅｐｏｓｉｔｅｄ ｈｉｇｈ ｔｅｎｓｉｌｅ ａｎｄ ｈｉｇｈ ｃｏｍｐｒｅｓｓｉｖｅ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｆｉｌｍｓ”、ＩＥＤＭ、２１３〜２１６頁、２００４年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、非特許文献１に記載の技術では、２種類のＭＯＳ型トランジスタ素子の夫々に、電流特性を向上させる応力を有する応力印加用絶縁膜を形成するため、半導体装置の製造に係る工程数が多く複雑となる。更に、Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域と、Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域の境界部分での加工精度が必要となり量産に適していない。
【０００９】
これに対し、一種類の応力印加用絶縁膜のみを形成する場合には、製造工程の多数化及び複雑化を防止できるが、２種類のＭＯＳ型トランジスタ素子の何れのチャネル部にも同じ応力が印加されることとなるため、上述したように、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの何れか一方のＭＯＳ型トランジスタ素子のオン電流しか向上させることが出来ず、且つ、他方のＭＯＳ型トランジスタ素子のオン電流は低下することとなる。
【００１０】
本発明は上記の問題に鑑みてなされたものであり、その目的は、ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置を提供する点にある。また、該半導体装置の具体的な製造方法を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体装置は、同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板上の所定領域に形成される前記ＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、前記応力印加用絶縁膜によって電流特性が低下する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、前記応力印加用絶縁膜によって電流特性が向上する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように設定されていることを第１の特徴とする。
【００１２】
上記特徴の本発明に係る半導体装置は、前記応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａであることを第２の特徴とする。
【００１３】
上記何れかの特徴の本発明に係る半導体装置は、前記応力印加用絶縁膜の膜厚が３０ｎｍ〜１００ｎｍであることを第３の特徴とする。
【００１４】
上記第１〜第３の何れかの特徴の本発明に係る半導体装置は、前記応力は引っ張り応力であり、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを第４の特徴とする。
【００１５】
上記第１〜第３の何れかの特徴の本発明に係る半導体装置は、前記応力は圧縮応力であり、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを第５の特徴とする。
【００１６】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第４の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＮＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第１の特徴とする。
【００１７】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第４の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＮＭＯＳ領域の前記Ｎチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第２の特徴とする。
【００１８】
上記第１または第２の特徴の本発明に係る半導体装置の製造方法は、前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤまたは熱ＣＶＤを用いて形成することを第３の特徴とする。
【００１９】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第５の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＰＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第４の特徴とする。
【００２０】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第５の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＰＭＯＳ領域の前記Ｐチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第５の特徴とする。
【００２１】
上記第４または第５の特徴の本発明に係る半導体装置の製造方法は、前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤを用いて形成することを第６の特徴とする。
【発明の効果】
【００２２】
本発明によれば、２種類のＭＯＳ型トランジスタ素子を覆う応力印加用絶縁膜の持つ応力が、引っ張り応力であるか圧縮応力であるかに応じて、電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜（サイドウォール）の膜厚が、電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚より厚くなるように各種類のＭＯＳ型トランジスタ素子のサイドウォールの膜厚を調整する。即ち、従来技術に係る半導体装置では各種類のＭＯＳ型トランジスタ素子のサイドウォールの膜厚が同じ（図５においてｉ＝ｊ）であるのに対し、本発明に係る半導体装置では、電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚を厚くすることで、応力のチャネル部への伝達を減衰させ、電力特性の低下を抑制することができる。若しくは、本発明に係る半導体装置では、電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚を薄くすることで、応力をチャネル部へ良好に伝達させて、電力特性の向上を図ることができる。
【００２３】
具体的には、応力印加用絶縁膜（コンタクトエッチングストッパー膜）が引っ張り応力を有する場合には、Ｎチャネル型ＭＯＳトランジスタのサイドウォールよりＰチャネル型ＭＯＳトランジスタのサイドウォールの膜厚が厚くなるように調整する。これによって、Ｐチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を小さくすることができ、引っ張り応力によるＰチャネル型ＭＯＳトランジスタの電流特性（オン電流）の低下を抑制できる。若しくは、Ｐチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を抑えた状態でＮチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を有効に作用させることができ、Ｎチャネル型ＭＯＳトランジスタのオン電流を向上させることができる。
【００２４】
また、応力印加用絶縁膜が圧縮応力を有する場合には、Ｐチャネル型ＭＯＳトランジスタのサイドウォールよりＮチャネル型ＭＯＳトランジスタのサイドウォールの膜厚が厚くなるように調整する。これによって、Ｎチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を小さくすることができ、圧縮応力によるＮチャネル型ＭＯＳトランジスタのオン電流の低下を抑制できる。若しくは、Ｎチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を抑えた状態でＰチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を有効に作用させることができ、Ｐチャネル型ＭＯＳトランジスタのオン電流を向上させることができる。
【００２５】
応力印加用絶縁膜の応力は、０．１ＧＰａより小さい場合にはチャネル部に印加される応力が小さくＭＯＳ型トランジスタ素子の電流特性の向上に寄与せず、３．０ＧＰａより大きい場合には、応力印加用絶縁膜自体に欠陥が生じてチャネル部に応力が印加出来ない等の問題が発生する。従って、本発明の如く、応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａとなるように半導体装置を構成することにより、ＭＯＳ型トランジスタ素子の電流特性をより確実に向上させることが可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。尚、製造工程中で詳述しない部分については公知の手段を用いる。以下の実施例に示す材料、薬品、割合、操作条件等は、本発明から逸脱しない限り適宜変更が可能であり、本発明の範囲は、以下の実施例に制限されるものではない。
【００２７】
本発明装置は、同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板上の所定領域に形成されるＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、応力印加用絶縁膜によって電流特性が低下するＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、応力印加用絶縁膜によって電流特性が向上するＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように構成されている。
【００２８】
〈第１実施形態〉
本発明装置の第１実施形態について図１及び図２を基に説明する。
【００２９】
先ず、本実施形態の本発明装置の構成について図１を基に説明する。ここで、図１は、本実施形態における本発明装置の断面構造を模式的に示している。図１に示すように、本発明装置は、シリコン基板１０１上のＰＭＯＳ領域（Ｎ型ウェル）１０３内にＰチャネル型ＭＯＳトランジスタ１１８が、ＮＭＯＳ領域（Ｐ型ウェル）１０４内にＮチャネル型ＭＯＳトランジスタ１１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ１１８及びＮチャネル型ＭＯＳトランジスタ１１９は素子分離領域１０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板１０１上にゲート酸化膜１０５を介して形成されるゲート電極１０６、ゲート電極１０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域１０７、及び、ゲート電極１０６の側壁に酸化シリコン膜１０８を介して形成される側壁絶縁膜（サイドウォール１０９及びサイドウォール１１１ａ）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜１１２（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜１１４、ゲート電極１０６またはソース・ドレイン領域１０７とメタル配線１１６を接続するコンタクトホール１１５、及び、パッシベーション膜１１７を備えて構成される。
【００３０】
本実施形態では、コンタクトエッチングストッパー膜１１２が引っ張り応力を有する窒化シリコン膜である場合を想定して説明する。更に、本実施形態の本発明装置は、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜（サイドウォール１１１ａ）の膜厚ａより、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜（サイドウォール１０９及びサイドウォール１１１ａ）の膜厚ｂの方が厚く（ａ＜ｂ）なるように設定されている。
【００３１】
次に、本実施形態の本発明方法について図２を基に説明する。ここで、図２は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００３２】
先ず、本発明方法実行前に、図２（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、シリコン基板１０１上の所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極１０６の側壁にサイドウォール１０９（第１側壁絶縁膜に相当）を形成する工程までを実行する。ここでのサイドウォール１０９の形成は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させる。更に、堆積させた窒化シリコン膜を、マグネトロンＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ) 装置により、ＣＸＨＹＦＺガス、Ａｒガス及びＯ２ガスを用いて異方性エッチングし、サイドウォール１０９を形成する。尚、ＣＸＨＹＦＺガスのＸは１〜２の整数、Ｙは０〜３の整数、Ｚは１〜８の整数である。
【００３３】
続いて、図２（Ｂ）に示すように、ＮＭＯＳ領域１０４が開口されたレジストパターンを有するレジスト１１０を形成し（レジスト形成工程に相当）、レジスト１１０をマスクとして、ＮＭＯＳ領域１０４内のサイドウォール１０９をケミカルエッチングにより除去する（第１側壁絶縁膜除去工程に相当）。より具体的には、レジスト１１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域１０４内のサイドウォール１０９のみを除去する。
【００３４】
引き続き、図２（Ｃ）に示すように、アッシング装置によりレジストを除去し（レジスト除去工程に相当）、所定領域内の全面に窒化シリコン膜を形成する（窒化シリコン膜形成工程）。具体的には、レジスト除去後、例えば、ＬＰＣＶＤにより、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜１１１を堆積させる。
【００３５】
引き続き、図２（Ｄ）に示すように、窒化シリコン膜１１１を異方性エッチングし、所定領域内のＮチャネル型ＭＯＳトランジスタ１１９のゲート電極１０６の側壁及び所定領域内のＰチャネル型ＭＯＳトランジスタのサイドウォール１０９の側壁にサイドウォール１１１ａ（第２側壁絶縁膜に相当）を形成する（第２側壁絶縁膜形成工程に相当）。より具体的には、窒化シリコン膜１１１を、マグネトロンＲＩＥ装置により、ＣＸＨＹＦＷガスとＡｒガスとＯ２ガスを用いて異方性エッチングし、サイドウォール１１１ａを形成する。尚、Ｗは１〜６の整数である。この結果、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚は、サイドウォール１０９及びサイドウォール１１１ａを合わせた厚さとなり、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜の膜厚は、サイドウォール１１１ａの厚さとなる。従って、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜の膜厚より、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚の方が厚くなる。
【００３６】
引き続き、図２（Ｅ）に示すように、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有するコンタクトエッチングストッパー膜１１２を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜１１４の圧縮応力を緩和する為、例えば、ＬＰＣＶＤ（熱ＣＶＤに相当）により、ＨＣＤ（Ｈｅｘａ‐ｃｈｌｏｒｏ‐ｄｉｓｉｌａｎｅ）ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜１１２を形成する。この場合、コンタクトエッチングストッパー膜１１２は、０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。尚、コンタクトエッチングストッパー膜１１２の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００３７】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜１１４、コンタクトホール１１５、メタル配線１１６、及び、パッシベーション膜１１７の形成を行う。このように、引っ張り応力を有する応力印加用絶縁膜１１２により電流特性が低下するＰチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚を厚くすることで、Ｎチャネル型ＭＯＳトランジスタ１１９の電流特性を応力印加用絶縁膜１１２により向上させつつ、Ｐチャネル型ＭＯＳトランジスタ１１８において、応力の伝達をおさえ、電流特性の低下を抑制することができる。
【００３８】
〈第２実施形態〉
本発明装置の第２実施形態について図３及び図４を基に説明する。本実施形態では、上記第１実施形態とは、各ＭＯＳ型トランジスタ素子のサイドウォールの形成方法が異なる場合について説明する。
【００３９】
先ず、本実施形態の本発明装置の構成について説明する。ここで、図３は、本実施形態における本発明装置の断面構造を模式的に示している。図３に示すように、本発明装置は、シリコン基板２０１上のＰＭＯＳ領域（Ｎ型ウェル）２０３内にＰチャネル型ＭＯＳトランジスタ２１８が、ＮＭＯＳ領域（Ｐ型ウェル）２０４内にＮチャネル型ＭＯＳトランジスタ２１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ２１８及びＮチャネル型ＭＯＳトランジスタ２１９は素子分離領域２０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板２０１上にゲート酸化膜２０５を介して形成されるゲート電極２０６、ゲート電極２０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域２０７、及び、ゲート電極２０６の側壁に酸化シリコン膜２０８を介して形成される側壁絶縁膜（サイドウォール２０９またはサイドウォール２０９’）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜２１２（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜２１４、ゲート電極２０６またはソース・ドレイン領域２０７とメタル配線２１６を接続するコンタクトホール２１５、及び、パッシベーション膜２１７を備えて構成される。
【００４０】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜２１２が引っ張り応力を有する窒化シリコン膜であり、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜（サイドウォール２０９’）の膜厚ｃより、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜（サイドウォール２０９）の膜厚ｄの方が厚く（ｃ＜ｄ）なるように設定されている。
【００４１】
次に、本実施形態の本発明方法について図４を基に説明する。ここで、図４は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００４２】
先ず、本発明方法実行前に、図４（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極２０６の側壁にサイドウォール２０９を形成する工程までを実行する。尚、サイドウォール２０９の形成方法は、上記第１実施形態におけるサイドウォール１０９の形成方法と同じである。
【００４３】
続いて、図４（Ｂ）に示すように、ＮＭＯＳ領域２０４が開口されたレジストパターンを有するレジスト２１０を形成し（レジスト形成工程に相当）、レジスト２１０をマスクとして、ＮＭＯＳ領域２０４内のサイドウォール２０９の膜厚を薄くするように、サイドウォール２０９をケミカルエッチングする（側壁絶縁膜成形工程に相当）。より具体的には、レジスト２１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域２０４内のサイドウォール２０９を２５ｎｍエッチングし、サイドウォール２０９’を形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜の膜厚はサイドウォール２０９の厚さとなり、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜の膜厚はサイドウォール２０９’の厚さとなる。サイドウォール２０９の膜厚はサイドウォール２０９’の膜厚より厚いことから、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜の膜厚より、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜の膜厚の方が厚くなる。
【００４４】
引き続き、図４（Ｃ）に示すように、レジスト２１０を除去し（レジスト除去工程に相当）、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有するコンタクトエッチングストッパー膜２１２を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜２１４の圧縮応力を緩和する為、例えば、ＬＰＣＶＤにより、ＨＣＤガスとＮＨ３ガスを用いて、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜２１２を形成する。この場合、コンタクトエッチングストッパー膜２１２は、０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。尚、コンタクトエッチングストッパー膜２１２の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００４５】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜２１４、コンタクト２１５、メタル配線２１６、及び、パッシベーション膜２１７の形成を行う。このように、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜を薄くすることで、応力の伝達を良好にし、ＮチャネルＭＯＳトランジスタ２１９の電流特性の向上を図ることができる。
【００４６】
〈第３実施形態〉
本発明装置の第３実施形態について図５及び図６を基に説明する。尚、上記第１及び第２実施形態では応力印加用絶縁膜の応力が引っ張り応力である場合について説明したが、本実施形態では、応力印加用絶縁膜の応力が圧縮応力である場合について説明する。
【００４７】
先ず、本実施形態の本発明装置の構成について図５を基に説明する。ここで、図５は、本実施形態における本発明装置の断面構造を模式的に示している。図５に示すように、本発明装置は、シリコン基板３０１上のＰＭＯＳ領域（Ｎ型ウェル）３０３内にＰチャネル型ＭＯＳトランジスタ３１８が、ＮＭＯＳ領域（Ｐ型ウェル）３０４内にＮチャネル型ＭＯＳトランジスタ３１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ３１８及びＮチャネル型ＭＯＳトランジスタ３１９は素子分離領域３０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板３０１上にゲート酸化膜３０５を介して形成されるゲート電極３０６、ゲート電極３０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域３０７、及び、ゲート電極３０６の側壁に酸化シリコン膜３０８を介して形成される側壁絶縁膜（サイドウォール３０９及びサイドウォール３１１ａ）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜３１３（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜３１４、ゲート電極３０６またはソース・ドレイン領域３０７とメタル配線３１６を接続するコンタクトホール３１５、及び、パッシベーション膜３１７を備えて構成される。
【００４８】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜３１３が圧縮応力を有する窒化シリコン膜であり、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜（サイドウォール３１１ａ）の膜厚ｆより、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜（サイドウォール３０９及びサイドウォール３１１ａ）の膜厚ｅの方が厚く（ｆ＜ｅ）なるように設定されている。
【００４９】
次に、本実施形態の本発明方法について図６を基に説明する。ここで、図６は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００５０】
先ず、本発明方法実行前に、図６（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、シリコン基板３０１上の所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極３０６の側壁にサイドウォール３０９（第１側壁絶縁膜に相当）を形成する工程までを実行する。尚、サイドウォール３０９の形成方法は、上記第１及び第２実施形態におけるサイドウォール１０９及びサイドウォール２０９の形成方法と同じである。
【００５１】
続いて、図６（Ｂ）に示すように、ＰＭＯＳ領域３０３が開口されたレジストパターンを有するレジスト３１０を形成し（レジスト形成工程に相当）、レジスト３１０をマスクとして、ＰＭＯＳ領域３０３内のサイドウォール３０９をケミカルエッチングにより除去する（第１側壁絶縁膜除去工程に相当）。より具体的には、レジスト３１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＰＭＯＳ領域３０３内のサイドウォール３０９のみを除去する。
【００５２】
引き続き、図６（Ｃ）に示すように、アッシング装置によりレジストを除去し（レジスト除去工程に相当）、所定領域内の全面に窒化シリコン膜を形成する（窒化シリコン膜形成工程に相当）。具体的には、レジスト除去後、例えば、ＬＰＣＶＤにより、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜３１１を堆積させる。
【００５３】
引き続き、図６（Ｄ）に示すように、窒化シリコン膜３１１を異方性エッチングし、所定領域内のＰチャネル型ＭＯＳトランジスタ３１８のゲート電極３０６の側壁及び所定領域内のＮチャネル型ＭＯＳトランジスタ３１９のサイドウォール３０９の側壁にサイドウォール３１１ａを形成する（第２側壁絶縁膜形成工程に相当）。より具体的には、窒化シリコン膜３１１を、マグネトロンＲＩＥ装置により、ＣＸＨＹＦＷガスとＡｒガスとＯ２ガスを用いて異方性エッチングし、サイドウォール３１１ａを形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜の膜厚は、サイドウォール３１１ａの厚さとなり、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚は、サイドウォール３０９及びサイドウォール３１１ａを合わせた厚さとなる。従って、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜の膜厚より、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚の方が厚くなる。
【００５４】
引き続き、図６（Ｅ）に示すように、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有するコンタクトエッチングストッパー膜３１３を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、コンタクトエッチングストッパー膜３１３は、後の工程で形成されるシリコン酸化膜系の層間絶縁膜３１４の圧縮応力を緩和する為、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させて形成する。この場合、コンタクトエッチングストッパー膜３１３は０．１ＧＰａ〜３．０ＧＰａの圧縮応力を有する。尚、コンタクトエッチングストッパー膜３１３の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００５５】
尚、上記第１及び第２実施形態で使用するＬＰＣＶＤでは、引っ張り応力を有する絶縁膜のみ形成可能であるが、本実施形態で使用するＰＥＣＶＤでは、条件によって、引っ張り応力を有する絶縁膜と圧縮応力を有する絶縁膜を形成可能である。これは、原理的には、ＬＰＣＶＤ（熱ＬＰＣＶＤ）では、形成される絶縁膜中に含まれる物質としてＳｉ３Ｎ４・Ｓｉ‐Ｈ・Ｎ‐Ｈがあるが、熱反応で各物質の結合がなされているために、この各々の含有量の変更範囲が狭くなる。更に、気相反応のためＳｉ３Ｎ４が支配的に形成されることから、引っ張り応力を有する絶縁膜のみ形成可能となる。これに対し、ＰＥＣＶＤでは、形成される絶縁膜中に含まれる物質としてＳｉＸＮＹ・Ｓｉ‐Ｈ・Ｎ‐Ｈがあるが、この各々の含有量はプラズマで結合しているので可変範囲が広い。更に、Ｓｉ３Ｎ４に限定されず任意のＳｉＸＮＹ（Ｘ、Ｙは整数）を形成可能であることから、条件によって、引っ張り応力を有する絶縁膜及び圧縮応力を有する絶縁膜の両方が形成可能となるものである。
【００５６】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜３１４、コンタクト３１５、メタル配線３１６、及び、パッシベーション膜３１７の形成を行う。このように、圧縮応力を有する応力印加用絶縁膜３１３により電流特性が低下するＮチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚を厚くすることで、Ｐチャネル型ＭＯＳトランジスタ３１８の電流特性を応力印加用絶縁膜３１３により向上させつつ、Ｎチャネル型ＭＯＳトランジスタ３１９において、応力の伝達をおさえ、電流特性の低下を抑制することができる。
【００５７】
〈第４実施形態〉
本発明装置の第４実施形態について図７及び図８を基に説明する。本実施形態では、上記第３実施形態とは、各ＭＯＳ型トランジスタ素子のサイドウォールの形成方法が異なる場合について説明する。
【００５８】
先ず、本実施形態の本発明装置の構成について説明する。ここで、図７は、本実施形態における本発明装置の断面構造を模式的に示している。図７に示すように、本発明装置は、シリコン基板４０１上のＰＭＯＳ領域（Ｎ型ウェル）４０３内にＰチャネル型ＭＯＳトランジスタ４１８が、ＮＭＯＳ領域（Ｐ型ウェル）４０４内にＮチャネル型ＭＯＳトランジスタ４１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ４１８及びＮチャネル型ＭＯＳトランジスタ４１９は素子分離領域４０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板４０１上にゲート酸化膜４０５を介して形成されるゲート電極４０６、ゲート電極４０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域４０７、及び、ゲート電極４０６の側壁に酸化シリコン膜４０８を介して形成される側壁絶縁膜（サイドウォール４０９またはサイドウォール４０９’）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜４１３（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜４１４、ゲート電極４０６またはソース・ドレイン領域４０７とメタル配線４１６を接続するコンタクトホール４１５、及び、パッシベーション膜４１７を備えて構成される。
【００５９】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜４１３が圧縮応力を有する窒化シリコン膜であり、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜（サイドウォール４０９’）の膜厚ｈより、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜（サイドウォール４０９）の膜厚ｇの方が厚く（ｈ＜ｇ）なるように設定されている。
【００６０】
次に、本実施形態の本発明方法について図８を基に説明する。ここで、図８は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００６１】
先ず、本発明方法実行前に、図８（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極４０６の側壁にサイドウォール４０９を形成する工程までを実行する。尚、サイドウォール４０９の形成方法は、上記第１〜第３実施形態におけるサイドウォール１０９、２０９、３０９の形成方法と同じである。
【００６２】
続いて、図８（Ｂ）に示すように、ＰＭＯＳ領域４０３が開口されたレジストパターンを有するレジスト４１０を形成し（レジスト形成工程に相当）、レジスト４１０をマスクとして、ＰＭＯＳ領域４０３内のサイドウォール４０９の膜厚を薄くするように、サイドウォール４０９をケミカルエッチングする（側壁絶縁膜成形工程に相当）。より具体的には、レジスト４１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域４０４内のサイドウォール４０９を２５ｎｍエッチングし、サイドウォール４０９’を形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜の膜厚はサイドウォール４０９’の厚さとなり、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜の膜厚はサイドウォール４０９の厚さとなる。サイドウォール４０９の膜厚はサイドウォール４０９’の膜厚より厚いことから、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜の膜厚より、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜の膜厚の方が厚くなる。
【００６３】
引き続き、図８（Ｃ）に示すように、レジスト４１０を除去し（レジスト除去工程に相当）、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有するコンタクトエッチングストッパー膜４１３を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜４１４の圧縮応力を緩和する為、例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用いて、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜４１３を形成する。この場合、コンタクトエッチングストッパー膜４１３は、０．１ＧＰａ〜３．０ＧＰａの圧縮応力を有する。尚、コンタクトエッチングストッパー膜４１３の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００６４】
本発明の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜４１４、コンタクト４１５、メタル配線形成４１６、及び、パッシベーション膜４１７の形成を行う。このように、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜を薄くすることで、応力の伝達を良好にし、ＰチャネルＭＯＳトランジスタ４１８の電流特性の向上を図ることができる。
【００６５】
〈別実施形態〉
〈１〉上記第１及び第２実施形態では、引っ張り応力を有する応力印加用絶縁膜としてのコンタクトエッチングストッパー膜１１２及び２１２をＬＰＣＶＤで形成したがこれに限るものではない。
【００６６】
例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させて形成してもよい。この場合、コンタクトエッチングストッパー膜１１２及び２１２は０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。
【００６７】
また、例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して窒化シリコン膜を堆積させた後に、ＵＶ照射を行い、温度条件を３００〜４００℃に設定して改質処理を行ってもよい。この場合、コンタクトエッチングストッパー膜１１２及び２１２は０．１ＧＰａ〜３．０ＧＰａの引っ張り応力を有する。
【００６８】
〈２〉上記各実施形態では、第１及び第３実施形態において電流特性の低下を防止または低減するために電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜を厚くする場合について、第２及び第４実施形態において電流特性をより向上させるために電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜を薄くする場合について説明したが、第１及び第２実施形態を組み合わせる、若しくは、第３及び第４実施形態を組み合わせて実行しても良い。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る半導体装置の第１実施形態における概略構成を示す断面図
【図２】本発明に係る半導体装置の製造方法における第１実施形態の各工程における半導体装置の断面を示す工程図
【図３】本発明に係る半導体装置の第２実施形態における概略構成を示す断面図
【図４】本発明に係る半導体装置の製造方法における第２実施形態の各工程における半導体装置の断面を示す工程図
【図５】本発明に係る半導体装置の第３実施形態における概略構成を示す断面図
【図６】本発明に係る半導体装置の製造方法における第３実施形態の各工程における半導体装置の断面を示す工程図
【図７】本発明に係る半導体装置の第４実施形態における概略構成を示す断面図
【図８】本発明に係る半導体装置の製造方法における第４実施形態の各工程における半導体装置の断面を示す工程図
【図９】従来技術に係る半導体装置の概略構成を示す断面図
【符号の説明】
【００７０】
１０１、２０１、３０１、４０１、５０１ シリコン基板
１０２、２０２、３０２、４０２、５０２ 素子分離領域
１０３、２０３、３０３、４０３、５０３ ＰＭＯＳ領域
１０４、２０４、３０４、４０４、５０４ ＮＭＯＳ領域
１０５、２０５、３０５、４０５、５０５ ゲート酸化膜
１０６、２０６、３０６、４０６、５０６ ゲート電極
１０７、２０７、３０７、４０７、５０７ ソース・ドレイン領域
１０８、２０８、３０８、４０８、５０８ 酸化シリコン膜
１０９、２０９、３０９、４０９、５０９ サイドウォール
１１０、２１０、３１０、４１０、５１０ レジスト
１１１、３１１ 窒化シリコン膜
１１１ａ、３１１ａ サイドウォール
１１２、２１２ 引っ張り応力印加用絶縁膜
３１３、４１３ 圧縮応力印加用絶縁膜
５１２ 応力印加用絶縁膜
１１４、２１４、３１４、４１４、５１４ 層間絶縁膜
１１５、２１５、３１５、４１５、５１５ コンタクトホール
１１６、２１６、３１６、４１６、５１６ メタル配線
１１７、２１７、３１７、４１７、５１７ パッシベーション膜
１１８、２１８、３１８、４１８、５１８ Ｐチャネル型ＭＯＳトランジスタ
１１９、２１９、３１９、４１９、５１９ Ｎチャネル型ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極の側壁に側壁絶縁膜（以下、適宜サイドウォールと称する）を、ゲート電極上に所定の属性の応力を有する応力印加用絶縁膜を備える半導体装置、及び、その製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ＣＭＯＳ（相補型ＭＯＳトランジスタ素子）のオン電流に対する要求が一段と厳しくなっており、従来の半導体装置の構造では、その要求に応えることが困難となってきている。そこで、高移動度材料の使用、Ｓｉ基板の面方位性制御、及び、歪み印加技術等に代表されるオン電流向上技術が提案されている。特に、歪み印加技術としては、ゲート電極の両サイドのソース・ドレインからの応力をチャネル部に印加する埋め込みＳｉＧｅソース・ドレイン技術や、高い引っ張り応力または圧縮応力を有する応力印加用絶縁膜（以下、適宜コンタクトエッチングストッパー膜と称する）をゲート電極上に形成しチャネル部に応力を印加する技術等が提案されている。
【０００３】
ここで、図９は、高い引っ張り応力または圧縮応力を有する応力印加用絶縁膜をゲート電極上に形成しチャネル部に応力を印加する技術における半導体装置の構成を示す断面図である。この半導体装置は、シリコン基板５０１上のＰＭＯＳ領域（Ｎ型ウェル）５０３内にＰチャネル型ＭＯＳトランジスタ５１８が、ＮＭＯＳ領域（Ｐ型ウェル）５０４内にＮチャネル型ＭＯＳトランジスタ５１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ５１８及びＮチャネル型ＭＯＳトランジスタ５１９は素子分離領域５０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板５０１上にゲート酸化膜５０５を介して形成されるゲート電極５０６、ゲート電極５０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域５０７、及び、ゲート電極５０６の側壁に酸化シリコン膜５０８を介して形成されるサイドウォール５０９を備えて構成される。この半導体装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜５１３、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜５１４、ゲート電極５０６またはソース・ドレイン領域５０７とメタル配線５１６を接続するコンタクトホール５１５、及び、パッシベーション膜５１７を備えて構成されている。
【０００４】
この半導体装置において、応力印加用絶縁膜として引っ張り応力を有する窒化シリコン膜をゲート電極上に形成した場合には、引っ張り応力がゲート電極を介してチャネル部に印加されるため、Ｎチャネル型ＭＯＳトランジスタのオン電流が向上する。これは、ゲート電極上に形成される窒化シリコン膜の引っ張り応力がＮチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を広げ、電子の移動度を向上させるためである。しかし、Ｐチャネル型ＭＯＳトランジスタのオン電流は低下する。これは、ゲート電極上に形成される絶縁膜の引っ張り応力がＰチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を広げ、正孔の移動度を低下させるためである。
【０００５】
これに対し、応力印加用絶縁膜として圧縮応力を有する窒化シリコン膜をゲート電極上に形成した場合には、圧縮応力がゲート電極を介してチャネル部に印加されるため、Ｐチャネル型ＭＯＳトランジスタのオン電流が向上する。これは、ゲート電極上に形成される窒化シリコン膜の圧縮応力がＰチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を縮め、正孔の移動度を向上させるためである。しかし、Ｎチャネル型ＭＯＳトランジスタのオン電流は低下する。これは、ゲート電極上に形成される絶縁膜の圧縮応力がＮチャネル型ＭＯＳトランジスタのチャネル部のＳｉ格子間距離を縮め、電子の移動度を低下させるためである。
【０００６】
そこで、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ両方のオン電流を向上させるための技術として、Ｎチャネル型ＭＯＳトランジスタのゲート電極の上面には引っ張り応力を有する絶縁膜を形成し、Ｐチャネル型ＭＯＳトランジスタのゲート電極の上面には圧縮応力を有する絶縁膜を形成する技術がある（例えば、非特許文献１参照）。
【０００７】
【非特許文献１】Ｓ．Ｐｉｄｉｎ他、“Ａ ｎｏｖｅｌ ｓｔｒａｉｎ ｅｎｈａｎｃｅｄ ＣＭＯＳ ａｒｃｈｉｔｅｃｔｕｒｅ ｕｓｉｎｇ ｓｅｌｅｃｔｉｖｅｌｙ ｄｅｐｏｓｉｔｅｄ ｈｉｇｈ ｔｅｎｓｉｌｅ ａｎｄ ｈｉｇｈ ｃｏｍｐｒｅｓｓｉｖｅ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｆｉｌｍｓ”、ＩＥＤＭ、２１３〜２１６頁、２００４年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、非特許文献１に記載の技術では、２種類のＭＯＳ型トランジスタ素子の夫々に、電流特性を向上させる応力を有する応力印加用絶縁膜を形成するため、半導体装置の製造に係る工程数が多く複雑となる。更に、Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域と、Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域の境界部分での加工精度が必要となり量産に適していない。
【０００９】
これに対し、一種類の応力印加用絶縁膜のみを形成する場合には、製造工程の多数化及び複雑化を防止できるが、２種類のＭＯＳ型トランジスタ素子の何れのチャネル部にも同じ応力が印加されることとなるため、上述したように、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの何れか一方のＭＯＳ型トランジスタ素子のオン電流しか向上させることが出来ず、且つ、他方のＭＯＳ型トランジスタ素子のオン電流は低下することとなる。
【００１０】
本発明は上記の問題に鑑みてなされたものであり、その目的は、ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置を提供する点にある。また、該半導体装置の具体的な製造方法を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体装置は、同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板上の所定領域に形成される前記ＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、前記応力印加用絶縁膜によって電流特性が低下する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、前記応力印加用絶縁膜によって電流特性が向上する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように設定されていることを第１の特徴とする。
【００１２】
上記特徴の本発明に係る半導体装置は、前記応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａであることを第２の特徴とする。
【００１３】
上記何れかの特徴の本発明に係る半導体装置は、前記応力印加用絶縁膜の膜厚が３０ｎｍ〜１００ｎｍであることを第３の特徴とする。
【００１４】
上記第１〜第３の何れかの特徴の本発明に係る半導体装置は、前記応力は引っ張り応力であり、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを第４の特徴とする。
【００１５】
上記第１〜第３の何れかの特徴の本発明に係る半導体装置は、前記応力は圧縮応力であり、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを第５の特徴とする。
【００１６】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第４の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＮＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第１の特徴とする。
【００１７】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第４の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＮＭＯＳ領域の前記Ｎチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第２の特徴とする。
【００１８】
上記第１または第２の特徴の本発明に係る半導体装置の製造方法は、前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤまたは熱ＣＶＤを用いて形成することを第３の特徴とする。
【００１９】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第５の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＰＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第４の特徴とする。
【００２０】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第５の特徴の半導体装置を製造するための方法であって、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、前記レジストをマスクとして、前記ＰＭＯＳ領域の前記Ｐチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、前記レジストを除去するレジスト除去工程と、前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを第５の特徴とする。
【００２１】
上記第４または第５の特徴の本発明に係る半導体装置の製造方法は、前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤを用いて形成することを第６の特徴とする。
【発明の効果】
【００２２】
本発明によれば、２種類のＭＯＳ型トランジスタ素子を覆う応力印加用絶縁膜の持つ応力が、引っ張り応力であるか圧縮応力であるかに応じて、電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜（サイドウォール）の膜厚が、電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚より厚くなるように各種類のＭＯＳ型トランジスタ素子のサイドウォールの膜厚を調整する。即ち、従来技術に係る半導体装置では各種類のＭＯＳ型トランジスタ素子のサイドウォールの膜厚が同じ（図５においてｉ＝ｊ）であるのに対し、本発明に係る半導体装置では、電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚を厚くすることで、応力のチャネル部への伝達を減衰させ、電力特性の低下を抑制することができる。若しくは、本発明に係る半導体装置では、電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜の膜厚を薄くすることで、応力をチャネル部へ良好に伝達させて、電力特性の向上を図ることができる。
【００２３】
具体的には、応力印加用絶縁膜（コンタクトエッチングストッパー膜）が引っ張り応力を有する場合には、Ｎチャネル型ＭＯＳトランジスタのサイドウォールよりＰチャネル型ＭＯＳトランジスタのサイドウォールの膜厚が厚くなるように調整する。これによって、Ｐチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を小さくすることができ、引っ張り応力によるＰチャネル型ＭＯＳトランジスタの電流特性（オン電流）の低下を抑制できる。若しくは、Ｐチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を抑えた状態でＮチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を有効に作用させることができ、Ｎチャネル型ＭＯＳトランジスタのオン電流を向上させることができる。
【００２４】
また、応力印加用絶縁膜が圧縮応力を有する場合には、Ｐチャネル型ＭＯＳトランジスタのサイドウォールよりＮチャネル型ＭＯＳトランジスタのサイドウォールの膜厚が厚くなるように調整する。これによって、Ｎチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を小さくすることができ、圧縮応力によるＮチャネル型ＭＯＳトランジスタのオン電流の低下を抑制できる。若しくは、Ｎチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を抑えた状態でＰチャネル型ＭＯＳトランジスタのチャネル部に印加される応力を有効に作用させることができ、Ｐチャネル型ＭＯＳトランジスタのオン電流を向上させることができる。
【００２５】
応力印加用絶縁膜の応力は、０．１ＧＰａより小さい場合にはチャネル部に印加される応力が小さくＭＯＳ型トランジスタ素子の電流特性の向上に寄与せず、３．０ＧＰａより大きい場合には、応力印加用絶縁膜自体に欠陥が生じてチャネル部に応力が印加出来ない等の問題が発生する。従って、本発明の如く、応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａとなるように半導体装置を構成することにより、ＭＯＳ型トランジスタ素子の電流特性をより確実に向上させることが可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。尚、製造工程中で詳述しない部分については公知の手段を用いる。以下の実施例に示す材料、薬品、割合、操作条件等は、本発明から逸脱しない限り適宜変更が可能であり、本発明の範囲は、以下の実施例に制限されるものではない。
【００２７】
本発明装置は、同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、半導体基板上の所定領域に形成されるＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、応力印加用絶縁膜によって電流特性が低下するＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、応力印加用絶縁膜によって電流特性が向上するＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように構成されている。
【００２８】
〈第１実施形態〉
本発明装置の第１実施形態について図１及び図２を基に説明する。
【００２９】
先ず、本実施形態の本発明装置の構成について図１を基に説明する。ここで、図１は、本実施形態における本発明装置の断面構造を模式的に示している。図１に示すように、本発明装置は、シリコン基板１０１上のＰＭＯＳ領域（Ｎ型ウェル）１０３内にＰチャネル型ＭＯＳトランジスタ１１８が、ＮＭＯＳ領域（Ｐ型ウェル）１０４内にＮチャネル型ＭＯＳトランジスタ１１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ１１８及びＮチャネル型ＭＯＳトランジスタ１１９は素子分離領域１０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板１０１上にゲート酸化膜１０５を介して形成されるゲート電極１０６、ゲート電極１０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域１０７、及び、ゲート電極１０６の側壁に酸化シリコン膜１０８を介して形成される側壁絶縁膜（サイドウォール１０９及びサイドウォール１１１ａ）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜１１２（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜１１４、ゲート電極１０６またはソース・ドレイン領域１０７とメタル配線１１６を接続するコンタクトホール１１５、及び、パッシベーション膜１１７を備えて構成される。
【００３０】
本実施形態では、コンタクトエッチングストッパー膜１１２が引っ張り応力を有する窒化シリコン膜である場合を想定して説明する。更に、本実施形態の本発明装置は、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜（サイドウォール１１１ａ）の膜厚ａより、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜（サイドウォール１０９及びサイドウォール１１１ａ）の膜厚ｂの方が厚く（ａ＜ｂ）なるように設定されている。
【００３１】
次に、本実施形態の本発明方法について図２を基に説明する。ここで、図２は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００３２】
先ず、本発明方法実行前に、図２（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、シリコン基板１０１上の所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極１０６の側壁にサイドウォール１０９（第１側壁絶縁膜に相当）を形成する工程までを実行する。ここでのサイドウォール１０９の形成は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させる。更に、堆積させた窒化シリコン膜を、マグネトロンＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ) 装置により、ＣＸＨＹＦＺガス、Ａｒガス及びＯ２ガスを用いて異方性エッチングし、サイドウォール１０９を形成する。尚、ＣＸＨＹＦＺガスのＸは１〜２の整数、Ｙは０〜３の整数、Ｚは１〜８の整数である。
【００３３】
続いて、図２（Ｂ）に示すように、ＮＭＯＳ領域１０４が開口されたレジストパターンを有するレジスト１１０を形成し（レジスト形成工程に相当）、レジスト１１０をマスクとして、ＮＭＯＳ領域１０４内のサイドウォール１０９をケミカルエッチングにより除去する（第１側壁絶縁膜除去工程に相当）。より具体的には、レジスト１１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域１０４内のサイドウォール１０９のみを除去する。
【００３４】
引き続き、図２（Ｃ）に示すように、アッシング装置によりレジストを除去し（レジスト除去工程に相当）、所定領域内の全面に窒化シリコン膜を形成する（窒化シリコン膜形成工程）。具体的には、レジスト除去後、例えば、ＬＰＣＶＤにより、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜１１１を堆積させる。
【００３５】
引き続き、図２（Ｄ）に示すように、窒化シリコン膜１１１を異方性エッチングし、所定領域内のＮチャネル型ＭＯＳトランジスタ１１９のゲート電極１０６の側壁及び所定領域内のＰチャネル型ＭＯＳトランジスタのサイドウォール１０９の側壁にサイドウォール１１１ａ（第２側壁絶縁膜に相当）を形成する（第２側壁絶縁膜形成工程に相当）。より具体的には、窒化シリコン膜１１１を、マグネトロンＲＩＥ装置により、ＣＸＨＹＦＷガスとＡｒガスとＯ２ガスを用いて異方性エッチングし、サイドウォール１１１ａを形成する。尚、Ｗは１〜６の整数である。この結果、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚は、サイドウォール１０９及びサイドウォール１１１ａを合わせた厚さとなり、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜の膜厚は、サイドウォール１１１ａの厚さとなる。従って、Ｎチャネル型ＭＯＳトランジスタ１１９の側壁絶縁膜の膜厚より、Ｐチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚の方が厚くなる。
【００３６】
引き続き、図２（Ｅ）に示すように、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有するコンタクトエッチングストッパー膜１１２を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜１１４の圧縮応力を緩和する為、例えば、ＬＰＣＶＤ（熱ＣＶＤに相当）により、ＨＣＤ（Ｈｅｘａ‐ｃｈｌｏｒｏ‐ｄｉｓｉｌａｎｅ）ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜１１２を形成する。この場合、コンタクトエッチングストッパー膜１１２は、０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。尚、コンタクトエッチングストッパー膜１１２の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００３７】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜１１４、コンタクトホール１１５、メタル配線１１６、及び、パッシベーション膜１１７の形成を行う。このように、引っ張り応力を有する応力印加用絶縁膜１１２により電流特性が低下するＰチャネル型ＭＯＳトランジスタ１１８の側壁絶縁膜の膜厚を厚くすることで、Ｎチャネル型ＭＯＳトランジスタ１１９の電流特性を応力印加用絶縁膜１１２により向上させつつ、Ｐチャネル型ＭＯＳトランジスタ１１８において、応力の伝達をおさえ、電流特性の低下を抑制することができる。
【００３８】
〈第２実施形態〉
本発明装置の第２実施形態について図３及び図４を基に説明する。本実施形態では、上記第１実施形態とは、各ＭＯＳ型トランジスタ素子のサイドウォールの形成方法が異なる場合について説明する。
【００３９】
先ず、本実施形態の本発明装置の構成について説明する。ここで、図３は、本実施形態における本発明装置の断面構造を模式的に示している。図３に示すように、本発明装置は、シリコン基板２０１上のＰＭＯＳ領域（Ｎ型ウェル）２０３内にＰチャネル型ＭＯＳトランジスタ２１８が、ＮＭＯＳ領域（Ｐ型ウェル）２０４内にＮチャネル型ＭＯＳトランジスタ２１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ２１８及びＮチャネル型ＭＯＳトランジスタ２１９は素子分離領域２０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板２０１上にゲート酸化膜２０５を介して形成されるゲート電極２０６、ゲート電極２０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域２０７、及び、ゲート電極２０６の側壁に酸化シリコン膜２０８を介して形成される側壁絶縁膜（サイドウォール２０９またはサイドウォール２０９’）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜２１２（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜２１４、ゲート電極２０６またはソース・ドレイン領域２０７とメタル配線２１６を接続するコンタクトホール２１５、及び、パッシベーション膜２１７を備えて構成される。
【００４０】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜２１２が引っ張り応力を有する窒化シリコン膜であり、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜（サイドウォール２０９’）の膜厚ｃより、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜（サイドウォール２０９）の膜厚ｄの方が厚く（ｃ＜ｄ）なるように設定されている。
【００４１】
次に、本実施形態の本発明方法について図４を基に説明する。ここで、図４は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００４２】
先ず、本発明方法実行前に、図４（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極２０６の側壁にサイドウォール２０９を形成する工程までを実行する。尚、サイドウォール２０９の形成方法は、上記第１実施形態におけるサイドウォール１０９の形成方法と同じである。
【００４３】
続いて、図４（Ｂ）に示すように、ＮＭＯＳ領域２０４が開口されたレジストパターンを有するレジスト２１０を形成し（レジスト形成工程に相当）、レジスト２１０をマスクとして、ＮＭＯＳ領域２０４内のサイドウォール２０９の膜厚を薄くするように、サイドウォール２０９をケミカルエッチングする（側壁絶縁膜成形工程に相当）。より具体的には、レジスト２１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域２０４内のサイドウォール２０９を２５ｎｍエッチングし、サイドウォール２０９’を形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜の膜厚はサイドウォール２０９の厚さとなり、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜の膜厚はサイドウォール２０９’の厚さとなる。サイドウォール２０９の膜厚はサイドウォール２０９’の膜厚より厚いことから、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜の膜厚より、Ｐチャネル型ＭＯＳトランジスタ２１８の側壁絶縁膜の膜厚の方が厚くなる。
【００４４】
引き続き、図４（Ｃ）に示すように、レジスト２１０を除去し（レジスト除去工程に相当）、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有するコンタクトエッチングストッパー膜２１２を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜２１４の圧縮応力を緩和する為、例えば、ＬＰＣＶＤにより、ＨＣＤガスとＮＨ３ガスを用いて、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜２１２を形成する。この場合、コンタクトエッチングストッパー膜２１２は、０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。尚、コンタクトエッチングストッパー膜２１２の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００４５】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜２１４、コンタクト２１５、メタル配線２１６、及び、パッシベーション膜２１７の形成を行う。このように、Ｎチャネル型ＭＯＳトランジスタ２１９の側壁絶縁膜を薄くすることで、応力の伝達を良好にし、ＮチャネルＭＯＳトランジスタ２１９の電流特性の向上を図ることができる。
【００４６】
〈第３実施形態〉
本発明装置の第３実施形態について図５及び図６を基に説明する。尚、上記第１及び第２実施形態では応力印加用絶縁膜の応力が引っ張り応力である場合について説明したが、本実施形態では、応力印加用絶縁膜の応力が圧縮応力である場合について説明する。
【００４７】
先ず、本実施形態の本発明装置の構成について図５を基に説明する。ここで、図５は、本実施形態における本発明装置の断面構造を模式的に示している。図５に示すように、本発明装置は、シリコン基板３０１上のＰＭＯＳ領域（Ｎ型ウェル）３０３内にＰチャネル型ＭＯＳトランジスタ３１８が、ＮＭＯＳ領域（Ｐ型ウェル）３０４内にＮチャネル型ＭＯＳトランジスタ３１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ３１８及びＮチャネル型ＭＯＳトランジスタ３１９は素子分離領域３０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板３０１上にゲート酸化膜３０５を介して形成されるゲート電極３０６、ゲート電極３０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域３０７、及び、ゲート電極３０６の側壁に酸化シリコン膜３０８を介して形成される側壁絶縁膜（サイドウォール３０９及びサイドウォール３１１ａ）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜３１３（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜３１４、ゲート電極３０６またはソース・ドレイン領域３０７とメタル配線３１６を接続するコンタクトホール３１５、及び、パッシベーション膜３１７を備えて構成される。
【００４８】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜３１３が圧縮応力を有する窒化シリコン膜であり、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜（サイドウォール３１１ａ）の膜厚ｆより、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜（サイドウォール３０９及びサイドウォール３１１ａ）の膜厚ｅの方が厚く（ｆ＜ｅ）なるように設定されている。
【００４９】
次に、本実施形態の本発明方法について図６を基に説明する。ここで、図６は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００５０】
先ず、本発明方法実行前に、図６（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、シリコン基板３０１上の所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極３０６の側壁にサイドウォール３０９（第１側壁絶縁膜に相当）を形成する工程までを実行する。尚、サイドウォール３０９の形成方法は、上記第１及び第２実施形態におけるサイドウォール１０９及びサイドウォール２０９の形成方法と同じである。
【００５１】
続いて、図６（Ｂ）に示すように、ＰＭＯＳ領域３０３が開口されたレジストパターンを有するレジスト３１０を形成し（レジスト形成工程に相当）、レジスト３１０をマスクとして、ＰＭＯＳ領域３０３内のサイドウォール３０９をケミカルエッチングにより除去する（第１側壁絶縁膜除去工程に相当）。より具体的には、レジスト３１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＰＭＯＳ領域３０３内のサイドウォール３０９のみを除去する。
【００５２】
引き続き、図６（Ｃ）に示すように、アッシング装置によりレジストを除去し（レジスト除去工程に相当）、所定領域内の全面に窒化シリコン膜を形成する（窒化シリコン膜形成工程に相当）。具体的には、レジスト除去後、例えば、ＬＰＣＶＤにより、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスを用い、温度条件を７００〜８００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜３１１を堆積させる。
【００５３】
引き続き、図６（Ｄ）に示すように、窒化シリコン膜３１１を異方性エッチングし、所定領域内のＰチャネル型ＭＯＳトランジスタ３１８のゲート電極３０６の側壁及び所定領域内のＮチャネル型ＭＯＳトランジスタ３１９のサイドウォール３０９の側壁にサイドウォール３１１ａを形成する（第２側壁絶縁膜形成工程に相当）。より具体的には、窒化シリコン膜３１１を、マグネトロンＲＩＥ装置により、ＣＸＨＹＦＷガスとＡｒガスとＯ２ガスを用いて異方性エッチングし、サイドウォール３１１ａを形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜の膜厚は、サイドウォール３１１ａの厚さとなり、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚は、サイドウォール３０９及びサイドウォール３１１ａを合わせた厚さとなる。従って、Ｐチャネル型ＭＯＳトランジスタ３１８の側壁絶縁膜の膜厚より、Ｎチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚の方が厚くなる。
【００５４】
引き続き、図６（Ｅ）に示すように、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有するコンタクトエッチングストッパー膜３１３を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、コンタクトエッチングストッパー膜３１３は、後の工程で形成されるシリコン酸化膜系の層間絶縁膜３１４の圧縮応力を緩和する為、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させて形成する。この場合、コンタクトエッチングストッパー膜３１３は０．１ＧＰａ〜３．０ＧＰａの圧縮応力を有する。尚、コンタクトエッチングストッパー膜３１３の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００５５】
尚、上記第１及び第２実施形態で使用するＬＰＣＶＤでは、引っ張り応力を有する絶縁膜のみ形成可能であるが、本実施形態で使用するＰＥＣＶＤでは、条件によって、引っ張り応力を有する絶縁膜と圧縮応力を有する絶縁膜を形成可能である。これは、原理的には、ＬＰＣＶＤ（熱ＬＰＣＶＤ）では、形成される絶縁膜中に含まれる物質としてＳｉ３Ｎ４・Ｓｉ‐Ｈ・Ｎ‐Ｈがあるが、熱反応で各物質の結合がなされているために、この各々の含有量の変更範囲が狭くなる。更に、気相反応のためＳｉ３Ｎ４が支配的に形成されることから、引っ張り応力を有する絶縁膜のみ形成可能となる。これに対し、ＰＥＣＶＤでは、形成される絶縁膜中に含まれる物質としてＳｉＸＮＹ・Ｓｉ‐Ｈ・Ｎ‐Ｈがあるが、この各々の含有量はプラズマで結合しているので可変範囲が広い。更に、Ｓｉ３Ｎ４に限定されず任意のＳｉＸＮＹ（Ｘ、Ｙは整数）を形成可能であることから、条件によって、引っ張り応力を有する絶縁膜及び圧縮応力を有する絶縁膜の両方が形成可能となるものである。
【００５６】
本発明方法の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜３１４、コンタクト３１５、メタル配線３１６、及び、パッシベーション膜３１７の形成を行う。このように、圧縮応力を有する応力印加用絶縁膜３１３により電流特性が低下するＮチャネル型ＭＯＳトランジスタ３１９の側壁絶縁膜の膜厚を厚くすることで、Ｐチャネル型ＭＯＳトランジスタ３１８の電流特性を応力印加用絶縁膜３１３により向上させつつ、Ｎチャネル型ＭＯＳトランジスタ３１９において、応力の伝達をおさえ、電流特性の低下を抑制することができる。
【００５７】
〈第４実施形態〉
本発明装置の第４実施形態について図７及び図８を基に説明する。本実施形態では、上記第３実施形態とは、各ＭＯＳ型トランジスタ素子のサイドウォールの形成方法が異なる場合について説明する。
【００５８】
先ず、本実施形態の本発明装置の構成について説明する。ここで、図７は、本実施形態における本発明装置の断面構造を模式的に示している。図７に示すように、本発明装置は、シリコン基板４０１上のＰＭＯＳ領域（Ｎ型ウェル）４０３内にＰチャネル型ＭＯＳトランジスタ４１８が、ＮＭＯＳ領域（Ｐ型ウェル）４０４内にＮチャネル型ＭＯＳトランジスタ４１９が形成されており、Ｐチャネル型ＭＯＳトランジスタ４１８及びＮチャネル型ＭＯＳトランジスタ４１９は素子分離領域４０２を介して配置されている。ＭＯＳ型トランジスタ素子は、シリコン基板４０１上にゲート酸化膜４０５を介して形成されるゲート電極４０６、ゲート電極４０６の下部に形成されるチャネル部の両側に形成されるソース・ドレイン領域４０７、及び、ゲート電極４０６の側壁に酸化シリコン膜４０８を介して形成される側壁絶縁膜（サイドウォール４０９またはサイドウォール４０９’）を備えて構成される。本発明装置は、更に、２種類のＭＯＳ型トランジスタ素子を覆うように形成されたコンタクトエッチングストッパー膜４１３（応力印加用絶縁膜に相当）、ＭＯＳ型トランジスタ素子の上部に形成される層間絶縁膜４１４、ゲート電極４０６またはソース・ドレイン領域４０７とメタル配線４１６を接続するコンタクトホール４１５、及び、パッシベーション膜４１７を備えて構成される。
【００５９】
本実施形態の本発明装置は、コンタクトエッチングストッパー膜４１３が圧縮応力を有する窒化シリコン膜であり、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜（サイドウォール４０９’）の膜厚ｈより、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜（サイドウォール４０９）の膜厚ｇの方が厚く（ｈ＜ｇ）なるように設定されている。
【００６０】
次に、本実施形態の本発明方法について図８を基に説明する。ここで、図８は、本実施形態における本発明方法の各工程における本発明装置の断面構造を模式的に示している。
【００６１】
先ず、本発明方法実行前に、図８（Ａ）に示すように、周知のＣＭＯＳトランジスタの製造方法により、所定領域内の２種類のＭＯＳ型トランジスタ素子のゲート電極４０６の側壁にサイドウォール４０９を形成する工程までを実行する。尚、サイドウォール４０９の形成方法は、上記第１〜第３実施形態におけるサイドウォール１０９、２０９、３０９の形成方法と同じである。
【００６２】
続いて、図８（Ｂ）に示すように、ＰＭＯＳ領域４０３が開口されたレジストパターンを有するレジスト４１０を形成し（レジスト形成工程に相当）、レジスト４１０をマスクとして、ＰＭＯＳ領域４０３内のサイドウォール４０９の膜厚を薄くするように、サイドウォール４０９をケミカルエッチングする（側壁絶縁膜成形工程に相当）。より具体的には、レジスト４１０の形成後、ＣＸＦＺガスとＮ２ガスを用いてケミカルドライエッチングを行い、ＮＭＯＳ領域４０４内のサイドウォール４０９を２５ｎｍエッチングし、サイドウォール４０９’を形成する。この結果、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜の膜厚はサイドウォール４０９’の厚さとなり、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜の膜厚はサイドウォール４０９の厚さとなる。サイドウォール４０９の膜厚はサイドウォール４０９’の膜厚より厚いことから、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜の膜厚より、Ｎチャネル型ＭＯＳトランジスタ４１９の側壁絶縁膜の膜厚の方が厚くなる。
【００６３】
引き続き、図８（Ｃ）に示すように、レジスト４１０を除去し（レジスト除去工程に相当）、所定領域内の２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有するコンタクトエッチングストッパー膜４１３を形成する（応力印加用絶縁膜形成工程に相当）。具体的には、後の工程で形成されるシリコン酸化膜系の層間絶縁膜４１４の圧縮応力を緩和する為、例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用いて、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させ、コンタクトエッチングストッパー膜４１３を形成する。この場合、コンタクトエッチングストッパー膜４１３は、０．１ＧＰａ〜３．０ＧＰａの圧縮応力を有する。尚、コンタクトエッチングストッパー膜４１３の膜厚は、プロセスやトランジスタサイズ等に応じて、３０ｎｍ〜１００ｎｍの範囲で適切に設定する。
【００６４】
本発明の実行後、周知のＣＭＯＳトランジスタの製造方法により、層間絶縁膜４１４、コンタクト４１５、メタル配線形成４１６、及び、パッシベーション膜４１７の形成を行う。このように、Ｐチャネル型ＭＯＳトランジスタ４１８の側壁絶縁膜を薄くすることで、応力の伝達を良好にし、ＰチャネルＭＯＳトランジスタ４１８の電流特性の向上を図ることができる。
【００６５】
〈別実施形態〉
〈１〉上記第１及び第２実施形態では、引っ張り応力を有する応力印加用絶縁膜としてのコンタクトエッチングストッパー膜１１２及び２１２をＬＰＣＶＤで形成したがこれに限るものではない。
【００６６】
例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して、膜厚が５０ｎｍとなるように窒化シリコン膜を堆積させて形成してもよい。この場合、コンタクトエッチングストッパー膜１１２及び２１２は０．１ＧＰａ〜１．５ＧＰａの引っ張り応力を有する。
【００６７】
また、例えば、ＰＥＣＶＤにより、ＳｉＨ４ガスとＮＨ３ガスを用い、温度条件を４００〜５００℃に設定して窒化シリコン膜を堆積させた後に、ＵＶ照射を行い、温度条件を３００〜４００℃に設定して改質処理を行ってもよい。この場合、コンタクトエッチングストッパー膜１１２及び２１２は０．１ＧＰａ〜３．０ＧＰａの引っ張り応力を有する。
【００６８】
〈２〉上記各実施形態では、第１及び第３実施形態において電流特性の低下を防止または低減するために電流特性が低下するＭＯＳ型トランジスタ素子の側壁絶縁膜を厚くする場合について、第２及び第４実施形態において電流特性をより向上させるために電流特性が向上するＭＯＳ型トランジスタ素子の側壁絶縁膜を薄くする場合について説明したが、第１及び第２実施形態を組み合わせる、若しくは、第３及び第４実施形態を組み合わせて実行しても良い。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る半導体装置の第１実施形態における概略構成を示す断面図
【図２】本発明に係る半導体装置の製造方法における第１実施形態の各工程における半導体装置の断面を示す工程図
【図３】本発明に係る半導体装置の第２実施形態における概略構成を示す断面図
【図４】本発明に係る半導体装置の製造方法における第２実施形態の各工程における半導体装置の断面を示す工程図
【図５】本発明に係る半導体装置の第３実施形態における概略構成を示す断面図
【図６】本発明に係る半導体装置の製造方法における第３実施形態の各工程における半導体装置の断面を示す工程図
【図７】本発明に係る半導体装置の第４実施形態における概略構成を示す断面図
【図８】本発明に係る半導体装置の製造方法における第４実施形態の各工程における半導体装置の断面を示す工程図
【図９】従来技術に係る半導体装置の概略構成を示す断面図
【符号の説明】
【００７０】
１０１、２０１、３０１、４０１、５０１ シリコン基板
１０２、２０２、３０２、４０２、５０２ 素子分離領域
１０３、２０３、３０３、４０３、５０３ ＰＭＯＳ領域
１０４、２０４、３０４、４０４、５０４ ＮＭＯＳ領域
１０５、２０５、３０５、４０５、５０５ ゲート酸化膜
１０６、２０６、３０６、４０６、５０６ ゲート電極
１０７、２０７、３０７、４０７、５０７ ソース・ドレイン領域
１０８、２０８、３０８、４０８、５０８ 酸化シリコン膜
１０９、２０９、３０９、４０９、５０９ サイドウォール
１１０、２１０、３１０、４１０、５１０ レジスト
１１１、３１１ 窒化シリコン膜
１１１ａ、３１１ａ サイドウォール
１１２、２１２ 引っ張り応力印加用絶縁膜
３１３、４１３ 圧縮応力印加用絶縁膜
５１２ 応力印加用絶縁膜
１１４、２１４、３１４、４１４、５１４ 層間絶縁膜
１１５、２１５、３１５、４１５、５１５ コンタクトホール
１１６、２１６、３１６、４１６、５１６ メタル配線
１１７、２１７、３１７、４１７、５１７ パッシベーション膜
１１８、２１８、３１８、４１８、５１８ Ｐチャネル型ＭＯＳトランジスタ
１１９、２１９、３１９、４１９、５１９ Ｎチャネル型ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、
半導体基板上の所定領域に形成される前記ＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、
前記応力印加用絶縁膜によって電流特性が低下する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、前記応力印加用絶縁膜によって電流特性が向上する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする半導体装置。
【請求項２】
前記応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力印加用絶縁膜の膜厚が３０ｎｍ〜１００ｎｍであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記応力は引っ張り応力であり、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記応力は圧縮応力であり、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＮＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、
前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＮＭＯＳ領域の前記Ｎチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項８】
前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤまたは熱ＣＶＤを用いて形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
請求項５に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＰＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、
前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＰＭＯＳ領域の前記Ｐチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項１１】
前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤを用いて形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１】
同一チップ内にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの２種類のＭＯＳ型トランジスタ素子が形成された半導体装置であって、
半導体基板上の所定領域に形成される前記ＭＯＳ型トランジスタ素子のゲート電極の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜を有し、
前記応力印加用絶縁膜によって電流特性が低下する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚が、前記応力印加用絶縁膜によって電流特性が向上する前記ＭＯＳ型トランジスタ素子のゲート電極の側壁に形成される側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする半導体装置。
【請求項２】
前記応力印加用絶縁膜の応力が０．１ＧＰａ〜３．０ＧＰａであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力印加用絶縁膜の膜厚が３０ｎｍ〜１００ｎｍであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記応力は引っ張り応力であり、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記応力は圧縮応力であり、前記Ｎチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚が、前記Ｐチャネル型ＭＯＳトランジスタの側壁絶縁膜の膜厚より厚くなるように設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＮＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、
前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｎチャネル型ＭＯＳトランジスタを形成するＮＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＮＭＯＳ領域の前記Ｎチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、引っ張り応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項８】
前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤまたは熱ＣＶＤを用いて形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
請求項５に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に第１側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＰＭＯＳ領域内の前記第１側壁絶縁膜をケミカルエッチングにより除去する第１側壁絶縁膜除去工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の全面に窒化シリコン膜を形成する窒化シリコン膜形成工程と、
前記窒化シリコン膜を異方性エッチングし、前記所定領域内の前記Ｐチャネル型ＭＯＳトランジスタのゲート電極の側壁及び前記所定領域内の前記Ｎチャネル型ＭＯＳトランジスタの前記第１側壁絶縁膜の側壁に第２側壁絶縁膜を形成する第２側壁絶縁膜形成工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５に記載の半導体装置の製造方法であって、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子のゲート電極の側壁に側壁絶縁膜を形成した後、前記所定領域内に位置する前記Ｐチャネル型ＭＯＳトランジスタを形成するＰＭＯＳ領域が開口されたレジストパターンを有するレジストを形成するレジスト形成工程と、
前記レジストをマスクとして、前記ＰＭＯＳ領域の前記Ｐチャネル型ＭＯＳトランジスタの前記側壁絶縁膜の膜厚を薄くするように、前記側壁絶縁膜をケミカルエッチングする側壁絶縁膜成形工程と、
前記レジストを除去するレジスト除去工程と、
前記所定領域内の前記２種類のＭＯＳ型トランジスタ素子を覆うように、圧縮応力を有する前記応力印加用絶縁膜を形成する応力印加用絶縁膜形成工程と、を順に実行することを特徴とする半導体装置の製造方法。
【請求項１１】
前記応力印加用絶縁膜形成工程において、前記応力印加用絶縁膜として窒化シリコン膜をプラズマＣＶＤを用いて形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−１３０９６３（Ｐ２００８−１３０９６３Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３１６８７０（Ｐ２００６−３１６８７０）
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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