半導体装置及びその製造方法
【課題】電極材料が表面パッシベーション膜に拡散するのを防止することである。
【解決手段】
実施形態の半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、を有する。前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成される。
【解決手段】
実施形態の半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、を有する。前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
例えば電界効果トランジスタなどの半導体装置においては、半導体層上に貫通孔を有する絶縁性の表面保護膜、いわゆる表面パッシベーション膜が設けられ、この貫通孔上に電極が設けられている。このような半導体装置において、電極と半導体層に良好なオーミック接触を持たせるためには、電極は高温で形成される。しかしながら、表面パッシベーション膜と電極が接触していると、電極を形成する際に表面パッシベーション膜に電極材料が拡散する場合がある。表面パッシベーション膜中の電極材料が拡散した領域は導電性を有し、耐圧の低下や電流コラプスの増加および素子ごとの特性のバラツキの原因となる虞がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008−147524号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発明が解決しようとする課題は、電極材料が表面パッシベーション膜に拡散するのを防止することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、を有する。前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成される。
【図面の簡単な説明】
【0006】
【図1】第1の実施形態に係る半導体装置の概略断面図。
【図2】第1の実施形態に係る半導体装置の製造過程を示す図。
【図3】第1の実施形態に係る半導体装置の製造過程を示す図。
【図4】第1の実施形態に係る半導体装置の製造過程を示す図。
【図5】第1の実施形態に係る半導体装置の製造過程を示す図。
【図6】第1の実施形態に係る半導体装置の製造過程を示す図。
【図7】第1の実施形態に係る半導体装置の製造過程を示す図。
【図8】第1の実施形態に係る半導体装置の製造過程を示す図。
【図9】第1の実施形態に係る半導体装置の製造過程を示す図。
【図10】第1の実施形態に係る半導体装置の製造過程を示す図。
【図11】第1の実施形態に係る半導体装置の製造過程を示す図。
【図12】第2の実施形態に係る半導体装置の概略断面図。
【図13】第3の実施形態に係る半導体装置の概略断面図。
【図14】第4の実施形態に係る半導体装置の概略断面図。
【図15】第5の実施形態に係る半導体装置の概略断面図。
【図16】第6の実施形態に係る半導体装置の概略断面図。
【図17】第7の実施形態に係る半導体装置の製造過程を示す図。
【図18】第7の実施形態に係る半導体装置の製造過程を示す図。
【図19】第7の実施形態に係る半導体装置の製造過程を示す図。
【図20】第7の実施形態に係る半導体装置の製造過程を示す図。
【図21】第7の実施形態に係る半導体装置の製造過程を示す図。
【図22】第7の実施形態に係る第4の実施形態に係る半導体装置の概略断面図。
【発明を実施するための形態】
【0007】
(第1の実施形態)
第1の実施形態に係る半導体装置について図1を使って説明する。図1は、半導体装置であるゲート絶縁膜を有する高電子移動度トランジスタ(High Electron Mobility Transistor)の断面を示す図である。この薄膜トランジスタは、基板1と、基板1上に設けられた半導体層20と、半導体層20上に設けられ、複数の開口(第1の開口、第2の開口、第3の開口)X、Y、Zを有する第1パッシベーション膜6と、第1パッシベーション膜6の上面及び側面、及び第1パッシベーション膜6の開口Yを覆う第2パッシベーション膜8とを有する。さらに、この電界効果トランジスタは、開口Yを覆う第2パッシベーション膜8上に設けられたゲート電極14と、開口X、Z上に設けられたソース電極15、ドレイン電極16と、を有する。半導体層20は、基板1側から順番にバッファ層2、チャネル層3、スペーサ層4、バリア層5が積層されたものである。
【0008】
ソース電極15、ドレイン電極16は一部がバリア層5と接している。ゲート電極14の一部とバリア層5との間には第2パッシベーション膜8が介在している。
【0009】
第2表面パッシベーション膜8は、については、電極材料よりも融点が高い材料を使用する。従って、第2表面パッシベーション膜8は、電極材料が第1表面パッシベーション膜に拡散するのを防ぐ働きをする。かつ、第2表面パッシベーション膜8のゲート電極14とバリア層5との間に介在する部分についてはゲート絶縁膜として機能する。
【0010】
ゲート電極14、ソース電極15、ドレイン電極16には導電材料を用いる。例えば、アルミニウム、チタン、ニッケル、タンタル、ジルコニウム、モリブデン、金、銀、プラチナ、銅、これらを用いた単層の金属膜や、複数種類の金属の積層膜を電極14、15、16に用いることができる。厚さは、例えば100〜500nmとする。少なくとも、ソース電極15、ドレイン電極16にアルミニウム(融点は約660度)を用いると、バリア層5と良好なオーミック接触がとられる。例えば、チタン(融点は約1670度)5〜50nm、アルミニウム100〜300nmのものが好ましい。さらに、チタン25nmの上にアルミニウム200nmを設けた2層膜が好ましい。
【0011】
第2パッシベーション膜8には、電極14、15、16よりも融点が高い絶縁材料を用いる。第2パッシベーション膜8の材料は、さらに、壊電界強度が高いことが望ましい。例えば、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化タンタル(Ta2O5)などの金属酸化物や、これらを積層したものを用いることができる。ここではAl2O3(融点は約2020度)を用いる。第2パッシベーション膜8の厚さは50nm以下が好ましく、30nmがより好ましい。第2パッシベーション膜が厚すぎると、ゲート電極の電位が半導体層にかかりにくい。
【0012】
第1パッシベーション膜6には、少なくとも窒化物を含み、各電極間の絶縁性を有し、バリア層5との界面準位密度を低く抑えることが可能な材料を用いる。例えば、シリコン窒化物(SiNX(Xは正の値))や、シリコン窒化物上にシリコン酸化物(SiOX)を積層したものなどを第1パッシベーション膜6として用いることができる。シリコン窒化物は数十〜数百nmの厚さを要するためCVD法で形成されるため、その融点は600〜700度程度である。ここでは、第1パッシベーション膜6にSiNXを用いる。第1パッシベーション膜6の厚さは300nm以下が好ましく、200nm以下がより好ましく、さらに50〜100nmが好ましい。
【0013】
バリア層5には、チャネル層3との界面に2次元電子ガスを形成可能なバンド構造を有する半導体材料を用いる。例えば、AlhGaiN(0<h≦1、0≦i<1、h+i=1)あるいはInpAlqGarN(0≦p<1、0≦r<1、0<q≦1、p+q+r=1)を単層あるいは積層構造にてバリア層5として用いることができる。ここではバリア層としてAlGaNを用いる。例えば、Alの混晶比hは0.1〜0.4が好ましく、0.25程度がより好ましい。厚さは10〜40nmが好ましく、20nmがより好ましい。
【0014】
スペーサ層4は、バリア層5とチャネル層3間のヘテロ接合界面から2次元電子ガスを遠ざけて、電子の散乱を抑え、高い電子移動度を得る事が可能にする。を用いる。ここではAlNをスペーサ層4として用いる。厚さは2nm以下が好ましく、1nmがより好ましい。
【0015】
チャネル層3には、不純物が入っていない高純度の半導体材料を用いる。例えば、GaN、InjGakN(0<j≦1、0≦k<1、j+k=1)などをチャネル層3として用いることができる。ここではGaNをチャネル層3として用いる。
【0016】
バッファ層2は高純度のチャネル層を成長させるための基板であり、上述のチャネル層3と同様の材料で形成された市販の半導体層を用いることができる。ここではGaNをバッファ層2として用いる。
【0017】
基板1はバッファ層2を成長させる基板であり、ここではシリコン単結晶基板やSiC基板、サファイア基板などを用いる。
【0018】
電極15、16をチャネル層3とオーミック接触させるために、電極15、16は電極材料を溶融して形成される。電極材料としてアルミニウムを用いる場合には600度以上の熱処理によって電極15、16は形成される。第2パッシベーション膜8は熱的に安定であり電極材料よりも融点が高いため、熱処理時に電極14、15、16を形成する際に溶融しない。第1パッシベーション膜6は一般にバリア層5との界面準位密度を低く抑えることが可能なプラズマCVD成膜法によるSiN膜を用いるが、プラズマCVD法で成膜したSiN膜は欠陥が多い為に、電極材料と接する場合には電極材料が第1パッシベーション膜に拡散する虞がある。しかしながら、第2パッシベーション膜8を設けることにより、電極材料が第1絶縁層6に拡散するのを防止することができる。
【0019】
高電子移動度トランジスタに限らず、半導体層上に絶縁膜を介してゲート電極が設けられた構成を有する半導体装置において本実施例の構成を採用すれば、本実施例と同様に電極材料が絶縁膜に拡散することを防止することができる。
【0020】
また、ゲート電極14の下層の一部は、第2パッシベーション膜8を介してバリア層5が設けられており、SiNのバンドギャップが5.1eVであるのに対してAl2O3のバンドギャップは8.9eVとワイドバンドギャップである事と、SiNと比較して比誘電率の高いAl2O3ではゲート絶縁膜の厚さを増加する事が可能である事から、ゲート電極14とバリア層5間にリーク電流が流れるのを防止することができる。
【0021】
デバイスを高電圧で駆動する場合、ゲート電極14とドレイン電極16間に大きな電界が発生し、これによって特にゲート電極のドレイン側端部に電界が集中する。本提案の構造では、パッシベーション膜に開けた開口部をオーバーラップするように電極を設けることから電極端部が増える。これにより電界集中の分散と緩和が可能となり、高耐圧化に有効である。また、プラズマCVD法で成膜したSiN膜の絶縁破壊強度が3MV/cm程度であるのに対して、ALD法で成膜したAl2O3膜の絶縁破壊強度は8MV/cmと高い事から、第2パッシベーション膜にALD法Al2O3膜を適用する事で、ゲート電極が電界集中による破壊を防ぐ事ができる。
【0022】
図1に示す半導体装置の製造方法を図2〜図10を使って説明する。図2〜10は、半導体装置の製造過程を示す断面図である。
【0023】
まず、図2に示すように、MBE(分子線エピタキシャル)装置あるいはMOCVD(有機金属気相成長)装置等を用いて、Siから成る基板1上に、複数の半導体層で構成される半導体層20を形成する。すなわち、半導体層20はヘテロエピタキシャル層である。具体的な例として、Si基板1上にGaNでバッファ層2を形成し、バッファ層2の上にアンドープ型GaNでチャネル層3を形成し、チャネル層3の上にAlNでスペーサ層4を形成し、スペーサ層上にノンドープ型AlxGa1−xN(0<x<0.5)5でバリア層5を形成する。
【0024】
次に、図3に示すように、バリア層5の上面に、プラズマCVD(気相成長)装置等でSiN膜を設けた。
【0025】
そして、図4に示すように、フォトリソグラフィー工程によって、後に設ける電極14、15、16の位置にある第1の表面パッシベーション膜6に開口を形成する。すなわち、続いて行うエッチング工程のマスク材とするフォトレジストをSiN膜の上に設ける。リソグラフィー工程によって形成されたフォトレジスト71には、後に形成する電極14、15、16の配置に対応するパターンが形成されている。このフォトレジスト71を用いて、フォトレジスト71のパターンが形成されていない部分のSiN膜をウェットエッチングもしくはドライエッチングにより除去してSiN膜をパターニングし、第1表面パッシベーション膜6を形成する。そしてフォトレジスト71を剥離する。
【0026】
図5に示すように、第1表面パッシベーション膜6には、開口XYZが形成されている。基板1の主面に平行な一方向に第1表面パッシベーション膜6は並んで配置されている。3つの開口X、Y、Zが形成された部分からは、バリア層5の表面が露出している。
【0027】
次に、図6に示すように、第1表面パッシベーション膜6及び第1表面パッシベーション膜6の開口から露出するバリア層5の表面の上にAl2O3膜9をALD(原子層堆積)装置等を用いて成膜する。第1表面パッシベーション6の側面にもAl2O3膜9が設けられている。
【0028】
続いて、図7に示すように、Al2O3膜9上に、ソース電極15およびドレイン電極16を配置する位置に開口が設けられたフォトレジスト72をリソグラフィー工程によって設ける。すなわち、第1表面パッシベーション膜6の3つの開口のうち、中央の開口Yを挟む2つの開口X、Zに対応してフォトレジスト72にも開口が形成されている。このフォトレジスト72を用いて、Al2O3膜9のフォトレジスト72の開口に対応する部分をウェットエッチングもしくはドライエッチングにより取り除く。すなわち、第1表面パッシベーション膜6の開口X、Z上のAl2O3膜9は取り除かれる。
【0029】
続いて、フォトレジスト72を剥離すると、図8に示すように、第2表面パッシベーション膜8が形成されている。
【0030】
続いて、図9に示すように、第2表面パッシベーション膜8及び第2表面パッシベーション膜8から露出したバリア層5上にTi膜とAl膜が重なって2層になったTi/Al積層膜13を成膜する。成膜装置としては、スパッタ成膜装置や電子ビーム蒸着装置などが挙げられる。続いて、開口X、Zにおいてバリア層5とTi/Al積層膜を良好にオーミック接触させるために、熱処理を行う。例えば、RTA(ラピッドサーマルアニール)装置を用いて窒素雰囲気中で600℃に加熱する。後にTi/Alのメタル積層膜を電極14、15、16の形状にパターニングするが、パターニングする前に、熱処理を施すことで、素子間のオーミックコンタクト特性のバラツキを抑えることが出来る。
【0031】
続いて、図10に示すように、Ti/Al積層膜13上に、電極14、15、16を形成する位置に対応したパターンを有するフォトレジスト73をリソグラフィー工程によって形成する。フォトレジスト23は、第1表面パッシベーション膜6の開口X、Y、Z上に、この開口X、Y、Zから外縁が1μm程度はみ出すようなパターンを有する。このフォトレジスト73をマスク材としてドライエッチングし、フォトレジスト73のパターンが形成されていない部分のTi/Alのメタル積層膜を除去する。あるいは、Ti/Al積層膜上にCVD法などによってSiO2膜を成膜し、これの上にフォトレジストをパターニングし、フォトレジストのパターンをマスクにSiO2膜をエッチングし、このパターニングされたSiO2膜をマスク材に、フォトレジスト73のパターンが形成されていない部分のTi/Alのメタル積層膜をエッチングして除去する。
【0032】
その後フォトレジスト73を剥離すると、図11に示すように、第1表面パッシベーション膜6の開口X上にTi/Al積層膜で形成されたソース電極15、開口Y上にTi/Al積層膜で形成されたゲート電極14、開口Z上Ti/Al積層膜で形成されたドレイン電極16が設けられている。
【0033】
このようにして、図1に示すような半導体装置を形成することができる。
【0034】
各電極を同時に、一様に成膜した金属積層膜を熱処理後にエッチングによって電極形状に切り出すことから、一般的な電子ビーム蒸着工程と熱処理の組み合わせでは実現が困難であった矩形形状の電極を形成することができ、熱処理で電極側壁が荒れることによる特性の劣化を防ぐ事ができる。さらに、電極長の詳細な設計やフィールドプレート長の詳細な設計が可能となり、電界集中を分散させることができるので、電界が集中する領域にあるトラップに電子が捕獲され、ドレイン電流が低下する現象である電流コラプスを低減させたり耐圧を向上させたりするのに有効である。
【0035】
なお、本実施の形態においては、半導体装置としてゲート絶縁膜を有する横型の高電子移動度トランジスタを用いて説明したが、電界効果トランジスタであれば他の半導体装置の形態であっても良い。
【0036】
(第2の実施形態)
第2の実施形態に係る半導体装置について、図12を使って説明する。図12は半導体装置の一断面を示す図である。
【0037】
第1表面パッシベーション膜6の側面は順テーパ状になっており、バリア層5側に狭くなる形状である。他の構成については第1の実施形態と同じである。
【0038】
上述したように、ソース電極15とゲート電極14の間、及びゲート電極14とドレイン電極16との間には電位差があるため、電極14、16の端部には負荷が掛かる虞がある。しかしながら、第1表面パッシベーション膜をバリア層5側に広がる順テーパ状にすることにより、連続的に多段のフィールドプレートがある状態と等しく、電極14、16に掛かる電界集中を分散することができる。
【0039】
製造方法は、第1の実施形態において第1表面パッシベーション膜6をエッチングする際に、エッチングの時間を長く設ける。他の方法については第1の実施形態と同様である。
【0040】
表面パッシベーション膜であるSiN膜をエッチングする工程で、エッチング方法をコントロールすることで、SiN膜の開口形状を順テーパ状19に加工することで、ALD装置によるゲート絶縁膜成膜時のカバレッジをさらに向上させ、アルミニウムの拡散防止機能を高め、加えて、開口部に埋め込まれゲート絶縁膜に接触する電極側壁にフィールドプレート効果を持たす事が可能になり、MIS型電界効果トランジスタの特性向上を実現する。
【0041】
(第3の実施形態)
第3の実施形態について図12を使って説明する。図13は半導体装置の一断面を示す図である。
【0042】
第2表面パッシベーション膜17は積層された2層から構成されている。2層のいずれも、第1の実施形態における第2表面パッシベーション膜の材料を用いることができる。
【0043】
第2表面パッシベーション膜17の2層のうち少なくとも一方が高融点の材料であれば、第1の実施形態と同様に、電極14、15、16の材料が第1表面パッシベーション膜6に拡散するのを防止することが出来る。
【0044】
例えば2層両方に高融点の材料を用いる場合には、下側(基板1側)の層にHfO2膜を用い、上側の層にAl2O3膜を用いることができる。他の構成については第1の実施形態と同じであるので、同じ部分については詳細な説明は省略する。
【0045】
HfO2膜は、Al2O3膜よりもさらに比誘電率が高い材料であるため、この2つの膜を組み合わせて用いる場合にはゲート絶縁膜の厚さが増す。従って、リーク電流を低減させることができる。
【0046】
製造方法は、第1の実施形態と同様に第1表面パッシベーション膜6を形成した後に第2表面パッシベーション膜17となる2層を積層させ、その後、電極14、15、16を形成する部分をフォトリソグラフィー工程とエッチング工程を用いて取り除き、第2パッシベーション膜17を形成する。続いて、第1の実施形態と同様に第2パッシベーション膜17上に電極14、15、16を形成する。
【0047】
(第4の実施形態)
第4の実施形態を、図14を使って説明する。図14は半導体装置の一断面を示す図である。
【0048】
バリア層5は、一部に貫通していない開口18が形成されており、その開口を覆うようにして第2表面パッシベーション膜8が設けられている。開口18上には、第2の表面パッシベーション膜8を介してゲート電極14が形成されている。他の構成については第1の実施形態と同様であるので、同じ部分の詳細な説明は省略する。
【0049】
ゲートリセスを設けることで、ゲート電極14とバリア層5の距離が変化する。これによって、ゲート電極14から空乏層が伸びて、チャネルに到達し、電流を遮断する為に必要なゲート電圧が変化する。従って、ピンチオフ電圧を制御することが可能となり、ノーマリオフ型のMIS型電界効果トランジスタを得ることが出来る。
【0050】
製造方法は、第1表面パッシベーション膜6を形成するまでは第1の実施形態と同様である。第1表面パッシベーション膜6のためのSiN膜を形成した後、第1表面電極14、15、16を形成する位置に開口を設ける際に、ゲート電極14を設ける位置のバリア層5の表面を連続してエッチングする。その後、第1の実施形態と同様にして第2表面パッシベーション膜8及び電極14、15、16を形成する。
【0051】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0052】
(第5の実施形態)
第5の実施形態について図15を使って説明する。この半導体装置は、半導体装置が破壊に至る耐圧を向上する目的で、ゲート電極14とソース電極15との距離よりも、ゲート電極14とドレイン電極16との距離の方を長く設定している。例えば、600Vの耐圧を要する半導体装置では、ゲート電極14とドレイン電極16間の距離は、5〜15ミクロン程度が好ましく、10ミクロンがより好ましい。この時、ゲート電極14とソース電極15との距離は、2ミクロン以下が好ましく、1ミクロンがより好ましい。
【0053】
図15の半導体装置の製造方法については、開口X、Y、Zおよび電極14、15、16を設ける位置以外については第1の実施形態における製造方法と同じである。
【0054】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0055】
(第6の実施形態)
第6の実施形態について図16を使って説明する。図16は、半導体装置の一断面を示す図である。ソース電極15、ドレイン電極16の下にある第1表面パッシベーション膜6の開口X、Zに対応するように、バリア層5にも開口がもうけられている。バリア層5の開口は、スペーサ層4まで貫通する開口である。このバリア層5の開口X、Z側面は第2表面パッシベーション膜8で覆われている。また、ゲート電極14の下の第1表面パッシベーション膜6には開口が設けられていない。
【0056】
ソース電極15、ドレイン電極15の一部、バリア層5の開口に埋め込まれており、電極15、16とバリア層5との接触面積が大きいので、更にオーミックコンタクト特性を向上させることができる。
【0057】
製造方法は、第1表面パッシベーション膜6に開口X、Y、Zを設ける際に、ソース電極15、ドレイン電極16が設けられる開口X、Zについてはバリア層を貫通するようにエッチングする。他の製造方法については、第1の実施形態と同様である。
【0058】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0059】
(第7の実施形態)
第1の実施形態における半導体装置の電極の他の製造方法について、図17〜図22を使って説明する。電極以外の製造方法(図2乃至図11)は、第1の実施形態と同じであるので、同じ部分の詳細な説明は省略する。
【0060】
図17に示すように、第2のパッシベーション膜8を形成した後、第2のパッシベーション膜8の上に端部が逆テーパ状を成すリフトオフ用のフォトレジスト74をリソグラフィー工程によって設ける。フォトレジスト74は、開口X、Zに対応する位置に開口を有しており、開口Yの上を覆っている。
【0061】
続いて、図18に示すように、フォトレジスト74の上からソース電極とドレイン電極の材料の膜131をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。この材料131は、フォトレジスト74の上だけでなく開口X、Zにも設けられている。開口Xを埋める電極材料131がソース電極15となり、開口Zを埋める電極材料131がドレイン電極16となる。
【0062】
続いて図19に示すように、フォトレジスト74を取り除く。この際、フォトレジスト74上にある電極材料131も取り除かれる。
【0063】
続いて、図20に示すように、開口Xに対応する位置に開口を有するフォトレジスト75をリソグラフィー工程によって設ける。
【0064】
フォトレジスト75上からゲート電極の材料132の膜をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。電極材料132は、フォトレジスト75の上だけでなく、開口Yにも設けられている。開口Yを埋める電極材料132がゲート電極14となる。
【0065】
続いて、図22に示すようにフォトレジスト75を取り除く。この際、フォトレジスト75上にある電極材料132も取り除かれる。
【0066】
このようにしても、図1に示すような半導体装置を形成することができる。ゲート電極14を、ソース電極15、ドレイン電極16と別に形成する場合には、ゲート電極14をソース電極15、ドレイン電極16と異なる材料で形成することが可能である。
【0067】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【符号の説明】
【0068】
1 基板
2 バッファ層
3 チャネル層
4 スペーサ層
5 バリア層
6 第1表面パッシベーション膜
71、72、73,74、75 フォトレジスト
8 第2表面パッシベーション膜
9 オーミック電極コンタクト面
14 ゲート電極
15 ソース電極
16 ドレイン電極
17 第2表面パッシベーション膜
X、Y、Z 開口
【技術分野】
【0001】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
例えば電界効果トランジスタなどの半導体装置においては、半導体層上に貫通孔を有する絶縁性の表面保護膜、いわゆる表面パッシベーション膜が設けられ、この貫通孔上に電極が設けられている。このような半導体装置において、電極と半導体層に良好なオーミック接触を持たせるためには、電極は高温で形成される。しかしながら、表面パッシベーション膜と電極が接触していると、電極を形成する際に表面パッシベーション膜に電極材料が拡散する場合がある。表面パッシベーション膜中の電極材料が拡散した領域は導電性を有し、耐圧の低下や電流コラプスの増加および素子ごとの特性のバラツキの原因となる虞がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008−147524号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発明が解決しようとする課題は、電極材料が表面パッシベーション膜に拡散するのを防止することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、を有する。前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成される。
【図面の簡単な説明】
【0006】
【図1】第1の実施形態に係る半導体装置の概略断面図。
【図2】第1の実施形態に係る半導体装置の製造過程を示す図。
【図3】第1の実施形態に係る半導体装置の製造過程を示す図。
【図4】第1の実施形態に係る半導体装置の製造過程を示す図。
【図5】第1の実施形態に係る半導体装置の製造過程を示す図。
【図6】第1の実施形態に係る半導体装置の製造過程を示す図。
【図7】第1の実施形態に係る半導体装置の製造過程を示す図。
【図8】第1の実施形態に係る半導体装置の製造過程を示す図。
【図9】第1の実施形態に係る半導体装置の製造過程を示す図。
【図10】第1の実施形態に係る半導体装置の製造過程を示す図。
【図11】第1の実施形態に係る半導体装置の製造過程を示す図。
【図12】第2の実施形態に係る半導体装置の概略断面図。
【図13】第3の実施形態に係る半導体装置の概略断面図。
【図14】第4の実施形態に係る半導体装置の概略断面図。
【図15】第5の実施形態に係る半導体装置の概略断面図。
【図16】第6の実施形態に係る半導体装置の概略断面図。
【図17】第7の実施形態に係る半導体装置の製造過程を示す図。
【図18】第7の実施形態に係る半導体装置の製造過程を示す図。
【図19】第7の実施形態に係る半導体装置の製造過程を示す図。
【図20】第7の実施形態に係る半導体装置の製造過程を示す図。
【図21】第7の実施形態に係る半導体装置の製造過程を示す図。
【図22】第7の実施形態に係る第4の実施形態に係る半導体装置の概略断面図。
【発明を実施するための形態】
【0007】
(第1の実施形態)
第1の実施形態に係る半導体装置について図1を使って説明する。図1は、半導体装置であるゲート絶縁膜を有する高電子移動度トランジスタ(High Electron Mobility Transistor)の断面を示す図である。この薄膜トランジスタは、基板1と、基板1上に設けられた半導体層20と、半導体層20上に設けられ、複数の開口(第1の開口、第2の開口、第3の開口)X、Y、Zを有する第1パッシベーション膜6と、第1パッシベーション膜6の上面及び側面、及び第1パッシベーション膜6の開口Yを覆う第2パッシベーション膜8とを有する。さらに、この電界効果トランジスタは、開口Yを覆う第2パッシベーション膜8上に設けられたゲート電極14と、開口X、Z上に設けられたソース電極15、ドレイン電極16と、を有する。半導体層20は、基板1側から順番にバッファ層2、チャネル層3、スペーサ層4、バリア層5が積層されたものである。
【0008】
ソース電極15、ドレイン電極16は一部がバリア層5と接している。ゲート電極14の一部とバリア層5との間には第2パッシベーション膜8が介在している。
【0009】
第2表面パッシベーション膜8は、については、電極材料よりも融点が高い材料を使用する。従って、第2表面パッシベーション膜8は、電極材料が第1表面パッシベーション膜に拡散するのを防ぐ働きをする。かつ、第2表面パッシベーション膜8のゲート電極14とバリア層5との間に介在する部分についてはゲート絶縁膜として機能する。
【0010】
ゲート電極14、ソース電極15、ドレイン電極16には導電材料を用いる。例えば、アルミニウム、チタン、ニッケル、タンタル、ジルコニウム、モリブデン、金、銀、プラチナ、銅、これらを用いた単層の金属膜や、複数種類の金属の積層膜を電極14、15、16に用いることができる。厚さは、例えば100〜500nmとする。少なくとも、ソース電極15、ドレイン電極16にアルミニウム(融点は約660度)を用いると、バリア層5と良好なオーミック接触がとられる。例えば、チタン(融点は約1670度)5〜50nm、アルミニウム100〜300nmのものが好ましい。さらに、チタン25nmの上にアルミニウム200nmを設けた2層膜が好ましい。
【0011】
第2パッシベーション膜8には、電極14、15、16よりも融点が高い絶縁材料を用いる。第2パッシベーション膜8の材料は、さらに、壊電界強度が高いことが望ましい。例えば、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化タンタル(Ta2O5)などの金属酸化物や、これらを積層したものを用いることができる。ここではAl2O3(融点は約2020度)を用いる。第2パッシベーション膜8の厚さは50nm以下が好ましく、30nmがより好ましい。第2パッシベーション膜が厚すぎると、ゲート電極の電位が半導体層にかかりにくい。
【0012】
第1パッシベーション膜6には、少なくとも窒化物を含み、各電極間の絶縁性を有し、バリア層5との界面準位密度を低く抑えることが可能な材料を用いる。例えば、シリコン窒化物(SiNX(Xは正の値))や、シリコン窒化物上にシリコン酸化物(SiOX)を積層したものなどを第1パッシベーション膜6として用いることができる。シリコン窒化物は数十〜数百nmの厚さを要するためCVD法で形成されるため、その融点は600〜700度程度である。ここでは、第1パッシベーション膜6にSiNXを用いる。第1パッシベーション膜6の厚さは300nm以下が好ましく、200nm以下がより好ましく、さらに50〜100nmが好ましい。
【0013】
バリア層5には、チャネル層3との界面に2次元電子ガスを形成可能なバンド構造を有する半導体材料を用いる。例えば、AlhGaiN(0<h≦1、0≦i<1、h+i=1)あるいはInpAlqGarN(0≦p<1、0≦r<1、0<q≦1、p+q+r=1)を単層あるいは積層構造にてバリア層5として用いることができる。ここではバリア層としてAlGaNを用いる。例えば、Alの混晶比hは0.1〜0.4が好ましく、0.25程度がより好ましい。厚さは10〜40nmが好ましく、20nmがより好ましい。
【0014】
スペーサ層4は、バリア層5とチャネル層3間のヘテロ接合界面から2次元電子ガスを遠ざけて、電子の散乱を抑え、高い電子移動度を得る事が可能にする。を用いる。ここではAlNをスペーサ層4として用いる。厚さは2nm以下が好ましく、1nmがより好ましい。
【0015】
チャネル層3には、不純物が入っていない高純度の半導体材料を用いる。例えば、GaN、InjGakN(0<j≦1、0≦k<1、j+k=1)などをチャネル層3として用いることができる。ここではGaNをチャネル層3として用いる。
【0016】
バッファ層2は高純度のチャネル層を成長させるための基板であり、上述のチャネル層3と同様の材料で形成された市販の半導体層を用いることができる。ここではGaNをバッファ層2として用いる。
【0017】
基板1はバッファ層2を成長させる基板であり、ここではシリコン単結晶基板やSiC基板、サファイア基板などを用いる。
【0018】
電極15、16をチャネル層3とオーミック接触させるために、電極15、16は電極材料を溶融して形成される。電極材料としてアルミニウムを用いる場合には600度以上の熱処理によって電極15、16は形成される。第2パッシベーション膜8は熱的に安定であり電極材料よりも融点が高いため、熱処理時に電極14、15、16を形成する際に溶融しない。第1パッシベーション膜6は一般にバリア層5との界面準位密度を低く抑えることが可能なプラズマCVD成膜法によるSiN膜を用いるが、プラズマCVD法で成膜したSiN膜は欠陥が多い為に、電極材料と接する場合には電極材料が第1パッシベーション膜に拡散する虞がある。しかしながら、第2パッシベーション膜8を設けることにより、電極材料が第1絶縁層6に拡散するのを防止することができる。
【0019】
高電子移動度トランジスタに限らず、半導体層上に絶縁膜を介してゲート電極が設けられた構成を有する半導体装置において本実施例の構成を採用すれば、本実施例と同様に電極材料が絶縁膜に拡散することを防止することができる。
【0020】
また、ゲート電極14の下層の一部は、第2パッシベーション膜8を介してバリア層5が設けられており、SiNのバンドギャップが5.1eVであるのに対してAl2O3のバンドギャップは8.9eVとワイドバンドギャップである事と、SiNと比較して比誘電率の高いAl2O3ではゲート絶縁膜の厚さを増加する事が可能である事から、ゲート電極14とバリア層5間にリーク電流が流れるのを防止することができる。
【0021】
デバイスを高電圧で駆動する場合、ゲート電極14とドレイン電極16間に大きな電界が発生し、これによって特にゲート電極のドレイン側端部に電界が集中する。本提案の構造では、パッシベーション膜に開けた開口部をオーバーラップするように電極を設けることから電極端部が増える。これにより電界集中の分散と緩和が可能となり、高耐圧化に有効である。また、プラズマCVD法で成膜したSiN膜の絶縁破壊強度が3MV/cm程度であるのに対して、ALD法で成膜したAl2O3膜の絶縁破壊強度は8MV/cmと高い事から、第2パッシベーション膜にALD法Al2O3膜を適用する事で、ゲート電極が電界集中による破壊を防ぐ事ができる。
【0022】
図1に示す半導体装置の製造方法を図2〜図10を使って説明する。図2〜10は、半導体装置の製造過程を示す断面図である。
【0023】
まず、図2に示すように、MBE(分子線エピタキシャル)装置あるいはMOCVD(有機金属気相成長)装置等を用いて、Siから成る基板1上に、複数の半導体層で構成される半導体層20を形成する。すなわち、半導体層20はヘテロエピタキシャル層である。具体的な例として、Si基板1上にGaNでバッファ層2を形成し、バッファ層2の上にアンドープ型GaNでチャネル層3を形成し、チャネル層3の上にAlNでスペーサ層4を形成し、スペーサ層上にノンドープ型AlxGa1−xN(0<x<0.5)5でバリア層5を形成する。
【0024】
次に、図3に示すように、バリア層5の上面に、プラズマCVD(気相成長)装置等でSiN膜を設けた。
【0025】
そして、図4に示すように、フォトリソグラフィー工程によって、後に設ける電極14、15、16の位置にある第1の表面パッシベーション膜6に開口を形成する。すなわち、続いて行うエッチング工程のマスク材とするフォトレジストをSiN膜の上に設ける。リソグラフィー工程によって形成されたフォトレジスト71には、後に形成する電極14、15、16の配置に対応するパターンが形成されている。このフォトレジスト71を用いて、フォトレジスト71のパターンが形成されていない部分のSiN膜をウェットエッチングもしくはドライエッチングにより除去してSiN膜をパターニングし、第1表面パッシベーション膜6を形成する。そしてフォトレジスト71を剥離する。
【0026】
図5に示すように、第1表面パッシベーション膜6には、開口XYZが形成されている。基板1の主面に平行な一方向に第1表面パッシベーション膜6は並んで配置されている。3つの開口X、Y、Zが形成された部分からは、バリア層5の表面が露出している。
【0027】
次に、図6に示すように、第1表面パッシベーション膜6及び第1表面パッシベーション膜6の開口から露出するバリア層5の表面の上にAl2O3膜9をALD(原子層堆積)装置等を用いて成膜する。第1表面パッシベーション6の側面にもAl2O3膜9が設けられている。
【0028】
続いて、図7に示すように、Al2O3膜9上に、ソース電極15およびドレイン電極16を配置する位置に開口が設けられたフォトレジスト72をリソグラフィー工程によって設ける。すなわち、第1表面パッシベーション膜6の3つの開口のうち、中央の開口Yを挟む2つの開口X、Zに対応してフォトレジスト72にも開口が形成されている。このフォトレジスト72を用いて、Al2O3膜9のフォトレジスト72の開口に対応する部分をウェットエッチングもしくはドライエッチングにより取り除く。すなわち、第1表面パッシベーション膜6の開口X、Z上のAl2O3膜9は取り除かれる。
【0029】
続いて、フォトレジスト72を剥離すると、図8に示すように、第2表面パッシベーション膜8が形成されている。
【0030】
続いて、図9に示すように、第2表面パッシベーション膜8及び第2表面パッシベーション膜8から露出したバリア層5上にTi膜とAl膜が重なって2層になったTi/Al積層膜13を成膜する。成膜装置としては、スパッタ成膜装置や電子ビーム蒸着装置などが挙げられる。続いて、開口X、Zにおいてバリア層5とTi/Al積層膜を良好にオーミック接触させるために、熱処理を行う。例えば、RTA(ラピッドサーマルアニール)装置を用いて窒素雰囲気中で600℃に加熱する。後にTi/Alのメタル積層膜を電極14、15、16の形状にパターニングするが、パターニングする前に、熱処理を施すことで、素子間のオーミックコンタクト特性のバラツキを抑えることが出来る。
【0031】
続いて、図10に示すように、Ti/Al積層膜13上に、電極14、15、16を形成する位置に対応したパターンを有するフォトレジスト73をリソグラフィー工程によって形成する。フォトレジスト23は、第1表面パッシベーション膜6の開口X、Y、Z上に、この開口X、Y、Zから外縁が1μm程度はみ出すようなパターンを有する。このフォトレジスト73をマスク材としてドライエッチングし、フォトレジスト73のパターンが形成されていない部分のTi/Alのメタル積層膜を除去する。あるいは、Ti/Al積層膜上にCVD法などによってSiO2膜を成膜し、これの上にフォトレジストをパターニングし、フォトレジストのパターンをマスクにSiO2膜をエッチングし、このパターニングされたSiO2膜をマスク材に、フォトレジスト73のパターンが形成されていない部分のTi/Alのメタル積層膜をエッチングして除去する。
【0032】
その後フォトレジスト73を剥離すると、図11に示すように、第1表面パッシベーション膜6の開口X上にTi/Al積層膜で形成されたソース電極15、開口Y上にTi/Al積層膜で形成されたゲート電極14、開口Z上Ti/Al積層膜で形成されたドレイン電極16が設けられている。
【0033】
このようにして、図1に示すような半導体装置を形成することができる。
【0034】
各電極を同時に、一様に成膜した金属積層膜を熱処理後にエッチングによって電極形状に切り出すことから、一般的な電子ビーム蒸着工程と熱処理の組み合わせでは実現が困難であった矩形形状の電極を形成することができ、熱処理で電極側壁が荒れることによる特性の劣化を防ぐ事ができる。さらに、電極長の詳細な設計やフィールドプレート長の詳細な設計が可能となり、電界集中を分散させることができるので、電界が集中する領域にあるトラップに電子が捕獲され、ドレイン電流が低下する現象である電流コラプスを低減させたり耐圧を向上させたりするのに有効である。
【0035】
なお、本実施の形態においては、半導体装置としてゲート絶縁膜を有する横型の高電子移動度トランジスタを用いて説明したが、電界効果トランジスタであれば他の半導体装置の形態であっても良い。
【0036】
(第2の実施形態)
第2の実施形態に係る半導体装置について、図12を使って説明する。図12は半導体装置の一断面を示す図である。
【0037】
第1表面パッシベーション膜6の側面は順テーパ状になっており、バリア層5側に狭くなる形状である。他の構成については第1の実施形態と同じである。
【0038】
上述したように、ソース電極15とゲート電極14の間、及びゲート電極14とドレイン電極16との間には電位差があるため、電極14、16の端部には負荷が掛かる虞がある。しかしながら、第1表面パッシベーション膜をバリア層5側に広がる順テーパ状にすることにより、連続的に多段のフィールドプレートがある状態と等しく、電極14、16に掛かる電界集中を分散することができる。
【0039】
製造方法は、第1の実施形態において第1表面パッシベーション膜6をエッチングする際に、エッチングの時間を長く設ける。他の方法については第1の実施形態と同様である。
【0040】
表面パッシベーション膜であるSiN膜をエッチングする工程で、エッチング方法をコントロールすることで、SiN膜の開口形状を順テーパ状19に加工することで、ALD装置によるゲート絶縁膜成膜時のカバレッジをさらに向上させ、アルミニウムの拡散防止機能を高め、加えて、開口部に埋め込まれゲート絶縁膜に接触する電極側壁にフィールドプレート効果を持たす事が可能になり、MIS型電界効果トランジスタの特性向上を実現する。
【0041】
(第3の実施形態)
第3の実施形態について図12を使って説明する。図13は半導体装置の一断面を示す図である。
【0042】
第2表面パッシベーション膜17は積層された2層から構成されている。2層のいずれも、第1の実施形態における第2表面パッシベーション膜の材料を用いることができる。
【0043】
第2表面パッシベーション膜17の2層のうち少なくとも一方が高融点の材料であれば、第1の実施形態と同様に、電極14、15、16の材料が第1表面パッシベーション膜6に拡散するのを防止することが出来る。
【0044】
例えば2層両方に高融点の材料を用いる場合には、下側(基板1側)の層にHfO2膜を用い、上側の層にAl2O3膜を用いることができる。他の構成については第1の実施形態と同じであるので、同じ部分については詳細な説明は省略する。
【0045】
HfO2膜は、Al2O3膜よりもさらに比誘電率が高い材料であるため、この2つの膜を組み合わせて用いる場合にはゲート絶縁膜の厚さが増す。従って、リーク電流を低減させることができる。
【0046】
製造方法は、第1の実施形態と同様に第1表面パッシベーション膜6を形成した後に第2表面パッシベーション膜17となる2層を積層させ、その後、電極14、15、16を形成する部分をフォトリソグラフィー工程とエッチング工程を用いて取り除き、第2パッシベーション膜17を形成する。続いて、第1の実施形態と同様に第2パッシベーション膜17上に電極14、15、16を形成する。
【0047】
(第4の実施形態)
第4の実施形態を、図14を使って説明する。図14は半導体装置の一断面を示す図である。
【0048】
バリア層5は、一部に貫通していない開口18が形成されており、その開口を覆うようにして第2表面パッシベーション膜8が設けられている。開口18上には、第2の表面パッシベーション膜8を介してゲート電極14が形成されている。他の構成については第1の実施形態と同様であるので、同じ部分の詳細な説明は省略する。
【0049】
ゲートリセスを設けることで、ゲート電極14とバリア層5の距離が変化する。これによって、ゲート電極14から空乏層が伸びて、チャネルに到達し、電流を遮断する為に必要なゲート電圧が変化する。従って、ピンチオフ電圧を制御することが可能となり、ノーマリオフ型のMIS型電界効果トランジスタを得ることが出来る。
【0050】
製造方法は、第1表面パッシベーション膜6を形成するまでは第1の実施形態と同様である。第1表面パッシベーション膜6のためのSiN膜を形成した後、第1表面電極14、15、16を形成する位置に開口を設ける際に、ゲート電極14を設ける位置のバリア層5の表面を連続してエッチングする。その後、第1の実施形態と同様にして第2表面パッシベーション膜8及び電極14、15、16を形成する。
【0051】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0052】
(第5の実施形態)
第5の実施形態について図15を使って説明する。この半導体装置は、半導体装置が破壊に至る耐圧を向上する目的で、ゲート電極14とソース電極15との距離よりも、ゲート電極14とドレイン電極16との距離の方を長く設定している。例えば、600Vの耐圧を要する半導体装置では、ゲート電極14とドレイン電極16間の距離は、5〜15ミクロン程度が好ましく、10ミクロンがより好ましい。この時、ゲート電極14とソース電極15との距離は、2ミクロン以下が好ましく、1ミクロンがより好ましい。
【0053】
図15の半導体装置の製造方法については、開口X、Y、Zおよび電極14、15、16を設ける位置以外については第1の実施形態における製造方法と同じである。
【0054】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0055】
(第6の実施形態)
第6の実施形態について図16を使って説明する。図16は、半導体装置の一断面を示す図である。ソース電極15、ドレイン電極16の下にある第1表面パッシベーション膜6の開口X、Zに対応するように、バリア層5にも開口がもうけられている。バリア層5の開口は、スペーサ層4まで貫通する開口である。このバリア層5の開口X、Z側面は第2表面パッシベーション膜8で覆われている。また、ゲート電極14の下の第1表面パッシベーション膜6には開口が設けられていない。
【0056】
ソース電極15、ドレイン電極15の一部、バリア層5の開口に埋め込まれており、電極15、16とバリア層5との接触面積が大きいので、更にオーミックコンタクト特性を向上させることができる。
【0057】
製造方法は、第1表面パッシベーション膜6に開口X、Y、Zを設ける際に、ソース電極15、ドレイン電極16が設けられる開口X、Zについてはバリア層を貫通するようにエッチングする。他の製造方法については、第1の実施形態と同様である。
【0058】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【0059】
(第7の実施形態)
第1の実施形態における半導体装置の電極の他の製造方法について、図17〜図22を使って説明する。電極以外の製造方法(図2乃至図11)は、第1の実施形態と同じであるので、同じ部分の詳細な説明は省略する。
【0060】
図17に示すように、第2のパッシベーション膜8を形成した後、第2のパッシベーション膜8の上に端部が逆テーパ状を成すリフトオフ用のフォトレジスト74をリソグラフィー工程によって設ける。フォトレジスト74は、開口X、Zに対応する位置に開口を有しており、開口Yの上を覆っている。
【0061】
続いて、図18に示すように、フォトレジスト74の上からソース電極とドレイン電極の材料の膜131をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。この材料131は、フォトレジスト74の上だけでなく開口X、Zにも設けられている。開口Xを埋める電極材料131がソース電極15となり、開口Zを埋める電極材料131がドレイン電極16となる。
【0062】
続いて図19に示すように、フォトレジスト74を取り除く。この際、フォトレジスト74上にある電極材料131も取り除かれる。
【0063】
続いて、図20に示すように、開口Xに対応する位置に開口を有するフォトレジスト75をリソグラフィー工程によって設ける。
【0064】
フォトレジスト75上からゲート電極の材料132の膜をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。電極材料132は、フォトレジスト75の上だけでなく、開口Yにも設けられている。開口Yを埋める電極材料132がゲート電極14となる。
【0065】
続いて、図22に示すようにフォトレジスト75を取り除く。この際、フォトレジスト75上にある電極材料132も取り除かれる。
【0066】
このようにしても、図1に示すような半導体装置を形成することができる。ゲート電極14を、ソース電極15、ドレイン電極16と別に形成する場合には、ゲート電極14をソース電極15、ドレイン電極16と異なる材料で形成することが可能である。
【0067】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【符号の説明】
【0068】
1 基板
2 バッファ層
3 チャネル層
4 スペーサ層
5 バリア層
6 第1表面パッシベーション膜
71、72、73,74、75 フォトレジスト
8 第2表面パッシベーション膜
9 オーミック電極コンタクト面
14 ゲート電極
15 ソース電極
16 ドレイン電極
17 第2表面パッシベーション膜
X、Y、Z 開口
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた半導体層と、
前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、
前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、
前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、
前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、
を有し、
前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成された半導体装置。
【請求項2】
前記第1表面パッシベーション膜は開口を有し、前記開口は前記第2表面パッシベーション膜および前記ゲート電極の一部に覆われている請求項1に記載の半導体装置。
【請求項3】
前記第1表面パッシベーション膜の側面は、順テーパ状である請求項2に記載の半導体装置。
【請求項4】
前記第2表面パッシベーション膜は、2以上の膜が積層されて形成されている請求項2に記載の半導体装置。
【請求項5】
前記開口は前記第2表面パッシベーション膜と前記半導体層が接するように貫通しており、前記開口部分に対応する前記半導体層の上面は凹状になっている請求項2に記載の半導体装置。
【請求項6】
前記半導体層は、前記ソース電極及び前記ドレイン電極が設けられた位置に開口を有する請求項2に記載の半導体装置。
【請求項7】
請求項1から5に記載の半導体装置において、前記ゲート電極が、前記ソース電極と前記ドレイン電極と、同一のメタル積層構造から構成されることを特徴とする半導体装置。
【請求項8】
前記半導体層上に、前記第1表面パッシベーション膜を設ける工程と、
前記第1表面パッシベーション膜に第1の開口、第2の開口、および第3の開口を形成する工程と、
前記第1表面パッシベーション膜、前記開口から露出した前記半導体層、および前記開口の側面を覆う第2表面パッシベーション膜を成膜する工程と、
前記開口の側面を覆う部分を残して、前記第2表面パッシベーション膜の前記第1の開口、第2の開口を覆う部分を開口する工程と、
前記第1の開口の上にソース電極を形成し、前記第2の開口の上にドレイン電極を形成し、前記第3の開口の上にゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極を熱処理する工程と、
を備え、前記第2パッシベーション膜の材料は前記ゲート電極、前記ソース電極および前記ドレイン電極よりも融点が高い、請求項1から5に記載の半導体装置の製造方法。
【請求項1】
基板と、
前記基板上に設けられた半導体層と、
前記半導体層上に設けられ、少なくとも2つの開口を有し、窒化物を含む第1表面パッシベーション膜と、
前記第1表面パッシベーション膜の上面及び側面を覆う第2表面パッシベーション膜と、
前記第2表面パッシベーション膜上の一部に設けられたゲート電極と、
前記2つの開口にそれぞれ設けられたソース電極およびドレイン電極と、
を有し、
前記第2表面パッシベーション膜は、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成された半導体装置。
【請求項2】
前記第1表面パッシベーション膜は開口を有し、前記開口は前記第2表面パッシベーション膜および前記ゲート電極の一部に覆われている請求項1に記載の半導体装置。
【請求項3】
前記第1表面パッシベーション膜の側面は、順テーパ状である請求項2に記載の半導体装置。
【請求項4】
前記第2表面パッシベーション膜は、2以上の膜が積層されて形成されている請求項2に記載の半導体装置。
【請求項5】
前記開口は前記第2表面パッシベーション膜と前記半導体層が接するように貫通しており、前記開口部分に対応する前記半導体層の上面は凹状になっている請求項2に記載の半導体装置。
【請求項6】
前記半導体層は、前記ソース電極及び前記ドレイン電極が設けられた位置に開口を有する請求項2に記載の半導体装置。
【請求項7】
請求項1から5に記載の半導体装置において、前記ゲート電極が、前記ソース電極と前記ドレイン電極と、同一のメタル積層構造から構成されることを特徴とする半導体装置。
【請求項8】
前記半導体層上に、前記第1表面パッシベーション膜を設ける工程と、
前記第1表面パッシベーション膜に第1の開口、第2の開口、および第3の開口を形成する工程と、
前記第1表面パッシベーション膜、前記開口から露出した前記半導体層、および前記開口の側面を覆う第2表面パッシベーション膜を成膜する工程と、
前記開口の側面を覆う部分を残して、前記第2表面パッシベーション膜の前記第1の開口、第2の開口を覆う部分を開口する工程と、
前記第1の開口の上にソース電極を形成し、前記第2の開口の上にドレイン電極を形成し、前記第3の開口の上にゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極を熱処理する工程と、
を備え、前記第2パッシベーション膜の材料は前記ゲート電極、前記ソース電極および前記ドレイン電極よりも融点が高い、請求項1から5に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2012−44003(P2012−44003A)
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願番号】特願2010−184439(P2010−184439)
【出願日】平成22年8月19日(2010.8.19)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願日】平成22年8月19日(2010.8.19)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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