基準フェイルビットの確認回路及び不揮発性半導体メモリ装置
【課題】データ消去動作にかかる時間を短縮させうる基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置を提供する。
【解決手段】基準フェイルビット確認回路は、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生するフェイルビットカウンターと、第１カウンティング信号の遷移及び第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生するビット確認ブロックとを備える。基準ビット確認信号は、第１モードでは第１カウンティング信号の活性に応答し、第２モードでは第２カウンティング信号の活性に応答する。基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置では、消去電圧が段階的に増加する第１モード及び消去電圧が一定に維持される第２モードでの基準フェイル数を異ならせて設定しうる。
【解決手段】基準フェイルビット確認回路は、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生するフェイルビットカウンターと、第１カウンティング信号の遷移及び第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生するビット確認ブロックとを備える。基準ビット確認信号は、第１モードでは第１カウンティング信号の活性に応答し、第２モードでは第２カウンティング信号の活性に応答する。基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置では、消去電圧が段階的に増加する第１モード及び消去電圧が一定に維持される第２モードでの基準フェイル数を異ならせて設定しうる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、特に、プログラムされたメモリセルの消去動作の時、未消去のメモリセルを確認する基準フェイルビット確認回路とこれを含む不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置では、ブロック単位のメモリセルに対して、一度にデータを消去するデータ消去動作が行われる。データ消去動作は、消去過程及び消去検証過程を含む。消去過程では、メモリセルの制御ゲートとバルクとの間に所定の電圧差を印加して、トラップされた電荷がバルクに放出される。そして、消去検証過程では、消去過程が行われたブロックのメモリセルに対して、データの消去がなされたか否かが確認される。消去検証過程では、設定された基準フェイル数以上の未消去のセル（フェイルビット）が検出されれば、消去過程が再び行われる。
【０００３】
このとき、消去動作の進行方式は、大きく２種類のモードに分けられうる。第１モードでは、消去検証過程で基準フェイル数以上のフェイルビットが検出されれば、バルクの電圧レベルを増加させる方式で消去過程が行われる。第２モードでは、消去検証過程で基準フェイル数以上のフェイルビットが検出されれば、メモリセルの制御ゲートとバルクとに同じ電圧を印加して継続して消去過程が進行される。
【０００４】
一方、不揮発性半導体メモリ装置には、フェイルビットが基準フェイル数に到逹したか否かを確認するための基準フェイルビット確認回路が内蔵されることが一般的である。
【０００５】
図１は、従来の基準フェイルビット確認回路１０を表わすブロック図である。図１の基準フェイルビット確認回路１０では、フェイルビットカウント１２は、フェイルチェック信号（ＸＦＵＰ）を介してフェイルビット（未消去のセル）の検出回数をカウンティングする。このとき、あらかじめ設定された基準フェイル数のフェイルビットが検出されると、カウンティング信号（ＦＣＮＴ＜ｉ＞）が活性化される。そして、フェイル確認ラッチ部１４は、カウンティング信号（ＦＣＮＴ＜ｉ＞）をラッチして、ラッチした信号を基準ビット確認信号（ＶＬＴＦ）として発生する。
【０００６】
ところが、従来の基準フェイルビット確認回路１０では、基準ビット確認信号（ＶＬＴＦ）が一つのカウンティング信号（ＦＣＮＴ＜ｉ＞）の活性化に応答して活性化される。すなわち、従来の基準フェイルビット確認回路１０では、モードに関わらず、基準フェイル数は同様に設定される。
【０００７】
このように、基準フェイル数がモードに関わらず、一つの値に固定される場合には、全体的に消去動作にかかる時間が増加しうる問題点が発生する。より具体的には、基準フェイル数が大きく設定されれば、消去時間は改善されるが消去分布に悪影響を及ぼす。
【０００８】
そして、基準フェイル数が小さく設定されれば、消去分布が改善される。しかし、第１モードでは、反復的に行われる消去過程において一部のメモリセルが過消去（ｏｖｅｒ ｅｒａｓｅ）される現象が発生しうる。これは、ポストプログラムの動作時間を増加させ、結果的に全体消去時間を増加させる。
【０００９】
結果的に、従来の基準フェイルビット確認回路では、適切な基準フェイル数の設定が難しく、したがって、全体的に消去動作にかかる時間が増加するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、適切な基準フェイル数の設定が容易で、全体的にデータ消去動作にかかる時間を短縮させうる基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００１１】
前記のような技術的課題を達成するための本発明の一面は、基準フェイルビット確認回路に関する。本発明の基準フェイルビット確認回路は、フェイルビットカウンターとビット確認ブロックとを備える。前記フェイルビットカウンターは、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生する。前記第１カウンティング信号及び前記第２カウンティング信号は、それぞれに対応する数の前記フェイルビットの検出に応答して活性化される。前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生する。前記基準ビット確認信号は、第１モードでは前記第１カウンティング信号の活性に応答し、第２モードでは前記第２カウンティング信号の活性に応答する。
【００１２】
前記のような技術的課題を達成するための本発明の一面は、不揮発性半導体メモリ装置に関する。本発明の不揮発性半導体メモリ装置は、複数個の不揮発性メモリセルを含むメモリアレイと、前記メモリアレイで未消去の前記不揮発性メモリセルによるフェイルビットの検出に応答するフェイルチェック信号を発生させるフェイルビット検出回路と、前記フェイルチェック信号によって前記フェイルビットの検出をカウンティングし、所定の基準ビット確認信号を発生させる基準フェイルビット確認回路と、前記不揮発性メモリセルを消去するために、所定の消去電圧を前記メモリアレイに提供する高電圧発生回路とを備える。ここで、前記基準ビット確認信号は、第１モード及び第２モードにおいて、各々第１基準フェイル数及び第２基準フェイル数の前記フェイルビットの検出に応答して活性化される。前記消去電圧は、前記基準ビット確認信号によって制御される。
【００１３】
まず、本発明の基準フェイルビット確認回路を説明する前に、一般的な不揮発性半導体メモリ装置におけるデータ消去について説明する。
【００１４】
図２は、本発明の関連技術による消去過程において単位メモリセルの電圧印加状態を説明するための図面である。
【００１５】
不揮発性半導体メモリ装置に含まれた複数個のメモリセルは、周知のとおり、Ｆ−Ｎトンネリング效果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｅｆｆｅｃｔ）によってセクターないしブロック別に同時に消去される。図２には、消去されるメモリセルのうち１個のメモリセルだけが示されている。ここでは、メモリセルは、すでに所定のプログラム動作によってプログラムされた状態であるものとする。
【００１６】
プログラムされたメモリセルの消去過程を説明する。まず、約−１０Ｖの負の高電圧が制御ゲート２４に印加され、Ｆ−Ｎトンネリングを発生させるために適当な６Ｖ〜１０Ｖの正の電圧がバルク２３に印加される。このとき、ソース及びドレーン領域２１及び２２は、フローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。このようなバイアス条件の下で、制御ゲート２４とバルク２３との間に強い電界が形成され、その結果、Ｆ−Ｎトンネリングが発生する。すなわち、フローティングゲート２５にトラップされた負の電荷が薄い絶縁膜２６を介してバルク２１に放出される。このように、トラップされた負の電荷がフローティングゲート２５からバルク２１に放出されるによって、メモリセルのスレショルドは低くなる。このとき、意図されるメモリセルのスレショルドの変化は、図３に図示されるように、プログラム状態である７〜９Ｖから消去状態である１〜３Ｖに低められる。
【００１７】
一方、消去過程の後は、メモリセルのスレショルドが意図したところのスレショルドに低められたかどうかを確認する消去検証過程（ｅｒａｓｅ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）が行われる。これは、不揮発性半導体メモリ装置に含まれているすべてのメモリセルが同じ消去特性を有していないためである。消去検証過程を通じて、未消去状態であると確認されるメモリセルに対しては再び消去過程が行われる。
【００１８】
図４は、本発明に係る消去動作によるバルク電圧の変化を例示的に説明するための図面である。図４を参照すれば、消去検証過程が行われた次の消去過程は、大きく２種類の方式に分けられうる。第１モードの消去過程では、消去しようとするメモリセルの制御ゲートに約−１０Ｖの電圧レベルが印加され、バルクには段階的に増加する電圧レベルが印加される。第２モードの消去過程では、消去しようとするメモリセルの制御ゲートに約−１０Ｖの電圧レベルが印加され、バルクには約１０Ｖの電圧レベルが印加される。このとき、第２モードの消去過程では、制御ゲートとバルクとに各々の電圧レベルが印加される時間が段階的に増加する。
【発明の効果】
【００１９】
本発明の基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置では、例えば、消去電圧が段階的に増加する第１モード及び消去電圧が一定に維持される第２モードでの基準フェイル数を異ならせて設定しうる。したがって、本発明の基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置によれば、第１モード及び第２モードで各々適切な基準フェイル数で容易に設定されることができ、結果的に、データ消去動作での全体的な所要時間が短縮しうる。
【発明を実施するための最良の形態】
【００２０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。各図面を理解するに当たって、同じ部材は可能な限り同じ参照符号で図示しようとする点に留意しなければならない。
【００２１】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
【００２２】
図５は、本発明の一実施形態による基準フェイルビット確認回路１００を表わすブロック図である。図５を参照すれば、本発明の一実施形態による基準フェイルビット確認回路１００は、フェイルビットカウンター１１０及びビット確認ブロック（ＢＫＦＢ）を備える。
【００２３】
フェイルビットカウンター１１０は、フェイルビットの検出をカウンティングして第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）を発生する。第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）は、それぞれに対応する”第１基準フェイル数”及び”第２基準フェイル数”のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００２４】
図６は、図５のフェイルビットカウンター１１０の例を表わす図面である。図６を参照すれば、フェイルビットカウンター１１０は、複数個のＤ−フリップフロップ（ＤＦＦ＜ｎ−１：０＞）を備える。このとき、各Ｄ−フリップフロップ（ＤＦＦ＜ｎ−１：０＞）の出力信号は、次の段のクロック端子に提供される。そして、一番目のフリップフロップ（ＤＦＦ＜０＞）のクロック端子には、フェイルチェック信号（ＸＦＵＰ）が印加される。
【００２５】
本実施形態では、フェイルチェック信号（ＸＦＵＰ）は、フェイルビット、すなわち、未消去のメモリセルの検出に応答して、図７に図示されるように、パルスとして発生する信号である。
【００２６】
図７は、図６に図示されるフェイルビットカウンター１１０の動作を説明するための図面である。図７を参照すれば、第１カウンティング信号（ＦＣＮＴ＜２＞）は、フェイルチェック信号（ＸＦＵＰ）の４番目のパルス（ＰＬ４）の非活性化に応答して活性化される（ｔ１参照）。より具体的には、第１カウンティング信号（ＦＣＮＴ＜２＞）は、４番目のフェイルビットの検出に応答して活性化される。
【００２７】
第２カウンティング信号（ＦＣＮＴ＜０＞）は、フェイルチェック信号（ＸＦＵＰ）の１番目のパルス（ＰＬ１）の非活性化に応答して活性化される（ｔ２参照）。より具体的には、第２カウンティング信号（ＦＣＮＴ＜０＞）は、１番目のフェイルビットの検出に応答して活性化される。
【００２８】
また図５を参照すれば、ビット確認ブロック（ＢＫＦＢ）は、第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）を受信し、基準ビット確認信号（ＶＬＴＦ）を発生する。基準ビット確認信号（ＶＬＴＦ）は、第１カウンティング信号（ＦＣＮＴ＜２＞）の遷移及び第２カウンティング信号（ＦＣＮＴ＜０＞）の遷移に応答して”Ｈ”に活性化される。
【００２９】
具体的には、基準ビット確認信号（ＶＬＴＦ）は、第１モード選択信号（ＸＭＥＲ）が”Ｈ”に活性化される第１モードでは、第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性に応答して”Ｈ”に活性化され、第２モード選択信号（ＸＭＥＳ）が”Ｈ”に活性化される第２モードでは、第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性に応答して”Ｈ”に活性化される。
【００３０】
ビット確認ブロック（ＢＫＦＢ）は、フェイルビット確認部１３０を備える。フェイルビット確認部１３０は、第１カウンティング信号（ＦＣＮＴ＜２＞）の遷移及び第２カウンティング信号（ＦＣＮＴ＜０＞）の遷移に応答して活性化される設定ビット確認信号（ＶＦＢＨ）を発生する。
【００３１】
図８は、図５のフェイルビット確認部１３０を具体的に表わす図面である。図８を参照すれば、フェイルビット確認部１３０は、第１論理手段１３２、第２論理手段１３４及び第３論理手段１３６を備える。
【００３２】
第１論理手段１３２は、第１モード選択信号（ＸＭＥＲ）が”Ｈ”に活性化される第１モードでイネーブルされ、第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性化に応答して出力信号（Ｎ１３３）を発生する。望ましくは、第１論理手段１３２は、第１モード選択信号（ＸＭＥＲ）と第１カウンティング信号（ＦＣＮＴ＜２＞）とを入力とするＡＮＤゲートである。したがって、第１論理手段１３２の出力信号（Ｎ１３３）は、第１モードでイネーブルされ、第１基準フェイル数である４番目のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００３３】
第２論理手段１３４は、第２モード選択信号（ＸＭＥＳ）が”Ｈ”に活性化される第２モードでイネーブルされ、第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性化に応答して出力信号（Ｎ１３５）を発生する。望ましくは、第２論理手段１３４は、第２モード選択信号（ＸＭＥＳ）と第２カウンティング信号（ＦＣＮＴ＜０＞）とを入力とするＡＮＤゲートである。したがって、第２論理手段１３４の出力信号（Ｎ１３５）は、第２モードでイネーブルされ、第２基準フェイル数である１番目のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００３４】
第３論理手段１３６は、第１論理手段１３２の出力信号（Ｎ１３３）及び第２論理手段１３４の出力信号（Ｎ１３５）に対して、論理和演算を実行する。望ましくは、第３論理手段１３６は、第１論理手段１３２の出力信号（Ｎ１３３）及び第２論理手段１３４の出力信号（Ｎ１３５）を入力とし、設定ビット確認信号（ＶＦＢＨ）を出力とするＮＯＲゲートである。
【００３５】
したがって、設定ビット確認信号（ＶＦＢＨ）は、第１モードでは第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性化に応答して”Ｈ”に活性化され、第２モードでは前記第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性化に応答して”Ｈ”に活性化される。
【００３６】
また図５を参照すれば、ビット確認ブロック（ＢＫＦＢ）は、設定ビット確認信号（ＶＦＢＨ）をラッチして基準ビット確認信号（ＶＬＴＦ）として発生するフェイル確認ラッチ部１５０をさらに備える。ここで、フェイルビット確認ラッチ部１５０は、所定のリセット信号（ＲＳＴ）に応答して初期化される。
【００３７】
図９は、図５のフェイルビット確認ラッチ部１５０の具体的な構成例に表わす図面である。図９を参照すれば、フェイルビット確認ラッチ部１５０は、ラッチ手段１５２及びバッファリング手段１５４を備える。ラッチ手段１５２は、リセット信号（ＲＳＴ）に応答してリセットされる。そして、ラッチ手段１５２の出力信号（Ｎ１５３）は、設定ビット確認信号（ＶＦＢＨ）の”Ｈ”への活性化に応答して”Ｈ”に活性化される。
【００３８】
バッファリング手段１５４は、ラッチ手段１５２の出力信号（Ｎ１５３）をバッファリングして基準ビット確認信号（ＶＬＴＦ）を発生する。
【００３９】
前記のような本発明の一実施形態の基準フェイルビット確認回路１００は、第１モード及び第２モードで、各々基準フェイル数が異なって設定されうる。本実施形態では、第１モードでの基準フェイル数は”４”に設定され、第２モードでの基準フェイル数は”１”に設定される。すなわち、第１モードでは、基準フェイル数を相対的に大きく設定することによって、消去にかかる時間が短縮しうる。そして、第２モードでは、基準フェイル数を相対的に小さくすることによって、未消去されるメモリセルを最小化させうる。
【００４０】
図１０は、本発明の一実施形態による不揮発性半導体メモリ装置を表わすブロック図である。図１０に例示される不揮発性半導体メモリ装置は、基準フェイルビット確認回路１００を含む。図１０を参照すれば、本発明の一実施形態の不揮発性半導体メモリ装置（ＭＥＭ）は、メモリアレイ（ＭＣＡＲＲ）、基準フェイルビット確認回路１００、フェイルビット検出回路２００及び高電圧発生回路３００を備える。
【００４１】
メモリアレイ（ＭＣＡＲＲ）は、複数個の不揮発性メモリセル（図示せず）を含む。
【００４２】
基準フェイルビット確認回路１００は、フェイルビット検出回路２００が発生するフェイルチェック信号（ＸＦＵＰ）によってフェイルビットの検出をカウンティングし、基準ビット確認信号（ＶＬＴＦ）を発生する。基準ビット確認信号（ＶＬＴＦ）は、第１モード及び第２モードで各々第１基準フェイル数及び第２基準フェイル数のフェイルビットの検出に応答して活性化される。
【００４３】
フェイルビット検出回路２００は、メモリアレイ（ＭＣＡＲＲ）で未消去の不揮発性メモリセル（図示せず）によるフェイルビットの検出に応答するフェイルチェック信号（ＸＦＵＰ）を発生する。望ましくは、フェイルチェック信号（ＸＦＵＰ）は、フェイルビットが検出される度にパルスとして発生する。
【００４４】
高電圧発生回路３００は、不揮発性メモリセル（図示せず）を消去するために、消去電圧（ＶＥＲＳ）をメモリアレイ（ＭＣＡＲＲ）に提供する。そして、消去電圧（ＶＥＲＳ）は、基準ビット確認信号（ＶＬＴＦ）によって制御される。すなわち、第１モードでは、消去電圧（ＶＲＥＳ）の電圧レベルは、基準ビット確認信号（ＶＬＴＦ）の活性化に応答して段階的に増加する。そして、第２モードでは、消去電圧（ＶＲＥＳ）は、基準ビット確認信号（ＶＬＴＦ）の活性化に応答して、以前と同じ電圧レベルに制御される。
【００４５】
データ入出力回路４００は、メモリアレイ（ＭＣＡＲＲ）のデータを入出力するように制御する。そして、データ入出力回路４００は、読出されるデータをフェイルビット検出回路２００に提供してフェイルビットを確認する。
【００４６】
本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００４７】
本発明は、例えば、第１モード及び第２モードでの基準フェイル数を異ならせて設定して、結果的に、データ消去動作での全体的な所要時間を短縮させるためのものであって、不揮発性半導体メモリ装置に適用されうる。
【図面の簡単な説明】
【００４８】
【図１】従来の基準フェイルビット確認回路を表わすブロック図である。
【図２】本発明の関連技術による消去過程において単位メモリセルの電圧印加状態を説明するための図面である。
【図３】本発明の関連技術による消去過程でのメモリセルのスレショルドの変化を表わす図面である。
【図４】本発明と関連する消去動作によるバルク電圧の変化を説明するための図面である。
【図５】本発明の一実施形態による基準フェイルビット確認回路を表わすブロック図である。
【図６】図５のフェイルビットカウンターの例を表わす図面である。
【図７】図６に図示されるフェイルビットカウンターの動作を説明するために表わす図面である。
【図８】図５のフェイルビット確認部を具体的に表わす図面である。
【図９】図５のフェイルビット確認ラッチ部を具体的に表わす図面である。
【図１０】本発明の一実施形態による不揮発性半導体メモリ装置を表わすブロック図である。
【符号の説明】
【００４９】
ＢＫＦＢ：ビット確認ブロック
ＸＦＵＰ：フェイルチェック信号
ＶＦＢＨ：設定ビット確認信号
ＶＬＴＦ：基準ビット確認信号
ＦＣＮＴ＜２＞：第１カウンティング信号
ＦＣＮＴ＜０＞：第２カウンティング信号
ＸＭＥＲ：第１モード選択信号
ＸＭＥＳ：第２モード選択信号
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、特に、プログラムされたメモリセルの消去動作の時、未消去のメモリセルを確認する基準フェイルビット確認回路とこれを含む不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置では、ブロック単位のメモリセルに対して、一度にデータを消去するデータ消去動作が行われる。データ消去動作は、消去過程及び消去検証過程を含む。消去過程では、メモリセルの制御ゲートとバルクとの間に所定の電圧差を印加して、トラップされた電荷がバルクに放出される。そして、消去検証過程では、消去過程が行われたブロックのメモリセルに対して、データの消去がなされたか否かが確認される。消去検証過程では、設定された基準フェイル数以上の未消去のセル（フェイルビット）が検出されれば、消去過程が再び行われる。
【０００３】
このとき、消去動作の進行方式は、大きく２種類のモードに分けられうる。第１モードでは、消去検証過程で基準フェイル数以上のフェイルビットが検出されれば、バルクの電圧レベルを増加させる方式で消去過程が行われる。第２モードでは、消去検証過程で基準フェイル数以上のフェイルビットが検出されれば、メモリセルの制御ゲートとバルクとに同じ電圧を印加して継続して消去過程が進行される。
【０００４】
一方、不揮発性半導体メモリ装置には、フェイルビットが基準フェイル数に到逹したか否かを確認するための基準フェイルビット確認回路が内蔵されることが一般的である。
【０００５】
図１は、従来の基準フェイルビット確認回路１０を表わすブロック図である。図１の基準フェイルビット確認回路１０では、フェイルビットカウント１２は、フェイルチェック信号（ＸＦＵＰ）を介してフェイルビット（未消去のセル）の検出回数をカウンティングする。このとき、あらかじめ設定された基準フェイル数のフェイルビットが検出されると、カウンティング信号（ＦＣＮＴ＜ｉ＞）が活性化される。そして、フェイル確認ラッチ部１４は、カウンティング信号（ＦＣＮＴ＜ｉ＞）をラッチして、ラッチした信号を基準ビット確認信号（ＶＬＴＦ）として発生する。
【０００６】
ところが、従来の基準フェイルビット確認回路１０では、基準ビット確認信号（ＶＬＴＦ）が一つのカウンティング信号（ＦＣＮＴ＜ｉ＞）の活性化に応答して活性化される。すなわち、従来の基準フェイルビット確認回路１０では、モードに関わらず、基準フェイル数は同様に設定される。
【０００７】
このように、基準フェイル数がモードに関わらず、一つの値に固定される場合には、全体的に消去動作にかかる時間が増加しうる問題点が発生する。より具体的には、基準フェイル数が大きく設定されれば、消去時間は改善されるが消去分布に悪影響を及ぼす。
【０００８】
そして、基準フェイル数が小さく設定されれば、消去分布が改善される。しかし、第１モードでは、反復的に行われる消去過程において一部のメモリセルが過消去（ｏｖｅｒ ｅｒａｓｅ）される現象が発生しうる。これは、ポストプログラムの動作時間を増加させ、結果的に全体消去時間を増加させる。
【０００９】
結果的に、従来の基準フェイルビット確認回路では、適切な基準フェイル数の設定が難しく、したがって、全体的に消去動作にかかる時間が増加するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、適切な基準フェイル数の設定が容易で、全体的にデータ消去動作にかかる時間を短縮させうる基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００１１】
前記のような技術的課題を達成するための本発明の一面は、基準フェイルビット確認回路に関する。本発明の基準フェイルビット確認回路は、フェイルビットカウンターとビット確認ブロックとを備える。前記フェイルビットカウンターは、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生する。前記第１カウンティング信号及び前記第２カウンティング信号は、それぞれに対応する数の前記フェイルビットの検出に応答して活性化される。前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生する。前記基準ビット確認信号は、第１モードでは前記第１カウンティング信号の活性に応答し、第２モードでは前記第２カウンティング信号の活性に応答する。
【００１２】
前記のような技術的課題を達成するための本発明の一面は、不揮発性半導体メモリ装置に関する。本発明の不揮発性半導体メモリ装置は、複数個の不揮発性メモリセルを含むメモリアレイと、前記メモリアレイで未消去の前記不揮発性メモリセルによるフェイルビットの検出に応答するフェイルチェック信号を発生させるフェイルビット検出回路と、前記フェイルチェック信号によって前記フェイルビットの検出をカウンティングし、所定の基準ビット確認信号を発生させる基準フェイルビット確認回路と、前記不揮発性メモリセルを消去するために、所定の消去電圧を前記メモリアレイに提供する高電圧発生回路とを備える。ここで、前記基準ビット確認信号は、第１モード及び第２モードにおいて、各々第１基準フェイル数及び第２基準フェイル数の前記フェイルビットの検出に応答して活性化される。前記消去電圧は、前記基準ビット確認信号によって制御される。
【００１３】
まず、本発明の基準フェイルビット確認回路を説明する前に、一般的な不揮発性半導体メモリ装置におけるデータ消去について説明する。
【００１４】
図２は、本発明の関連技術による消去過程において単位メモリセルの電圧印加状態を説明するための図面である。
【００１５】
不揮発性半導体メモリ装置に含まれた複数個のメモリセルは、周知のとおり、Ｆ−Ｎトンネリング效果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｅｆｆｅｃｔ）によってセクターないしブロック別に同時に消去される。図２には、消去されるメモリセルのうち１個のメモリセルだけが示されている。ここでは、メモリセルは、すでに所定のプログラム動作によってプログラムされた状態であるものとする。
【００１６】
プログラムされたメモリセルの消去過程を説明する。まず、約−１０Ｖの負の高電圧が制御ゲート２４に印加され、Ｆ−Ｎトンネリングを発生させるために適当な６Ｖ〜１０Ｖの正の電圧がバルク２３に印加される。このとき、ソース及びドレーン領域２１及び２２は、フローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。このようなバイアス条件の下で、制御ゲート２４とバルク２３との間に強い電界が形成され、その結果、Ｆ−Ｎトンネリングが発生する。すなわち、フローティングゲート２５にトラップされた負の電荷が薄い絶縁膜２６を介してバルク２１に放出される。このように、トラップされた負の電荷がフローティングゲート２５からバルク２１に放出されるによって、メモリセルのスレショルドは低くなる。このとき、意図されるメモリセルのスレショルドの変化は、図３に図示されるように、プログラム状態である７〜９Ｖから消去状態である１〜３Ｖに低められる。
【００１７】
一方、消去過程の後は、メモリセルのスレショルドが意図したところのスレショルドに低められたかどうかを確認する消去検証過程（ｅｒａｓｅ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）が行われる。これは、不揮発性半導体メモリ装置に含まれているすべてのメモリセルが同じ消去特性を有していないためである。消去検証過程を通じて、未消去状態であると確認されるメモリセルに対しては再び消去過程が行われる。
【００１８】
図４は、本発明に係る消去動作によるバルク電圧の変化を例示的に説明するための図面である。図４を参照すれば、消去検証過程が行われた次の消去過程は、大きく２種類の方式に分けられうる。第１モードの消去過程では、消去しようとするメモリセルの制御ゲートに約−１０Ｖの電圧レベルが印加され、バルクには段階的に増加する電圧レベルが印加される。第２モードの消去過程では、消去しようとするメモリセルの制御ゲートに約−１０Ｖの電圧レベルが印加され、バルクには約１０Ｖの電圧レベルが印加される。このとき、第２モードの消去過程では、制御ゲートとバルクとに各々の電圧レベルが印加される時間が段階的に増加する。
【発明の効果】
【００１９】
本発明の基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置では、例えば、消去電圧が段階的に増加する第１モード及び消去電圧が一定に維持される第２モードでの基準フェイル数を異ならせて設定しうる。したがって、本発明の基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置によれば、第１モード及び第２モードで各々適切な基準フェイル数で容易に設定されることができ、結果的に、データ消去動作での全体的な所要時間が短縮しうる。
【発明を実施するための最良の形態】
【００２０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。各図面を理解するに当たって、同じ部材は可能な限り同じ参照符号で図示しようとする点に留意しなければならない。
【００２１】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
【００２２】
図５は、本発明の一実施形態による基準フェイルビット確認回路１００を表わすブロック図である。図５を参照すれば、本発明の一実施形態による基準フェイルビット確認回路１００は、フェイルビットカウンター１１０及びビット確認ブロック（ＢＫＦＢ）を備える。
【００２３】
フェイルビットカウンター１１０は、フェイルビットの検出をカウンティングして第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）を発生する。第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）は、それぞれに対応する”第１基準フェイル数”及び”第２基準フェイル数”のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００２４】
図６は、図５のフェイルビットカウンター１１０の例を表わす図面である。図６を参照すれば、フェイルビットカウンター１１０は、複数個のＤ−フリップフロップ（ＤＦＦ＜ｎ−１：０＞）を備える。このとき、各Ｄ−フリップフロップ（ＤＦＦ＜ｎ−１：０＞）の出力信号は、次の段のクロック端子に提供される。そして、一番目のフリップフロップ（ＤＦＦ＜０＞）のクロック端子には、フェイルチェック信号（ＸＦＵＰ）が印加される。
【００２５】
本実施形態では、フェイルチェック信号（ＸＦＵＰ）は、フェイルビット、すなわち、未消去のメモリセルの検出に応答して、図７に図示されるように、パルスとして発生する信号である。
【００２６】
図７は、図６に図示されるフェイルビットカウンター１１０の動作を説明するための図面である。図７を参照すれば、第１カウンティング信号（ＦＣＮＴ＜２＞）は、フェイルチェック信号（ＸＦＵＰ）の４番目のパルス（ＰＬ４）の非活性化に応答して活性化される（ｔ１参照）。より具体的には、第１カウンティング信号（ＦＣＮＴ＜２＞）は、４番目のフェイルビットの検出に応答して活性化される。
【００２７】
第２カウンティング信号（ＦＣＮＴ＜０＞）は、フェイルチェック信号（ＸＦＵＰ）の１番目のパルス（ＰＬ１）の非活性化に応答して活性化される（ｔ２参照）。より具体的には、第２カウンティング信号（ＦＣＮＴ＜０＞）は、１番目のフェイルビットの検出に応答して活性化される。
【００２８】
また図５を参照すれば、ビット確認ブロック（ＢＫＦＢ）は、第１カウンティング信号（ＦＣＮＴ＜２＞）及び第２カウンティング信号（ＦＣＮＴ＜０＞）を受信し、基準ビット確認信号（ＶＬＴＦ）を発生する。基準ビット確認信号（ＶＬＴＦ）は、第１カウンティング信号（ＦＣＮＴ＜２＞）の遷移及び第２カウンティング信号（ＦＣＮＴ＜０＞）の遷移に応答して”Ｈ”に活性化される。
【００２９】
具体的には、基準ビット確認信号（ＶＬＴＦ）は、第１モード選択信号（ＸＭＥＲ）が”Ｈ”に活性化される第１モードでは、第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性に応答して”Ｈ”に活性化され、第２モード選択信号（ＸＭＥＳ）が”Ｈ”に活性化される第２モードでは、第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性に応答して”Ｈ”に活性化される。
【００３０】
ビット確認ブロック（ＢＫＦＢ）は、フェイルビット確認部１３０を備える。フェイルビット確認部１３０は、第１カウンティング信号（ＦＣＮＴ＜２＞）の遷移及び第２カウンティング信号（ＦＣＮＴ＜０＞）の遷移に応答して活性化される設定ビット確認信号（ＶＦＢＨ）を発生する。
【００３１】
図８は、図５のフェイルビット確認部１３０を具体的に表わす図面である。図８を参照すれば、フェイルビット確認部１３０は、第１論理手段１３２、第２論理手段１３４及び第３論理手段１３６を備える。
【００３２】
第１論理手段１３２は、第１モード選択信号（ＸＭＥＲ）が”Ｈ”に活性化される第１モードでイネーブルされ、第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性化に応答して出力信号（Ｎ１３３）を発生する。望ましくは、第１論理手段１３２は、第１モード選択信号（ＸＭＥＲ）と第１カウンティング信号（ＦＣＮＴ＜２＞）とを入力とするＡＮＤゲートである。したがって、第１論理手段１３２の出力信号（Ｎ１３３）は、第１モードでイネーブルされ、第１基準フェイル数である４番目のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００３３】
第２論理手段１３４は、第２モード選択信号（ＸＭＥＳ）が”Ｈ”に活性化される第２モードでイネーブルされ、第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性化に応答して出力信号（Ｎ１３５）を発生する。望ましくは、第２論理手段１３４は、第２モード選択信号（ＸＭＥＳ）と第２カウンティング信号（ＦＣＮＴ＜０＞）とを入力とするＡＮＤゲートである。したがって、第２論理手段１３４の出力信号（Ｎ１３５）は、第２モードでイネーブルされ、第２基準フェイル数である１番目のフェイルビットの検出に応答して”Ｈ”に活性化される。
【００３４】
第３論理手段１３６は、第１論理手段１３２の出力信号（Ｎ１３３）及び第２論理手段１３４の出力信号（Ｎ１３５）に対して、論理和演算を実行する。望ましくは、第３論理手段１３６は、第１論理手段１３２の出力信号（Ｎ１３３）及び第２論理手段１３４の出力信号（Ｎ１３５）を入力とし、設定ビット確認信号（ＶＦＢＨ）を出力とするＮＯＲゲートである。
【００３５】
したがって、設定ビット確認信号（ＶＦＢＨ）は、第１モードでは第１カウンティング信号（ＦＣＮＴ＜２＞）の”Ｈ”への活性化に応答して”Ｈ”に活性化され、第２モードでは前記第２カウンティング信号（ＦＣＮＴ＜０＞）の”Ｈ”への活性化に応答して”Ｈ”に活性化される。
【００３６】
また図５を参照すれば、ビット確認ブロック（ＢＫＦＢ）は、設定ビット確認信号（ＶＦＢＨ）をラッチして基準ビット確認信号（ＶＬＴＦ）として発生するフェイル確認ラッチ部１５０をさらに備える。ここで、フェイルビット確認ラッチ部１５０は、所定のリセット信号（ＲＳＴ）に応答して初期化される。
【００３７】
図９は、図５のフェイルビット確認ラッチ部１５０の具体的な構成例に表わす図面である。図９を参照すれば、フェイルビット確認ラッチ部１５０は、ラッチ手段１５２及びバッファリング手段１５４を備える。ラッチ手段１５２は、リセット信号（ＲＳＴ）に応答してリセットされる。そして、ラッチ手段１５２の出力信号（Ｎ１５３）は、設定ビット確認信号（ＶＦＢＨ）の”Ｈ”への活性化に応答して”Ｈ”に活性化される。
【００３８】
バッファリング手段１５４は、ラッチ手段１５２の出力信号（Ｎ１５３）をバッファリングして基準ビット確認信号（ＶＬＴＦ）を発生する。
【００３９】
前記のような本発明の一実施形態の基準フェイルビット確認回路１００は、第１モード及び第２モードで、各々基準フェイル数が異なって設定されうる。本実施形態では、第１モードでの基準フェイル数は”４”に設定され、第２モードでの基準フェイル数は”１”に設定される。すなわち、第１モードでは、基準フェイル数を相対的に大きく設定することによって、消去にかかる時間が短縮しうる。そして、第２モードでは、基準フェイル数を相対的に小さくすることによって、未消去されるメモリセルを最小化させうる。
【００４０】
図１０は、本発明の一実施形態による不揮発性半導体メモリ装置を表わすブロック図である。図１０に例示される不揮発性半導体メモリ装置は、基準フェイルビット確認回路１００を含む。図１０を参照すれば、本発明の一実施形態の不揮発性半導体メモリ装置（ＭＥＭ）は、メモリアレイ（ＭＣＡＲＲ）、基準フェイルビット確認回路１００、フェイルビット検出回路２００及び高電圧発生回路３００を備える。
【００４１】
メモリアレイ（ＭＣＡＲＲ）は、複数個の不揮発性メモリセル（図示せず）を含む。
【００４２】
基準フェイルビット確認回路１００は、フェイルビット検出回路２００が発生するフェイルチェック信号（ＸＦＵＰ）によってフェイルビットの検出をカウンティングし、基準ビット確認信号（ＶＬＴＦ）を発生する。基準ビット確認信号（ＶＬＴＦ）は、第１モード及び第２モードで各々第１基準フェイル数及び第２基準フェイル数のフェイルビットの検出に応答して活性化される。
【００４３】
フェイルビット検出回路２００は、メモリアレイ（ＭＣＡＲＲ）で未消去の不揮発性メモリセル（図示せず）によるフェイルビットの検出に応答するフェイルチェック信号（ＸＦＵＰ）を発生する。望ましくは、フェイルチェック信号（ＸＦＵＰ）は、フェイルビットが検出される度にパルスとして発生する。
【００４４】
高電圧発生回路３００は、不揮発性メモリセル（図示せず）を消去するために、消去電圧（ＶＥＲＳ）をメモリアレイ（ＭＣＡＲＲ）に提供する。そして、消去電圧（ＶＥＲＳ）は、基準ビット確認信号（ＶＬＴＦ）によって制御される。すなわち、第１モードでは、消去電圧（ＶＲＥＳ）の電圧レベルは、基準ビット確認信号（ＶＬＴＦ）の活性化に応答して段階的に増加する。そして、第２モードでは、消去電圧（ＶＲＥＳ）は、基準ビット確認信号（ＶＬＴＦ）の活性化に応答して、以前と同じ電圧レベルに制御される。
【００４５】
データ入出力回路４００は、メモリアレイ（ＭＣＡＲＲ）のデータを入出力するように制御する。そして、データ入出力回路４００は、読出されるデータをフェイルビット検出回路２００に提供してフェイルビットを確認する。
【００４６】
本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００４７】
本発明は、例えば、第１モード及び第２モードでの基準フェイル数を異ならせて設定して、結果的に、データ消去動作での全体的な所要時間を短縮させるためのものであって、不揮発性半導体メモリ装置に適用されうる。
【図面の簡単な説明】
【００４８】
【図１】従来の基準フェイルビット確認回路を表わすブロック図である。
【図２】本発明の関連技術による消去過程において単位メモリセルの電圧印加状態を説明するための図面である。
【図３】本発明の関連技術による消去過程でのメモリセルのスレショルドの変化を表わす図面である。
【図４】本発明と関連する消去動作によるバルク電圧の変化を説明するための図面である。
【図５】本発明の一実施形態による基準フェイルビット確認回路を表わすブロック図である。
【図６】図５のフェイルビットカウンターの例を表わす図面である。
【図７】図６に図示されるフェイルビットカウンターの動作を説明するために表わす図面である。
【図８】図５のフェイルビット確認部を具体的に表わす図面である。
【図９】図５のフェイルビット確認ラッチ部を具体的に表わす図面である。
【図１０】本発明の一実施形態による不揮発性半導体メモリ装置を表わすブロック図である。
【符号の説明】
【００４９】
ＢＫＦＢ：ビット確認ブロック
ＸＦＵＰ：フェイルチェック信号
ＶＦＢＨ：設定ビット確認信号
ＶＬＴＦ：基準ビット確認信号
ＦＣＮＴ＜２＞：第１カウンティング信号
ＦＣＮＴ＜０＞：第２カウンティング信号
ＸＭＥＲ：第１モード選択信号
ＸＭＥＳ：第２モード選択信号
【特許請求の範囲】
【請求項１】
基準フェイルビット確認回路において、
フェイルビットカウンターと、
ビット確認ブロックとを備え、
前記フェイルビットカウンターは、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生し、前記第１カウンティング信号及び前記第２カウンティング信号はそれぞれに対応する数の前記フェイルビットの検出に応答して活性化され、
前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生し、前記基準ビット確認信号は第１モードでは前記第１カウンティング信号の活性に応答し、第２モードでは前記第２カウンティング信号の活性に応答する、
ことを特徴とする基準フェイルビットの確認回路。
【請求項２】
前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される設定ビット確認信号を発生するフェイルビット確認部を含み、前記設定ビット確認信号は、第１モードでは前記第１カウンティング信号の活性化に応答し、第２モードでは前記第２カウンティング信号の活性化に応答し、前記基準ビット確認信号は、前記設定ビット確認信号に基づいて発生されることを特徴とする請求項１に記載の基準フェイルビットの確認回路。
【請求項３】
前記フェイルビット確認部は、
前記第１モードでイネーブルされ、前記第１カウンティング信号の活性化に応答する出力信号を発生させる第１論理手段と、
前記第２モードでイネーブルされ、前記第２カウンティング信号の活性化に応答する出力信号を発生させる第２論理手段と、
前記第１論理手段の出力信号及び前記第２論理手段の出力信号に対して、論理和演算を実行する第３論理手段と、
を含むことを特徴とする請求項２に記載の基準フェイルビットの確認回路。
【請求項４】
前記第１論理手段は、前記第１モードで活性化される第１モード選択信号と前記第１カウンティング信号とに対して論理積演算を実行する第１ＡＮＤゲートであり、
前記第２論理手段は、前記第２モードで活性化される第２モード選択信号と前記第１カウンティング信号とに対して論理積演算を実行する第２ＡＮＤゲートであることを特徴とする請求項３に記載の基準フェイルビットの確認回路。
【請求項５】
前記ビット確認ブロックは、前記設定ビット確認信号をラッチして前記基準ビット確認信号として発生するフェイルビット確認ラッチ部をさらに備えることを特徴とする請求項２に記載の基準フェイルビットの確認回路。
【請求項６】
前記フェイルビット確認ラッチ部は、所定のリセット信号に応答して初期化されることを特徴とする請求項５に記載の基準フェイルビットの確認回路。
【請求項７】
前記フェイルビット確認ラッチ部は、前記リセット信号に応答してリセットされ、前記設定ビット確認信号に応答して活性化される出力信号を発生するラッチ手段を含むことを特徴とする請求項６に記載の基準フェイルビットの確認回路。
【請求項８】
前記フェイルビット確認ラッチ部は、前記ラッチ手段の出力信号をバッファリングして前記基準ビット確認信号を発生するバッファリング手段をさらに含むことを特徴とする請求項７に記載の基準フェイルビットの確認回路。
【請求項９】
前記フェイルビットカウンターは、前記フェイルビットの検出に対応してパルスを発生させるフェイルチェック信号に応答し、
前記第１カウンティング信号及び前記第２カウンティング信号は、それぞれに対応する数の前記フェイルビットの検出に応答して活性化されることを特徴とする請求項１に記載の基準フェイルビットの確認回路。
【請求項１０】
不揮発性半導体メモリ装置において、
複数個の不揮発性メモリセルを含むメモリアレイと、
前記メモリアレイで未消去の前記不揮発性メモリセルによるフェイルビットの検出に応答するフェイルチェック信号を発生するフェイルビット検出回路と、
前記フェイルチェック信号に応じて前記フェイルビットの検出をカウンティングし、所定の基準ビット確認信号を発生する基準フェイルビット確認回路と、
前記不揮発性メモリセルを消去するために、所定の消去電圧を前記メモリアレイに提供する高電圧発生回路と、を備え、
前記基準ビット確認信号は第１モード及び第２モードで各々第１基準フェイル数及び第２基準フェイル数の前記フェイルビットの検出に応答して活性化され、
前記消去電圧は前記基準ビット確認信号によって制御される、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
前記基準フェイルビット確認回路は、
前記フェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生するフェイルビットカウンターと、
前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生するビット確認ブロックと、を備え、
前記第１カウンティング信号及び前記第２カウンティング信号は各々前記第１基準フェイル数及び前記第２基準フェイル数に対応する数の前記フェイルビットの検出に応答して活性化され、
前記基準ビット確認信号は、第１モードでは前記第１カウンティング信号の活性化に応答し、第２モードでは前記第２カウンティング信号の活性化に応答する、
ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１基準フェイル数及び前記第２基準フェイル数は、相異なることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記不揮発性メモリセルは、ＮＯＲタイプであることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１】
基準フェイルビット確認回路において、
フェイルビットカウンターと、
ビット確認ブロックとを備え、
前記フェイルビットカウンターは、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生し、前記第１カウンティング信号及び前記第２カウンティング信号はそれぞれに対応する数の前記フェイルビットの検出に応答して活性化され、
前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生し、前記基準ビット確認信号は第１モードでは前記第１カウンティング信号の活性に応答し、第２モードでは前記第２カウンティング信号の活性に応答する、
ことを特徴とする基準フェイルビットの確認回路。
【請求項２】
前記ビット確認ブロックは、前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される設定ビット確認信号を発生するフェイルビット確認部を含み、前記設定ビット確認信号は、第１モードでは前記第１カウンティング信号の活性化に応答し、第２モードでは前記第２カウンティング信号の活性化に応答し、前記基準ビット確認信号は、前記設定ビット確認信号に基づいて発生されることを特徴とする請求項１に記載の基準フェイルビットの確認回路。
【請求項３】
前記フェイルビット確認部は、
前記第１モードでイネーブルされ、前記第１カウンティング信号の活性化に応答する出力信号を発生させる第１論理手段と、
前記第２モードでイネーブルされ、前記第２カウンティング信号の活性化に応答する出力信号を発生させる第２論理手段と、
前記第１論理手段の出力信号及び前記第２論理手段の出力信号に対して、論理和演算を実行する第３論理手段と、
を含むことを特徴とする請求項２に記載の基準フェイルビットの確認回路。
【請求項４】
前記第１論理手段は、前記第１モードで活性化される第１モード選択信号と前記第１カウンティング信号とに対して論理積演算を実行する第１ＡＮＤゲートであり、
前記第２論理手段は、前記第２モードで活性化される第２モード選択信号と前記第１カウンティング信号とに対して論理積演算を実行する第２ＡＮＤゲートであることを特徴とする請求項３に記載の基準フェイルビットの確認回路。
【請求項５】
前記ビット確認ブロックは、前記設定ビット確認信号をラッチして前記基準ビット確認信号として発生するフェイルビット確認ラッチ部をさらに備えることを特徴とする請求項２に記載の基準フェイルビットの確認回路。
【請求項６】
前記フェイルビット確認ラッチ部は、所定のリセット信号に応答して初期化されることを特徴とする請求項５に記載の基準フェイルビットの確認回路。
【請求項７】
前記フェイルビット確認ラッチ部は、前記リセット信号に応答してリセットされ、前記設定ビット確認信号に応答して活性化される出力信号を発生するラッチ手段を含むことを特徴とする請求項６に記載の基準フェイルビットの確認回路。
【請求項８】
前記フェイルビット確認ラッチ部は、前記ラッチ手段の出力信号をバッファリングして前記基準ビット確認信号を発生するバッファリング手段をさらに含むことを特徴とする請求項７に記載の基準フェイルビットの確認回路。
【請求項９】
前記フェイルビットカウンターは、前記フェイルビットの検出に対応してパルスを発生させるフェイルチェック信号に応答し、
前記第１カウンティング信号及び前記第２カウンティング信号は、それぞれに対応する数の前記フェイルビットの検出に応答して活性化されることを特徴とする請求項１に記載の基準フェイルビットの確認回路。
【請求項１０】
不揮発性半導体メモリ装置において、
複数個の不揮発性メモリセルを含むメモリアレイと、
前記メモリアレイで未消去の前記不揮発性メモリセルによるフェイルビットの検出に応答するフェイルチェック信号を発生するフェイルビット検出回路と、
前記フェイルチェック信号に応じて前記フェイルビットの検出をカウンティングし、所定の基準ビット確認信号を発生する基準フェイルビット確認回路と、
前記不揮発性メモリセルを消去するために、所定の消去電圧を前記メモリアレイに提供する高電圧発生回路と、を備え、
前記基準ビット確認信号は第１モード及び第２モードで各々第１基準フェイル数及び第２基準フェイル数の前記フェイルビットの検出に応答して活性化され、
前記消去電圧は前記基準ビット確認信号によって制御される、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
前記基準フェイルビット確認回路は、
前記フェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生するフェイルビットカウンターと、
前記第１カウンティング信号の遷移及び前記第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生するビット確認ブロックと、を備え、
前記第１カウンティング信号及び前記第２カウンティング信号は各々前記第１基準フェイル数及び前記第２基準フェイル数に対応する数の前記フェイルビットの検出に応答して活性化され、
前記基準ビット確認信号は、第１モードでは前記第１カウンティング信号の活性化に応答し、第２モードでは前記第２カウンティング信号の活性化に応答する、
ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１基準フェイル数及び前記第２基準フェイル数は、相異なることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記不揮発性メモリセルは、ＮＯＲタイプであることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−１８４０７３（Ｐ２００７−１８４０７３Ａ）
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−３０８３８９（Ｐ２００６−３０８３８９）
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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