炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法
【課題】深いレベルのドーパントがほとんど存在しない半絶縁性のSiC基板上にMESFETを形成することにより、バックゲート効果が減少された、SiCのMESFETを提供する。
【解決手段】半絶縁性の基板上10に選択的にドープされたP型の炭化珪素の層13、及びN型のエピタキシャル層14を積層し、背面ゲート効果を減少させる。また2つの凹部を有するゲート構造体も備える。これにより、出力コンダクタンスを1/3に減少することができ、また電力のゲインを3db増加することができる。クロム42をショットキーゲート接点として利用することもでき、酸化物−窒化物−酸化物(ONO)の保護層60を利用して、MESFET内の表面効果を減少させる。また、ソース及びドレインのオーム接点をn型チャネル層上に直接形成して、これにより、n+領域を製造する必要がなくなる。
【解決手段】半絶縁性の基板上10に選択的にドープされたP型の炭化珪素の層13、及びN型のエピタキシャル層14を積層し、背面ゲート効果を減少させる。また2つの凹部を有するゲート構造体も備える。これにより、出力コンダクタンスを1/3に減少することができ、また電力のゲインを3db増加することができる。クロム42をショットキーゲート接点として利用することもでき、酸化物−窒化物−酸化物(ONO)の保護層60を利用して、MESFET内の表面効果を減少させる。また、ソース及びドレインのオーム接点をn型チャネル層上に直接形成して、これにより、n+領域を製造する必要がなくなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マイクロ電子装置に関し、より詳細には、炭化ケイ素内に形成された金属半導体電界効果トランジスタ(MESFET)に関する。
【背景技術】
【0002】
無線周波数(500MHz)、S−帯域(3GHz)、及びX−帯域(10GHz)のような高周波数で動作する、高電力取扱い能力(20ワット以上)を必要とする電気回路は、近年より多く普及するようになってきた。高電力で高周波数の回路が増加したため、高電力の負荷を取り扱うことができると共に、無線周波数以上の周波数で信頼性高く動作することができるトランジスタに対する需要が対応して高まっている。これまでは、バイポーラトランジスタ及びパワー金属酸化膜半導体の電界効果トランジスタ(MOSFET)は高電力の用途に使用されてきたが、そのような素子の電力取扱い能力は高い動作周波数においては限定されている。接合型電界効果トランジスタ(JFET)は、一般に、高周波数の用途に使用されていたが、従来周知のJFETの電力取扱い能力はやはり限定される。
【0003】
最近、金属半導体電界効果トランジスタ(MESFET)が高周波数の用途に対して開発されてきた。MESFETの構造は、多数キャリアのみが電流を運ぶため、高周波数の用途に好適である。MESFETの設計は、ゲート容量が少ないことによりゲート入力のスイッチング時間を高速にできるため、現在のMOSFETの設計に好ましい。このため、全ての電界効果トランジスタは多数キャリアのみを使用して電流を運ぶものの、MESFETのショットキー形ゲート構造によりMESFETは高周波数の用途に対してより望ましくされる。
【0004】
構造の形式に加えて、また恐らくより基本的に、トランジスタが形成される半導体材料の特性は動作パラメータにも影響を与える。トランジスタの動作パラメータに影響する特性の中でも、電子の移動度、飽和電子ドリフト速度、電気的ブレイクダウン電界及び熱伝導率は、トランジスタの高周波数特性と高電力特性とに最大の影響を与える。
【0005】
電子の移動度は、電界が存在する環境で、電子がいかに急速にその飽和速度にまで加速されるかを示す測定値である。従来は、電子の移動度が高い半導体材料が好まれた。それは、その材料がより多くの電流をより少ない電界で発生することができ、このため電界が印加されると応答時間が早くなるためである。飽和電子ドリフト速度は、電子が半導体材料内で得ることができる最大速度である。飽和電子ドリフト速度がより高い材料は、速度が早くなるとソースからドレインにより短い時間で移動できるため、高周波数の用途に対して好適である。
【0006】
電気的ブレイクダウン電界は、ショットキー接合のブレイクダウンが発生し、素子のゲートを通過する電流が突然増加する電界強度である。材料の所定の寸法は一般に大きな電界強度に対応できるため、電気的ブレイクダウン電界が高い材料は、高電力で高周波数のトランジスタに対して好ましい。小さい電界よりも大きな電界はより早く電子を加速することができるため、大きな電界は過渡現象をより早くすることができる。
【0007】
熱導電率は、半導体材料の熱を放散させる能力である。一般的な動作において、全てのトランジスタは熱を発生する。そして、高電力で高周波数のトランジスタは、通常、小信号のトランジスタよりも大きな熱量を発生する。半導体材料の温度が増加するにつれて、キャリア移動度が温度の増加に伴い減少するので、接合漏洩電流は一般に増加し、電界効果トランジスタを流れる電流は一般に減少する。このため、熱が半導体から消散されると、材料は低い温度に留まり、漏洩電流を低くしてより大きな電流を流すことができる。
【0008】
従来は、最も高い周波数のMESFETは、ヒ化ガリウム(GaAs)のような電子移動度が高いn型のIII−V化合物から製造されてきた。これらの素子は高い動作周波数及び適度に高い電力取扱い能力を備えているが、これらの素子のブレイクダウン電圧が比較的低いこと及び熱伝導率が低いことにより、高い電力の用途における有用性が制限されてきた。
【0009】
炭化ケイ素(SiC)が優れた物理的及び電子的特性を有していることは、何年にもわたって知られている。これらの特性により、シリコン(Si)又はGaAsから作られた素子よりも高い温度、高い電力及び高い周波数で動作することができる電子素子の製造が理論的に可能になる。約4×106V/cmの高い電気的ブレイクダウン電界、約2.0×107cm/secの高い飽和電子ドリフト速度及び約4.9W/cm−°Kの高い熱伝導率は、SiCが高い周波数及び高い電力の用途に対して好適であることを示している。残念なことに、製造が難しいため、高電力及び高周波数の用途に対するSiCの有用性が限定されている。
【0010】
最近、炭化ケイ素のチャネル層を有するMESFETが、シリコン基板上に製造されている(Suzukiらへの米国特許第4,762,806号及びKondohらへの米国特許第4,757,028号を参照のこと)。MESFETの半導体層はエピタキシャルであるため、エピタキシャル層が成長する層は素子の特性に影響する。このため、Si基板上に成長したSiCのエピタキシャル層は、違う基板上に成長したSiCのエピタキシャル層とは一般に異なる電気的及び熱的特性を有する。米国特許第4,762,806号及び第4,757,028号の中で説明されたSi基板素子上のSiCは、熱特性が改良されていることを示すが、Si基板を使用することは、一般に、そのような素子が熱を放散する能力を制限する。さらに、Si上にSiCを成長させると、一般に結果として、素子が動作すると大きな漏洩電流を発生するエピタキシャル層の欠陥を発生する。
【0011】
他のMESFETは、SiC基板を用いて開発されている。1990年6月19日に出願され現在放棄されている米国特許出願第07/540,488号は、SiC基板上に成長したSiCのエピタキシャル層を有するSiCのMESFETを説明している。この特許は参照することによって、全体的に本願に組み込まれる。これらの素子は、SiC基板上に成長したエピタキシャル層の結晶品質の改良により、以前の素子に対して改良された熱特性を示した。しかしながら、高電力及び高周波数を達成するには、SiCの電子移動度が低いという制約を克服することが必要であろう。
【0012】
同様に、共同発明者Palmourへの、共通の譲受人に譲渡された米国特許第5,270,554号は、SiCのn+領域上に形成され、基板とチャネルが形成されるn型層との間に選択的な軽度にドープされたソース及びドレインの接点を有するSiCのMESFETを説明している。また、Sriramらへの米国特許第5,925,895号は、SiCのMESFET及び「表面効果(surface effect)」を乗り越えるとして説明される構造を説明している。この「表面効果」は、高周波数の動作に対するMESFETの性能を低減することがある。Sriramらは、n+のソース及びドレイン接点領域及びp型のバッファ層を使用するSiCのMESFETも説明している。しかしながら、これらの特許の中で報告された性能にもかかわらず、さらなる改良をSiCのMESFETにおいて行うことができる。
【図面の簡単な説明】
【0013】
【図1】ドリフト層上に直接形成されたソース及びドレインを有する、本発明の1つの実施形態の断面図である。
【図2】選択的にドープされた絶縁層及びn型エピタキシャル層内に形成されたn+領域を有する、本発明の第2の実施形態の断面図である。
【図3A】凹設されたキノコ形ゲート構造体を有する、本発明の第3の実施形態の断面図である。
【図3B】二重凹設ゲート構造体を有する、本発明の第4の実施形態の断面図である。
【図4】本発明の好ましい実施形態による、保護層の構造体の断面図である。
【図5】本発明の実施形態による金属被覆構造体の断面図である。
【図6A】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6B】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6C】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6D】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6E】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6F】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6G】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6H】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6I】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図7】アクセプタ不純物濃度(NA)が5×1015cm-3未満にドープされたp型エピタキシャル層を有する、1−mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロット(curve tracer plot)である。
【図8】NAが9×1016cm-3にドープされたp型エピタキシャル層を有する、1mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロットである。
【図9】バッファ層に対するグラウンド接点を有する、本発明の1つの実施形態の断面図である。
【図10】二次元モンテカルロシミュレーションを用いて決定された、SiCのMESFET内の電子分布を説明する図である。
【図11】SiCのMESFET内のRF駆動の関数としてのドレイン電流を説明する図である。
【図12】バイアス電圧のエンベロープがRF信号のエンベロープよりも長いパルス動作における、MESFETのドレイン電流を説明する図である。
【図13】3.5GHzで5.6W/mmのパワー密度を示す、バナジウムをドープした半絶縁性基板上に製造された0.25−mmのSiCのMESFETのウェーファ上のパワー測定値を説明する図である。
【図14】3.5GHzで5.26W/mmのパワー密度を示す、バナジウムなしの半絶縁性基板上に製造された0.25−mmのSiCのMESFETのウェーファ上のパワー測定値を説明する図である。
【発明を実施するための形態】
【0014】
本発明の実施形態は、深いレベルのドーパントがほとんど存在しない半絶縁性のSiC基板上に形成されたSiCのMESFETを提供する。そのような半絶縁性の基板上にSiCのMESFETを形成することにより、基板内に深いレベルのドーパントが存在することから結果として発生するバックゲート効果(back-gating effect)が減少されて、性能が改善される。本発明の実施形態に基づいてMESFETを形成する場合、n型、p型又は未ドープのSiCのバッファ層を、そのような半絶縁性のSiC基板と共に使用することができる。
【0015】
本発明の別の実施形態では、2つの凹部ゲート構造体(recess gate structure )を利用する。この構造体では、n型SiCのキャップ層がn型のSiCチャネル層上に形成される。凹部がキャップ層内に形成され、第2の凹部をキャップ層内の凹部に形成することにより、第2の凹部がn型のチャネル層内に形成される。次に、ショットキーゲート接点が第2の凹部内に形成される。
【0016】
本発明のさらに別の実施形態が、選択的にドープされたp型バッファ層を利用するSiCのMESFETによって提供される。このp型バッファ層のキャリア濃度は、約1×1016から約1×1017cm-3、より好ましくは約3から約5×1016cm-3である。そのようなバッファ層を使用することにより、従来のp型バッファ層を用いるSiCのMESFETに対して出力コンダクタンスが1/3に減少され、電力のゲインが3db増加することが思いがけなく判明された。
【0017】
本発明の実施形態によるSiCのMESFETは、ショットキーゲート材料としてクロムも利用する。さらに、SiCのMESFETにおける表面効果を減少させるために、酸化物−窒化物−酸化物(ONO)の保護層を利用する。また、ソース及びドレインのオーム接点をn型のチャネル層上に直接形成することができ、これにより、n+領域を製造する必要はなく、またそのような製造に関連するステップを製造工程から除くことができる。
【0018】
さらに、p型のバッファ層を使用する場合、p型のバッファ層の接地を可能にするために、接点をp型のバッファ層に形成することができる。p型のバッファ層内に形成されたp+井戸領域上に、接点を形成することができる。p型のバッファ層を、2つのp型層によって任意に形成することができる。この場合、基板上に形成された第1の層のドーピングレベルは、この第1のp型層上に形成された第2の層よりも高い。
【0019】
本発明の特定の実施形態は、大きな単結晶の炭化ケイ素基板及びこの基板上にn型導電性炭化ケイ素のn型エピタキシャル層を有する高電力で高周波数の金属半導体電界効果トランジスタを提供することができる。選択的にドープされたp型導電性の炭化ケイ素のp型エピタキシャル層は、基板とn型のエピタキシャル層との間に設けられる。トランジスタは、ショットキー金属接点に加えて、ソース及びドレインを定義するオーム接点も含む。
【0020】
本発明の別の実施形態では、炭化ケイ素基板上のn型導電性炭化ケイ素のn型層と、この基板とn型層との間のp型導電性炭化ケイ素のp型層とを有する高電力で高周波数の金属半導体電界効果トランジスタを提供する。ソース及びドレインをそれぞれ定義するオーム接点を、n型層の部分に間隔を空けて設ける。クロムの領域も、オーム接点間すなわちソースとドレインとの間のn型層の部分に設けて、バイアスがショットキー金属接点に印加される場合、ソースとドレインとの間のn型層内にアクティブチャネルを形成するショットキー金属接点を提供する。
【0021】
本発明のさらに別の実施形態では、オーム接点及びショットキー金属接点の上に上部層を設ける。オーム接点はニッケルで形成し、上部層はチタン、プラチナ及び金の層を含むことが好ましい。
【0022】
さらに、本発明によるトランジスタの層は、トランジスタの周辺部を規定する、n型層からp型層の中に下側に伸びる側壁を有するメサを形成する。選択的に、メサの側壁は基板の中に下向きに伸びる。保護層も、メサの側壁及びn型のエピタキシャル層の露出部上に設ける。この保護層は、ONO形保護層であることが好ましい。
【0023】
本発明のさらに別の実施形態では、ショットキー金属接点を、n型のエピタキシャル層のアクティブチャネル部内に引っ込めて設ける。このショットキー金属接点は、キノコ形ゲート接点とすることもできる。ショットキー金属接点は、プラチナ及び金の層を有する上部層も含む。
【0024】
n型層の反対側の基板上に、金属被覆部も形成する。この金属被覆部は、AuGeの共融合金の上部層でコートされたチタン、プラチナ及び金の層を含むことが好ましい。
【0025】
基板は、半絶縁性の炭化ケイ素とすることもできる。特定の実施形態では、深いレベルのドーパントがほとんどない半絶縁性基板を利用することが好ましいが、他の実施形態では、半絶縁性の炭化ケイ素の基板を中に深いレベルのドーパントを含んだ炭化ケイ素とすることができる。この深いレベルのドーパントは、バナジウムとすることができる。半絶縁性基板の抵抗は、約10,000Ω/cm以上が好ましい。
【0026】
本発明のさらに別の実施形態では、オーム接点をn+炭化ケイ素の領域上に形成する。このn+炭化ケイ素の領域は、イオン注入によってn型のエピタキシャル層内に形成するか、あるいはまた、n型のエピタキシャル層上に直接形成することができる。
【0027】
本発明の態様は、単結晶の炭化ケイ素基板上に選択的にドープされた、キャリア濃度が約1×1016から約1×1017cm-3のp型の導電性炭化ケイ素のp型エピタキシャル層を形成すること、p型エピタキシャル層上にn型の導電性炭化ケイ素のn型エピタキシャル層を形成すること、次に、n型エピタキシャル層上にそれぞれソース及びドレインを規定するオーム接点を形成すること、ショットキー金属接点をオーム接点間すなわちソースとドレインとの間のn型エピタキシャル層上に形成することによって、金属半導体電界効果トランジスタを製造する方法も提供する。n型のエピタキシャル層とp型のエピタキシャル層とをエッチングして、メサを形成する。さらに、好ましい実施形態では、メサを形成し、またこのメサの露出面上にONO保護層を形成するために、n型エピタキシャル層及びp型エピタキシャル層の形成の後にオーム接点及びショットキーゲート接点の形成を行う。
【0028】
本発明の特定の実施形態では、H2の環境において基板、p型エピタキシャル層及びn型エピタキシャル層の露出部分を高温アニーリングし、次に、基板、p型エピタキシャル層及びn型エピタキシャル層の露出部分上にSiO2層を形成することによって、ONO保護層を形成する。次に、SiO2層をアルゴン環境でアニールし、酸化させる。次に、Si3N4の層を酸化させたSiO2層上に蒸着し、酸化させてONO構造を設ける。
【0029】
本発明の特定の実施形態では、高温のアニールを、約900℃以上の温度で約15分から約2時間実行する。さらに、アルゴンのアニールを約1200℃の温度で約1時間実行する。
【0030】
SiO2層も、約50から約500オングストロームの厚さに形成する。このSiO2層を、約1200℃の温度で乾式酸化処理(dry oxide process)によって形成することが好ましい。また、SiO2層を湿った環境において約950℃の温度で約180分間酸化させることも好ましい。
【0031】
Si3N4の層を約200から約2000オングストロームの厚さに蒸着する。Si3N4層は、PECVD又はLPCVDのような化学蒸着法によって蒸着することが好ましい。Si3N4層を、湿った環境において約950℃の温度で約180分間酸化させることも好ましい。Si3N4層を酸化させて、厚さが約20から約200オングストロームの酸化被膜を提供することができる。
【0032】
本発明の別の実施形態では、ゲート凹部をn型エピタキシャル層内に形成し、ショットキーゲート接点をこのゲート凹部の中に形成する。好ましくは、ONO保護層を通ってn型エピタキシャル層の中にエッチングすることによってゲート凹部を形成し、n型エピタキシャル層内のゲート凹部と、ONO保護層をマスクとして利用してゲート凹部内に形成されたショットキーゲート接点とを提供する。さらに、ONO保護層を通ってエッチングするステップの後に、ONO保護層をパターニングするステップが続き、ゲート凹部用のONO保護層の開口部の側壁内にリッジ(ledge)を設ける。次に、キノコ形のゲート構造体を、ゲート凹部内並びにONO保護層の側壁及びリッジ上に形成する。電子サイクロトロン共鳴又は誘導結合プラズマエッチングによって、ONO保護層のエッチングを行う。
【0033】
本発明のなおさらに別の実施形態では、n+井戸領域がn型エピタキシャル層の中に注入され、このn+井戸領域上に形成されたソース及びドレイン並びにオーム接点を提供する。
【0034】
本発明のさらに別の態様では、基板が薄くされ、金属被覆層がp型エピタキシャル層の反対側の基板上に形成される。p型エピタキシャル層の反対側の基板上にチタン層を形成し、次に、チタン層上にプラチナ層を形成し、また次ぎにプラチナ層上に金の層を形成することによって、金属被覆層を形成することができる。AuGeの共融合金の層も、金の層の上に形成することができる。
【0035】
本発明の別の態様では、メサ終端炭化ケイ素の電界効果トランジスタの露出面上にONO保護層を形成すること、このONO保護層内にゲートウィンドウを形成すること、メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を形成すること、及びチャネル層の中のゲート凹部内にゲート接点を形成することによって、炭化ケイ素の電界効果トランジスタ用のゲート構造体を製造する方法を提供する。ONO保護層は、前述したように形成することが好ましい。さらに、キノコ形のゲート構造体も前述したように形成する。
【0036】
本発明のさらに別の実施形態では、炭化ケイ素の半導体装置上に酸化被膜を形成し、次に、NO環境のもとでこの酸化被膜をアニールすることによって、炭化ケイ素の半導体装置の保護層を製造する方法を提供する。酸化被膜は熱的に成長又は蒸着させることができる。さらに、NO環境におけるアニールの後には、酸化させたSiO2上にSi3N4層の蒸着を行い、次に、このSi3N4層を酸化する。
【0037】
特定の実施形態では、基板、p型エピタキシャル層及びn型エピタキシャル層の露出した部分をH2の環境で高温アニーリングを行い、次に、基板、p型エピタキシャル層及びn型エピタキシャル層の露出した部分上にSiO2層を形成し、SiO2層をアルゴン環境でアニールし、またSiO2層を酸化させることによって、酸化被膜を形成することができる。
【0038】
本発明のさらに別の実施形態では、炭化ケイ素の基板上にn型導電性炭化ケイ素のn型エピタキシャル層を形成すること、このn型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成すること、n型エピタキシャル層上にn型炭化ケイ素のキャップ層を形成すること、第1の凹部をこのキャップ層内に形成すること、n型エピタキシャル層内のキャップ層の中の第1の凹部内に第2の凹部を形成すること、及びオーム接点間すなわちソースとドレインとの間のn型エピタキシャル層内の凹部内に、バイアスが印加される場合ソースとドレインとの間のn型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点を形成することによって、二重凹設ゲート(double recessed gate)のMESFETを製造することができる。
【0039】
特定の実施形態では、n型エピタキシャル層及びキャップ層の形成は、1つの成長ステップの中でn型エピタキシャル層及びキャップ層をエピタキシャル成長させることによって行う。その上、さらに別の実施形態では、キャップ層を成長させるために、単一成長のステップにおいてn型ドーパントの濃度を変更することができる。
【0040】
本発明のさらに別の実施形態では、キャップ層をパターニングすることによって、キャップ層内の第1の凹部を形成することができる。さらに、キャップ層を通って伸びる側壁及びn型エピタキシャル層を有するメサも形成することができる。そのような実施形態では、キャップ層をパターニングして第1の凹部を形成する動作の後に、メサ及び第1の凹部の露出面上にONO保護層を形成する動作、ONO保護層の中の第1の凹部内にゲート用ウィンドウを形成する動作、n型エピタキシャル層内に第2の凹部を形成する動作、及びこの第2の凹部内にゲート接点を形成する動作が続く。
【0041】
なおさらに別の実施形態では、深いレベルのドーパントがほとんどない半導電性のSiC基板を形成することによって、基板を形成する。また、バッファ層をこの基板とn型エピタキシャル層との間に形成する。このバッファ層は、ドープしてないSiC、n型SiC又はp型SiCとすることができる。バッファ層がp型SiCの場合、特定の実施形態では、基板上に第1のp型エピタキシャル層を形成し、この第1のp型エピタキシャル層上に第2のp型エピタキシャル層を形成することによって、p型エピタキシャル層を形成することができる。ここで、第2のp型エピタキシャル層のドーパント濃度は、第1のp型エピタキシャル層よりも低い。
【0042】
なおさらに別の実施形態では、オーム接点をp型エピタキシャル層に形成する。その上、p型ドーパントをp型エピタキシャル層内に注入して、キャリア濃度が注入された領域上に形成されたp型エピタキシャル層のオーム接点よりも高いp型の導電性炭化ケイ素の領域を提供する。MESFETのソース領域に隣接する領域内にキャップ層及びn型エピタキシャル層を通ってグラウンドの接点ウィンドウをエッチングし、このグラウンドの接点ウィンドウの中にオーム接点を形成することによって、オーム接点を形成する。
【0043】
本発明の利点及び特徴並びにそれらを実現する方法は、好ましいまた例証となる実施形態を図示している添付した図面に関連して行われた、本発明の以下の詳細な説明を考慮すればより容易に明らかになるであろう。
【0044】
[詳細な説明]
本発明の種々の実施形態を例証する図面を参照して、本発明をここで説明する。図面に示すように、層又は領域の寸法は説明の目的のために誇張されており、このため、本発明の全体的な構造体を説明している。さらに、基板又は別の層の上に形成されている層を参照して、本発明の種々の態様を説明する。当業者は理解するように、他の層又は基板上に形成されている層に言及することは、別の層が介在することを企図している。介在する層なしで他の層又は基板上に形成された層に言及することは、層又は基板上に「直接的に」存在するとして、本願では説明される。同様の番号は、全体を通して同じ素子を示している。
【0045】
図1は、本発明のMESFETの第1の実施形態を示している。p型又はn型のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板10上に、p型で導電性の第1のエピタキシャル層12を成長させる。基板10とn型エピタキシャル層14との間に、この炭化ケイ素の第1のエピタキシャル層12を配置する。任意に金属被覆層32を、第1のエピタキシャル層12とは反対側の基板上に形成することができる。この金属被覆層32は、図5を参照して後で説明するように形成することが好ましい。
【0046】
第1のエピタキシャル層12は、p型の導電性炭化ケイ素のエピタキシャル層、未ドープの炭化ケイ素のエピタキシャル層又はごく僅かドープしたn型の導電性炭化ケイ素のエピタキシャル層とすることができる。低ドープ炭化ケイ素のエピタキシャル層を使用する場合、第1のエピタキシャル層12のドーピング濃度は、約5×1015cm-3未満とすることが好ましい。未ドープ又はn型の第1のエピタキシャル層12を使用する場合、基板10は半絶縁性の炭化ケイ素基板であることが好ましい。未ドープ又はn型の第1のエピタキシャル層12を使用する場合、トランジスタに対して何らかの有効な電気的影響を与えるバッファ層を用いずに、高品質のチャネル層を形成することができる。
【0047】
オーム接点20及び22を直接第2のエピタキシャル層14の上に形成しそれらは、ソース接点20とドレイン接点22とを提供するように間隔を空けている。ソース接点20とドレイン接点22との間の第2のエピタキシャル層14上に、ショットキーゲート接点24を直接形成する。図示したように、ソース及びドレインの接点20及び22並びにショットキーゲート接点24の上に、金属の上部層26,28及び30を任意に形成する。オーム接点20及び22を第2のエピタキシャル層14上に直接形成する場合、これらのオーム接点20及び22をニッケルで形成し、約1050℃で約2分間アニールすることが好ましい。しかしながら、約800から約1150℃の温度及び約30秒から約10分の時間も使用することができる。n型エピタキシャル層14上に直接形成されたNi接点の接点抵抗は、1×10-6Ω/cm2未満であることが判明している。そのような低い抵抗は、高温アニールを行う結果発生する。接点20及び22を直接エピタキシャル層14上に形成することによって、注入ステップの必要性を回避することができる。さらに、従来のSiCのMESFETのn+領域を形成するためにイオンの注入及び活性化を行う結果発生する表面粗さを減少させることができる。本願で使用するような「n+」又は「p+」は、同じ又は別のエピタキシャル層又は基板の隣接した又は他の領域に存在するキャリア濃度よりも高い濃度によって定義される領域のことを指す。
【0048】
図1及び、続いて図2及び図3に示すようなトランジスタの構造は、素子の周辺部を規定するメサを形成することが好ましい。p型エピタキシャル層を有しない素子では、基板及びn型エピタキシャル層は、トランジスタの周辺部を規定する側壁を有するメサを形成する。メサの側壁は、素子のn型の導電性の層を通って下方に伸びる。素子の基板内に伸びるように、メサを形成することが好ましい。メサが素子の空乏領域を通って伸びて、素子内でメサへの電流の流れを制限し、また素子の容量を減少させることが好ましい。素子の空乏領域がメサのレベルよりも下に伸びる場合、空乏領域はメサの外側の領域に伸びて、より大きな容量を結果として発生する。前述した素子をリアクティブイオンエッチングすることによって、メサを形成することが好ましいが、当業者に周知の別の方法を用いてメサを形成しても良い。さらに、メサを使用しない場合、陽子打ち込み、補償原子を用いる反対ドーピング(counterdoping with compensating atoms)、又は当業者に周知の他の方法などの別の方法を用いて、素子を絶縁することができる。
【0049】
図2は、本発明によるMESFETの第2の実施形態を示す。図2に示すように、選択的にドープされたp型エピタキシャル層12’を基板10上に形成する。第2のn型エピタキシャル層14を選択的にドープされた第1のp型エピタキシャル層12’上に形成し、ソース及びドレインの接点20,22並びにショットキー金属接点24をn型エピタキシャル層14上に形成する。また図2には、素子のソース及びドレインの領域に形成された任意のn+領域16及び18が示されている。n+領域16及び18を形成する場合、窒素(N)も使用することができるが、できればリン(P)のイオン注入を行い、続いて高温アニールを行うことによって、これらの領域を形成することが好ましい。適当なアニール温度は、約1100から約1600℃である。
【0050】
あるいはまた、図1に示したソース、ドレイン及びゲート構造を有する素子を提供するために、n+領域16及び18を前述したように除くことができる。そのような場合、オーム接点20及び22を図1に関連して前述したように形成することが好ましい。図示のように、ソース及びドレインの接点20及び22並びにショットキーゲート接点24の上に、金属の上部層26,28及び30を任意に形成する。また、基板10上に形成された金属被覆層32が図示されている。この金属被覆層32は、図5を参照して後で説明するように形成することが好ましい。
【0051】
図3Aは、本発明のMESFETの第3の実施形態を示す。ここでは、ショットキーゲート接点40がアクティブなチャネル層内に凹設されている。図3Aは、また、ショットキーゲート接点40がキノコ形ゲート接点である、本発明の実施形態を示している。p型又はn型のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板10上に、p型導電性の第1のエピタキシャル層13を成長させる。このp型のエピタキシャル層13は、図1に示したような軽度にドープしたp型層12又は図2に示すような選択的にドープしたp+層12’とすることができる。n型導電性の第2のエピタキシャル層14を、第1のエピタキシャル層13の上に成長させる。図3Aには、素子のソース及びドレインの領域内に形成された任意のn+領域16及び18も示されている。これらのn+領域は、図2を参照して説明したように形成することができる。図2を参照して前述したようにまた図1に示すように、n+領域16及び18を除くことができる。オーム接点20及び22を井戸16及び18上に形成して、ソース接点及びドレイン接点を作る。第2のエピタキシャル層14の一部を取り除いて、ソースとドレインとの間に凹部を提供する。ショットキーゲート接点40を、ソース及びドレインの接点間の第2のエピタキシャル層14の凹部の中に形成する。
【0052】
このショットキーゲート接点40は、キノコ形の構造体である。本願で使用するキノコ形ゲートは、第2のエピタキシャル層14からの距離が増加するにつれて、その断面領域の少なくとも一部が増加するゲート構造体のことである。ゲート構造体は、n型層14内の凹部に対して自己整列することが好ましい。さらに、凹部を乾式エッチングによって形成すること、より詳細には、電子サイクロトロン共鳴(ECR)又は誘導結合プラズマ(ICP)式エッチングによって形成することが好ましい。そのような方法でゲートを形成する場合に自己整列形の凹部を形成すると、結果としてブレイクダウン特性が高くなるだけでなく、エピタキシャル層及びいずれかの絶縁層に対する損傷が少なくなる。
【0053】
凹設したゲートを形成する別の方法は、図3Bに示すように、二重凹部工程を用いる2つのステップでエッチングを行うことである。図3Bに示すように、ショットキーゲート接点40を、キャップ層15を通り第2のエピタキシャル層14に達する二重の凹部の中に形成する。キャップ層15を貫通するように第1のエッチングを行い、次に、第2のエピタキシャル層14の中までエッチングする第2のエッチングを行う。第1のエッチングは、キャップ層15を貫通して行うことができる。キャップ層15は、n型エピタキシャル層14と同じレベルにドープするか、又はNDが約1×1015cm-3から約5×1017cm-3のキャップ層15に対する好ましいドーピング範囲で、約50nmから約300nmのこのキャップ層の好ましい厚さで、極めて軽度のn型にドープすることができる。第1のエッチングの深さは、キャップ層15を全面的に貫通するか、又はキャップ層15を単に部分的に貫通することができる。第2のエッチングの第2のエピタキシャル層14内への好ましい深さは、約20nmから約120nmである。キャップ層15は、第2のエピタキシャル層14のエピタキシャル成長過程の一部として形成することができる。しかしながら、ドーピング濃度を変化させて、キャップ層15に対する好ましいドーピング範囲を提供することができる。このように、キャップ層15を分離した層又は第2のエピタキシャル層14の一部とすることができる。
【0054】
この2回エッチング方式は、単一の凹部工程に対して多数の利点を有する。1つの利点は、第1のエッチングをウェーファ上の金属被覆化の前に行うことができ、これにより、熱酸化物をエッチングの後に成長させることができることである。熱酸化工程は、エッチング工程によって損傷を受ける可能性があるSiCを取り除き、またエッチングによって表面に発生する可能性がある粗さを平滑化する。これにより、ゲートの金属被覆化の直前に実行される第2のエッチングを極めて浅くすることができ、一般的に取り除くことができない表面下の損傷及び表面粗さを最小にすることができる。2回凹部工程の別の利点は、第2のエッチングを薄くすると、エッチングされた側壁に対するゲート接点の量を少なくできることである。このことは、材料が損傷されている可能性がある接点領域を最小にし、接点領域を減少させることはゲート容量も減少させるため、トランジスタの周波数応答を向上させる。
【0055】
図示のように、アクティブのチャネル層と接触するクロム(Cr)の第1のゲート層42、プラチナ(Pt)のバリア層44、及び金又は伝導性が高い他の金属の第3の層46から成るキノコ形のショットキーゲート接点40を、任意に形成することができる。クロム層42は、蒸着によって形成することが好ましい。
【0056】
さらに図示されているように、金属の上部層26及び28をソース及びドレインの接点上に任意に形成する。金属の上部層26及び28をニッケル接点に接着するためにチタン(Ti)から、バリア層としてプラチナ(Pt)から、また伝導性が高い金属として金(Au)から形成することが好ましい。
【0057】
金属被覆層32をエピタキシャル層13とは反対側の基板10上に任意に形成して、基板10上に導電面を作る。この金属被覆層は、図5を参照して後で説明するように形成することが好ましい。
【0058】
図4は、図1〜図3の保護層60の好ましい実施形態を示している。そのような保護層は、米国特許第5,972,801号で説明されているように形成することができる。その特許の開示内容は、参照することによってあたかも本願中に全面的に記載されているように、本願に組み込まれる。接点20,22,24及び40を形成する前に、素子の上面を酸化物−窒化物−酸化物(ONO)の保護層60で保護することが好ましい。図4に示すように、構造体の上面は、SiO2の熱酸化被膜60Aを成長させること、続いてPECVD又はLPCVDを用いてSi3N4層60B及び、その後熱成長させたSiO260Cの最終層を蒸着させることによって保護される。SiO2層を成長させる前に、ウェーファを高温のH2環境でアニールする。約15分から約2時間で約900℃より高い温度はアニールに使用することができるが、約30分で約1100℃の温度が好ましい。ONO保護層により、主に表面からのトラッピングが減少するため、素子はより高い電力密度を持つことができる。ONOの伝導帯近傍の界面トラップ密度(Dit)は低い。
【0059】
約1200℃の乾式酸化工程により約200オングストロームのSiO2層60Aを最初に形成することによって、保護層60を形成することが好ましい。次に、この第1の層60Aを約1200℃で約1時間アルゴン環境でアニールする。続いて、この層は湿式環境において約950℃で約180分間酸化される。次に、厚さが約500オングストロームのSi3N4の層60Bが、PECVD又はLPCVDによって蒸着される。その後、最終的な酸化が湿式環境において約950℃で約180分間行われて、第3の酸化被膜60Cを作る。これらの製造についての仕様は好ましいが、他の適当な条件や仕様も利用することができる。例えば、第1の層60Aの厚さは約50から約500オングストロームに、第2の層60Bの厚さは約200から約2,000オングストロームに、また第3の層60Cの厚さは約20から約200オングストロームにすることができる。同様に、処理条件を変更して、前述した厚さを提供することができる。自己整列し凹設されたゲートとONOによる表面の保護との組合わせにより、RFの電力密度を増加することができ、また駆動レベルが変化したときのRF実行時のドリフト量を大いに減少させることができる。
【0060】
本発明のさらに別の実施形態では、保護層60は熱的に成長させた又は蒸着させた酸化物とすることができる。いずれの場合でも、NO環境において約1000℃から約1300℃で約30から約300分間、この酸化物をアニールすることが好ましい。そのようなアニールにより、伝導帯近傍の界面トラップ密度を減少させ、これにより、素子の高周波数性能を向上させることができる。本発明の特に好ましい実施形態では、ONO層を作るために図4を参照して前述したように、保護層60を製造する。しかしながら、Si3N4層60Bを蒸着する前に、NO環境において約1000℃から約1300℃で約30から約300分間、熱酸化物の層60Aをアニールすることが好ましい。
【0061】
図5は、図1〜図3の金属被覆層32に対する好ましい実施形態を示す。図5に示すように、金属被覆層32は、基板10の背面に蒸着される。金属被覆層を形成する前に、研磨又はラップ仕上げのような機械的薄板化加工によって、ウェーファを厚さが約100μm以下、できれば50μm又は25μmに薄くすることが好ましい。金属被覆層32は、AuGeの共融合金の上部層52で被覆されたTiPtAuの層50を含む。そのような金属被覆層32を使用することにより、回路基板への素子の取付けをより容易にできるため、素子のパッケージングを向上することができる。さらに、金属被覆化の前にウェーファを薄くすることにより、素子の熱的性能を向上させることができる。
【0062】
前述したそれぞれの実施形態では、基板は6H,4H,15R又は3C族の炭化ケイ素から選択した炭化ケイ素から形成することができ、エピタキシャル層は6H,4H,15R又は3C族の炭化ケイ素から選択した炭化ケイ素から形成することができる。基板10は単結晶体の炭化ケイ素から形成することができ、半絶縁性又はp型若しくはn型の導電性とすることができる。第1のエピタキシャル層12,12’及び13は、6H,4H,15R又は3Cのポリタイプ(polytype)のp型導電性の炭化ケイ素から形成することができる。第1のエピタキシャル層12’が選択的にドープされる場合、約1×1016から約1×1017cm-3のキャリア濃度が第1のエピタキシャル層に対して適当であるが、3から5×1016のキャリア濃度が好ましい。適当なドーパントは、アルミニウム、ボロン及びガリウムを含む。第1のエピタキシャル層12’は、全電荷密度が1×1012cm-2より大きくなるように、選択的にドープすることが好ましい。第1のエピタキシャル層12’の厚さは、約0.5μmから約2μmであることが好ましい。前述したように、第1のエピタキシャル層12は、未ドープ又は軽度にドープしたn型炭化ケイ素とすることもできる。
【0063】
第2のエピタキシャル層14は、6H,4H,15R又は3Cのポリタイプのn型導電性の炭化ケイ素から形成することができる。n型のエピタキシャル層のn型キャリア濃度は、約2×1016から約2×1018cm-3が適当である。適当なドーパントは窒素及びリンを含むが、窒素が好ましい。前述したトランジスタの任意のn+領域に対しては、約5×1017のキャリア濃度が適当であるが、約2×1018以上のキャリア濃度が好ましい。オーム接点20及び22は、ニッケル又は他の適当な金属から形成することが好ましい。ショットキーゲート接点24はクロム、プラチナ又はケイ化プラチナ、ニッケル、又はTiWNから形成することができるが、ショットキー効果を実現するために当業者に周知の金のような他の金属も使用することができる。しかしながら、ショットキーゲート接点24は、キノコ形ゲート40に関連して説明したような3層構造であることが好ましい。そのような構造は、クロム(Cr)の接着性が高いため好都合である。前述した素子は、1つ以上のオーム接点及びゲート接点上に上部層を任意に有している。前述した上部層26,28及び30は、金、銀、アルミニウム、プラチナ及び銅とすることができる。他の適当な導電性が高い金属も、上部層用に使用することができる。
【0064】
ゲート接点の下方のn型導電性領域の厚さは、素子のチャネル領域の断面の高さを規定し、素子の望ましいピンチオフ電圧とキャリア濃度とに基づいて選択される。第2のエピタキシャル層の所定のキャリア濃度及び所定のピンチオフ電圧に対する層の深さは、当業者に周知の方法を用いて容易に計算することができる。このため、n型エピタキシャル層の厚さ及びキャリア濃度を、ピンチオフ電圧が−3ボルトより大きく、好ましくは−5ボルトより大きくなるように選択することが望ましい。ピンチオフ電圧は約−3ボルトと−20ボルトとの間にすることもできるが、約−5ボルトと−15ボルトとの間が好ましい。n型基板を使用する素子については、ゲート接合部のブレイクダウンがp型導電層が劣化する前に発生するように、前述した素子の埋め込まれたp型導電層の厚さを十分に厚くする必要がある。P型基板を使用する素子については、ゲート接合部のブレイクダウンがp型導電層及び基板が劣化する前に発生するように、前述した素子の埋め込まれたp型導電層及び基板の厚さを十分に厚くする必要がある。
【0065】
上記の説明は本発明の好ましい実施形態について述べているが、前述した第1のエピタキシャル層を任意に除いて、これにより、半絶縁性基板又はP型基板のいずれかの上に形成されたn型導電性のSiCの単一のエピタキシャル層を有するトランジスタを形成する。単一のエピタキシャル層の素子を形成する場合、素子の基板は、p型の埋込み層に対して前述したキャリア濃度を有するp型の導電性炭化ケイ素又は半絶縁性基板のいずれかを使用することが好ましい。
【0066】
MESFETの寸法を選択する場合、ゲートの幅は、電流の流れに垂直なゲートの寸法として定義される。図1から図3Bの断面図に示すように、ゲートの幅はページの前後にわたる。ゲートの長さは、電流の流れに平行なゲートの寸法である。図1から図3Bの断面図に示すように、ゲートの長さは、第2のエピタキシャル層14と接触しているゲート24の寸法である。第3の重要な寸法は、ソース接点20又はもしあればn+領域16からゲート接点24への距離として図1〜図3の断面図に示す、ソース−ゲート間の距離である。
【0067】
電子移動度が低い影響を最小にするためには、ソースのゲートに対する漏洩電流をほとんど発生させずに、ソース−ゲート間の距離をできるだけ小さくする必要がある。本発明の1つの実施形態では、バイアスがゲートに印加される場合の、ソースからゲートへの相当な漏洩電流の流れを防ぐために、ソースからショットキーゲート接点への距離は十分に大きく、一方炭化ケイ素の電子移動度が小さい影響を最小にするためには十分に小さい。このことは、概して、ゲート接点はソース接点又はもしあればn+領域と接触させずに、ソース接点にできるだけ近付ける必要があることを意味する。ゲートをソース領域にできるだけ近付けて配置することにより、電子が加速されるトランジスタの領域内の電界強度を最大にすることができ、これにより、SiCの電子移動度が低い影響を減少する。一般に、ソースからショットキー接点への距離は、1μm以下が望ましい。素子のゲートからドレインへの距離を十分に大きくして、素子のゲートからドレインへの空乏部の広がりを維持する必要がある。これらの距離は、一般に、約0.5μmから約5μmである。
【0068】
電子移動度が低い影響をさらに最小にするために、ゲート接点の長さをできるだけ小さくする必要がある。一般に、ショットキーゲートの長さは、約1.0μmより小さいことが望ましい。ゲートの長さを最小にすると、ゲートの下方の電界強度が増加する。同じ電圧がより小さい面積にわたって加わるため、電界が結果として増加することになる。この電界強度が増加することにより、ゲート領域内の電子の加速が増加され、これにより、炭化ケイ素の電子移動度が低い影響が減少される。従って、ゲートの長さを最小にし、その結果、ゲート下方の電界強度を最大にすることが望ましい。
【0069】
第1のエピタキシャル層12’を選択的にドープする場合、基板10も深いレベルのバナジウムのようなドーパントでドープして、半絶縁性基板を作る。本発明の特定の実施形態と共に半絶縁性の炭化ケイ素を形成する従来の技術を使用することができるが、後述するように、半絶縁性基板を深いレベルのドーパントを用いずに製造することが好ましい。
【0070】
図6Aから図6Iは、本発明の各種の実施形態に基づいて、FETの製造に利用することができる処理ステップを示す。図6Aに示すように、p型エピタキシャル層13を、前述したように、SiCの基板10上に形成する。基板10は半絶縁性のSiC基板であり、p型エピタキシャル層13のキャリア濃度は、約1×1016から約1×1017cm-3、より好ましくは、約3×1016から約5×1016cm-3に選択的にドープすることが好ましい。
【0071】
基板10は、基板の抵抗率が深いレベルのドーパントに支配されないように、深いレベルのドーパントを意図的にドーピングしていない半絶縁性であることが好ましい。そのような基板は、「Semi−insulating Silicon Carbide Without Vanadium Domination」という名称の、本出願と共通の譲受人に譲渡され、同時係属中の米国特許出願第09/313,802号の中で説明されているように製造することができる。その特許の開示内容は、あたかも本願中に全面的に記載されているように、本願に組み込まれる。そのような半絶縁性基板は、炭化ケイ素基板の抵抗率が点欠陥によって支配されるような、十分に高いレベルの点欠陥と十分に適合したレベルのp型及びn型のドーパントとを有する炭化ケイ素基板を提供することによって作ることができる。そのような支配は、約1×1016cm-3未満、好ましくは約1×1014cm-3未満の重金属、遷移元素、又は他の深いレベルのトラッピング元素の濃度を有するソース粉末を用いて、高温で炭化ケイ素の基板を製造することによって実現することができる。例えば、シード(seed)が約300℃から約500℃低い、約2360℃と2380℃との間の温度を使用することができる。このように、半絶縁性基板が重金属、遷移元素又はバナジウムのような他の深いレベルのトラッピング元素のドーパントをほとんど含まずに、基板の抵抗率がそのような重金属又は遷移元素に支配されないことが好ましい。半絶縁性基板がそのような重金属、遷移元素、又は深いレベルのトラッピング元素のドーパントを含まないことが好ましいが、そのような金属の存在が本願で説明されたMESFETの電気的特性にほとんど影響しない場合、そのような元素は本発明の教示からなお有用であり、測定可能な量が存在してもよい。このため、「深いレベルのドーパントをほとんど含まない」という表現は、本願で使用する場合、本発明の実施形態に基づいて、MESFETの電気特性にほとんど影響しない重金属、遷移元素又は深いレベルのトラッピング元素の濃度のことを指す。例えば、濃度が1×1017cm-3未満の重金属、遷移元素又はバナジウムのような深いレベルのトラッピング元素の基板は、深いレベルのドーパントをほとんど含まないと考えることができる。
【0072】
図6Bに示すように、n型エピタキシャル層14を、図1〜図3を参照して前に説明したように、p型エピタキシャル層13の上に形成する。さらに図6Bに示すように、基板及びエピタキシャル層をエッチングして絶縁メサを形成し、ONO保護層60をn型エピタキシャル層14を含むメサ上に形成する。ONO保護層60は、図4を参照して前述したように形成することが好ましい。
【0073】
前述したように、n型エピタキシャル層14の上又はその一部に、キャップ層15を任意に形成する。このように、これらの別の実施形態では、ONO保護層60を形成する前に、キャップ層15を形成する。さらに、二重凹部の第1のエッチングを、ONO保護層60を形成する前に実行する。また、ONO保護層の形成の前に、SiCキャップ層15とn型エピタキシャル層14の全ての露出部との熱酸化及び酸化物を取り除く湿式エッチングが行われる。この工程は、本発明の単一凹部の実施形態に対して、後で説明するように続く。
【0074】
図6Cに示すように、開口部をONO層60内に形成し、n+井戸16及び18をn型エピタキシャル層14の中に埋め込み、アニールして、埋込み部を活性化する。次に、ニッケルを蒸発してソース及びドレインの接点20及び22を付着形成させ、アニールして、オーム接点を形成する。そのような蒸着及びアニール工程は、当業者に周知の従来の技術を用いて実行される。図6Cは、前述したような上部層26及び28の形成も示している。当業者は理解するであろうが、上部層はショットキーゲート構造体を形成する前又は後のいずれかに形成することができる。実際は、前述したチタン/プラチナ/金の構造体を使用する場合、上部層のプラチナ及び金の部分は、ショットキーゲート構造体のプラチナ及び金の部分と同じ処理ステップで形成することができる。このため、上部層26及び28は凹部又はゲート接点を形成する前に形成されるように示されているが、本発明をそのような順序に限定されると解釈してはならない。
【0075】
図6Dは、MESFETのゲート構造体用の凹部の形成を示している。ONO層60を貫通してn型エピタキシャル層14内までエッチングして、ゲート構造体用の凹部100を形成する。凹部100を前述したエッチング工程によって形成することが好ましい。続いて、凹部の側壁にリッジ部102を設けてゲート構造体に「T」形の頂部を作るために、ONO層をパターン化する。次に、前述しまた図6Eに示すように、クロムの層42を凹部の中に蒸着する。次に、図6Fに示すように、プラチナ層44及び金の層46を蒸着することによって、ゲート構造体は完成する。
【0076】
図6Gは、ウェーファ上にSi3N4層110を形成することを示す。図6Gは、基板10を前述したように薄くして、薄板化基板10’を提供することも示している。次に、図6Iに示すように、金属被覆32を薄板化基板10’上に形成する。接点ホールもSi3N4層110を貫通して形成して、ソース、ドレイン及びゲート接点と金属被覆相互接続層(図示せず)との間の接続を可能にする。
【0077】
本発明及びその予想される利点は、以下の実施例によってさらに理解されるであろう。MESFETは、以下のように処理された。0.5μmの厚さにドープされたp型バッファ層及び0.28μmの厚さにドープされたn型チャネル層により、半絶縁性の4H−SiCウェーファ上にエピタキシャル層を成長させた。1300℃で1時間のアニールで活性化したリンのイオン注入によって、ソース及びドレインのn+井戸を形成した。次に、絶縁手段をエッチングし、続いて、前述したように、ONO保護層を設けた。次に、n+井戸上のONO層をエッチングすることによりオーム接点を形成し、Niを蒸着し1050℃でアニールした。ONOを貫通しチャネル内に500オングストロームエッチングした自己整列した井戸に、0.7μmのゲートを形成した。第2のフォトリソグラフィのステップを使用してT形頂部を形成し、次に、Crを250オングストローム、Ptを500オングストローム、及びAuを7500オングストローム蒸着して、ショットキー接点を形成した。ゲートを形成した後、1000オングストロームのSi3N4を、350℃でPECVDにより蒸着した。
【0078】
図8は、前述した1−mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロットである。図8から分かるように、MESFETの出力コンダクタンスは減少され、200ボルトのドレインバイアスに対して優れたピンチオフ出力を示している。バッファ層における選択的ドーピングの利点は、NA<5×1015cm-3(図7)及びNA=9×1016cm-3(図8)でドーピングされたp型バッファにより製造されたMESFETのDCのI−V特性を調べることによって、最も良く示される。図7に示すように、軽度にドープしたp型バッファ層の設計では、ドレインのバイアスが増加され、また出力コンダクタンス(△ID/△VD)が高い場合、チャネル電流のピンチオフを維持するためには、追加の6から8ボルトのゲートバイアスが必要である。バッファ内のドーピングをNA=9×1016cm-3にまで増加することによって、図8に示すように、バッファ電流の飽和が実現された。出力コンダクタンスは1/3に減少され、Vds=200Vで素子をピンチオフするために必要なゲート電圧は、わずか2Vであり、Vds=10Vではより大きな電圧が必要である。このため、MESFETのゲインと効率を向上させることができる。図8に示したI−V曲線を有するウェーファ上で測定されたMESFETは、図7に示したI−V曲線を持つウェーファから測定されたMESFETに比べて、パワーゲインが3.5GHzで3dB向上した。
【0079】
本発明の実施形態によるMESFETのDC特性に対するさらなる改良は、図9に示すように、チャネルのソース側上の高濃度にドープされたp型バッファ層12’に対してグラウンド接点29を形成することによって実証される。このグラウンド接点29は、十分に空乏化されないp型バッファ層の、すなわち、ホール電荷がこの層内に増加され蓄積されることがあるという、潜在的な欠点の1つを取り除くことができる。この好ましくないホール電荷の蓄積は、ホールに対するグラウンド経路を設けることによって防ぐことができる。p型のSiCに対して高品質のオーム接点を作ることは難しいため、n型チャネルをエッチングで除き、Alのようなp型のドーパントをバッファ層に注入し、また注入した種を約1550℃と約1750℃との間の温度で活性化して、バッファ層12’の中にp+井戸17を設けることによって、p+接点井戸をバッファ層内に形成することが好ましい。このp型接点29は、n型ソースのオーム接点20に干渉させずに、できるだけチャネルに近付けることが必要である。p型オーム接点29は、処理ステップを減らすために、n型オーム接点と同じステップで形成することができる。それはp型材料へのオーム接点の抵抗を最小にするために設計されたプロセスを用いて、別個のステップで形成することもできる。そのような工程の実施例は、Niを約500オングストロームから約1500オングストロームの範囲の厚さに蒸着し、接点を約550℃から約900℃の範囲の温度で急速熱アニールすることである。
【0080】
p型バッファ層の直列抵抗は、この層のドーピングを高めることによって減らすことができるが、このことは、MESFETの周波数応答及びブレイクダウン電圧に悪影響を与えることがある。MESFETの性能を危うくすることなく、高濃度にドープしたp型層の利点を得る方法は、図9に示すように、2つの層を用いてp型バッファ層12’を形成することである。下部層12”をNAが約5×1018cm-3より大きくドープし、約0.5から約2.0μmの厚さにして、低抵抗の領域を設け、続いて、FETの出力コンダクタンスを減少させると共に200Vを超えるドレイン電圧にも対応する、NAが約5×1016cm-3から約5×1017cm-3で、厚さが約0.75から約2.0μmの層12”’を形成する。p型オーム接点の品質は、高濃度にドープした下部層12”の中に注入したp+井戸17を形成することによってさらに高めることができる。
【0081】
埋め込まれたp型層12’に対する接点を含む本発明の実施形態を、図9を参照して説明してきたが、当業者は理解するように、p型接点はp型エピタキシャル層を有する、本願で説明した全ての他の実施形態の中に設けることもできる。このため、本発明を図9に示した実施形態に限定されると解釈してはならない。
【0082】
短く前に述べたように、本発明の好ましい実施形態によるMESFETは、半絶縁性のSiC基板を利用する。半絶縁性基板を形成する1つの方法は、フェルミ準位を伝導帯に対して極めて深いエネルギーレベルに固定するために、深いレベルのドーパントを格子内に意図的に組み込むことである。これらの深いレベルのドーパントは、通常の素子の動作のもとで基板内に注入される全ての電子に対して、トラップセンタとして機能する。これらのトラップに関連する時定数は素子が動作する周波数よりもはるかに遅く、そのためトラップされた電荷量が時間が経つにつれて増加し、トランジスタの動き具合を変えるため、このトラッピングはMESFETのマイクロ波の性能に著しい影響を与えることがある。
【0083】
図10は、二次元のモンテカルロシミュレーションを用いて決定された、SiCのMESFETの断面領域における電荷分布を示す。モデルにされた構造体は、半絶縁性の4H−SiC基板、薄いp+バッファ層、及びND=3×1017cm-3でドーピングされた厚さ0.25μmのn型チャネル領域から構成した。このシミュレーションは、ドレインのバイアス電圧が高い場合、ソース領域とドレイン領域との間の電界が高いため、基板に引かれるかなりの電荷があることを示している。この電荷は基板内にトラップされ、MESFETのアクティブ領域の下側の負電荷量が増加すると、チャネルは背面から空乏化し、このため、トランジスタ内を流れることができる電流の量を減少させる。
【0084】
この背面ゲート効果(back-gating effect)は、いくつかの異なる方法でMESFETの動作に影響を与えることがある。第1は、素子が利用できるピークのRFパワーは、RF駆動のもとで利用可能なピーク電流がチャネル下側のトラップされた電荷によって減少されるので、素子のDC特性から予想される値よりも一般に低いことである。第2は、この場合の効率は、一般に、平均電流に対するピーク電流の割合が同じ理由で減少されるため、本来の値より高くはないことである。トラッピング効果は、背面ゲートの電荷が蓄積されると、RF動作のもとで素子のバイアス状態も変化させることがある。図11は、観察されたこれらのバイアスシフトの1つを示す。理想的なMESFETでは、ドレイン電流はRF駆動のもとで単調に増加し、ついで、RF駆動が除かれると、ゼロ入力値に戻る。深いレベルのトラップが存在するSiCのMESFETでは、ドレイン電流は始めRF駆動が増加されるにつれてゼロ入力値より下に落ち、このため、素子のパワー、直線性及び効率を減少させる。別の問題は、RFパワーを除くと、ドレイン電流がゼロ入力値より下に大きく降下し、もとの値に回復するには数分かかることである。これは深いレベルのトラップによって発生するため、素子を加熱すること又はその上に光を当てることのいずれかによって、回復時間を短くすることができる。
【0085】
図12は、MESFETがパルスモードで動作している間に観察されたドレイン電流に関する別の問題を示す。パルス動作においては、素子へのバイアスは、加熱を最小にするためにRF信号が存在しない間は除かれ、次に、次のRFパルスが始まる直前に、素子に再度加えられる。高いレベルの高濃度ドーパントの半絶縁性SiC基板上に製造されたMESFETでは、RFパルスの前に素子が吸引する電流は、先行するパルスのRF駆動量の関数である。このメモリ効果は、電荷が素子内のどこかに記憶されていることを意味する。図12から分かるように、波形が、(a)低レベルのRF駆動におけるドレイン電流を示す。この場合、RFパルスがオンの間、電流が増加する。波形が、(b)高いRF駆動における同じMESFETを示す。この場合、RF包絡線外の電流は、低レベルのRF駆動の電流よりも低い。これは、トラップされた電荷による背面ゲート効果である。波形が、(c)印加されたRF信号の外側の電流が駆動レベルに無関係な、理想的な波形を示す。バナジウムを用いる意図的なドーピングをしていない半絶縁性ウェーファ上に、単一又は二重の凹部のいずれかの凹設されたゲートを用いる、本発明の実施形態によるMESFETを製造することによって、これらのバイアスシフト現象の両方を減少させる又は取り除くことができる。バナジウムは、半絶縁性のSiCを形成するときに一般的に使用される最も有力な深いレベルのドーパントである。
【0086】
その上、図13及び図14のウェーファ上のパワー測定値の比較で示すように、素子の効率が改良された。図13及び図14で示した測定値は、ゲート長が0.7μmの0.25mmのSiCのMESFET上で3.5GHzで行われた。バナジウムを含まない基板上で製造されたMESFET(図14)は、バナジウムをドープした基板上で製造されたMESFET(図13)の35%の効率と比較して、5W/mmより大きい比較可能なパワー密度を維持しながら、63%という極めて改良されたパワー付加効率を有した。効率の改良は、はるかに低いゼロ入力のドレイン電流においてトランジスタをバイアスし、同じ量のピークパワーを得る能力の結果として発生する。
【0087】
図面及び明細書の中で、本発明の典型的な好ましい実施形態を開示してきた。特定の用語が使用されるが、それらの用語は一般的で説明のためのみで使用されたものであり、限定する目的で使用したのではない。本発明の範囲は、以下の特許請求の範囲において述べる。
【技術分野】
【0001】
本発明は、マイクロ電子装置に関し、より詳細には、炭化ケイ素内に形成された金属半導体電界効果トランジスタ(MESFET)に関する。
【背景技術】
【0002】
無線周波数(500MHz)、S−帯域(3GHz)、及びX−帯域(10GHz)のような高周波数で動作する、高電力取扱い能力(20ワット以上)を必要とする電気回路は、近年より多く普及するようになってきた。高電力で高周波数の回路が増加したため、高電力の負荷を取り扱うことができると共に、無線周波数以上の周波数で信頼性高く動作することができるトランジスタに対する需要が対応して高まっている。これまでは、バイポーラトランジスタ及びパワー金属酸化膜半導体の電界効果トランジスタ(MOSFET)は高電力の用途に使用されてきたが、そのような素子の電力取扱い能力は高い動作周波数においては限定されている。接合型電界効果トランジスタ(JFET)は、一般に、高周波数の用途に使用されていたが、従来周知のJFETの電力取扱い能力はやはり限定される。
【0003】
最近、金属半導体電界効果トランジスタ(MESFET)が高周波数の用途に対して開発されてきた。MESFETの構造は、多数キャリアのみが電流を運ぶため、高周波数の用途に好適である。MESFETの設計は、ゲート容量が少ないことによりゲート入力のスイッチング時間を高速にできるため、現在のMOSFETの設計に好ましい。このため、全ての電界効果トランジスタは多数キャリアのみを使用して電流を運ぶものの、MESFETのショットキー形ゲート構造によりMESFETは高周波数の用途に対してより望ましくされる。
【0004】
構造の形式に加えて、また恐らくより基本的に、トランジスタが形成される半導体材料の特性は動作パラメータにも影響を与える。トランジスタの動作パラメータに影響する特性の中でも、電子の移動度、飽和電子ドリフト速度、電気的ブレイクダウン電界及び熱伝導率は、トランジスタの高周波数特性と高電力特性とに最大の影響を与える。
【0005】
電子の移動度は、電界が存在する環境で、電子がいかに急速にその飽和速度にまで加速されるかを示す測定値である。従来は、電子の移動度が高い半導体材料が好まれた。それは、その材料がより多くの電流をより少ない電界で発生することができ、このため電界が印加されると応答時間が早くなるためである。飽和電子ドリフト速度は、電子が半導体材料内で得ることができる最大速度である。飽和電子ドリフト速度がより高い材料は、速度が早くなるとソースからドレインにより短い時間で移動できるため、高周波数の用途に対して好適である。
【0006】
電気的ブレイクダウン電界は、ショットキー接合のブレイクダウンが発生し、素子のゲートを通過する電流が突然増加する電界強度である。材料の所定の寸法は一般に大きな電界強度に対応できるため、電気的ブレイクダウン電界が高い材料は、高電力で高周波数のトランジスタに対して好ましい。小さい電界よりも大きな電界はより早く電子を加速することができるため、大きな電界は過渡現象をより早くすることができる。
【0007】
熱導電率は、半導体材料の熱を放散させる能力である。一般的な動作において、全てのトランジスタは熱を発生する。そして、高電力で高周波数のトランジスタは、通常、小信号のトランジスタよりも大きな熱量を発生する。半導体材料の温度が増加するにつれて、キャリア移動度が温度の増加に伴い減少するので、接合漏洩電流は一般に増加し、電界効果トランジスタを流れる電流は一般に減少する。このため、熱が半導体から消散されると、材料は低い温度に留まり、漏洩電流を低くしてより大きな電流を流すことができる。
【0008】
従来は、最も高い周波数のMESFETは、ヒ化ガリウム(GaAs)のような電子移動度が高いn型のIII−V化合物から製造されてきた。これらの素子は高い動作周波数及び適度に高い電力取扱い能力を備えているが、これらの素子のブレイクダウン電圧が比較的低いこと及び熱伝導率が低いことにより、高い電力の用途における有用性が制限されてきた。
【0009】
炭化ケイ素(SiC)が優れた物理的及び電子的特性を有していることは、何年にもわたって知られている。これらの特性により、シリコン(Si)又はGaAsから作られた素子よりも高い温度、高い電力及び高い周波数で動作することができる電子素子の製造が理論的に可能になる。約4×106V/cmの高い電気的ブレイクダウン電界、約2.0×107cm/secの高い飽和電子ドリフト速度及び約4.9W/cm−°Kの高い熱伝導率は、SiCが高い周波数及び高い電力の用途に対して好適であることを示している。残念なことに、製造が難しいため、高電力及び高周波数の用途に対するSiCの有用性が限定されている。
【0010】
最近、炭化ケイ素のチャネル層を有するMESFETが、シリコン基板上に製造されている(Suzukiらへの米国特許第4,762,806号及びKondohらへの米国特許第4,757,028号を参照のこと)。MESFETの半導体層はエピタキシャルであるため、エピタキシャル層が成長する層は素子の特性に影響する。このため、Si基板上に成長したSiCのエピタキシャル層は、違う基板上に成長したSiCのエピタキシャル層とは一般に異なる電気的及び熱的特性を有する。米国特許第4,762,806号及び第4,757,028号の中で説明されたSi基板素子上のSiCは、熱特性が改良されていることを示すが、Si基板を使用することは、一般に、そのような素子が熱を放散する能力を制限する。さらに、Si上にSiCを成長させると、一般に結果として、素子が動作すると大きな漏洩電流を発生するエピタキシャル層の欠陥を発生する。
【0011】
他のMESFETは、SiC基板を用いて開発されている。1990年6月19日に出願され現在放棄されている米国特許出願第07/540,488号は、SiC基板上に成長したSiCのエピタキシャル層を有するSiCのMESFETを説明している。この特許は参照することによって、全体的に本願に組み込まれる。これらの素子は、SiC基板上に成長したエピタキシャル層の結晶品質の改良により、以前の素子に対して改良された熱特性を示した。しかしながら、高電力及び高周波数を達成するには、SiCの電子移動度が低いという制約を克服することが必要であろう。
【0012】
同様に、共同発明者Palmourへの、共通の譲受人に譲渡された米国特許第5,270,554号は、SiCのn+領域上に形成され、基板とチャネルが形成されるn型層との間に選択的な軽度にドープされたソース及びドレインの接点を有するSiCのMESFETを説明している。また、Sriramらへの米国特許第5,925,895号は、SiCのMESFET及び「表面効果(surface effect)」を乗り越えるとして説明される構造を説明している。この「表面効果」は、高周波数の動作に対するMESFETの性能を低減することがある。Sriramらは、n+のソース及びドレイン接点領域及びp型のバッファ層を使用するSiCのMESFETも説明している。しかしながら、これらの特許の中で報告された性能にもかかわらず、さらなる改良をSiCのMESFETにおいて行うことができる。
【図面の簡単な説明】
【0013】
【図1】ドリフト層上に直接形成されたソース及びドレインを有する、本発明の1つの実施形態の断面図である。
【図2】選択的にドープされた絶縁層及びn型エピタキシャル層内に形成されたn+領域を有する、本発明の第2の実施形態の断面図である。
【図3A】凹設されたキノコ形ゲート構造体を有する、本発明の第3の実施形態の断面図である。
【図3B】二重凹設ゲート構造体を有する、本発明の第4の実施形態の断面図である。
【図4】本発明の好ましい実施形態による、保護層の構造体の断面図である。
【図5】本発明の実施形態による金属被覆構造体の断面図である。
【図6A】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6B】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6C】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6D】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6E】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6F】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6G】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6H】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図6I】本発明の種々の実施形態による、MESFETを製造する処理ステップを説明する図である。
【図7】アクセプタ不純物濃度(NA)が5×1015cm-3未満にドープされたp型エピタキシャル層を有する、1−mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロット(curve tracer plot)である。
【図8】NAが9×1016cm-3にドープされたp型エピタキシャル層を有する、1mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロットである。
【図9】バッファ層に対するグラウンド接点を有する、本発明の1つの実施形態の断面図である。
【図10】二次元モンテカルロシミュレーションを用いて決定された、SiCのMESFET内の電子分布を説明する図である。
【図11】SiCのMESFET内のRF駆動の関数としてのドレイン電流を説明する図である。
【図12】バイアス電圧のエンベロープがRF信号のエンベロープよりも長いパルス動作における、MESFETのドレイン電流を説明する図である。
【図13】3.5GHzで5.6W/mmのパワー密度を示す、バナジウムをドープした半絶縁性基板上に製造された0.25−mmのSiCのMESFETのウェーファ上のパワー測定値を説明する図である。
【図14】3.5GHzで5.26W/mmのパワー密度を示す、バナジウムなしの半絶縁性基板上に製造された0.25−mmのSiCのMESFETのウェーファ上のパワー測定値を説明する図である。
【発明を実施するための形態】
【0014】
本発明の実施形態は、深いレベルのドーパントがほとんど存在しない半絶縁性のSiC基板上に形成されたSiCのMESFETを提供する。そのような半絶縁性の基板上にSiCのMESFETを形成することにより、基板内に深いレベルのドーパントが存在することから結果として発生するバックゲート効果(back-gating effect)が減少されて、性能が改善される。本発明の実施形態に基づいてMESFETを形成する場合、n型、p型又は未ドープのSiCのバッファ層を、そのような半絶縁性のSiC基板と共に使用することができる。
【0015】
本発明の別の実施形態では、2つの凹部ゲート構造体(recess gate structure )を利用する。この構造体では、n型SiCのキャップ層がn型のSiCチャネル層上に形成される。凹部がキャップ層内に形成され、第2の凹部をキャップ層内の凹部に形成することにより、第2の凹部がn型のチャネル層内に形成される。次に、ショットキーゲート接点が第2の凹部内に形成される。
【0016】
本発明のさらに別の実施形態が、選択的にドープされたp型バッファ層を利用するSiCのMESFETによって提供される。このp型バッファ層のキャリア濃度は、約1×1016から約1×1017cm-3、より好ましくは約3から約5×1016cm-3である。そのようなバッファ層を使用することにより、従来のp型バッファ層を用いるSiCのMESFETに対して出力コンダクタンスが1/3に減少され、電力のゲインが3db増加することが思いがけなく判明された。
【0017】
本発明の実施形態によるSiCのMESFETは、ショットキーゲート材料としてクロムも利用する。さらに、SiCのMESFETにおける表面効果を減少させるために、酸化物−窒化物−酸化物(ONO)の保護層を利用する。また、ソース及びドレインのオーム接点をn型のチャネル層上に直接形成することができ、これにより、n+領域を製造する必要はなく、またそのような製造に関連するステップを製造工程から除くことができる。
【0018】
さらに、p型のバッファ層を使用する場合、p型のバッファ層の接地を可能にするために、接点をp型のバッファ層に形成することができる。p型のバッファ層内に形成されたp+井戸領域上に、接点を形成することができる。p型のバッファ層を、2つのp型層によって任意に形成することができる。この場合、基板上に形成された第1の層のドーピングレベルは、この第1のp型層上に形成された第2の層よりも高い。
【0019】
本発明の特定の実施形態は、大きな単結晶の炭化ケイ素基板及びこの基板上にn型導電性炭化ケイ素のn型エピタキシャル層を有する高電力で高周波数の金属半導体電界効果トランジスタを提供することができる。選択的にドープされたp型導電性の炭化ケイ素のp型エピタキシャル層は、基板とn型のエピタキシャル層との間に設けられる。トランジスタは、ショットキー金属接点に加えて、ソース及びドレインを定義するオーム接点も含む。
【0020】
本発明の別の実施形態では、炭化ケイ素基板上のn型導電性炭化ケイ素のn型層と、この基板とn型層との間のp型導電性炭化ケイ素のp型層とを有する高電力で高周波数の金属半導体電界効果トランジスタを提供する。ソース及びドレインをそれぞれ定義するオーム接点を、n型層の部分に間隔を空けて設ける。クロムの領域も、オーム接点間すなわちソースとドレインとの間のn型層の部分に設けて、バイアスがショットキー金属接点に印加される場合、ソースとドレインとの間のn型層内にアクティブチャネルを形成するショットキー金属接点を提供する。
【0021】
本発明のさらに別の実施形態では、オーム接点及びショットキー金属接点の上に上部層を設ける。オーム接点はニッケルで形成し、上部層はチタン、プラチナ及び金の層を含むことが好ましい。
【0022】
さらに、本発明によるトランジスタの層は、トランジスタの周辺部を規定する、n型層からp型層の中に下側に伸びる側壁を有するメサを形成する。選択的に、メサの側壁は基板の中に下向きに伸びる。保護層も、メサの側壁及びn型のエピタキシャル層の露出部上に設ける。この保護層は、ONO形保護層であることが好ましい。
【0023】
本発明のさらに別の実施形態では、ショットキー金属接点を、n型のエピタキシャル層のアクティブチャネル部内に引っ込めて設ける。このショットキー金属接点は、キノコ形ゲート接点とすることもできる。ショットキー金属接点は、プラチナ及び金の層を有する上部層も含む。
【0024】
n型層の反対側の基板上に、金属被覆部も形成する。この金属被覆部は、AuGeの共融合金の上部層でコートされたチタン、プラチナ及び金の層を含むことが好ましい。
【0025】
基板は、半絶縁性の炭化ケイ素とすることもできる。特定の実施形態では、深いレベルのドーパントがほとんどない半絶縁性基板を利用することが好ましいが、他の実施形態では、半絶縁性の炭化ケイ素の基板を中に深いレベルのドーパントを含んだ炭化ケイ素とすることができる。この深いレベルのドーパントは、バナジウムとすることができる。半絶縁性基板の抵抗は、約10,000Ω/cm以上が好ましい。
【0026】
本発明のさらに別の実施形態では、オーム接点をn+炭化ケイ素の領域上に形成する。このn+炭化ケイ素の領域は、イオン注入によってn型のエピタキシャル層内に形成するか、あるいはまた、n型のエピタキシャル層上に直接形成することができる。
【0027】
本発明の態様は、単結晶の炭化ケイ素基板上に選択的にドープされた、キャリア濃度が約1×1016から約1×1017cm-3のp型の導電性炭化ケイ素のp型エピタキシャル層を形成すること、p型エピタキシャル層上にn型の導電性炭化ケイ素のn型エピタキシャル層を形成すること、次に、n型エピタキシャル層上にそれぞれソース及びドレインを規定するオーム接点を形成すること、ショットキー金属接点をオーム接点間すなわちソースとドレインとの間のn型エピタキシャル層上に形成することによって、金属半導体電界効果トランジスタを製造する方法も提供する。n型のエピタキシャル層とp型のエピタキシャル層とをエッチングして、メサを形成する。さらに、好ましい実施形態では、メサを形成し、またこのメサの露出面上にONO保護層を形成するために、n型エピタキシャル層及びp型エピタキシャル層の形成の後にオーム接点及びショットキーゲート接点の形成を行う。
【0028】
本発明の特定の実施形態では、H2の環境において基板、p型エピタキシャル層及びn型エピタキシャル層の露出部分を高温アニーリングし、次に、基板、p型エピタキシャル層及びn型エピタキシャル層の露出部分上にSiO2層を形成することによって、ONO保護層を形成する。次に、SiO2層をアルゴン環境でアニールし、酸化させる。次に、Si3N4の層を酸化させたSiO2層上に蒸着し、酸化させてONO構造を設ける。
【0029】
本発明の特定の実施形態では、高温のアニールを、約900℃以上の温度で約15分から約2時間実行する。さらに、アルゴンのアニールを約1200℃の温度で約1時間実行する。
【0030】
SiO2層も、約50から約500オングストロームの厚さに形成する。このSiO2層を、約1200℃の温度で乾式酸化処理(dry oxide process)によって形成することが好ましい。また、SiO2層を湿った環境において約950℃の温度で約180分間酸化させることも好ましい。
【0031】
Si3N4の層を約200から約2000オングストロームの厚さに蒸着する。Si3N4層は、PECVD又はLPCVDのような化学蒸着法によって蒸着することが好ましい。Si3N4層を、湿った環境において約950℃の温度で約180分間酸化させることも好ましい。Si3N4層を酸化させて、厚さが約20から約200オングストロームの酸化被膜を提供することができる。
【0032】
本発明の別の実施形態では、ゲート凹部をn型エピタキシャル層内に形成し、ショットキーゲート接点をこのゲート凹部の中に形成する。好ましくは、ONO保護層を通ってn型エピタキシャル層の中にエッチングすることによってゲート凹部を形成し、n型エピタキシャル層内のゲート凹部と、ONO保護層をマスクとして利用してゲート凹部内に形成されたショットキーゲート接点とを提供する。さらに、ONO保護層を通ってエッチングするステップの後に、ONO保護層をパターニングするステップが続き、ゲート凹部用のONO保護層の開口部の側壁内にリッジ(ledge)を設ける。次に、キノコ形のゲート構造体を、ゲート凹部内並びにONO保護層の側壁及びリッジ上に形成する。電子サイクロトロン共鳴又は誘導結合プラズマエッチングによって、ONO保護層のエッチングを行う。
【0033】
本発明のなおさらに別の実施形態では、n+井戸領域がn型エピタキシャル層の中に注入され、このn+井戸領域上に形成されたソース及びドレイン並びにオーム接点を提供する。
【0034】
本発明のさらに別の態様では、基板が薄くされ、金属被覆層がp型エピタキシャル層の反対側の基板上に形成される。p型エピタキシャル層の反対側の基板上にチタン層を形成し、次に、チタン層上にプラチナ層を形成し、また次ぎにプラチナ層上に金の層を形成することによって、金属被覆層を形成することができる。AuGeの共融合金の層も、金の層の上に形成することができる。
【0035】
本発明の別の態様では、メサ終端炭化ケイ素の電界効果トランジスタの露出面上にONO保護層を形成すること、このONO保護層内にゲートウィンドウを形成すること、メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を形成すること、及びチャネル層の中のゲート凹部内にゲート接点を形成することによって、炭化ケイ素の電界効果トランジスタ用のゲート構造体を製造する方法を提供する。ONO保護層は、前述したように形成することが好ましい。さらに、キノコ形のゲート構造体も前述したように形成する。
【0036】
本発明のさらに別の実施形態では、炭化ケイ素の半導体装置上に酸化被膜を形成し、次に、NO環境のもとでこの酸化被膜をアニールすることによって、炭化ケイ素の半導体装置の保護層を製造する方法を提供する。酸化被膜は熱的に成長又は蒸着させることができる。さらに、NO環境におけるアニールの後には、酸化させたSiO2上にSi3N4層の蒸着を行い、次に、このSi3N4層を酸化する。
【0037】
特定の実施形態では、基板、p型エピタキシャル層及びn型エピタキシャル層の露出した部分をH2の環境で高温アニーリングを行い、次に、基板、p型エピタキシャル層及びn型エピタキシャル層の露出した部分上にSiO2層を形成し、SiO2層をアルゴン環境でアニールし、またSiO2層を酸化させることによって、酸化被膜を形成することができる。
【0038】
本発明のさらに別の実施形態では、炭化ケイ素の基板上にn型導電性炭化ケイ素のn型エピタキシャル層を形成すること、このn型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成すること、n型エピタキシャル層上にn型炭化ケイ素のキャップ層を形成すること、第1の凹部をこのキャップ層内に形成すること、n型エピタキシャル層内のキャップ層の中の第1の凹部内に第2の凹部を形成すること、及びオーム接点間すなわちソースとドレインとの間のn型エピタキシャル層内の凹部内に、バイアスが印加される場合ソースとドレインとの間のn型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点を形成することによって、二重凹設ゲート(double recessed gate)のMESFETを製造することができる。
【0039】
特定の実施形態では、n型エピタキシャル層及びキャップ層の形成は、1つの成長ステップの中でn型エピタキシャル層及びキャップ層をエピタキシャル成長させることによって行う。その上、さらに別の実施形態では、キャップ層を成長させるために、単一成長のステップにおいてn型ドーパントの濃度を変更することができる。
【0040】
本発明のさらに別の実施形態では、キャップ層をパターニングすることによって、キャップ層内の第1の凹部を形成することができる。さらに、キャップ層を通って伸びる側壁及びn型エピタキシャル層を有するメサも形成することができる。そのような実施形態では、キャップ層をパターニングして第1の凹部を形成する動作の後に、メサ及び第1の凹部の露出面上にONO保護層を形成する動作、ONO保護層の中の第1の凹部内にゲート用ウィンドウを形成する動作、n型エピタキシャル層内に第2の凹部を形成する動作、及びこの第2の凹部内にゲート接点を形成する動作が続く。
【0041】
なおさらに別の実施形態では、深いレベルのドーパントがほとんどない半導電性のSiC基板を形成することによって、基板を形成する。また、バッファ層をこの基板とn型エピタキシャル層との間に形成する。このバッファ層は、ドープしてないSiC、n型SiC又はp型SiCとすることができる。バッファ層がp型SiCの場合、特定の実施形態では、基板上に第1のp型エピタキシャル層を形成し、この第1のp型エピタキシャル層上に第2のp型エピタキシャル層を形成することによって、p型エピタキシャル層を形成することができる。ここで、第2のp型エピタキシャル層のドーパント濃度は、第1のp型エピタキシャル層よりも低い。
【0042】
なおさらに別の実施形態では、オーム接点をp型エピタキシャル層に形成する。その上、p型ドーパントをp型エピタキシャル層内に注入して、キャリア濃度が注入された領域上に形成されたp型エピタキシャル層のオーム接点よりも高いp型の導電性炭化ケイ素の領域を提供する。MESFETのソース領域に隣接する領域内にキャップ層及びn型エピタキシャル層を通ってグラウンドの接点ウィンドウをエッチングし、このグラウンドの接点ウィンドウの中にオーム接点を形成することによって、オーム接点を形成する。
【0043】
本発明の利点及び特徴並びにそれらを実現する方法は、好ましいまた例証となる実施形態を図示している添付した図面に関連して行われた、本発明の以下の詳細な説明を考慮すればより容易に明らかになるであろう。
【0044】
[詳細な説明]
本発明の種々の実施形態を例証する図面を参照して、本発明をここで説明する。図面に示すように、層又は領域の寸法は説明の目的のために誇張されており、このため、本発明の全体的な構造体を説明している。さらに、基板又は別の層の上に形成されている層を参照して、本発明の種々の態様を説明する。当業者は理解するように、他の層又は基板上に形成されている層に言及することは、別の層が介在することを企図している。介在する層なしで他の層又は基板上に形成された層に言及することは、層又は基板上に「直接的に」存在するとして、本願では説明される。同様の番号は、全体を通して同じ素子を示している。
【0045】
図1は、本発明のMESFETの第1の実施形態を示している。p型又はn型のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板10上に、p型で導電性の第1のエピタキシャル層12を成長させる。基板10とn型エピタキシャル層14との間に、この炭化ケイ素の第1のエピタキシャル層12を配置する。任意に金属被覆層32を、第1のエピタキシャル層12とは反対側の基板上に形成することができる。この金属被覆層32は、図5を参照して後で説明するように形成することが好ましい。
【0046】
第1のエピタキシャル層12は、p型の導電性炭化ケイ素のエピタキシャル層、未ドープの炭化ケイ素のエピタキシャル層又はごく僅かドープしたn型の導電性炭化ケイ素のエピタキシャル層とすることができる。低ドープ炭化ケイ素のエピタキシャル層を使用する場合、第1のエピタキシャル層12のドーピング濃度は、約5×1015cm-3未満とすることが好ましい。未ドープ又はn型の第1のエピタキシャル層12を使用する場合、基板10は半絶縁性の炭化ケイ素基板であることが好ましい。未ドープ又はn型の第1のエピタキシャル層12を使用する場合、トランジスタに対して何らかの有効な電気的影響を与えるバッファ層を用いずに、高品質のチャネル層を形成することができる。
【0047】
オーム接点20及び22を直接第2のエピタキシャル層14の上に形成しそれらは、ソース接点20とドレイン接点22とを提供するように間隔を空けている。ソース接点20とドレイン接点22との間の第2のエピタキシャル層14上に、ショットキーゲート接点24を直接形成する。図示したように、ソース及びドレインの接点20及び22並びにショットキーゲート接点24の上に、金属の上部層26,28及び30を任意に形成する。オーム接点20及び22を第2のエピタキシャル層14上に直接形成する場合、これらのオーム接点20及び22をニッケルで形成し、約1050℃で約2分間アニールすることが好ましい。しかしながら、約800から約1150℃の温度及び約30秒から約10分の時間も使用することができる。n型エピタキシャル層14上に直接形成されたNi接点の接点抵抗は、1×10-6Ω/cm2未満であることが判明している。そのような低い抵抗は、高温アニールを行う結果発生する。接点20及び22を直接エピタキシャル層14上に形成することによって、注入ステップの必要性を回避することができる。さらに、従来のSiCのMESFETのn+領域を形成するためにイオンの注入及び活性化を行う結果発生する表面粗さを減少させることができる。本願で使用するような「n+」又は「p+」は、同じ又は別のエピタキシャル層又は基板の隣接した又は他の領域に存在するキャリア濃度よりも高い濃度によって定義される領域のことを指す。
【0048】
図1及び、続いて図2及び図3に示すようなトランジスタの構造は、素子の周辺部を規定するメサを形成することが好ましい。p型エピタキシャル層を有しない素子では、基板及びn型エピタキシャル層は、トランジスタの周辺部を規定する側壁を有するメサを形成する。メサの側壁は、素子のn型の導電性の層を通って下方に伸びる。素子の基板内に伸びるように、メサを形成することが好ましい。メサが素子の空乏領域を通って伸びて、素子内でメサへの電流の流れを制限し、また素子の容量を減少させることが好ましい。素子の空乏領域がメサのレベルよりも下に伸びる場合、空乏領域はメサの外側の領域に伸びて、より大きな容量を結果として発生する。前述した素子をリアクティブイオンエッチングすることによって、メサを形成することが好ましいが、当業者に周知の別の方法を用いてメサを形成しても良い。さらに、メサを使用しない場合、陽子打ち込み、補償原子を用いる反対ドーピング(counterdoping with compensating atoms)、又は当業者に周知の他の方法などの別の方法を用いて、素子を絶縁することができる。
【0049】
図2は、本発明によるMESFETの第2の実施形態を示す。図2に示すように、選択的にドープされたp型エピタキシャル層12’を基板10上に形成する。第2のn型エピタキシャル層14を選択的にドープされた第1のp型エピタキシャル層12’上に形成し、ソース及びドレインの接点20,22並びにショットキー金属接点24をn型エピタキシャル層14上に形成する。また図2には、素子のソース及びドレインの領域に形成された任意のn+領域16及び18が示されている。n+領域16及び18を形成する場合、窒素(N)も使用することができるが、できればリン(P)のイオン注入を行い、続いて高温アニールを行うことによって、これらの領域を形成することが好ましい。適当なアニール温度は、約1100から約1600℃である。
【0050】
あるいはまた、図1に示したソース、ドレイン及びゲート構造を有する素子を提供するために、n+領域16及び18を前述したように除くことができる。そのような場合、オーム接点20及び22を図1に関連して前述したように形成することが好ましい。図示のように、ソース及びドレインの接点20及び22並びにショットキーゲート接点24の上に、金属の上部層26,28及び30を任意に形成する。また、基板10上に形成された金属被覆層32が図示されている。この金属被覆層32は、図5を参照して後で説明するように形成することが好ましい。
【0051】
図3Aは、本発明のMESFETの第3の実施形態を示す。ここでは、ショットキーゲート接点40がアクティブなチャネル層内に凹設されている。図3Aは、また、ショットキーゲート接点40がキノコ形ゲート接点である、本発明の実施形態を示している。p型又はn型のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板10上に、p型導電性の第1のエピタキシャル層13を成長させる。このp型のエピタキシャル層13は、図1に示したような軽度にドープしたp型層12又は図2に示すような選択的にドープしたp+層12’とすることができる。n型導電性の第2のエピタキシャル層14を、第1のエピタキシャル層13の上に成長させる。図3Aには、素子のソース及びドレインの領域内に形成された任意のn+領域16及び18も示されている。これらのn+領域は、図2を参照して説明したように形成することができる。図2を参照して前述したようにまた図1に示すように、n+領域16及び18を除くことができる。オーム接点20及び22を井戸16及び18上に形成して、ソース接点及びドレイン接点を作る。第2のエピタキシャル層14の一部を取り除いて、ソースとドレインとの間に凹部を提供する。ショットキーゲート接点40を、ソース及びドレインの接点間の第2のエピタキシャル層14の凹部の中に形成する。
【0052】
このショットキーゲート接点40は、キノコ形の構造体である。本願で使用するキノコ形ゲートは、第2のエピタキシャル層14からの距離が増加するにつれて、その断面領域の少なくとも一部が増加するゲート構造体のことである。ゲート構造体は、n型層14内の凹部に対して自己整列することが好ましい。さらに、凹部を乾式エッチングによって形成すること、より詳細には、電子サイクロトロン共鳴(ECR)又は誘導結合プラズマ(ICP)式エッチングによって形成することが好ましい。そのような方法でゲートを形成する場合に自己整列形の凹部を形成すると、結果としてブレイクダウン特性が高くなるだけでなく、エピタキシャル層及びいずれかの絶縁層に対する損傷が少なくなる。
【0053】
凹設したゲートを形成する別の方法は、図3Bに示すように、二重凹部工程を用いる2つのステップでエッチングを行うことである。図3Bに示すように、ショットキーゲート接点40を、キャップ層15を通り第2のエピタキシャル層14に達する二重の凹部の中に形成する。キャップ層15を貫通するように第1のエッチングを行い、次に、第2のエピタキシャル層14の中までエッチングする第2のエッチングを行う。第1のエッチングは、キャップ層15を貫通して行うことができる。キャップ層15は、n型エピタキシャル層14と同じレベルにドープするか、又はNDが約1×1015cm-3から約5×1017cm-3のキャップ層15に対する好ましいドーピング範囲で、約50nmから約300nmのこのキャップ層の好ましい厚さで、極めて軽度のn型にドープすることができる。第1のエッチングの深さは、キャップ層15を全面的に貫通するか、又はキャップ層15を単に部分的に貫通することができる。第2のエッチングの第2のエピタキシャル層14内への好ましい深さは、約20nmから約120nmである。キャップ層15は、第2のエピタキシャル層14のエピタキシャル成長過程の一部として形成することができる。しかしながら、ドーピング濃度を変化させて、キャップ層15に対する好ましいドーピング範囲を提供することができる。このように、キャップ層15を分離した層又は第2のエピタキシャル層14の一部とすることができる。
【0054】
この2回エッチング方式は、単一の凹部工程に対して多数の利点を有する。1つの利点は、第1のエッチングをウェーファ上の金属被覆化の前に行うことができ、これにより、熱酸化物をエッチングの後に成長させることができることである。熱酸化工程は、エッチング工程によって損傷を受ける可能性があるSiCを取り除き、またエッチングによって表面に発生する可能性がある粗さを平滑化する。これにより、ゲートの金属被覆化の直前に実行される第2のエッチングを極めて浅くすることができ、一般的に取り除くことができない表面下の損傷及び表面粗さを最小にすることができる。2回凹部工程の別の利点は、第2のエッチングを薄くすると、エッチングされた側壁に対するゲート接点の量を少なくできることである。このことは、材料が損傷されている可能性がある接点領域を最小にし、接点領域を減少させることはゲート容量も減少させるため、トランジスタの周波数応答を向上させる。
【0055】
図示のように、アクティブのチャネル層と接触するクロム(Cr)の第1のゲート層42、プラチナ(Pt)のバリア層44、及び金又は伝導性が高い他の金属の第3の層46から成るキノコ形のショットキーゲート接点40を、任意に形成することができる。クロム層42は、蒸着によって形成することが好ましい。
【0056】
さらに図示されているように、金属の上部層26及び28をソース及びドレインの接点上に任意に形成する。金属の上部層26及び28をニッケル接点に接着するためにチタン(Ti)から、バリア層としてプラチナ(Pt)から、また伝導性が高い金属として金(Au)から形成することが好ましい。
【0057】
金属被覆層32をエピタキシャル層13とは反対側の基板10上に任意に形成して、基板10上に導電面を作る。この金属被覆層は、図5を参照して後で説明するように形成することが好ましい。
【0058】
図4は、図1〜図3の保護層60の好ましい実施形態を示している。そのような保護層は、米国特許第5,972,801号で説明されているように形成することができる。その特許の開示内容は、参照することによってあたかも本願中に全面的に記載されているように、本願に組み込まれる。接点20,22,24及び40を形成する前に、素子の上面を酸化物−窒化物−酸化物(ONO)の保護層60で保護することが好ましい。図4に示すように、構造体の上面は、SiO2の熱酸化被膜60Aを成長させること、続いてPECVD又はLPCVDを用いてSi3N4層60B及び、その後熱成長させたSiO260Cの最終層を蒸着させることによって保護される。SiO2層を成長させる前に、ウェーファを高温のH2環境でアニールする。約15分から約2時間で約900℃より高い温度はアニールに使用することができるが、約30分で約1100℃の温度が好ましい。ONO保護層により、主に表面からのトラッピングが減少するため、素子はより高い電力密度を持つことができる。ONOの伝導帯近傍の界面トラップ密度(Dit)は低い。
【0059】
約1200℃の乾式酸化工程により約200オングストロームのSiO2層60Aを最初に形成することによって、保護層60を形成することが好ましい。次に、この第1の層60Aを約1200℃で約1時間アルゴン環境でアニールする。続いて、この層は湿式環境において約950℃で約180分間酸化される。次に、厚さが約500オングストロームのSi3N4の層60Bが、PECVD又はLPCVDによって蒸着される。その後、最終的な酸化が湿式環境において約950℃で約180分間行われて、第3の酸化被膜60Cを作る。これらの製造についての仕様は好ましいが、他の適当な条件や仕様も利用することができる。例えば、第1の層60Aの厚さは約50から約500オングストロームに、第2の層60Bの厚さは約200から約2,000オングストロームに、また第3の層60Cの厚さは約20から約200オングストロームにすることができる。同様に、処理条件を変更して、前述した厚さを提供することができる。自己整列し凹設されたゲートとONOによる表面の保護との組合わせにより、RFの電力密度を増加することができ、また駆動レベルが変化したときのRF実行時のドリフト量を大いに減少させることができる。
【0060】
本発明のさらに別の実施形態では、保護層60は熱的に成長させた又は蒸着させた酸化物とすることができる。いずれの場合でも、NO環境において約1000℃から約1300℃で約30から約300分間、この酸化物をアニールすることが好ましい。そのようなアニールにより、伝導帯近傍の界面トラップ密度を減少させ、これにより、素子の高周波数性能を向上させることができる。本発明の特に好ましい実施形態では、ONO層を作るために図4を参照して前述したように、保護層60を製造する。しかしながら、Si3N4層60Bを蒸着する前に、NO環境において約1000℃から約1300℃で約30から約300分間、熱酸化物の層60Aをアニールすることが好ましい。
【0061】
図5は、図1〜図3の金属被覆層32に対する好ましい実施形態を示す。図5に示すように、金属被覆層32は、基板10の背面に蒸着される。金属被覆層を形成する前に、研磨又はラップ仕上げのような機械的薄板化加工によって、ウェーファを厚さが約100μm以下、できれば50μm又は25μmに薄くすることが好ましい。金属被覆層32は、AuGeの共融合金の上部層52で被覆されたTiPtAuの層50を含む。そのような金属被覆層32を使用することにより、回路基板への素子の取付けをより容易にできるため、素子のパッケージングを向上することができる。さらに、金属被覆化の前にウェーファを薄くすることにより、素子の熱的性能を向上させることができる。
【0062】
前述したそれぞれの実施形態では、基板は6H,4H,15R又は3C族の炭化ケイ素から選択した炭化ケイ素から形成することができ、エピタキシャル層は6H,4H,15R又は3C族の炭化ケイ素から選択した炭化ケイ素から形成することができる。基板10は単結晶体の炭化ケイ素から形成することができ、半絶縁性又はp型若しくはn型の導電性とすることができる。第1のエピタキシャル層12,12’及び13は、6H,4H,15R又は3Cのポリタイプ(polytype)のp型導電性の炭化ケイ素から形成することができる。第1のエピタキシャル層12’が選択的にドープされる場合、約1×1016から約1×1017cm-3のキャリア濃度が第1のエピタキシャル層に対して適当であるが、3から5×1016のキャリア濃度が好ましい。適当なドーパントは、アルミニウム、ボロン及びガリウムを含む。第1のエピタキシャル層12’は、全電荷密度が1×1012cm-2より大きくなるように、選択的にドープすることが好ましい。第1のエピタキシャル層12’の厚さは、約0.5μmから約2μmであることが好ましい。前述したように、第1のエピタキシャル層12は、未ドープ又は軽度にドープしたn型炭化ケイ素とすることもできる。
【0063】
第2のエピタキシャル層14は、6H,4H,15R又は3Cのポリタイプのn型導電性の炭化ケイ素から形成することができる。n型のエピタキシャル層のn型キャリア濃度は、約2×1016から約2×1018cm-3が適当である。適当なドーパントは窒素及びリンを含むが、窒素が好ましい。前述したトランジスタの任意のn+領域に対しては、約5×1017のキャリア濃度が適当であるが、約2×1018以上のキャリア濃度が好ましい。オーム接点20及び22は、ニッケル又は他の適当な金属から形成することが好ましい。ショットキーゲート接点24はクロム、プラチナ又はケイ化プラチナ、ニッケル、又はTiWNから形成することができるが、ショットキー効果を実現するために当業者に周知の金のような他の金属も使用することができる。しかしながら、ショットキーゲート接点24は、キノコ形ゲート40に関連して説明したような3層構造であることが好ましい。そのような構造は、クロム(Cr)の接着性が高いため好都合である。前述した素子は、1つ以上のオーム接点及びゲート接点上に上部層を任意に有している。前述した上部層26,28及び30は、金、銀、アルミニウム、プラチナ及び銅とすることができる。他の適当な導電性が高い金属も、上部層用に使用することができる。
【0064】
ゲート接点の下方のn型導電性領域の厚さは、素子のチャネル領域の断面の高さを規定し、素子の望ましいピンチオフ電圧とキャリア濃度とに基づいて選択される。第2のエピタキシャル層の所定のキャリア濃度及び所定のピンチオフ電圧に対する層の深さは、当業者に周知の方法を用いて容易に計算することができる。このため、n型エピタキシャル層の厚さ及びキャリア濃度を、ピンチオフ電圧が−3ボルトより大きく、好ましくは−5ボルトより大きくなるように選択することが望ましい。ピンチオフ電圧は約−3ボルトと−20ボルトとの間にすることもできるが、約−5ボルトと−15ボルトとの間が好ましい。n型基板を使用する素子については、ゲート接合部のブレイクダウンがp型導電層が劣化する前に発生するように、前述した素子の埋め込まれたp型導電層の厚さを十分に厚くする必要がある。P型基板を使用する素子については、ゲート接合部のブレイクダウンがp型導電層及び基板が劣化する前に発生するように、前述した素子の埋め込まれたp型導電層及び基板の厚さを十分に厚くする必要がある。
【0065】
上記の説明は本発明の好ましい実施形態について述べているが、前述した第1のエピタキシャル層を任意に除いて、これにより、半絶縁性基板又はP型基板のいずれかの上に形成されたn型導電性のSiCの単一のエピタキシャル層を有するトランジスタを形成する。単一のエピタキシャル層の素子を形成する場合、素子の基板は、p型の埋込み層に対して前述したキャリア濃度を有するp型の導電性炭化ケイ素又は半絶縁性基板のいずれかを使用することが好ましい。
【0066】
MESFETの寸法を選択する場合、ゲートの幅は、電流の流れに垂直なゲートの寸法として定義される。図1から図3Bの断面図に示すように、ゲートの幅はページの前後にわたる。ゲートの長さは、電流の流れに平行なゲートの寸法である。図1から図3Bの断面図に示すように、ゲートの長さは、第2のエピタキシャル層14と接触しているゲート24の寸法である。第3の重要な寸法は、ソース接点20又はもしあればn+領域16からゲート接点24への距離として図1〜図3の断面図に示す、ソース−ゲート間の距離である。
【0067】
電子移動度が低い影響を最小にするためには、ソースのゲートに対する漏洩電流をほとんど発生させずに、ソース−ゲート間の距離をできるだけ小さくする必要がある。本発明の1つの実施形態では、バイアスがゲートに印加される場合の、ソースからゲートへの相当な漏洩電流の流れを防ぐために、ソースからショットキーゲート接点への距離は十分に大きく、一方炭化ケイ素の電子移動度が小さい影響を最小にするためには十分に小さい。このことは、概して、ゲート接点はソース接点又はもしあればn+領域と接触させずに、ソース接点にできるだけ近付ける必要があることを意味する。ゲートをソース領域にできるだけ近付けて配置することにより、電子が加速されるトランジスタの領域内の電界強度を最大にすることができ、これにより、SiCの電子移動度が低い影響を減少する。一般に、ソースからショットキー接点への距離は、1μm以下が望ましい。素子のゲートからドレインへの距離を十分に大きくして、素子のゲートからドレインへの空乏部の広がりを維持する必要がある。これらの距離は、一般に、約0.5μmから約5μmである。
【0068】
電子移動度が低い影響をさらに最小にするために、ゲート接点の長さをできるだけ小さくする必要がある。一般に、ショットキーゲートの長さは、約1.0μmより小さいことが望ましい。ゲートの長さを最小にすると、ゲートの下方の電界強度が増加する。同じ電圧がより小さい面積にわたって加わるため、電界が結果として増加することになる。この電界強度が増加することにより、ゲート領域内の電子の加速が増加され、これにより、炭化ケイ素の電子移動度が低い影響が減少される。従って、ゲートの長さを最小にし、その結果、ゲート下方の電界強度を最大にすることが望ましい。
【0069】
第1のエピタキシャル層12’を選択的にドープする場合、基板10も深いレベルのバナジウムのようなドーパントでドープして、半絶縁性基板を作る。本発明の特定の実施形態と共に半絶縁性の炭化ケイ素を形成する従来の技術を使用することができるが、後述するように、半絶縁性基板を深いレベルのドーパントを用いずに製造することが好ましい。
【0070】
図6Aから図6Iは、本発明の各種の実施形態に基づいて、FETの製造に利用することができる処理ステップを示す。図6Aに示すように、p型エピタキシャル層13を、前述したように、SiCの基板10上に形成する。基板10は半絶縁性のSiC基板であり、p型エピタキシャル層13のキャリア濃度は、約1×1016から約1×1017cm-3、より好ましくは、約3×1016から約5×1016cm-3に選択的にドープすることが好ましい。
【0071】
基板10は、基板の抵抗率が深いレベルのドーパントに支配されないように、深いレベルのドーパントを意図的にドーピングしていない半絶縁性であることが好ましい。そのような基板は、「Semi−insulating Silicon Carbide Without Vanadium Domination」という名称の、本出願と共通の譲受人に譲渡され、同時係属中の米国特許出願第09/313,802号の中で説明されているように製造することができる。その特許の開示内容は、あたかも本願中に全面的に記載されているように、本願に組み込まれる。そのような半絶縁性基板は、炭化ケイ素基板の抵抗率が点欠陥によって支配されるような、十分に高いレベルの点欠陥と十分に適合したレベルのp型及びn型のドーパントとを有する炭化ケイ素基板を提供することによって作ることができる。そのような支配は、約1×1016cm-3未満、好ましくは約1×1014cm-3未満の重金属、遷移元素、又は他の深いレベルのトラッピング元素の濃度を有するソース粉末を用いて、高温で炭化ケイ素の基板を製造することによって実現することができる。例えば、シード(seed)が約300℃から約500℃低い、約2360℃と2380℃との間の温度を使用することができる。このように、半絶縁性基板が重金属、遷移元素又はバナジウムのような他の深いレベルのトラッピング元素のドーパントをほとんど含まずに、基板の抵抗率がそのような重金属又は遷移元素に支配されないことが好ましい。半絶縁性基板がそのような重金属、遷移元素、又は深いレベルのトラッピング元素のドーパントを含まないことが好ましいが、そのような金属の存在が本願で説明されたMESFETの電気的特性にほとんど影響しない場合、そのような元素は本発明の教示からなお有用であり、測定可能な量が存在してもよい。このため、「深いレベルのドーパントをほとんど含まない」という表現は、本願で使用する場合、本発明の実施形態に基づいて、MESFETの電気特性にほとんど影響しない重金属、遷移元素又は深いレベルのトラッピング元素の濃度のことを指す。例えば、濃度が1×1017cm-3未満の重金属、遷移元素又はバナジウムのような深いレベルのトラッピング元素の基板は、深いレベルのドーパントをほとんど含まないと考えることができる。
【0072】
図6Bに示すように、n型エピタキシャル層14を、図1〜図3を参照して前に説明したように、p型エピタキシャル層13の上に形成する。さらに図6Bに示すように、基板及びエピタキシャル層をエッチングして絶縁メサを形成し、ONO保護層60をn型エピタキシャル層14を含むメサ上に形成する。ONO保護層60は、図4を参照して前述したように形成することが好ましい。
【0073】
前述したように、n型エピタキシャル層14の上又はその一部に、キャップ層15を任意に形成する。このように、これらの別の実施形態では、ONO保護層60を形成する前に、キャップ層15を形成する。さらに、二重凹部の第1のエッチングを、ONO保護層60を形成する前に実行する。また、ONO保護層の形成の前に、SiCキャップ層15とn型エピタキシャル層14の全ての露出部との熱酸化及び酸化物を取り除く湿式エッチングが行われる。この工程は、本発明の単一凹部の実施形態に対して、後で説明するように続く。
【0074】
図6Cに示すように、開口部をONO層60内に形成し、n+井戸16及び18をn型エピタキシャル層14の中に埋め込み、アニールして、埋込み部を活性化する。次に、ニッケルを蒸発してソース及びドレインの接点20及び22を付着形成させ、アニールして、オーム接点を形成する。そのような蒸着及びアニール工程は、当業者に周知の従来の技術を用いて実行される。図6Cは、前述したような上部層26及び28の形成も示している。当業者は理解するであろうが、上部層はショットキーゲート構造体を形成する前又は後のいずれかに形成することができる。実際は、前述したチタン/プラチナ/金の構造体を使用する場合、上部層のプラチナ及び金の部分は、ショットキーゲート構造体のプラチナ及び金の部分と同じ処理ステップで形成することができる。このため、上部層26及び28は凹部又はゲート接点を形成する前に形成されるように示されているが、本発明をそのような順序に限定されると解釈してはならない。
【0075】
図6Dは、MESFETのゲート構造体用の凹部の形成を示している。ONO層60を貫通してn型エピタキシャル層14内までエッチングして、ゲート構造体用の凹部100を形成する。凹部100を前述したエッチング工程によって形成することが好ましい。続いて、凹部の側壁にリッジ部102を設けてゲート構造体に「T」形の頂部を作るために、ONO層をパターン化する。次に、前述しまた図6Eに示すように、クロムの層42を凹部の中に蒸着する。次に、図6Fに示すように、プラチナ層44及び金の層46を蒸着することによって、ゲート構造体は完成する。
【0076】
図6Gは、ウェーファ上にSi3N4層110を形成することを示す。図6Gは、基板10を前述したように薄くして、薄板化基板10’を提供することも示している。次に、図6Iに示すように、金属被覆32を薄板化基板10’上に形成する。接点ホールもSi3N4層110を貫通して形成して、ソース、ドレイン及びゲート接点と金属被覆相互接続層(図示せず)との間の接続を可能にする。
【0077】
本発明及びその予想される利点は、以下の実施例によってさらに理解されるであろう。MESFETは、以下のように処理された。0.5μmの厚さにドープされたp型バッファ層及び0.28μmの厚さにドープされたn型チャネル層により、半絶縁性の4H−SiCウェーファ上にエピタキシャル層を成長させた。1300℃で1時間のアニールで活性化したリンのイオン注入によって、ソース及びドレインのn+井戸を形成した。次に、絶縁手段をエッチングし、続いて、前述したように、ONO保護層を設けた。次に、n+井戸上のONO層をエッチングすることによりオーム接点を形成し、Niを蒸着し1050℃でアニールした。ONOを貫通しチャネル内に500オングストロームエッチングした自己整列した井戸に、0.7μmのゲートを形成した。第2のフォトリソグラフィのステップを使用してT形頂部を形成し、次に、Crを250オングストローム、Ptを500オングストローム、及びAuを7500オングストローム蒸着して、ショットキー接点を形成した。ゲートを形成した後、1000オングストロームのSi3N4を、350℃でPECVDにより蒸着した。
【0078】
図8は、前述した1−mmのSiCのMESFETに対するDC曲線のファミリーの曲線トレーサプロットである。図8から分かるように、MESFETの出力コンダクタンスは減少され、200ボルトのドレインバイアスに対して優れたピンチオフ出力を示している。バッファ層における選択的ドーピングの利点は、NA<5×1015cm-3(図7)及びNA=9×1016cm-3(図8)でドーピングされたp型バッファにより製造されたMESFETのDCのI−V特性を調べることによって、最も良く示される。図7に示すように、軽度にドープしたp型バッファ層の設計では、ドレインのバイアスが増加され、また出力コンダクタンス(△ID/△VD)が高い場合、チャネル電流のピンチオフを維持するためには、追加の6から8ボルトのゲートバイアスが必要である。バッファ内のドーピングをNA=9×1016cm-3にまで増加することによって、図8に示すように、バッファ電流の飽和が実現された。出力コンダクタンスは1/3に減少され、Vds=200Vで素子をピンチオフするために必要なゲート電圧は、わずか2Vであり、Vds=10Vではより大きな電圧が必要である。このため、MESFETのゲインと効率を向上させることができる。図8に示したI−V曲線を有するウェーファ上で測定されたMESFETは、図7に示したI−V曲線を持つウェーファから測定されたMESFETに比べて、パワーゲインが3.5GHzで3dB向上した。
【0079】
本発明の実施形態によるMESFETのDC特性に対するさらなる改良は、図9に示すように、チャネルのソース側上の高濃度にドープされたp型バッファ層12’に対してグラウンド接点29を形成することによって実証される。このグラウンド接点29は、十分に空乏化されないp型バッファ層の、すなわち、ホール電荷がこの層内に増加され蓄積されることがあるという、潜在的な欠点の1つを取り除くことができる。この好ましくないホール電荷の蓄積は、ホールに対するグラウンド経路を設けることによって防ぐことができる。p型のSiCに対して高品質のオーム接点を作ることは難しいため、n型チャネルをエッチングで除き、Alのようなp型のドーパントをバッファ層に注入し、また注入した種を約1550℃と約1750℃との間の温度で活性化して、バッファ層12’の中にp+井戸17を設けることによって、p+接点井戸をバッファ層内に形成することが好ましい。このp型接点29は、n型ソースのオーム接点20に干渉させずに、できるだけチャネルに近付けることが必要である。p型オーム接点29は、処理ステップを減らすために、n型オーム接点と同じステップで形成することができる。それはp型材料へのオーム接点の抵抗を最小にするために設計されたプロセスを用いて、別個のステップで形成することもできる。そのような工程の実施例は、Niを約500オングストロームから約1500オングストロームの範囲の厚さに蒸着し、接点を約550℃から約900℃の範囲の温度で急速熱アニールすることである。
【0080】
p型バッファ層の直列抵抗は、この層のドーピングを高めることによって減らすことができるが、このことは、MESFETの周波数応答及びブレイクダウン電圧に悪影響を与えることがある。MESFETの性能を危うくすることなく、高濃度にドープしたp型層の利点を得る方法は、図9に示すように、2つの層を用いてp型バッファ層12’を形成することである。下部層12”をNAが約5×1018cm-3より大きくドープし、約0.5から約2.0μmの厚さにして、低抵抗の領域を設け、続いて、FETの出力コンダクタンスを減少させると共に200Vを超えるドレイン電圧にも対応する、NAが約5×1016cm-3から約5×1017cm-3で、厚さが約0.75から約2.0μmの層12”’を形成する。p型オーム接点の品質は、高濃度にドープした下部層12”の中に注入したp+井戸17を形成することによってさらに高めることができる。
【0081】
埋め込まれたp型層12’に対する接点を含む本発明の実施形態を、図9を参照して説明してきたが、当業者は理解するように、p型接点はp型エピタキシャル層を有する、本願で説明した全ての他の実施形態の中に設けることもできる。このため、本発明を図9に示した実施形態に限定されると解釈してはならない。
【0082】
短く前に述べたように、本発明の好ましい実施形態によるMESFETは、半絶縁性のSiC基板を利用する。半絶縁性基板を形成する1つの方法は、フェルミ準位を伝導帯に対して極めて深いエネルギーレベルに固定するために、深いレベルのドーパントを格子内に意図的に組み込むことである。これらの深いレベルのドーパントは、通常の素子の動作のもとで基板内に注入される全ての電子に対して、トラップセンタとして機能する。これらのトラップに関連する時定数は素子が動作する周波数よりもはるかに遅く、そのためトラップされた電荷量が時間が経つにつれて増加し、トランジスタの動き具合を変えるため、このトラッピングはMESFETのマイクロ波の性能に著しい影響を与えることがある。
【0083】
図10は、二次元のモンテカルロシミュレーションを用いて決定された、SiCのMESFETの断面領域における電荷分布を示す。モデルにされた構造体は、半絶縁性の4H−SiC基板、薄いp+バッファ層、及びND=3×1017cm-3でドーピングされた厚さ0.25μmのn型チャネル領域から構成した。このシミュレーションは、ドレインのバイアス電圧が高い場合、ソース領域とドレイン領域との間の電界が高いため、基板に引かれるかなりの電荷があることを示している。この電荷は基板内にトラップされ、MESFETのアクティブ領域の下側の負電荷量が増加すると、チャネルは背面から空乏化し、このため、トランジスタ内を流れることができる電流の量を減少させる。
【0084】
この背面ゲート効果(back-gating effect)は、いくつかの異なる方法でMESFETの動作に影響を与えることがある。第1は、素子が利用できるピークのRFパワーは、RF駆動のもとで利用可能なピーク電流がチャネル下側のトラップされた電荷によって減少されるので、素子のDC特性から予想される値よりも一般に低いことである。第2は、この場合の効率は、一般に、平均電流に対するピーク電流の割合が同じ理由で減少されるため、本来の値より高くはないことである。トラッピング効果は、背面ゲートの電荷が蓄積されると、RF動作のもとで素子のバイアス状態も変化させることがある。図11は、観察されたこれらのバイアスシフトの1つを示す。理想的なMESFETでは、ドレイン電流はRF駆動のもとで単調に増加し、ついで、RF駆動が除かれると、ゼロ入力値に戻る。深いレベルのトラップが存在するSiCのMESFETでは、ドレイン電流は始めRF駆動が増加されるにつれてゼロ入力値より下に落ち、このため、素子のパワー、直線性及び効率を減少させる。別の問題は、RFパワーを除くと、ドレイン電流がゼロ入力値より下に大きく降下し、もとの値に回復するには数分かかることである。これは深いレベルのトラップによって発生するため、素子を加熱すること又はその上に光を当てることのいずれかによって、回復時間を短くすることができる。
【0085】
図12は、MESFETがパルスモードで動作している間に観察されたドレイン電流に関する別の問題を示す。パルス動作においては、素子へのバイアスは、加熱を最小にするためにRF信号が存在しない間は除かれ、次に、次のRFパルスが始まる直前に、素子に再度加えられる。高いレベルの高濃度ドーパントの半絶縁性SiC基板上に製造されたMESFETでは、RFパルスの前に素子が吸引する電流は、先行するパルスのRF駆動量の関数である。このメモリ効果は、電荷が素子内のどこかに記憶されていることを意味する。図12から分かるように、波形が、(a)低レベルのRF駆動におけるドレイン電流を示す。この場合、RFパルスがオンの間、電流が増加する。波形が、(b)高いRF駆動における同じMESFETを示す。この場合、RF包絡線外の電流は、低レベルのRF駆動の電流よりも低い。これは、トラップされた電荷による背面ゲート効果である。波形が、(c)印加されたRF信号の外側の電流が駆動レベルに無関係な、理想的な波形を示す。バナジウムを用いる意図的なドーピングをしていない半絶縁性ウェーファ上に、単一又は二重の凹部のいずれかの凹設されたゲートを用いる、本発明の実施形態によるMESFETを製造することによって、これらのバイアスシフト現象の両方を減少させる又は取り除くことができる。バナジウムは、半絶縁性のSiCを形成するときに一般的に使用される最も有力な深いレベルのドーパントである。
【0086】
その上、図13及び図14のウェーファ上のパワー測定値の比較で示すように、素子の効率が改良された。図13及び図14で示した測定値は、ゲート長が0.7μmの0.25mmのSiCのMESFET上で3.5GHzで行われた。バナジウムを含まない基板上で製造されたMESFET(図14)は、バナジウムをドープした基板上で製造されたMESFET(図13)の35%の効率と比較して、5W/mmより大きい比較可能なパワー密度を維持しながら、63%という極めて改良されたパワー付加効率を有した。効率の改良は、はるかに低いゼロ入力のドレイン電流においてトランジスタをバイアスし、同じ量のピークパワーを得る能力の結果として発生する。
【0087】
図面及び明細書の中で、本発明の典型的な好ましい実施形態を開示してきた。特定の用語が使用されるが、それらの用語は一般的で説明のためのみで使用されたものであり、限定する目的で使用したのではない。本発明の範囲は、以下の特許請求の範囲において述べる。
【特許請求の範囲】
【請求項1】
炭化ケイ素基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記n型エピタキシャル層上のn型炭化ケイ素のキャップ層であって、前記キャップ層内に第1の凹部と、前記キャップ層内の前記第1の凹部の中の前記n型エピタキシャル層内の第2の凹部とを含むキャップ層と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成する、前記n型エピタキシャル層内の前記凹部の中のショットキー金属接点と、
を備えることを特徴とする金属半導体電界効果トランジスタ。
【請求項2】
炭化ケイ素の基板上のn型導電性炭化ケイ素のn型層と、
それぞれソース及びドレインを規定する、前記n型層上にあり間隔を空けたオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型層上の、ショットキー金属接点を設けるためのクロム領域であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型層内にアクティブチャネルを形成するクロム領域と、
を備えることを特徴とする金属半導体電界効果トランジスタ。
【請求項3】
大きな単結晶の炭化ケイ素の基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点と、
メサの側壁及び前記n型エピタキシャル層の露出部上のONO保護層と、
を備え、
前記n型エピタキシャル層がトランジスタの周辺部を規定する、n型層内に伸びる前記側壁を有する前記メサを形成する、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項4】
大きな単結晶の炭化ケイ素の基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記基板と前記n型エピタキシャル層との間の、選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点と、
を備え、
前記p型エピタキシャル層が、
前記基板上に形成された第1のp型導電性炭化ケイ素の層と、
前記基板上に形成された第2のp型導電性炭化ケイ素の層と、を備え、かつ前記第1のp型導電性炭化ケイ素の層が前記第2のp型導電性炭化ケイ素の層よりも高い濃度でドープされる、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項5】
前記n型エピタキシャル層と前記キャップ層とがほぼ同じキャリア濃度を有することを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項6】
前記n型エピタキシャル層内の前記凹部が約20nmから約120nmの深さに伸びることを特徴とする請求項1又は5のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項7】
前記キャップ層のドーパントレベルが約1×1015cm-3から約5×1017cm-3であることを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項8】
前記キャップ層の厚さが約50nmから約300nmであることを特徴とする請求項1,5,6,7又は8のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項9】
前記ショットキー金属接点がプラチナ及び金の上部層をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項10】
前記ショットキー金属接点がキノコ形のゲートであることを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項11】
前記キノコ形のゲートが前記第2の凹部に対して自己整列することを特徴とする請求項10に記載の金属半導体電界効果トランジスタ。
【請求項12】
前記基板と前記n型エピタキシャル層との間に未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項13】
前記基板と前記n型エピタキシャル層との間にn型の導電性炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項14】
前記基板が半絶縁性の炭化ケイ素を含むことを特徴とする請求項1〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項15】
前記半絶縁性基板が、前記基板の抵抗率を支配するレベルより低い、深いレベルのドーパントを有することを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項16】
前記半絶縁性の炭化ケイ素基板が約1×1016cm-3未満の重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項17】
前記半絶縁性の炭化ケイ素基板が約1×1014cm-3未満の重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項18】
前記オーム接点が前記n型エピタキシャル層の直ぐ上に存在することを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項19】
前記n型エピタキシャル層と前記オーム接点との間にn+の炭化ケイ素の領域をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項20】
前記オーム接点が前記n型エピタキシャル層の直ぐ上にニッケル接点を含むことを特徴とする請求項18に記載の金属半導体電界効果トランジスタ。
【請求項21】
前記オーム接点及び前記ショットキー金属接点の上に上部層をさらに備えることを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項22】
前記n型エピタキシャル層が、前記トランジスタの周辺部を規定する、前記n型層を通って伸びる側壁を有するメサを形成することを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項23】
前記基板と前記n型エピタキシャル層との間にp型炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜13のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項24】
前記p型エピタキシャル層のキャリア濃度が約3×1016から約5×1016cm-3であることを特徴とする請求項4又は23のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項25】
前記n型エピタキシャル層及びp型エピタキシャル層が、前記トランジスタの周辺部を規定する、前記n型層から前記p型層に伸びる側壁を有するメサを形成することを特徴とする請求項4又は23のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項26】
前記メサが、前記基板及び前記基板内に伸びる前記メサの側壁をさらに含むことを特徴とする請求項22又は25のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項27】
前記メサの側壁及び前記n型エピタキシャル層の露出部上に保護層をさらに含むことを特徴とする請求項22,25又は26のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項28】
前記n型層の反対側の前記基板上に金属被覆部をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項29】
前記金属被覆部が、AuGeの共融合金の上部層でコートされたチタン、プラチナ及び金の層を含むことを特徴とする請求項28に記載の金属半導体電界効果トランジスタ。
【請求項30】
前記基板と前記n型エピタキシャル層との間に未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2又は3のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項31】
前記p型バッファ層に対するオーム接点をさらに含むことを特徴とする請求項23に記載の金属半導体電界効果トランジスタ。
【請求項32】
前記p型バッファ層内にp+炭化ケイ素の井戸領域をさらに含み、かつ前記オーム接点が前記p+井戸領域上に形成されることを特徴とする請求項31に記載の金属半導体電界効果トランジスタ。
【請求項33】
前記p型エピタキシャル層が、
第1のp型層と、
第2のp型層とを備え、前記第1のp型層のドーピング濃度が前記第2のp型層のドーピング濃度よりも高い、
ことを特徴とする請求項32に記載の金属半導体電界効果トランジスタ。
【請求項34】
深いレベルのドーパントをほとんど含んでいない半絶縁性の炭化ケイ素基板と、
前記半絶縁性の炭化ケイ素基板上の炭化ケイ素のバッファ層と、
前記バッファ層上のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記ソース接点と前記ドレイン接点との間に第1の凹部を有し、前記第1の凹部内の前記n型エピタキシャル層の中に第2の凹部を有する、前記n型エピタキシャル層上のキャップ層と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成する、前記第2の凹部内の前記n型エピタキシャル層上にクロム層を含むショットキー金属接点と、
メサの側壁及び前記n型エピタキシャル層の露出部上のONO保護層と、
を備え、
前記n型エピタキシャル層がトランジスタの周辺部を規定する、n型層内に伸びる前記側壁を有する前記メサを形成する、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項35】
前記バッファ層が前記基板と前記n型エピタキシャル層との間の、キャリア濃度が約1×1016から約1×1017cm-3に選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層を含むことを特徴とする請求項34に記載の金属半導体電界効果トランジスタ。
【請求項36】
前記バッファ層が未ドープの炭化ケイ素を含むことを特徴とする請求項34に記載の金属半導体電界効果トランジスタ。
【請求項37】
金属半導体電界効果トランジスタを製造する方法であって、
単結晶の炭化ケイ素の基板上に、キャリア濃度が約1×1016から約1×1017cm-3に選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層を形成するステップと、
前記p型エピタキシャル層上に、前記トランジスタの周辺部を規定する、n型層内に伸びる側壁を有するメサを形成するn型導電性炭化ケイ素の前記n型エピタキシャル層を形成するステップと、
前記n型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成するステップと、
前記オーム接点の間、従って、前記ソースと前記ドレインとの間の前記n型エピタキシャル層上にショットキー金属接点を形成するステップと、
前記メサと前記n型エピタキシャル層の露出部との上にONO保護層を形成するステップと、
を備えることを特徴とする方法。
【請求項38】
メサを形成するために、前記n型エピタキシャル層及び前記p型エピタキシャル層をエッチングするステップをさらに含むことを特徴とする請求項37に記載の方法。
【請求項39】
前記オーム接点を形成するステップ及び前記ショットキーゲート接点を形成するステップが、
メサを形成するために、前記n型エピタキシャル層及び前記p型エピタキシャル層をエッチングするステップと、
前記メサの露出部上にONO保護層を形成するステップと、
によって先行されることを特徴とする請求項37に記載の方法。
【請求項40】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項39に記載の方法。
【請求項41】
前記高温アニールが、約900℃より高い温度で約15分から約2時間行われることを特徴とする請求項40に記載の方法。
【請求項42】
前記アルゴンのアニールが約1200℃で約1時間実行されることを特徴とする請求項40に記載の方法。
【請求項43】
前記SiO2層を形成するステップが、厚さが約50から約500オングストロームのSiO2層を形成するステップを含むことを特徴とする請求項40に記載の方法。
【請求項44】
前記SiO2層を形成するステップが、約1200℃における乾式酸化工程によりSiO2層を形成するステップを含むことを特徴とする請求項40に記載の方法。
【請求項45】
前記SiO2層を酸化するステップが、約950℃で約180分間の湿式環境でSiO2層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項46】
前記Si3N4の層を蒸着するステップが、Si3N4の層を厚さが約200から約2000オングストロームに蒸着するステップを含むことを特徴とする請求項40に記載の方法。
【請求項47】
前記Si3N4の層を蒸着するステップが、化学蒸着法によってSi3N4の層を蒸着するステップを含むことを特徴とする請求項40に記載の方法。
【請求項48】
前記Si3N4の層を酸化するステップが、約950℃で約180分間の湿式環境で前記Si3N4の層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項49】
前記Si3N4の層を酸化するステップが、厚さが約20から約200オングストロームの酸化被膜を設けるためにSi3N4の層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項50】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項40に記載の方法。
【請求項51】
前記n型エピタキシャル層内にゲート凹部を形成するステップをさらに含み、かつ前記ショットキーゲート接点を形成するステップが前記ゲート凹部内にショットキーゲート接点を形成するステップを含むことを特徴とする請求項37に記載。
【請求項52】
前記n型エピタキシャル層内にゲート凹部を設けるために、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングするステップをさらに含み、
前記ショットキーゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して、前記ゲート凹部内にショットキーゲート接点を形成するステップを含むことを特徴とする請求項51に記載の方法。
【請求項53】
前記ゲート凹部のために前記ONO保護層の開口部の側壁の中にリッジを設けるために、前記ONO保護層を貫通してエッチングするステップの後に、前記ONO保護層をパターニングするステップが続き、
前記ゲート凹部内に前記ショットキーゲート接点を形成するステップが、前記ゲート凹部の中並びに前記ONO保護層の前記側壁及びリッジの上にキノコ形のゲート構造体を形成するステップを含む、
ことを特徴とする請求項51に記載の方法。
【請求項54】
前記ONO保護層を貫通してエッチングするステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって実行されることを特徴とする請求項52に記載の方法。
【請求項55】
前記ゲート凹部を形成するステップが、
前記n型エピタキシャル層上に炭化ケイ素のキャップ層を形成するステップと、
第1の凹部を設けるために前記キャップ層を貫通してエッチングするステップと、
前記n型エピタキシャル層内の前記第1の凹部の中に第2の凹部を設けるために、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングするステップと、
によって先行され、
前記ONO保護層を形成するステップが前記キャップ層上にONO保護層を形成するステップを含み、
前記ショットキーゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記第2の凹部の中にショットキーゲート接点を形成するステップを含む、
ことを特徴とする請求項51に記載の方法。
【請求項56】
前記ソース及びドレインの領域を設けるために、前記n型エピタキシャル層内にn+井戸領域を注入するステップをさらに含み、かつ前記オーム接点を形成するステップが前記n+井戸領域上にオーム接点を形成するステップを含むことを特徴とする請求項37に記載の方法が。
【請求項57】
前記基板を薄くするステップと、
前記p型エピタキシャル層の反対側の前記基板上に金属被覆層を形成するステップと、
をさらに含むことを特徴とする請求項37に記載の方法。
【請求項58】
前記金属被覆層を形成するステップが、
前記p型エピタキシャル層の反対側の前記基板上にチタンの層を形成するステップと、
前記チタンの層の上にプラチナの層を形成するステップと、
前記プラチナの層の上に金の層を形成するステップと、
を含むことを特徴とする請求項57に記載の方法。
【請求項59】
前記金の層の上にAuGeの共融合金の層を形成するステップをさらに含むことを特徴とする請求項57に記載の方法。
【請求項60】
炭化ケイ素電界効果トランジスタ用のゲート構造体を製造する方法であって、
メサ終端炭化ケイ素の電界効果トランジスタの露出面上にONO保護層を形成するステップと、
前記ONO保護層内にゲートウィンドウを形成するステップと、
前記メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を形成するステップと、
前記チャネル層内の前記ゲート凹部の中にゲート接点を形成するステップと、
を備えることを特徴とする方法。
【請求項61】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項60に記載の方法。
【請求項62】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項61に記載の方法。
【請求項63】
前記高温アニールが、約900℃より高い温度で約15分から約2時間行われることを特徴とする請求項61に記載の方法。
【請求項64】
前記アルゴンのアニールが約1200℃で約1時間実行されることを特徴とする請求項61に記載の方法。
【請求項65】
前記SiO2層を形成するステップが、SiO2層を厚さが約50から約500オングストロームに形成するステップを含むことを特徴とする請求項61に記載の方法。
【請求項66】
前記SiO2層を形成するステップが、約1200℃の乾式酸化工程によりSiO2層を形成するステップを含むことを特徴とする請求項61に記載の方法。
【請求項67】
前記SiO2層を酸化するステップが、約950℃で約180分間間の湿式環境でSiO2層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項68】
前記Si3N4の層を蒸着するステップが、Si3N4の層を厚さが約200から約2000オングストロームに蒸着するステップを含むことを特徴とする請求項61に記載の方法。
【請求項69】
前記Si3N4の層を蒸着するステップが、化学蒸着法によってSi3N4の層を蒸着するステップを含むことを特徴とする請求項61に記載の方法。
【請求項70】
前記Si3N4の層を酸化するステップが、約950℃で約180分間の湿式環境で前記Si3N4の層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項71】
前記Si3N4の層を酸化するステップが、厚さが約20から約200オングストロームの酸化被膜を設けるためにSi3N4の層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項72】
前記ゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記ゲート凹部内にゲート接点を形成するステップを含むことを特徴とする請求項60に記載の方法。
【請求項73】
前記ゲート凹部に対して前記ONO保護層の開口部の側壁の中にリッジを設けるために、ONO保護層をパターニングするステップをさらに含み、
前記ゲート凹部内に前記ゲート接点を形成するステップが、前記ゲート凹部の中並びに前記ONO保護層の前記側壁及びリッジの上にキノコ形のゲート構造体を形成するステップを含む、
ことを特徴とする請求項72に記載の方法。
【請求項74】
前記ゲートウィンドウを形成するステップ及びゲート凹部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって、前記ONO保護層を貫通して前記チャネル層内にエッチングすることにより実行されることを特徴とする請求項60に記載の方法。
【請求項75】
金属半導体電界効果トランジスタを形成する方法であって、
炭化ケイ素の基板上にn型導電性炭化ケイ素のn型エピタキシャル層を形成するステップと、
前記n型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成するステップと、
前記n型エピタキシャル層上にn型炭化ケイ素のキャップ層を形成するステップと、
前記キャップ層内に第1の凹部を形成するステップと、
前記n型エピタキシャル層内の、前記キャップ層の中の前記第1の凹部内に第2の凹部を形成するステップと、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層内の凹部内に、バイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点を形成するステップと、
を備えることを特徴とする方法。
【請求項76】
前記n型エピタキシャル層を形成するステップ及び前記キャップ層を形成するステップが、1つの成長ステップの中で前記n型エピタキシャル層及び前記キャップ層をエピタキシャル成長させるステップを含むことを特徴とする請求項75に記載の方法。
【請求項77】
前記1つの成長ステップにおけるn型ドーパントの濃度が、前記キャップ層を成長させるために変更されることを特徴とする請求項76に記載の方法。
【請求項78】
前記キャップ層の中に前記第1の凹部を形成するステップが、前記第1の凹部を形成するために前記キャップ層をパターニングするステップを含むことを特徴とする請求項75に記載の方法。
【請求項79】
前記キャップ層及び前記n型エピタキシャル層を貫通して伸びる側壁を有するメサを形成するステップをさらに含み、
前記第1の凹部を形成するために前記キャップ層をパターニングするステップの後に、
前記メサ及び前記第1の凹部の露出面上にONO保護層を形成するステップと、
前記ONO保護層内の、前記第1の凹部の中にゲートウィンドウを形成するステップと、
前記n型エピタキシャル層内に第2の凹部を形成するステップと、
前記第2の凹部内にゲート接点を形成するステップと、
が続くことを特徴とする請求項76に記載の方法。
【請求項80】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項79に記載の方法。
【請求項81】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項80に記載の方法。
【請求項82】
前記ゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記第2の凹部内にゲート接点を形成するステップを含むことを特徴とする請求項79に記載の方法。
【請求項83】
前記第2の凹部内に前記ゲート接点を形成するステップが、前記第2の凹部の中にキノコ形のゲート構造体を形成するステップを含むことを特徴とする請求項82に記載の方法。
【請求項84】
前記ゲートウィンドウを形成するステップ及び第2の凹部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングすることにより実行されることを特徴とする請求項79に記載の方法。
【請求項85】
前記基板を形成するステップが、深いレベルのドーパントがほとんどない半絶縁性のSiC基板を形成するステップを含むことを特徴とする請求項75に記載の方法。
【請求項86】
前記基板と前記n型エピタキシャル層との間にバッファ層を形成するステップをさらに含むことを特徴とする請求項75に記載の方法。
【請求項87】
前記バッファ層を形成するステップが、未ドープの炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項88】
前記バッファ層を形成するステップが、n型炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項89】
前記バッファ層を形成するステップが、p型炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項90】
前記p型エピタキシャル層を形成するステップが、
前記基板上に第1のp型エピタキシャル層を形成するステップと、
前記第1のp型エピタキシャル層上に、ドーパント濃度が前記第1のp型エピタキシャル層よりも低い第2のp型エピタキシャル層を形成するステップと、
を含むことを特徴とする請求項87に記載の方法。
【請求項91】
前記p型エピタキシャル層にオーム接点を形成するステップをさらに含むことを特徴とする請求項89に記載の方法。
【請求項92】
キャリア濃度が前記p型エピタキシャル層よりも高いp型導電性の炭化ケイ素の領域を設けるために、前記p型エピタキシャル層内にp型のドーパントを注入するステップをさらに含み、
前記オーム接点を形成するステップが、前記注入された領域上にオーム接点を形成するステップを含む、
ことを特徴とする請求項91に記載の方法。
【請求項93】
前記オーム接点を形成するステップが、
前記キャップ層とMESFETのソース領域に隣接する領域内の前記n型エピタキシャル層とを貫通してグラウンド接点ウィンドウをエッチングするステップと、
前記グラウンド接点ウィンドウ内にオーム接点を形成するステップと、
を含むことを特徴とする請求項91に記載の方法。
【請求項1】
炭化ケイ素基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記n型エピタキシャル層上のn型炭化ケイ素のキャップ層であって、前記キャップ層内に第1の凹部と、前記キャップ層内の前記第1の凹部の中の前記n型エピタキシャル層内の第2の凹部とを含むキャップ層と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成する、前記n型エピタキシャル層内の前記凹部の中のショットキー金属接点と、
を備えることを特徴とする金属半導体電界効果トランジスタ。
【請求項2】
炭化ケイ素の基板上のn型導電性炭化ケイ素のn型層と、
それぞれソース及びドレインを規定する、前記n型層上にあり間隔を空けたオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型層上の、ショットキー金属接点を設けるためのクロム領域であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型層内にアクティブチャネルを形成するクロム領域と、
を備えることを特徴とする金属半導体電界効果トランジスタ。
【請求項3】
大きな単結晶の炭化ケイ素の基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点と、
メサの側壁及び前記n型エピタキシャル層の露出部上のONO保護層と、
を備え、
前記n型エピタキシャル層がトランジスタの周辺部を規定する、n型層内に伸びる前記側壁を有する前記メサを形成する、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項4】
大きな単結晶の炭化ケイ素の基板と、
前記基板上のn型導電性炭化ケイ素のn型エピタキシャル層と、
前記基板と前記n型エピタキシャル層との間の、選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点と、
を備え、
前記p型エピタキシャル層が、
前記基板上に形成された第1のp型導電性炭化ケイ素の層と、
前記基板上に形成された第2のp型導電性炭化ケイ素の層と、を備え、かつ前記第1のp型導電性炭化ケイ素の層が前記第2のp型導電性炭化ケイ素の層よりも高い濃度でドープされる、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項5】
前記n型エピタキシャル層と前記キャップ層とがほぼ同じキャリア濃度を有することを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項6】
前記n型エピタキシャル層内の前記凹部が約20nmから約120nmの深さに伸びることを特徴とする請求項1又は5のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項7】
前記キャップ層のドーパントレベルが約1×1015cm-3から約5×1017cm-3であることを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項8】
前記キャップ層の厚さが約50nmから約300nmであることを特徴とする請求項1,5,6,7又は8のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項9】
前記ショットキー金属接点がプラチナ及び金の上部層をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項10】
前記ショットキー金属接点がキノコ形のゲートであることを特徴とする請求項1に記載の金属半導体電界効果トランジスタ。
【請求項11】
前記キノコ形のゲートが前記第2の凹部に対して自己整列することを特徴とする請求項10に記載の金属半導体電界効果トランジスタ。
【請求項12】
前記基板と前記n型エピタキシャル層との間に未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項13】
前記基板と前記n型エピタキシャル層との間にn型の導電性炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項14】
前記基板が半絶縁性の炭化ケイ素を含むことを特徴とする請求項1〜11のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項15】
前記半絶縁性基板が、前記基板の抵抗率を支配するレベルより低い、深いレベルのドーパントを有することを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項16】
前記半絶縁性の炭化ケイ素基板が約1×1016cm-3未満の重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項17】
前記半絶縁性の炭化ケイ素基板が約1×1014cm-3未満の重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする請求項14に記載の金属半導体電界効果トランジスタ。
【請求項18】
前記オーム接点が前記n型エピタキシャル層の直ぐ上に存在することを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項19】
前記n型エピタキシャル層と前記オーム接点との間にn+の炭化ケイ素の領域をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項20】
前記オーム接点が前記n型エピタキシャル層の直ぐ上にニッケル接点を含むことを特徴とする請求項18に記載の金属半導体電界効果トランジスタ。
【請求項21】
前記オーム接点及び前記ショットキー金属接点の上に上部層をさらに備えることを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項22】
前記n型エピタキシャル層が、前記トランジスタの周辺部を規定する、前記n型層を通って伸びる側壁を有するメサを形成することを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項23】
前記基板と前記n型エピタキシャル層との間にp型炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2,3又は5〜13のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項24】
前記p型エピタキシャル層のキャリア濃度が約3×1016から約5×1016cm-3であることを特徴とする請求項4又は23のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項25】
前記n型エピタキシャル層及びp型エピタキシャル層が、前記トランジスタの周辺部を規定する、前記n型層から前記p型層に伸びる側壁を有するメサを形成することを特徴とする請求項4又は23のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項26】
前記メサが、前記基板及び前記基板内に伸びる前記メサの側壁をさらに含むことを特徴とする請求項22又は25のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項27】
前記メサの側壁及び前記n型エピタキシャル層の露出部上に保護層をさらに含むことを特徴とする請求項22,25又は26のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項28】
前記n型層の反対側の前記基板上に金属被覆部をさらに含むことを特徴とする前記の請求項のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項29】
前記金属被覆部が、AuGeの共融合金の上部層でコートされたチタン、プラチナ及び金の層を含むことを特徴とする請求項28に記載の金属半導体電界効果トランジスタ。
【請求項30】
前記基板と前記n型エピタキシャル層との間に未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項1,2又は3のいずれかに記載の金属半導体電界効果トランジスタ。
【請求項31】
前記p型バッファ層に対するオーム接点をさらに含むことを特徴とする請求項23に記載の金属半導体電界効果トランジスタ。
【請求項32】
前記p型バッファ層内にp+炭化ケイ素の井戸領域をさらに含み、かつ前記オーム接点が前記p+井戸領域上に形成されることを特徴とする請求項31に記載の金属半導体電界効果トランジスタ。
【請求項33】
前記p型エピタキシャル層が、
第1のp型層と、
第2のp型層とを備え、前記第1のp型層のドーピング濃度が前記第2のp型層のドーピング濃度よりも高い、
ことを特徴とする請求項32に記載の金属半導体電界効果トランジスタ。
【請求項34】
深いレベルのドーパントをほとんど含んでいない半絶縁性の炭化ケイ素基板と、
前記半絶縁性の炭化ケイ素基板上の炭化ケイ素のバッファ層と、
前記バッファ層上のn型エピタキシャル層と、
前記n型エピタキシャル層上の、それぞれソース及びドレインを規定するオーム接点と、
前記ソース接点と前記ドレイン接点との間に第1の凹部を有し、前記第1の凹部内の前記n型エピタキシャル層の中に第2の凹部を有する、前記n型エピタキシャル層上のキャップ層と、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成する、前記第2の凹部内の前記n型エピタキシャル層上にクロム層を含むショットキー金属接点と、
メサの側壁及び前記n型エピタキシャル層の露出部上のONO保護層と、
を備え、
前記n型エピタキシャル層がトランジスタの周辺部を規定する、n型層内に伸びる前記側壁を有する前記メサを形成する、
ことを特徴とする金属半導体電界効果トランジスタ。
【請求項35】
前記バッファ層が前記基板と前記n型エピタキシャル層との間の、キャリア濃度が約1×1016から約1×1017cm-3に選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層を含むことを特徴とする請求項34に記載の金属半導体電界効果トランジスタ。
【請求項36】
前記バッファ層が未ドープの炭化ケイ素を含むことを特徴とする請求項34に記載の金属半導体電界効果トランジスタ。
【請求項37】
金属半導体電界効果トランジスタを製造する方法であって、
単結晶の炭化ケイ素の基板上に、キャリア濃度が約1×1016から約1×1017cm-3に選択的にドープされたp型導電性炭化ケイ素のp型エピタキシャル層を形成するステップと、
前記p型エピタキシャル層上に、前記トランジスタの周辺部を規定する、n型層内に伸びる側壁を有するメサを形成するn型導電性炭化ケイ素の前記n型エピタキシャル層を形成するステップと、
前記n型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成するステップと、
前記オーム接点の間、従って、前記ソースと前記ドレインとの間の前記n型エピタキシャル層上にショットキー金属接点を形成するステップと、
前記メサと前記n型エピタキシャル層の露出部との上にONO保護層を形成するステップと、
を備えることを特徴とする方法。
【請求項38】
メサを形成するために、前記n型エピタキシャル層及び前記p型エピタキシャル層をエッチングするステップをさらに含むことを特徴とする請求項37に記載の方法。
【請求項39】
前記オーム接点を形成するステップ及び前記ショットキーゲート接点を形成するステップが、
メサを形成するために、前記n型エピタキシャル層及び前記p型エピタキシャル層をエッチングするステップと、
前記メサの露出部上にONO保護層を形成するステップと、
によって先行されることを特徴とする請求項37に記載の方法。
【請求項40】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項39に記載の方法。
【請求項41】
前記高温アニールが、約900℃より高い温度で約15分から約2時間行われることを特徴とする請求項40に記載の方法。
【請求項42】
前記アルゴンのアニールが約1200℃で約1時間実行されることを特徴とする請求項40に記載の方法。
【請求項43】
前記SiO2層を形成するステップが、厚さが約50から約500オングストロームのSiO2層を形成するステップを含むことを特徴とする請求項40に記載の方法。
【請求項44】
前記SiO2層を形成するステップが、約1200℃における乾式酸化工程によりSiO2層を形成するステップを含むことを特徴とする請求項40に記載の方法。
【請求項45】
前記SiO2層を酸化するステップが、約950℃で約180分間の湿式環境でSiO2層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項46】
前記Si3N4の層を蒸着するステップが、Si3N4の層を厚さが約200から約2000オングストロームに蒸着するステップを含むことを特徴とする請求項40に記載の方法。
【請求項47】
前記Si3N4の層を蒸着するステップが、化学蒸着法によってSi3N4の層を蒸着するステップを含むことを特徴とする請求項40に記載の方法。
【請求項48】
前記Si3N4の層を酸化するステップが、約950℃で約180分間の湿式環境で前記Si3N4の層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項49】
前記Si3N4の層を酸化するステップが、厚さが約20から約200オングストロームの酸化被膜を設けるためにSi3N4の層を酸化するステップを含むことを特徴とする請求項40に記載の方法。
【請求項50】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項40に記載の方法。
【請求項51】
前記n型エピタキシャル層内にゲート凹部を形成するステップをさらに含み、かつ前記ショットキーゲート接点を形成するステップが前記ゲート凹部内にショットキーゲート接点を形成するステップを含むことを特徴とする請求項37に記載。
【請求項52】
前記n型エピタキシャル層内にゲート凹部を設けるために、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングするステップをさらに含み、
前記ショットキーゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して、前記ゲート凹部内にショットキーゲート接点を形成するステップを含むことを特徴とする請求項51に記載の方法。
【請求項53】
前記ゲート凹部のために前記ONO保護層の開口部の側壁の中にリッジを設けるために、前記ONO保護層を貫通してエッチングするステップの後に、前記ONO保護層をパターニングするステップが続き、
前記ゲート凹部内に前記ショットキーゲート接点を形成するステップが、前記ゲート凹部の中並びに前記ONO保護層の前記側壁及びリッジの上にキノコ形のゲート構造体を形成するステップを含む、
ことを特徴とする請求項51に記載の方法。
【請求項54】
前記ONO保護層を貫通してエッチングするステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって実行されることを特徴とする請求項52に記載の方法。
【請求項55】
前記ゲート凹部を形成するステップが、
前記n型エピタキシャル層上に炭化ケイ素のキャップ層を形成するステップと、
第1の凹部を設けるために前記キャップ層を貫通してエッチングするステップと、
前記n型エピタキシャル層内の前記第1の凹部の中に第2の凹部を設けるために、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングするステップと、
によって先行され、
前記ONO保護層を形成するステップが前記キャップ層上にONO保護層を形成するステップを含み、
前記ショットキーゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記第2の凹部の中にショットキーゲート接点を形成するステップを含む、
ことを特徴とする請求項51に記載の方法。
【請求項56】
前記ソース及びドレインの領域を設けるために、前記n型エピタキシャル層内にn+井戸領域を注入するステップをさらに含み、かつ前記オーム接点を形成するステップが前記n+井戸領域上にオーム接点を形成するステップを含むことを特徴とする請求項37に記載の方法が。
【請求項57】
前記基板を薄くするステップと、
前記p型エピタキシャル層の反対側の前記基板上に金属被覆層を形成するステップと、
をさらに含むことを特徴とする請求項37に記載の方法。
【請求項58】
前記金属被覆層を形成するステップが、
前記p型エピタキシャル層の反対側の前記基板上にチタンの層を形成するステップと、
前記チタンの層の上にプラチナの層を形成するステップと、
前記プラチナの層の上に金の層を形成するステップと、
を含むことを特徴とする請求項57に記載の方法。
【請求項59】
前記金の層の上にAuGeの共融合金の層を形成するステップをさらに含むことを特徴とする請求項57に記載の方法。
【請求項60】
炭化ケイ素電界効果トランジスタ用のゲート構造体を製造する方法であって、
メサ終端炭化ケイ素の電界効果トランジスタの露出面上にONO保護層を形成するステップと、
前記ONO保護層内にゲートウィンドウを形成するステップと、
前記メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を形成するステップと、
前記チャネル層内の前記ゲート凹部の中にゲート接点を形成するステップと、
を備えることを特徴とする方法。
【請求項61】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項60に記載の方法。
【請求項62】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項61に記載の方法。
【請求項63】
前記高温アニールが、約900℃より高い温度で約15分から約2時間行われることを特徴とする請求項61に記載の方法。
【請求項64】
前記アルゴンのアニールが約1200℃で約1時間実行されることを特徴とする請求項61に記載の方法。
【請求項65】
前記SiO2層を形成するステップが、SiO2層を厚さが約50から約500オングストロームに形成するステップを含むことを特徴とする請求項61に記載の方法。
【請求項66】
前記SiO2層を形成するステップが、約1200℃の乾式酸化工程によりSiO2層を形成するステップを含むことを特徴とする請求項61に記載の方法。
【請求項67】
前記SiO2層を酸化するステップが、約950℃で約180分間間の湿式環境でSiO2層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項68】
前記Si3N4の層を蒸着するステップが、Si3N4の層を厚さが約200から約2000オングストロームに蒸着するステップを含むことを特徴とする請求項61に記載の方法。
【請求項69】
前記Si3N4の層を蒸着するステップが、化学蒸着法によってSi3N4の層を蒸着するステップを含むことを特徴とする請求項61に記載の方法。
【請求項70】
前記Si3N4の層を酸化するステップが、約950℃で約180分間の湿式環境で前記Si3N4の層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項71】
前記Si3N4の層を酸化するステップが、厚さが約20から約200オングストロームの酸化被膜を設けるためにSi3N4の層を酸化するステップを含むことを特徴とする請求項61に記載の方法。
【請求項72】
前記ゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記ゲート凹部内にゲート接点を形成するステップを含むことを特徴とする請求項60に記載の方法。
【請求項73】
前記ゲート凹部に対して前記ONO保護層の開口部の側壁の中にリッジを設けるために、ONO保護層をパターニングするステップをさらに含み、
前記ゲート凹部内に前記ゲート接点を形成するステップが、前記ゲート凹部の中並びに前記ONO保護層の前記側壁及びリッジの上にキノコ形のゲート構造体を形成するステップを含む、
ことを特徴とする請求項72に記載の方法。
【請求項74】
前記ゲートウィンドウを形成するステップ及びゲート凹部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって、前記ONO保護層を貫通して前記チャネル層内にエッチングすることにより実行されることを特徴とする請求項60に記載の方法。
【請求項75】
金属半導体電界効果トランジスタを形成する方法であって、
炭化ケイ素の基板上にn型導電性炭化ケイ素のn型エピタキシャル層を形成するステップと、
前記n型エピタキシャル層上に、それぞれソース及びドレインを規定するオーム接点を形成するステップと、
前記n型エピタキシャル層上にn型炭化ケイ素のキャップ層を形成するステップと、
前記キャップ層内に第1の凹部を形成するステップと、
前記n型エピタキシャル層内の、前記キャップ層の中の前記第1の凹部内に第2の凹部を形成するステップと、
前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記n型エピタキシャル層内の凹部内に、バイアスが印加されると前記ソースと前記ドレインとの間の前記n型エピタキシャル層内にアクティブチャネルを形成するショットキー金属接点を形成するステップと、
を備えることを特徴とする方法。
【請求項76】
前記n型エピタキシャル層を形成するステップ及び前記キャップ層を形成するステップが、1つの成長ステップの中で前記n型エピタキシャル層及び前記キャップ層をエピタキシャル成長させるステップを含むことを特徴とする請求項75に記載の方法。
【請求項77】
前記1つの成長ステップにおけるn型ドーパントの濃度が、前記キャップ層を成長させるために変更されることを特徴とする請求項76に記載の方法。
【請求項78】
前記キャップ層の中に前記第1の凹部を形成するステップが、前記第1の凹部を形成するために前記キャップ層をパターニングするステップを含むことを特徴とする請求項75に記載の方法。
【請求項79】
前記キャップ層及び前記n型エピタキシャル層を貫通して伸びる側壁を有するメサを形成するステップをさらに含み、
前記第1の凹部を形成するために前記キャップ層をパターニングするステップの後に、
前記メサ及び前記第1の凹部の露出面上にONO保護層を形成するステップと、
前記ONO保護層内の、前記第1の凹部の中にゲートウィンドウを形成するステップと、
前記n型エピタキシャル層内に第2の凹部を形成するステップと、
前記第2の凹部内にゲート接点を形成するステップと、
が続くことを特徴とする請求項76に記載の方法。
【請求項80】
前記ONO保護層を形成するステップが、
H2環境で前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の露出部を高温アニールするステップと、
前記基板、前記p型エピタキシャル層及び前記n型エピタキシャル層の前記露出部上にSiO2層を形成するステップと、
前記SiO2層をアルゴン環境でアニールするステップと、
前記SiO2層を酸化するステップと、
前記酸化されたSiO2層上にSi3N4の層を蒸着するステップと、
前記Si3N4の層を酸化するステップと、
を含むことを特徴とする請求項79に記載の方法。
【請求項81】
前記酸化されたSiO2層上に前記Si3N4の層を蒸着するステップが、NO環境において酸化されたSiO2層をアニールするステップにより先行されることを特徴とする請求項80に記載の方法。
【請求項82】
前記ゲート接点を形成するステップが、前記ONO保護層をマスクとして利用して前記第2の凹部内にゲート接点を形成するステップを含むことを特徴とする請求項79に記載の方法。
【請求項83】
前記第2の凹部内に前記ゲート接点を形成するステップが、前記第2の凹部の中にキノコ形のゲート構造体を形成するステップを含むことを特徴とする請求項82に記載の方法。
【請求項84】
前記ゲートウィンドウを形成するステップ及び第2の凹部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも1つによって、前記ONO保護層を貫通して前記n型エピタキシャル層内にエッチングすることにより実行されることを特徴とする請求項79に記載の方法。
【請求項85】
前記基板を形成するステップが、深いレベルのドーパントがほとんどない半絶縁性のSiC基板を形成するステップを含むことを特徴とする請求項75に記載の方法。
【請求項86】
前記基板と前記n型エピタキシャル層との間にバッファ層を形成するステップをさらに含むことを特徴とする請求項75に記載の方法。
【請求項87】
前記バッファ層を形成するステップが、未ドープの炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項88】
前記バッファ層を形成するステップが、n型炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項89】
前記バッファ層を形成するステップが、p型炭化ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする請求項86に記載の方法。
【請求項90】
前記p型エピタキシャル層を形成するステップが、
前記基板上に第1のp型エピタキシャル層を形成するステップと、
前記第1のp型エピタキシャル層上に、ドーパント濃度が前記第1のp型エピタキシャル層よりも低い第2のp型エピタキシャル層を形成するステップと、
を含むことを特徴とする請求項87に記載の方法。
【請求項91】
前記p型エピタキシャル層にオーム接点を形成するステップをさらに含むことを特徴とする請求項89に記載の方法。
【請求項92】
キャリア濃度が前記p型エピタキシャル層よりも高いp型導電性の炭化ケイ素の領域を設けるために、前記p型エピタキシャル層内にp型のドーパントを注入するステップをさらに含み、
前記オーム接点を形成するステップが、前記注入された領域上にオーム接点を形成するステップを含む、
ことを特徴とする請求項91に記載の方法。
【請求項93】
前記オーム接点を形成するステップが、
前記キャップ層とMESFETのソース領域に隣接する領域内の前記n型エピタキシャル層とを貫通してグラウンド接点ウィンドウをエッチングするステップと、
前記グラウンド接点ウィンドウ内にオーム接点を形成するステップと、
を含むことを特徴とする請求項91に記載の方法。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−147005(P2012−147005A)
【公開日】平成24年8月2日(2012.8.2)
【国際特許分類】
【出願番号】特願2012−56444(P2012−56444)
【出願日】平成24年3月13日(2012.3.13)
【分割の表示】特願2001−582844(P2001−582844)の分割
【原出願日】平成13年2月15日(2001.2.15)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
【公開日】平成24年8月2日(2012.8.2)
【国際特許分類】
【出願日】平成24年3月13日(2012.3.13)
【分割の表示】特願2001−582844(P2001−582844)の分割
【原出願日】平成13年2月15日(2001.2.15)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
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