静電保護回路およびそれを用いた半導体集積装置
【課題】 サージおよびラッチアップの両方に対して十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置を提供する。
【解決手段】 アノードＡが第１端子Ｐ１に接続され、カソードＫが第２端子Ｐ２に接続されたサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続され、サイリスタ１１の第２ゲートＧ２に第１整流素子Ｄ１のアノードＡ１が接続され、サイリスタ１１のカソードＫに第２整流素子Ｄ２のカソードＫ２が接続された整流回路１２とを具備する。
第１および第２の順方向電圧ＶＦ１、ＶＦ２の組み合わせにより、サイリスタ１１のターンオン電圧を微調整する。
【解決手段】 アノードＡが第１端子Ｐ１に接続され、カソードＫが第２端子Ｐ２に接続されたサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続され、サイリスタ１１の第２ゲートＧ２に第１整流素子Ｄ１のアノードＡ１が接続され、サイリスタ１１のカソードＫに第２整流素子Ｄ２のカソードＫ２が接続された整流回路１２とを具備する。
第１および第２の順方向電圧ＶＦ１、ＶＦ２の組み合わせにより、サイリスタ１１のターンオン電圧を微調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護回路およびそれを用いた半導体集積装置に係り、特に十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置に関する。
【背景技術】
【０００２】
従来、半導体素子、特にＣＭＯＳ（相補型ＭＯＳ）トランジスタを有する半導体装置においては、外部からの静電気による静電放電（ＥＳＤ：Electrostatic Discharge）から半導体素子を保護するために、静電保護素子を有する静電保護回路が用いられている。
【０００３】
静電保護素子の１つに、一旦オン状態になると高い放電能力を保持し続けるサイリスタがある。しかし、サイリスタ自身のターンオン電圧は、例えば４０Ｖ程度と高いので、静電保護素子であるサイリスタがターンオンする前に内部回路の半導体素子が破壊されてしまう問題がある。
【０００４】
これに対して、サイリスタ自身のターンオン電圧よりも低い電圧で、サイリスタをターンオンさせる静電保護回路が知られている（例えば、非特許文献１参照。）。
【０００５】
非特許文献１に開示された静電保護回路は、アノード、カソード、第１および第２ゲートを有し、アノードが第１端子に接続され、カソードが第２端子に接続され、第１ゲートが抵抗を介して第２端子に接続されたサイリスタと、複数のｐｎ接合ダイオードが順方向に直列接続され、ｐｎ接合ダイオードのアノードがサイリスタの第２ゲートに接続され、ｐｎ接合ダイオードのカソードがサイリスタのカソードに接続されたトリガ整流素子とを有している。
【０００６】
第１端子に、ｐｎ接合ダイオードの順方向電圧ＶＦと直列接続段数Ｎの積で表される整流回路の順方向電圧Ｎ×ＶＦとサイリスタのアノードと第２ゲートの順方向電圧の和より大きな正極性のサージが印加されると、整流回路が導通し、順方向電流が流れる。
この電流がトリガとなってサイリスタがターンオンするので、第１端子に印加されたサージがサイリスタのアノードからカソードを通して第２端子に放電される。
【０００７】
即ち、順方向に直列接続されたｐｎ接合ダイオードの接続段数を適宜選択することによりサイリスタ自身のターンオン電圧より低いターンオン電圧を得ている。
【０００８】
近年、半導体装置の高集積化・低電圧化が進み、半導体素子であるＭＯＳトランジスタのゲート酸化膜の破壊耐圧が低下している。そのため、サイリスタがターンオンする電圧は酸化膜の耐圧より低く設定する必要がある。
一方、半導体装置は出荷検査として高温・高電圧下で通電する、所謂バーンイン試験を受けるので、サイリスタがターンオンする電圧はバーンイン試験時に印加される高電圧によりサイリスタがターンオンしてラッチアップを起こす電圧より高く設定する必要がある。
【０００９】
即ち、静電保護素子であるサイリスタがターンオンする電圧は、半導体装置の仕様から決まる種々の制約に合せてきめ細かく調整する必要があり、その許容される幅は、例えば０．５V程度と年々狭くなっている。
【００１０】
然しながら、非特許文献１に開示された静電保護回路では、ターンオン電圧はｐｎ接合ダイオードの順方向電圧に応じたステップで調整するので、ターンオン電圧を許容幅に調整しきれない問題がある。その結果、半導体装置が破壊される恐れがある。
【非特許文献１】M.Mergens et al; “Diode Triggered SCR(DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides” International Electron Devices Meeting December 8-10,2003, Technical Digest, P.515-518, Fig.2.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、サージおよびラッチアップの両方に対して十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置を提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の静電保護回路では、所定の電位が与えられる第１端子と、前記所定の電位より低い電位が与えられる第２端子と、アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第２ゲートに一方の前記整流素子のアノードが接続され、前記サイリスタのカソードに他方の前記整流素子のカソードが接続された整流回路と、を具備することを特徴としている。
【００１３】
また、本発明の一態様の半導体集積装置では、半導体基板と、前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、前記所定の電位より低い電位が与えられる第２端子と、前記半導体基板の主面に形成されたｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第１ウェル領域の一側に隣接したｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第１拡散層が前記第１端子に接続され、前記第３および第４拡散層がそれぞれ前記第２端子に接続されたサイリスタと、前記第１ウェル領域の他側に隣接したｐ型第３ウェル領域に形成され、前記第２拡散層をドレインとして、前記ドレインとゲートが接続されたｎ型ＭＯＳトランジスタを有する第１整流素子と、前記半導体基板の主面に形成され、アノードが前記ＭＯＳトランジスタのソースに接続され、カソードが前記第２端子に接続された第２整流素子と、を具備することを特徴としている。
【発明の効果】
【００１４】
本発明によれば、順方向電圧の異なる第１および第２整流素子を順方向に直列接続したので、サイリスタのターンオン電圧を第１および第２の順方向電圧に応じたステップの組み合わせで調整することができる。
【００１５】
従って、サイリスタのターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるので、サージおよびラッチアップの両方に対して十分な保護電圧を有する静電保護回路が得られる。
その結果、高集積・低電圧駆動で信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は本発明の実施例１に係る静電保護回路を示す回路図である。本実施例は電源Ｖｄｄラインに侵入した正極性のサージから内部回路を保護する静電保護回路の例である。
【００１８】
本明細書では、ｐｎｐｎ接合を有するサイリスタにおいて、等価的に形成されるｎｐｎ型トランジスタのベースを第１ゲート、ｐｎｐ型トランジスタのベースを第２ゲートと称している。
【００１９】
図１に示すように、本実施例の静電保護回路１０は、アノードＡ、カソードＫ、第１および第２ゲートＧ１、Ｇ２を有するサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続された整流回路１２とを具備している。
【００２０】
サイリスタ１１のアノードＡが第１端子Ｐ１に接続され、カソードＫが第１端子Ｐ１と電気的に絶縁された第２端子Ｐ２に接続され、第１ゲートＧ１が抵抗Ｒ１を介して第２端子Ｐ２に接続されている。
また、整流回路１２の第１整流素子Ｄ１のアノードＡ１がサイリスタ１１の第２ゲートＧ２に接続され、第２整流素子Ｄ２のカソードＫ２がサイリスタ１１のカソードＫに接続されている。
【００２１】
第１端子Ｐ１は、例えば正電源Ｖｄｄに接続された端子であり、第２端子Ｐ２は、例えば接地ＧＮＤに接続された端子である。
【００２２】
サイリスタ１１のターンオン電圧Ｖｔは、電源電圧Ｖｄｄ、例えば１．２Ｖより高く設定されているので、通常動作時にはサイリスタ１１および整流回路１２はともにオフ状態にある。
【００２３】
第１端子Ｐ１に正極性のサージが侵入し、サイリスタ１１のアノードＡの電圧がサイリスタ１１のターンオン電圧Ｖｔより高くなると整流回路１２はオン状態になり、順方向電流が流れる。
この電流がトリガとなってサイリスタ１１がターンオンするので、第１端子Ｐ１に印加されたサージがサイリスタ１１のアノードＡからカソードＫを通って第２端子Ｐ２に放電される。
サージが放電されて、サイリスタ１１のアノードＡの電圧がサイリスタ１１のターンオン電圧Ｖｔより低くなると、サイリスタ１１および整流回路１２はともにオフ状態に復帰する。
【００２４】
抵抗Ｒ１は、サイリスタ１１に電流が流れはじめたときに、抵抗Ｒ１に流れる電流による電圧降下分だけ第１ゲートＧ１の電位を上げ、サイリスタ１１がターンオンし易くしている。
【００２５】
サイリスタ１１は、周知のようにｐｎｐｎ接合を有し、等価的にｐｎｐ型トランジスタＱ１のエミッタがｎｐｎ型トランジスタＱ２のベースに接続され、ｎｐｎ型トランジスタＱ２のコレクタがｐｎｐ型トランジスタＱ１のベースに接続された正帰還ループを構成している。
第２ゲートＧ２にゲート電流を流し込むことにより、サイリスタ１１がターンオンし、ターンオンするとトランジスタＱ１、Ｑ２が相互にベース電流を供給し合うので、ターンオン状態が維持される。
第１整流素子Ｄ１は、例えばゲートｇ１がドレインｄ１に接続されたｎ型ＭＯＳトランジスタＭ１を有している。ｎ型ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈは、ゲートチャンネルの不純物濃度を変えることにより調整でき、例えば０．３〜０．５Ｖ程度に設定することができる。
従って、第１整流素子Ｄ１の第１の順方向電圧ＶＦ１はｎ型ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈに等しく、例えば０．３Ｖ程度に設定することができる。
【００２６】
第２整流素子Ｄ２は、例えば２個のｐｎ接合ダイオード１３を有している。ｐｎ接合ダイオード１３の順方向電圧は１Ｖ程度である。
従って、第２整流素子Ｄ２の第２の順方向電圧ＶＦ２はｐｎ接合ダイオード１３の順方向電圧の２倍に等しく、２Ｖ程度に設定することができる。
【００２７】
その結果、整流回路１２の順方向電圧ＶＦ３は第１整流素子Ｄ１の第１の順方向電圧ＶＦ１と第２整流素子Ｄ２の第２の順方向電圧ＶＦ２との和に等しく、２．３Ｖ程度に設定することができる。
【００２８】
サイリスタ１１のターンオン電圧Ｖｔは整流回路１２の順方向電圧（ＶＦ１＋ＶＦ２）と、サイリスタ１１のアノードＡと第２ゲートＧ２間のｐｎ接合の順方向電圧ＶＦ３、たとえば１Ｖ程度との和に等しく、３．３Ｖ程度に設定することができる。
【００２９】
図２はＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄとバーンイン試験電圧Ｖｂｉｎとサイリスタ１１の設定可能なターンオン電圧Ｖｔとの関係を、従来例と比較して模式的に示したもので、図中の白丸ａが本実施例による場合、黒丸ｂが従来例による場合である。
【００３０】
図２から明らかなように、本実施例では１個のｎ型ＭＯＳトランジスタＭ１と２個のｐｎ接合ダイオード１３を組み合わせたので、ＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄ、例えば３．５Ｖより低く、且つバーンイン試験電圧Ｖｂｉｎ、例えば３Ｖより高いターンオン電圧Ｖｔ、例えば３．３Ｖが得られている。
従って、半導体装置の仕様から決まる種々の制約に合せて、ターンオン電圧Ｖｔをきめ細かく設定することが可能である。
【００３１】
一方、従来の静電保護回路では２個のｐｎ接合ダイオード１３の組み合わせなので、ターンオン電圧Ｖｔは、例えば３Ｖとなり、ＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄより低く、且つバーンイン試験電圧Ｖｂｉｎより高いターンオン電圧を設定することができない。
【００３２】
図３は静電保護回路１０を半導体基板上に集積した半導体集積装置を示す断面図である。図３に示すように、本実施例の半導体集積装置２０はｐ型シリコン基板２１の主面に、サイリスタ１１が形成される第１素子形成領域Ａと、ｎ型ＭＯＳトランジスタＭ１が形成される第２素子形成領域Ｂと、２個のｐｎ接合ダイオード１３が順方向に直列接続された第２整流素子Ｄ２が形成される第３素子形成領域（図示せず）が形成されている。
【００３３】
第１素子形成領域Ａには、等価的にｐｎｐ型トランジスタＱ１が形成されるｎ型第１ウェル領域２２と等価的にｎｐｎ型トランジスタＱ２が形成されるｐ型第２ウェル領域２３とが接して形成されている。第２素子形成領域Ｂには、ｐ型第３ウェル領域２４が形成されている。
【００３４】
ｎ型第１ウェル領域２２には、ｐ型第１拡散層２５と、Shallow Trench Isolation（以下ＳＴＩという）２６によりｐ型第１拡散層２５と離間して対向したｎ型第２拡散層２７とが形成されている。また、ｎ型第２拡散層２７の一部はｐ型第３ウェル領域２４に延伸して形成されている。
【００３５】
ｐ型第２ウェル領域２３には、ｐ型第３拡散層２８と、ＳＴＩ２９によりｐ型第３拡散層２８と離間して対向したｎ型第４拡散層３０とが形成されている。また、ｎ型第４拡散層３０はＳＴＩ３１によりｐ型第１拡散層２５と離間して対向している。
【００３６】
これにより、ｐ型第１拡散層２５とｎ型第１ウェル２２とｐ型第２ウェル２３によりｐｎｐ型トランジスタＱ１が、ｎ型第１ウェル２２とｐ型第２ウェル２３とｎ型第４拡散層３０によりｎｐｎ型トランジスタＱ２が、それぞれ等価的に構成され、ｐ型第１拡散層２５をアノードＡ、ｎ型第４拡散層３０をカソードＫとするサイリスタ１１が形成されている。
【００３７】
アノードＡのｐ型第１拡散層２５が第１端子Ｐ１に接続され、カソードＫのｎ型第４拡散層３０がそれぞれ第２端子Ｐ２に接続されている。第１ゲートＧ１のｐ型第２ウェル２３はｐ型第２ウェル２３のシリーズ抵抗Ｒ１を介してカソードＫのｎ型第４拡散層３０に接続されている。
【００３８】
ｐ型第３ウェル領域２４には、ｎ型第２拡散層２７と離間して対向したｎ型第５拡散層３２と、ＳＴＩ３３によりｎ型第５拡散層３２と離間して対向したｐ型第６拡散層３４と、ｎ型第２拡散層２７とｎ型第５拡散層３２との間にゲート電極３５が形成されている。
【００３９】
これにより、ｎ型第２拡散層２７の一部をドレインｄ１、ｎ型第５拡散層３２をソースｓ１、ゲート電極３５をゲートｇ１として、ドレインｄ１とゲートｇ１が接続されたｎ型ＭＯＳトランジスタＭ１が構成され、第１整流素子Ｄ１が形成されている。
【００４０】
ｎ型第５拡散層３２は第２整流素子Ｄ２のアノードＡ２に接続され、ｐ型第６拡散層３４は第２整流素子Ｄ２のカソードＫに接続されている。
【００４１】
図４は、静電保護回路１０を用いた半導体装置、例えばＣＭＯＳインバータ装置を示すブロック図で、電源Ｖｄｄラインに侵入した両極性のサージ、および入力端子に侵入した両極性のサージから内部回路を保護する半導体装置の例である。
【００４２】
図４に示すように、本実施例の半導体装置４０は、第１端子Ｐ１、例えば正電源Ｖｄｄと第２端子Ｐ２、例えば負電源Ｖｓｓと、第３端子Ｐ３、例えば入力Ｖｉｎに接続された内部回路４１を有し、第１静電保護回路４２と第３ｐｎ接合ダイオードＤ３の並列回路が第１端子Ｐ１と第２端子Ｐ２の間に接続されている。
【００４３】
更に、第２静電保護回路４３と第４ｐｎ接合ダイオードＤ４の並列回路が、第１端子Ｐ１と第３端子Ｐ３との間に接続され、第３静電保護回路４４と第５ｐｎ接合ダイオードＤ５の並列回路が第３端子Ｐ３と第２端子Ｐ２との間に接続されている。
【００４４】
第１静電保護回路４２のターンオン電圧は、例えば３．３Ｖに設定され、第３ｐｎ接合ダイオードＤ３のターンオン電圧は、例えば３Ｖに設定されている。
【００４５】
これにより、電源Ｖｄｄラインに侵入したサージが、正極性の場合には第１静電保護回路４２により内部回路４１が保護され、負極性の場合には第３ｐｎ接合ダイオードＤ３により内部回路41が保護される。
【００４６】
バーンイン試験では正極性の高電圧のみが印加されるので、第１静電保護回路４２によりラッチアップが防止され、内部回路４１が保護される。
即ち、バーンイン試験では正極性の高電圧に対して第３ｐｎ接合ダイオードＤ３は常時逆バイアスになるので、ターンオン電圧を調整する必要がない。
【００４７】
第２静電保護回路４３と第４ｐｎ接合ダイオードＤ４、および第３静電保護回路４４と第５ｐｎ接合ダイオードＤ５は、例えば第１静電保護回路４２と第３ｐｎ接合ダイオードＤ３と同じターンオン電圧に設定されている。
【００４８】
これにより、入力ラインに侵入したサージが第２端子Ｐ２に対して正極性の場合には、第３静電保護回路４４により内部回路４１が保護され、負極性の場合には第３ｐｎ接合ダイオードＤ３により内部回路41が保護される。
また、第１端子Ｐ１に対して正極性の場合には、第４ｐｎ接合ダイオードＤ４により内部回路４１が保護され、負極性の場合には第２静電保護回路４３により内部回路41が保護される。
【００４９】
バーンイン試験では第３端子Ｐ３に第２端子Ｐ２に対して正極性の高電圧のみが印加されるので、第３静電保護回路４４によりラッチアップが防止され、内部回路４１が保護される。
即ち、第３ｐｎ接合ダイオードＤ３および第４ｐｎ接合ダイオードＤ４は常時逆バイアスになるので、ターンオン電圧を調整する必要がない。
【００５０】
以上説明したように、本発明の実施例１によれば、順方向電圧の異なる第１および第２整流素子Ｄ１、Ｄ２を順方向に直列接続したので、サイリスタのターンオン電圧Ｖｔを第１および第２の順方向電圧ＶＦ１、ＶＦ２に応じたステップの組み合わせで調整することができる。
【００５１】
従って、サイリスタのターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるので、サージおよびラッチアップの両方に対して十分な保護電圧を有する静電保護回路が得られる。その結果、高集積・低電圧駆動で信頼性の高い半導体装置を提供することができる。
【００５２】
ここでは、第１整流素子Ｄ１が１個のｎ型ＭＯＳトランジスタＭ１を有し、第２整流素子Ｄ２が２個のｐｎ接合ダイオード１３を有する場合について説明したが、所定のターンオン電圧が得られる範囲で、ｎ型ＭＯＳトランジスタＭ１とｐｎ接合ダイオード１３を適宜有していても構わない。
【００５３】
例えば、第１整流素子Ｄ１が４個のｎ型ＭＯＳトランジスタＭ１を有し、第２整流素子Ｄ２が１個のｐｎ接合ダイオード１３を有する整流回路１２であっても構わない。これによれば、サイリスタ１１のターンオン電圧Ｖｔとして、３．２Ｖが得られる。
【００５４】
また、第１整流素子Ｄ１のアノードＡ１を第２ゲートＧ２に接続し、第２整流素子Ｄ２のカソードＫ２をサイリスタ１１のカソードＫに接続した場合について説明したが、第１および第２ダイオードＤ１、Ｄ２の接続順を入れ替えても構わない。
【００５５】
即ち、第２整流素子Ｄ２のアノードＡ２を第２ゲートＧ２に接続し、第１整流素子Ｄ１のカソードＫ１をサイリスタ１１のカソードＫに接続しても構わない。
【００５６】
更に、内部回路がＣＭＯＳインバータの場合について説明したが、ＭＯＳトランジスタを有するどのような構成の内部回路であっても構わない。また、第３端子Ｐ３が出力端子であっても構わない。
【００５７】
抵抗Ｒ１が第１ゲートＧ１と第２端子Ｐ２の間に接続された場合について説明したが、抵抗Ｒ１は接続されていなくても構わない。
【実施例２】
【００５８】
図５は本発明の実施例２に係る静電保護回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００５９】
本実施例が実施例１と異なる点は、整流回路を第１端子とサイリスタの第１ゲートとの間に接続したことにある。
【００６０】
即ち、図５に示すように、本実施例の静電保護回路５０は、アノードＡが第１端子Ｐ１に接続され、カソードＫが第１端子Ｐ１と電気的に絶縁された第２端子Ｐ２に接続され、第２ゲートＧ２が抵抗Ｒ２を介して第１端子Ｐ１に接続されたサイリスタ５１と、第２整流素子Ｄ２のアノードＡ２が第１端子Ｐ１に接続され、第１整流素子Ｄ１のカソードＫ１がサイリスタ５１の第１ゲートＧ１に接続された整流回路５２とを有している。
また、第１整流素子Ｄ１はゲートｇ２がソースｓ２に接続されたｐ型ＭＯＳトランジスタＭ２を有している。
【００６１】
図６は静電保護回路５０を半導体基板上に集積した半導体集積装置を示す断面図である。図６に示すように、本実施例の半導体集積装置６０はｎ型シリコン基板６１の主面に、サイリスタ５１が形成される第１素子形成領域Ａとｐ型ＭＯＳトランジスタＭ２が形成される第２素子形成領域Ｃと、２個のｐｎ接合ダイオード１３が順方向に直列接続された第２整流素子Ｄ２が形成される第３素子形成領域（図示せず）が形成されている。
【００６２】
第２素子形成領域Ｃにはｎ型第４ウェル領域６４が形成され、ｎ型第４ウェル領域６４には延伸されたｐ型第３拡散層２８と離間して対抗したｐ型第７拡散層７２と、ＳＴＩ７３によりｐ型第７拡散層７２と離間して対抗したｎ型第８拡散層７４と、ｐ型第３拡散層２８とｐ型第７拡散層７２との間にゲート電極７５が形成されている。
【００６３】
これにより、ｐ型第３拡散層２８の一部をドレインｄ２、ｐ型第７拡散層７２をソースｓ２、ゲート電極７５をゲートｇ２とし、ドレインｄ２とゲートｇ２が接続されたｐ型ＭＯＳトランジスタＭ２が構成され、第１整流素子Ｄ１が形成されている。
【００６４】
ｐ型第１拡散層２５およびｎ型第２拡散層２７がそれぞれ第１端子Ｐ１に接続され、ｎ型第４拡散層３０が第２端子Ｐ２に接続され、ｐ型第７拡散層７２は第２整流素子Ｄ２のカソードＫ２に接続されている。
【００６５】
以上説明したように、本発明の実施例２によれば、サイリスタ１１のターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるとともに、ｎ型シリコン基板を用いた半導体装置の静電保護回路として適している。
【００６６】
ここでは、第２整流素子Ｄ２のアノードＡ２をサイリスタ１１のアノードＡに接続し、第１整流素子Ｄ１のカソードＫ１をサイリスタ１１の第１ゲートＧ１に接続した場合について説明したが、第１および第２ダイオードＤ１、Ｄ２の接続順を入れ替えても構わない。
【００６７】
即ち、第１整流素子Ｄ１のアノードＡ１をサイリスタ１１のアノードＡに接続し、第２整流素子Ｄ２のカソードＫ２をサイリスタ１１の第１ゲートＧ１に接続しても構わない。
【００６８】
上述した実施例において、第１整流素子Ｄ１がダイオード接続されたＭＯＳトランジスタ、第２整流素子がｐｎ接合ダイオードの場合について説明したが、本発明はこれに限定されるものではなく、所定のターンオン電圧が得られる範囲内であれば、その他の整流素子、例えばショットキーダイオード、あるいはベースがコレクタに接続されたバイポーラトランジスタであっても構わない。
ショットキーダイオードであれば、さらに低い順方向電圧、例えば０．２Ｖ程度が得られるので、よりきめ細かにターンオン電圧を設定できる利点がある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る静電保護回路を示す回路図。
【図２】本発明の実施例１に係る整流回路とサイリスタのターンオン電圧の関係を示す図。
【図３】本発明の実施例１に係る半導体集積装置の構造を示す断面図。
【図４】本発明の実施例１に係る半導体装置の構成を示すブロック図。
【図５】本発明の実施例２に係る静電保護回路を示す回路図。
【図６】本発明の実施例２に係る半導体集積装置の構造を示す断面図。
【符号の説明】
【００７０】
１０、５０ 静電保護回路
１１、５１ サイリスタ
１２、５２ 整流回路
１３ ｐｎ接合ダイオード
２０、６０ 半導体集積装置
２１ ｐ型シリコン基板
２２ ｎ型第１ウェル領域
２３ ｐ型第２ウェル領域
２４ ｐ型第３ウェル領域
２５ ｐ型第１拡散層
２６、２９、３１、３３、７３ ＳＴＩ（shallow Trench Isolation）
２７ ｎ型第２拡散層
２８ ｐ型第３拡散層
３０ ｎ型第４拡散層
３２ ｎ型第５拡散層
３４ ｐ型第６拡散層
３５、７５ ゲート電極
４１ 内部回路
４２ 第１静電保護回路
４３ 第２静電保護回路
４４ 第３静電保護回路
６１ ｎ型シリコン基板
６４ ｎ型第４ウェル領域
７２ ｐ型第７拡散層
７４ ｎ型第８拡散層
Ｐ１ 第１端子
Ｐ２ 第２端子
Ｐ３ 第３端子
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
Ｄ３ 第３ダイオード
Ｄ４ 第４ダイオード
Ｄ５ 第５ダイオード
Ｍ１ ｎ型ＭＯＳトランジスタ
Ｍ２ ｐ型ＭＯＳトランジスタ
Ｑ１ ｐｎｐ型トランジスタ
Ｑ２ ｎｐｎ型トランジスタ
Ｒ１、Ｒ２ 抵抗
【技術分野】
【０００１】
本発明は、静電保護回路およびそれを用いた半導体集積装置に係り、特に十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置に関する。
【背景技術】
【０００２】
従来、半導体素子、特にＣＭＯＳ（相補型ＭＯＳ）トランジスタを有する半導体装置においては、外部からの静電気による静電放電（ＥＳＤ：Electrostatic Discharge）から半導体素子を保護するために、静電保護素子を有する静電保護回路が用いられている。
【０００３】
静電保護素子の１つに、一旦オン状態になると高い放電能力を保持し続けるサイリスタがある。しかし、サイリスタ自身のターンオン電圧は、例えば４０Ｖ程度と高いので、静電保護素子であるサイリスタがターンオンする前に内部回路の半導体素子が破壊されてしまう問題がある。
【０００４】
これに対して、サイリスタ自身のターンオン電圧よりも低い電圧で、サイリスタをターンオンさせる静電保護回路が知られている（例えば、非特許文献１参照。）。
【０００５】
非特許文献１に開示された静電保護回路は、アノード、カソード、第１および第２ゲートを有し、アノードが第１端子に接続され、カソードが第２端子に接続され、第１ゲートが抵抗を介して第２端子に接続されたサイリスタと、複数のｐｎ接合ダイオードが順方向に直列接続され、ｐｎ接合ダイオードのアノードがサイリスタの第２ゲートに接続され、ｐｎ接合ダイオードのカソードがサイリスタのカソードに接続されたトリガ整流素子とを有している。
【０００６】
第１端子に、ｐｎ接合ダイオードの順方向電圧ＶＦと直列接続段数Ｎの積で表される整流回路の順方向電圧Ｎ×ＶＦとサイリスタのアノードと第２ゲートの順方向電圧の和より大きな正極性のサージが印加されると、整流回路が導通し、順方向電流が流れる。
この電流がトリガとなってサイリスタがターンオンするので、第１端子に印加されたサージがサイリスタのアノードからカソードを通して第２端子に放電される。
【０００７】
即ち、順方向に直列接続されたｐｎ接合ダイオードの接続段数を適宜選択することによりサイリスタ自身のターンオン電圧より低いターンオン電圧を得ている。
【０００８】
近年、半導体装置の高集積化・低電圧化が進み、半導体素子であるＭＯＳトランジスタのゲート酸化膜の破壊耐圧が低下している。そのため、サイリスタがターンオンする電圧は酸化膜の耐圧より低く設定する必要がある。
一方、半導体装置は出荷検査として高温・高電圧下で通電する、所謂バーンイン試験を受けるので、サイリスタがターンオンする電圧はバーンイン試験時に印加される高電圧によりサイリスタがターンオンしてラッチアップを起こす電圧より高く設定する必要がある。
【０００９】
即ち、静電保護素子であるサイリスタがターンオンする電圧は、半導体装置の仕様から決まる種々の制約に合せてきめ細かく調整する必要があり、その許容される幅は、例えば０．５V程度と年々狭くなっている。
【００１０】
然しながら、非特許文献１に開示された静電保護回路では、ターンオン電圧はｐｎ接合ダイオードの順方向電圧に応じたステップで調整するので、ターンオン電圧を許容幅に調整しきれない問題がある。その結果、半導体装置が破壊される恐れがある。
【非特許文献１】M.Mergens et al; “Diode Triggered SCR(DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides” International Electron Devices Meeting December 8-10,2003, Technical Digest, P.515-518, Fig.2.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、サージおよびラッチアップの両方に対して十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置を提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の静電保護回路では、所定の電位が与えられる第１端子と、前記所定の電位より低い電位が与えられる第２端子と、アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第２ゲートに一方の前記整流素子のアノードが接続され、前記サイリスタのカソードに他方の前記整流素子のカソードが接続された整流回路と、を具備することを特徴としている。
【００１３】
また、本発明の一態様の半導体集積装置では、半導体基板と、前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、前記所定の電位より低い電位が与えられる第２端子と、前記半導体基板の主面に形成されたｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第１ウェル領域の一側に隣接したｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第１拡散層が前記第１端子に接続され、前記第３および第４拡散層がそれぞれ前記第２端子に接続されたサイリスタと、前記第１ウェル領域の他側に隣接したｐ型第３ウェル領域に形成され、前記第２拡散層をドレインとして、前記ドレインとゲートが接続されたｎ型ＭＯＳトランジスタを有する第１整流素子と、前記半導体基板の主面に形成され、アノードが前記ＭＯＳトランジスタのソースに接続され、カソードが前記第２端子に接続された第２整流素子と、を具備することを特徴としている。
【発明の効果】
【００１４】
本発明によれば、順方向電圧の異なる第１および第２整流素子を順方向に直列接続したので、サイリスタのターンオン電圧を第１および第２の順方向電圧に応じたステップの組み合わせで調整することができる。
【００１５】
従って、サイリスタのターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるので、サージおよびラッチアップの両方に対して十分な保護電圧を有する静電保護回路が得られる。
その結果、高集積・低電圧駆動で信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は本発明の実施例１に係る静電保護回路を示す回路図である。本実施例は電源Ｖｄｄラインに侵入した正極性のサージから内部回路を保護する静電保護回路の例である。
【００１８】
本明細書では、ｐｎｐｎ接合を有するサイリスタにおいて、等価的に形成されるｎｐｎ型トランジスタのベースを第１ゲート、ｐｎｐ型トランジスタのベースを第２ゲートと称している。
【００１９】
図１に示すように、本実施例の静電保護回路１０は、アノードＡ、カソードＫ、第１および第２ゲートＧ１、Ｇ２を有するサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続された整流回路１２とを具備している。
【００２０】
サイリスタ１１のアノードＡが第１端子Ｐ１に接続され、カソードＫが第１端子Ｐ１と電気的に絶縁された第２端子Ｐ２に接続され、第１ゲートＧ１が抵抗Ｒ１を介して第２端子Ｐ２に接続されている。
また、整流回路１２の第１整流素子Ｄ１のアノードＡ１がサイリスタ１１の第２ゲートＧ２に接続され、第２整流素子Ｄ２のカソードＫ２がサイリスタ１１のカソードＫに接続されている。
【００２１】
第１端子Ｐ１は、例えば正電源Ｖｄｄに接続された端子であり、第２端子Ｐ２は、例えば接地ＧＮＤに接続された端子である。
【００２２】
サイリスタ１１のターンオン電圧Ｖｔは、電源電圧Ｖｄｄ、例えば１．２Ｖより高く設定されているので、通常動作時にはサイリスタ１１および整流回路１２はともにオフ状態にある。
【００２３】
第１端子Ｐ１に正極性のサージが侵入し、サイリスタ１１のアノードＡの電圧がサイリスタ１１のターンオン電圧Ｖｔより高くなると整流回路１２はオン状態になり、順方向電流が流れる。
この電流がトリガとなってサイリスタ１１がターンオンするので、第１端子Ｐ１に印加されたサージがサイリスタ１１のアノードＡからカソードＫを通って第２端子Ｐ２に放電される。
サージが放電されて、サイリスタ１１のアノードＡの電圧がサイリスタ１１のターンオン電圧Ｖｔより低くなると、サイリスタ１１および整流回路１２はともにオフ状態に復帰する。
【００２４】
抵抗Ｒ１は、サイリスタ１１に電流が流れはじめたときに、抵抗Ｒ１に流れる電流による電圧降下分だけ第１ゲートＧ１の電位を上げ、サイリスタ１１がターンオンし易くしている。
【００２５】
サイリスタ１１は、周知のようにｐｎｐｎ接合を有し、等価的にｐｎｐ型トランジスタＱ１のエミッタがｎｐｎ型トランジスタＱ２のベースに接続され、ｎｐｎ型トランジスタＱ２のコレクタがｐｎｐ型トランジスタＱ１のベースに接続された正帰還ループを構成している。
第２ゲートＧ２にゲート電流を流し込むことにより、サイリスタ１１がターンオンし、ターンオンするとトランジスタＱ１、Ｑ２が相互にベース電流を供給し合うので、ターンオン状態が維持される。
第１整流素子Ｄ１は、例えばゲートｇ１がドレインｄ１に接続されたｎ型ＭＯＳトランジスタＭ１を有している。ｎ型ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈは、ゲートチャンネルの不純物濃度を変えることにより調整でき、例えば０．３〜０．５Ｖ程度に設定することができる。
従って、第１整流素子Ｄ１の第１の順方向電圧ＶＦ１はｎ型ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈに等しく、例えば０．３Ｖ程度に設定することができる。
【００２６】
第２整流素子Ｄ２は、例えば２個のｐｎ接合ダイオード１３を有している。ｐｎ接合ダイオード１３の順方向電圧は１Ｖ程度である。
従って、第２整流素子Ｄ２の第２の順方向電圧ＶＦ２はｐｎ接合ダイオード１３の順方向電圧の２倍に等しく、２Ｖ程度に設定することができる。
【００２７】
その結果、整流回路１２の順方向電圧ＶＦ３は第１整流素子Ｄ１の第１の順方向電圧ＶＦ１と第２整流素子Ｄ２の第２の順方向電圧ＶＦ２との和に等しく、２．３Ｖ程度に設定することができる。
【００２８】
サイリスタ１１のターンオン電圧Ｖｔは整流回路１２の順方向電圧（ＶＦ１＋ＶＦ２）と、サイリスタ１１のアノードＡと第２ゲートＧ２間のｐｎ接合の順方向電圧ＶＦ３、たとえば１Ｖ程度との和に等しく、３．３Ｖ程度に設定することができる。
【００２９】
図２はＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄとバーンイン試験電圧Ｖｂｉｎとサイリスタ１１の設定可能なターンオン電圧Ｖｔとの関係を、従来例と比較して模式的に示したもので、図中の白丸ａが本実施例による場合、黒丸ｂが従来例による場合である。
【００３０】
図２から明らかなように、本実施例では１個のｎ型ＭＯＳトランジスタＭ１と２個のｐｎ接合ダイオード１３を組み合わせたので、ＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄ、例えば３．５Ｖより低く、且つバーンイン試験電圧Ｖｂｉｎ、例えば３Ｖより高いターンオン電圧Ｖｔ、例えば３．３Ｖが得られている。
従って、半導体装置の仕様から決まる種々の制約に合せて、ターンオン電圧Ｖｔをきめ細かく設定することが可能である。
【００３１】
一方、従来の静電保護回路では２個のｐｎ接合ダイオード１３の組み合わせなので、ターンオン電圧Ｖｔは、例えば３Ｖとなり、ＭＯＳトランジスタのゲート酸化膜の破壊電圧Ｖｅｓｄより低く、且つバーンイン試験電圧Ｖｂｉｎより高いターンオン電圧を設定することができない。
【００３２】
図３は静電保護回路１０を半導体基板上に集積した半導体集積装置を示す断面図である。図３に示すように、本実施例の半導体集積装置２０はｐ型シリコン基板２１の主面に、サイリスタ１１が形成される第１素子形成領域Ａと、ｎ型ＭＯＳトランジスタＭ１が形成される第２素子形成領域Ｂと、２個のｐｎ接合ダイオード１３が順方向に直列接続された第２整流素子Ｄ２が形成される第３素子形成領域（図示せず）が形成されている。
【００３３】
第１素子形成領域Ａには、等価的にｐｎｐ型トランジスタＱ１が形成されるｎ型第１ウェル領域２２と等価的にｎｐｎ型トランジスタＱ２が形成されるｐ型第２ウェル領域２３とが接して形成されている。第２素子形成領域Ｂには、ｐ型第３ウェル領域２４が形成されている。
【００３４】
ｎ型第１ウェル領域２２には、ｐ型第１拡散層２５と、Shallow Trench Isolation（以下ＳＴＩという）２６によりｐ型第１拡散層２５と離間して対向したｎ型第２拡散層２７とが形成されている。また、ｎ型第２拡散層２７の一部はｐ型第３ウェル領域２４に延伸して形成されている。
【００３５】
ｐ型第２ウェル領域２３には、ｐ型第３拡散層２８と、ＳＴＩ２９によりｐ型第３拡散層２８と離間して対向したｎ型第４拡散層３０とが形成されている。また、ｎ型第４拡散層３０はＳＴＩ３１によりｐ型第１拡散層２５と離間して対向している。
【００３６】
これにより、ｐ型第１拡散層２５とｎ型第１ウェル２２とｐ型第２ウェル２３によりｐｎｐ型トランジスタＱ１が、ｎ型第１ウェル２２とｐ型第２ウェル２３とｎ型第４拡散層３０によりｎｐｎ型トランジスタＱ２が、それぞれ等価的に構成され、ｐ型第１拡散層２５をアノードＡ、ｎ型第４拡散層３０をカソードＫとするサイリスタ１１が形成されている。
【００３７】
アノードＡのｐ型第１拡散層２５が第１端子Ｐ１に接続され、カソードＫのｎ型第４拡散層３０がそれぞれ第２端子Ｐ２に接続されている。第１ゲートＧ１のｐ型第２ウェル２３はｐ型第２ウェル２３のシリーズ抵抗Ｒ１を介してカソードＫのｎ型第４拡散層３０に接続されている。
【００３８】
ｐ型第３ウェル領域２４には、ｎ型第２拡散層２７と離間して対向したｎ型第５拡散層３２と、ＳＴＩ３３によりｎ型第５拡散層３２と離間して対向したｐ型第６拡散層３４と、ｎ型第２拡散層２７とｎ型第５拡散層３２との間にゲート電極３５が形成されている。
【００３９】
これにより、ｎ型第２拡散層２７の一部をドレインｄ１、ｎ型第５拡散層３２をソースｓ１、ゲート電極３５をゲートｇ１として、ドレインｄ１とゲートｇ１が接続されたｎ型ＭＯＳトランジスタＭ１が構成され、第１整流素子Ｄ１が形成されている。
【００４０】
ｎ型第５拡散層３２は第２整流素子Ｄ２のアノードＡ２に接続され、ｐ型第６拡散層３４は第２整流素子Ｄ２のカソードＫに接続されている。
【００４１】
図４は、静電保護回路１０を用いた半導体装置、例えばＣＭＯＳインバータ装置を示すブロック図で、電源Ｖｄｄラインに侵入した両極性のサージ、および入力端子に侵入した両極性のサージから内部回路を保護する半導体装置の例である。
【００４２】
図４に示すように、本実施例の半導体装置４０は、第１端子Ｐ１、例えば正電源Ｖｄｄと第２端子Ｐ２、例えば負電源Ｖｓｓと、第３端子Ｐ３、例えば入力Ｖｉｎに接続された内部回路４１を有し、第１静電保護回路４２と第３ｐｎ接合ダイオードＤ３の並列回路が第１端子Ｐ１と第２端子Ｐ２の間に接続されている。
【００４３】
更に、第２静電保護回路４３と第４ｐｎ接合ダイオードＤ４の並列回路が、第１端子Ｐ１と第３端子Ｐ３との間に接続され、第３静電保護回路４４と第５ｐｎ接合ダイオードＤ５の並列回路が第３端子Ｐ３と第２端子Ｐ２との間に接続されている。
【００４４】
第１静電保護回路４２のターンオン電圧は、例えば３．３Ｖに設定され、第３ｐｎ接合ダイオードＤ３のターンオン電圧は、例えば３Ｖに設定されている。
【００４５】
これにより、電源Ｖｄｄラインに侵入したサージが、正極性の場合には第１静電保護回路４２により内部回路４１が保護され、負極性の場合には第３ｐｎ接合ダイオードＤ３により内部回路41が保護される。
【００４６】
バーンイン試験では正極性の高電圧のみが印加されるので、第１静電保護回路４２によりラッチアップが防止され、内部回路４１が保護される。
即ち、バーンイン試験では正極性の高電圧に対して第３ｐｎ接合ダイオードＤ３は常時逆バイアスになるので、ターンオン電圧を調整する必要がない。
【００４７】
第２静電保護回路４３と第４ｐｎ接合ダイオードＤ４、および第３静電保護回路４４と第５ｐｎ接合ダイオードＤ５は、例えば第１静電保護回路４２と第３ｐｎ接合ダイオードＤ３と同じターンオン電圧に設定されている。
【００４８】
これにより、入力ラインに侵入したサージが第２端子Ｐ２に対して正極性の場合には、第３静電保護回路４４により内部回路４１が保護され、負極性の場合には第３ｐｎ接合ダイオードＤ３により内部回路41が保護される。
また、第１端子Ｐ１に対して正極性の場合には、第４ｐｎ接合ダイオードＤ４により内部回路４１が保護され、負極性の場合には第２静電保護回路４３により内部回路41が保護される。
【００４９】
バーンイン試験では第３端子Ｐ３に第２端子Ｐ２に対して正極性の高電圧のみが印加されるので、第３静電保護回路４４によりラッチアップが防止され、内部回路４１が保護される。
即ち、第３ｐｎ接合ダイオードＤ３および第４ｐｎ接合ダイオードＤ４は常時逆バイアスになるので、ターンオン電圧を調整する必要がない。
【００５０】
以上説明したように、本発明の実施例１によれば、順方向電圧の異なる第１および第２整流素子Ｄ１、Ｄ２を順方向に直列接続したので、サイリスタのターンオン電圧Ｖｔを第１および第２の順方向電圧ＶＦ１、ＶＦ２に応じたステップの組み合わせで調整することができる。
【００５１】
従って、サイリスタのターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるので、サージおよびラッチアップの両方に対して十分な保護電圧を有する静電保護回路が得られる。その結果、高集積・低電圧駆動で信頼性の高い半導体装置を提供することができる。
【００５２】
ここでは、第１整流素子Ｄ１が１個のｎ型ＭＯＳトランジスタＭ１を有し、第２整流素子Ｄ２が２個のｐｎ接合ダイオード１３を有する場合について説明したが、所定のターンオン電圧が得られる範囲で、ｎ型ＭＯＳトランジスタＭ１とｐｎ接合ダイオード１３を適宜有していても構わない。
【００５３】
例えば、第１整流素子Ｄ１が４個のｎ型ＭＯＳトランジスタＭ１を有し、第２整流素子Ｄ２が１個のｐｎ接合ダイオード１３を有する整流回路１２であっても構わない。これによれば、サイリスタ１１のターンオン電圧Ｖｔとして、３．２Ｖが得られる。
【００５４】
また、第１整流素子Ｄ１のアノードＡ１を第２ゲートＧ２に接続し、第２整流素子Ｄ２のカソードＫ２をサイリスタ１１のカソードＫに接続した場合について説明したが、第１および第２ダイオードＤ１、Ｄ２の接続順を入れ替えても構わない。
【００５５】
即ち、第２整流素子Ｄ２のアノードＡ２を第２ゲートＧ２に接続し、第１整流素子Ｄ１のカソードＫ１をサイリスタ１１のカソードＫに接続しても構わない。
【００５６】
更に、内部回路がＣＭＯＳインバータの場合について説明したが、ＭＯＳトランジスタを有するどのような構成の内部回路であっても構わない。また、第３端子Ｐ３が出力端子であっても構わない。
【００５７】
抵抗Ｒ１が第１ゲートＧ１と第２端子Ｐ２の間に接続された場合について説明したが、抵抗Ｒ１は接続されていなくても構わない。
【実施例２】
【００５８】
図５は本発明の実施例２に係る静電保護回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００５９】
本実施例が実施例１と異なる点は、整流回路を第１端子とサイリスタの第１ゲートとの間に接続したことにある。
【００６０】
即ち、図５に示すように、本実施例の静電保護回路５０は、アノードＡが第１端子Ｐ１に接続され、カソードＫが第１端子Ｐ１と電気的に絶縁された第２端子Ｐ２に接続され、第２ゲートＧ２が抵抗Ｒ２を介して第１端子Ｐ１に接続されたサイリスタ５１と、第２整流素子Ｄ２のアノードＡ２が第１端子Ｐ１に接続され、第１整流素子Ｄ１のカソードＫ１がサイリスタ５１の第１ゲートＧ１に接続された整流回路５２とを有している。
また、第１整流素子Ｄ１はゲートｇ２がソースｓ２に接続されたｐ型ＭＯＳトランジスタＭ２を有している。
【００６１】
図６は静電保護回路５０を半導体基板上に集積した半導体集積装置を示す断面図である。図６に示すように、本実施例の半導体集積装置６０はｎ型シリコン基板６１の主面に、サイリスタ５１が形成される第１素子形成領域Ａとｐ型ＭＯＳトランジスタＭ２が形成される第２素子形成領域Ｃと、２個のｐｎ接合ダイオード１３が順方向に直列接続された第２整流素子Ｄ２が形成される第３素子形成領域（図示せず）が形成されている。
【００６２】
第２素子形成領域Ｃにはｎ型第４ウェル領域６４が形成され、ｎ型第４ウェル領域６４には延伸されたｐ型第３拡散層２８と離間して対抗したｐ型第７拡散層７２と、ＳＴＩ７３によりｐ型第７拡散層７２と離間して対抗したｎ型第８拡散層７４と、ｐ型第３拡散層２８とｐ型第７拡散層７２との間にゲート電極７５が形成されている。
【００６３】
これにより、ｐ型第３拡散層２８の一部をドレインｄ２、ｐ型第７拡散層７２をソースｓ２、ゲート電極７５をゲートｇ２とし、ドレインｄ２とゲートｇ２が接続されたｐ型ＭＯＳトランジスタＭ２が構成され、第１整流素子Ｄ１が形成されている。
【００６４】
ｐ型第１拡散層２５およびｎ型第２拡散層２７がそれぞれ第１端子Ｐ１に接続され、ｎ型第４拡散層３０が第２端子Ｐ２に接続され、ｐ型第７拡散層７２は第２整流素子Ｄ２のカソードＫ２に接続されている。
【００６５】
以上説明したように、本発明の実施例２によれば、サイリスタ１１のターンオン電圧を半導体装置の仕様に合せてきめ細かく設定することができるとともに、ｎ型シリコン基板を用いた半導体装置の静電保護回路として適している。
【００６６】
ここでは、第２整流素子Ｄ２のアノードＡ２をサイリスタ１１のアノードＡに接続し、第１整流素子Ｄ１のカソードＫ１をサイリスタ１１の第１ゲートＧ１に接続した場合について説明したが、第１および第２ダイオードＤ１、Ｄ２の接続順を入れ替えても構わない。
【００６７】
即ち、第１整流素子Ｄ１のアノードＡ１をサイリスタ１１のアノードＡに接続し、第２整流素子Ｄ２のカソードＫ２をサイリスタ１１の第１ゲートＧ１に接続しても構わない。
【００６８】
上述した実施例において、第１整流素子Ｄ１がダイオード接続されたＭＯＳトランジスタ、第２整流素子がｐｎ接合ダイオードの場合について説明したが、本発明はこれに限定されるものではなく、所定のターンオン電圧が得られる範囲内であれば、その他の整流素子、例えばショットキーダイオード、あるいはベースがコレクタに接続されたバイポーラトランジスタであっても構わない。
ショットキーダイオードであれば、さらに低い順方向電圧、例えば０．２Ｖ程度が得られるので、よりきめ細かにターンオン電圧を設定できる利点がある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る静電保護回路を示す回路図。
【図２】本発明の実施例１に係る整流回路とサイリスタのターンオン電圧の関係を示す図。
【図３】本発明の実施例１に係る半導体集積装置の構造を示す断面図。
【図４】本発明の実施例１に係る半導体装置の構成を示すブロック図。
【図５】本発明の実施例２に係る静電保護回路を示す回路図。
【図６】本発明の実施例２に係る半導体集積装置の構造を示す断面図。
【符号の説明】
【００７０】
１０、５０ 静電保護回路
１１、５１ サイリスタ
１２、５２ 整流回路
１３ ｐｎ接合ダイオード
２０、６０ 半導体集積装置
２１ ｐ型シリコン基板
２２ ｎ型第１ウェル領域
２３ ｐ型第２ウェル領域
２４ ｐ型第３ウェル領域
２５ ｐ型第１拡散層
２６、２９、３１、３３、７３ ＳＴＩ（shallow Trench Isolation）
２７ ｎ型第２拡散層
２８ ｐ型第３拡散層
３０ ｎ型第４拡散層
３２ ｎ型第５拡散層
３４ ｐ型第６拡散層
３５、７５ ゲート電極
４１ 内部回路
４２ 第１静電保護回路
４３ 第２静電保護回路
４４ 第３静電保護回路
６１ ｎ型シリコン基板
６４ ｎ型第４ウェル領域
７２ ｐ型第７拡散層
７４ ｎ型第８拡散層
Ｐ１ 第１端子
Ｐ２ 第２端子
Ｐ３ 第３端子
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
Ｄ３ 第３ダイオード
Ｄ４ 第４ダイオード
Ｄ５ 第５ダイオード
Ｍ１ ｎ型ＭＯＳトランジスタ
Ｍ２ ｐ型ＭＯＳトランジスタ
Ｑ１ ｐｎｐ型トランジスタ
Ｑ２ ｎｐｎ型トランジスタ
Ｒ１、Ｒ２ 抵抗
【特許請求の範囲】
【請求項１】
所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、
第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第２ゲートに一方の前記整流素子のアノードが接続され、前記サイリスタのカソードに他方の前記整流素子のカソードが接続された整流回路と
を具備することを特徴とする静電保護回路。
【請求項２】
所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、
第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第１ゲートに一方の前記整流素子のカソードが接続され、前記サイリスタのアノードに他方の前記整流素子のアノードが接続された整流回路と
を具備することを特徴とする静電保護回路。
【請求項３】
半導体基板と、
前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
前記半導体基板の主面に形成されたｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第１ウェル領域の一側に隣接したｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第１拡散層が前記第１端子に接続され、前記第３および第４拡散層がそれぞれ前記第２端子に接続されたサイリスタと、
前記第１ウェル領域の他側に隣接したｐ型第３ウェル領域に形成され、前記第２拡散層をドレインとして、前記ドレインとゲートが接続されたｎ型ＭＯＳトランジスタを有する第１整流素子と、
前記半導体基板の主面に形成され、アノードが前記ＭＯＳトランジスタのソースに接続され、カソードが前記第２端子に接続された第２整流素子と
を具備することを特徴とする半導体集積装置。
【請求項４】
半導体基板と、
前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
前記第１素子形成領域に形成されたｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第２ウェル領域の一側に隣接したｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第４拡散層が前記第２端子に接続され、前記第１および第２拡散層がそれぞれ前記第１端子に接続されたサイリスタと、
前記第２ウェル領域の他側に隣接したｎ型第４ウェル領域に形成され、前記第３拡散層をドレインとして、前記ドレインとゲートが接続されたｐ型ＭＯＳトランジスタを有する第１整流素子と、
前記半導体基板の主面に形成され、アノードが前記第１端子に接続され、カソードが前記ＭＯＳトランジスタのソースに接続された第２整流素子と
を具備することを特徴とする半導体集積装置。
【請求項５】
前記第２整流素子が、ｐｎ接合ダイオード、ショットキーバリアダイオード、ゲートがドレインに接続されたＭＯＳトランジスタまたはベースがコレクタに接続されたバイポーラトランジスタの少なくともいずれかを有することを特徴とする請求項３または請求項４に記載の半導体集積装置。
【請求項１】
所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、
第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第２ゲートに一方の前記整流素子のアノードが接続され、前記サイリスタのカソードに他方の前記整流素子のカソードが接続された整流回路と
を具備することを特徴とする静電保護回路。
【請求項２】
所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
アノード、カソード、第１および第２ゲートを有し、アノードが前記第１端子に接続され、カソードが前記第２端子に接続されたサイリスタと、
第１の順方向電圧を有する第１整流素子と、前記第１の順方向電圧と異なる第２の順方向電圧を有する第２整流素子とが順方向に直列接続され、前記サイリスタの第１ゲートに一方の前記整流素子のカソードが接続され、前記サイリスタのアノードに他方の前記整流素子のアノードが接続された整流回路と
を具備することを特徴とする静電保護回路。
【請求項３】
半導体基板と、
前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
前記半導体基板の主面に形成されたｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第１ウェル領域の一側に隣接したｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第１拡散層が前記第１端子に接続され、前記第３および第４拡散層がそれぞれ前記第２端子に接続されたサイリスタと、
前記第１ウェル領域の他側に隣接したｐ型第３ウェル領域に形成され、前記第２拡散層をドレインとして、前記ドレインとゲートが接続されたｎ型ＭＯＳトランジスタを有する第１整流素子と、
前記半導体基板の主面に形成され、アノードが前記ＭＯＳトランジスタのソースに接続され、カソードが前記第２端子に接続された第２整流素子と
を具備することを特徴とする半導体集積装置。
【請求項４】
半導体基板と、
前記半導体基板の主面に形成され、所定の電位が与えられる第１端子と、
前記所定の電位より低い電位が与えられる第２端子と、
前記第１素子形成領域に形成されたｐ型第２ウェル領域にｐ型第３拡散層と前記第３拡散層と離間して対向したｎ型第４拡散層とが形成され、前記第２ウェル領域の一側に隣接したｎ型第１ウェル領域にｐ型第１拡散層と前記第１拡散層と離間して対向したｎ型第２拡散層とが形成され、前記第４拡散層が前記第２端子に接続され、前記第１および第２拡散層がそれぞれ前記第１端子に接続されたサイリスタと、
前記第２ウェル領域の他側に隣接したｎ型第４ウェル領域に形成され、前記第３拡散層をドレインとして、前記ドレインとゲートが接続されたｐ型ＭＯＳトランジスタを有する第１整流素子と、
前記半導体基板の主面に形成され、アノードが前記第１端子に接続され、カソードが前記ＭＯＳトランジスタのソースに接続された第２整流素子と
を具備することを特徴とする半導体集積装置。
【請求項５】
前記第２整流素子が、ｐｎ接合ダイオード、ショットキーバリアダイオード、ゲートがドレインに接続されたＭＯＳトランジスタまたはベースがコレクタに接続されたバイポーラトランジスタの少なくともいずれかを有することを特徴とする請求項３または請求項４に記載の半導体集積装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１２１０１４（Ｐ２００６−１２１０１４Ａ）
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願番号】特願２００４−３１０１１０（Ｐ２００４−３１０１１０）
【出願日】平成１６年１０月２５日（２００４．１０．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願日】平成１６年１０月２５日（２００４．１０．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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