高周波用電子部品
【課題】インダクタ用導体層とキャパシタ用導体層とを含む低温同時焼成セラミック多層基板を用いて構成された高周波用電子部品の特性および信頼性を向上させる。
【解決手段】電子部品１は、１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板１０を備えている。多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。また、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。
【解決手段】電子部品１は、１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板１０を備えている。多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。また、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低温同時焼成セラミック多層基板を用いて構成された高周波用電子部品に関する。
【背景技術】
【０００２】
高周波用電子部品には、低温同時焼成セラミック（以下、ＬＴＣＣとも記す。）多層基板を用いて構成されたものがある。ＬＴＣＣ多層基板は、後に誘電体層となるセラミックグリーンシート上に所望のパターンの導体層を形成し、このように導体層が形成された複数のグリーンシートを積層し、セラミックと導体層を同時に焼成することによって製造される。導体層は、例えば、導体ペーストを用いてスクリーン印刷によって形成される。また、ＬＴＣＣ多層基板を用いて構成された高周波用電子部品には、それぞれＬＴＣＣ多層基板内の導体層を用いて構成されたインダクタとキャパシタとを有するものがある。
【０００３】
一般的に、ＬＴＣＣ多層基板の導体層を形成するための導体ペーストは、金属粉末とガラスフリットとを有機ビヒクル中に分散させたものである。導体層において、ガラスフリットによるガラス成分は、導体層と誘電体層との接着力を大きくする機能を有する。
【０００４】
特許文献１には、ＢａＴｉＯ３系誘電体からなる誘電体層と、その上下主面にそれぞれ形成された電極層とを備えたＬＴＣＣ多層基板において、焼成時に誘電体層と電極層との界面はがれが発生するのをなくすために、チタン酸バリウム結晶を析出する結晶化ガラスを含む電極ペーストを用いて電極層を形成する技術が記載されている。
【０００５】
特許文献２には、高アスペスト比の導体パターンを有する信頼性の高い電子部品を実現するために、絶縁性の基板の上に導体パターンを設け、この導体パターンの表面にめっきによる金属膜を設け、この金属膜を酸化して、導体パターンの表面に金属酸化物層を設ける技術が記載されている。また、特許文献２には、導体パターンを形成している基板の表面の全面に金属酸化物層を形成することにより、例えば、ＬとＣの複合部品などのように微細な導体パターンが必要でない箇所において、微細な導体パターンの電極材料とは異なる導体抵抗値の高い電極材料を用いた場合であっても、信頼性に優れた複合部品などの電子部品を実現できることが記載されている。
【０００６】
【特許文献１】特開２００５−１００９１５号公報
【特許文献２】特開２００５−１６６８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、ＬＴＣＣ多層基板を用いて構成された高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層は、同じ材料（導体ペースト）を用いて、同じ厚みになるように形成されていた。しかしながら、以下で詳しく説明するように、インダクタ用導体層とキャパシタ用導体層では、特性および信頼性の面における好ましい態様が異なることから、インダクタ用導体層とキャパシタ用導体層を同じ材料を用いて同じ厚みになるように形成する場合には、以下のような問題が生じていた。
【０００８】
まず、インダクタ用導体層は、インダクタのＱ値を大きくするために、厚みは大きい方がよく、抵抗値は小さい方がよい。導体層に含まれるガラス成分の割合が小さい方が、導体層の抵抗値が小さくなるため、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。
【０００９】
また、インダクタ用導体層では、その断面における輪郭が矩形であるよりも円形に近い方が、表皮効果の影響により、インダクタのＱ値が大きくなる。一般的に、ＬＴＣＣ多層基板では、導体層を構成する金属材料として、ＡｇやＣｕのように高周波特性に優れた金属材料が用いられる。しかし、このような高周波特性に優れた金属材料では、一般的に、セラミック材料に比べて焼成温度がはるかに低い。そのため、ＬＴＣＣ多層基板用のグリーンシートの材料としては、焼成温度を低くするために、例えばアルミナ（Ａｌ２Ｏ３）にガラスを混ぜたものが用いられる。それでも、導体層にＡｇを用いた場合、グリーンシートと導体層は、Ａｇの融点付近の８５０〜９００℃程度の温度で焼成される。そのため、導体層を構成する金属材料としてＡｇを用いた場合には、導体層の焼成時に、Ａｇよりなる導体層の一部が溶融状態となり、表面張力により導体層の表面が滑らかな曲面となる。このような導体層の表面の曲面化は、インダクタ用導体層では、インダクタのＱ値が大きくなるため好ましい。ここで、導体ペースト中のガラス成分の割合が大きいと、Ａｇの焼結が妨げられて、導体層の表面の曲面化が妨げられる。そのため、インダクタ用導体層では、導体層の表面の曲面化を生じさせるために、ガラス成分の割合は小さい方がよい。
【００１０】
一方、キャパシタ用導体層は、インダクタ用導体層に比べて、誘電体層に接する面積が大きいことから、厚みが大きくなると、その導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板における反りの発生といった、多層基板の構造欠陥が生じやすくなる。そのため、キャパシタ用導体層では、厚みは小さい方がよい。
【００１１】
また、キャパシタ用導体層では、その近傍において所望の電界強度が安定して得られるように、厚みを均一にすると共に、誘電体層との接着性を良好にする必要がある。導体層と誘電体層との接着性を良好にするためには、導体ペースト中のガラス成分の割合は大きい方がよい。
【００１２】
また、キャパシタ用導体層では、前述の導体層の表面の曲面化が生じると、以下のような種々の問題が発生する。まず、導体層の厚みの均一性が劣化する。また、導体層の厚みが大きくなるため、多層基板中に気孔が発生しやすくなる。また、キャパシタ用導体層は、通常の焼結でも、収縮により網目状になりやすい。このような導体層において、更に表面の曲面化が生じると、多層基板中に発生する気孔の大きさが著しく大きくなる。これにより、導体層の近傍において所望の電界強度が得られなくなり、その結果、キャパシタンスの低下やＱ値の低下が生じる。また、キャパシタ用導体層では、誘電体層に接する面積が大きいことから、導体層の表面の曲面化が生じると、厚み方向に大きく膨張し、面に平行な方向に大きく収縮する。そのため、導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板における反りの発生といった、多層基板の構造欠陥が生じやすくなる。前述のように、導体ペースト中のガラス成分の割合が大きいと、導体層の表面の曲面化が妨げられる。そのため、これらの点からも、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【００１３】
なお、インダクタ用導体層は、キャパシタ用導体層に比べて、誘電体層に接する面積が小さいことから、厚みが大きいことや導体層の表面の曲面化によって多層基板の構造欠陥が生じる可能性は小さい。
【００１４】
このように、インダクタ用導体層とキャパシタ用導体層では特性および信頼性の面における好ましい態様が異なる。そのため、ＬＴＣＣ多層基板において、インダクタ用導体層とキャパシタ用導体層を同じ材料を用いて同じ厚みになるように形成する場合には、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができず、ＬＴＣＣ多層基板を用いた高周波用電子部品の特性および信頼性を向上させることが困難である。
【００１５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、インダクタ用導体層とキャパシタ用導体層とを含む低温同時焼成セラミック多層基板を用いて構成された高周波用電子部品であって、特性および信頼性を向上させることができるようにした高周波用電子部品を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１および第２の高周波用電子部品は、１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えている。低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。
【００１７】
本発明の第１の高周波用電子部品では、インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。これにより、本発明の第１の高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になる。
【００１８】
本発明の第１の高周波用電子部品において、インダクタ用導体層の厚みは、８〜３０μｍの範囲内であり、キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であってもよい。
【００１９】
また、本発明の第１の高周波用電子部品において、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さくてもよい。この場合、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であってもよい。
【００２０】
また、本発明の第１の高周波用電子部品において、インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在していてもよい。また、本発明の第１の高周波用電子部品において、キャパシタ用導体層は、ＺｒＯ２粒子を含んでいてもよい。
【００２１】
また、本発明の第１の高周波用電子部品において、複数の導体層は、グランドとして使用される導体層を含み、このグランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さくてもよい。
【００２２】
また、本発明の第１の高周波用電子部品において、インダクタ用導体層とキャパシタ用導体層は、低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていてもよい。
【００２３】
また、本発明の第１の高周波用電子部品において、インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていてもよい。
【００２４】
本発明の第２の高周波用電子部品では、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含んでいる。インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。これにより、本発明の第２の高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になる。
【００２５】
本発明の第２の高周波用電子部品において、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であってもよい。
【００２６】
また、本発明の第２の高周波用電子部品において、インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在していてもよい。また、本発明の第２の高周波用電子部品において、キャパシタ用導体層は、ＺｒＯ２粒子を含んでいてもよい。
【００２７】
また、本発明の第２の高周波用電子部品において、インダクタ用導体層とキャパシタ用導体層は、低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていてもよい。
【００２８】
また、本発明の第２の高周波用電子部品において、インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていてもよい。
【発明の効果】
【００２９】
本発明の第１または第２の高周波用電子部品によれば、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になり、その結果、特性および信頼性を向上させることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の一実施の形態に係る高周波用電子部品は、第１および第２の周波数帯域に対応可能な携帯電話機におけるフロントエンドモジュールとして用いられるものである。第２の周波数帯域は、第１の周波数帯域よりも高周波側に存在する。第１の周波数帯域は、ＡＧＳＭ（American Global System for Mobile Communications）方式で使用される周波数帯域と、ＥＧＳＭ（Extended Global System for Mobile Communications）方式で使用される周波数帯域の少なくとも一方を含んでいてもよい。第２の周波数帯域は、ＤＣＳ（Digital Cellular System）方式で使用される周波数帯域と、ＰＣＳ（Personal Communications Service）方式で使用される周波数帯域の少なくとも一方を含んでいてもよい。
【００３１】
ＡＧＳＭ方式の送信信号の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚである。ＡＧＳＭ方式の受信信号の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚである。ＥＧＳＭ方式の送信信号の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚである。ＥＧＳＭ方式の受信信号の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚである。ＤＣＳ方式の送信信号の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚである。ＤＣＳ方式の受信信号の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚである。ＰＣＳ方式の送信信号の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚである。ＰＣＳ方式の受信信号の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚである。
【００３２】
図１は、本実施の形態に係る高周波用電子部品の側面図である。本実施の形態に係る高周波用電子部品１は、低温同時焼成セラミック多層基板（以下、単に多層基板と記す。）１０と、この多層基板１０に実装された複数の素子とを備えている。多層基板１０は、１以上のインダクタおよび１以上のキャパシタを含んでいる。また、多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。多層基板１０の複数の誘電体層および複数の導体層については、後で詳しく説明する。
【００３３】
また、多層基板１０は、複数の誘電体層の積層方向における両側に配置された底面１０ａおよび上面１０ｂと、底面１０ａと上面１０ｂとを連結する４つの側面とを有し、直方体形状をなしている。多層基板１０に実装された複数の素子は、上面１０ｂに搭載されている。この複数の素子についても、後で詳しく説明する。
【００３４】
次に、図２の回路図を参照して、本実施の形態に係る高周波用電子部品１の回路構成について説明する。図２に示したように、本実施の形態に係る高周波用電子部品１は、アンテナ端子ＡＮＴと、２つの受信信号端子Ｒｘ１，Ｒｘ２と、２つの送信信号端子Ｔｘ１，Ｔｘ２と、２つの制御端子Ｖｃ１，Ｖｃ２とを備えている。アンテナ端子ＡＮＴは、アンテナ２０に接続される。受信信号端子Ｒｘ１は、第１の周波数帯域の受信信号を出力する。受信信号端子Ｒｘ２は、第２の周波数帯域の受信信号を出力する。送信信号端子Ｔｘ１には、第１の周波数帯域の送信信号が入力される。送信信号端子Ｔｘ２には、第２の周波数帯域の送信信号が入力される。制御端子Ｖｃ１には、第１の制御信号が入力される。制御端子Ｖｃ２には、第２の制御信号が入力される。端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２は、外部回路に接続されるようになっている。
【００３５】
高周波用電子部品１は、更に、ダイプレクサ２と、２つのスイッチ回路３，５と、２つのローパスフィルタ（以下、ＬＰＦとも記す。）４，６とを備えている。ダイプレクサ２は、アンテナ端子ＡＮＴおよびスイッチ回路３，５に接続されている。
【００３６】
スイッチ回路３は、３つのポートＰ１〜Ｐ３を有している。ポートＰ１はダイプレクサ２に接続されている。ポートＰ２はＬＰＦ４に接続されている。ポートＰ３は受信信号端子Ｒｘ１に接続されている。また、スイッチ回路３は、制御端子Ｖｃ１に接続されている。そして、スイッチ回路３は、制御端子Ｖｃ１からの第１の制御信号の状態に応じて、ポートＰ２またはポートＰ３を選択的にポートＰ１に接続する。
【００３７】
スイッチ回路５は、３つのポートＰ４〜Ｐ６を有している。ポートＰ４はダイプレクサ２に接続されている。ポートＰ５はＬＰＦ６に接続されている。ポートＰ６は受信信号端子Ｒｘ２に接続されている。また、スイッチ回路５は、制御端子Ｖｃ２に接続されている。そして、スイッチ回路５は、制御端子Ｖｃ２からの第２の制御信号の状態に応じて、ポートＰ５またはポートＰ６を選択的にポートＰ４に接続する。
【００３８】
ＬＰＦ４は、スイッチ回路３のポートＰ２と送信信号端子Ｔｘ１との間に挿入されている。ＬＰＦ４は、第１の周波数帯域の送信信号に含まれる高調波成分を除去する。ＬＰＦ６は、スイッチ回路５のポートＰ５と送信信号端子Ｔｘ２との間に挿入されている。ＬＰＦ６は、第２の周波数帯域の送信信号に含まれる高調波成分を除去する。
【００３９】
ダイプレクサ２は、インダクタＬ３，Ｌ４と、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５とを有している。インダクタＬ３およびキャパシタＣ１，Ｃ３の各一端はアンテナ端子ＡＮＴに接続されている。インダクタＬ３およびキャパシタＣ１の各他端はスイッチ回路３のポートＰ１に接続されている。キャパシタＣ２の一端はキャパシタＣ１の他端に接続されている。キャパシタＣ２の他端は接地されている。キャパシタＣ４の一端はキャパシタＣ３の他端に接続されている。キャパシタＣ４の他端はスイッチ回路５のポートＰ４に接続されている。インダクタＬ４の一端はキャパシタＣ３の他端に接続されている。インダクタＬ４の他端は、キャパシタＣ５を介して接地されている。
【００４０】
インダクタＬ３およびキャパシタＣ１，Ｃ２は、第１の周波数帯域の信号を通過させ、第２の周波数帯域の信号を遮断するローパスフィルタを構成する。キャパシタＣ３，Ｃ４，Ｃ５およびインダクタＬ４は、第２の周波数帯域の信号を通過させ、第１の周波数帯域の信号を遮断するバンドパスフィルタを構成する。
【００４１】
スイッチ回路３は、ポートＰ１〜Ｐ３と、インダクタＬ１，Ｌ５と、キャパシタＣ６，Ｃ７，Ｃ８，Ｃ９と、抵抗器Ｒ２と、ダイオードＤ１，Ｄ２とを有している。インダクタＬ１およびキャパシタＣ９の各一端およびダイオードＤ１のアノードは、ポートＰ１に接続されている。キャパシタＣ９の他端は接地されている。ダイオードＤ１のカソードおよびインダクタＬ１の一端は、ポートＰ２に接続されている。インダクタＬ１の他端は接地されている。インダクタＬ５の他端、ダイオードＤ２のカソードおよびキャパシタＣ６の一端は、ポートＰ３に接続されている。ダイオードＤ２のアノードは、抵抗器Ｒ２の一端に接続されていると共に、キャパシタＣ７を介して接地されている。抵抗器Ｒ２の他端は制御端子Ｖｃ１に接続されていると共に、キャパシタＣ８を介して接地されている。キャパシタＣ６の他端は接地されている。
【００４２】
ＬＰＦ４は、インダクタＬ６と、キャパシタＣ１０，Ｃ１１，Ｃ１２とを有している。インダクタＬ６およびキャパシタＣ１０，Ｃ１２の各一端は、送信信号端子Ｔｘ１に接続されている。インダクタＬ６およびキャパシタＣ１０の各他端およびキャパシタＣ１１の一端は、スイッチ回路３のポートＰ２に接続されている。キャパシタＣ１１，Ｃ１２の各他端は接地されている。
【００４３】
スイッチ回路５は、ポートＰ４〜Ｐ６と、インダクタＬ２，Ｌ７，Ｌ９と、キャパシタＣ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７と、抵抗器Ｒ１と、ダイオードＤ３，Ｄ４とを有している。インダクタＬ２，Ｌ７およびキャパシタＣ１６の各一端およびダイオードＤ３のアノードは、ポートＰ４に接続されている。キャパシタＣ１６の他端は接地されている。ダイオードＤ３のカソードおよびインダクタＬ９の一端は、ポートＰ５に接続されている。インダクタＬ９の他端は接地されている。インダクタＬ７の他端、ダイオードＤ４のカソードおよびキャパシタＣ１３の一端は、ポートＰ６に接続されている。ダイオードＤ４のアノードは、抵抗器Ｒ１の一端に接続されていると共に、キャパシタＣ１４を介して接地されている。抵抗器Ｒ１の他端は制御端子Ｖｃ２に接続されていると共に、キャパシタＣ１５を介して接地されている。キャパシタＣ１３の他端は接地されている。キャパシタＣ１７の一端はインダクタＬ２の他端に接続されている。キャパシタＣ１７の他端はポートＰ５に接続されている。
【００４４】
ＬＰＦ６は、インダクタＬ８と、キャパシタＣ１８，Ｃ１９，Ｃ２０とを有している。インダクタＬ８およびキャパシタＣ１８，Ｃ２０の各一端は、送信信号端子Ｔｘ２に接続されている。インダクタＬ８およびキャパシタＣ１８の各他端およびキャパシタＣ１９の一端は、スイッチ回路５のポートＰ５に接続されている。キャパシタＣ１９，Ｃ２０の各他端は接地されている。
【００４５】
高周波用電子部品１では、アンテナ端子ＡＮＴに入力された第１の周波数帯域の受信信号は、ダイプレクサ２およびスイッチ回路３を通過して、受信信号端子Ｒｘ１に送られる。アンテナ端子ＡＮＴに入力された第２の周波数帯域の受信信号は、ダイプレクサ２およびスイッチ回路５を通過して、受信信号端子Ｒｘ２に送られる。送信信号端子Ｔｘ１に入力された第１の周波数帯域の送信信号は、ＬＰＦ４、スイッチ回路３およびダイプレクサ２を通過して、アンテナ端子ＡＮＴに送られる。送信信号端子Ｔｘ２に入力された第２の周波数帯域の送信信号は、ＬＰＦ６、スイッチ回路５およびダイプレクサ２を通過して、アンテナ端子ＡＮＴに送られる。
【００４６】
図３は、高周波用電子部品１の平面図である。図３に示したように、高周波用電子部品１を構成する素子のうち、インダクタＬ１，Ｌ２、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４および抵抗器Ｒ１，Ｒ２は多層基板１０の上面１０ｂに搭載されている。他の素子は、多層基板１０内の導体層を用いて構成されている。多層基板１０の底面１０ａには、端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２と、後述する複数のグランド端子が配置されている。
【００４７】
次に、図４ないし図２８を参照して、多層基板１０の構成の一例について説明する。図４ないし図２７は、それぞれ、上から１層目ないし２４層目（最下層）の誘電体層の上面を示している。図２８は、上から２４層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。図４ないし図２７において、丸印はスルーホールを表している。
【００４８】
図４に示した１層目の誘電体層１０１の上面には、導体層１１１Ａ，１１１Ｂ，１１２Ａ，１１２Ｂ，１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂ，１１５Ａ，１１５Ｂ，１１６Ａ，１１６Ｂ，１１７Ａ，１１７Ｂ，１１８Ａ，１１８Ｂ，１１９Ａ，１１９Ｂ，１１９Ｃ，１１９Ｄが形成されている。
【００４９】
ダイオードＤ１のアノードは導体層１１１Ａに接続され、ダイオードＤ１のカソードは導体層１１１Ｂに接続されている。ダイオードＤ２のアノードは導体層１１２Ａに接続され、ダイオードＤ２のカソードは導体層１１２Ｂに接続されている。ダイオードＤ３のアノードは導体層１１３Ａに接続され、ダイオードＤ３のカソードは導体層１１３Ｂに接続されている。ダイオードＤ４のアノードは導体層１１４Ａに接続され、ダイオードＤ４のカソードは導体層１１４Ｂに接続されている。インダクタＬ１の一端は導体層１１５Ａに接続され、インダクタＬ１の他端は導体層１１５Ｂに接続されている。インダクタＬ２の一端は導体層１１６Ａに接続され、インダクタＬ２の他端は導体層１１６Ｂに接続されている。抵抗器Ｒ１の一端は導体層１１７Ａに接続され、抵抗器Ｒ１の他端は導体層１１７Ｂに接続されている。抵抗器Ｒ２の一端は導体層１１８Ａに接続され、抵抗器Ｒ２の他端は導体層１１８Ｂに接続されている。誘電体層１０１には、上記各導体層に接続された複数のスルーホールが形成されている。
【００５０】
図５に示した２層目の誘電体層１０２の上面には、キャパシタ用導体層２０４，２１７Ａと、導体層１２１，１２２が形成されている。キャパシタ用導体層２０４は、図２におけるキャパシタＣ４の一部を構成する。導体層２０４には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１３Ａ，１１６Ｂが接続されている。キャパシタ用導体層２１７Ａは、図２におけるキャパシタＣ１７の一部を構成する。導体層２１７Ａには、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１３Ｂが接続されている。
【００５１】
導体層１２１には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１５Ａ，１１９Ｃが接続されている。導体層１２２には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１１Ｂ，１１５Ｂが接続されている。誘電体層１０２には、それぞれ導体層２０４，２１７Ａ，１２１，１２２に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５２】
図６に示した３層目の誘電体層１０３の上面には、キャパシタ用導体層２０３Ａ，２１７Ｂと、導体層１３１〜１４３が形成されている。導体層２０３Ａは、図５に示した導体層２０４と共に図２におけるキャパシタＣ４を構成すると共に、図２におけるキャパシタＣ３の一部を構成する。導体層２１７Ｂは、図２におけるキャパシタＣ１７の他の一部を構成する。導体層２１７Ｂには、誘電体層１０１，１０２に形成されたスルーホールを介して、図４に示した導体層１１６Ａが接続されている。導体層１３１〜１４３には、それぞれ、誘電体層１０１，１０２に形成されたスルーホールを介して、図４に示した１１９Ａ，１１４Ａ，１１４Ｂ，１１９Ｂ，１１７Ａ，１１８Ａ，１１７Ｂ，１１８Ｂ，１１９Ｃ，１１１Ａ，１１２Ａ，１１２Ｂ，１１９Ｄが接続されている。誘電体層１０３には、それぞれ導体層２０３Ａ，１３１〜１４３に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５３】
図７に示した４層目の誘電体層１０４の上面には、キャパシタ用導体層２０３Ｂ，２１７Ｃが形成されている。導体層２０３Ｂは、図６に示した導体層２０３Ａと共に図２におけるキャパシタＣ３を構成する。導体層２１７Ｃは、図５に示した導体層２１７Ａおよび図６に示した導体層２１７Ｂと共に図２におけるキャパシタＣ１７を構成する。導体層２１７Ｃには、誘電体層１０２，１０３に形成されたスルーホールを介して、図５に示した導体層２１７Ａが接続されている。誘電体層１０４には、それぞれ導体層２０３Ｂ，２１７Ｃに接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５４】
図８に示した５層目の誘電体層１０５には、誘電体層１０４に形成された複数のスルーホールに接続された複数のスルーホールが形成されている。
【００５５】
図９に示した６層目の誘電体層１０６の上面には、インダクタ用導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａ，３６１と、導体層１５１，１５２，１５３，１５４，１５５が形成されている。導体層３６１は、インダクタ構成部３０８Ａ，３０９Ａを有している。導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７の各一部を構成する。インダクタ構成部３０８Ａ，３０９Ａは、それぞれ、図２におけるインダクタＬ８，Ｌ９の各一部を構成する。
【００５６】
導体層３０３Ａには、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２０３Ｂが接続されている。導体層３０５Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１４２を介して、図４に示した導体層１１２Ｂが接続されている。導体層３０６Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図５に示した導体層１２２を介して、図４に示した導体層１１１Ｂが接続されている。導体層３０７Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１３３を介して、図４に示した導体層１１４Ｂが接続されている。導体層３６１におけるインダクタ構成部３０８Ａ，３０９Ａの境界近傍の位置には、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２１７Ｃが接続されている。
【００５７】
導体層１５１，１５２，１５３，１５４には、それぞれ、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１３５，１３７，１３６，１３８を介して、図４に示した導体層１１７Ａ，１１７Ｂ，１１８Ａ，１１８Ｂが接続されている。導体層１５５には、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２０３Ｂが接続されている。誘電体層１０６には、誘電体層１０６の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００５８】
図１０に示した７層目の誘電体層１０７の上面には、インダクタ用導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂと、導体層１５６，１５７が形成されている。導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９の各一部を構成する。導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂには、それぞれ、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａ、インダクタ構成部３０８Ａ，３０９Ａが接続されている。
【００５９】
導体層１５６には、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層１５５が接続されている。導体層１５７には、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層１５２が接続されている。誘電体層１０７には、誘電体層１０７の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６０】
図１１に示した８層目の誘電体層１０８の上面には、インダクタ用導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃが形成されている。導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９の各一部を構成する。導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃには、それぞれ、誘電体層１０７に形成されたスルーホールを介して、図１０に示した導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂが接続されている。誘電体層１０８には、誘電体層１０８の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６１】
図１２に示した９層目の誘電体層１０９の上面には、インダクタ用導体層３０３Ｄ，３０４Ａ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄと、導体層１５８が形成されている。導体層３０３Ｄ，３０４Ａ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄは、それぞれ、図２におけるインダクタＬ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ９の各一部を構成する。導体層３０３Ｄ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄには、それぞれ、誘電体層１０８に形成されたスルーホールを介して、図１１に示した導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０９Ｃが接続されている。導体層３０４Ａには、誘電体層１０３〜１０８に形成されたスルーホールを介して、図６に示した導体層２０３Ａが接続されている。導体層１５８には、誘電体層１０３〜１０８に形成されたスルーホールを介して、図６に示した導体層１４１が接続されている。誘電体層１０９には、誘電体層１０９の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６２】
図１３に示した１０層目の誘電体層１１０の上面には、インダクタ用導体層３０４Ｂ，３０７Ｅ，３０９Ｅ，３６２と、導体層１５９が形成されている。導体層３６２は、インダクタ構成部３０３Ｅ，３０５Ｅを有している。導体層３０４Ｂ，３０７Ｅ，３０９Ｅは、それぞれ、図２におけるインダクタＬ４，Ｌ７，Ｌ９の各一部を構成する。導体層３０４Ｂ，３０７Ｅ，３０９Ｅには、それぞれ、誘電体層１０９に形成されたスルーホールを介して、図１２に示した導体層３０４Ａ，３０７Ｄ，３０９Ｄが接続されている。また、導体層３０７Ｅには、誘電体層１０２〜１０９に形成されたスルーホールを介して、図５に示した導体層２０４が接続されている。インダクタ構成部３０３Ｅ，３０５Ｅは、それぞれ、図２におけるインダクタＬ３，Ｌ５の各一部を構成する。インダクタ構成部３０３Ｅ，３０５Ｅの各端部近傍の部分には、それぞれ、誘電体層１０９に形成されたスルーホールを介して、図１２に示した導体層３０３Ｄ，３０５Ｄが接続されている。導体層１５９には、誘電体層１０８，１０９に形成されたスルーホールを介して、図１１に示した導体層３０８Ｃが接続されている。誘電体層１１０には、誘電体層１１０の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６３】
図１４に示した１１層目の誘電体層１１１の上面には、インダクタ用導体層３０４Ｃ，３０９Ｆが形成されている。導体層３０４Ｃ，３０９Ｆは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｃ，３０９Ｆには、それぞれ、誘電体層１１０に形成されたスルーホールを介して、図１３に示した導体層３０４Ｂ，３０９Ｅが接続されている。誘電体層１１１には、それぞれ導体層３０４Ｃ，３０９Ｆに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６４】
図１５に示した１２層目の誘電体層１１２の上面には、インダクタ用導体層３０４Ｄ，３０９Ｇが形成されている。導体層３０４Ｄ，３０９Ｇは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｄ，３０９Ｇには、それぞれ、誘電体層１１１に形成されたスルーホールを介して、図１４に示した導体層３０４Ｃ，３０９Ｆが接続されている。誘電体層１１２には、それぞれ導体層３０４Ｄ，３０９Ｇに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６５】
図１６に示した１３層目の誘電体層１１３の上面には、インダクタ用導体層３０４Ｅ，３０９Ｈが形成されている。導体層３０４Ｅ，３０９Ｈは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｅ，３０９Ｈには、それぞれ、誘電体層１１２に形成されたスルーホールを介して、図１５に示した導体層３０４Ｄ，３０９Ｇが接続されている。誘電体層１１３には、それぞれ導体層３０４Ｅ，３０９Ｈに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６６】
図１７に示した１４層目の誘電体層１１４の上面には、インダクタ用導体層３０９Ｉと、導体層１６０が形成されている。導体層３０９Ｉは、図２におけるインダクタＬ９の一部を構成する。導体層３０９Ｉには、誘電体層１１３に形成されたスルーホールを介して、図１６に示した導体層３０９Ｈが接続されている。導体層１６０には、誘電体層１０６〜１１３に形成されたスルーホールを介して、図９に示した導体層３０５Ａが接続されている。誘電体層１１４には、それぞれ導体層３０９Ｉ，１６０に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６７】
図１８に示した１５層目の誘電体層１１５には、誘電体層１１４に形成された複数のスルーホールに接続された複数のスルーホールが形成されている。
【００６８】
図１９に示した１６層目の誘電体層１１６の上面には、キャパシタ用導体層２０１，２０７Ａ，２１０，２１８が形成されている。導体層２０１は、図２におけるキャパシタＣ１の一部を構成する。導体層２０１には、誘電体層１０６〜１１５に形成されたスルーホールを介して、図９に示した導体層３０３Ａが接続されている。導体層２０７Ａは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ａには、誘電体層１０１〜１１５に形成されたスルーホールおよび図６に示した導体層１４３を介して、図４に示した導体層１１９Ｄが接続されている。導体層２１０は、図２におけるキャパシタＣ１０の一部を構成する。導体層２１０には、誘電体層１０９〜１１５に形成されたスルーホールを介して、図１２に示した導体層３０６Ｄが接続されている。導体層２１８は、図２におけるキャパシタＣ１８の一部を構成する。導体層２１８には、誘電体層１０８〜１１５に形成されたスルーホールおよび図１３に示した導体層１５９を介して、図１１に示した導体層３０８Ｃが接続されている。誘電体層１１６には、それぞれ導体層２０７Ａ，２１０，２１８に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６９】
図２０に示した１７層目の誘電体層１１７の上面には、キャパシタ用導体層２０７Ｂ，２０９，２１１Ａ，２１９Ａと、導体層１６１，１６２，１６３が形成されている。導体層２０７Ｂは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｂには、誘電体層１０１〜１１５に形成されたスルーホール、図６に示した導体層１４１および図１２に示した導体層１５８を介して、図４に示した導体層１１２Ａが接続されている。導体層２０９は、図１９に示した導体層２０１と共に図２におけるキャパシタＣ１を構成すると共に、図２におけるキャパシタＣ９の一部を構成する。導体層２０９には、誘電体層１１０〜１１６に形成されたスルーホールを介して、図１３に示した導体層３６２が接続されている。導体層２１１Ａは、図１９に示した導体層２１０と共に図２におけるキャパシタＣ１０を構成すると共に、図２におけるキャパシタＣ１１の一部を構成する。導体層２１１Ａには、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３０６Ａが接続されている。導体層２１９Ａは、図１９に示した導体層２１８と共に図２におけるキャパシタＣ１８を構成すると共に、図２におけるキャパシタＣ１９の一部を構成する。導体層２１９Ａには、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３６１が接続されている。
【００７０】
導体層１６１には、誘電体層１１３〜１１６に形成されたスルーホールを介して、図１６に示した導体層３０４Ｅが接続されている。導体層１６２には、誘電体層１０３〜１１６に形成されたスルーホールを介して、図６に示した導体層１３２が接続されている。導体層１６３には、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３０７Ａが接続されている。誘電体層１１７には、誘電体層１１７の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７１】
図２１に示した１８層目の誘電体層１１８の上面には、グランドとして使用されるグランド用導体層１７１が形成されている。導体層１７１には、誘電体層１０１〜１１７に形成されたスルーホールを介して、図４に示した導体層１１９Ａ，１１９Ｂ，１１９Ｃ，１１９Ｄが接続されている。また、導体層１７１には、誘電体層１１４〜１１７に形成されたスルーホールを介して、図１７に示した導体層３０９Ｉが接続されている。また、導体層１７１には、誘電体層１１６，１１７に形成されたスルーホールを介して、図１９に示した導体層２０７Ａが接続されている。誘電体層１１８には、導体層１７１に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７２】
図２２に示した１９層目の誘電体層１１９の上面には、キャパシタ用導体層２０２，２０５，２１４，２１９Ｂと、導体層１７２，１７３が形成されている。導体層２０２は、図２におけるキャパシタＣ２の一部を構成する。導体層２０２には、誘電体層１１７，１１８に形成されたスルーホールを介して、図２０に示した導体層２０９が接続されている。導体層２０５は、図２におけるキャパシタＣ５の一部を構成する。導体層２０５には、誘電体層１１３〜１１８に形成されたスルーホールおよび図２０に示した導体層１６１を介して、図１６に示した導体層３０４Ｅが接続されている。導体層２１４は、図２におけるキャパシタＣ１４の一部を構成する。導体層２１４には、誘電体層１０１〜１１８に形成されたスルーホール、図６に示した導体層１３２および図２０に示した導体層１６２を介して、図４に示した導体層１１４Ａが接続されている。また、導体層２１４には、誘電体層１０１〜１１８に形成されたスルーホール、図６に示した導体層１３５および図９に示した導体層１５１を介して、図４に示した導体層１１７Ａが接続されている。導体層２１９Ｂは、図２におけるキャパシタＣ１９の一部を構成する。導体層２１９Ｂには、誘電体層１１７，１１８に形成されたスルーホールを介して、図２０に示した導体層２１９Ａが接続されている。
【００７３】
導体層１７２には、誘電体層１０６〜１１８に形成されたスルーホールおよび図２０に示した導体層１６３を介して、図９に示した導体層３０７Ａが接続されている。導体層１７３には、誘電体層１０６〜１１８に形成されたスルーホールおよび図１７に示した導体層１６０を介して、図９に示した導体層３０５Ａが接続されている。誘電体層１１９には、それぞれ導体層１７２，１７３に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７４】
図２３に示した２０層目の誘電体層１２０の上面には、グランドとして使用されるグランド用導体層１７４が形成されている。導体層１７４には、誘電体層１１８，１１９に形成されたスルーホールを介して、図２１に示した導体層１７１が接続されている。誘電体層１２０には、導体層１７４に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７５】
図２４に示した２１層目の誘電体層１２１の上面には、キャパシタ用導体層２０６Ａ，２０７Ｃ，２１１Ｂ，２１６，２２０が形成されている。導体層２０６Ａは、図２におけるキャパシタＣ６の一部を構成する。導体層２０６Ａには、誘電体層１０６〜１２０に形成されたスルーホール、図１７に示した導体層１６０および図２２に示した導体層１７３を介して、図９に示した導体層３０５Ａが接続されている。導体層２０７Ｃは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｃには、誘電体層１０１〜１２０に形成されたスルーホール、図６に示した導体層１３６および図９に示した導体層１５３を介して、図４に示した導体層１１８Ａが接続されている。また、導体層２０７Ｃには、誘電体層１１７〜１２０に形成されたスルーホールを介して、図２０に示した導体層２０７Ｂが接続されている。導体層２１１Ｂは、図２におけるキャパシタＣ１１の一部を構成する。導体層２１１Ｂには、誘電体層１１７〜１２０に形成されたスルーホールを介して、図２０に示した導体層２１１Ａが接続されている。導体層２１６は、図２におけるキャパシタＣ１６の一部を構成する。導体層２１６には、誘電体層１１０〜１２０に形成されたスルーホールを介して、図１３に示した導体層３０７Ｅが接続されている。導体層２２０は、図２におけるキャパシタＣ２０の一部を構成する。導体層２２０には、誘電体層１１６〜１２０に形成されたスルーホールを介して、図１９に示した導体層２１８が接続されている。誘電体層１２１には、それぞれ導体層２０６Ａ，２０７Ｃ，２２０に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７６】
図２５に示した２２層目の誘電体層１２２の上面には、グランドとして使用されるグランド用導体層１７５が形成されている。導体層１７５には、誘電体層１２０，１２１に形成されたスルーホールを介して、図２３に示した導体層１７４が接続されている。誘電体層１２２には、導体層１７５に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７７】
図２６に示した２３層目の誘電体層１２３の上面には、キャパシタ用導体層２０６Ｂ，２０７Ｄ，２０８，２１２，２１３，２１５が形成されている。導体層２０６Ｂは、図２におけるキャパシタＣ６の一部を構成する。導体層２０６Ｂには、誘電体層１２１，１２２に形成されたスルーホールを介して、図２４に示した導体層２０６Ａが接続されている。導体層２０７Ｄは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｄには、誘電体層１２１，１２２に形成されたスルーホールを介して、図２４に示した導体層２０７Ｃが接続されている。導体層２０８は、図２におけるキャパシタＣ８の一部を構成する。導体層２０８には、誘電体層１０１〜１２２に形成されたスルーホール、図６に示した導体層１３８および図９に示した導体層１５４を介して、図４に示した導体層１１８Ｂが接続されている。導体層２１２は、図２におけるキャパシタＣ１２の一部を構成する。導体層２１２には、誘電体層１１６〜１２２に形成されたスルーホールを介して、図１９に示した導体層２１０が接続されている。導体層２１３は、図２におけるキャパシタＣ１３の一部を構成する。導体層２１３には、誘電体層１０６〜１２２に形成されたスルーホール、図２０に示した導体層１６３および図２２に示した導体層１７２を介して、図９に示した導体層３０７Ａが接続されている。導体層２１５は、図２におけるキャパシタＣ１５の一部を構成する。導体層２１５には、誘電体層１０１〜１２２に形成されたスルーホール、図６に示した導体層１３７、図９に示した導体層１５２および図１０に示した導体層１５７を介して、図４に示した導体層１１７Ｂが接続されている。誘電体層１２３には、それぞれ導体層２０６Ｂ，２０８，２１２，２１３，２１５に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７８】
図２７に示した２４層目の誘電体層１２４の上面には、グランドとして使用されるグランド用導体層１７６と導体層１７７が形成されている。導体層１７６には、誘電体層１２２，１２３に形成されたスルーホールを介して、図２５に示した導体層１７５が接続されている。導体層１７７には、誘電体層１２１〜１２３に形成されたスルーホールを介して、図２４に示した導体層２２０が接続されている。誘電体層１２４には、導体層１７６に接続された複数のスルーホールと、導体層１７７に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７９】
図２８に示したように、誘電体層１２４の下面、すなわち多層基板１０の底面１０ａには、前述の各端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２を構成する導体層と、３つのグランド端子Ｇ１〜Ｇ３を構成する導体層と、グランド用導体層１８１〜１８４とが形成されている。グランド端子Ｇ１〜Ｇ３は、グランドに接続されるようになっている。
【００８０】
アンテナ端子ＡＮＴには、誘電体層１０６〜１２４に形成されたスルーホール、図９に示した導体層１５５および図１０に示した導体層１５６を介して、図７に示した導体層２０３Ｂが接続されている。送信信号端子Ｔｘ１には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１２が接続されている。送信信号端子Ｔｘ２には、誘電体層１２１〜１２４に形成されたスルーホールおよび図２７に示した導体層１７７を介して、図２４に示した導体層２２０が接続されている。受信信号端子Ｒｘ１には、誘電体層１２１〜１２４に形成されたスルーホールを介して、図２４に示した導体層２０６Ａが接続されている。受信信号端子Ｒｘ２には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１３が接続されている。制御端子Ｖｃ１には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２０８が接続されている。制御端子Ｖｃ２には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１５が接続されている。グランド端子Ｇ１〜Ｇ３およびグランド用導体層１８１〜１８４には、誘電体層１２４に形成された複数のスルーホールを介して、図２７に示した導体層１７６が接続されている。
【００８１】
キャパシタＣ１は、導体層２０１，２０９と誘電体層１１６によって構成されている。キャパシタＣ２は、導体層２０２，１７４と誘電体層１１９によって構成されている。キャパシタＣ３は、導体層２０３Ａ，２０３Ｂと誘電体層１０３によって構成されている。キャパシタＣ４は、導体層２０４，２０３Ａと誘電体層１０２によって構成されている。キャパシタＣ５は、導体層１７１，２０５，１７４と誘電体層１１８，１１９によって構成されている。キャパシタＣ６は、導体層１７４，２０６Ａ，１７５，２０６Ｂ，１７６と誘電体層１２０〜１２３によって構成されている。キャパシタＣ７は、導体層２０７Ａ，２０７Ｂ，１７１，１７４，２０７Ｃ，１７５，２０７Ｄ，１７６と誘電体層１１６，１１７，１２０〜１２３によって構成されている。キャパシタＣ８は、導体層１７５，２０８，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ９は、導体層２０９，１７１と誘電体層１１７によって構成されている。キャパシタＣ１０は、導体層２１０，２１１Ａと誘電体層１１６によって構成されている。キャパシタＣ１１は、導体層２１１Ａ，１７１，１７４，２１１Ｂ，１７５と誘電体層１１７，１２０，１２１によって構成されている。キャパシタＣ１２は、導体層１７５，２１２，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１３は、導体層１７５，２１３，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１４は、導体層１７１，２１４，１７４と誘電体層１１８，１１９によって構成されている。キャパシタＣ１５は、導体層１７５，２１５，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１６は、導体層１７４，２１６，１７５と誘電体層１２０，１２１によって構成されている。キャパシタＣ１７は、導体層２１７Ａ，２１７Ｂ，２１７Ｃと誘電体層１０２，１０３によって構成されている。キャパシタＣ１８は、導体層２１８，２１９Ａと誘電体層１１６によって構成されている。キャパシタＣ１９は、導体層２１９Ａ，１７１，２１９Ｂ，１７４と誘電体層１１７〜１１９によって構成されている。キャパシタＣ２０は、導体層１７４，２２０，１７５と誘電体層１２０，１２１によって構成されている。
【００８２】
インダクタＬ３は、導体層３０３Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄおよびインダクタ構成部３０３Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ４は、導体層３０４Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ，３０４Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ５は、導体層３０５Ａ，３０５Ｂ，３０５Ｃ，３０５Ｄおよびインダクタ構成部３０５Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ６は、導体層３０６Ａ，３０６Ｂ，３０６Ｃ，３０６Ｄと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ７は、導体層３０７Ａ，３０７Ｂ，３０７Ｃ，３０７Ｄ，３０７Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ８は、インダクタ構成部３０８Ａおよび導体層３０８Ｂ，３０８Ｃと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ９は、インダクタ構成部３０９Ａおよび導体層３０９Ｂ，３０９Ｃ，３０９Ｄ，３０９Ｅ，３０９Ｆ，３０９Ｇ，３０９Ｈ，３０９Ｉと、これらを直列に接続するスルーホールによって構成されている。
【００８３】
図１に示したように、多層基板１０内には、複数の誘電体層１０１〜１２４の積層方向における異なる位置に配置された３つの領域Ａ１，Ａ２，Ａ３が形成されている。領域Ａ１は、誘電体層１０２〜１０４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ１内には、キャパシタ用導体層は配置されているが、インダクタ用導体層は配置されていない。領域Ａ２は、誘電体層１０６〜１１４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ２内には、インダクタ用導体層は配置されているが、キャパシタ用導体層は配置されていない。領域Ａ３は、誘電体層１１６〜１２４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ３内には、キャパシタ用導体層は配置されているが、インダクタ用導体層は配置されていない。従って、多層基板１０において、インダクタ用導体層とキャパシタ用導体層は、複数の誘電体層１０１〜１２４の積層方向における異なる位置に配置されている。
【００８４】
次に、多層基板１０の製造方法について説明する。多層基板１０の製造方法では、まず、それぞれ後に誘電体層１０１〜１２４となる複数のセラミックグリーンシートを作製する。次に、各グリーンシートに、スルーホール用の複数の孔を形成する。次に、各グリーンシートにおいて、スルーホール用の孔に導体ペーストを充填してスルーホールを形成する。導体層が配置された誘電体層となるべきグリーンシートでは、スルーホールを形成する際に同時に、導体ペーストを用いて導体層を形成する。導体層は、例えばスクリーン印刷によって形成される。次に、スルーホールおよび導体層が形成された複数のグリーンシートを重ね合わせ、熱と圧力を加えて、複数のグリーンシートの積層体を作製する。次に、この積層体において、バインダ等の有機成分を分解させ、更にセラミックと導体を同時に焼成する。次に、積層体の底面および上面において露出する導体部分にめっきを施す。以上の工程により、多層基板１０が完成する。
【００８５】
本実施の形態に係る高周波用電子部品１は、多層基板１０と、この多層基板１０に実装された複数の素子とを備えている。多層基板１０は、１以上のインダクタおよび１以上のキャパシタを含んでいる。また、多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。なお、多層基板１０において、グランド用導体層１７１，１７４，１７５，１７６は、グランドとして用いられると共に、キャパシタを構成するためにも用いられるため、キャパシタ用導体層に含まれる。
【００８６】
多層基板１０における誘電体層の材料としては、例えばガラスセラミック材料が用いられる。より具体的に説明すると、多層基板１０における誘電体層の材料としては、例えば、骨材がアルミナ（Ａｌ２Ｏ３）であり、ガラス成分が硼珪酸ガラスである硼珪酸ガラス−アルミナ系のガラスセラミック材料が用いられる。この材料において、アルミナと硼珪酸ガラスの総和に対するアルミナと硼珪酸ガラスのそれぞれの割合は、例えば５０重量％ずつである。また、この材料における硼珪酸ガラスは、例えば、Ｓｉ、Ｂ、Ａｌ、Ｓｒ、ＣａおよびＯを含む。
【００８７】
以下、本実施の形態に係る高周波用電子部品１の特徴について説明する。本実施の形態では、多層基板１０において、インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。
【００８８】
既に説明したように、インダクタ用導体層は、インダクタのＱ値を大きくするために、厚みは大きい方がよい。一方、キャパシタ用導体層は、インダクタ用導体層に比べて、誘電体層に接する面積が大きいことから、厚みが大きくなると、その導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板１０における反りの発生といった、多層基板１０の構造欠陥が生じやすくなる。そのため、キャパシタ用導体層の厚みは小さい方がよい。
【００８９】
本実施の形態によれば、インダクタ用導体層の厚みをキャパシタ用導体層の厚みよりも大きくしたので、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができる。具体的には、本実施の形態によれば、インダクタ用導体層の厚みを大きくしてインダクタのＱ値を大きくしながら、キャパシタ用導体層の厚みを小さくして、多層基板１０の構造欠陥が発生することを防止することができる。
【００９０】
なお、インダクタ用導体層の厚みは、上述のようにインダクタのＱ値を大きくするためには大きい方がよいが、大きすぎると多層基板１０の構造欠陥が発生しやすくなる。また、移動体通信用の周波数帯域で使用される本実施の形態に係る高周波用電子部品では、表皮効果により、電流は導体層の表面から２〜３μｍまでの深さの範囲を通るが、導体層の表面の凹凸も考慮すると、導体層の厚みとしては、８μｍ以上は必要である。これらのことを考慮すると、インダクタ用導体層の厚みは、８〜３０μｍの範囲内であることが好ましい。また、キャパシタ用導体層の厚みは、上述のように多層基板１０の構造欠陥が発生することを防止するためには小さい方がよい。しかし、キャパシタ用導体層の厚みが小さすぎると、キャパシタ用導体層に網目状の孔が開き、キャパシタのＱ値が小さくなると共にキャパシタ用導体層を安定して形成することが困難になる。このことを考慮すると、キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であることが好ましい。
【００９１】
なお、キャパシタ用導体層のうち、導体層１７１，１７４，１７５，１７６のように、誘電体層の上面のほぼ全面に形成され、グランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さくすることが好ましい。
【００９２】
また、本実施の形態では、多層基板１０において、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含む。金属材料としては、例えばＡｇまたはＣｕが用いられる。ガラス成分は、例えば、ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２系のガラスを含む。本実施の形態では、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。
【００９３】
前述のように、多層基板１０の導体層は導体ペーストを用いて形成される。本実施の形態では、キャパシタ用導体層を形成するためのキャパシタ用導体ペーストは、金属材料とガラス成分とを含み、インダクタ用導体層を形成するためのインダクタ用導体ペーストは、金属材料とガラス成分のうち少なくとも金属材料を含む。そして、インダクタ用導体ペーストにおける金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体ペーストにおける金属材料に対するガラス成分の割合よりも小さい。
【００９４】
本実施の形態において用いられる導体ペーストは、金属材料としての金属粉末とガラス成分としてのガラスフリットのうち少なくとも金属粉末を、有機ビヒクル中に分散させたものである。導体ペーストにおける金属材料は、導体層における金属材料と同じものであり、例えばＡｇまたはＣｕが用いられる。導体ペーストにおけるガラス成分は、導体層におけるガラス成分と同じであり、例えば、ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２系のガラスを含む。導体ペーストは、ＭｎＯ２、ＺｒＯ２等、導体の焼結を抑制する材料を含んでいてもよい。
【００９５】
１重量％以下の少量のＭｎＯ２をインダクタ用導体ペーストに添加しても、ＭｎＯ２は、誘電体層となるセラミックグリーンシートに拡散するため、導体の焼結抑制以外の影響は及ぼさない。そのため、ＭｎＯ２は、インダクタ用導体ペーストの添加剤としては適している。ＭｎＯ２をインダクタ用導体ペーストに添加した場合には、インダクタ用導体層の周辺における誘電体層にＭｎＯ２が存在する。この場合、誘電体層中において、インダクタ用導体層の周辺におけるＭｎＯ２の濃度は、他の部分におけるＭｎＯ２の濃度よりも高くなる。
【００９６】
また、１〜５重量％のＺｒＯ２をキャパシタ用導体ペーストに添加した場合には、ＺｒＯ２粒子はキャパシタ用導体層に残るため、キャパシタ用導体層は、分散されたＺｒＯ２粒子を含むことになる。このＺｒＯ２粒子は、導体の焼結抑制の効果の他に、導体層に接する誘電体層におけるクラックの発生を防止する効果も発揮する。
【００９７】
既に説明したように、インダクタ用導体層は、インダクタのＱ値を大きくするために、抵抗値は小さい方がよい。導体層に含まれるガラス成分の割合が小さい方が、導体層の抵抗値が小さくなるため、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。また、インダクタ用導体層では、その断面における輪郭が矩形であるよりも円形に近い方が、表皮効果の影響により、インダクタのＱ値が大きくなる。そのため、焼成時に生じる導体層の表面の曲面化は、インダクタ用導体層では、インダクタのＱ値が大きくなるため好ましい。導体ペースト中のガラス成分の割合が大きいと、導体の焼結が抑制されるため、導体層の表面の曲面化が妨げられる。そのため、この点からも、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。
【００９８】
一方、キャパシタ用導体層では、その近傍において所望の電界強度が安定して得られるように、厚みを均一にすると共に、誘電体層との接着性を良好にする必要がある。導体層と誘電体層との接着性を良好にするためには、導体ペースト中のガラス成分の割合は大きい方がよい。従って、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【００９９】
また、キャパシタ用導体層では、前述の導体層の表面の曲面化が生じると、既に説明したように、以下のような種々の問題が発生する。まず、導体層の厚みの均一性が劣化する。また、多層基板中に気孔が発生することにより、導体層近傍において所望の電界強度が得られなくなり、その結果、キャパシタンスの低下やＱ値の低下が生じる。また、多層基板の構造欠陥が生じやすくなる。導体ペースト中のガラス成分の割合が大きいと、導体層の表面の曲面化が妨げられことから、上記の種々の問題が発生することを防止するためにも、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【０１００】
本実施の形態では、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。従って、本実施の形態によれば、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができる。具体的には、本実施の形態によれば、インダクタ用導体層における金属材料に対するガラス成分の割合を０にするか、小さくすることにより、インダクタ用導体層の抵抗値を小さくしてインダクタのＱ値を大きくすることができる。同時に、キャパシタ用導体層におけるガラス成分の割合を大きくして、キャパシタ用導体層の厚みを均一にすると共に、キャパシタ用導体層と誘電体層との接着性をよくして、キャパシタ用導体層の近傍において所望の電界強度が安定して得られるようにすることができる。また、キャパシタ用導体層におけるガラス成分の割合を大きくすることにより、キャパシタ用導体層の表面の曲面化に伴う上述の種々の問題の発生を防止することができる。
【０１０１】
なお、キャパシタ用導体層における金属材料に対するガラス成分の割合は、上述の理由から大きい方がよいが、大きすぎると良好な導体層を形成することができなくなる。このことを考慮すると、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であることが好ましい。また、インダクタ用導体層における金属材料に対するガラス成分の割合は、上述のように、０であるか、キャパシタ用導体ペーストにおける金属材料に対するガラス成分の割合よりも小さいことから、０〜３重量％の範囲内であることが好ましい。
【０１０２】
なお、本実施の形態では、多層基板１０において、インダクタ用導体層でもキャパシタ用導体層でもない導体層のうち、インダクタ用導体層と同一面上に配置された導体層についてはインダクタ用導体層と同じ厚みおよび材料とし、キャパシタ用導体層と同一面上に配置された導体層についてはキャパシタ用導体層と同じ厚みおよび材料としている。また、インダクタ用導体層でもキャパシタ用導体層でもなく、インダクタ用導体層ともキャパシタ用導体層とも同一面上に配置されていない導体層については、キャパシタ用導体層と同じ厚みおよび材料としている。
【０１０３】
また、本実施の形態では、多層基板１０内において、インダクタ用導体層とキャパシタ用導体層は、複数の誘電体層の積層方向における異なる位置に配置されている。これにより、容易に、インダクタ用導体層とキャパシタ用導体層との間で、厚みおよびガラス成分の割合を異ならせることができる。
【０１０４】
また、本実施の形態では、多層基板１０内に設けられたインダクタＬ３〜Ｌ９は、いずれも、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されている。そのため、本実施の形態によれば、１つのインダクタが１つの導体層によって構成される場合に比べて、１つのインダクタ用導体層が誘電体層に接する面積を小さくすることができる。これにより、本実施の形態によれば、インダクタ用導体層の厚みを大きくしたり、インダクタ用導体層において表面の曲面化を生じさせたりしても、多層基板１０の構造欠陥が生じることを防止することができる。
【０１０５】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明は、携帯電話機におけるフロントエンドモジュールとして用いられる高周波用電子部品に限らず、低温同時焼成セラミック多層基板と、この低温同時焼成セラミック多層基板内に設けられた１以上のインダクタおよび１以上のキャパシタとを備えた高周波用電子部品全般に適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の一実施の形態に係る高周波用電子部品の側面図である。
【図２】本発明の一実施の形態に係る高周波用電子部品の回路構成を示す回路図である。
【図３】本発明の一実施の形態に係る高周波用電子部品の平面図である。
【図４】図３に示した多層基板における１層目の誘電体層の上面を示す平面図である。
【図５】図３に示した多層基板における２層目の誘電体層の上面を示す平面図である。
【図６】図３に示した多層基板における３層目の誘電体層の上面を示す平面図である。
【図７】図３に示した多層基板における４層目の誘電体層の上面を示す平面図である。
【図８】図３に示した多層基板における５層目の誘電体層の上面を示す平面図である。
【図９】図３に示した多層基板における６層目の誘電体層の上面を示す平面図である。
【図１０】図３に示した多層基板における７層目の誘電体層の上面を示す平面図である。
【図１１】図３に示した多層基板における８層目の誘電体層の上面を示す平面図である。
【図１２】図３に示した多層基板における９層目の誘電体層の上面を示す平面図である。
【図１３】図３に示した多層基板における１０層目の誘電体層の上面を示す平面図である。
【図１４】図３に示した多層基板における１１層目の誘電体層の上面を示す平面図である。
【図１５】図３に示した多層基板における１２層目の誘電体層の上面を示す平面図である。
【図１６】図３に示した多層基板における１３層目の誘電体層の上面を示す平面図である。
【図１７】図３に示した多層基板における１４層目の誘電体層の上面を示す平面図である。
【図１８】図３に示した多層基板における１５層目の誘電体層の上面を示す平面図である。
【図１９】図３に示した多層基板における１６層目の誘電体層の上面を示す平面図である。
【図２０】図３に示した多層基板における１７層目の誘電体層の上面を示す平面図である。
【図２１】図３に示した多層基板における１８層目の誘電体層の上面を示す平面図である。
【図２２】図３に示した多層基板における１９層目の誘電体層の上面を示す平面図である。
【図２３】図３に示した多層基板における２０層目の誘電体層の上面を示す平面図である。
【図２４】図３に示した多層基板における２１層目の誘電体層の上面を示す平面図である。
【図２５】図３に示した多層基板における２２層目の誘電体層の上面を示す平面図である。
【図２６】図３に示した多層基板における２３層目の誘電体層の上面を示す平面図である。
【図２７】図３に示した多層基板における２４層目の誘電体層の上面を示す平面図である。
【図２８】図３に示した多層基板における２４層目の誘電体層およびその下の導体層を示す平面図である。
【符号の説明】
【０１０７】
１…高周波用電子部品、１０…多層基板、Ａ１，Ａ２，Ａ３…領域。
【技術分野】
【０００１】
本発明は、低温同時焼成セラミック多層基板を用いて構成された高周波用電子部品に関する。
【背景技術】
【０００２】
高周波用電子部品には、低温同時焼成セラミック（以下、ＬＴＣＣとも記す。）多層基板を用いて構成されたものがある。ＬＴＣＣ多層基板は、後に誘電体層となるセラミックグリーンシート上に所望のパターンの導体層を形成し、このように導体層が形成された複数のグリーンシートを積層し、セラミックと導体層を同時に焼成することによって製造される。導体層は、例えば、導体ペーストを用いてスクリーン印刷によって形成される。また、ＬＴＣＣ多層基板を用いて構成された高周波用電子部品には、それぞれＬＴＣＣ多層基板内の導体層を用いて構成されたインダクタとキャパシタとを有するものがある。
【０００３】
一般的に、ＬＴＣＣ多層基板の導体層を形成するための導体ペーストは、金属粉末とガラスフリットとを有機ビヒクル中に分散させたものである。導体層において、ガラスフリットによるガラス成分は、導体層と誘電体層との接着力を大きくする機能を有する。
【０００４】
特許文献１には、ＢａＴｉＯ３系誘電体からなる誘電体層と、その上下主面にそれぞれ形成された電極層とを備えたＬＴＣＣ多層基板において、焼成時に誘電体層と電極層との界面はがれが発生するのをなくすために、チタン酸バリウム結晶を析出する結晶化ガラスを含む電極ペーストを用いて電極層を形成する技術が記載されている。
【０００５】
特許文献２には、高アスペスト比の導体パターンを有する信頼性の高い電子部品を実現するために、絶縁性の基板の上に導体パターンを設け、この導体パターンの表面にめっきによる金属膜を設け、この金属膜を酸化して、導体パターンの表面に金属酸化物層を設ける技術が記載されている。また、特許文献２には、導体パターンを形成している基板の表面の全面に金属酸化物層を形成することにより、例えば、ＬとＣの複合部品などのように微細な導体パターンが必要でない箇所において、微細な導体パターンの電極材料とは異なる導体抵抗値の高い電極材料を用いた場合であっても、信頼性に優れた複合部品などの電子部品を実現できることが記載されている。
【０００６】
【特許文献１】特開２００５−１００９１５号公報
【特許文献２】特開２００５−１６６８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、ＬＴＣＣ多層基板を用いて構成された高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層は、同じ材料（導体ペースト）を用いて、同じ厚みになるように形成されていた。しかしながら、以下で詳しく説明するように、インダクタ用導体層とキャパシタ用導体層では、特性および信頼性の面における好ましい態様が異なることから、インダクタ用導体層とキャパシタ用導体層を同じ材料を用いて同じ厚みになるように形成する場合には、以下のような問題が生じていた。
【０００８】
まず、インダクタ用導体層は、インダクタのＱ値を大きくするために、厚みは大きい方がよく、抵抗値は小さい方がよい。導体層に含まれるガラス成分の割合が小さい方が、導体層の抵抗値が小さくなるため、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。
【０００９】
また、インダクタ用導体層では、その断面における輪郭が矩形であるよりも円形に近い方が、表皮効果の影響により、インダクタのＱ値が大きくなる。一般的に、ＬＴＣＣ多層基板では、導体層を構成する金属材料として、ＡｇやＣｕのように高周波特性に優れた金属材料が用いられる。しかし、このような高周波特性に優れた金属材料では、一般的に、セラミック材料に比べて焼成温度がはるかに低い。そのため、ＬＴＣＣ多層基板用のグリーンシートの材料としては、焼成温度を低くするために、例えばアルミナ（Ａｌ２Ｏ３）にガラスを混ぜたものが用いられる。それでも、導体層にＡｇを用いた場合、グリーンシートと導体層は、Ａｇの融点付近の８５０〜９００℃程度の温度で焼成される。そのため、導体層を構成する金属材料としてＡｇを用いた場合には、導体層の焼成時に、Ａｇよりなる導体層の一部が溶融状態となり、表面張力により導体層の表面が滑らかな曲面となる。このような導体層の表面の曲面化は、インダクタ用導体層では、インダクタのＱ値が大きくなるため好ましい。ここで、導体ペースト中のガラス成分の割合が大きいと、Ａｇの焼結が妨げられて、導体層の表面の曲面化が妨げられる。そのため、インダクタ用導体層では、導体層の表面の曲面化を生じさせるために、ガラス成分の割合は小さい方がよい。
【００１０】
一方、キャパシタ用導体層は、インダクタ用導体層に比べて、誘電体層に接する面積が大きいことから、厚みが大きくなると、その導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板における反りの発生といった、多層基板の構造欠陥が生じやすくなる。そのため、キャパシタ用導体層では、厚みは小さい方がよい。
【００１１】
また、キャパシタ用導体層では、その近傍において所望の電界強度が安定して得られるように、厚みを均一にすると共に、誘電体層との接着性を良好にする必要がある。導体層と誘電体層との接着性を良好にするためには、導体ペースト中のガラス成分の割合は大きい方がよい。
【００１２】
また、キャパシタ用導体層では、前述の導体層の表面の曲面化が生じると、以下のような種々の問題が発生する。まず、導体層の厚みの均一性が劣化する。また、導体層の厚みが大きくなるため、多層基板中に気孔が発生しやすくなる。また、キャパシタ用導体層は、通常の焼結でも、収縮により網目状になりやすい。このような導体層において、更に表面の曲面化が生じると、多層基板中に発生する気孔の大きさが著しく大きくなる。これにより、導体層の近傍において所望の電界強度が得られなくなり、その結果、キャパシタンスの低下やＱ値の低下が生じる。また、キャパシタ用導体層では、誘電体層に接する面積が大きいことから、導体層の表面の曲面化が生じると、厚み方向に大きく膨張し、面に平行な方向に大きく収縮する。そのため、導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板における反りの発生といった、多層基板の構造欠陥が生じやすくなる。前述のように、導体ペースト中のガラス成分の割合が大きいと、導体層の表面の曲面化が妨げられる。そのため、これらの点からも、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【００１３】
なお、インダクタ用導体層は、キャパシタ用導体層に比べて、誘電体層に接する面積が小さいことから、厚みが大きいことや導体層の表面の曲面化によって多層基板の構造欠陥が生じる可能性は小さい。
【００１４】
このように、インダクタ用導体層とキャパシタ用導体層では特性および信頼性の面における好ましい態様が異なる。そのため、ＬＴＣＣ多層基板において、インダクタ用導体層とキャパシタ用導体層を同じ材料を用いて同じ厚みになるように形成する場合には、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができず、ＬＴＣＣ多層基板を用いた高周波用電子部品の特性および信頼性を向上させることが困難である。
【００１５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、インダクタ用導体層とキャパシタ用導体層とを含む低温同時焼成セラミック多層基板を用いて構成された高周波用電子部品であって、特性および信頼性を向上させることができるようにした高周波用電子部品を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１および第２の高周波用電子部品は、１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えている。低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。
【００１７】
本発明の第１の高周波用電子部品では、インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。これにより、本発明の第１の高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になる。
【００１８】
本発明の第１の高周波用電子部品において、インダクタ用導体層の厚みは、８〜３０μｍの範囲内であり、キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であってもよい。
【００１９】
また、本発明の第１の高周波用電子部品において、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さくてもよい。この場合、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であってもよい。
【００２０】
また、本発明の第１の高周波用電子部品において、インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在していてもよい。また、本発明の第１の高周波用電子部品において、キャパシタ用導体層は、ＺｒＯ２粒子を含んでいてもよい。
【００２１】
また、本発明の第１の高周波用電子部品において、複数の導体層は、グランドとして使用される導体層を含み、このグランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さくてもよい。
【００２２】
また、本発明の第１の高周波用電子部品において、インダクタ用導体層とキャパシタ用導体層は、低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていてもよい。
【００２３】
また、本発明の第１の高周波用電子部品において、インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていてもよい。
【００２４】
本発明の第２の高周波用電子部品では、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含んでいる。インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。これにより、本発明の第２の高周波用電子部品では、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になる。
【００２５】
本発明の第２の高周波用電子部品において、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であってもよい。
【００２６】
また、本発明の第２の高周波用電子部品において、インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在していてもよい。また、本発明の第２の高周波用電子部品において、キャパシタ用導体層は、ＺｒＯ２粒子を含んでいてもよい。
【００２７】
また、本発明の第２の高周波用電子部品において、インダクタ用導体層とキャパシタ用導体層は、低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていてもよい。
【００２８】
また、本発明の第２の高周波用電子部品において、インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていてもよい。
【発明の効果】
【００２９】
本発明の第１または第２の高周波用電子部品によれば、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することが可能になり、その結果、特性および信頼性を向上させることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の一実施の形態に係る高周波用電子部品は、第１および第２の周波数帯域に対応可能な携帯電話機におけるフロントエンドモジュールとして用いられるものである。第２の周波数帯域は、第１の周波数帯域よりも高周波側に存在する。第１の周波数帯域は、ＡＧＳＭ（American Global System for Mobile Communications）方式で使用される周波数帯域と、ＥＧＳＭ（Extended Global System for Mobile Communications）方式で使用される周波数帯域の少なくとも一方を含んでいてもよい。第２の周波数帯域は、ＤＣＳ（Digital Cellular System）方式で使用される周波数帯域と、ＰＣＳ（Personal Communications Service）方式で使用される周波数帯域の少なくとも一方を含んでいてもよい。
【００３１】
ＡＧＳＭ方式の送信信号の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚである。ＡＧＳＭ方式の受信信号の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚである。ＥＧＳＭ方式の送信信号の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚである。ＥＧＳＭ方式の受信信号の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚである。ＤＣＳ方式の送信信号の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚである。ＤＣＳ方式の受信信号の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚである。ＰＣＳ方式の送信信号の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚである。ＰＣＳ方式の受信信号の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚである。
【００３２】
図１は、本実施の形態に係る高周波用電子部品の側面図である。本実施の形態に係る高周波用電子部品１は、低温同時焼成セラミック多層基板（以下、単に多層基板と記す。）１０と、この多層基板１０に実装された複数の素子とを備えている。多層基板１０は、１以上のインダクタおよび１以上のキャパシタを含んでいる。また、多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。多層基板１０の複数の誘電体層および複数の導体層については、後で詳しく説明する。
【００３３】
また、多層基板１０は、複数の誘電体層の積層方向における両側に配置された底面１０ａおよび上面１０ｂと、底面１０ａと上面１０ｂとを連結する４つの側面とを有し、直方体形状をなしている。多層基板１０に実装された複数の素子は、上面１０ｂに搭載されている。この複数の素子についても、後で詳しく説明する。
【００３４】
次に、図２の回路図を参照して、本実施の形態に係る高周波用電子部品１の回路構成について説明する。図２に示したように、本実施の形態に係る高周波用電子部品１は、アンテナ端子ＡＮＴと、２つの受信信号端子Ｒｘ１，Ｒｘ２と、２つの送信信号端子Ｔｘ１，Ｔｘ２と、２つの制御端子Ｖｃ１，Ｖｃ２とを備えている。アンテナ端子ＡＮＴは、アンテナ２０に接続される。受信信号端子Ｒｘ１は、第１の周波数帯域の受信信号を出力する。受信信号端子Ｒｘ２は、第２の周波数帯域の受信信号を出力する。送信信号端子Ｔｘ１には、第１の周波数帯域の送信信号が入力される。送信信号端子Ｔｘ２には、第２の周波数帯域の送信信号が入力される。制御端子Ｖｃ１には、第１の制御信号が入力される。制御端子Ｖｃ２には、第２の制御信号が入力される。端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２は、外部回路に接続されるようになっている。
【００３５】
高周波用電子部品１は、更に、ダイプレクサ２と、２つのスイッチ回路３，５と、２つのローパスフィルタ（以下、ＬＰＦとも記す。）４，６とを備えている。ダイプレクサ２は、アンテナ端子ＡＮＴおよびスイッチ回路３，５に接続されている。
【００３６】
スイッチ回路３は、３つのポートＰ１〜Ｐ３を有している。ポートＰ１はダイプレクサ２に接続されている。ポートＰ２はＬＰＦ４に接続されている。ポートＰ３は受信信号端子Ｒｘ１に接続されている。また、スイッチ回路３は、制御端子Ｖｃ１に接続されている。そして、スイッチ回路３は、制御端子Ｖｃ１からの第１の制御信号の状態に応じて、ポートＰ２またはポートＰ３を選択的にポートＰ１に接続する。
【００３７】
スイッチ回路５は、３つのポートＰ４〜Ｐ６を有している。ポートＰ４はダイプレクサ２に接続されている。ポートＰ５はＬＰＦ６に接続されている。ポートＰ６は受信信号端子Ｒｘ２に接続されている。また、スイッチ回路５は、制御端子Ｖｃ２に接続されている。そして、スイッチ回路５は、制御端子Ｖｃ２からの第２の制御信号の状態に応じて、ポートＰ５またはポートＰ６を選択的にポートＰ４に接続する。
【００３８】
ＬＰＦ４は、スイッチ回路３のポートＰ２と送信信号端子Ｔｘ１との間に挿入されている。ＬＰＦ４は、第１の周波数帯域の送信信号に含まれる高調波成分を除去する。ＬＰＦ６は、スイッチ回路５のポートＰ５と送信信号端子Ｔｘ２との間に挿入されている。ＬＰＦ６は、第２の周波数帯域の送信信号に含まれる高調波成分を除去する。
【００３９】
ダイプレクサ２は、インダクタＬ３，Ｌ４と、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５とを有している。インダクタＬ３およびキャパシタＣ１，Ｃ３の各一端はアンテナ端子ＡＮＴに接続されている。インダクタＬ３およびキャパシタＣ１の各他端はスイッチ回路３のポートＰ１に接続されている。キャパシタＣ２の一端はキャパシタＣ１の他端に接続されている。キャパシタＣ２の他端は接地されている。キャパシタＣ４の一端はキャパシタＣ３の他端に接続されている。キャパシタＣ４の他端はスイッチ回路５のポートＰ４に接続されている。インダクタＬ４の一端はキャパシタＣ３の他端に接続されている。インダクタＬ４の他端は、キャパシタＣ５を介して接地されている。
【００４０】
インダクタＬ３およびキャパシタＣ１，Ｃ２は、第１の周波数帯域の信号を通過させ、第２の周波数帯域の信号を遮断するローパスフィルタを構成する。キャパシタＣ３，Ｃ４，Ｃ５およびインダクタＬ４は、第２の周波数帯域の信号を通過させ、第１の周波数帯域の信号を遮断するバンドパスフィルタを構成する。
【００４１】
スイッチ回路３は、ポートＰ１〜Ｐ３と、インダクタＬ１，Ｌ５と、キャパシタＣ６，Ｃ７，Ｃ８，Ｃ９と、抵抗器Ｒ２と、ダイオードＤ１，Ｄ２とを有している。インダクタＬ１およびキャパシタＣ９の各一端およびダイオードＤ１のアノードは、ポートＰ１に接続されている。キャパシタＣ９の他端は接地されている。ダイオードＤ１のカソードおよびインダクタＬ１の一端は、ポートＰ２に接続されている。インダクタＬ１の他端は接地されている。インダクタＬ５の他端、ダイオードＤ２のカソードおよびキャパシタＣ６の一端は、ポートＰ３に接続されている。ダイオードＤ２のアノードは、抵抗器Ｒ２の一端に接続されていると共に、キャパシタＣ７を介して接地されている。抵抗器Ｒ２の他端は制御端子Ｖｃ１に接続されていると共に、キャパシタＣ８を介して接地されている。キャパシタＣ６の他端は接地されている。
【００４２】
ＬＰＦ４は、インダクタＬ６と、キャパシタＣ１０，Ｃ１１，Ｃ１２とを有している。インダクタＬ６およびキャパシタＣ１０，Ｃ１２の各一端は、送信信号端子Ｔｘ１に接続されている。インダクタＬ６およびキャパシタＣ１０の各他端およびキャパシタＣ１１の一端は、スイッチ回路３のポートＰ２に接続されている。キャパシタＣ１１，Ｃ１２の各他端は接地されている。
【００４３】
スイッチ回路５は、ポートＰ４〜Ｐ６と、インダクタＬ２，Ｌ７，Ｌ９と、キャパシタＣ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７と、抵抗器Ｒ１と、ダイオードＤ３，Ｄ４とを有している。インダクタＬ２，Ｌ７およびキャパシタＣ１６の各一端およびダイオードＤ３のアノードは、ポートＰ４に接続されている。キャパシタＣ１６の他端は接地されている。ダイオードＤ３のカソードおよびインダクタＬ９の一端は、ポートＰ５に接続されている。インダクタＬ９の他端は接地されている。インダクタＬ７の他端、ダイオードＤ４のカソードおよびキャパシタＣ１３の一端は、ポートＰ６に接続されている。ダイオードＤ４のアノードは、抵抗器Ｒ１の一端に接続されていると共に、キャパシタＣ１４を介して接地されている。抵抗器Ｒ１の他端は制御端子Ｖｃ２に接続されていると共に、キャパシタＣ１５を介して接地されている。キャパシタＣ１３の他端は接地されている。キャパシタＣ１７の一端はインダクタＬ２の他端に接続されている。キャパシタＣ１７の他端はポートＰ５に接続されている。
【００４４】
ＬＰＦ６は、インダクタＬ８と、キャパシタＣ１８，Ｃ１９，Ｃ２０とを有している。インダクタＬ８およびキャパシタＣ１８，Ｃ２０の各一端は、送信信号端子Ｔｘ２に接続されている。インダクタＬ８およびキャパシタＣ１８の各他端およびキャパシタＣ１９の一端は、スイッチ回路５のポートＰ５に接続されている。キャパシタＣ１９，Ｃ２０の各他端は接地されている。
【００４５】
高周波用電子部品１では、アンテナ端子ＡＮＴに入力された第１の周波数帯域の受信信号は、ダイプレクサ２およびスイッチ回路３を通過して、受信信号端子Ｒｘ１に送られる。アンテナ端子ＡＮＴに入力された第２の周波数帯域の受信信号は、ダイプレクサ２およびスイッチ回路５を通過して、受信信号端子Ｒｘ２に送られる。送信信号端子Ｔｘ１に入力された第１の周波数帯域の送信信号は、ＬＰＦ４、スイッチ回路３およびダイプレクサ２を通過して、アンテナ端子ＡＮＴに送られる。送信信号端子Ｔｘ２に入力された第２の周波数帯域の送信信号は、ＬＰＦ６、スイッチ回路５およびダイプレクサ２を通過して、アンテナ端子ＡＮＴに送られる。
【００４６】
図３は、高周波用電子部品１の平面図である。図３に示したように、高周波用電子部品１を構成する素子のうち、インダクタＬ１，Ｌ２、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４および抵抗器Ｒ１，Ｒ２は多層基板１０の上面１０ｂに搭載されている。他の素子は、多層基板１０内の導体層を用いて構成されている。多層基板１０の底面１０ａには、端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２と、後述する複数のグランド端子が配置されている。
【００４７】
次に、図４ないし図２８を参照して、多層基板１０の構成の一例について説明する。図４ないし図２７は、それぞれ、上から１層目ないし２４層目（最下層）の誘電体層の上面を示している。図２８は、上から２４層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。図４ないし図２７において、丸印はスルーホールを表している。
【００４８】
図４に示した１層目の誘電体層１０１の上面には、導体層１１１Ａ，１１１Ｂ，１１２Ａ，１１２Ｂ，１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂ，１１５Ａ，１１５Ｂ，１１６Ａ，１１６Ｂ，１１７Ａ，１１７Ｂ，１１８Ａ，１１８Ｂ，１１９Ａ，１１９Ｂ，１１９Ｃ，１１９Ｄが形成されている。
【００４９】
ダイオードＤ１のアノードは導体層１１１Ａに接続され、ダイオードＤ１のカソードは導体層１１１Ｂに接続されている。ダイオードＤ２のアノードは導体層１１２Ａに接続され、ダイオードＤ２のカソードは導体層１１２Ｂに接続されている。ダイオードＤ３のアノードは導体層１１３Ａに接続され、ダイオードＤ３のカソードは導体層１１３Ｂに接続されている。ダイオードＤ４のアノードは導体層１１４Ａに接続され、ダイオードＤ４のカソードは導体層１１４Ｂに接続されている。インダクタＬ１の一端は導体層１１５Ａに接続され、インダクタＬ１の他端は導体層１１５Ｂに接続されている。インダクタＬ２の一端は導体層１１６Ａに接続され、インダクタＬ２の他端は導体層１１６Ｂに接続されている。抵抗器Ｒ１の一端は導体層１１７Ａに接続され、抵抗器Ｒ１の他端は導体層１１７Ｂに接続されている。抵抗器Ｒ２の一端は導体層１１８Ａに接続され、抵抗器Ｒ２の他端は導体層１１８Ｂに接続されている。誘電体層１０１には、上記各導体層に接続された複数のスルーホールが形成されている。
【００５０】
図５に示した２層目の誘電体層１０２の上面には、キャパシタ用導体層２０４，２１７Ａと、導体層１２１，１２２が形成されている。キャパシタ用導体層２０４は、図２におけるキャパシタＣ４の一部を構成する。導体層２０４には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１３Ａ，１１６Ｂが接続されている。キャパシタ用導体層２１７Ａは、図２におけるキャパシタＣ１７の一部を構成する。導体層２１７Ａには、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１３Ｂが接続されている。
【００５１】
導体層１２１には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１５Ａ，１１９Ｃが接続されている。導体層１２２には、誘電体層１０１に形成されたスルーホールを介して、図４に示した導体層１１１Ｂ，１１５Ｂが接続されている。誘電体層１０２には、それぞれ導体層２０４，２１７Ａ，１２１，１２２に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５２】
図６に示した３層目の誘電体層１０３の上面には、キャパシタ用導体層２０３Ａ，２１７Ｂと、導体層１３１〜１４３が形成されている。導体層２０３Ａは、図５に示した導体層２０４と共に図２におけるキャパシタＣ４を構成すると共に、図２におけるキャパシタＣ３の一部を構成する。導体層２１７Ｂは、図２におけるキャパシタＣ１７の他の一部を構成する。導体層２１７Ｂには、誘電体層１０１，１０２に形成されたスルーホールを介して、図４に示した導体層１１６Ａが接続されている。導体層１３１〜１４３には、それぞれ、誘電体層１０１，１０２に形成されたスルーホールを介して、図４に示した１１９Ａ，１１４Ａ，１１４Ｂ，１１９Ｂ，１１７Ａ，１１８Ａ，１１７Ｂ，１１８Ｂ，１１９Ｃ，１１１Ａ，１１２Ａ，１１２Ｂ，１１９Ｄが接続されている。誘電体層１０３には、それぞれ導体層２０３Ａ，１３１〜１４３に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５３】
図７に示した４層目の誘電体層１０４の上面には、キャパシタ用導体層２０３Ｂ，２１７Ｃが形成されている。導体層２０３Ｂは、図６に示した導体層２０３Ａと共に図２におけるキャパシタＣ３を構成する。導体層２１７Ｃは、図５に示した導体層２１７Ａおよび図６に示した導体層２１７Ｂと共に図２におけるキャパシタＣ１７を構成する。導体層２１７Ｃには、誘電体層１０２，１０３に形成されたスルーホールを介して、図５に示した導体層２１７Ａが接続されている。誘電体層１０４には、それぞれ導体層２０３Ｂ，２１７Ｃに接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００５４】
図８に示した５層目の誘電体層１０５には、誘電体層１０４に形成された複数のスルーホールに接続された複数のスルーホールが形成されている。
【００５５】
図９に示した６層目の誘電体層１０６の上面には、インダクタ用導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａ，３６１と、導体層１５１，１５２，１５３，１５４，１５５が形成されている。導体層３６１は、インダクタ構成部３０８Ａ，３０９Ａを有している。導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７の各一部を構成する。インダクタ構成部３０８Ａ，３０９Ａは、それぞれ、図２におけるインダクタＬ８，Ｌ９の各一部を構成する。
【００５６】
導体層３０３Ａには、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２０３Ｂが接続されている。導体層３０５Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１４２を介して、図４に示した導体層１１２Ｂが接続されている。導体層３０６Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図５に示した導体層１２２を介して、図４に示した導体層１１１Ｂが接続されている。導体層３０７Ａには、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１３３を介して、図４に示した導体層１１４Ｂが接続されている。導体層３６１におけるインダクタ構成部３０８Ａ，３０９Ａの境界近傍の位置には、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２１７Ｃが接続されている。
【００５７】
導体層１５１，１５２，１５３，１５４には、それぞれ、誘電体層１０１〜１０５に形成されたスルーホールおよび図６に示した導体層１３５，１３７，１３６，１３８を介して、図４に示した導体層１１７Ａ，１１７Ｂ，１１８Ａ，１１８Ｂが接続されている。導体層１５５には、誘電体層１０４，１０５に形成されたスルーホールを介して、図７に示した導体層２０３Ｂが接続されている。誘電体層１０６には、誘電体層１０６の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００５８】
図１０に示した７層目の誘電体層１０７の上面には、インダクタ用導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂと、導体層１５６，１５７が形成されている。導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９の各一部を構成する。導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂには、それぞれ、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層３０３Ａ，３０５Ａ，３０６Ａ，３０７Ａ、インダクタ構成部３０８Ａ，３０９Ａが接続されている。
【００５９】
導体層１５６には、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層１５５が接続されている。導体層１５７には、誘電体層１０６に形成されたスルーホールを介して、図９に示した導体層１５２が接続されている。誘電体層１０７には、誘電体層１０７の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６０】
図１１に示した８層目の誘電体層１０８の上面には、インダクタ用導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃが形成されている。導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃは、それぞれ、図２におけるインダクタＬ３，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９の各一部を構成する。導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０８Ｃ，３０９Ｃには、それぞれ、誘電体層１０７に形成されたスルーホールを介して、図１０に示した導体層３０３Ｂ，３０５Ｂ，３０６Ｂ，３０７Ｂ，３０８Ｂ，３０９Ｂが接続されている。誘電体層１０８には、誘電体層１０８の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６１】
図１２に示した９層目の誘電体層１０９の上面には、インダクタ用導体層３０３Ｄ，３０４Ａ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄと、導体層１５８が形成されている。導体層３０３Ｄ，３０４Ａ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄは、それぞれ、図２におけるインダクタＬ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ９の各一部を構成する。導体層３０３Ｄ，３０５Ｄ，３０６Ｄ，３０７Ｄ，３０９Ｄには、それぞれ、誘電体層１０８に形成されたスルーホールを介して、図１１に示した導体層３０３Ｃ，３０５Ｃ，３０６Ｃ，３０７Ｃ，３０９Ｃが接続されている。導体層３０４Ａには、誘電体層１０３〜１０８に形成されたスルーホールを介して、図６に示した導体層２０３Ａが接続されている。導体層１５８には、誘電体層１０３〜１０８に形成されたスルーホールを介して、図６に示した導体層１４１が接続されている。誘電体層１０９には、誘電体層１０９の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６２】
図１３に示した１０層目の誘電体層１１０の上面には、インダクタ用導体層３０４Ｂ，３０７Ｅ，３０９Ｅ，３６２と、導体層１５９が形成されている。導体層３６２は、インダクタ構成部３０３Ｅ，３０５Ｅを有している。導体層３０４Ｂ，３０７Ｅ，３０９Ｅは、それぞれ、図２におけるインダクタＬ４，Ｌ７，Ｌ９の各一部を構成する。導体層３０４Ｂ，３０７Ｅ，３０９Ｅには、それぞれ、誘電体層１０９に形成されたスルーホールを介して、図１２に示した導体層３０４Ａ，３０７Ｄ，３０９Ｄが接続されている。また、導体層３０７Ｅには、誘電体層１０２〜１０９に形成されたスルーホールを介して、図５に示した導体層２０４が接続されている。インダクタ構成部３０３Ｅ，３０５Ｅは、それぞれ、図２におけるインダクタＬ３，Ｌ５の各一部を構成する。インダクタ構成部３０３Ｅ，３０５Ｅの各端部近傍の部分には、それぞれ、誘電体層１０９に形成されたスルーホールを介して、図１２に示した導体層３０３Ｄ，３０５Ｄが接続されている。導体層１５９には、誘電体層１０８，１０９に形成されたスルーホールを介して、図１１に示した導体層３０８Ｃが接続されている。誘電体層１１０には、誘電体層１１０の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６３】
図１４に示した１１層目の誘電体層１１１の上面には、インダクタ用導体層３０４Ｃ，３０９Ｆが形成されている。導体層３０４Ｃ，３０９Ｆは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｃ，３０９Ｆには、それぞれ、誘電体層１１０に形成されたスルーホールを介して、図１３に示した導体層３０４Ｂ，３０９Ｅが接続されている。誘電体層１１１には、それぞれ導体層３０４Ｃ，３０９Ｆに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６４】
図１５に示した１２層目の誘電体層１１２の上面には、インダクタ用導体層３０４Ｄ，３０９Ｇが形成されている。導体層３０４Ｄ，３０９Ｇは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｄ，３０９Ｇには、それぞれ、誘電体層１１１に形成されたスルーホールを介して、図１４に示した導体層３０４Ｃ，３０９Ｆが接続されている。誘電体層１１２には、それぞれ導体層３０４Ｄ，３０９Ｇに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６５】
図１６に示した１３層目の誘電体層１１３の上面には、インダクタ用導体層３０４Ｅ，３０９Ｈが形成されている。導体層３０４Ｅ，３０９Ｈは、それぞれ、図２におけるインダクタＬ４，Ｌ９の各一部を構成する。導体層３０４Ｅ，３０９Ｈには、それぞれ、誘電体層１１２に形成されたスルーホールを介して、図１５に示した導体層３０４Ｄ，３０９Ｇが接続されている。誘電体層１１３には、それぞれ導体層３０４Ｅ，３０９Ｈに接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６６】
図１７に示した１４層目の誘電体層１１４の上面には、インダクタ用導体層３０９Ｉと、導体層１６０が形成されている。導体層３０９Ｉは、図２におけるインダクタＬ９の一部を構成する。導体層３０９Ｉには、誘電体層１１３に形成されたスルーホールを介して、図１６に示した導体層３０９Ｈが接続されている。導体層１６０には、誘電体層１０６〜１１３に形成されたスルーホールを介して、図９に示した導体層３０５Ａが接続されている。誘電体層１１４には、それぞれ導体層３０９Ｉ，１６０に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６７】
図１８に示した１５層目の誘電体層１１５には、誘電体層１１４に形成された複数のスルーホールに接続された複数のスルーホールが形成されている。
【００６８】
図１９に示した１６層目の誘電体層１１６の上面には、キャパシタ用導体層２０１，２０７Ａ，２１０，２１８が形成されている。導体層２０１は、図２におけるキャパシタＣ１の一部を構成する。導体層２０１には、誘電体層１０６〜１１５に形成されたスルーホールを介して、図９に示した導体層３０３Ａが接続されている。導体層２０７Ａは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ａには、誘電体層１０１〜１１５に形成されたスルーホールおよび図６に示した導体層１４３を介して、図４に示した導体層１１９Ｄが接続されている。導体層２１０は、図２におけるキャパシタＣ１０の一部を構成する。導体層２１０には、誘電体層１０９〜１１５に形成されたスルーホールを介して、図１２に示した導体層３０６Ｄが接続されている。導体層２１８は、図２におけるキャパシタＣ１８の一部を構成する。導体層２１８には、誘電体層１０８〜１１５に形成されたスルーホールおよび図１３に示した導体層１５９を介して、図１１に示した導体層３０８Ｃが接続されている。誘電体層１１６には、それぞれ導体層２０７Ａ，２１０，２１８に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００６９】
図２０に示した１７層目の誘電体層１１７の上面には、キャパシタ用導体層２０７Ｂ，２０９，２１１Ａ，２１９Ａと、導体層１６１，１６２，１６３が形成されている。導体層２０７Ｂは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｂには、誘電体層１０１〜１１５に形成されたスルーホール、図６に示した導体層１４１および図１２に示した導体層１５８を介して、図４に示した導体層１１２Ａが接続されている。導体層２０９は、図１９に示した導体層２０１と共に図２におけるキャパシタＣ１を構成すると共に、図２におけるキャパシタＣ９の一部を構成する。導体層２０９には、誘電体層１１０〜１１６に形成されたスルーホールを介して、図１３に示した導体層３６２が接続されている。導体層２１１Ａは、図１９に示した導体層２１０と共に図２におけるキャパシタＣ１０を構成すると共に、図２におけるキャパシタＣ１１の一部を構成する。導体層２１１Ａには、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３０６Ａが接続されている。導体層２１９Ａは、図１９に示した導体層２１８と共に図２におけるキャパシタＣ１８を構成すると共に、図２におけるキャパシタＣ１９の一部を構成する。導体層２１９Ａには、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３６１が接続されている。
【００７０】
導体層１６１には、誘電体層１１３〜１１６に形成されたスルーホールを介して、図１６に示した導体層３０４Ｅが接続されている。導体層１６２には、誘電体層１０３〜１１６に形成されたスルーホールを介して、図６に示した導体層１３２が接続されている。導体層１６３には、誘電体層１０６〜１１６に形成されたスルーホールを介して、図９に示した導体層３０７Ａが接続されている。誘電体層１１７には、誘電体層１１７の上面に形成された複数の導体層に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７１】
図２１に示した１８層目の誘電体層１１８の上面には、グランドとして使用されるグランド用導体層１７１が形成されている。導体層１７１には、誘電体層１０１〜１１７に形成されたスルーホールを介して、図４に示した導体層１１９Ａ，１１９Ｂ，１１９Ｃ，１１９Ｄが接続されている。また、導体層１７１には、誘電体層１１４〜１１７に形成されたスルーホールを介して、図１７に示した導体層３０９Ｉが接続されている。また、導体層１７１には、誘電体層１１６，１１７に形成されたスルーホールを介して、図１９に示した導体層２０７Ａが接続されている。誘電体層１１８には、導体層１７１に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７２】
図２２に示した１９層目の誘電体層１１９の上面には、キャパシタ用導体層２０２，２０５，２１４，２１９Ｂと、導体層１７２，１７３が形成されている。導体層２０２は、図２におけるキャパシタＣ２の一部を構成する。導体層２０２には、誘電体層１１７，１１８に形成されたスルーホールを介して、図２０に示した導体層２０９が接続されている。導体層２０５は、図２におけるキャパシタＣ５の一部を構成する。導体層２０５には、誘電体層１１３〜１１８に形成されたスルーホールおよび図２０に示した導体層１６１を介して、図１６に示した導体層３０４Ｅが接続されている。導体層２１４は、図２におけるキャパシタＣ１４の一部を構成する。導体層２１４には、誘電体層１０１〜１１８に形成されたスルーホール、図６に示した導体層１３２および図２０に示した導体層１６２を介して、図４に示した導体層１１４Ａが接続されている。また、導体層２１４には、誘電体層１０１〜１１８に形成されたスルーホール、図６に示した導体層１３５および図９に示した導体層１５１を介して、図４に示した導体層１１７Ａが接続されている。導体層２１９Ｂは、図２におけるキャパシタＣ１９の一部を構成する。導体層２１９Ｂには、誘電体層１１７，１１８に形成されたスルーホールを介して、図２０に示した導体層２１９Ａが接続されている。
【００７３】
導体層１７２には、誘電体層１０６〜１１８に形成されたスルーホールおよび図２０に示した導体層１６３を介して、図９に示した導体層３０７Ａが接続されている。導体層１７３には、誘電体層１０６〜１１８に形成されたスルーホールおよび図１７に示した導体層１６０を介して、図９に示した導体層３０５Ａが接続されている。誘電体層１１９には、それぞれ導体層１７２，１７３に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７４】
図２３に示した２０層目の誘電体層１２０の上面には、グランドとして使用されるグランド用導体層１７４が形成されている。導体層１７４には、誘電体層１１８，１１９に形成されたスルーホールを介して、図２１に示した導体層１７１が接続されている。誘電体層１２０には、導体層１７４に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７５】
図２４に示した２１層目の誘電体層１２１の上面には、キャパシタ用導体層２０６Ａ，２０７Ｃ，２１１Ｂ，２１６，２２０が形成されている。導体層２０６Ａは、図２におけるキャパシタＣ６の一部を構成する。導体層２０６Ａには、誘電体層１０６〜１２０に形成されたスルーホール、図１７に示した導体層１６０および図２２に示した導体層１７３を介して、図９に示した導体層３０５Ａが接続されている。導体層２０７Ｃは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｃには、誘電体層１０１〜１２０に形成されたスルーホール、図６に示した導体層１３６および図９に示した導体層１５３を介して、図４に示した導体層１１８Ａが接続されている。また、導体層２０７Ｃには、誘電体層１１７〜１２０に形成されたスルーホールを介して、図２０に示した導体層２０７Ｂが接続されている。導体層２１１Ｂは、図２におけるキャパシタＣ１１の一部を構成する。導体層２１１Ｂには、誘電体層１１７〜１２０に形成されたスルーホールを介して、図２０に示した導体層２１１Ａが接続されている。導体層２１６は、図２におけるキャパシタＣ１６の一部を構成する。導体層２１６には、誘電体層１１０〜１２０に形成されたスルーホールを介して、図１３に示した導体層３０７Ｅが接続されている。導体層２２０は、図２におけるキャパシタＣ２０の一部を構成する。導体層２２０には、誘電体層１１６〜１２０に形成されたスルーホールを介して、図１９に示した導体層２１８が接続されている。誘電体層１２１には、それぞれ導体層２０６Ａ，２０７Ｃ，２２０に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７６】
図２５に示した２２層目の誘電体層１２２の上面には、グランドとして使用されるグランド用導体層１７５が形成されている。導体層１７５には、誘電体層１２０，１２１に形成されたスルーホールを介して、図２３に示した導体層１７４が接続されている。誘電体層１２２には、導体層１７５に接続された複数のスルーホールと、その他の複数のスルーホールが形成されている。
【００７７】
図２６に示した２３層目の誘電体層１２３の上面には、キャパシタ用導体層２０６Ｂ，２０７Ｄ，２０８，２１２，２１３，２１５が形成されている。導体層２０６Ｂは、図２におけるキャパシタＣ６の一部を構成する。導体層２０６Ｂには、誘電体層１２１，１２２に形成されたスルーホールを介して、図２４に示した導体層２０６Ａが接続されている。導体層２０７Ｄは、図２におけるキャパシタＣ７の一部を構成する。導体層２０７Ｄには、誘電体層１２１，１２２に形成されたスルーホールを介して、図２４に示した導体層２０７Ｃが接続されている。導体層２０８は、図２におけるキャパシタＣ８の一部を構成する。導体層２０８には、誘電体層１０１〜１２２に形成されたスルーホール、図６に示した導体層１３８および図９に示した導体層１５４を介して、図４に示した導体層１１８Ｂが接続されている。導体層２１２は、図２におけるキャパシタＣ１２の一部を構成する。導体層２１２には、誘電体層１１６〜１２２に形成されたスルーホールを介して、図１９に示した導体層２１０が接続されている。導体層２１３は、図２におけるキャパシタＣ１３の一部を構成する。導体層２１３には、誘電体層１０６〜１２２に形成されたスルーホール、図２０に示した導体層１６３および図２２に示した導体層１７２を介して、図９に示した導体層３０７Ａが接続されている。導体層２１５は、図２におけるキャパシタＣ１５の一部を構成する。導体層２１５には、誘電体層１０１〜１２２に形成されたスルーホール、図６に示した導体層１３７、図９に示した導体層１５２および図１０に示した導体層１５７を介して、図４に示した導体層１１７Ｂが接続されている。誘電体層１２３には、それぞれ導体層２０６Ｂ，２０８，２１２，２１３，２１５に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７８】
図２７に示した２４層目の誘電体層１２４の上面には、グランドとして使用されるグランド用導体層１７６と導体層１７７が形成されている。導体層１７６には、誘電体層１２２，１２３に形成されたスルーホールを介して、図２５に示した導体層１７５が接続されている。導体層１７７には、誘電体層１２１〜１２３に形成されたスルーホールを介して、図２４に示した導体層２２０が接続されている。誘電体層１２４には、導体層１７６に接続された複数のスルーホールと、導体層１７７に接続されたスルーホールと、その他の複数のスルーホールが形成されている。
【００７９】
図２８に示したように、誘電体層１２４の下面、すなわち多層基板１０の底面１０ａには、前述の各端子ＡＮＴ，Ｒｘ１，Ｒｘ２，Ｔｘ１，Ｔｘ２，Ｖｃ１，Ｖｃ２を構成する導体層と、３つのグランド端子Ｇ１〜Ｇ３を構成する導体層と、グランド用導体層１８１〜１８４とが形成されている。グランド端子Ｇ１〜Ｇ３は、グランドに接続されるようになっている。
【００８０】
アンテナ端子ＡＮＴには、誘電体層１０６〜１２４に形成されたスルーホール、図９に示した導体層１５５および図１０に示した導体層１５６を介して、図７に示した導体層２０３Ｂが接続されている。送信信号端子Ｔｘ１には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１２が接続されている。送信信号端子Ｔｘ２には、誘電体層１２１〜１２４に形成されたスルーホールおよび図２７に示した導体層１７７を介して、図２４に示した導体層２２０が接続されている。受信信号端子Ｒｘ１には、誘電体層１２１〜１２４に形成されたスルーホールを介して、図２４に示した導体層２０６Ａが接続されている。受信信号端子Ｒｘ２には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１３が接続されている。制御端子Ｖｃ１には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２０８が接続されている。制御端子Ｖｃ２には、誘電体層１２３，１２４に形成されたスルーホールを介して、図２６に示した導体層２１５が接続されている。グランド端子Ｇ１〜Ｇ３およびグランド用導体層１８１〜１８４には、誘電体層１２４に形成された複数のスルーホールを介して、図２７に示した導体層１７６が接続されている。
【００８１】
キャパシタＣ１は、導体層２０１，２０９と誘電体層１１６によって構成されている。キャパシタＣ２は、導体層２０２，１７４と誘電体層１１９によって構成されている。キャパシタＣ３は、導体層２０３Ａ，２０３Ｂと誘電体層１０３によって構成されている。キャパシタＣ４は、導体層２０４，２０３Ａと誘電体層１０２によって構成されている。キャパシタＣ５は、導体層１７１，２０５，１７４と誘電体層１１８，１１９によって構成されている。キャパシタＣ６は、導体層１７４，２０６Ａ，１７５，２０６Ｂ，１７６と誘電体層１２０〜１２３によって構成されている。キャパシタＣ７は、導体層２０７Ａ，２０７Ｂ，１７１，１７４，２０７Ｃ，１７５，２０７Ｄ，１７６と誘電体層１１６，１１７，１２０〜１２３によって構成されている。キャパシタＣ８は、導体層１７５，２０８，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ９は、導体層２０９，１７１と誘電体層１１７によって構成されている。キャパシタＣ１０は、導体層２１０，２１１Ａと誘電体層１１６によって構成されている。キャパシタＣ１１は、導体層２１１Ａ，１７１，１７４，２１１Ｂ，１７５と誘電体層１１７，１２０，１２１によって構成されている。キャパシタＣ１２は、導体層１７５，２１２，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１３は、導体層１７５，２１３，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１４は、導体層１７１，２１４，１７４と誘電体層１１８，１１９によって構成されている。キャパシタＣ１５は、導体層１７５，２１５，１７６と誘電体層１２２，１２３によって構成されている。キャパシタＣ１６は、導体層１７４，２１６，１７５と誘電体層１２０，１２１によって構成されている。キャパシタＣ１７は、導体層２１７Ａ，２１７Ｂ，２１７Ｃと誘電体層１０２，１０３によって構成されている。キャパシタＣ１８は、導体層２１８，２１９Ａと誘電体層１１６によって構成されている。キャパシタＣ１９は、導体層２１９Ａ，１７１，２１９Ｂ，１７４と誘電体層１１７〜１１９によって構成されている。キャパシタＣ２０は、導体層１７４，２２０，１７５と誘電体層１２０，１２１によって構成されている。
【００８２】
インダクタＬ３は、導体層３０３Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄおよびインダクタ構成部３０３Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ４は、導体層３０４Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ，３０４Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ５は、導体層３０５Ａ，３０５Ｂ，３０５Ｃ，３０５Ｄおよびインダクタ構成部３０５Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ６は、導体層３０６Ａ，３０６Ｂ，３０６Ｃ，３０６Ｄと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ７は、導体層３０７Ａ，３０７Ｂ，３０７Ｃ，３０７Ｄ，３０７Ｅと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ８は、インダクタ構成部３０８Ａおよび導体層３０８Ｂ，３０８Ｃと、これらを直列に接続するスルーホールによって構成されている。インダクタＬ９は、インダクタ構成部３０９Ａおよび導体層３０９Ｂ，３０９Ｃ，３０９Ｄ，３０９Ｅ，３０９Ｆ，３０９Ｇ，３０９Ｈ，３０９Ｉと、これらを直列に接続するスルーホールによって構成されている。
【００８３】
図１に示したように、多層基板１０内には、複数の誘電体層１０１〜１２４の積層方向における異なる位置に配置された３つの領域Ａ１，Ａ２，Ａ３が形成されている。領域Ａ１は、誘電体層１０２〜１０４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ１内には、キャパシタ用導体層は配置されているが、インダクタ用導体層は配置されていない。領域Ａ２は、誘電体層１０６〜１１４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ２内には、インダクタ用導体層は配置されているが、キャパシタ用導体層は配置されていない。領域Ａ３は、誘電体層１１６〜１２４とそれらの上に配置された複数の導体層を含んでいる。領域Ａ３内には、キャパシタ用導体層は配置されているが、インダクタ用導体層は配置されていない。従って、多層基板１０において、インダクタ用導体層とキャパシタ用導体層は、複数の誘電体層１０１〜１２４の積層方向における異なる位置に配置されている。
【００８４】
次に、多層基板１０の製造方法について説明する。多層基板１０の製造方法では、まず、それぞれ後に誘電体層１０１〜１２４となる複数のセラミックグリーンシートを作製する。次に、各グリーンシートに、スルーホール用の複数の孔を形成する。次に、各グリーンシートにおいて、スルーホール用の孔に導体ペーストを充填してスルーホールを形成する。導体層が配置された誘電体層となるべきグリーンシートでは、スルーホールを形成する際に同時に、導体ペーストを用いて導体層を形成する。導体層は、例えばスクリーン印刷によって形成される。次に、スルーホールおよび導体層が形成された複数のグリーンシートを重ね合わせ、熱と圧力を加えて、複数のグリーンシートの積層体を作製する。次に、この積層体において、バインダ等の有機成分を分解させ、更にセラミックと導体を同時に焼成する。次に、積層体の底面および上面において露出する導体部分にめっきを施す。以上の工程により、多層基板１０が完成する。
【００８５】
本実施の形態に係る高周波用電子部品１は、多層基板１０と、この多層基板１０に実装された複数の素子とを備えている。多層基板１０は、１以上のインダクタおよび１以上のキャパシタを含んでいる。また、多層基板１０は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有している。複数の導体層は、１以上のインダクタを構成するための１以上のインダクタ用導体層と、１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含んでいる。なお、多層基板１０において、グランド用導体層１７１，１７４，１７５，１７６は、グランドとして用いられると共に、キャパシタを構成するためにも用いられるため、キャパシタ用導体層に含まれる。
【００８６】
多層基板１０における誘電体層の材料としては、例えばガラスセラミック材料が用いられる。より具体的に説明すると、多層基板１０における誘電体層の材料としては、例えば、骨材がアルミナ（Ａｌ２Ｏ３）であり、ガラス成分が硼珪酸ガラスである硼珪酸ガラス−アルミナ系のガラスセラミック材料が用いられる。この材料において、アルミナと硼珪酸ガラスの総和に対するアルミナと硼珪酸ガラスのそれぞれの割合は、例えば５０重量％ずつである。また、この材料における硼珪酸ガラスは、例えば、Ｓｉ、Ｂ、Ａｌ、Ｓｒ、ＣａおよびＯを含む。
【００８７】
以下、本実施の形態に係る高周波用電子部品１の特徴について説明する。本実施の形態では、多層基板１０において、インダクタ用導体層の厚みは、キャパシタ用導体層の厚みよりも大きい。
【００８８】
既に説明したように、インダクタ用導体層は、インダクタのＱ値を大きくするために、厚みは大きい方がよい。一方、キャパシタ用導体層は、インダクタ用導体層に比べて、誘電体層に接する面積が大きいことから、厚みが大きくなると、その導体層を挟む２つの誘電体層の剥離や、導体層に接する誘電体層におけるクラックの発生や、多層基板１０における反りの発生といった、多層基板１０の構造欠陥が生じやすくなる。そのため、キャパシタ用導体層の厚みは小さい方がよい。
【００８９】
本実施の形態によれば、インダクタ用導体層の厚みをキャパシタ用導体層の厚みよりも大きくしたので、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができる。具体的には、本実施の形態によれば、インダクタ用導体層の厚みを大きくしてインダクタのＱ値を大きくしながら、キャパシタ用導体層の厚みを小さくして、多層基板１０の構造欠陥が発生することを防止することができる。
【００９０】
なお、インダクタ用導体層の厚みは、上述のようにインダクタのＱ値を大きくするためには大きい方がよいが、大きすぎると多層基板１０の構造欠陥が発生しやすくなる。また、移動体通信用の周波数帯域で使用される本実施の形態に係る高周波用電子部品では、表皮効果により、電流は導体層の表面から２〜３μｍまでの深さの範囲を通るが、導体層の表面の凹凸も考慮すると、導体層の厚みとしては、８μｍ以上は必要である。これらのことを考慮すると、インダクタ用導体層の厚みは、８〜３０μｍの範囲内であることが好ましい。また、キャパシタ用導体層の厚みは、上述のように多層基板１０の構造欠陥が発生することを防止するためには小さい方がよい。しかし、キャパシタ用導体層の厚みが小さすぎると、キャパシタ用導体層に網目状の孔が開き、キャパシタのＱ値が小さくなると共にキャパシタ用導体層を安定して形成することが困難になる。このことを考慮すると、キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であることが好ましい。
【００９１】
なお、キャパシタ用導体層のうち、導体層１７１，１７４，１７５，１７６のように、誘電体層の上面のほぼ全面に形成され、グランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さくすることが好ましい。
【００９２】
また、本実施の形態では、多層基板１０において、キャパシタ用導体層は、金属材料とガラス成分とを含み、インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含む。金属材料としては、例えばＡｇまたはＣｕが用いられる。ガラス成分は、例えば、ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２系のガラスを含む。本実施の形態では、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。
【００９３】
前述のように、多層基板１０の導体層は導体ペーストを用いて形成される。本実施の形態では、キャパシタ用導体層を形成するためのキャパシタ用導体ペーストは、金属材料とガラス成分とを含み、インダクタ用導体層を形成するためのインダクタ用導体ペーストは、金属材料とガラス成分のうち少なくとも金属材料を含む。そして、インダクタ用導体ペーストにおける金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体ペーストにおける金属材料に対するガラス成分の割合よりも小さい。
【００９４】
本実施の形態において用いられる導体ペーストは、金属材料としての金属粉末とガラス成分としてのガラスフリットのうち少なくとも金属粉末を、有機ビヒクル中に分散させたものである。導体ペーストにおける金属材料は、導体層における金属材料と同じものであり、例えばＡｇまたはＣｕが用いられる。導体ペーストにおけるガラス成分は、導体層におけるガラス成分と同じであり、例えば、ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２系のガラスを含む。導体ペーストは、ＭｎＯ２、ＺｒＯ２等、導体の焼結を抑制する材料を含んでいてもよい。
【００９５】
１重量％以下の少量のＭｎＯ２をインダクタ用導体ペーストに添加しても、ＭｎＯ２は、誘電体層となるセラミックグリーンシートに拡散するため、導体の焼結抑制以外の影響は及ぼさない。そのため、ＭｎＯ２は、インダクタ用導体ペーストの添加剤としては適している。ＭｎＯ２をインダクタ用導体ペーストに添加した場合には、インダクタ用導体層の周辺における誘電体層にＭｎＯ２が存在する。この場合、誘電体層中において、インダクタ用導体層の周辺におけるＭｎＯ２の濃度は、他の部分におけるＭｎＯ２の濃度よりも高くなる。
【００９６】
また、１〜５重量％のＺｒＯ２をキャパシタ用導体ペーストに添加した場合には、ＺｒＯ２粒子はキャパシタ用導体層に残るため、キャパシタ用導体層は、分散されたＺｒＯ２粒子を含むことになる。このＺｒＯ２粒子は、導体の焼結抑制の効果の他に、導体層に接する誘電体層におけるクラックの発生を防止する効果も発揮する。
【００９７】
既に説明したように、インダクタ用導体層は、インダクタのＱ値を大きくするために、抵抗値は小さい方がよい。導体層に含まれるガラス成分の割合が小さい方が、導体層の抵抗値が小さくなるため、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。また、インダクタ用導体層では、その断面における輪郭が矩形であるよりも円形に近い方が、表皮効果の影響により、インダクタのＱ値が大きくなる。そのため、焼成時に生じる導体層の表面の曲面化は、インダクタ用導体層では、インダクタのＱ値が大きくなるため好ましい。導体ペースト中のガラス成分の割合が大きいと、導体の焼結が抑制されるため、導体層の表面の曲面化が妨げられる。そのため、この点からも、インダクタ用導体層では、ガラス成分の割合は小さい方がよい。
【００９８】
一方、キャパシタ用導体層では、その近傍において所望の電界強度が安定して得られるように、厚みを均一にすると共に、誘電体層との接着性を良好にする必要がある。導体層と誘電体層との接着性を良好にするためには、導体ペースト中のガラス成分の割合は大きい方がよい。従って、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【００９９】
また、キャパシタ用導体層では、前述の導体層の表面の曲面化が生じると、既に説明したように、以下のような種々の問題が発生する。まず、導体層の厚みの均一性が劣化する。また、多層基板中に気孔が発生することにより、導体層近傍において所望の電界強度が得られなくなり、その結果、キャパシタンスの低下やＱ値の低下が生じる。また、多層基板の構造欠陥が生じやすくなる。導体ペースト中のガラス成分の割合が大きいと、導体層の表面の曲面化が妨げられことから、上記の種々の問題が発生することを防止するためにも、キャパシタ用導体層では、ガラス成分の割合は大きい方がよい。
【０１００】
本実施の形態では、インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さい。従って、本実施の形態によれば、インダクタ用導体層とキャパシタ用導体層の両方を、特性および信頼性の面で好ましい態様に形成することができる。具体的には、本実施の形態によれば、インダクタ用導体層における金属材料に対するガラス成分の割合を０にするか、小さくすることにより、インダクタ用導体層の抵抗値を小さくしてインダクタのＱ値を大きくすることができる。同時に、キャパシタ用導体層におけるガラス成分の割合を大きくして、キャパシタ用導体層の厚みを均一にすると共に、キャパシタ用導体層と誘電体層との接着性をよくして、キャパシタ用導体層の近傍において所望の電界強度が安定して得られるようにすることができる。また、キャパシタ用導体層におけるガラス成分の割合を大きくすることにより、キャパシタ用導体層の表面の曲面化に伴う上述の種々の問題の発生を防止することができる。
【０１０１】
なお、キャパシタ用導体層における金属材料に対するガラス成分の割合は、上述の理由から大きい方がよいが、大きすぎると良好な導体層を形成することができなくなる。このことを考慮すると、キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であることが好ましい。また、インダクタ用導体層における金属材料に対するガラス成分の割合は、上述のように、０であるか、キャパシタ用導体ペーストにおける金属材料に対するガラス成分の割合よりも小さいことから、０〜３重量％の範囲内であることが好ましい。
【０１０２】
なお、本実施の形態では、多層基板１０において、インダクタ用導体層でもキャパシタ用導体層でもない導体層のうち、インダクタ用導体層と同一面上に配置された導体層についてはインダクタ用導体層と同じ厚みおよび材料とし、キャパシタ用導体層と同一面上に配置された導体層についてはキャパシタ用導体層と同じ厚みおよび材料としている。また、インダクタ用導体層でもキャパシタ用導体層でもなく、インダクタ用導体層ともキャパシタ用導体層とも同一面上に配置されていない導体層については、キャパシタ用導体層と同じ厚みおよび材料としている。
【０１０３】
また、本実施の形態では、多層基板１０内において、インダクタ用導体層とキャパシタ用導体層は、複数の誘電体層の積層方向における異なる位置に配置されている。これにより、容易に、インダクタ用導体層とキャパシタ用導体層との間で、厚みおよびガラス成分の割合を異ならせることができる。
【０１０４】
また、本実施の形態では、多層基板１０内に設けられたインダクタＬ３〜Ｌ９は、いずれも、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されている。そのため、本実施の形態によれば、１つのインダクタが１つの導体層によって構成される場合に比べて、１つのインダクタ用導体層が誘電体層に接する面積を小さくすることができる。これにより、本実施の形態によれば、インダクタ用導体層の厚みを大きくしたり、インダクタ用導体層において表面の曲面化を生じさせたりしても、多層基板１０の構造欠陥が生じることを防止することができる。
【０１０５】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明は、携帯電話機におけるフロントエンドモジュールとして用いられる高周波用電子部品に限らず、低温同時焼成セラミック多層基板と、この低温同時焼成セラミック多層基板内に設けられた１以上のインダクタおよび１以上のキャパシタとを備えた高周波用電子部品全般に適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の一実施の形態に係る高周波用電子部品の側面図である。
【図２】本発明の一実施の形態に係る高周波用電子部品の回路構成を示す回路図である。
【図３】本発明の一実施の形態に係る高周波用電子部品の平面図である。
【図４】図３に示した多層基板における１層目の誘電体層の上面を示す平面図である。
【図５】図３に示した多層基板における２層目の誘電体層の上面を示す平面図である。
【図６】図３に示した多層基板における３層目の誘電体層の上面を示す平面図である。
【図７】図３に示した多層基板における４層目の誘電体層の上面を示す平面図である。
【図８】図３に示した多層基板における５層目の誘電体層の上面を示す平面図である。
【図９】図３に示した多層基板における６層目の誘電体層の上面を示す平面図である。
【図１０】図３に示した多層基板における７層目の誘電体層の上面を示す平面図である。
【図１１】図３に示した多層基板における８層目の誘電体層の上面を示す平面図である。
【図１２】図３に示した多層基板における９層目の誘電体層の上面を示す平面図である。
【図１３】図３に示した多層基板における１０層目の誘電体層の上面を示す平面図である。
【図１４】図３に示した多層基板における１１層目の誘電体層の上面を示す平面図である。
【図１５】図３に示した多層基板における１２層目の誘電体層の上面を示す平面図である。
【図１６】図３に示した多層基板における１３層目の誘電体層の上面を示す平面図である。
【図１７】図３に示した多層基板における１４層目の誘電体層の上面を示す平面図である。
【図１８】図３に示した多層基板における１５層目の誘電体層の上面を示す平面図である。
【図１９】図３に示した多層基板における１６層目の誘電体層の上面を示す平面図である。
【図２０】図３に示した多層基板における１７層目の誘電体層の上面を示す平面図である。
【図２１】図３に示した多層基板における１８層目の誘電体層の上面を示す平面図である。
【図２２】図３に示した多層基板における１９層目の誘電体層の上面を示す平面図である。
【図２３】図３に示した多層基板における２０層目の誘電体層の上面を示す平面図である。
【図２４】図３に示した多層基板における２１層目の誘電体層の上面を示す平面図である。
【図２５】図３に示した多層基板における２２層目の誘電体層の上面を示す平面図である。
【図２６】図３に示した多層基板における２３層目の誘電体層の上面を示す平面図である。
【図２７】図３に示した多層基板における２４層目の誘電体層の上面を示す平面図である。
【図２８】図３に示した多層基板における２４層目の誘電体層およびその下の導体層を示す平面図である。
【符号の説明】
【０１０７】
１…高周波用電子部品、１０…多層基板、Ａ１，Ａ２，Ａ３…領域。
【特許請求の範囲】
【請求項１】
１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えた高周波用電子部品であって、
前記低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有し、
前記複数の導体層は、前記１以上のインダクタを構成するための１以上のインダクタ用導体層と、前記１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含み、
前記インダクタ用導体層の厚みは、前記キャパシタ用導体層の厚みよりも大きいことを特徴とする高周波用電子部品。
【請求項２】
前記インダクタ用導体層の厚みは、８〜３０μｍの範囲内であり、前記キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であることを特徴とする請求項１記載の高周波用電子部品。
【請求項３】
前記キャパシタ用導体層は、金属材料とガラス成分とを含み、
前記インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、
前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、前記キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さいことを特徴とする請求項１または２記載の高周波用電子部品。
【請求項４】
前記キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であることを特徴とする請求項３記載の高周波用電子部品。
【請求項５】
前記インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在することを特徴とする請求項１ないし４のいずれかに記載の高周波用電子部品。
【請求項６】
前記キャパシタ用導体層は、ＺｒＯ２粒子を含んでいることを特徴とする請求項１ないし５のいずれかに記載の高周波用電子部品。
【請求項７】
前記複数の導体層は、グランドとして使用される導体層を含み、このグランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さいことを特徴とする請求項１ないし６のいずれかに記載の高周波用電子部品。
【請求項８】
前記インダクタ用導体層とキャパシタ用導体層は、前記低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていることを特徴とする請求項１ないし７のいずれかに記載の高周波用電子部品。
【請求項９】
前記インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていることを特徴とする請求項１ないし８のいずれかに記載の高周波用電子部品。
【請求項１０】
１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えた高周波用電子部品であって、
前記低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有し、
前記複数の導体層は、前記１以上のインダクタを構成するための１以上のインダクタ用導体層と、前記１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含み、
前記キャパシタ用導体層は、金属材料とガラス成分とを含み、
前記インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、
前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、前記キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さいことを特徴とする高周波用電子部品。
【請求項１１】
前記キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であることを特徴とする請求項１０記載の高周波用電子部品。
【請求項１２】
前記インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在することを特徴とする請求項１０または１１記載の高周波用電子部品。
【請求項１３】
前記キャパシタ用導体層は、ＺｒＯ２粒子を含んでいることを特徴とする請求項１０ないし１２のいずれかに記載の高周波用電子部品。
【請求項１４】
前記インダクタ用導体層とキャパシタ用導体層は、前記低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていることを特徴とする請求項１０ないし１３のいずれかに記載の高周波用電子部品。
【請求項１５】
前記インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていることを特徴とする請求項１０ないし１４のいずれかに記載の高周波用電子部品。
【請求項１】
１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えた高周波用電子部品であって、
前記低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有し、
前記複数の導体層は、前記１以上のインダクタを構成するための１以上のインダクタ用導体層と、前記１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含み、
前記インダクタ用導体層の厚みは、前記キャパシタ用導体層の厚みよりも大きいことを特徴とする高周波用電子部品。
【請求項２】
前記インダクタ用導体層の厚みは、８〜３０μｍの範囲内であり、前記キャパシタ用導体層の厚みは、２〜２０μｍの範囲内であることを特徴とする請求項１記載の高周波用電子部品。
【請求項３】
前記キャパシタ用導体層は、金属材料とガラス成分とを含み、
前記インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、
前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、前記キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さいことを特徴とする請求項１または２記載の高周波用電子部品。
【請求項４】
前記キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であることを特徴とする請求項３記載の高周波用電子部品。
【請求項５】
前記インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在することを特徴とする請求項１ないし４のいずれかに記載の高周波用電子部品。
【請求項６】
前記キャパシタ用導体層は、ＺｒＯ２粒子を含んでいることを特徴とする請求項１ないし５のいずれかに記載の高周波用電子部品。
【請求項７】
前記複数の導体層は、グランドとして使用される導体層を含み、このグランドとして使用される導体層の厚みは、グランドとして使用されないキャパシタ用導体層の厚みよりも小さいことを特徴とする請求項１ないし６のいずれかに記載の高周波用電子部品。
【請求項８】
前記インダクタ用導体層とキャパシタ用導体層は、前記低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていることを特徴とする請求項１ないし７のいずれかに記載の高周波用電子部品。
【請求項９】
前記インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていることを特徴とする請求項１ないし８のいずれかに記載の高周波用電子部品。
【請求項１０】
１以上のインダクタおよび１以上のキャパシタを含む低温同時焼成セラミック多層基板を備えた高周波用電子部品であって、
前記低温同時焼成セラミック多層基板は、積層された複数の誘電体層と、それぞれ積層方向に隣接する２つの誘電体層の間に配置された複数の導体層とを有し、
前記複数の導体層は、前記１以上のインダクタを構成するための１以上のインダクタ用導体層と、前記１以上のキャパシタを構成するための２以上のキャパシタ用導体層とを含み、
前記キャパシタ用導体層は、金属材料とガラス成分とを含み、
前記インダクタ用導体層は、金属材料とガラス成分のうち少なくとも金属材料を含み、
前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０であるか、前記キャパシタ用導体層における金属材料に対するガラス成分の割合よりも小さいことを特徴とする高周波用電子部品。
【請求項１１】
前記キャパシタ用導体層における金属材料に対するガラス成分の割合は、２〜８重量％の範囲内であり、前記インダクタ用導体層における金属材料に対するガラス成分の割合は、０〜３重量％の範囲内であることを特徴とする請求項１０記載の高周波用電子部品。
【請求項１２】
前記インダクタ用導体層の周辺における誘電体層には、ＭｎＯ２が存在することを特徴とする請求項１０または１１記載の高周波用電子部品。
【請求項１３】
前記キャパシタ用導体層は、ＺｒＯ２粒子を含んでいることを特徴とする請求項１０ないし１２のいずれかに記載の高周波用電子部品。
【請求項１４】
前記インダクタ用導体層とキャパシタ用導体層は、前記低温同時焼成セラミック多層基板内において、複数の誘電体層の積層方向における異なる位置に配置されていることを特徴とする請求項１０ないし１３のいずれかに記載の高周波用電子部品。
【請求項１５】
前記インダクタは、複数の誘電体層の積層方向における異なる位置に配置され直列に接続された複数のインダクタ用導体層を用いて構成されていることを特徴とする請求項１０ないし１４のいずれかに記載の高周波用電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
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【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００９−８１３０６（Ｐ２００９−８１３０６Ａ）
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００７−２５０１２５（Ｐ２００７−２５０１２５）
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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