ドライバ
【課題】ドライバの半導体集積回路装置の出力端子数が増加しても、半導体集積回路装置内部の配線層による電圧降下を防止する。
【解決手段】第１の配線層と第２の配線層とが形成されたフィルム基板と、前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、前記第１の配線層と前記半導体チップの出力端子とが電気的に接続され、前記第２の配線層によって、前記半導体チップの複数の端子同士が電気的に接続されており、前記第２の配線層を介して、前記半導体チップの電源、或いはクロックが伝達される。前記第２の配線層は、前記半導体チップと前記フィルム基板との間に形成される。
【解決手段】第１の配線層と第２の配線層とが形成されたフィルム基板と、前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、前記第１の配線層と前記半導体チップの出力端子とが電気的に接続され、前記第２の配線層によって、前記半導体チップの複数の端子同士が電気的に接続されており、前記第２の配線層を介して、前記半導体チップの電源、或いはクロックが伝達される。前記第２の配線層は、前記半導体チップと前記フィルム基板との間に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバに係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段（ドレインドライバ）に適用して有効な技術に関する。
【背景技術】
【０００２】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transistor）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
【０００３】
図２４は、従来のＴＦＴ液晶表示モジュールの一例の概略構成を示すブロック図である。
同図に示すように、液晶パネル（ＴＦＴ−ＬＣＤ）１０の長辺側の一辺に複数のドレインドライバ１３０が、液晶表示パネル１０の短辺側の一辺に複数のゲートドライバ１４０が配置される。
パソコン等のホストコンピュータ側から出力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示データ（映像信号）、クロック信号、表示タイミング信号、同期信号（水平同期信号、垂直同期信号）からなる制御信号は、インタフェースコネクタを介して表示制御装置（ＴＦＴコントローラ）１１０に入力される。
表示制御装置１１０からの制御信号および表示データ等は、ＴＦＴコントローラ基板３０１、ドレインドライバ基板３０２を介して、各ドレインドライバ１３０に入力される。
また、表示制御装置１１０からの制御信号は、ＴＦＴコントローラ基板３０１、ゲートドライバ基板３０３を介して、各ゲートドライバ１４０に入力される。
なお、図２４において、ＴＦＴコントローラ基板上の配線層の図示は省略している。
また、ドレインドライバ基板、およびゲートドライバ基板上には、図２４に図示する配線層以外の配線層も設けられるが、図２４では、ドレインドライバ基板３０２には４本、ゲートドライバ基板３０３には２本の配線層のみを図示している。
【０００４】
ドレインドライバ１３０、およびゲートドライバ１４０は、半導体チップ（ＩＣ）によって構成され、これら半導体チップ（ＩＣ）は、いわゆるテープキャリア方式、またはチップオンフィルム方式によってフィルム基板に実装される。
図２５に示すように、フィルム基板３１０には、周辺から配線層（ＣＯＦＡ）が形成され、半導体チップ（ＩＣ）の周辺に設けられた端子（ＢＵＭＰ）が、この配線層（ＣＯＦＡ）にボンディングされる。
ここで、ドレインドライバの端子（ＢＵＭＰ）は、その周辺部に設けられていることが一般的であり、図２６に一例を示す。
図２６に示すように、入力端子（ＢＵＭＰ２）は、ドレインドライバ基板３０２からの配線を接続できるように一辺に配置され、出力端子（ＢＵＭＰ１）は、その他の３辺か、あるいは、入力端子（ＢＵＭＰ２）の配置してある辺の左右のスペースを含めた４辺の周辺部に配置されている。
また、各出力端子（ＢＵＭＰ１）に対応するドレインドライバ内部の出力回路３３０は、出力端子位置にあわせて、一列に並べられ配置されているのが一般的である。
なお、このような液晶表示装置は、例えば、下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８１９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、ＴＦＴ方式の液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの画素数の増大化、および高精細化の傾向にあり、それに伴い、ゲート信号線およびドレイン信号線も増大し、ドレインドライバの入出力端子数も多くせざるを得なくなってきている。
例えば、ＸＧＡ仕様の液晶表示パネルでは、ドレイン信号線の本数は３０７２（＝１０２４×３（ＲＧＢ））本であり、出力端子数が３８４本のドレインドライバを使用するとして、ＸＧＡ仕様の液晶表示パネルで必要なドレインドライバ数は、８（＝３０７２／３８４）個となる。
これに対して、ＵＸＧＡ仕様に高精細化が進むと、ドレイン信号線の本数は４８００（＝１６００×３（ＲＧＢ））本であり、前述の場合と同様、出力端子数が３８４本のドレインドライバを使用すると、ＵＸＧＡ仕様の液晶表示パネルで必要なドレインドライバ数は、１２．５（＝４８００／３８４）個となる。
このように、液晶表示パネルの高精細化が進むにつれて、液晶表示パネル当たりのドレイン線本数が増え、必要なドレインドライバの個数が増えることになる。
これにより、表示制御装置１１０の負荷容量が増加し、ドレインドライバ１３０を駆動できなくなってしまうという問題点があった。
【０００７】
液晶表示パネルが高精細化しても、ドレインドライバの数量が変化しないようにするためには、１ドレインドライバ当たりの出力端子数を増やす必要がある。
一般に、ドレインドライバを構成する半導体チップ（ＩＣ）は、その外形形状が横長の板状となっているが、１ドレインドライバ当たりの出力端子（ＢＵＭＰ）数を増やすと、半導体チップ（ＩＣ）は、より横方向の長さを長くする必要がある。
また、半導体チップ（ＩＣ）は、一枚の半導体ウェーハに複数形成した後、切り離して作成されるが、横方向の長さがより長い横長の半導体チップ（ＩＣ）になるにつれて、一枚のウェーハから取得できるチップ数が減少し、一個の半導体チップ（ＩＣ）の価格が高くなってしまう。
さらに、横方向の長さがより長い横長の半導体チップ（ＩＣ）になると、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、該露光範囲を超えてしまうことが懸念される。
これを解決するためには、より高価な露光装置を使用する必要があり、一個の半導体チップ（ＩＣ）の価格が高くなってしまう。
一方、市場の成熟に伴い、液晶表示装置は、より低価格化が要求されているが、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）が高くなると、液晶表示装置の価格が高くなるという問題点がある。
【０００８】
また、ドレイン信号線の増加にともない、必然的にドレインドライバ１３０の出力端子（ＢＵＭＰ１）のピッチが小さくなる傾向にあり、半導体チップ（ＩＣ）の選別時におけるプロービングが困難になることが懸念されている。
さらに、ドレイン信号線の増加にともない、１個のドレインドライバ１３０の回路規模が大きくなる傾向にあり、半導体チップ（ＩＣ）内部における配線インピーダンスによる電圧降下が無視できなくなることが懸念されている。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子の画素数が増大しても、それに充分対処し得、しかも低価格化を図ることが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、簡単に検査を行うことが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、半導体集積回路装置を有し、前記半導体集積回路装置は、例えば、前記半導体集積回路装置の短手方向の中央部に、前記半導体集積回路装置の長手方向に設けられる第１の出力端子部と、前記第１の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１０】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる第１の出力端子部と、前記第１の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１１】
また、本発明の好ましい実施例では、前記第１の出力端子部および前記出力回路部以外の領域で、少なくとも前記半導体集積回路装置の２つの短辺の周辺部に沿って設けられる第２の出力端子部を有することを特徴とする。
また、本発明の好ましい実施例では、前記一対の出力回路部は、正極性の階調電圧を生成する正極性出力回路部と、負極性の階調電圧を生成する負極性出力回路部とが交互に設けられることを特徴とする。
また、本発明の好ましい実施例では、前記一対の出力回路部の一方の出力回路部には、正極性の階調電圧を生成する正極性出力回路部が設けられ、前記一対の出力回路部の他方の出力回路部には、負極性の階調電圧を生成する負極性出力回路部が設けられることを特徴とする。
また、本発明の好ましい実施例では、前記出力回路部は、バッファ回路と、デコーダ回路と、データラッチ部と、シフトレジスタ回路とを有し、前記バッファ回路、デコーダ回路、データラッチ部、およびシフトレジスタ回路は、前記第１の出力端子部から前記半導体集積回路の短手方向に、前記バッファ回路、デコーダ回路、データラッチ部、シフトレジスタ回路の順番に配置されることを特徴とする。
【００１２】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる複数の出力端子部と、前記各出力端子部毎に、前記各出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１３】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記フィルム基板の配線層の一部は、一端が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記一端から前記フィルム基板の周辺部まで延長して設けられ、かつ、前記一端を含む部分が前記半導体集積回路装置により覆われていることを特徴とする。
【００１４】
また、本発明は、一対の基板と、前記一対の基板間の狭持される液晶と有する液晶表示素子で、複数の画素と、前記液晶層の複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、前記一対の基板の一方の基板に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記一方の基板に形成される映像信号線の一部は、端子部が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記端子部を含む領域が前記半導体集積回路装置により覆われていることを特徴とする。
また、本発明の好ましい実施例では、前記複数のバンプ電極は、前記半導体集積回路装置の長手方向に複数列に形成されていることを特徴とする。
また、本発明の好ましい実施例では、前記複数列の一部の列のバンプ電極は、前記半導体集積回路装置の長手方向の長さが、当該列よりも前記フィルム基板の配線層が延長される方向にある列のバンプ電極の前記半導体集積回路装置の長手方向の長さよりも長くされていることを特徴とする。
【００１５】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられた配線層により、互いに電気的に接続されていることを特徴とする。
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられる配線層により、互いに電気的に接続され、前記バンプ電極同士を接続する配線層には、外部からの入力信号が印加されることを特徴とする。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、液晶表示装置のコストを低減することが可能となる。
（２）本発明によれば、液晶表示装置の検査が簡単化することが可能となる。
（３）本発明によれば、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性を説明するための図である。
【図５】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図６】図５に示すドレインドライバの一例の構成をより具体的に説明するためのブロック図である。
【図７】図５に示すドレインドライバの他の例の構成をより具体的に説明するためのブロック図である。
【図８】図６、図７に示す高電圧用デコーダ回路、および低電圧用デコーダ回路の一例の概略構成を示す回路図である。
【図９】図６、図７に示す高電圧用アンプ回路、低電圧用アンプ回路の一例の概略構成を示す回路図である。
【図１０】図９に示す、低電圧用アンプ回路のオペアンプに使用される差動増幅回路を示す回路図である。
【図１１】図９に示す、高電圧用アンプ回路のオペアンプに使用される差動増幅回路を示す回路図である。
【図１２】図７に示す出力選択回路の一例の一選択回路の回路構成を示す回路図である。
【図１３】本発明の実施例１のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
【図１４】本発明の実施例１の、フィルム基板上の配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図１５】本発明の実施例２のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
【図１６】半導体チップ（ＩＣ）内の、従来のデコーダ回路の構造を示す模式図である。
【図１７】半導体チップ（ＩＣ）内の、本発明の実施例２のデコーダ回路の構造を示す模式図である。
【図１８】本発明の実施例３のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である
【図１９】本発明の実施例３の、フィルム基板上の配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図２０】本発明の実施例４のドレインドライバを構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明するための図である。
【図２１】本発明の実施例５のドレインドライバを構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基板に形成された配線層（ＣＯＦＢ）の一部を説明するための図である。
【図２２】図２１の変形例を説明するための図である。
【図２３】図２１の変形例を説明するための図である。
【図２４】従来のＴＦＴ液晶表示モジュールの一例の概略構成を示すブロック図である。
【図２５】従来の、ドレインドライバが実装されたフィルム基板を示す図である。
【図２６】従来のドレインドライバの端子部構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の長辺側の一辺にドレインドライバ１３０が配置され、また、液晶表示パネル１０の短辺側の一辺に、ゲートドライバ１４０が配置される。
液晶表示パネル１０は、例えば、１６００×８００×３の画素から構成される。
なお、ここで、１画素とは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の１ピクセル（Ｐｉｘ）を意味する。
【００１９】
パソコン等のホストコンピュータ側から出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の表示データ（映像信号）、クロック信号、表示タイミング信号、同期信号（水平同期信号、垂直同期信号）からなる制御信号は、インタフェースコネクタを介して表示制御装置（ＴＦＴコントローラ）１１０に入力される。
本実施例において、インタフェース部１００は、前述の図２４に示すＴＦＴコントローラ基板３０１に、ドレインドライバ１３０は、前述の図２４に示すドレインドライバ基板３０２に、ゲートドライバ１４０は、前述の図２４に示すゲートドライバ基板３０３に実装される。
ここで、ドレインドライバ１３０、およびゲートドライバ１４０を構成する半導体チップ（ＩＣ）は、いわゆるテープキャリア（Tape Carrier Package）方式、または、チップオンフィルム（Chip On Film）方式によってフィルム基板３１０に実装される。
なお、前述の半導体チップ（ＩＣ）は、チップオングラス（Chip On Glass）方式により直接液晶表示パネル１０の一方の透明基板に実装してもよい。
【００２０】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＮ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
【００２１】
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。
また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００２２】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
なお、本実施例においても、前述の図２４に示すように、表示制御装置１１０からの制御信号および表示データ等は、ＴＦＴコントローラ基板３０１、ドレインドライバ基板３０２を介して、各ドレインドライバ１３０に入力される。
【００２３】
本体コンピュータ側からの表示データは、例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００２４】
表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００２５】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ"０〜Ｖ"４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ"５〜Ｖ"９）を出力する。
この正極性の階調基準電圧（Ｖ"０〜Ｖ"４）、および負極性の階調基準電圧（Ｖ"５〜Ｖ"９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの極性反転信号（交流化信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００２６】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、しきい値電圧が低い液晶が開発されない限り低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
【００２７】
以下、ドット反転法について説明する。
図４は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される液晶駆動電圧（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）の極性を説明するための図である。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、図４に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電圧（図４では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極性の液晶駆動電圧（図４では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が印加される。
【００２８】
また、各ライン毎の極性はフレーム毎に反転され、即ち、図４に示すように、偶数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００２９】
〈図１に示すドレインドライバ１３０の構成〉
図５は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、階調電圧生成回路１５１は、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ"０〜Ｖ"４）に基づいて、正極性の６４階調の階調電圧を、並びに、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ"５〜Ｖ"９）に基づいて、負極性の６４階調の階調電圧、を生成し、当該それぞれ正極性および負極性の６４階調の階調電圧を、電圧バスラインを介してデコーダ回路１５７に出力する。
また、シフトレジスタ回路１５３は、クロック制御回路１５２から出力される、クロック（ＣＬ２）に同期したシフトクロックに基づき、データ取り込み用信号を生成し、ラッチ回路（１）１５５に出力する。
【００３０】
表示制御装置１１０から入力される表示データは、入力ラッチ回路１５４で一旦ラッチされる。
この入力ラッチ回路１５４は、クロック制御回路１５２からのクロックに基づき、表示データをラッチする。
ラッチ回路（１）１５５は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、入力ラッチ回路１５４から出力される各色毎６ビットの表示データを出力本数分だけラッチする。
ラッチ回路（２）１５６は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、ラッチ回路（１）１５５内の表示データをラッチする。
このラッチ回路（２）１５６に取り込まれた表示データは、内部のレベルシフト回路を介してデコーダ回路１５７に入力される。
デコーダ回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧から、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、バッファ回路１５８に出力する。
バッファ回路１５８は、入力された階調電圧を増幅（電流増幅）して各ドレイン信号線（Ｄ）に出力する。
【００３１】
図６は、図５に示すドレインドライバ１３０の一例の構成をより具体的に説明するためのブロック図である。
同図において、１５３は、図５に示すシフトレジスタ回路、１５７は、図５に示すデコーダ回路であり、また、データラッチ部２６２は、図５に示すラッチ回路（１）１５５とラッチ回路（２）１５６のラッチを表し、レベルシフト回路２６３は、図５に示すラッチ回路（２）内部のレベルシフト回路を表わす。
さらに、アンプ回路２６４と、アンプ回路２６４の出力を切り替える出力選択回路２６５が、図５に示すバッファ回路１５８を構成する。
ここで、表示データ選択回路２６１、および出力選択回路２６５は、極性反転信号（Ｍ）に基づいて制御される。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン信号線（Ｄ）を示している。
図６に示すドレインドライバ１３０においては、表示データ選択回路２６１により、データラッチ部２６２（より詳しくは、図５に示すラッチ回路（１）１５５）に入力されるデータ取り込み用信号を切り替えて、連続する表示データを隣合うデータラッチ部２６２に入力する。
【００３２】
デコーダ回路１５７は、階調電圧生成回路１５１から供給される正極性の６４階調の階調電圧の中から、各データラッチ部２６２（より詳しくは、図５に示すラッチ回路（２）１５６）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２５１と、階調電圧生成回路１５１から供給される負極性の６４階調の階調電圧の中から、各データラッチ部２６２から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２５２とから構成される。
この高電圧用デコーダ回路２５１と低電圧用デコーダ回路２５２とは、隣接するデータラッチ部２６２毎に設けられる。
アンプ回路２６４は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２５１で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２５２で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を出力する。
【００３３】
ドット反転法では、連続する表示データの階調電圧は互いに逆極性となり、また、アンプ回路２６４の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、表示データ選択回路２６１により、データラッチ部２６２に入力される表示データを切り替えて、連続する表示データを交互に隣り合うデータラッチ部２６２に入力し、それに合わせて、高電圧用アンプ回路２７１、あるいは低電圧用アンプ回路２７２から出力される出力電圧を出力選択回路２６５により切り替え、連続する表示データの階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第２番目のドレイン信号線（Ｙ２）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００３４】
図７は、図５に示すドレインドライバ１３０の他の例の構成をより具体的に説明するためのブロック図である。
この図７に示す例では、隣接する各色の表示データの階調電圧は互いに逆極性となることを利用し、表示データ選択回路２６１により、データラッチ部２６２に入力される表示データを切り替えて、各色毎の表示データを隣り合うデータラッチ部２６２に入力し、それに合わせて、高電圧用アンプ回路２７１、あるいは低電圧用アンプ回路２７２から出力される出力電圧を出力選択回路２６５により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力するようにしたものである。
図６、図７に示す例では、低電圧用回路と高電圧用回路をそれぞれ出力端子全数ではなく、１／２の端子数分だけにすることで、半導体チップ（ＩＣ）のチップサイズの縮小を図っている。
【００３５】
図８は、図６、図７に示す高電圧用デコーダ回路２５１および低電圧用デコーダ回路２５２の一例の概略構成を示す回路図である。
図８に示す例では、図６に示す高電圧用デコーダ回路２５１または低電圧用デコーダ回路２５２は、エンハンスメントＭＯＳトランジスタおよびデプレッションＭＯＳトランジスタが直列接続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成される。
図６、図７に示す高電圧用アンプ回路２７１、および低電圧用アンプ回路２７２は、例えば、図９に示すように、オペアンプ（ＯＰ）の反転入力端子（ＢＵＭＰ）（−）と出力端子（ＢＵＭＰ）とが直結され、その非反転入力端子（ＢＵＭＰ）（＋）が入力端子（ＢＵＭＰ）とされるボルテージホロワ回路で構成される。
ここで、低電圧用アンプ回路２７２に使用されるオペアンプ（ＯＰ）は、例えば、図１０に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路２７１に使用されるオペアンプ（ＯＰ）は、例えば、図１１に示すような差動増幅回路で構成される。
【００３６】
図１２は、図７に示す出力選択回路２６５の一例の一選択回路の回路構成を示す回路図である。
同図に示すように、図７に示す出力選択回路２６５の一選択回路は、高電圧用アンプ回路２７１とｎ番目のドレイン信号（Ｙｎ）との間に接続されるＰＭＯＳトランジスタ（ＰＭ１）と、高電圧用アンプ回路２７１と（ｎ＋３）番目のドレイン信号（Ｙｎ＋３）との間に接続されるＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用アンプ回路２７２と（ｎ＋３）番目のドレイン信号（Ｙｎ＋３）との間に接続されるＮＭＯＳトランジスタ（ＮＭ１）と、低電圧用アンプ回路２７２とｎ番目のドレイン信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジスタ（ＮＭ２）とを有する。
ＰＭＯＳトランジスタ（ＰＭ１）のゲート電極には、インバータ（ＩＮＶ）で反転されたノア回路（ＮＯＲ１）の出力が、また、ＰＭＯＳトランジスタ（ＰＭ２）のゲート電極には、インバータ（ＩＮＶ）で反転されたノア回路（ＮＯＲ２）の出力が、それぞれレベルシフト回路（ＬＳ）でレベルシフトされて入力される。
【００３７】
同様に、ＮＭＯＳトランジスタ（ＮＭ１）のゲート電極には、インバータ（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳトランジスタ（ＮＭ２）のゲート電極には、インバータ（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ１）の出力が、それぞれレベルシフト回路（ＬＳ）でレベルシフトされて入力される。
ここで、ナンド回路（ＮＡＮＤ１）とノア回路（ＮＯＲ１）には、極性反転信号（Ｍ）が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された極性反転信号（Ｍ）が入力される。
また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）には、出力イネーブル信号（ＥＮＢ）が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された出力イネーブル信号（ＥＮＢ）が入力される。
表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時の各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）のオン・オフ状態を示す。
【００３８】
【表１】
表１から分かるように、出力イネーブル信号（ＥＮＢ）がＬｏｗレベル（以下、Ｌレベル）の時に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈレベル（以下、Ｈレベル）、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベルとなり、各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）はオフ状態となる。
走査ラインの切り替わり時には、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とも不安定の状態にある。
この出力イネーブル信号（ＥＮＢ）は、走査ラインの切り替わり期間内に、各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されるのを防止するために設けられている。
なお、本実施例では、この出力イネーブル信号（ＥＮＢ）として、クロック（ＣＬ１）の反転信号を使用しているが、クロック（ＣＬ２）をカウントする等して内部で生成することも可能である。
【００３９】
また、表１から分かるように、出力イネーブル信号（ＥＮＢ）がＨレベルの時には、極性反転信号（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬレベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬレベルとなる。
これにより、ＰＭＯＳトランジスタ（ＰＭ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあるいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとなり、高電圧用アンプ回路２７１の出力はドレイン信号線（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はドレイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用アンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に出力される。
【００４０】
〈本実施例の液晶表示モジュールの特徴的構成〉
図１３は、本実施例のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
同図に示すように、本実施例は、シフトレジスタ回路１５３、データラッチ部２６２、デコーダ回路１５７、およびバッファ回路１５８から成る出力回路ブロックを、出力端子数分、半導体チップ（ＩＣ）の短手方向に２段に重ねて配置することを特徴とする。
そして、図１３に示すように、半導体チップ（ＩＣ）の短手方向の中央部に出力端子（バンプ電極）領域（ａ）２０を設け、前記２段に重ねて配置された出力回路ブロックは、この出力端子領域（ａ）２０から、バッファ回路１５８、デコーダ回路１５７、データラッチ部２６２、および、シフトレジスタ回路１５３の順に設けられる。
また、半導体チップ（ＩＣ）の長手方向の中央部には、入力回路・配線領域２３が設けられ、表示データ、クロックなどを、２段に重ねて配置された出力回路ブロックに供給するようにしている。
このように、本実施例では、同一形状の出力端子部分を近接した領域（出力端子領域（ａ））に配置することで、無駄なスペースを削減でき、出力端子部分の面積を縮小することができる。なお、２２は、入力端子領域である。
【００４１】
本実施例では、出力回路ブロックを２段に重ねて配置した関係上、シフトレジスタ回路１５３を各段毎に配置している。
このため、図６、図７に示すドレインドライバ１３０に比して、本実施例のドレインドライバ１３０では、シフトレジスタ回路形成領域が増加する。
しかしながら、シフトレジスタ回路１５３は、低い耐圧のプロセスで製造できる低電圧回路であること、かつ、回路規模が小さいことにより、２倍になっても面積の増加は無視できる程度である。
このように、本実施例では、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）の大部分を占める階調電圧出力回路部分を２分割するようにしたので、半導体チップ（ＩＣ）のチップの長手方向（横方向）の長さを、図２６に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ半分（１／２倍）にすることができる。
但し、本実施例では、半導体チップ（ＩＣ）のチップの短手方向の長さは、図２６に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ２倍になる。
即ち、本実施例では、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）は、その外形形状が、細長い板状ではなく、より正方形に近いものとなる。
【００４２】
したがって、本実施例では、一枚のウェーハから取得できるチップ数を、従来の細長い板状のものに比べて増加させることができ、かつ、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、安価な装置を使用できるので、半導体チップ（ＩＣ）のコストを低減することができる。
なお、本実施例において、出力端子（ＢＵＭＰ１）の配置は、半導体チップ（ＩＣ）サイズと、出力端子数と、出力端子間の距離により決定され、半導体チップ（ＩＣ）サイズが大きい場合、バッファ回路１５８に最も近い、図１３中の出力端子領域（ａ）２０に配置するのが、半導体チップ（ＩＣ）の面積がもっとも小さくなる。
半導体チップ（ＩＣ）サイズが小さい場合は、出力端子領域（ｂ）２１を使用するようにすればよい。
【００４３】
また、本実施例では、出力端子（ＢＵＭＰ１）が、半導体チップ（ＩＣ）の中央付近に配置されるので、チップオンフィルム方式で半導体チップ（ＩＣ）をフィルム基板上に実装した場合には、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネル１０のドレイン線（Ｄ）とを接続するための、フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ（ＩＣ）とオーバラップする。
そのため、本実施例では、フィルム基板上の配線層（ＣＯＦＡ）を、図１４に示すようなレイアウトとすることで、図１３に示すように、フィルム基板３１０の配線層（ＣＯＦＡ）と半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）とが接触することなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電気的に接続することができる。
なお、半導体チップの中央部に端子領域を設けることは、半導体メモリなどで知られているが、この半導体メモリで端子領域を中央部に設ける理由は、主にチップ内の配線遅延を減らす目的であり、本願発明のように、半導体チップのコストを低減するものではない。
【００４４】
［実施例２］
図１５は、本発明の実施例２のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施例では、前述の実施例１で説明した２段に重ねて配置した出力回路ブロックのそれぞれを、正極性の階調電圧を出力する出力回路ブロックと、負極性の階調電圧を生成する出力回路ブロックとに分離するようにしたものである。
即ち、デコーダ回路１５７が高電圧用デコーダ回路２５１で、アンプ回路２６４が高電圧用アンプ回路２７１からなる出力回路ブロック（図１６では、上側の出力回路ブロックに相当し、図中、ＨＶと表現している。）と、デコーダ回路１５７が低電圧用デコーダ回路２５２で、アンプ回路２６４が低電圧用アンプ回路２７２からなる出力回路ブロック（図１６では、下側の出力回路ブロックに相当し、図中、ＬＶと表現している。）とに分離したものである。
なお、シフトレジスタ１５３は、クロック制御回路内のシフトクロック生成回路２５４で生成されたシフトクロックにより動作し、図１５中に、シフトレジスタ回路１５３のシフト方向を、点線の矢印で示している。
図１５において、デコーダ回路部分に付記している数字は、出力端子（ＢＵＭＰ１）に対応しており、この図１５の数字は、極性反転信号（Ｍ）のレベル（ＨレベルあるいはＬレベル）に応じて、例えば、Ｎｏ．１がＮｏ．２に、Ｎｏ．２がＮｏ．１に入れ替わる。
このため、本実施例では、シフトレジスタ回路１５３は、３出力端子（ＢＵＭＰ１）毎に１回、データ取り込み用信号を出力する必要がある。
なお、前述の実施例では、シフトレジスタ回路１５３は、６出力端子（ＢＵＭＰ１）毎に１回、データ取り込み用信号を出力する。
【００４５】
本実施例では、６４階調×２＝１２８本の電圧バスラインを持つデコーダ回路１５７と、６ビット×６＝３６本の表示データバスを持つデータラッチ部２６２において、回路面積の縮小を図ることができる。
図１６は、半導体チップ（ＩＣ）内の、従来のデコーダ回路１５７の構造を示す模式図である。
図１６に示すように、従来、デコーダ回路１５７は、低電圧側の６４階調の電圧バスラインと、高電圧側の６４階調の電圧バスラインの、計１２８本のアルミニウム配線（以下、ＡＬ配線という。）１５０の下に、スイッチ素子が配置される。
ここで、例えば、高電圧側（図中、高と示す）に着目すると、１２８本の電圧バスラインのうち使用するのは、高電圧側６４階調分の６４本のみであるため、残りの低電圧側の６４本分のスペースは、スイッチ素子の大きさが制約にならないとすると、無駄な領域である。低電圧側に着目しても同様であり、この時の面積を（ａ×ｂ）とする。
【００４６】
図１７は、半導体チップ（ＩＣ）内の、本実施例のデコーダ回路１５７の構造を示す模式図である。
図１７に示すように、高電圧側６４階調の配線の下に、高電圧用デコーダ２７１のスイッチ素子が、低電圧側６４階調の配線の下に低電圧用デコーダ２７２のスイッチ素子が配置される。
そのため、本実施例では、図１６に示す従来のデコーダ回路１５７のように、無駄な領域は存在しない。
なお、現状の製造プロセスにおいては、ＡＬ配線１５０が面積に対しては支配的な場合が多く、スイッチ素子はＡＬ配線１５０の下に配置することが十分可能である。
この時の面積は、（ａ×ｂ）／２で、図１６に示す従来のデコーダ回路１５７の半分（１／２）となる。
このように、本実施例では、機能は同一であるにもかかわらず、回路面積を半減することができる。
データラッチ部２６２においても、全く同様の理由により、回路面積を半減することができ、そのため、ドレインドライバ全体の面積を大幅に削減することができる。
【００４７】
［実施例３］
図１８は、本発明の実施例３のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施例では、前述の実施例１で説明した出力回路ブロックを、４段に重ねて配置したものである。
本実施例でも、同一形状の出力端子（ＢＵＭＰ１）を近接した領域に配置することで、無駄なスペースを削減でき、出力端子領域２０の面積を縮小することができる。
但し、本実施例では、前述の実施例１の２段構成時に対して、デコーダ回路１５７、およびデータラッチ部２６２分だけ面積が増加するが、長手方向（横方向）の長さをより短縮することができる。
このため、出力端子数の増大に伴って、ウェーハに、ステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、該露光範囲内に収めることを可能にする。
【００４８】
また、本実施例では、出力端子（ＢＵＭＰ１）が、半導体チップ（ＩＣ）の中央付近に２段に配置されるので、チップオンフィルム方式で半導体チップ（ＩＣ）をフィルム基板上に実装した場合には、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネル１０のドレイン線（Ｄ）とを接続するための、フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ（ＩＣ）とオーバラップする。
そのため、本実施例では、フィルム基板上の配線層（ＣＯＦＡ）を、図１９に示すようなレイアウトとすることで、図１８に示すように、フィルム基板３１０の配線層（ＣＯＦＡ）と半導体チップ（ＩＣ）の端子（ＢＵＭＰ１）とが接触することなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電気的に接続することができる。
【００４９】
［実施例４］
図２０は、本発明の実施例４のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明するための図である。
同図に示すように、本実施例では、出力端子（ＢＵＭＰ１）は２列に形成され、これらの出力端子（ＢＵＭＰ１）は、フィルム基板３１０に形成された配線層（ＣＯＦＡ）により、液晶表示パネル１０のドレイン線（Ｄ）と電気的に接続される。
この場合に、出力端子（ＢＵＭＰ１）を複数列に形成すると、フィルム基板３１０に形成される配線層（ＣＯＦＡ）の間隔が狭くなるので、フィルム基板３１０の配線層（ＣＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙が小さくなり、短絡不良の発生する確立が高くなる不具合が発生する。
そこで、本実施例では、フィルム基板３１０の配線層（ＣＯＦＡ）の引き出し方向に近い列の端子（ＢＵＭＰ１）ほど（即ち、図２０中の、第１列目の端子（ＢＵＭＰ１）に対して第２列目の端子（ＢＵＭＰ１）ほど）、出力端子（ＢＵＭＰ１）の列方向の長さを短くし、これにより、フィルム基板３１０の配線層（ＣＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙（図２０のＬａ）を長くして、短絡不良の発生を回避するようにしている。
【００５０】
また、出力端子（ＢＵＭＰ１）の間隔（ピッチ）が小さくなるにつれて、プローブ検査を行う場合、プローブと出力端子（ＢＵＭＰ１）のずれによる不具合が生じる。
そこで、本実施例では、ｎ（ｎ＞１）段に配置された出力端子（ＢＵＭＰ１）に、ｎピンおきにプローブ実施する場合、フィルム基板３１０に形成された配線層（ＣＯＦＡ）の引き出し方向から遠方に配置された出力端子（ＢＵＭＰ１）（図１５の第１列目の出力端子（ＢＵＭＰ１））の列方向の長さを長くして、この列でプローブ検査を行うことにより、プローブと出力端子（ＢＵＭＰ１）のずれによるプローブ検査時の不具合を回避するようにしている。
このように、本実施例では、フィルム基板３１０に形成された配線層（ＣＯＦＡ）の引き出す方向に近い列の出力端子（図２０中の第１列目の出力端子（ＢＵＭＰ１））ほど列方向の長さを短くすることによって、出力端子（ＢＵＭＰ１）とフィルム基板３１０に形成された配線層（ＣＯＦＡ）との短絡不良を回避でき、さらには、プローブ試験時のプローブと出力端子（ＢＵＭＰ１）のずれによる接続時不具合を回避することができる。
【００５１】
［実施例５］
図２１は、本発明の実施例５のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基板３１０に形成された配線層（ＣＯＦＢ）の一部を説明するための図である。
図２１に示す配線層（ＣＯＦＢ）は、フィルム基板３１０に実装される半導体チップ（ＩＣ）の端子（ＢＵＭＰ）同士を接続するものである。
液晶表示装置の高精細化、高性能化および画面サイズの拡大が進むにつれ、ドレインドライバ１３０の高性能化が要求されると、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）内の電源配線層、クロック配線層等において、負荷インピーダンスの影響による出力遅延が問題となる。
そこで、本実施例のように、半導体チップ（ＩＣ）のメタル配線を、低インピーダンスであるフィルム基板３１０の配線層（ＣＯＦＢ）で、補強または置きかえることにより、ドレインドライバ１３０の駆動能力を向上させることが可能となる。
【００５２】
また、図２２のように、複数の端子（ＢＵＭＰ）を同一配線で接続し、さらに、この配線層（ＣＯＦＢ）をフィルム基板３１０の外周に形成される配線層の入力端子に接続することも可能である。
あるいは、図２３に示すように、半導体チップ（ＩＣ）の外周に置ききれない端子（ＢＵＭＰ）を内側に設け、この内側に設けた端子（ＢＵＭＰ）に、フィルム基板３１０の配線層（ＣＯＦＢ）を接続することにより、この内側に設けた端子（ＢＵＭＰ）に電圧を供給することができる。
なお、前記各実施例では、縦電界方式の液晶表示パネルに本発明を適用した実施例について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
また、前記各実施例では、駆動方法としてドット反転方式が適用される実施例について説明したが、これに限定されず、本発明は、１ライン毎、あるいは１フレーム毎に、画素電極（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する駆動電圧を反転するコモン反転法にも適用可能である。
さらに、本発明は、単純マトリクス形液晶表示装置にも適用することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００５３】
１０ 液晶表示パネル（ＴＦＴ−ＬＣＤ）
２０ 出力端子領域（ａ）
２１ 出力端子領域（ｂ）
２２ 入力端子領域
２３ 入力回路・配線領域
１００ インタフェース部
１１０ 表示制御装置
１２０ 電源回路
１２１，１２２ 電圧生成回路
１２３ コモン電極電圧生成回路
１２４ ゲート電極電圧生成回路
１３０ ドレインドライバ
１３１，１３２，１３４，１３５，１４１，１４２ 信号線
１３３ 表示データのバスライン
１４０ ゲートドライバ
１５０ アルミニウム配線
１５１ 階調電圧生成回路
１５２ クロック制御回路
１５３ シフトレジスタ回路
１５４ 入力ラッチ回路
１５５ ラッチ回路（１）
１５６ ラッチ回路（２）
１５７ デコーダ回路
１５８ バッファ回路
２５１ 高電圧用デコーダ回路
２５２ 低電圧用デコーダ回路
２５４ シフトクロック生成回路
２６１ 表示データ選択回路
２６２ データラッチ部
２６３ レベルシフト回路
２６４ アンプ回路
２６５ 出力選択回路
２７１ 高電圧用アンプ回路
２７２ 低電圧用アンプ回路
３０１ ＴＦＴコントローラ基板
３０２ ドレインドライバ基板
３０３ ゲートドライバ基板
３１０ フィルム基板
Ｄ，Ｙ ドレイン信号線（映像信号線または垂直信号線）
Ｇ ゲート信号線（走査信号線または水平信号線）
ＩＴＯ１ 画素電極
ＩＴＯ２ コモン電極
ＣＮ 共通信号線
ＴＦＴ 薄膜トランジスタ
ＣLC 液晶容量
ＣＳＴＧ 保持容量
ＣADD 付加容量
ＰＭ ＰＭＯＳトランジスタ
ＮＭ ＮＭＯＳトランジスタ
ＬＳ レベルシフト回路
ＴＲＰ トランジスタ列
ＮＡＮＤ ナンド回路
ＡＮＤ アンド回路
ＮＯＲ ノア回路
ＩＮＶ インバータ
ＯＰ オペアンプ
ＩＣ 半導体チップ
ＢＵＭＰ 端子
ＢＵＭＰ１ 出力端子
ＢＵＭＰ２ 入力端子
ＣＯＦＡ，ＣＯＦＢ 配線層
【技術分野】
【０００１】
本発明は、ドライバに係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段（ドレインドライバ）に適用して有効な技術に関する。
【背景技術】
【０００２】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transistor）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
【０００３】
図２４は、従来のＴＦＴ液晶表示モジュールの一例の概略構成を示すブロック図である。
同図に示すように、液晶パネル（ＴＦＴ−ＬＣＤ）１０の長辺側の一辺に複数のドレインドライバ１３０が、液晶表示パネル１０の短辺側の一辺に複数のゲートドライバ１４０が配置される。
パソコン等のホストコンピュータ側から出力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示データ（映像信号）、クロック信号、表示タイミング信号、同期信号（水平同期信号、垂直同期信号）からなる制御信号は、インタフェースコネクタを介して表示制御装置（ＴＦＴコントローラ）１１０に入力される。
表示制御装置１１０からの制御信号および表示データ等は、ＴＦＴコントローラ基板３０１、ドレインドライバ基板３０２を介して、各ドレインドライバ１３０に入力される。
また、表示制御装置１１０からの制御信号は、ＴＦＴコントローラ基板３０１、ゲートドライバ基板３０３を介して、各ゲートドライバ１４０に入力される。
なお、図２４において、ＴＦＴコントローラ基板上の配線層の図示は省略している。
また、ドレインドライバ基板、およびゲートドライバ基板上には、図２４に図示する配線層以外の配線層も設けられるが、図２４では、ドレインドライバ基板３０２には４本、ゲートドライバ基板３０３には２本の配線層のみを図示している。
【０００４】
ドレインドライバ１３０、およびゲートドライバ１４０は、半導体チップ（ＩＣ）によって構成され、これら半導体チップ（ＩＣ）は、いわゆるテープキャリア方式、またはチップオンフィルム方式によってフィルム基板に実装される。
図２５に示すように、フィルム基板３１０には、周辺から配線層（ＣＯＦＡ）が形成され、半導体チップ（ＩＣ）の周辺に設けられた端子（ＢＵＭＰ）が、この配線層（ＣＯＦＡ）にボンディングされる。
ここで、ドレインドライバの端子（ＢＵＭＰ）は、その周辺部に設けられていることが一般的であり、図２６に一例を示す。
図２６に示すように、入力端子（ＢＵＭＰ２）は、ドレインドライバ基板３０２からの配線を接続できるように一辺に配置され、出力端子（ＢＵＭＰ１）は、その他の３辺か、あるいは、入力端子（ＢＵＭＰ２）の配置してある辺の左右のスペースを含めた４辺の周辺部に配置されている。
また、各出力端子（ＢＵＭＰ１）に対応するドレインドライバ内部の出力回路３３０は、出力端子位置にあわせて、一列に並べられ配置されているのが一般的である。
なお、このような液晶表示装置は、例えば、下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８１９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、ＴＦＴ方式の液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの画素数の増大化、および高精細化の傾向にあり、それに伴い、ゲート信号線およびドレイン信号線も増大し、ドレインドライバの入出力端子数も多くせざるを得なくなってきている。
例えば、ＸＧＡ仕様の液晶表示パネルでは、ドレイン信号線の本数は３０７２（＝１０２４×３（ＲＧＢ））本であり、出力端子数が３８４本のドレインドライバを使用するとして、ＸＧＡ仕様の液晶表示パネルで必要なドレインドライバ数は、８（＝３０７２／３８４）個となる。
これに対して、ＵＸＧＡ仕様に高精細化が進むと、ドレイン信号線の本数は４８００（＝１６００×３（ＲＧＢ））本であり、前述の場合と同様、出力端子数が３８４本のドレインドライバを使用すると、ＵＸＧＡ仕様の液晶表示パネルで必要なドレインドライバ数は、１２．５（＝４８００／３８４）個となる。
このように、液晶表示パネルの高精細化が進むにつれて、液晶表示パネル当たりのドレイン線本数が増え、必要なドレインドライバの個数が増えることになる。
これにより、表示制御装置１１０の負荷容量が増加し、ドレインドライバ１３０を駆動できなくなってしまうという問題点があった。
【０００７】
液晶表示パネルが高精細化しても、ドレインドライバの数量が変化しないようにするためには、１ドレインドライバ当たりの出力端子数を増やす必要がある。
一般に、ドレインドライバを構成する半導体チップ（ＩＣ）は、その外形形状が横長の板状となっているが、１ドレインドライバ当たりの出力端子（ＢＵＭＰ）数を増やすと、半導体チップ（ＩＣ）は、より横方向の長さを長くする必要がある。
また、半導体チップ（ＩＣ）は、一枚の半導体ウェーハに複数形成した後、切り離して作成されるが、横方向の長さがより長い横長の半導体チップ（ＩＣ）になるにつれて、一枚のウェーハから取得できるチップ数が減少し、一個の半導体チップ（ＩＣ）の価格が高くなってしまう。
さらに、横方向の長さがより長い横長の半導体チップ（ＩＣ）になると、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、該露光範囲を超えてしまうことが懸念される。
これを解決するためには、より高価な露光装置を使用する必要があり、一個の半導体チップ（ＩＣ）の価格が高くなってしまう。
一方、市場の成熟に伴い、液晶表示装置は、より低価格化が要求されているが、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）が高くなると、液晶表示装置の価格が高くなるという問題点がある。
【０００８】
また、ドレイン信号線の増加にともない、必然的にドレインドライバ１３０の出力端子（ＢＵＭＰ１）のピッチが小さくなる傾向にあり、半導体チップ（ＩＣ）の選別時におけるプロービングが困難になることが懸念されている。
さらに、ドレイン信号線の増加にともない、１個のドレインドライバ１３０の回路規模が大きくなる傾向にあり、半導体チップ（ＩＣ）内部における配線インピーダンスによる電圧降下が無視できなくなることが懸念されている。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子の画素数が増大しても、それに充分対処し得、しかも低価格化を図ることが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、簡単に検査を行うことが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、半導体集積回路装置を有し、前記半導体集積回路装置は、例えば、前記半導体集積回路装置の短手方向の中央部に、前記半導体集積回路装置の長手方向に設けられる第１の出力端子部と、前記第１の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１０】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる第１の出力端子部と、前記第１の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１１】
また、本発明の好ましい実施例では、前記第１の出力端子部および前記出力回路部以外の領域で、少なくとも前記半導体集積回路装置の２つの短辺の周辺部に沿って設けられる第２の出力端子部を有することを特徴とする。
また、本発明の好ましい実施例では、前記一対の出力回路部は、正極性の階調電圧を生成する正極性出力回路部と、負極性の階調電圧を生成する負極性出力回路部とが交互に設けられることを特徴とする。
また、本発明の好ましい実施例では、前記一対の出力回路部の一方の出力回路部には、正極性の階調電圧を生成する正極性出力回路部が設けられ、前記一対の出力回路部の他方の出力回路部には、負極性の階調電圧を生成する負極性出力回路部が設けられることを特徴とする。
また、本発明の好ましい実施例では、前記出力回路部は、バッファ回路と、デコーダ回路と、データラッチ部と、シフトレジスタ回路とを有し、前記バッファ回路、デコーダ回路、データラッチ部、およびシフトレジスタ回路は、前記第１の出力端子部から前記半導体集積回路の短手方向に、前記バッファ回路、デコーダ回路、データラッチ部、シフトレジスタ回路の順番に配置されることを特徴とする。
【００１２】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる複数の出力端子部と、前記各出力端子部毎に、前記各出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。
【００１３】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記フィルム基板の配線層の一部は、一端が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記一端から前記フィルム基板の周辺部まで延長して設けられ、かつ、前記一端を含む部分が前記半導体集積回路装置により覆われていることを特徴とする。
【００１４】
また、本発明は、一対の基板と、前記一対の基板間の狭持される液晶と有する液晶表示素子で、複数の画素と、前記液晶層の複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、前記一対の基板の一方の基板に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記一方の基板に形成される映像信号線の一部は、端子部が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記端子部を含む領域が前記半導体集積回路装置により覆われていることを特徴とする。
また、本発明の好ましい実施例では、前記複数のバンプ電極は、前記半導体集積回路装置の長手方向に複数列に形成されていることを特徴とする。
また、本発明の好ましい実施例では、前記複数列の一部の列のバンプ電極は、前記半導体集積回路装置の長手方向の長さが、当該列よりも前記フィルム基板の配線層が延長される方向にある列のバンプ電極の前記半導体集積回路装置の長手方向の長さよりも長くされていることを特徴とする。
【００１５】
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられた配線層により、互いに電気的に接続されていることを特徴とする。
また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられる配線層により、互いに電気的に接続され、前記バンプ電極同士を接続する配線層には、外部からの入力信号が印加されることを特徴とする。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、液晶表示装置のコストを低減することが可能となる。
（２）本発明によれば、液晶表示装置の検査が簡単化することが可能となる。
（３）本発明によれば、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性を説明するための図である。
【図５】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図６】図５に示すドレインドライバの一例の構成をより具体的に説明するためのブロック図である。
【図７】図５に示すドレインドライバの他の例の構成をより具体的に説明するためのブロック図である。
【図８】図６、図７に示す高電圧用デコーダ回路、および低電圧用デコーダ回路の一例の概略構成を示す回路図である。
【図９】図６、図７に示す高電圧用アンプ回路、低電圧用アンプ回路の一例の概略構成を示す回路図である。
【図１０】図９に示す、低電圧用アンプ回路のオペアンプに使用される差動増幅回路を示す回路図である。
【図１１】図９に示す、高電圧用アンプ回路のオペアンプに使用される差動増幅回路を示す回路図である。
【図１２】図７に示す出力選択回路の一例の一選択回路の回路構成を示す回路図である。
【図１３】本発明の実施例１のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
【図１４】本発明の実施例１の、フィルム基板上の配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図１５】本発明の実施例２のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
【図１６】半導体チップ（ＩＣ）内の、従来のデコーダ回路の構造を示す模式図である。
【図１７】半導体チップ（ＩＣ）内の、本発明の実施例２のデコーダ回路の構造を示す模式図である。
【図１８】本発明の実施例３のドレインドライバを構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である
【図１９】本発明の実施例３の、フィルム基板上の配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図２０】本発明の実施例４のドレインドライバを構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明するための図である。
【図２１】本発明の実施例５のドレインドライバを構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基板に形成された配線層（ＣＯＦＢ）の一部を説明するための図である。
【図２２】図２１の変形例を説明するための図である。
【図２３】図２１の変形例を説明するための図である。
【図２４】従来のＴＦＴ液晶表示モジュールの一例の概略構成を示すブロック図である。
【図２５】従来の、ドレインドライバが実装されたフィルム基板を示す図である。
【図２６】従来のドレインドライバの端子部構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の長辺側の一辺にドレインドライバ１３０が配置され、また、液晶表示パネル１０の短辺側の一辺に、ゲートドライバ１４０が配置される。
液晶表示パネル１０は、例えば、１６００×８００×３の画素から構成される。
なお、ここで、１画素とは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の１ピクセル（Ｐｉｘ）を意味する。
【００１９】
パソコン等のホストコンピュータ側から出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の表示データ（映像信号）、クロック信号、表示タイミング信号、同期信号（水平同期信号、垂直同期信号）からなる制御信号は、インタフェースコネクタを介して表示制御装置（ＴＦＴコントローラ）１１０に入力される。
本実施例において、インタフェース部１００は、前述の図２４に示すＴＦＴコントローラ基板３０１に、ドレインドライバ１３０は、前述の図２４に示すドレインドライバ基板３０２に、ゲートドライバ１４０は、前述の図２４に示すゲートドライバ基板３０３に実装される。
ここで、ドレインドライバ１３０、およびゲートドライバ１４０を構成する半導体チップ（ＩＣ）は、いわゆるテープキャリア（Tape Carrier Package）方式、または、チップオンフィルム（Chip On Film）方式によってフィルム基板３１０に実装される。
なお、前述の半導体チップ（ＩＣ）は、チップオングラス（Chip On Glass）方式により直接液晶表示パネル１０の一方の透明基板に実装してもよい。
【００２０】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＮ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
【００２１】
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。
また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００２２】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
なお、本実施例においても、前述の図２４に示すように、表示制御装置１１０からの制御信号および表示データ等は、ＴＦＴコントローラ基板３０１、ドレインドライバ基板３０２を介して、各ドレインドライバ１３０に入力される。
【００２３】
本体コンピュータ側からの表示データは、例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００２４】
表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００２５】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ"０〜Ｖ"４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ"５〜Ｖ"９）を出力する。
この正極性の階調基準電圧（Ｖ"０〜Ｖ"４）、および負極性の階調基準電圧（Ｖ"５〜Ｖ"９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの極性反転信号（交流化信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００２６】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、しきい値電圧が低い液晶が開発されない限り低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
【００２７】
以下、ドット反転法について説明する。
図４は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される液晶駆動電圧（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）の極性を説明するための図である。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、図４に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電圧（図４では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極性の液晶駆動電圧（図４では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が印加される。
【００２８】
また、各ライン毎の極性はフレーム毎に反転され、即ち、図４に示すように、偶数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００２９】
〈図１に示すドレインドライバ１３０の構成〉
図５は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、階調電圧生成回路１５１は、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ"０〜Ｖ"４）に基づいて、正極性の６４階調の階調電圧を、並びに、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ"５〜Ｖ"９）に基づいて、負極性の６４階調の階調電圧、を生成し、当該それぞれ正極性および負極性の６４階調の階調電圧を、電圧バスラインを介してデコーダ回路１５７に出力する。
また、シフトレジスタ回路１５３は、クロック制御回路１５２から出力される、クロック（ＣＬ２）に同期したシフトクロックに基づき、データ取り込み用信号を生成し、ラッチ回路（１）１５５に出力する。
【００３０】
表示制御装置１１０から入力される表示データは、入力ラッチ回路１５４で一旦ラッチされる。
この入力ラッチ回路１５４は、クロック制御回路１５２からのクロックに基づき、表示データをラッチする。
ラッチ回路（１）１５５は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、入力ラッチ回路１５４から出力される各色毎６ビットの表示データを出力本数分だけラッチする。
ラッチ回路（２）１５６は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、ラッチ回路（１）１５５内の表示データをラッチする。
このラッチ回路（２）１５６に取り込まれた表示データは、内部のレベルシフト回路を介してデコーダ回路１５７に入力される。
デコーダ回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧から、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、バッファ回路１５８に出力する。
バッファ回路１５８は、入力された階調電圧を増幅（電流増幅）して各ドレイン信号線（Ｄ）に出力する。
【００３１】
図６は、図５に示すドレインドライバ１３０の一例の構成をより具体的に説明するためのブロック図である。
同図において、１５３は、図５に示すシフトレジスタ回路、１５７は、図５に示すデコーダ回路であり、また、データラッチ部２６２は、図５に示すラッチ回路（１）１５５とラッチ回路（２）１５６のラッチを表し、レベルシフト回路２６３は、図５に示すラッチ回路（２）内部のレベルシフト回路を表わす。
さらに、アンプ回路２６４と、アンプ回路２６４の出力を切り替える出力選択回路２６５が、図５に示すバッファ回路１５８を構成する。
ここで、表示データ選択回路２６１、および出力選択回路２６５は、極性反転信号（Ｍ）に基づいて制御される。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン信号線（Ｄ）を示している。
図６に示すドレインドライバ１３０においては、表示データ選択回路２６１により、データラッチ部２６２（より詳しくは、図５に示すラッチ回路（１）１５５）に入力されるデータ取り込み用信号を切り替えて、連続する表示データを隣合うデータラッチ部２６２に入力する。
【００３２】
デコーダ回路１５７は、階調電圧生成回路１５１から供給される正極性の６４階調の階調電圧の中から、各データラッチ部２６２（より詳しくは、図５に示すラッチ回路（２）１５６）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２５１と、階調電圧生成回路１５１から供給される負極性の６４階調の階調電圧の中から、各データラッチ部２６２から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２５２とから構成される。
この高電圧用デコーダ回路２５１と低電圧用デコーダ回路２５２とは、隣接するデータラッチ部２６２毎に設けられる。
アンプ回路２６４は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２５１で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２５２で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を出力する。
【００３３】
ドット反転法では、連続する表示データの階調電圧は互いに逆極性となり、また、アンプ回路２６４の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、表示データ選択回路２６１により、データラッチ部２６２に入力される表示データを切り替えて、連続する表示データを交互に隣り合うデータラッチ部２６２に入力し、それに合わせて、高電圧用アンプ回路２７１、あるいは低電圧用アンプ回路２７２から出力される出力電圧を出力選択回路２６５により切り替え、連続する表示データの階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第２番目のドレイン信号線（Ｙ２）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００３４】
図７は、図５に示すドレインドライバ１３０の他の例の構成をより具体的に説明するためのブロック図である。
この図７に示す例では、隣接する各色の表示データの階調電圧は互いに逆極性となることを利用し、表示データ選択回路２６１により、データラッチ部２６２に入力される表示データを切り替えて、各色毎の表示データを隣り合うデータラッチ部２６２に入力し、それに合わせて、高電圧用アンプ回路２７１、あるいは低電圧用アンプ回路２７２から出力される出力電圧を出力選択回路２６５により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力するようにしたものである。
図６、図７に示す例では、低電圧用回路と高電圧用回路をそれぞれ出力端子全数ではなく、１／２の端子数分だけにすることで、半導体チップ（ＩＣ）のチップサイズの縮小を図っている。
【００３５】
図８は、図６、図７に示す高電圧用デコーダ回路２５１および低電圧用デコーダ回路２５２の一例の概略構成を示す回路図である。
図８に示す例では、図６に示す高電圧用デコーダ回路２５１または低電圧用デコーダ回路２５２は、エンハンスメントＭＯＳトランジスタおよびデプレッションＭＯＳトランジスタが直列接続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成される。
図６、図７に示す高電圧用アンプ回路２７１、および低電圧用アンプ回路２７２は、例えば、図９に示すように、オペアンプ（ＯＰ）の反転入力端子（ＢＵＭＰ）（−）と出力端子（ＢＵＭＰ）とが直結され、その非反転入力端子（ＢＵＭＰ）（＋）が入力端子（ＢＵＭＰ）とされるボルテージホロワ回路で構成される。
ここで、低電圧用アンプ回路２７２に使用されるオペアンプ（ＯＰ）は、例えば、図１０に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路２７１に使用されるオペアンプ（ＯＰ）は、例えば、図１１に示すような差動増幅回路で構成される。
【００３６】
図１２は、図７に示す出力選択回路２６５の一例の一選択回路の回路構成を示す回路図である。
同図に示すように、図７に示す出力選択回路２６５の一選択回路は、高電圧用アンプ回路２７１とｎ番目のドレイン信号（Ｙｎ）との間に接続されるＰＭＯＳトランジスタ（ＰＭ１）と、高電圧用アンプ回路２７１と（ｎ＋３）番目のドレイン信号（Ｙｎ＋３）との間に接続されるＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用アンプ回路２７２と（ｎ＋３）番目のドレイン信号（Ｙｎ＋３）との間に接続されるＮＭＯＳトランジスタ（ＮＭ１）と、低電圧用アンプ回路２７２とｎ番目のドレイン信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジスタ（ＮＭ２）とを有する。
ＰＭＯＳトランジスタ（ＰＭ１）のゲート電極には、インバータ（ＩＮＶ）で反転されたノア回路（ＮＯＲ１）の出力が、また、ＰＭＯＳトランジスタ（ＰＭ２）のゲート電極には、インバータ（ＩＮＶ）で反転されたノア回路（ＮＯＲ２）の出力が、それぞれレベルシフト回路（ＬＳ）でレベルシフトされて入力される。
【００３７】
同様に、ＮＭＯＳトランジスタ（ＮＭ１）のゲート電極には、インバータ（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳトランジスタ（ＮＭ２）のゲート電極には、インバータ（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ１）の出力が、それぞれレベルシフト回路（ＬＳ）でレベルシフトされて入力される。
ここで、ナンド回路（ＮＡＮＤ１）とノア回路（ＮＯＲ１）には、極性反転信号（Ｍ）が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された極性反転信号（Ｍ）が入力される。
また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）には、出力イネーブル信号（ＥＮＢ）が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された出力イネーブル信号（ＥＮＢ）が入力される。
表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時の各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）のオン・オフ状態を示す。
【００３８】
【表１】
表１から分かるように、出力イネーブル信号（ＥＮＢ）がＬｏｗレベル（以下、Ｌレベル）の時に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈレベル（以下、Ｈレベル）、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベルとなり、各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）はオフ状態となる。
走査ラインの切り替わり時には、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とも不安定の状態にある。
この出力イネーブル信号（ＥＮＢ）は、走査ラインの切り替わり期間内に、各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されるのを防止するために設けられている。
なお、本実施例では、この出力イネーブル信号（ＥＮＢ）として、クロック（ＣＬ１）の反転信号を使用しているが、クロック（ＣＬ２）をカウントする等して内部で生成することも可能である。
【００３９】
また、表１から分かるように、出力イネーブル信号（ＥＮＢ）がＨレベルの時には、極性反転信号（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬレベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬレベルとなる。
これにより、ＰＭＯＳトランジスタ（ＰＭ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあるいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとなり、高電圧用アンプ回路２７１の出力はドレイン信号線（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はドレイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用アンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に出力される。
【００４０】
〈本実施例の液晶表示モジュールの特徴的構成〉
図１３は、本実施例のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
同図に示すように、本実施例は、シフトレジスタ回路１５３、データラッチ部２６２、デコーダ回路１５７、およびバッファ回路１５８から成る出力回路ブロックを、出力端子数分、半導体チップ（ＩＣ）の短手方向に２段に重ねて配置することを特徴とする。
そして、図１３に示すように、半導体チップ（ＩＣ）の短手方向の中央部に出力端子（バンプ電極）領域（ａ）２０を設け、前記２段に重ねて配置された出力回路ブロックは、この出力端子領域（ａ）２０から、バッファ回路１５８、デコーダ回路１５７、データラッチ部２６２、および、シフトレジスタ回路１５３の順に設けられる。
また、半導体チップ（ＩＣ）の長手方向の中央部には、入力回路・配線領域２３が設けられ、表示データ、クロックなどを、２段に重ねて配置された出力回路ブロックに供給するようにしている。
このように、本実施例では、同一形状の出力端子部分を近接した領域（出力端子領域（ａ））に配置することで、無駄なスペースを削減でき、出力端子部分の面積を縮小することができる。なお、２２は、入力端子領域である。
【００４１】
本実施例では、出力回路ブロックを２段に重ねて配置した関係上、シフトレジスタ回路１５３を各段毎に配置している。
このため、図６、図７に示すドレインドライバ１３０に比して、本実施例のドレインドライバ１３０では、シフトレジスタ回路形成領域が増加する。
しかしながら、シフトレジスタ回路１５３は、低い耐圧のプロセスで製造できる低電圧回路であること、かつ、回路規模が小さいことにより、２倍になっても面積の増加は無視できる程度である。
このように、本実施例では、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）の大部分を占める階調電圧出力回路部分を２分割するようにしたので、半導体チップ（ＩＣ）のチップの長手方向（横方向）の長さを、図２６に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ半分（１／２倍）にすることができる。
但し、本実施例では、半導体チップ（ＩＣ）のチップの短手方向の長さは、図２６に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ２倍になる。
即ち、本実施例では、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）は、その外形形状が、細長い板状ではなく、より正方形に近いものとなる。
【００４２】
したがって、本実施例では、一枚のウェーハから取得できるチップ数を、従来の細長い板状のものに比べて増加させることができ、かつ、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、安価な装置を使用できるので、半導体チップ（ＩＣ）のコストを低減することができる。
なお、本実施例において、出力端子（ＢＵＭＰ１）の配置は、半導体チップ（ＩＣ）サイズと、出力端子数と、出力端子間の距離により決定され、半導体チップ（ＩＣ）サイズが大きい場合、バッファ回路１５８に最も近い、図１３中の出力端子領域（ａ）２０に配置するのが、半導体チップ（ＩＣ）の面積がもっとも小さくなる。
半導体チップ（ＩＣ）サイズが小さい場合は、出力端子領域（ｂ）２１を使用するようにすればよい。
【００４３】
また、本実施例では、出力端子（ＢＵＭＰ１）が、半導体チップ（ＩＣ）の中央付近に配置されるので、チップオンフィルム方式で半導体チップ（ＩＣ）をフィルム基板上に実装した場合には、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネル１０のドレイン線（Ｄ）とを接続するための、フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ（ＩＣ）とオーバラップする。
そのため、本実施例では、フィルム基板上の配線層（ＣＯＦＡ）を、図１４に示すようなレイアウトとすることで、図１３に示すように、フィルム基板３１０の配線層（ＣＯＦＡ）と半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）とが接触することなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電気的に接続することができる。
なお、半導体チップの中央部に端子領域を設けることは、半導体メモリなどで知られているが、この半導体メモリで端子領域を中央部に設ける理由は、主にチップ内の配線遅延を減らす目的であり、本願発明のように、半導体チップのコストを低減するものではない。
【００４４】
［実施例２］
図１５は、本発明の実施例２のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施例では、前述の実施例１で説明した２段に重ねて配置した出力回路ブロックのそれぞれを、正極性の階調電圧を出力する出力回路ブロックと、負極性の階調電圧を生成する出力回路ブロックとに分離するようにしたものである。
即ち、デコーダ回路１５７が高電圧用デコーダ回路２５１で、アンプ回路２６４が高電圧用アンプ回路２７１からなる出力回路ブロック（図１６では、上側の出力回路ブロックに相当し、図中、ＨＶと表現している。）と、デコーダ回路１５７が低電圧用デコーダ回路２５２で、アンプ回路２６４が低電圧用アンプ回路２７２からなる出力回路ブロック（図１６では、下側の出力回路ブロックに相当し、図中、ＬＶと表現している。）とに分離したものである。
なお、シフトレジスタ１５３は、クロック制御回路内のシフトクロック生成回路２５４で生成されたシフトクロックにより動作し、図１５中に、シフトレジスタ回路１５３のシフト方向を、点線の矢印で示している。
図１５において、デコーダ回路部分に付記している数字は、出力端子（ＢＵＭＰ１）に対応しており、この図１５の数字は、極性反転信号（Ｍ）のレベル（ＨレベルあるいはＬレベル）に応じて、例えば、Ｎｏ．１がＮｏ．２に、Ｎｏ．２がＮｏ．１に入れ替わる。
このため、本実施例では、シフトレジスタ回路１５３は、３出力端子（ＢＵＭＰ１）毎に１回、データ取り込み用信号を出力する必要がある。
なお、前述の実施例では、シフトレジスタ回路１５３は、６出力端子（ＢＵＭＰ１）毎に１回、データ取り込み用信号を出力する。
【００４５】
本実施例では、６４階調×２＝１２８本の電圧バスラインを持つデコーダ回路１５７と、６ビット×６＝３６本の表示データバスを持つデータラッチ部２６２において、回路面積の縮小を図ることができる。
図１６は、半導体チップ（ＩＣ）内の、従来のデコーダ回路１５７の構造を示す模式図である。
図１６に示すように、従来、デコーダ回路１５７は、低電圧側の６４階調の電圧バスラインと、高電圧側の６４階調の電圧バスラインの、計１２８本のアルミニウム配線（以下、ＡＬ配線という。）１５０の下に、スイッチ素子が配置される。
ここで、例えば、高電圧側（図中、高と示す）に着目すると、１２８本の電圧バスラインのうち使用するのは、高電圧側６４階調分の６４本のみであるため、残りの低電圧側の６４本分のスペースは、スイッチ素子の大きさが制約にならないとすると、無駄な領域である。低電圧側に着目しても同様であり、この時の面積を（ａ×ｂ）とする。
【００４６】
図１７は、半導体チップ（ＩＣ）内の、本実施例のデコーダ回路１５７の構造を示す模式図である。
図１７に示すように、高電圧側６４階調の配線の下に、高電圧用デコーダ２７１のスイッチ素子が、低電圧側６４階調の配線の下に低電圧用デコーダ２７２のスイッチ素子が配置される。
そのため、本実施例では、図１６に示す従来のデコーダ回路１５７のように、無駄な領域は存在しない。
なお、現状の製造プロセスにおいては、ＡＬ配線１５０が面積に対しては支配的な場合が多く、スイッチ素子はＡＬ配線１５０の下に配置することが十分可能である。
この時の面積は、（ａ×ｂ）／２で、図１６に示す従来のデコーダ回路１５７の半分（１／２）となる。
このように、本実施例では、機能は同一であるにもかかわらず、回路面積を半減することができる。
データラッチ部２６２においても、全く同様の理由により、回路面積を半減することができ、そのため、ドレインドライバ全体の面積を大幅に削減することができる。
【００４７】
［実施例３］
図１８は、本発明の実施例３のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施例では、前述の実施例１で説明した出力回路ブロックを、４段に重ねて配置したものである。
本実施例でも、同一形状の出力端子（ＢＵＭＰ１）を近接した領域に配置することで、無駄なスペースを削減でき、出力端子領域２０の面積を縮小することができる。
但し、本実施例では、前述の実施例１の２段構成時に対して、デコーダ回路１５７、およびデータラッチ部２６２分だけ面積が増加するが、長手方向（横方向）の長さをより短縮することができる。
このため、出力端子数の増大に伴って、ウェーハに、ステップアンドリピートの露光によって半導体チップ（ＩＣ）を形成する際に、該露光範囲内に収めることを可能にする。
【００４８】
また、本実施例では、出力端子（ＢＵＭＰ１）が、半導体チップ（ＩＣ）の中央付近に２段に配置されるので、チップオンフィルム方式で半導体チップ（ＩＣ）をフィルム基板上に実装した場合には、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネル１０のドレイン線（Ｄ）とを接続するための、フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ（ＩＣ）とオーバラップする。
そのため、本実施例では、フィルム基板上の配線層（ＣＯＦＡ）を、図１９に示すようなレイアウトとすることで、図１８に示すように、フィルム基板３１０の配線層（ＣＯＦＡ）と半導体チップ（ＩＣ）の端子（ＢＵＭＰ１）とが接触することなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電気的に接続することができる。
【００４９】
［実施例４］
図２０は、本発明の実施例４のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明するための図である。
同図に示すように、本実施例では、出力端子（ＢＵＭＰ１）は２列に形成され、これらの出力端子（ＢＵＭＰ１）は、フィルム基板３１０に形成された配線層（ＣＯＦＡ）により、液晶表示パネル１０のドレイン線（Ｄ）と電気的に接続される。
この場合に、出力端子（ＢＵＭＰ１）を複数列に形成すると、フィルム基板３１０に形成される配線層（ＣＯＦＡ）の間隔が狭くなるので、フィルム基板３１０の配線層（ＣＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙が小さくなり、短絡不良の発生する確立が高くなる不具合が発生する。
そこで、本実施例では、フィルム基板３１０の配線層（ＣＯＦＡ）の引き出し方向に近い列の端子（ＢＵＭＰ１）ほど（即ち、図２０中の、第１列目の端子（ＢＵＭＰ１）に対して第２列目の端子（ＢＵＭＰ１）ほど）、出力端子（ＢＵＭＰ１）の列方向の長さを短くし、これにより、フィルム基板３１０の配線層（ＣＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙（図２０のＬａ）を長くして、短絡不良の発生を回避するようにしている。
【００５０】
また、出力端子（ＢＵＭＰ１）の間隔（ピッチ）が小さくなるにつれて、プローブ検査を行う場合、プローブと出力端子（ＢＵＭＰ１）のずれによる不具合が生じる。
そこで、本実施例では、ｎ（ｎ＞１）段に配置された出力端子（ＢＵＭＰ１）に、ｎピンおきにプローブ実施する場合、フィルム基板３１０に形成された配線層（ＣＯＦＡ）の引き出し方向から遠方に配置された出力端子（ＢＵＭＰ１）（図１５の第１列目の出力端子（ＢＵＭＰ１））の列方向の長さを長くして、この列でプローブ検査を行うことにより、プローブと出力端子（ＢＵＭＰ１）のずれによるプローブ検査時の不具合を回避するようにしている。
このように、本実施例では、フィルム基板３１０に形成された配線層（ＣＯＦＡ）の引き出す方向に近い列の出力端子（図２０中の第１列目の出力端子（ＢＵＭＰ１））ほど列方向の長さを短くすることによって、出力端子（ＢＵＭＰ１）とフィルム基板３１０に形成された配線層（ＣＯＦＡ）との短絡不良を回避でき、さらには、プローブ試験時のプローブと出力端子（ＢＵＭＰ１）のずれによる接続時不具合を回避することができる。
【００５１】
［実施例５］
図２１は、本発明の実施例５のドレインドライバ１３０を構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基板３１０に形成された配線層（ＣＯＦＢ）の一部を説明するための図である。
図２１に示す配線層（ＣＯＦＢ）は、フィルム基板３１０に実装される半導体チップ（ＩＣ）の端子（ＢＵＭＰ）同士を接続するものである。
液晶表示装置の高精細化、高性能化および画面サイズの拡大が進むにつれ、ドレインドライバ１３０の高性能化が要求されると、ドレインドライバ１３０を構成する半導体チップ（ＩＣ）内の電源配線層、クロック配線層等において、負荷インピーダンスの影響による出力遅延が問題となる。
そこで、本実施例のように、半導体チップ（ＩＣ）のメタル配線を、低インピーダンスであるフィルム基板３１０の配線層（ＣＯＦＢ）で、補強または置きかえることにより、ドレインドライバ１３０の駆動能力を向上させることが可能となる。
【００５２】
また、図２２のように、複数の端子（ＢＵＭＰ）を同一配線で接続し、さらに、この配線層（ＣＯＦＢ）をフィルム基板３１０の外周に形成される配線層の入力端子に接続することも可能である。
あるいは、図２３に示すように、半導体チップ（ＩＣ）の外周に置ききれない端子（ＢＵＭＰ）を内側に設け、この内側に設けた端子（ＢＵＭＰ）に、フィルム基板３１０の配線層（ＣＯＦＢ）を接続することにより、この内側に設けた端子（ＢＵＭＰ）に電圧を供給することができる。
なお、前記各実施例では、縦電界方式の液晶表示パネルに本発明を適用した実施例について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
また、前記各実施例では、駆動方法としてドット反転方式が適用される実施例について説明したが、これに限定されず、本発明は、１ライン毎、あるいは１フレーム毎に、画素電極（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する駆動電圧を反転するコモン反転法にも適用可能である。
さらに、本発明は、単純マトリクス形液晶表示装置にも適用することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００５３】
１０ 液晶表示パネル（ＴＦＴ−ＬＣＤ）
２０ 出力端子領域（ａ）
２１ 出力端子領域（ｂ）
２２ 入力端子領域
２３ 入力回路・配線領域
１００ インタフェース部
１１０ 表示制御装置
１２０ 電源回路
１２１，１２２ 電圧生成回路
１２３ コモン電極電圧生成回路
１２４ ゲート電極電圧生成回路
１３０ ドレインドライバ
１３１，１３２，１３４，１３５，１４１，１４２ 信号線
１３３ 表示データのバスライン
１４０ ゲートドライバ
１５０ アルミニウム配線
１５１ 階調電圧生成回路
１５２ クロック制御回路
１５３ シフトレジスタ回路
１５４ 入力ラッチ回路
１５５ ラッチ回路（１）
１５６ ラッチ回路（２）
１５７ デコーダ回路
１５８ バッファ回路
２５１ 高電圧用デコーダ回路
２５２ 低電圧用デコーダ回路
２５４ シフトクロック生成回路
２６１ 表示データ選択回路
２６２ データラッチ部
２６３ レベルシフト回路
２６４ アンプ回路
２６５ 出力選択回路
２７１ 高電圧用アンプ回路
２７２ 低電圧用アンプ回路
３０１ ＴＦＴコントローラ基板
３０２ ドレインドライバ基板
３０３ ゲートドライバ基板
３１０ フィルム基板
Ｄ，Ｙ ドレイン信号線（映像信号線または垂直信号線）
Ｇ ゲート信号線（走査信号線または水平信号線）
ＩＴＯ１ 画素電極
ＩＴＯ２ コモン電極
ＣＮ 共通信号線
ＴＦＴ 薄膜トランジスタ
ＣLC 液晶容量
ＣＳＴＧ 保持容量
ＣADD 付加容量
ＰＭ ＰＭＯＳトランジスタ
ＮＭ ＮＭＯＳトランジスタ
ＬＳ レベルシフト回路
ＴＲＰ トランジスタ列
ＮＡＮＤ ナンド回路
ＡＮＤ アンド回路
ＮＯＲ ノア回路
ＩＮＶ インバータ
ＯＰ オペアンプ
ＩＣ 半導体チップ
ＢＵＭＰ 端子
ＢＵＭＰ１ 出力端子
ＢＵＭＰ２ 入力端子
ＣＯＦＡ，ＣＯＦＢ 配線層
【特許請求の範囲】
【請求項１】
第１の配線層と第２の配線層とが形成されたフィルム基板と、
前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、
前記第１の配線層と前記半導体チップの出力端子とが電気的に接続され、
前記第２の配線層によって、前記半導体チップの複数の端子同士が電気的に接続されており、
前記第２の配線層を介して、前記半導体チップの電源、或いはクロックが伝達されることを特徴とするドライバ。
【請求項２】
前記第２の配線層は、前記半導体チップと前記フィルム基板との間に形成されていることを特徴とする請求項１に記載のドライバ。
【請求項３】
前記半導体チップは長手方向と短手方向とを有しており、
前記第２の配線層は、前記長手方向に形成されていることを特徴とする請求項２に記載のドライバ。
【請求項４】
前記第２の配線層は、前記フィルム基板の外周に形成される入力端子に接続されていることを特徴とする請求項１乃至請求項３の何れか１項に記載のドライバ。
【請求項５】
配線層が形成されたフィルム基板と、
前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、
前記半導体チップは、長手方向に配置される複数の出力端子が２段設けられており、
前記２段の出力端子の間には、データラッチとデコーダ回路とバッファ回路とが設けられており、
前記２段の出力端子と前記配線層とが電気的に接続されていることを特徴とするドライバ。
【請求項６】
前記２段の出力端子は、第１の出力端子と、前記半導体チップの入力端子と前記第１の出力端子との間に設けられた第２の出力端子とから成り、
前記第２の出力端子に接続される前記配線層は、前記第１の出力端子と前記第２の出力
端子との間に配置されていることを特徴とする請求項５に記載のドライバ。
【請求項１】
第１の配線層と第２の配線層とが形成されたフィルム基板と、
前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、
前記第１の配線層と前記半導体チップの出力端子とが電気的に接続され、
前記第２の配線層によって、前記半導体チップの複数の端子同士が電気的に接続されており、
前記第２の配線層を介して、前記半導体チップの電源、或いはクロックが伝達されることを特徴とするドライバ。
【請求項２】
前記第２の配線層は、前記半導体チップと前記フィルム基板との間に形成されていることを特徴とする請求項１に記載のドライバ。
【請求項３】
前記半導体チップは長手方向と短手方向とを有しており、
前記第２の配線層は、前記長手方向に形成されていることを特徴とする請求項２に記載のドライバ。
【請求項４】
前記第２の配線層は、前記フィルム基板の外周に形成される入力端子に接続されていることを特徴とする請求項１乃至請求項３の何れか１項に記載のドライバ。
【請求項５】
配線層が形成されたフィルム基板と、
前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、
前記半導体チップは、長手方向に配置される複数の出力端子が２段設けられており、
前記２段の出力端子の間には、データラッチとデコーダ回路とバッファ回路とが設けられており、
前記２段の出力端子と前記配線層とが電気的に接続されていることを特徴とするドライバ。
【請求項６】
前記２段の出力端子は、第１の出力端子と、前記半導体チップの入力端子と前記第１の出力端子との間に設けられた第２の出力端子とから成り、
前記第２の出力端子に接続される前記配線層は、前記第１の出力端子と前記第２の出力
端子との間に配置されていることを特徴とする請求項５に記載のドライバ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−２２３２４（Ｐ２０１２−２２３２４Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１１−１６７９１７（Ｐ２０１１−１６７９１７）
【出願日】平成２３年８月１日（２０１１．８．１）
【分割の表示】特願２００８−１６２９４４（Ｐ２００８−１６２９４４）の分割
【原出願日】平成１２年７月２５日（２０００．７．２５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２３年８月１日（２０１１．８．１）
【分割の表示】特願２００８−１６２９４４（Ｐ２００８−１６２９４４）の分割
【原出願日】平成１２年７月２５日（２０００．７．２５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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