半導体メモリ装置および半導体メモリ装置の駆動方法
【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースとドレインとを、それぞれ、読み出しビット線及びバイアス線に接続する。さらに、キャパシタの他方の電極を読み出しワード線に接続する。配線数を減らすために、読み出しワード線を、前記書き込みトランジスタのゲートが接続していない書き込みワード線で代用する、さらに読み出しビット線を書き込みビット線で代用する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースとドレインとを、それぞれ、読み出しビット線及びバイアス線に接続する。さらに、キャパシタの他方の電極を読み出しワード線に接続する。配線数を減らすために、読み出しワード線を、前記書き込みトランジスタのゲートが接続していない書き込みワード線で代用する、さらに読み出しビット線を書き込みビット線で代用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
【０００４】
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
【０００６】
本明細書では、特に、これらを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭでは、多段階（多値）のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
【０００７】
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。さらに、高い電圧を印加する関係で、ある程度以上の集積度となると隣接する記憶セル間の干渉が生じるため、セルとの間を一定の間隔に保つ必要があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】特開２００１−５３１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるいは、バッテリでの駆動時間が短くなるという問題があるからである。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もあるためである。また、書き込み回数の制限がないことが好ましく、１０億回以上の書き込みができることが望まれる。
【００１０】
この点、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュ動作が必要であり消費電力が大きくなるため望ましくない。一方、ＳＲＡＭでは、消費電力の問題はある程度解消できるものの、１つの記憶セルに６つのトランジスタを有するため集積度を上げられない。また、ＦＧＮＶＭにおいては消費電力や集積度の点では問題はなかったが、書き込み回数が１０万回以下であった。
【００１１】
上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること、記憶セルに用いるトランジスタの数を５つ以下とすること、書き込み回数を１００万回以上とすること、という３つの条件を克服することが第一の課題となる。また、電力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持することと、書き込み回数を１００万回以上とすること、という２つの条件を克服することが第二の課題となる。本発明では、上記第一または第二の課題のいずれかを解決する。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
【００１２】
本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
【００１４】
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
【００１５】
本発明の第１の態様は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
【００１６】
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。
【００１７】
書き込みトランジスタのオフ状態（ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれの電位よりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、あるいは８５℃で１×１０−２０Ａ以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、シリコン半導体よりも大きなバンドギャップ、好ましくは、２．５電子ボルト以上のバンドギャップを有する酸化物半導体を好ましい条件で加工してチャネルに用いたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。その他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。
【００１８】
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３電子ボルト以上、好ましくは、３電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好ましくは、１×１０１１ｃｍ−３未満であるものが望ましい。本発明者らは、このような条件を満たす酸化物半導体は、例えば、１５０℃においても、室温で観測される半導体特性とほとんど変わらないことを見いだした。
【００１９】
読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下であることが望ましい。
【００２０】
また、読み出しトランジスタのゲートに印加される電圧は、読み出しワード線の電圧に応じて変化するが、書き込みトランジスタのドレイン側に電荷がない状態では、（キャパシタの容量）／（読み出しトランジスタのゲート容量＋キャパシタの容量）に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よりも大きいと、比較的低い読み出しワード線の電圧で、読み出しトランジスタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小さいと、同じ電圧を読み出しトランジスタのゲートに印加するために、より高い電圧を読み出しワード線に印加しなければならない。
【００２１】
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１０ｆＦ以下とすることが望ましい。
【００２２】
書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
【００２３】
図１（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００２４】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
【００２５】
図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、また、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍと直交する。
【００２６】
図１（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋３Ｍ）本の配線が必要である。
【００２７】
図１（Ａ）に示す回路は、特許文献２にゲインセルとして記載されているメモリセルと同じものである。このようなメモリセルはキャパシタの容量をＤＲＡＭのキャパシタに比べて十分に小さくできるとして研究が進められた。すなわち、ＤＲＡＭでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセルでは、読み出しトランジスタのゲート容量との相対比で決定される。
【００２８】
キャパシタの容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。ＤＲＡＭではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセルではデザインルールの縮小と共に読み出しトランジスタのゲート容量とキャパシタの容量が小さくなるため、非常に高速で応答するメモリが作製できる。
【００２９】
具体的には、デザインルールが１／１０になれば、キャパシタの容量は１／１０となり、トランジスタのオン抵抗も１／１０となるため、スイッチングに要する時間は１／１００となる。一方、ＤＲＡＭではトランジスタのオン抵抗が１／１０となっても、キャパシタの容量は変わらないので、スイッチング時間は１／１０となるにとどまる。すなわち、ゲインセルではＤＲＡＭより約１０倍の高速化が可能である。
【００３０】
このように優れた特性が期待されるゲインセルであるが、トランジスタのソースとドレイン間のリーク電流を十分に抑制できないために、実用にはいたらなかった。一般にデザインルールが１／１０となってもトランジスタのオフ時のリーク電流が１／１０となることはなく、むしろ、微細化に伴って発生するさまざまな要因によって、リーク電流は増加することがあるからである。
【００３１】
例えば、ＰＮ接合を用いて絶縁するトランジスタであれば、トランジスタの微細化とともにＰＮ接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな（２．５電子ボルト未満）の半導体では、熱励起キャリアによるリークも無視できない。リーク電流を抑制できなければキャパシタの容量を減らすことは難しい。
【００３２】
ゲインセルの書き込みトランジスタを公知のシリコンを用いた絶縁ゲート型トランジスタで構成した場合にはトランジスタを２つ用いることの効果は消失する。例えば、キャパシタの容量が通常のＤＲＡＭのように１０ｆＦ程度であるとすると、シリコンを用いたトランジスタではオフ時のリーク電流は最低でも１０−１４Ａ程度であるため、１秒ほどでキャパシタに蓄積された電荷は消失する。そのため、通常のＤＲＡＭと同様に１秒間に十数回のリフレッシュ動作が必要となる。
【００３３】
もっとも、ＤＲＡＭより１つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。例えば、キャパシタの容量を１／１０にしても、データを読み出せることがゲインセルの特徴でもある。
【００３４】
しかしながら、キャパシタの容量が１／１０になると、リフレッシュの間隔も１／１０になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が１／１００になると、リフレッシュの間隔が１／１００となり、到底、実用的ではない。従来は、書き込みトランジスタのリーク電流を十分に低減する手段がなかったため、このようなゲインセルが実用化されることは無かった。
【００３５】
書き込みトランジスタを、上述のようなワイドバンドギャップ半導体をチャネルに用いた絶縁ゲート型トランジスタで形成すると、そのソースとドレイン間のリーク電流が通常の方法では測定できないほど極めて小さくなる。本発明ではそのことに着目することにより、ゲインセルを実用的なメモリセルとすることができる。
【００３６】
トランジスタのリーク電流が十分に小さくなると、ゲインセルは非常に有望なメモリセルとなる。すなわち、キャパシタの容量は、書き込みトランジスタや読み出しトランジスタのゲート容量と同程度まで小さくできるので、ＤＲＡＭのような特殊な形状（スタック型やトレンチ型）のキャパシタを設ける必要は無く、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。
【００３７】
例えば、リーク電流をシリコントランジスタの場合の１０万分の１（１０−２０Ａ程度）とすれば、仮にキャパシタがＤＲＡＭの千分の１であったとしても、リフレッシュの間隔はＤＲＡＭの千倍（すなわち、１分に１度）で済む。リーク電流がより小さく、例えば、１０−２４Ａ以下であれば、数日に一度のリフレッシュで済む。
【００３８】
書き込みに際しては、上記のようにＤＲＡＭに比べて格段に小さな容量のキャパシタへの充電であるから、オン電流や移動度といった書き込みトランジスタの特性はそれほど優れたものでなくとも現在のＤＲＡＭと同程度あるいはそれ以上のものとなる。例えば、図１（Ａ）のキャパシタの容量が、ＤＲＡＭのキャパシタの容量の千分の１であれば、書き込みトランジスタもオン電流（あるいは移動度）はＤＲＡＭのトランジスタの千分の１でよい。
【００３９】
仮に書き込みトランジスタの移動度がシリコンを用いたトランジスタの１／１００の移動度であっても、通常のＤＲＡＭの１０倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。
【００４０】
以下、図１（Ａ）に示す回路の動作の例について説明する。図１（Ａ）に示す記憶セルにデータを書き込むには、書き込みワード線Ｑｎに適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。その際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
【００４１】
次に、書き込みワード線Ｑｎに別の適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオフ状態とする。この場合でも、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。電荷は、マトリクスへの電源供給が遮断されても保持される。
【００４２】
読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＴｒ２（ｎ，ｍ）がどのような状態となるかをモニタする。例えば、データとして、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷がないか、正の電荷があるかという２つの状態を考える。
【００４３】
読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジスタＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
【００４４】
電荷がない場合には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位はしきい値以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態であるため、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に正の電荷があれば、読み出しワード線Ｐｎの電位がしきい値に達していなくても読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。
【００４５】
同じ原理を用いて、１つの記憶セルに蓄えられた電荷量の大小を知ることができる。図４（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Ｒｍの電位を変化させることにより、電荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３）とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は、絶縁体とみなせるので、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
【００４６】
電荷Ｑの値に応じて、読み出しトランジスタＴｒ２（ｎ，ｍ）のみかけの特性が変化する。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）を流れる電流量が変化する。その様子を図４（Ｂ）に示す。
【００４７】
電荷がもっとも多く保持されている場合（Ｑ＝Ｑ３）は、Ｖｇが負であっても十分大きな電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオフ状態とするには、Ｖｇを十分、大きな負の値（例えば、ＶＰＬ）とする必要がある。電荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ１ではオフ状態である。しかし、Ｖｇ＝ＶＰ２ではオン状態となる。電荷量が３番目の場合（Ｑ＝Ｑ１）は、左から三番目の曲線となる。このとき、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態となる。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
【００４８】
すなわち、読み出しワード線Ｐｎに何段階かの電位を印加することにより、保持されている電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はＱ３であったと判断できる。
【００４９】
Ｖｇ＝ＶＰ２とすると、保持されている電荷量がＱ３もしくはＱ２の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ２であったと判断できる。
【００５０】
Ｖｇ＝ＶＰ３とすると、保持されている電荷量がＱ３もしくはＱ２もしくはＱ１の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
【００５１】
このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくすることが必要となるためである。本発明の第１の態様に示したマトリクス型の半導体記憶装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
【００５２】
本発明の第２の態様は、上記本発明の第１の態様の構成における読み出しワード線を別の行の書き込みワード線で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００５３】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極はひとつ上の行の書き込みワード線Ｑｎ−１に、それぞれ接続されている。
【００５４】
図５（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり１本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（Ｎ＋３Ｍ＋１）本の配線が必要である。このように、本発明の第１の態様の読み出しワード線を別の行の書き込みワード線で代用することにより、本発明の第１の態様よりも配線数を減らすことができる。
【００５５】
本発明の第３の態様は、上記本発明の第２の態様の構成における読み出しビット線を書き込みビット線で代用するものである。図１０（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１０（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００５６】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は一つ上の書き込みワード線Ｑｎ−１に、それぞれ接続されている。
【００５７】
図１０（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり１本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（Ｎ＋２Ｍ＋１）本の配線が必要である。このように、本発明の第１の態様の読み出しビット線を書き込みビット線で代用することにより、本発明の第１の態様よりも配線数を減らすことができる。
【００５８】
以上、課題解決手段として３つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の３つの構成に限られるものではない。
【発明の効果】
【００５９】
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構成では、書き込み回数を大きくすることが出来る。条件の最適化により、１０億回の書き込みにおいても、トランジスタの主要な特性（しきい値電圧、オン電流、Ｓ値）に測定誤差範囲あるいは１％未満の変動しか観測されない。
【００６０】
図１４は、従来のＦＧＮＶＭの記憶セルと本発明の第１の態様の記憶セルの書き換えによる、トランジスタのしきい値の変動の様子を示した図である。ＦＧＮＶＭの記憶セルにおいては、書き換え回数が千回を超えると、書き込むデータが、”０”（すなわち、フローティングゲートには電子が注入されない場合）であっても、”１”（すなわち、フローティングゲートに電子が注入される場合）であっても、しきい値は明確に変化し始め、１万回では、しきい値の差が、３ボルト以下となる。これに対し、本発明の態様の第１の記憶セルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。
【００６１】
図１５は、従来のＦＧＮＶＭの記憶セルと本発明の第１の態様の記憶セルの書き換えによる、トランジスタの導電性（コンダクタンス）の変動の様子を示した図である。ＦＧＮＶＭの記憶セルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始める。１万回では、当初の２０％以下となる。このことは、トランジスタのオン抵抗が高まることを意味する。すなわち、書き換え回数が増大するにしたがって、記憶セルの応答速度が低下する。これに対し、本発明の第１の態様の記憶セルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。このように、本発明の一態様の半導体メモリ装置は実質的に書き換え回数の制限がない。
【００６２】
また、データの保存できる期間に関しても、本発明の一態様は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間以上、好ましくは１００時間以上保持できる。さらには、条件を最適化することにより、１ヶ月以上、あるいは１年以上保持できる。
【００６３】
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度あるいは１年に１度などとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
【００６４】
本発明の一態様の半導体メモリ装置では、データを読み出す操作により、データが消えることがない。従来、このような特徴はＳＲＡＭでのみ実現できるものであったが、本発明の一態様の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
【００６５】
本発明の一態様では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、３０ｆＦの容量は必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。
【００６６】
これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは同時に読み出しトランジスタのゲート容量が小さくなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。
【００６７】
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリ（特にＮＡＮＤ）は集積度の点でＳＲＡＭやＤＲＡＭより有利であったが、１つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最小限の操作で完了する。
【００６８】
また、ＦＧＮＶＭにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
【００６９】
これに対し、本発明の一態様の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、図４（Ｂ）に示されるトランジスタ特性におけるしきい値のばらつきを０．５ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボルト以下とできる。
【００７０】
このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、ＦＧＮＶＭよりも生じにくく、計算上は１つの記憶セルの１辺の長さを１０ｎｍまで小さくできる。
【００７１】
このような効果をさらに高めるためには、使用するトランジスタのＳ値を使用時の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。
【００７２】
特に書き込みトランジスタにおいて、上記の範囲のＳ値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出しトランジスタにおいて、上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体メモリ装置の１様態を示す図である。
【図２】本発明の１様態の半導体メモリ装置の駆動方法（書き込み）を説明する図である。
【図３】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図４】本発明の１様態の複数段階のデータの読み出し原理を説明する図である。
【図５】本発明の半導体メモリ装置の１様態を示す図である。
【図６】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図７】本発明の１様態の半導体メモリ装置の配線のレイアウト等を示す図である。
【図８】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図９】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１０】本発明の１様態の半導体メモリ装置の回路図である。
【図１１】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１２】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１３】本発明の１様態の半導体メモリ装置の回路図である。
【図１４】本発明の１様態の記憶セルと従来のＦＧＮＶＭの記憶セルの書き換えによる劣化（しきい値変動）を示す図である。
【図１５】本発明の１様態の記憶セルと従来のＦＧＮＶＭの記憶セルの書き換えによる導電性の劣化を示す図である。
【図１６】本発明の１様態の半導体メモリ装置の回路図である。
【図１７】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図１８】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【発明を実施するための形態】
【００７４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００７５】
また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。
【００７６】
（実施の形態１）
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を０ボルトとする。
【００７７】
この状態で、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。
【００７８】
図では、各パルスが印加される時間は重ならないようにしているが、例えば、Ｑｎ−１にパルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例えば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい値以上であることが必要であり、例えば＋２ボルトとすることができる。
【００７９】
このとき、同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するわけではない。例えば、書き込みワード線のパルスが印加されて、一定の時間（τ１）をおいた後に書き込みビット線のパルスが印加され、書き込みワード線のパルスが終了し、一定の時間（τ２）をおいた後に書き込みビット線のパルスが終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよいが、回路設計上、τ１＝τ２となるように設定することが好ましい。
【００８０】
図２（Ｂ）は、第ｎ行第ｍ列の記憶セルの状態を示しているが、ここでは、書き込みワード線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
【００８１】
このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１、Ｑ２、Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
【００８２】
【表１】
【００８３】
電荷量Ｑ０、Ｑ１、Ｑ２、Ｑ３は図４（Ｂ）で説明した電荷量Ｑ０、Ｑ１、Ｑ２，Ｑ３に相当するものとする。これらの電荷はこの半導体メモリ装置への電源供給が停止された後でも、相当の長時間（１０時間以上）にわたって保持されうる。
【００８４】
次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、＋２ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
【００８５】
また、読み出しワード線の電位はパルス印加時以外は、ＶＰＬに保たれている。そして、図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、一定時間後には読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を順次初期の電位ＶＰＬに戻す。これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
【００８６】
すると、パルスの印加によって、読み出しトランジスタＴｒ２がオン状態となる場合がある。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位と同じか近い値となるからである。
【００８７】
図３（Ａ）では、読み出しワード線Ｐｎ−１にパルスが印加された際に、読み出しビット線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
【００８８】
次に、読み出しワード線に高さＶＰ２のパルスが印加された場合、電荷量がＱ３あるいはＱ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。
【００８９】
以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じあるいはそれに近い値となったためである。
【００９０】
逆に、第（ｎ＋１）行第（ｍ−１）の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。
【００９１】
【表２】
【００９２】
（実施の形態２）
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しワード線を他の行の書き込みワード線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。本実施の形態では、第ｎ行の読み出しワード線を、第（ｎ−１）行の書き込みワード線で代用する。
【００９３】
書き込み方法は、実施の形態１とほぼ同じである。読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）はそれぞれ一定の電位に保たれる。配線の種類ごとに電位は異なってもよいが、読み出しトランジスタのソースとドレイン間に電流が流れることを避けるために、各列の読み出しビット線とバイアス線の電位は等しくすることが望まれる。ここですべての電位を＋３ボルトとする。
【００９４】
なお、このような条件では、書き込みトランジスタＴｒ１のドレインの電位（すなわち、読み出しトランジスタＴｒ２のゲートの電位）によっては、読み出しトランジスタＴｒ２が常にオフとなる。例えば、ＶＲＬ＋３αを＋３ボルト以下とすれば、多くの時間でそのような状態となる。
【００９５】
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。書き込みワード線に印加するパルスの波高ＶＱＨは、例えば、＋３ボルト、ＶＱＬは−３ボルトとする。また、ＶＲＬは０ボルトとする。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
【００９６】
次に読み出し方法について、図６（Ａ）および（Ｂ）を用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、一定の電位ＶＲＬを印加する。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＲＬ、ＶＳＨとしては、例えば、共に０ボルトとすることができる。
【００９７】
書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）には、パルスを印加する。パルスの波高は、図４（Ｂ）に示されるＶＰ１、ＶＰ２、ＶＰ３（ＶＰ１＜ＶＰ２＜ＶＰ３）の３段階とするが、ＶＰ３は書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の電位より低いことが好ましい。また、パルスが印加されていない時間の電位はＶＰＬであることが好ましい。例えば、ＶＰＬ＝−６［ボルト］、ＶＰ１＝−５［ボルト］、ＶＰ２＝−４［ボルト］、ＶＰ３＝−３［ボルト］とすることができる。
【００９８】
このような順次高くなる３つのパルス群を順次書き込みワード線に印加する。ここで、注意すべきことは、書き込みワード線は書き込みトランジスタのゲートにも接続しているが、以下の条件を満たせば、書き込みトランジスタがオン状態となることはない。したがって、キャパシタに保持された電荷が読み出し時に流出することはない。
【００９９】
上記の通り、書き込みワード線に印加されるパルスの電位は最大でも−３ボルトであり、かつ、書き込みトランジスタのソースに接続する書き込みビット線の電位は０ボルトであるので、両者の比較では、書き込みトランジスタのゲートの電位の方が、ソースの電位よりも低い。
【０１００】
ただし、書き込みトランジスタのゲートの電位がドレインの電位より高くなれば、書き込みトランジスタはオン状態となり、キャパシタに保持された電荷が流出してしまう。注意しなければならないことは、書き込みトランジスタのドレインの電位は、キャパシタを介して、１行上の書き込みワード線の電位の変動の影響を受け、書き込み時の電位と異なることがある。そのような電位の変動を考慮した上で、書き込みトランジスタのドレインの電位が書き込みトランジスタのゲートの電位より常に低くなるように、書き込み時あるいは読み出し時の条件を設定する必要がある。
【０１０１】
書き込みトランジスタおよび読み出しトランジスタの寄生容量がないという条件では、（ＶＲＬ−ＶＱＬ−ＶＰ３＋ＶＰＬ）がゼロ以上であればよい。上記の条件（ＶＲＬ＝０［ボルト］、ＶＱＬ＝−３［ボルト］、ＶＰＬ＝−６［ボルト］、ＶＰ３＝−３［ボルト］）はこの条件を満たすので、記憶セルに保持されている電荷が、書き込みワード線に印加されるパルスによって、書き込みトランジスタから流出することはない。
【０１０２】
図６（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−２、Ｑｎ−１、Ｑｎ、・・）に順次、パルスを印加する。ここで注意しなければならないことは、第ｎ行の記憶セルのデータは、第（ｎ−１）行の書き込みワード線にパルスが印加された際に得られる、ということである。書き込みトランジスタＴｒ１のドレイン側に保持された電荷量によって、読み出しトランジスタＴｒ２のオン状態・オフ状態が変化するということは実施の形態１と同じである。
【０１０３】
実施の形態１と同様に、読み出しビット線の電位をモニタすることにより１行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態・オフ状態を知ることができる。例えば、第ｎ行第ｍ列の記憶セルの読み出しトランジスタの状態を知るには、図５（Ａ）もしくは（Ｂ）において、書き込みワード線Ｑｎ−１にパルスが印加された際の、データ読み出し線Ｏｍの電位をモニタすればよい。
【０１０４】
この記憶セルの電荷量がもっとも多いＱ３であれば、もっとも低いパルスでも読み出しトランジスタはオン状態となり、３つのパルスの印加される間、読み出しビット線の電位は３回、変動し、３つのパルスを観測できる。逆に、電荷量が最も少ないＱ０であれば、もっとも高いパルスであっても、読み出しトランジスタはオン状態とならないので、一度もパルスを観測しない。このように、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。
【０１０５】
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタは、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。
【０１０６】
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を半導体層に用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
【０１０７】
図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。素子分離領域１０２以外の部分には、導電性の材料やドーピングされたシリコンを用いた配線１０６ｃ、１０６ｄを形成し、その一部は、読み出しトランジスタのソース１０６ａ、ドレイン１０６ｂとなる。配線１０６ｃ、１０６ｄは、それぞれ、読み出しビット線、バイアス線となる。ソース１０６ａ、ドレイン１０６ｂは読み出しトランジスタのゲート電極１０９で分離されている。
【０１０８】
図７（Ｂ）は、図７（Ａ）の回路の上に形成される、酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域１１０と書き込みワード線１１２ａ、読み出しワード線１１２ｂを形成する。書き込みワード線１１２ａの一部は酸化物半導体領域１１０と重なって、書き込みトランジスタのゲート電極となる。また、読み出しワード線１１２ｂは、ゲート電極１０９との重なりの部分において、キャパシタを形成する。
【０１０９】
図７（Ａ）および（Ｂ）に加えてさらに上層に形成される配線１１６を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の点Ａ、Ｂは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
【０１１０】
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図７の点Ａと点Ｂを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリコン領域（不純物領域）１０５ａ、１０５ｂ、ゲート絶縁膜１０３、ダミーゲート１０４を形成する。ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。
【０１１１】
ゲート絶縁膜の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
【０１１２】
不純物領域１０５ａ、１０５ｂ上には、シリサイド領域を設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース１０６ａ、ドレイン１０６ｂと呼ぶ。また、図７（Ａ）に関連して説明したように、それらは読み出しビット線（すなわち配線１０６ｃ）、バイアス線（すなわち配線１０６ｄ）の一部となる。
【０１１３】
次に図８（Ｂ）に示すように、層間絶縁物１０７を形成する。層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を平坦化しつつ、エッチングし、ダミーゲート１０４が露出した時点でエッチングを停止する。そして、図８（Ｃ）に示すように、ダミーゲートを選択的に除去して、空孔部１０８を形成する。
【０１１４】
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図８（Ｄ）に示すように、空孔部１０８にゲート電極１０９を形成する。その後、層間絶縁物１０７の表面の水素濃度を低下させるためにアルゴン等の希ガスのイオンを用いた表面処理をおこなってもよい。ゲート電極１０９の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。
【０１１５】
そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。
【０１１６】
ついで、厚さ３乃至１０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。
【０１１７】
例えば、四元系（４種類の元素を含む）の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるインジウム酸化物、錫酸化物、亜鉛酸化物などを用いることができる。また、上記酸化物半導体に、例えばＳｉを含ませてもよい。
【０１１８】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない。
【０１１９】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１２０】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物を用いる場合、用いるターゲットの組成比は、原子比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。例えば、Ｉｎ−Ｚｎ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝１：１：Ｘのとき、Ｘ＞１、好ましくはＸ＞１．５とする。
【０１２１】
図９（Ａ）に示すように、このようにして形成した酸化物半導体膜をエッチングして島状の酸化物半導体領域１１０を形成する。半導体特性を改善するため酸化物半導体領域１１０に熱処理を施してもよい。かくして、ゲート電極１０９と酸化物半導体領域１１０を接触させた構造を得ることができる。
【０１２２】
その後、図９（Ａ）に示すようにゲート絶縁膜１１１をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１１の厚さは２０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。
【０１２３】
ゲート絶縁膜１１１はキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。
【０１２４】
その後、導電性材料により書き込みワード線１１２ａと読み出しワード線１１２ｂを形成する。図９（Ｂ）に示すように、書き込みワード線１１２ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、読み出しワード線１１２ｂの一部はゲート電極１０９との間でキャパシタを構成する。書き込みワード線１１２ａの材料としては、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、ｐ型シリコン等である。
【０１２５】
その後、図９（Ｂ）に示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜１１１，酸化物半導体領域１１０に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。
【０１２６】
これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、０．１％以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。
【０１２７】
酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、ｎ型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体においても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域１１０中にｎ型の導電性を示す領域１１３を形成する。これらの領域のキャリア（電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが好ましい。
【０１２８】
以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物１１４を形成する。そして、その表面を平坦化して、酸化物半導体領域１１０に達するコンタクトホールを形成し、接続電極１１５を埋め込む。その後、配線１１６を形成する。配線１１６は書き込みビット線である。同様な配線を、書き込みワード線１１２ａや読み出しワード線１１２ｂと平行に形成してもよい。かくして、図９（Ｃ）に示される半導体メモリ装置の記憶セルが作製される。
【０１２９】
（実施の形態４）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１０に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態２の読み出しビット線を書き込みビット線で代用する。このため、実施の形態２に比べてさらに配線数を削減することができる。例えば、Ｎ行Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋２Ｍ＋１）本となる。
【０１３０】
図１０（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。
【０１３１】
書き込み方法は、実施の形態２とほぼ同じである。図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
【０１３２】
もっとも、読み出しビット線を書き込みビット線で代用するため問題も生じる。例えば、第ｎ行第ｍ列の記憶セルに正の電荷が保持された結果、書き込み時に、当該セルの読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。書き込みビット線Ｒｍは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動する。もし、バイアス線Ｓｍが一定の電位に保たれている場合、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
【０１３３】
このような電流を防止するためには、書き込み時に、バイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位と同じになるように、書き込みビット線Ｒｍに流すのと同じ信号を同じ位相でバイアス線に流せばよい。あるいは、バイアス線Ｓｍに流す信号を書き込みビット線Ｒｍと同期させればよい。
【０１３４】
書き込みビット線Ｒｍとバイアス線Ｓｍの電位を同じとなるようにするので、理論的には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間には電流は流れない。また、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を完全に同じとしなくとも、実効的な電位差が十分に小さくなるようにバイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位に同期させれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に流れる電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Ｓｍの電位と書き込みビット線Ｒｍの電位の位相のずれを５％以下とすることが好ましい。
【０１３５】
次に読み出し方法について説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。読み出し方法は実施の形態２と同様におこなう。読み出し時には、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）を一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、０ボルトとすることができる。
【０１３６】
書き込みワード線には、図６（Ａ）に示すようにパルスを印加する。例えば、ＶＰＬ＝−６［ボルト］、ＶＰ１＝−５［ボルト］、ＶＰ２＝−４［ボルト］、ＶＰ３＝−３［ボルト］とすることができる。
【０１３７】
書き込みトランジスタＴｒ１のドレイン側に保持された電荷量によって、読み出しトランジスタＴｒ２のオン状態・オフ状態が変化するということは実施の形態２と同じである。書き込みビット線の電位をモニタすることにより１行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態・オフ状態を知ることができる。そして、実施の形態２と同様に、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。
【０１３８】
（実施の形態５）
本実施の形態では実施の形態４で示した、書き込みビット線と読み出しビット線を兼用する構造を有する半導体メモリ装置の作製方法について図１１及び図１２を用いて説明する。まず、公知の半導体製造技術を用いて、図１１（Ａ）に示すように、単結晶シリコン基板２０１上に素子分離領域２０２，ドーピングされたシリコン領域（不純物領域）２０５ａ、２０５ｂ、ゲート絶縁膜２０３、ダミーゲート２０４を形成する。ダミーゲート２０４の側面には、図に示すようにサイドウォールを設けてもよい。
【０１３９】
不純物領域２０５ａ、２０５ｂ上には、シリサイド領域２０６ａ、２０６ｂを設けて導電性を高める。不純物領域２０５ａ、２０５ｂ、シリサイド領域２０６ａ、２０６ｂは書き込みビット線、バイアス線の一部となる。
【０１４０】
次に、層間絶縁物２０７を形成する。そして、実施の形態３で説明したように層間絶縁物２０７を平坦化しつつ、エッチングし、ダミーゲート２０４が露出した時点でエッチングを停止する。そして、図１１（Ｂ）に示すように、ダミーゲート２０４を選択的に除去して、空孔部２０８を形成する。さらに、図１１（Ｃ）に示すように、層間絶縁物２０７にシリサイド領域２０６ａに達するコンタクトホール２０９を形成する。
【０１４１】
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図１１（Ｄ）に示すように、空孔部２０８、コンタクトホール２０９にゲート電極２１１、接続電極２１０を形成する。
【０１４２】
ついで、厚さ３乃至１０ｎｍの島状の酸化物半導体領域２１２を形成後、図１２（Ａ）に示すようにゲート絶縁膜２１３を形成する。
【０１４３】
その後、導電性材料により書き込みワード線２１４ａと２１４ｂを形成する。図１２（Ｂ）に示すように、書き込みワード線２１４ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、書き込みワード線２１４ｂの一部はゲート電極２１１との間でキャパシタを構成する。
【０１４４】
その後、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。その後、単層もしくは多層の薄膜よりなる層間絶縁物２１５を形成する。かくして、図１２（Ｂ）に示される半導体メモリ装置の記憶セルが作製される。
【０１４５】
（実施の形態６）
本実施の形態では、実施の形態４で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１３に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態４で各列に設けられたバイアス線を隣接する記憶セルで共有する。図１３（Ａ）に示すように、第ｎ行第（２ｍ−１）列の記憶セルのバイアス線Ｓｍは第ｎ行第２ｍ列の記憶セルのバイアス線と共有される。
【０１４６】
このため、実施の形態４に比べてさらに配線数を削減することができる。例えば、Ｎ行２Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋３Ｍ＋１）本となる。Ｎ行２Ｍ列のマトリクスの半導体メモリ装置の配線数は、実施の形態１では（２Ｎ＋６Ｍ）本、実施の形態２では（１Ｎ＋６Ｍ＋１）本、実施の形態４では（１Ｎ＋４Ｍ＋１）本である。
【０１４７】
第ｎ行第２ｍ列の記憶セルの周辺の様子を図１３（Ｂ）に示す。本実施の形態の半導体メモリ装置の駆動方法は実施の形態４のものとほぼ同じである。
【０１４８】
（実施の形態７）
本実施の形態では、実施の形態４で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１６に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態４で各列に設けられたバイアス線を隣接する書き込みビット線で代用する。図１６（Ａ）に示すように、第ｍ列の記憶セルのバイアス線は第（ｍ＋１）列の書き込みビット線Ｒｍ＋１で代用される。
【０１４９】
このため、実施の形態４に比べてさらに配線数を削減することができる。例えば、Ｎ行Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋Ｍ＋２）本となる。
【０１５０】
第ｎ行第ｍ列の記憶セルの周辺の様子を図１６（Ｂ）に示す。本実施の形態の半導体メモリ装置の書き込み方法は実施の形態４のものとほぼ同じである。
【０１５１】
次に読み出し方法について、図１７および図１８を用いて説明する。実施の形態２あるいは４と同様に読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）にパルスを印加する。
【０１５２】
また、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）は、読み出す列に応じて電位ＶＳＨもしくはＶＳＬ（ＶＳＨ＞ＶＳＬ）に保持するか、電位判定回路を接続する。電位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ、第ｍ列の読み出し回路は、第（ｍ−１）列の記憶セルの読み出し時に、第ｍ列の書き込みビット線Ｒｍに電気的に接続するようにする。
【０１５３】
電位判定回路は、少なくとも、書き込みビット線に接続できる配線からの端子と電位計測手段と、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか１つに接続を切り替えるスイッチング機構とを有する書き込みビット線Ｒｍは、第（ｍ−１）列のデータの読み出し時にスイッチング機構により、キャパシタ、電位計測手段のいずれか１つと接続される。
【０１５４】
図１７（Ｂ）には、第ｍ列の書き込みビット線Ｒｍに関連する、電位判定回路と書き込みビット線ＲｍにＶＳＬあるいはＶＳＨのいずれかの電位を供給する手段とを示す。書き込みビット線Ｒｍは、切り替えスイッチＳＷ１ｍによって、これらのひとつと接続できる。第ｍ列の電位判定回路においては、図１７（Ｂ）に示すように、切り替えスイッチＳＷ２ｍと電位計測手段ＶｍとキャパシタＣｍとＶＳＬの電位を供給する手段に接続する端子を有し、切り替えスイッチＳＷ２ｍは、書き込みビット線Ｒｍ側の配線、上記端子もしくは電位計測手段Ｖｍのいずれかとキャパシタとを接続させる。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キャパシタの電位をＶＳＬとしておくとよい。
【０１５５】
以下に第ｎ行第（ｍ−１）列のデータを読み出す方法を示す。図１６（Ａ）の回路は、読み出し時には、図１７（Ａ）の等価回路で表現される。したがって、第ｎ行第（ｍ−１）列の記憶セルやその周辺の記憶セルは、読み出し時には図１７（Ｂ）に示されるようなマトリクスで表現される。第（ｍ−１）列の記憶セルのデータを読み出すときには、書き込みビット線Ｒｍ−１から左の書き込みビット線の電位をＶＳＨ、書き込みビット線Ｒｍ＋１から右の書き込みビット線の電位をＶＳＬとする。
【０１５６】
また、書き込みビット線Ｒｍは、電位判定回路に接続される前には、切り替えスイッチＳＷ１ｍによって、電位をＶＳＬとなるようにしておく。そして、切り替えスイッチＳＷ１ｍによって、書き込みビット線Ｒｍと電位判定回路を接続する。また、このとき、電位判定回路においては、書き込みビット線ＲｍとキャパシタＣｍが接続された状態となっている。キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬとなるように、キャパシタＣｍは蓄電されている。
【０１５７】
書き込みビット線Ｒｍ−１より左の記憶セルおよび書き込みビット線Ｒｍ＋１より右側の記憶セルは、いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れないので、回路から無視できる。また、書き込みワード線Ｑｎ−１に接続された記憶セル以外の記憶セルも、読み出しトランジスタはオフ状態となるように設定されるので、回路から無視できる。
【０１５８】
その結果、注目すればよい回路は、図１８（Ａ）に示されるように、書き込みビット線Ｒｍをはさんだ、第ｎ行第（ｍ−１）列と第ｎ行第ｍ列の記憶セルの記憶セルであり、なかでも、それぞれの読み出しトランジスタＴｒ２（ｎ，ｍ−１）とＴｒ２（ｎ，ｍ）を中心とする回路である。これらのトランジスタは第（ｎ−１）行の書き込みワード線Ｑｎ−１の電位によってオン状態あるいはオフ状態となる。
【０１５９】
トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタＴｒ２（ｎ，ｍ−１）とＴｒ２（ｎ，ｍ）のオン状態とオフ状態（すなわち第ｎ行第（ｍ−１）列の記憶セル、および第ｎ行第ｍ列の記憶セルのデータ）の組み合わせにより、図１８（Ｂ）乃至（Ｅ）に示されるような等価回路となる。
【０１６０】
例えば、読み出しトランジスタＴｒ２（ｎ，ｍ−１）がオフで、読み出しトランジスタＴｒ２（ｎ，ｍ）がオンの場合は、図１８（Ｂ）に示すような回路となる。同様に、読み出しトランジスタＴｒ２（ｎ，ｍ−１）がオンで、読み出しトランジスタＴｒ２（ｎ，ｍ）がオフの場合は、図１８（Ｃ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ−１）、Ｔｒ２（ｎ，ｍ）ともオンの場合は、図１８（Ｄ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ−１）、Ｔｒ２（ｎ，ｍ）ともオフの場合は、図１８（Ｅ）に示すような回路になる。
【０１６１】
ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる。記憶セルに用いられる読み出しトランジスタはすべて同じものとなるように設計されているので、各読み出しトランジスタは概略同じ抵抗を示すものとして扱ってよい。
【０１６２】
回路が安定して電流が流れなくなったとき（定常状態となったとき、すなわち、キャパシタＣｍがその状態に応じた電荷を蓄積したとき）の、キャパシタＣｍの書き込みビット線Ｒｍ側の電位は、理想的には、図１８（Ｂ）では、ＶＳＬ、図１８（Ｃ）では、ＶＳＨ、図１８（Ｄ）では、（ＶＳＬ＋ＶＳＨ）／２、図１８（Ｅ）ではＶＳＬとなる。図１８（Ｅ）では、バイアス線は初期の状態と変わらないので、キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬである。
【０１６３】
ここで、読み出しトランジスタＴｒ２（ｎ、ｍ−１）がオフ状態（図１８（Ｂ）と図１８（Ｅ）の状態）であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の状態にかかわらず、キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬとなる。あるいは、読み出しトランジスタＴｒ２（ｎ、ｍ−１）がオン状態（図１８（Ｃ）と図１８（Ｄ）の状態）であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の状態にかかわらず、キャパシタＣｍ書き込みビット線Ｒｍ側の電位はＶＳＬ以外の値となる。したがって、キャパシタＣｍの書き込みビット線Ｒｍ側の電位を観測することによって、読み出しトランジスタＴｒ２（ｎ、ｍ−１）の状態を知ることができる。
【０１６４】
ＶＳＨ、ＶＳＬの値としては、例えば、それぞれ、＋３ボルト、０ボルトとすることができる。キャパシタＣｍの書き込みビット線Ｒｍ側の電位の測定は切り替えスイッチＳＷ２ｍによって、キャパシタＣｍと電位計測手段Ｖｍとを接続することによりおこなうことができる。接地電位を０ボルトとすれば、電位計測手段Ｖｍによって、キャパシタＣｍに何らかの電荷が充電されていたことが観測できれば、Ｔｒ２（ｎ、ｍ−１）はオン状態であったということを知ることができる。あるいは、何の電荷も充電されていなかったことが観測できれば、Ｔｒ２（ｎ、ｍ−１）はオフ状態であったということを知ることができる。このようにして、各記憶セルの読み出しをおこうことができる。
【０１６５】
以上の例では、書き込みビット線Ｒｍ−１より左の書き込みビット線の電位をＶＳＨ、書き込みビット線Ｒｍ＋１より右の書き込みビット線の電位をＶＳＬとしたが、逆に、書き込みビット線Ｒｍ−１より左の列の書き込みビット線の電位をＶＳＬ、書き込みビット線Ｒｍ＋１より右の書き込みビット線の電位をＶＳＨとしてもよい。また、読み出し時にキャパシタＣｍの電位をＶＳＬにしていたが、ＶＳＨにしてもよい。これらの変更により読み出せるセルが変わることに注意する必要がある。
【符号の説明】
【０１６６】
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ａ 不純物領域
１０５ｂ 不純物領域
１０６ａ ソース
１０６ｂ ドレイン
１０６ｃ 配線
１０６ｄ 配線
１０７ 層間絶縁物
１０８ 空孔部
１０９ ゲート電極
１１０ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ａ 書き込みワード線
１１２ｂ 読み出しワード線
１１３ ｎ型の導電性を示す領域
１１４ 層間絶縁物
１１５ 接続電極
１１６ 配線
２０１ 単結晶シリコン基板
２０２ 素子分離領域
２０３ ゲート絶縁膜
２０４ ダミーゲート
２０５ａ 不純物領域
２０５ｂ 不純物領域
２０６ａ シリサイド領域
２０６ｂ シリサイド領域
２０７ 層間絶縁物
２０８ 空孔部
２０９ コンタクトホール
２１０ 接続電極
２１１ ゲート電極
２１２ 酸化物半導体領域
２１３ ゲート絶縁膜
２１４ａ 書き込みワード線
２１４ｂ 書き込みワード線
２１５ 層間絶縁物
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
【０００４】
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
【０００６】
本明細書では、特に、これらを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭでは、多段階（多値）のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
【０００７】
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。さらに、高い電圧を印加する関係で、ある程度以上の集積度となると隣接する記憶セル間の干渉が生じるため、セルとの間を一定の間隔に保つ必要があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】特開２００１−５３１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるいは、バッテリでの駆動時間が短くなるという問題があるからである。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もあるためである。また、書き込み回数の制限がないことが好ましく、１０億回以上の書き込みができることが望まれる。
【００１０】
この点、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュ動作が必要であり消費電力が大きくなるため望ましくない。一方、ＳＲＡＭでは、消費電力の問題はある程度解消できるものの、１つの記憶セルに６つのトランジスタを有するため集積度を上げられない。また、ＦＧＮＶＭにおいては消費電力や集積度の点では問題はなかったが、書き込み回数が１０万回以下であった。
【００１１】
上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること、記憶セルに用いるトランジスタの数を５つ以下とすること、書き込み回数を１００万回以上とすること、という３つの条件を克服することが第一の課題となる。また、電力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持することと、書き込み回数を１００万回以上とすること、という２つの条件を克服することが第二の課題となる。本発明では、上記第一または第二の課題のいずれかを解決する。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
【００１２】
本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
【００１４】
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
【００１５】
本発明の第１の態様は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
【００１６】
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。
【００１７】
書き込みトランジスタのオフ状態（ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれの電位よりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、あるいは８５℃で１×１０−２０Ａ以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、シリコン半導体よりも大きなバンドギャップ、好ましくは、２．５電子ボルト以上のバンドギャップを有する酸化物半導体を好ましい条件で加工してチャネルに用いたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。その他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。
【００１８】
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３電子ボルト以上、好ましくは、３電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好ましくは、１×１０１１ｃｍ−３未満であるものが望ましい。本発明者らは、このような条件を満たす酸化物半導体は、例えば、１５０℃においても、室温で観測される半導体特性とほとんど変わらないことを見いだした。
【００１９】
読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下であることが望ましい。
【００２０】
また、読み出しトランジスタのゲートに印加される電圧は、読み出しワード線の電圧に応じて変化するが、書き込みトランジスタのドレイン側に電荷がない状態では、（キャパシタの容量）／（読み出しトランジスタのゲート容量＋キャパシタの容量）に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よりも大きいと、比較的低い読み出しワード線の電圧で、読み出しトランジスタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小さいと、同じ電圧を読み出しトランジスタのゲートに印加するために、より高い電圧を読み出しワード線に印加しなければならない。
【００２１】
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１０ｆＦ以下とすることが望ましい。
【００２２】
書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
【００２３】
図１（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００２４】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
【００２５】
図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、また、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍと直交する。
【００２６】
図１（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋３Ｍ）本の配線が必要である。
【００２７】
図１（Ａ）に示す回路は、特許文献２にゲインセルとして記載されているメモリセルと同じものである。このようなメモリセルはキャパシタの容量をＤＲＡＭのキャパシタに比べて十分に小さくできるとして研究が進められた。すなわち、ＤＲＡＭでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセルでは、読み出しトランジスタのゲート容量との相対比で決定される。
【００２８】
キャパシタの容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。ＤＲＡＭではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセルではデザインルールの縮小と共に読み出しトランジスタのゲート容量とキャパシタの容量が小さくなるため、非常に高速で応答するメモリが作製できる。
【００２９】
具体的には、デザインルールが１／１０になれば、キャパシタの容量は１／１０となり、トランジスタのオン抵抗も１／１０となるため、スイッチングに要する時間は１／１００となる。一方、ＤＲＡＭではトランジスタのオン抵抗が１／１０となっても、キャパシタの容量は変わらないので、スイッチング時間は１／１０となるにとどまる。すなわち、ゲインセルではＤＲＡＭより約１０倍の高速化が可能である。
【００３０】
このように優れた特性が期待されるゲインセルであるが、トランジスタのソースとドレイン間のリーク電流を十分に抑制できないために、実用にはいたらなかった。一般にデザインルールが１／１０となってもトランジスタのオフ時のリーク電流が１／１０となることはなく、むしろ、微細化に伴って発生するさまざまな要因によって、リーク電流は増加することがあるからである。
【００３１】
例えば、ＰＮ接合を用いて絶縁するトランジスタであれば、トランジスタの微細化とともにＰＮ接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな（２．５電子ボルト未満）の半導体では、熱励起キャリアによるリークも無視できない。リーク電流を抑制できなければキャパシタの容量を減らすことは難しい。
【００３２】
ゲインセルの書き込みトランジスタを公知のシリコンを用いた絶縁ゲート型トランジスタで構成した場合にはトランジスタを２つ用いることの効果は消失する。例えば、キャパシタの容量が通常のＤＲＡＭのように１０ｆＦ程度であるとすると、シリコンを用いたトランジスタではオフ時のリーク電流は最低でも１０−１４Ａ程度であるため、１秒ほどでキャパシタに蓄積された電荷は消失する。そのため、通常のＤＲＡＭと同様に１秒間に十数回のリフレッシュ動作が必要となる。
【００３３】
もっとも、ＤＲＡＭより１つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。例えば、キャパシタの容量を１／１０にしても、データを読み出せることがゲインセルの特徴でもある。
【００３４】
しかしながら、キャパシタの容量が１／１０になると、リフレッシュの間隔も１／１０になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が１／１００になると、リフレッシュの間隔が１／１００となり、到底、実用的ではない。従来は、書き込みトランジスタのリーク電流を十分に低減する手段がなかったため、このようなゲインセルが実用化されることは無かった。
【００３５】
書き込みトランジスタを、上述のようなワイドバンドギャップ半導体をチャネルに用いた絶縁ゲート型トランジスタで形成すると、そのソースとドレイン間のリーク電流が通常の方法では測定できないほど極めて小さくなる。本発明ではそのことに着目することにより、ゲインセルを実用的なメモリセルとすることができる。
【００３６】
トランジスタのリーク電流が十分に小さくなると、ゲインセルは非常に有望なメモリセルとなる。すなわち、キャパシタの容量は、書き込みトランジスタや読み出しトランジスタのゲート容量と同程度まで小さくできるので、ＤＲＡＭのような特殊な形状（スタック型やトレンチ型）のキャパシタを設ける必要は無く、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。
【００３７】
例えば、リーク電流をシリコントランジスタの場合の１０万分の１（１０−２０Ａ程度）とすれば、仮にキャパシタがＤＲＡＭの千分の１であったとしても、リフレッシュの間隔はＤＲＡＭの千倍（すなわち、１分に１度）で済む。リーク電流がより小さく、例えば、１０−２４Ａ以下であれば、数日に一度のリフレッシュで済む。
【００３８】
書き込みに際しては、上記のようにＤＲＡＭに比べて格段に小さな容量のキャパシタへの充電であるから、オン電流や移動度といった書き込みトランジスタの特性はそれほど優れたものでなくとも現在のＤＲＡＭと同程度あるいはそれ以上のものとなる。例えば、図１（Ａ）のキャパシタの容量が、ＤＲＡＭのキャパシタの容量の千分の１であれば、書き込みトランジスタもオン電流（あるいは移動度）はＤＲＡＭのトランジスタの千分の１でよい。
【００３９】
仮に書き込みトランジスタの移動度がシリコンを用いたトランジスタの１／１００の移動度であっても、通常のＤＲＡＭの１０倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。
【００４０】
以下、図１（Ａ）に示す回路の動作の例について説明する。図１（Ａ）に示す記憶セルにデータを書き込むには、書き込みワード線Ｑｎに適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。その際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
【００４１】
次に、書き込みワード線Ｑｎに別の適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオフ状態とする。この場合でも、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。電荷は、マトリクスへの電源供給が遮断されても保持される。
【００４２】
読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＴｒ２（ｎ，ｍ）がどのような状態となるかをモニタする。例えば、データとして、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷がないか、正の電荷があるかという２つの状態を考える。
【００４３】
読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジスタＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
【００４４】
電荷がない場合には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位はしきい値以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態であるため、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に正の電荷があれば、読み出しワード線Ｐｎの電位がしきい値に達していなくても読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。
【００４５】
同じ原理を用いて、１つの記憶セルに蓄えられた電荷量の大小を知ることができる。図４（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Ｒｍの電位を変化させることにより、電荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３）とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は、絶縁体とみなせるので、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
【００４６】
電荷Ｑの値に応じて、読み出しトランジスタＴｒ２（ｎ，ｍ）のみかけの特性が変化する。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）を流れる電流量が変化する。その様子を図４（Ｂ）に示す。
【００４７】
電荷がもっとも多く保持されている場合（Ｑ＝Ｑ３）は、Ｖｇが負であっても十分大きな電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオフ状態とするには、Ｖｇを十分、大きな負の値（例えば、ＶＰＬ）とする必要がある。電荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ１ではオフ状態である。しかし、Ｖｇ＝ＶＰ２ではオン状態となる。電荷量が３番目の場合（Ｑ＝Ｑ１）は、左から三番目の曲線となる。このとき、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態となる。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
【００４８】
すなわち、読み出しワード線Ｐｎに何段階かの電位を印加することにより、保持されている電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はＱ３であったと判断できる。
【００４９】
Ｖｇ＝ＶＰ２とすると、保持されている電荷量がＱ３もしくはＱ２の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ２であったと判断できる。
【００５０】
Ｖｇ＝ＶＰ３とすると、保持されている電荷量がＱ３もしくはＱ２もしくはＱ１の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
【００５１】
このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくすることが必要となるためである。本発明の第１の態様に示したマトリクス型の半導体記憶装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
【００５２】
本発明の第２の態様は、上記本発明の第１の態様の構成における読み出しワード線を別の行の書き込みワード線で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００５３】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極はひとつ上の行の書き込みワード線Ｑｎ−１に、それぞれ接続されている。
【００５４】
図５（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり１本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（Ｎ＋３Ｍ＋１）本の配線が必要である。このように、本発明の第１の態様の読み出しワード線を別の行の書き込みワード線で代用することにより、本発明の第１の態様よりも配線数を減らすことができる。
【００５５】
本発明の第３の態様は、上記本発明の第２の態様の構成における読み出しビット線を書き込みビット線で代用するものである。図１０（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１０（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
【００５６】
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は一つ上の書き込みワード線Ｑｎ−１に、それぞれ接続されている。
【００５７】
図１０（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり１本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（Ｎ＋２Ｍ＋１）本の配線が必要である。このように、本発明の第１の態様の読み出しビット線を書き込みビット線で代用することにより、本発明の第１の態様よりも配線数を減らすことができる。
【００５８】
以上、課題解決手段として３つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の３つの構成に限られるものではない。
【発明の効果】
【００５９】
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構成では、書き込み回数を大きくすることが出来る。条件の最適化により、１０億回の書き込みにおいても、トランジスタの主要な特性（しきい値電圧、オン電流、Ｓ値）に測定誤差範囲あるいは１％未満の変動しか観測されない。
【００６０】
図１４は、従来のＦＧＮＶＭの記憶セルと本発明の第１の態様の記憶セルの書き換えによる、トランジスタのしきい値の変動の様子を示した図である。ＦＧＮＶＭの記憶セルにおいては、書き換え回数が千回を超えると、書き込むデータが、”０”（すなわち、フローティングゲートには電子が注入されない場合）であっても、”１”（すなわち、フローティングゲートに電子が注入される場合）であっても、しきい値は明確に変化し始め、１万回では、しきい値の差が、３ボルト以下となる。これに対し、本発明の態様の第１の記憶セルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。
【００６１】
図１５は、従来のＦＧＮＶＭの記憶セルと本発明の第１の態様の記憶セルの書き換えによる、トランジスタの導電性（コンダクタンス）の変動の様子を示した図である。ＦＧＮＶＭの記憶セルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始める。１万回では、当初の２０％以下となる。このことは、トランジスタのオン抵抗が高まることを意味する。すなわち、書き換え回数が増大するにしたがって、記憶セルの応答速度が低下する。これに対し、本発明の第１の態様の記憶セルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。このように、本発明の一態様の半導体メモリ装置は実質的に書き換え回数の制限がない。
【００６２】
また、データの保存できる期間に関しても、本発明の一態様は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間以上、好ましくは１００時間以上保持できる。さらには、条件を最適化することにより、１ヶ月以上、あるいは１年以上保持できる。
【００６３】
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度あるいは１年に１度などとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
【００６４】
本発明の一態様の半導体メモリ装置では、データを読み出す操作により、データが消えることがない。従来、このような特徴はＳＲＡＭでのみ実現できるものであったが、本発明の一態様の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
【００６５】
本発明の一態様では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、３０ｆＦの容量は必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。
【００６６】
これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは同時に読み出しトランジスタのゲート容量が小さくなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。
【００６７】
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリ（特にＮＡＮＤ）は集積度の点でＳＲＡＭやＤＲＡＭより有利であったが、１つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最小限の操作で完了する。
【００６８】
また、ＦＧＮＶＭにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
【００６９】
これに対し、本発明の一態様の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、図４（Ｂ）に示されるトランジスタ特性におけるしきい値のばらつきを０．５ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボルト以下とできる。
【００７０】
このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、ＦＧＮＶＭよりも生じにくく、計算上は１つの記憶セルの１辺の長さを１０ｎｍまで小さくできる。
【００７１】
このような効果をさらに高めるためには、使用するトランジスタのＳ値を使用時の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。
【００７２】
特に書き込みトランジスタにおいて、上記の範囲のＳ値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出しトランジスタにおいて、上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体メモリ装置の１様態を示す図である。
【図２】本発明の１様態の半導体メモリ装置の駆動方法（書き込み）を説明する図である。
【図３】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図４】本発明の１様態の複数段階のデータの読み出し原理を説明する図である。
【図５】本発明の半導体メモリ装置の１様態を示す図である。
【図６】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図７】本発明の１様態の半導体メモリ装置の配線のレイアウト等を示す図である。
【図８】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図９】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１０】本発明の１様態の半導体メモリ装置の回路図である。
【図１１】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１２】本発明の１様態の半導体メモリ装置の作製工程を示す図である。
【図１３】本発明の１様態の半導体メモリ装置の回路図である。
【図１４】本発明の１様態の記憶セルと従来のＦＧＮＶＭの記憶セルの書き換えによる劣化（しきい値変動）を示す図である。
【図１５】本発明の１様態の記憶セルと従来のＦＧＮＶＭの記憶セルの書き換えによる導電性の劣化を示す図である。
【図１６】本発明の１様態の半導体メモリ装置の回路図である。
【図１７】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【図１８】本発明の１様態の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
【発明を実施するための形態】
【００７４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００７５】
また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。
【００７６】
（実施の形態１）
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を０ボルトとする。
【００７７】
この状態で、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。
【００７８】
図では、各パルスが印加される時間は重ならないようにしているが、例えば、Ｑｎ−１にパルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例えば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい値以上であることが必要であり、例えば＋２ボルトとすることができる。
【００７９】
このとき、同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するわけではない。例えば、書き込みワード線のパルスが印加されて、一定の時間（τ１）をおいた後に書き込みビット線のパルスが印加され、書き込みワード線のパルスが終了し、一定の時間（τ２）をおいた後に書き込みビット線のパルスが終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよいが、回路設計上、τ１＝τ２となるように設定することが好ましい。
【００８０】
図２（Ｂ）は、第ｎ行第ｍ列の記憶セルの状態を示しているが、ここでは、書き込みワード線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
【００８１】
このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１、Ｑ２、Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
【００８２】
【表１】
【００８３】
電荷量Ｑ０、Ｑ１、Ｑ２、Ｑ３は図４（Ｂ）で説明した電荷量Ｑ０、Ｑ１、Ｑ２，Ｑ３に相当するものとする。これらの電荷はこの半導体メモリ装置への電源供給が停止された後でも、相当の長時間（１０時間以上）にわたって保持されうる。
【００８４】
次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、＋２ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
【００８５】
また、読み出しワード線の電位はパルス印加時以外は、ＶＰＬに保たれている。そして、図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、一定時間後には読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を順次初期の電位ＶＰＬに戻す。これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
【００８６】
すると、パルスの印加によって、読み出しトランジスタＴｒ２がオン状態となる場合がある。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位と同じか近い値となるからである。
【００８７】
図３（Ａ）では、読み出しワード線Ｐｎ−１にパルスが印加された際に、読み出しビット線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
【００８８】
次に、読み出しワード線に高さＶＰ２のパルスが印加された場合、電荷量がＱ３あるいはＱ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。
【００８９】
以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じあるいはそれに近い値となったためである。
【００９０】
逆に、第（ｎ＋１）行第（ｍ−１）の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。
【００９１】
【表２】
【００９２】
（実施の形態２）
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しワード線を他の行の書き込みワード線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。本実施の形態では、第ｎ行の読み出しワード線を、第（ｎ−１）行の書き込みワード線で代用する。
【００９３】
書き込み方法は、実施の形態１とほぼ同じである。読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）はそれぞれ一定の電位に保たれる。配線の種類ごとに電位は異なってもよいが、読み出しトランジスタのソースとドレイン間に電流が流れることを避けるために、各列の読み出しビット線とバイアス線の電位は等しくすることが望まれる。ここですべての電位を＋３ボルトとする。
【００９４】
なお、このような条件では、書き込みトランジスタＴｒ１のドレインの電位（すなわち、読み出しトランジスタＴｒ２のゲートの電位）によっては、読み出しトランジスタＴｒ２が常にオフとなる。例えば、ＶＲＬ＋３αを＋３ボルト以下とすれば、多くの時間でそのような状態となる。
【００９５】
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。書き込みワード線に印加するパルスの波高ＶＱＨは、例えば、＋３ボルト、ＶＱＬは−３ボルトとする。また、ＶＲＬは０ボルトとする。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
【００９６】
次に読み出し方法について、図６（Ａ）および（Ｂ）を用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、一定の電位ＶＲＬを印加する。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＲＬ、ＶＳＨとしては、例えば、共に０ボルトとすることができる。
【００９７】
書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）には、パルスを印加する。パルスの波高は、図４（Ｂ）に示されるＶＰ１、ＶＰ２、ＶＰ３（ＶＰ１＜ＶＰ２＜ＶＰ３）の３段階とするが、ＶＰ３は書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の電位より低いことが好ましい。また、パルスが印加されていない時間の電位はＶＰＬであることが好ましい。例えば、ＶＰＬ＝−６［ボルト］、ＶＰ１＝−５［ボルト］、ＶＰ２＝−４［ボルト］、ＶＰ３＝−３［ボルト］とすることができる。
【００９８】
このような順次高くなる３つのパルス群を順次書き込みワード線に印加する。ここで、注意すべきことは、書き込みワード線は書き込みトランジスタのゲートにも接続しているが、以下の条件を満たせば、書き込みトランジスタがオン状態となることはない。したがって、キャパシタに保持された電荷が読み出し時に流出することはない。
【００９９】
上記の通り、書き込みワード線に印加されるパルスの電位は最大でも−３ボルトであり、かつ、書き込みトランジスタのソースに接続する書き込みビット線の電位は０ボルトであるので、両者の比較では、書き込みトランジスタのゲートの電位の方が、ソースの電位よりも低い。
【０１００】
ただし、書き込みトランジスタのゲートの電位がドレインの電位より高くなれば、書き込みトランジスタはオン状態となり、キャパシタに保持された電荷が流出してしまう。注意しなければならないことは、書き込みトランジスタのドレインの電位は、キャパシタを介して、１行上の書き込みワード線の電位の変動の影響を受け、書き込み時の電位と異なることがある。そのような電位の変動を考慮した上で、書き込みトランジスタのドレインの電位が書き込みトランジスタのゲートの電位より常に低くなるように、書き込み時あるいは読み出し時の条件を設定する必要がある。
【０１０１】
書き込みトランジスタおよび読み出しトランジスタの寄生容量がないという条件では、（ＶＲＬ−ＶＱＬ−ＶＰ３＋ＶＰＬ）がゼロ以上であればよい。上記の条件（ＶＲＬ＝０［ボルト］、ＶＱＬ＝−３［ボルト］、ＶＰＬ＝−６［ボルト］、ＶＰ３＝−３［ボルト］）はこの条件を満たすので、記憶セルに保持されている電荷が、書き込みワード線に印加されるパルスによって、書き込みトランジスタから流出することはない。
【０１０２】
図６（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−２、Ｑｎ−１、Ｑｎ、・・）に順次、パルスを印加する。ここで注意しなければならないことは、第ｎ行の記憶セルのデータは、第（ｎ−１）行の書き込みワード線にパルスが印加された際に得られる、ということである。書き込みトランジスタＴｒ１のドレイン側に保持された電荷量によって、読み出しトランジスタＴｒ２のオン状態・オフ状態が変化するということは実施の形態１と同じである。
【０１０３】
実施の形態１と同様に、読み出しビット線の電位をモニタすることにより１行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態・オフ状態を知ることができる。例えば、第ｎ行第ｍ列の記憶セルの読み出しトランジスタの状態を知るには、図５（Ａ）もしくは（Ｂ）において、書き込みワード線Ｑｎ−１にパルスが印加された際の、データ読み出し線Ｏｍの電位をモニタすればよい。
【０１０４】
この記憶セルの電荷量がもっとも多いＱ３であれば、もっとも低いパルスでも読み出しトランジスタはオン状態となり、３つのパルスの印加される間、読み出しビット線の電位は３回、変動し、３つのパルスを観測できる。逆に、電荷量が最も少ないＱ０であれば、もっとも高いパルスであっても、読み出しトランジスタはオン状態とならないので、一度もパルスを観測しない。このように、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。
【０１０５】
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタは、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。
【０１０６】
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を半導体層に用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
【０１０７】
図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。素子分離領域１０２以外の部分には、導電性の材料やドーピングされたシリコンを用いた配線１０６ｃ、１０６ｄを形成し、その一部は、読み出しトランジスタのソース１０６ａ、ドレイン１０６ｂとなる。配線１０６ｃ、１０６ｄは、それぞれ、読み出しビット線、バイアス線となる。ソース１０６ａ、ドレイン１０６ｂは読み出しトランジスタのゲート電極１０９で分離されている。
【０１０８】
図７（Ｂ）は、図７（Ａ）の回路の上に形成される、酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域１１０と書き込みワード線１１２ａ、読み出しワード線１１２ｂを形成する。書き込みワード線１１２ａの一部は酸化物半導体領域１１０と重なって、書き込みトランジスタのゲート電極となる。また、読み出しワード線１１２ｂは、ゲート電極１０９との重なりの部分において、キャパシタを形成する。
【０１０９】
図７（Ａ）および（Ｂ）に加えてさらに上層に形成される配線１１６を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の点Ａ、Ｂは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
【０１１０】
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図７の点Ａと点Ｂを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリコン領域（不純物領域）１０５ａ、１０５ｂ、ゲート絶縁膜１０３、ダミーゲート１０４を形成する。ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。
【０１１１】
ゲート絶縁膜の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
【０１１２】
不純物領域１０５ａ、１０５ｂ上には、シリサイド領域を設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース１０６ａ、ドレイン１０６ｂと呼ぶ。また、図７（Ａ）に関連して説明したように、それらは読み出しビット線（すなわち配線１０６ｃ）、バイアス線（すなわち配線１０６ｄ）の一部となる。
【０１１３】
次に図８（Ｂ）に示すように、層間絶縁物１０７を形成する。層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を平坦化しつつ、エッチングし、ダミーゲート１０４が露出した時点でエッチングを停止する。そして、図８（Ｃ）に示すように、ダミーゲートを選択的に除去して、空孔部１０８を形成する。
【０１１４】
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図８（Ｄ）に示すように、空孔部１０８にゲート電極１０９を形成する。その後、層間絶縁物１０７の表面の水素濃度を低下させるためにアルゴン等の希ガスのイオンを用いた表面処理をおこなってもよい。ゲート電極１０９の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。
【０１１５】
そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。
【０１１６】
ついで、厚さ３乃至１０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。
【０１１７】
例えば、四元系（４種類の元素を含む）の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるインジウム酸化物、錫酸化物、亜鉛酸化物などを用いることができる。また、上記酸化物半導体に、例えばＳｉを含ませてもよい。
【０１１８】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない。
【０１１９】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１２０】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物を用いる場合、用いるターゲットの組成比は、原子比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。例えば、Ｉｎ−Ｚｎ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝１：１：Ｘのとき、Ｘ＞１、好ましくはＸ＞１．５とする。
【０１２１】
図９（Ａ）に示すように、このようにして形成した酸化物半導体膜をエッチングして島状の酸化物半導体領域１１０を形成する。半導体特性を改善するため酸化物半導体領域１１０に熱処理を施してもよい。かくして、ゲート電極１０９と酸化物半導体領域１１０を接触させた構造を得ることができる。
【０１２２】
その後、図９（Ａ）に示すようにゲート絶縁膜１１１をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１１の厚さは２０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。
【０１２３】
ゲート絶縁膜１１１はキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。
【０１２４】
その後、導電性材料により書き込みワード線１１２ａと読み出しワード線１１２ｂを形成する。図９（Ｂ）に示すように、書き込みワード線１１２ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、読み出しワード線１１２ｂの一部はゲート電極１０９との間でキャパシタを構成する。書き込みワード線１１２ａの材料としては、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、ｐ型シリコン等である。
【０１２５】
その後、図９（Ｂ）に示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜１１１，酸化物半導体領域１１０に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。
【０１２６】
これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、０．１％以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。
【０１２７】
酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、ｎ型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体においても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域１１０中にｎ型の導電性を示す領域１１３を形成する。これらの領域のキャリア（電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが好ましい。
【０１２８】
以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物１１４を形成する。そして、その表面を平坦化して、酸化物半導体領域１１０に達するコンタクトホールを形成し、接続電極１１５を埋め込む。その後、配線１１６を形成する。配線１１６は書き込みビット線である。同様な配線を、書き込みワード線１１２ａや読み出しワード線１１２ｂと平行に形成してもよい。かくして、図９（Ｃ）に示される半導体メモリ装置の記憶セルが作製される。
【０１２９】
（実施の形態４）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１０に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態２の読み出しビット線を書き込みビット線で代用する。このため、実施の形態２に比べてさらに配線数を削減することができる。例えば、Ｎ行Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋２Ｍ＋１）本となる。
【０１３０】
図１０（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。
【０１３１】
書き込み方法は、実施の形態２とほぼ同じである。図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
【０１３２】
もっとも、読み出しビット線を書き込みビット線で代用するため問題も生じる。例えば、第ｎ行第ｍ列の記憶セルに正の電荷が保持された結果、書き込み時に、当該セルの読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。書き込みビット線Ｒｍは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動する。もし、バイアス線Ｓｍが一定の電位に保たれている場合、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
【０１３３】
このような電流を防止するためには、書き込み時に、バイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位と同じになるように、書き込みビット線Ｒｍに流すのと同じ信号を同じ位相でバイアス線に流せばよい。あるいは、バイアス線Ｓｍに流す信号を書き込みビット線Ｒｍと同期させればよい。
【０１３４】
書き込みビット線Ｒｍとバイアス線Ｓｍの電位を同じとなるようにするので、理論的には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間には電流は流れない。また、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を完全に同じとしなくとも、実効的な電位差が十分に小さくなるようにバイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位に同期させれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に流れる電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Ｓｍの電位と書き込みビット線Ｒｍの電位の位相のずれを５％以下とすることが好ましい。
【０１３５】
次に読み出し方法について説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。読み出し方法は実施の形態２と同様におこなう。読み出し時には、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）を一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、０ボルトとすることができる。
【０１３６】
書き込みワード線には、図６（Ａ）に示すようにパルスを印加する。例えば、ＶＰＬ＝−６［ボルト］、ＶＰ１＝−５［ボルト］、ＶＰ２＝−４［ボルト］、ＶＰ３＝−３［ボルト］とすることができる。
【０１３７】
書き込みトランジスタＴｒ１のドレイン側に保持された電荷量によって、読み出しトランジスタＴｒ２のオン状態・オフ状態が変化するということは実施の形態２と同じである。書き込みビット線の電位をモニタすることにより１行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態・オフ状態を知ることができる。そして、実施の形態２と同様に、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。
【０１３８】
（実施の形態５）
本実施の形態では実施の形態４で示した、書き込みビット線と読み出しビット線を兼用する構造を有する半導体メモリ装置の作製方法について図１１及び図１２を用いて説明する。まず、公知の半導体製造技術を用いて、図１１（Ａ）に示すように、単結晶シリコン基板２０１上に素子分離領域２０２，ドーピングされたシリコン領域（不純物領域）２０５ａ、２０５ｂ、ゲート絶縁膜２０３、ダミーゲート２０４を形成する。ダミーゲート２０４の側面には、図に示すようにサイドウォールを設けてもよい。
【０１３９】
不純物領域２０５ａ、２０５ｂ上には、シリサイド領域２０６ａ、２０６ｂを設けて導電性を高める。不純物領域２０５ａ、２０５ｂ、シリサイド領域２０６ａ、２０６ｂは書き込みビット線、バイアス線の一部となる。
【０１４０】
次に、層間絶縁物２０７を形成する。そして、実施の形態３で説明したように層間絶縁物２０７を平坦化しつつ、エッチングし、ダミーゲート２０４が露出した時点でエッチングを停止する。そして、図１１（Ｂ）に示すように、ダミーゲート２０４を選択的に除去して、空孔部２０８を形成する。さらに、図１１（Ｃ）に示すように、層間絶縁物２０７にシリサイド領域２０６ａに達するコンタクトホール２０９を形成する。
【０１４１】
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図１１（Ｄ）に示すように、空孔部２０８、コンタクトホール２０９にゲート電極２１１、接続電極２１０を形成する。
【０１４２】
ついで、厚さ３乃至１０ｎｍの島状の酸化物半導体領域２１２を形成後、図１２（Ａ）に示すようにゲート絶縁膜２１３を形成する。
【０１４３】
その後、導電性材料により書き込みワード線２１４ａと２１４ｂを形成する。図１２（Ｂ）に示すように、書き込みワード線２１４ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、書き込みワード線２１４ｂの一部はゲート電極２１１との間でキャパシタを構成する。
【０１４４】
その後、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。その後、単層もしくは多層の薄膜よりなる層間絶縁物２１５を形成する。かくして、図１２（Ｂ）に示される半導体メモリ装置の記憶セルが作製される。
【０１４５】
（実施の形態６）
本実施の形態では、実施の形態４で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１３に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態４で各列に設けられたバイアス線を隣接する記憶セルで共有する。図１３（Ａ）に示すように、第ｎ行第（２ｍ−１）列の記憶セルのバイアス線Ｓｍは第ｎ行第２ｍ列の記憶セルのバイアス線と共有される。
【０１４６】
このため、実施の形態４に比べてさらに配線数を削減することができる。例えば、Ｎ行２Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋３Ｍ＋１）本となる。Ｎ行２Ｍ列のマトリクスの半導体メモリ装置の配線数は、実施の形態１では（２Ｎ＋６Ｍ）本、実施の形態２では（１Ｎ＋６Ｍ＋１）本、実施の形態４では（１Ｎ＋４Ｍ＋１）本である。
【０１４７】
第ｎ行第２ｍ列の記憶セルの周辺の様子を図１３（Ｂ）に示す。本実施の形態の半導体メモリ装置の駆動方法は実施の形態４のものとほぼ同じである。
【０１４８】
（実施の形態７）
本実施の形態では、実施の形態４で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図１６に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態４で各列に設けられたバイアス線を隣接する書き込みビット線で代用する。図１６（Ａ）に示すように、第ｍ列の記憶セルのバイアス線は第（ｍ＋１）列の書き込みビット線Ｒｍ＋１で代用される。
【０１４９】
このため、実施の形態４に比べてさらに配線数を削減することができる。例えば、Ｎ行Ｍ列のマトリクスの半導体メモリ装置は、配線数が（Ｎ＋Ｍ＋２）本となる。
【０１５０】
第ｎ行第ｍ列の記憶セルの周辺の様子を図１６（Ｂ）に示す。本実施の形態の半導体メモリ装置の書き込み方法は実施の形態４のものとほぼ同じである。
【０１５１】
次に読み出し方法について、図１７および図１８を用いて説明する。実施の形態２あるいは４と同様に読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）にパルスを印加する。
【０１５２】
また、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）は、読み出す列に応じて電位ＶＳＨもしくはＶＳＬ（ＶＳＨ＞ＶＳＬ）に保持するか、電位判定回路を接続する。電位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ、第ｍ列の読み出し回路は、第（ｍ−１）列の記憶セルの読み出し時に、第ｍ列の書き込みビット線Ｒｍに電気的に接続するようにする。
【０１５３】
電位判定回路は、少なくとも、書き込みビット線に接続できる配線からの端子と電位計測手段と、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか１つに接続を切り替えるスイッチング機構とを有する書き込みビット線Ｒｍは、第（ｍ−１）列のデータの読み出し時にスイッチング機構により、キャパシタ、電位計測手段のいずれか１つと接続される。
【０１５４】
図１７（Ｂ）には、第ｍ列の書き込みビット線Ｒｍに関連する、電位判定回路と書き込みビット線ＲｍにＶＳＬあるいはＶＳＨのいずれかの電位を供給する手段とを示す。書き込みビット線Ｒｍは、切り替えスイッチＳＷ１ｍによって、これらのひとつと接続できる。第ｍ列の電位判定回路においては、図１７（Ｂ）に示すように、切り替えスイッチＳＷ２ｍと電位計測手段ＶｍとキャパシタＣｍとＶＳＬの電位を供給する手段に接続する端子を有し、切り替えスイッチＳＷ２ｍは、書き込みビット線Ｒｍ側の配線、上記端子もしくは電位計測手段Ｖｍのいずれかとキャパシタとを接続させる。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キャパシタの電位をＶＳＬとしておくとよい。
【０１５５】
以下に第ｎ行第（ｍ−１）列のデータを読み出す方法を示す。図１６（Ａ）の回路は、読み出し時には、図１７（Ａ）の等価回路で表現される。したがって、第ｎ行第（ｍ−１）列の記憶セルやその周辺の記憶セルは、読み出し時には図１７（Ｂ）に示されるようなマトリクスで表現される。第（ｍ−１）列の記憶セルのデータを読み出すときには、書き込みビット線Ｒｍ−１から左の書き込みビット線の電位をＶＳＨ、書き込みビット線Ｒｍ＋１から右の書き込みビット線の電位をＶＳＬとする。
【０１５６】
また、書き込みビット線Ｒｍは、電位判定回路に接続される前には、切り替えスイッチＳＷ１ｍによって、電位をＶＳＬとなるようにしておく。そして、切り替えスイッチＳＷ１ｍによって、書き込みビット線Ｒｍと電位判定回路を接続する。また、このとき、電位判定回路においては、書き込みビット線ＲｍとキャパシタＣｍが接続された状態となっている。キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬとなるように、キャパシタＣｍは蓄電されている。
【０１５７】
書き込みビット線Ｒｍ−１より左の記憶セルおよび書き込みビット線Ｒｍ＋１より右側の記憶セルは、いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れないので、回路から無視できる。また、書き込みワード線Ｑｎ−１に接続された記憶セル以外の記憶セルも、読み出しトランジスタはオフ状態となるように設定されるので、回路から無視できる。
【０１５８】
その結果、注目すればよい回路は、図１８（Ａ）に示されるように、書き込みビット線Ｒｍをはさんだ、第ｎ行第（ｍ−１）列と第ｎ行第ｍ列の記憶セルの記憶セルであり、なかでも、それぞれの読み出しトランジスタＴｒ２（ｎ，ｍ−１）とＴｒ２（ｎ，ｍ）を中心とする回路である。これらのトランジスタは第（ｎ−１）行の書き込みワード線Ｑｎ−１の電位によってオン状態あるいはオフ状態となる。
【０１５９】
トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタＴｒ２（ｎ，ｍ−１）とＴｒ２（ｎ，ｍ）のオン状態とオフ状態（すなわち第ｎ行第（ｍ−１）列の記憶セル、および第ｎ行第ｍ列の記憶セルのデータ）の組み合わせにより、図１８（Ｂ）乃至（Ｅ）に示されるような等価回路となる。
【０１６０】
例えば、読み出しトランジスタＴｒ２（ｎ，ｍ−１）がオフで、読み出しトランジスタＴｒ２（ｎ，ｍ）がオンの場合は、図１８（Ｂ）に示すような回路となる。同様に、読み出しトランジスタＴｒ２（ｎ，ｍ−１）がオンで、読み出しトランジスタＴｒ２（ｎ，ｍ）がオフの場合は、図１８（Ｃ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ−１）、Ｔｒ２（ｎ，ｍ）ともオンの場合は、図１８（Ｄ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ−１）、Ｔｒ２（ｎ，ｍ）ともオフの場合は、図１８（Ｅ）に示すような回路になる。
【０１６１】
ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる。記憶セルに用いられる読み出しトランジスタはすべて同じものとなるように設計されているので、各読み出しトランジスタは概略同じ抵抗を示すものとして扱ってよい。
【０１６２】
回路が安定して電流が流れなくなったとき（定常状態となったとき、すなわち、キャパシタＣｍがその状態に応じた電荷を蓄積したとき）の、キャパシタＣｍの書き込みビット線Ｒｍ側の電位は、理想的には、図１８（Ｂ）では、ＶＳＬ、図１８（Ｃ）では、ＶＳＨ、図１８（Ｄ）では、（ＶＳＬ＋ＶＳＨ）／２、図１８（Ｅ）ではＶＳＬとなる。図１８（Ｅ）では、バイアス線は初期の状態と変わらないので、キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬである。
【０１６３】
ここで、読み出しトランジスタＴｒ２（ｎ、ｍ−１）がオフ状態（図１８（Ｂ）と図１８（Ｅ）の状態）であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の状態にかかわらず、キャパシタＣｍの書き込みビット線Ｒｍ側の電位はＶＳＬとなる。あるいは、読み出しトランジスタＴｒ２（ｎ、ｍ−１）がオン状態（図１８（Ｃ）と図１８（Ｄ）の状態）であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の状態にかかわらず、キャパシタＣｍ書き込みビット線Ｒｍ側の電位はＶＳＬ以外の値となる。したがって、キャパシタＣｍの書き込みビット線Ｒｍ側の電位を観測することによって、読み出しトランジスタＴｒ２（ｎ、ｍ−１）の状態を知ることができる。
【０１６４】
ＶＳＨ、ＶＳＬの値としては、例えば、それぞれ、＋３ボルト、０ボルトとすることができる。キャパシタＣｍの書き込みビット線Ｒｍ側の電位の測定は切り替えスイッチＳＷ２ｍによって、キャパシタＣｍと電位計測手段Ｖｍとを接続することによりおこなうことができる。接地電位を０ボルトとすれば、電位計測手段Ｖｍによって、キャパシタＣｍに何らかの電荷が充電されていたことが観測できれば、Ｔｒ２（ｎ、ｍ−１）はオン状態であったということを知ることができる。あるいは、何の電荷も充電されていなかったことが観測できれば、Ｔｒ２（ｎ、ｍ−１）はオフ状態であったということを知ることができる。このようにして、各記憶セルの読み出しをおこうことができる。
【０１６５】
以上の例では、書き込みビット線Ｒｍ−１より左の書き込みビット線の電位をＶＳＨ、書き込みビット線Ｒｍ＋１より右の書き込みビット線の電位をＶＳＬとしたが、逆に、書き込みビット線Ｒｍ−１より左の列の書き込みビット線の電位をＶＳＬ、書き込みビット線Ｒｍ＋１より右の書き込みビット線の電位をＶＳＨとしてもよい。また、読み出し時にキャパシタＣｍの電位をＶＳＬにしていたが、ＶＳＨにしてもよい。これらの変更により読み出せるセルが変わることに注意する必要がある。
【符号の説明】
【０１６６】
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ａ 不純物領域
１０５ｂ 不純物領域
１０６ａ ソース
１０６ｂ ドレイン
１０６ｃ 配線
１０６ｄ 配線
１０７ 層間絶縁物
１０８ 空孔部
１０９ ゲート電極
１１０ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ａ 書き込みワード線
１１２ｂ 読み出しワード線
１１３ ｎ型の導電性を示す領域
１１４ 層間絶縁物
１１５ 接続電極
１１６ 配線
２０１ 単結晶シリコン基板
２０２ 素子分離領域
２０３ ゲート絶縁膜
２０４ ダミーゲート
２０５ａ 不純物領域
２０５ｂ 不純物領域
２０６ａ シリサイド領域
２０６ｂ シリサイド領域
２０７ 層間絶縁物
２０８ 空孔部
２０９ コンタクトホール
２１０ 接続電極
２１１ ゲート電極
２１２ 酸化物半導体領域
２１３ ゲート絶縁膜
２１４ａ 書き込みワード線
２１４ｂ 書き込みワード線
２１５ 層間絶縁物
【特許請求の範囲】
【請求項１】
第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セルと第２の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線乃至前記第５の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインは前記第４の配線に接続し、
前記第２のトランジスタのソースは前記第５の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項２】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項３】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルと第３の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第２の記憶セルは、第４のトランジスタと第５のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第４のトランジスタのドレインは前記第５のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインおよび前記第５のトランジスタのドレインは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項４】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルと第３の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第２の記憶セルは、第４のトランジスタと第５のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第４のトランジスタのドレインは前記第５のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインおよび前記第４のトランジスタのソース、前記第５のトランジスタのソースは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項５】
請求項１もしくは４記載の半導体メモリ装置において、データの書き込み時には、前記第４の配線の電位が前記第３の配線の電位と同期することを特徴とする半導体メモリ装置の駆動方法。
【請求項６】
請求項１乃至請求項４記載の半導体メモリ装置において、前記第２のトランジスタはｎ型であり、データの書き込み時には、前記第４の配線の電位が前記第３の配線の電位以上に保持することを特徴とする半導体メモリ装置の駆動方法。
【請求項１】
第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セルと第２の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線乃至前記第５の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインは前記第４の配線に接続し、
前記第２のトランジスタのソースは前記第５の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項２】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項３】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルと第３の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第２の記憶セルは、第４のトランジスタと第５のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第４のトランジスタのドレインは前記第５のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインおよび前記第５のトランジスタのドレインは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項４】
第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルと第２の記憶セルと第３の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、
前記第１の配線と前記第２の配線、および前記第３の配線および前記第４の配線はそれぞれ平行であり、
前記第１の配線と前記第３の配線は直交し、
前記第１の記憶セルは、第１のトランジスタと第２のトランジスタとキャパシタを有し、
前記第２の記憶セルは、第３のトランジスタを有し、
前記第２の記憶セルは、第４のトランジスタと第５のトランジスタを有し、
前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第４のトランジスタのドレインは前記第５のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは前記第１の配線に接続し、
前記キャパシタの他方の電極は前記第２の配線に接続し、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは前記第３の配線に接続し、
前記第２のトランジスタのドレインおよび前記第４のトランジスタのソース、前記第５のトランジスタのソースは前記第４の配線に接続し、
前記第３のトランジスタのゲートは前記第２の配線に接続していることを特徴とする半導体メモリ装置。
【請求項５】
請求項１もしくは４記載の半導体メモリ装置において、データの書き込み時には、前記第４の配線の電位が前記第３の配線の電位と同期することを特徴とする半導体メモリ装置の駆動方法。
【請求項６】
請求項１乃至請求項４記載の半導体メモリ装置において、前記第２のトランジスタはｎ型であり、データの書き込み時には、前記第４の配線の電位が前記第３の配線の電位以上に保持することを特徴とする半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２０４３４７（Ｐ２０１１−２０４３４７Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１１−４７３１８（Ｐ２０１１−４７３１８）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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