半導体装置およびその製造方法
【課題】 シリコン基板および該シリコン基板上に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を備えた半導体装置において、低誘電率膜が剥離しにくいようにする。
【解決手段】 シリコン基板1の上面の周辺部を除く領域には低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3の上面には第1のパッシベーション膜7が設けられている。そして、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面は第2のパッシベーション膜9によって覆われている。これにより、低誘電率膜4が剥離しにくい構造となっている。
【解決手段】 シリコン基板1の上面の周辺部を除く領域には低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3の上面には第1のパッシベーション膜7が設けられている。そして、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面は第2のパッシベーション膜9によって覆われている。これにより、低誘電率膜4が剥離しにくい構造となっている。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体装置およびその製造方法に関する。
【背景技術】
【0002】
携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として、半導体基板とほぼ同じ大きさ(サイズ&ディメンション)を有するCSP(Chip Size Package)が知られている。CSPの中でも、ウエハ状態でパッケージングを完成させ、ダイシングにより個々の半導体装置に分離されたものは、WLP(Wafer Level Package)とも言われている。
【0003】
従来のこのような半導体装置(例えば、特許文献1参照)では、上面に集積回路が形成された半導体基板上に設けられた絶縁膜の上面に配線が設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。
【0004】
【特許文献1】特開2004−349461号公報
【0005】
ところで、上記のような半導体装置には、半導体基板と絶縁膜との間に、層間絶縁膜と配線との積層構造からなる層間絶縁膜配線積層構造部を設けたものがある。この場合、微細化に伴って層間絶縁膜配線積層構造部の配線間の間隔が小さくなると、当該配線間の容量が大きくなり、当該配線を伝わる信号の遅延が増大してしまう。
【0006】
この点を改善するために、層間絶縁膜の材料として、誘電率が層間絶縁膜の材料として一般的に用いられている酸化シリコンの誘電率4.2〜4.0よりも低いlow−k材料等と言われる低誘電率材料が注目されている。low−k材料としては、酸化シリコン(SiO2)に炭素(C)をドープしたSiOCやさらにHを含むSiOCH等が挙げられる。また、誘電率をさらに低くするため、空気を含んだポーラス(多孔性)型の低誘電率膜の検討も行われている。
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述した低誘電率膜を備えた半導体装置では、特に、中空構造を有するポーラス型の低誘電率膜に代表されるように、機械的強度が低く、また水分の影響を受けやすく、ひいては下地層から剥離しやすいという問題がある。
【0008】
そこで、この発明は、低誘電率膜の剥離を大幅に改善することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
請求項1に記載の発明に係る半導体装置は、一面に集積回路が形成された半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部の上面および側面を覆うように設けられた無機材料からなるパッシベーション膜と、前記パッシベーション膜上に設けられた有機材料からなる保護膜と、前記保護膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記外部接続用バンプ電極の周囲に設けられた封止膜とを備えていることを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜および前記パッシベーション膜の側面は前記封止膜によって覆われていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記パッシベーション膜の側面は前記保護膜によって覆われていることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項3または4に記載の発明において、前記パッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記パッシベーション膜は、前記低誘電率膜配線積層構造部の上面に設けられた第1のパッシベーション膜と、前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆うように設けられた第2のパッシベーション膜とを含むことを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜および前記第2のパッシベーション膜の側面は前記封止膜によって覆われていることを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記第2のパッシベーション膜の側面は前記保護膜によって覆われていることを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項7または8に記載の発明において、前記第2のパッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜上に前記電極用接続パッド部を有する上層配線が設けられていることを特徴とするものである。
請求項11に記載の発明に係る半導体装置は、請求項10に記載の発明において、前記上層配線の接続パッド部上に設けられた前記外部接続用バンプ電極は柱状電極であることを特徴とするものである。
請求項12に記載の発明に係る半導体装置は、請求項11に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項13に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
請求項14に記載の発明に係る半導体装置の製造方法は、一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成されたものを準備する工程と、ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、少なくとも前記低誘電率膜配線積層構造部の上面および側面を覆う無機材料からなるパッシベーション膜を形成する工程と、少なくとも前記低誘電率膜配線積層構造部上における前記パッシベーション膜上に有機材料からなる保護膜を形成する工程と、前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、を含むことを特徴とするものである。
請求項15に記載の発明に係る半導体装置の製造方法は、一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第1のパッシベーション膜がパターン形成されたものを準備する工程と、ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、少なくとも前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第2のパッシベーション膜を形成する工程と、少なくとも前記第1のパッシベーション膜上における前記第2のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、を含むことを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記第2のパッシベーション膜はプラズマCVD法により形成することを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記第2のパッシベーション膜を形成する工程は、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第2のパッシベーション膜の圧縮応力および膜厚を予め選定する工程を含むことを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とするものである。
請求項19に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
【発明の効果】
【0010】
この発明によれば、半導体基板上の周辺部を除く領域に比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を設け、この低誘電率膜配線積層構造部の上面および側面を無機材料からなるパッシベーション膜によって覆っているので、低誘電率膜の剥離を大幅に改善することができる。
【発明を実施するための最良の形態】
【0011】
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路(図示せず)が設けられ、上面周辺部には、2個のみを図示するが実際には多数の、アルミニウム系金属等からなる接続パッド2が集積回路に接続されて設けられている。
【0012】
シリコン基板1の上面において接続パッド2の外側の周辺部を除く領域には低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3は、複数層例えば4層の低誘電率膜4と同数層の銅やアルミニウム系金属等からなる配線5とが交互に積層された構造となっている。
【0013】
低誘電率膜4の材料としては、Si−O結合とSi−H結合を有するポリシロキサン系材料(HSQ:Hydrogen silsesquioxane、比誘電率3.0)、Si−O結合とSi−CH3結合を有するポリシロキサン系材料(MSQ:Methyl silsesquioxane、比誘電率2.7〜2.9)、炭素添加酸化シリコン(SiOC:Carbon doped silicon oxide、比誘電率2.7〜2.9)、有機ポリマー系のlow−k材料等が挙げられ、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。
【0014】
有機ポリマー系のlow−k材料としては、Dow Chemical社製の「SiLK(比誘電率2.6)」、Honeywell Electronic Materials社製の「FLARE(比誘電率2.8)」等が挙げられる。ここで、ガラス転移温度が400℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
【0015】
また、低誘電率膜4の材料としては、以上のほかに、通常の状態における比誘電率が3.0よりも大きいが、ポーラス型とすることにより、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン(FSG:Fluorinated Silicate Glass、比誘電率3.5〜3.7)、ボロン添加酸化シリコン(BSG:Boron-doped Silicate Glass、比誘電率3.5)、酸化シリコン(比誘電率4.0〜4.2)である。
【0016】
低誘電率膜配線積層構造部3において、各層の配線5は層間で互いに接続されている。最下層の配線5の一端部は、最下層の低誘電率膜4に設けられた開口部6を介して接続パッド2に接続されている。最上層の配線5の接続パッド部5aは最上層の低誘電率膜4の上面周辺部に配置されている。
【0017】
最上層の配線5を含む最上層の低誘電率膜4の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第1のパッシベーション膜7が設けられている。最上層の配線5の接続パッド部5aに対応する部分における第1のパッシベーション膜7には開口部8が設けられている。
【0018】
第1のパッシベーション膜7の上面と側面、低誘電率膜配線積層構造部3の側面および低誘電率膜配線積層構造部3の周囲におけるシリコン基板1の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第2のパッシベーション膜9が設けられている。第1のパッシベーション膜7の開口部8に対応する部分における第2のパッシベーション膜9には開口部10が設けられている。
【0019】
第1のパッシベーション膜7の上面および側面を覆っている第2のパッシベーション膜9の上面にはポリイミド系樹脂等の有機材料からなる保護膜11が設けられている。第2のパッシベーション膜9の開口部10に対応する部分における保護膜11には開口部12が設けられている。
【0020】
保護膜11の上面には上層配線13が設けられている。上層配線13は、保護膜11の上面に設けられた銅等からなる下地金属層14と、下地金属層14の上面に設けられた銅からなる上部金属層15との2層構造となっている。上層配線13の一端部は、第1、第2のパッシベーション膜7、9および保護膜11の開口部8、10、12を介して最上層の配線5の接続パッド部5aに接続されている。
【0021】
上層配線13の接続パッド部(電極用接続パッド部)上面には銅からなる柱状電極(外部接続用バンプ電極)16が設けられている。上層配線13を含む保護膜11の上面およびシリコン基板1の周辺部上面に設けられた第2のパッシベーション膜9の上面にはエポキシ系樹脂等の有機材料からなる封止膜17がその上面が柱状電極16の上面と面一となるように設けられている。この状態では、保護膜9および第2のパッシベーション膜9の側面は封止膜17によって覆われている。柱状電極16の上面には半田ボール18が設けられている。
【0022】
以上のように、この半導体装置では、シリコン基板1の上面の周辺部を除く領域に低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3を設け、低誘電率膜配線積層構造部3の上面および側面を第1、第2のパッシベーション膜7、9によって覆っており、シリコン基板1から低誘電率膜配線積層構造部3が剥離しにくい構造となっている。
【0023】
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)上に、接続パッド2と、各4層の低誘電率膜4および配線5と、第1のパッシベーション膜7とが形成され、最上層の配線5の接続パッド部5aの中央部が第1のパッシベーション膜7に形成された開口部8を介して露出されたものを準備する。
【0024】
この場合、半導体ウエハ21の各半導体装置が形成される領域には所定の機能の集積回路が形成され、接続パッド2はそれぞれ対応する領域に形成された集積回路に電気的に接続されている。また、半導体ウエハ21の厚さは、図1に示すシリコン基板1の厚さよりもある程度厚くなっている。
【0025】
ここで、図2において、符号22で示す領域はダイシングストリートに対応する領域である。そして、ダイシングストリート22およびその両側の領域における第1のパッシベーション膜7には溝23が形成されている。低誘電率膜4の材料としては、上記のようなものが挙げられ、ポーラス型となったものを含めて、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。
【0026】
次に、図3に示すように、レーザビームを照射するレーザ加工により、第1のパッシベーション膜7の溝23の部分つまりダイシングストリート22およびその両側の領域における4層の低誘電率膜4を除去して溝24を形成する。この状態では、半導体ウエハ21上に積層された4層の低誘電率膜4が溝24により分離されることにより、低誘電率膜配線積層構造部3が形成されている。
【0027】
ここで、低誘電率膜4は脆いため、ブレードにより低誘電率膜4を切断して溝24を形成する場合には、切断面において低誘電率膜4に多数の切欠け、破損が生じてしまうので、溝24の形成はレーザビームの照射により低誘電率膜4を切断する方法が推奨される。レーザビームの照射により溝24を形成する場合、レーザビームが半導体ウエハ21の上面に照射されると、レーザビーム照射時のエネルギーにより、半導体ウエハ21の上面側のシリコンが溶融し、この溶融したシリコンが半導体ウエハ21から跳ね上がってから半導体ウエハ21上に落下するため、溝24の底面は凹凸面24aとなる。
【0028】
ところで、半導体ウエハ21の上面にフィールド酸化膜等の層間絶縁膜が形成されている場合には、この層間絶縁膜の上面あるいはその膜厚の中間部が溝24の底面となるようにしてもよい。このようにした場合には、溝24の底面が半導体ウエハ21の上面よりも上方に位置するため、半導体ウエハ21の上面が凹凸面24aとならないようにすることができる。
【0029】
次に、必要に応じて、溝24内にレーザビームの照射により形成された異物を高圧ジェット洗浄等のスクラブ洗浄を行なうことにより除去する。次に、必要に応じて、ライトエッチング処理を行なうことにより、溝24の内壁面を平滑化する。これらは、次工程において、溝24の内壁面に第2のパッシベーション膜9をより一層良好に形成することができるようにするためである。
【0030】
次に、図4に示すように、第1のパッシベーション膜7の開口部8を介して露出された最上層の配線5の接続パッド部5aを含む第1のパッシベーション膜7の上面および溝23、24の内壁面に、プラズマCVD法により、酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第2のパッシベーション膜9を形成する。この状態では、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面は第2のパッシベーション膜9によって覆われている。次に、図5に示すように、フォトリソグラフィ法により、第1のパッシベーション膜7の開口部8に対応する部分における第2のパッシベーション膜9に開口部10を形成する。
【0031】
次に、図6に示すように、第1、第2のパッシベーション膜7、9の開口部8、10を介して露出された最上層の配線5の接続パッド部5aを含む第2のパッシベーション膜9の上面に、スクリーン印刷法、スピンコート法等により、ポリイミド系樹脂等の有機材料からなる保護膜11をその上面が平坦となるように形成する。
【0032】
次に、図7に示すように、フォトリソグラフィ法により、第2のパッシベーション膜9の開口部10に対応する部分における保護膜11に開口部12を形成し、且つ、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆っている第2のパッシベーション膜9間における保護膜11を除去して溝25を形成する。この状態では、第1のパッシベーション膜7の上面および側面を覆っている第2のパッシベーション膜9の上面のみに保護膜11が形成されている。
【0033】
次に、図8に示すように、第1、第2のパッシベーション膜7、9および保護膜11の開口部8、10、12を介して露出された最上層の配線5の接続パッド部5aを含む保護膜11の上面および溝25の内壁面(保護膜11の側面および第2のパッシベーション膜9の表面)に下地金属層14を形成する。この場合、下地金属層14は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
【0034】
次に、下地金属層14の上面にメッキレジスト膜26をパターン形成する。この場合、上部金属層15形成領域に対応する部分におけるメッキレジスト膜26には開口部27が形成されている。次に、下地金属層14をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜26の開口部27内の下地金属層14の上面に上部金属層15を形成する。次に、メッキレジスト膜26を剥離する。
【0035】
次に、図9に示すように、上部金属層15を含む下地金属層14の上面にメッキレジスト膜28をパターン形成する。この場合、上部金属層15の接続パッド部(柱状電極16形成領域)に対応する部分におけるメッキレジスト膜28には開口部29が形成されている。次に、下地金属層14をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜28の開口部29内の上部金属層15の接続パッド部上面に高さ50〜150μmの柱状電極16を形成する。
【0036】
次に、メッキレジスト膜28を剥離し、次いで、上部金属層15をマスクとして下地金属層14の不要な部分をエッチングして除去すると、図10に示すように、上部金属層15下にのみ下地金属層14が残存される。この状態では、上部金属層15およびその下に残存された下地金属層14により2層構造の上層配線13が形成されている。
【0037】
次に、図11に示すように、スクリーン印刷法、スピンコート法等により、上層配線13、柱状電極16を含む保護膜11の上面および溝25の内壁面(保護膜11の側面および第2のパッシベーション膜9の表面)にエポキシ系樹脂等の有機材料からなる封止膜17をその厚さが柱状電極16の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極16の上面は封止膜17によって覆われている。
【0038】
次に、封止膜17の上面側を適宜に研削し、図12に示すように、柱状電極16の上面を露出させ、且つ、この露出された柱状電極16の上面を含む封止膜17の上面を平坦化する。この封止膜17の上面の平坦化に際し、封止膜17と共に柱状電極16の上面部を数μm〜十数μm研削してもよい。次に、図13に示すように、半導体ウエハ21の厚さを薄くするため、半導体ウエハ21の下面を適宜に研削する。
【0039】
次に、図14に示すように、柱状電極16の上面に半田ボール18を形成する。次に、図15に示すように、封止膜17、第2のパッシベーション膜9および半導体ウエハ21を溝25内の中央部のダイシングストリート22に沿って切断する。すると、図1に示すように、低誘電率膜配線積層構造部3の上面および側面が第1、第2のパッシベーション膜7、9によって覆われた構造の半導体装置が複数個得られる。
【0040】
ところで、図1を参照して説明すると、第2のパッシベーション膜9を形成せずに、第1のパッシベーション膜7の上面に保護膜11を形成し、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を封止膜17によって直接覆うことが考えられる。しかしながら、ダイシングストリート22に沿っての切断を機械的な加工精度(位置精度)のみに依存すると、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆う封止膜17の横方向の厚さにばらつきが生じることがある。
【0041】
このように、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆う封止膜17の横方向の厚さにばらつきが生じ、当該封止膜17の横方向の厚さが比較的薄くなった場合には、低誘電率膜配線積層構造部3に対する耐湿環境からの保護が不十分となってしまうことがある。
【0042】
これに対し、図1に示す半導体装置では、低誘電率膜配線積層構造部3の側面を、プラズマCVD法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成された第2のパッシベーション膜9によって覆っているので、その外側の封止膜17の横方向の厚さが比較的薄くなっても、低誘電率膜配線積層構造部3に対する耐湿環境からの保護を十分とすることができる。
【0043】
ここで、図4に示す第2のパッシベーション膜9の形成について、より詳しく説明する。第2のパッシベーション膜9をプラズマCVD法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成すると、プラズマ中の活性種(荷電粒子)は電界の力により膜形成面(特に、低誘電率膜配線積層構造部3の4層の低誘電率膜4の側面)に引き込まれて衝突する。この結果、第2のパッシベーション膜9は低誘電率膜配線積層構造部3の4層の低誘電率膜4の側面に複雑に食い込んで形成され、比較的強い密着力が得られ、低誘電率膜4の材料や積層構造に関係無く、安定した界面構造が得られる。
【0044】
また、第2のパッシベーション膜9の成膜温度は、その下の低誘電率膜4等の熱的損傷を考慮すると、低温度(100〜300℃)が好ましい。例えば、ICP(Inductively Coupled Plasma:誘導結合プラズマ)方式等の高密度プラズマCVD法では、低温度(100〜300℃)での成膜が可能であり、圧縮応力を示す第2のパッシベーション膜9が得られる。この場合、圧縮応力は、主として、半導体ウエハ21のバイアスRF周波数、出力、温度に依存し、変化するので、これらのパラメータを適宜に選定することにより、所望の圧縮応力を示す第2のパッシベーション膜9が得られる。第2のパッシベーション膜9の全体としての圧縮応力は、圧縮応力に膜厚を乗じた値となる。
【0045】
一方、図1を参照して説明すると、第2のパッシベーション膜9を有していない半導体装置では、引張応力を示す。そこで、第2のパッシベーション膜9を有していない半導体装置の全体としての引張応力を考慮して、形成すべき第2のパッシベーション膜9の圧縮応力および膜厚を予め選定すると、図1に示す半導体装置の反り量を可及的に小さくすることが可能となる。
【0046】
したがって、半導体ウエハ21の下面を研削して得られた薄型の半導体装置の反り量を意図的に可及的に小さくすることができる。この結果、この薄型の半導体装置を回路基板(図示せず)上に、薄型の半導体装置の半田ボール18を回路基板の上面に設けられた接続端子に接合して、実装すると、半田ボール18への負荷が軽減され、実装信頼性を向上することができる。また、半導体装置の反り量を可及的に小さくすることができるので、より一層大型の半導体装置への適用限界を広げることが可能となる。
【0047】
(第2実施形態)
図16はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、シリコン基板1の周辺部上面に設けられた第2のパッシベーション膜9の上面に保護膜11を設け、第2のパッシベーション膜9の側面を保護膜11で覆った点である。
【0048】
この半導体装置の製造方法では、図6に示す工程後に、図17に示すように、フォトリソグラフィ法により、第2のパッシベーション膜9の開口部10に対応する部分における保護膜11に開口部12を形成する。以下、上記第1実施形態の場合と同様の工程を経ると、図16に示す半導体装置が複数個得られる。ただし、この場合のダイシング工程では、封止膜17、保護膜11、第2のパッシベーション膜9および半導体ウエハ21をダイシングストリート22に沿って切断することになる。
【0049】
(第3実施形態)
図18はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、第1のパッシベーション膜7を省略し、低誘電率膜配線積層構造部3の上面と側面および低誘電率膜配線積層構造部3の周囲におけるシリコン基板1の上面に第2のパッシベーション膜9を設けた点である。
【0050】
この半導体装置の製造方法では、まず、準備するものは、図2を参照して説明すると、第1のパッシベーション膜7が形成されていないものである。次に、図3を参照して説明すると、レーザビームを照射するレーザ加工により、ダイシングストリート22およびその両側の領域における4層の低誘電率膜4を除去して溝24を形成する。以下、上記第1実施形態の場合と同様の工程を経ると、図18に示す半導体装置が複数個得られる。
【0051】
(その他の実施形態)
上記各実施形態では、保護膜11上に上層配線13を形成し、この上層配線13の接続パッド部上に柱状電極16を形成した構造を有するものであるが、この発明は、保護膜11上に接続パッド部のみを形成し、この接続パッド部上に柱状電極16、半田ボール18等の外部接続用バンプ電極を形成する構造に適用することもできる。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施形態としての半導体装置の断面図。
【図2】図1に示す半導体装置の製造方法の一例において、当初準備したものの断面図。
【図3】図2に続く工程の断面図。
【図4】図3に続く工程の断面図。
【図5】図4に続く工程の断面図。
【図6】図5に続く工程の断面図。
【図7】図6に続く工程の断面図。
【図8】図7に続く工程の断面図。
【図9】図8に続く工程の断面図。
【図10】図9に続く工程の断面図。
【図11】図10に続く工程の断面図。
【図12】図11に続く工程の断面図。
【図13】図12に続く工程の断面図。
【図14】図13に続く工程の断面図。
【図15】図14に続く工程の断面図。
【図16】この発明の第2実施形態としての半導体装置の断面図。
【図17】図16に示す半導体装置の製造方法の一例において、所定の工程の断面図。
【図18】この発明の第3実施形態としての半導体装置の断面図。
【符号の説明】
【0053】
1 シリコン基板
2 接続パッド
3 低誘電率膜配線積層構造部
4 低誘電率膜
5 配線
7 第1のパッシベーション膜
9 第2のパッシベーション膜
11 保護膜
13 上層配線
16 柱状電極
17 封止膜
18 半田ボール
21 半導体ウエハ
22 ダイシングストリート
【技術分野】
【0001】
この発明は半導体装置およびその製造方法に関する。
【背景技術】
【0002】
携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として、半導体基板とほぼ同じ大きさ(サイズ&ディメンション)を有するCSP(Chip Size Package)が知られている。CSPの中でも、ウエハ状態でパッケージングを完成させ、ダイシングにより個々の半導体装置に分離されたものは、WLP(Wafer Level Package)とも言われている。
【0003】
従来のこのような半導体装置(例えば、特許文献1参照)では、上面に集積回路が形成された半導体基板上に設けられた絶縁膜の上面に配線が設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。
【0004】
【特許文献1】特開2004−349461号公報
【0005】
ところで、上記のような半導体装置には、半導体基板と絶縁膜との間に、層間絶縁膜と配線との積層構造からなる層間絶縁膜配線積層構造部を設けたものがある。この場合、微細化に伴って層間絶縁膜配線積層構造部の配線間の間隔が小さくなると、当該配線間の容量が大きくなり、当該配線を伝わる信号の遅延が増大してしまう。
【0006】
この点を改善するために、層間絶縁膜の材料として、誘電率が層間絶縁膜の材料として一般的に用いられている酸化シリコンの誘電率4.2〜4.0よりも低いlow−k材料等と言われる低誘電率材料が注目されている。low−k材料としては、酸化シリコン(SiO2)に炭素(C)をドープしたSiOCやさらにHを含むSiOCH等が挙げられる。また、誘電率をさらに低くするため、空気を含んだポーラス(多孔性)型の低誘電率膜の検討も行われている。
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述した低誘電率膜を備えた半導体装置では、特に、中空構造を有するポーラス型の低誘電率膜に代表されるように、機械的強度が低く、また水分の影響を受けやすく、ひいては下地層から剥離しやすいという問題がある。
【0008】
そこで、この発明は、低誘電率膜の剥離を大幅に改善することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
請求項1に記載の発明に係る半導体装置は、一面に集積回路が形成された半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部の上面および側面を覆うように設けられた無機材料からなるパッシベーション膜と、前記パッシベーション膜上に設けられた有機材料からなる保護膜と、前記保護膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記外部接続用バンプ電極の周囲に設けられた封止膜とを備えていることを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜および前記パッシベーション膜の側面は前記封止膜によって覆われていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記パッシベーション膜の側面は前記保護膜によって覆われていることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項3または4に記載の発明において、前記パッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記パッシベーション膜は、前記低誘電率膜配線積層構造部の上面に設けられた第1のパッシベーション膜と、前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆うように設けられた第2のパッシベーション膜とを含むことを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜および前記第2のパッシベーション膜の側面は前記封止膜によって覆われていることを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記第2のパッシベーション膜の側面は前記保護膜によって覆われていることを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項7または8に記載の発明において、前記第2のパッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記保護膜上に前記電極用接続パッド部を有する上層配線が設けられていることを特徴とするものである。
請求項11に記載の発明に係る半導体装置は、請求項10に記載の発明において、前記上層配線の接続パッド部上に設けられた前記外部接続用バンプ電極は柱状電極であることを特徴とするものである。
請求項12に記載の発明に係る半導体装置は、請求項11に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項13に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
請求項14に記載の発明に係る半導体装置の製造方法は、一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成されたものを準備する工程と、ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、少なくとも前記低誘電率膜配線積層構造部の上面および側面を覆う無機材料からなるパッシベーション膜を形成する工程と、少なくとも前記低誘電率膜配線積層構造部上における前記パッシベーション膜上に有機材料からなる保護膜を形成する工程と、前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、を含むことを特徴とするものである。
請求項15に記載の発明に係る半導体装置の製造方法は、一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第1のパッシベーション膜がパターン形成されたものを準備する工程と、ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、少なくとも前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第2のパッシベーション膜を形成する工程と、少なくとも前記第1のパッシベーション膜上における前記第2のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、を含むことを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記第2のパッシベーション膜はプラズマCVD法により形成することを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記第2のパッシベーション膜を形成する工程は、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第2のパッシベーション膜の圧縮応力および膜厚を予め選定する工程を含むことを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とするものである。
請求項19に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、請求項14または15に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
【発明の効果】
【0010】
この発明によれば、半導体基板上の周辺部を除く領域に比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を設け、この低誘電率膜配線積層構造部の上面および側面を無機材料からなるパッシベーション膜によって覆っているので、低誘電率膜の剥離を大幅に改善することができる。
【発明を実施するための最良の形態】
【0011】
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路(図示せず)が設けられ、上面周辺部には、2個のみを図示するが実際には多数の、アルミニウム系金属等からなる接続パッド2が集積回路に接続されて設けられている。
【0012】
シリコン基板1の上面において接続パッド2の外側の周辺部を除く領域には低誘電率膜配線積層構造部3が設けられている。低誘電率膜配線積層構造部3は、複数層例えば4層の低誘電率膜4と同数層の銅やアルミニウム系金属等からなる配線5とが交互に積層された構造となっている。
【0013】
低誘電率膜4の材料としては、Si−O結合とSi−H結合を有するポリシロキサン系材料(HSQ:Hydrogen silsesquioxane、比誘電率3.0)、Si−O結合とSi−CH3結合を有するポリシロキサン系材料(MSQ:Methyl silsesquioxane、比誘電率2.7〜2.9)、炭素添加酸化シリコン(SiOC:Carbon doped silicon oxide、比誘電率2.7〜2.9)、有機ポリマー系のlow−k材料等が挙げられ、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。
【0014】
有機ポリマー系のlow−k材料としては、Dow Chemical社製の「SiLK(比誘電率2.6)」、Honeywell Electronic Materials社製の「FLARE(比誘電率2.8)」等が挙げられる。ここで、ガラス転移温度が400℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
【0015】
また、低誘電率膜4の材料としては、以上のほかに、通常の状態における比誘電率が3.0よりも大きいが、ポーラス型とすることにより、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン(FSG:Fluorinated Silicate Glass、比誘電率3.5〜3.7)、ボロン添加酸化シリコン(BSG:Boron-doped Silicate Glass、比誘電率3.5)、酸化シリコン(比誘電率4.0〜4.2)である。
【0016】
低誘電率膜配線積層構造部3において、各層の配線5は層間で互いに接続されている。最下層の配線5の一端部は、最下層の低誘電率膜4に設けられた開口部6を介して接続パッド2に接続されている。最上層の配線5の接続パッド部5aは最上層の低誘電率膜4の上面周辺部に配置されている。
【0017】
最上層の配線5を含む最上層の低誘電率膜4の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第1のパッシベーション膜7が設けられている。最上層の配線5の接続パッド部5aに対応する部分における第1のパッシベーション膜7には開口部8が設けられている。
【0018】
第1のパッシベーション膜7の上面と側面、低誘電率膜配線積層構造部3の側面および低誘電率膜配線積層構造部3の周囲におけるシリコン基板1の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第2のパッシベーション膜9が設けられている。第1のパッシベーション膜7の開口部8に対応する部分における第2のパッシベーション膜9には開口部10が設けられている。
【0019】
第1のパッシベーション膜7の上面および側面を覆っている第2のパッシベーション膜9の上面にはポリイミド系樹脂等の有機材料からなる保護膜11が設けられている。第2のパッシベーション膜9の開口部10に対応する部分における保護膜11には開口部12が設けられている。
【0020】
保護膜11の上面には上層配線13が設けられている。上層配線13は、保護膜11の上面に設けられた銅等からなる下地金属層14と、下地金属層14の上面に設けられた銅からなる上部金属層15との2層構造となっている。上層配線13の一端部は、第1、第2のパッシベーション膜7、9および保護膜11の開口部8、10、12を介して最上層の配線5の接続パッド部5aに接続されている。
【0021】
上層配線13の接続パッド部(電極用接続パッド部)上面には銅からなる柱状電極(外部接続用バンプ電極)16が設けられている。上層配線13を含む保護膜11の上面およびシリコン基板1の周辺部上面に設けられた第2のパッシベーション膜9の上面にはエポキシ系樹脂等の有機材料からなる封止膜17がその上面が柱状電極16の上面と面一となるように設けられている。この状態では、保護膜9および第2のパッシベーション膜9の側面は封止膜17によって覆われている。柱状電極16の上面には半田ボール18が設けられている。
【0022】
以上のように、この半導体装置では、シリコン基板1の上面の周辺部を除く領域に低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3を設け、低誘電率膜配線積層構造部3の上面および側面を第1、第2のパッシベーション膜7、9によって覆っており、シリコン基板1から低誘電率膜配線積層構造部3が剥離しにくい構造となっている。
【0023】
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)上に、接続パッド2と、各4層の低誘電率膜4および配線5と、第1のパッシベーション膜7とが形成され、最上層の配線5の接続パッド部5aの中央部が第1のパッシベーション膜7に形成された開口部8を介して露出されたものを準備する。
【0024】
この場合、半導体ウエハ21の各半導体装置が形成される領域には所定の機能の集積回路が形成され、接続パッド2はそれぞれ対応する領域に形成された集積回路に電気的に接続されている。また、半導体ウエハ21の厚さは、図1に示すシリコン基板1の厚さよりもある程度厚くなっている。
【0025】
ここで、図2において、符号22で示す領域はダイシングストリートに対応する領域である。そして、ダイシングストリート22およびその両側の領域における第1のパッシベーション膜7には溝23が形成されている。低誘電率膜4の材料としては、上記のようなものが挙げられ、ポーラス型となったものを含めて、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。
【0026】
次に、図3に示すように、レーザビームを照射するレーザ加工により、第1のパッシベーション膜7の溝23の部分つまりダイシングストリート22およびその両側の領域における4層の低誘電率膜4を除去して溝24を形成する。この状態では、半導体ウエハ21上に積層された4層の低誘電率膜4が溝24により分離されることにより、低誘電率膜配線積層構造部3が形成されている。
【0027】
ここで、低誘電率膜4は脆いため、ブレードにより低誘電率膜4を切断して溝24を形成する場合には、切断面において低誘電率膜4に多数の切欠け、破損が生じてしまうので、溝24の形成はレーザビームの照射により低誘電率膜4を切断する方法が推奨される。レーザビームの照射により溝24を形成する場合、レーザビームが半導体ウエハ21の上面に照射されると、レーザビーム照射時のエネルギーにより、半導体ウエハ21の上面側のシリコンが溶融し、この溶融したシリコンが半導体ウエハ21から跳ね上がってから半導体ウエハ21上に落下するため、溝24の底面は凹凸面24aとなる。
【0028】
ところで、半導体ウエハ21の上面にフィールド酸化膜等の層間絶縁膜が形成されている場合には、この層間絶縁膜の上面あるいはその膜厚の中間部が溝24の底面となるようにしてもよい。このようにした場合には、溝24の底面が半導体ウエハ21の上面よりも上方に位置するため、半導体ウエハ21の上面が凹凸面24aとならないようにすることができる。
【0029】
次に、必要に応じて、溝24内にレーザビームの照射により形成された異物を高圧ジェット洗浄等のスクラブ洗浄を行なうことにより除去する。次に、必要に応じて、ライトエッチング処理を行なうことにより、溝24の内壁面を平滑化する。これらは、次工程において、溝24の内壁面に第2のパッシベーション膜9をより一層良好に形成することができるようにするためである。
【0030】
次に、図4に示すように、第1のパッシベーション膜7の開口部8を介して露出された最上層の配線5の接続パッド部5aを含む第1のパッシベーション膜7の上面および溝23、24の内壁面に、プラズマCVD法により、酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第2のパッシベーション膜9を形成する。この状態では、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面は第2のパッシベーション膜9によって覆われている。次に、図5に示すように、フォトリソグラフィ法により、第1のパッシベーション膜7の開口部8に対応する部分における第2のパッシベーション膜9に開口部10を形成する。
【0031】
次に、図6に示すように、第1、第2のパッシベーション膜7、9の開口部8、10を介して露出された最上層の配線5の接続パッド部5aを含む第2のパッシベーション膜9の上面に、スクリーン印刷法、スピンコート法等により、ポリイミド系樹脂等の有機材料からなる保護膜11をその上面が平坦となるように形成する。
【0032】
次に、図7に示すように、フォトリソグラフィ法により、第2のパッシベーション膜9の開口部10に対応する部分における保護膜11に開口部12を形成し、且つ、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆っている第2のパッシベーション膜9間における保護膜11を除去して溝25を形成する。この状態では、第1のパッシベーション膜7の上面および側面を覆っている第2のパッシベーション膜9の上面のみに保護膜11が形成されている。
【0033】
次に、図8に示すように、第1、第2のパッシベーション膜7、9および保護膜11の開口部8、10、12を介して露出された最上層の配線5の接続パッド部5aを含む保護膜11の上面および溝25の内壁面(保護膜11の側面および第2のパッシベーション膜9の表面)に下地金属層14を形成する。この場合、下地金属層14は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
【0034】
次に、下地金属層14の上面にメッキレジスト膜26をパターン形成する。この場合、上部金属層15形成領域に対応する部分におけるメッキレジスト膜26には開口部27が形成されている。次に、下地金属層14をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜26の開口部27内の下地金属層14の上面に上部金属層15を形成する。次に、メッキレジスト膜26を剥離する。
【0035】
次に、図9に示すように、上部金属層15を含む下地金属層14の上面にメッキレジスト膜28をパターン形成する。この場合、上部金属層15の接続パッド部(柱状電極16形成領域)に対応する部分におけるメッキレジスト膜28には開口部29が形成されている。次に、下地金属層14をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜28の開口部29内の上部金属層15の接続パッド部上面に高さ50〜150μmの柱状電極16を形成する。
【0036】
次に、メッキレジスト膜28を剥離し、次いで、上部金属層15をマスクとして下地金属層14の不要な部分をエッチングして除去すると、図10に示すように、上部金属層15下にのみ下地金属層14が残存される。この状態では、上部金属層15およびその下に残存された下地金属層14により2層構造の上層配線13が形成されている。
【0037】
次に、図11に示すように、スクリーン印刷法、スピンコート法等により、上層配線13、柱状電極16を含む保護膜11の上面および溝25の内壁面(保護膜11の側面および第2のパッシベーション膜9の表面)にエポキシ系樹脂等の有機材料からなる封止膜17をその厚さが柱状電極16の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極16の上面は封止膜17によって覆われている。
【0038】
次に、封止膜17の上面側を適宜に研削し、図12に示すように、柱状電極16の上面を露出させ、且つ、この露出された柱状電極16の上面を含む封止膜17の上面を平坦化する。この封止膜17の上面の平坦化に際し、封止膜17と共に柱状電極16の上面部を数μm〜十数μm研削してもよい。次に、図13に示すように、半導体ウエハ21の厚さを薄くするため、半導体ウエハ21の下面を適宜に研削する。
【0039】
次に、図14に示すように、柱状電極16の上面に半田ボール18を形成する。次に、図15に示すように、封止膜17、第2のパッシベーション膜9および半導体ウエハ21を溝25内の中央部のダイシングストリート22に沿って切断する。すると、図1に示すように、低誘電率膜配線積層構造部3の上面および側面が第1、第2のパッシベーション膜7、9によって覆われた構造の半導体装置が複数個得られる。
【0040】
ところで、図1を参照して説明すると、第2のパッシベーション膜9を形成せずに、第1のパッシベーション膜7の上面に保護膜11を形成し、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を封止膜17によって直接覆うことが考えられる。しかしながら、ダイシングストリート22に沿っての切断を機械的な加工精度(位置精度)のみに依存すると、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆う封止膜17の横方向の厚さにばらつきが生じることがある。
【0041】
このように、保護膜11、第1のパッシベーション膜7および低誘電率膜配線積層構造部3の側面を覆う封止膜17の横方向の厚さにばらつきが生じ、当該封止膜17の横方向の厚さが比較的薄くなった場合には、低誘電率膜配線積層構造部3に対する耐湿環境からの保護が不十分となってしまうことがある。
【0042】
これに対し、図1に示す半導体装置では、低誘電率膜配線積層構造部3の側面を、プラズマCVD法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成された第2のパッシベーション膜9によって覆っているので、その外側の封止膜17の横方向の厚さが比較的薄くなっても、低誘電率膜配線積層構造部3に対する耐湿環境からの保護を十分とすることができる。
【0043】
ここで、図4に示す第2のパッシベーション膜9の形成について、より詳しく説明する。第2のパッシベーション膜9をプラズマCVD法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成すると、プラズマ中の活性種(荷電粒子)は電界の力により膜形成面(特に、低誘電率膜配線積層構造部3の4層の低誘電率膜4の側面)に引き込まれて衝突する。この結果、第2のパッシベーション膜9は低誘電率膜配線積層構造部3の4層の低誘電率膜4の側面に複雑に食い込んで形成され、比較的強い密着力が得られ、低誘電率膜4の材料や積層構造に関係無く、安定した界面構造が得られる。
【0044】
また、第2のパッシベーション膜9の成膜温度は、その下の低誘電率膜4等の熱的損傷を考慮すると、低温度(100〜300℃)が好ましい。例えば、ICP(Inductively Coupled Plasma:誘導結合プラズマ)方式等の高密度プラズマCVD法では、低温度(100〜300℃)での成膜が可能であり、圧縮応力を示す第2のパッシベーション膜9が得られる。この場合、圧縮応力は、主として、半導体ウエハ21のバイアスRF周波数、出力、温度に依存し、変化するので、これらのパラメータを適宜に選定することにより、所望の圧縮応力を示す第2のパッシベーション膜9が得られる。第2のパッシベーション膜9の全体としての圧縮応力は、圧縮応力に膜厚を乗じた値となる。
【0045】
一方、図1を参照して説明すると、第2のパッシベーション膜9を有していない半導体装置では、引張応力を示す。そこで、第2のパッシベーション膜9を有していない半導体装置の全体としての引張応力を考慮して、形成すべき第2のパッシベーション膜9の圧縮応力および膜厚を予め選定すると、図1に示す半導体装置の反り量を可及的に小さくすることが可能となる。
【0046】
したがって、半導体ウエハ21の下面を研削して得られた薄型の半導体装置の反り量を意図的に可及的に小さくすることができる。この結果、この薄型の半導体装置を回路基板(図示せず)上に、薄型の半導体装置の半田ボール18を回路基板の上面に設けられた接続端子に接合して、実装すると、半田ボール18への負荷が軽減され、実装信頼性を向上することができる。また、半導体装置の反り量を可及的に小さくすることができるので、より一層大型の半導体装置への適用限界を広げることが可能となる。
【0047】
(第2実施形態)
図16はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、シリコン基板1の周辺部上面に設けられた第2のパッシベーション膜9の上面に保護膜11を設け、第2のパッシベーション膜9の側面を保護膜11で覆った点である。
【0048】
この半導体装置の製造方法では、図6に示す工程後に、図17に示すように、フォトリソグラフィ法により、第2のパッシベーション膜9の開口部10に対応する部分における保護膜11に開口部12を形成する。以下、上記第1実施形態の場合と同様の工程を経ると、図16に示す半導体装置が複数個得られる。ただし、この場合のダイシング工程では、封止膜17、保護膜11、第2のパッシベーション膜9および半導体ウエハ21をダイシングストリート22に沿って切断することになる。
【0049】
(第3実施形態)
図18はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、第1のパッシベーション膜7を省略し、低誘電率膜配線積層構造部3の上面と側面および低誘電率膜配線積層構造部3の周囲におけるシリコン基板1の上面に第2のパッシベーション膜9を設けた点である。
【0050】
この半導体装置の製造方法では、まず、準備するものは、図2を参照して説明すると、第1のパッシベーション膜7が形成されていないものである。次に、図3を参照して説明すると、レーザビームを照射するレーザ加工により、ダイシングストリート22およびその両側の領域における4層の低誘電率膜4を除去して溝24を形成する。以下、上記第1実施形態の場合と同様の工程を経ると、図18に示す半導体装置が複数個得られる。
【0051】
(その他の実施形態)
上記各実施形態では、保護膜11上に上層配線13を形成し、この上層配線13の接続パッド部上に柱状電極16を形成した構造を有するものであるが、この発明は、保護膜11上に接続パッド部のみを形成し、この接続パッド部上に柱状電極16、半田ボール18等の外部接続用バンプ電極を形成する構造に適用することもできる。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施形態としての半導体装置の断面図。
【図2】図1に示す半導体装置の製造方法の一例において、当初準備したものの断面図。
【図3】図2に続く工程の断面図。
【図4】図3に続く工程の断面図。
【図5】図4に続く工程の断面図。
【図6】図5に続く工程の断面図。
【図7】図6に続く工程の断面図。
【図8】図7に続く工程の断面図。
【図9】図8に続く工程の断面図。
【図10】図9に続く工程の断面図。
【図11】図10に続く工程の断面図。
【図12】図11に続く工程の断面図。
【図13】図12に続く工程の断面図。
【図14】図13に続く工程の断面図。
【図15】図14に続く工程の断面図。
【図16】この発明の第2実施形態としての半導体装置の断面図。
【図17】図16に示す半導体装置の製造方法の一例において、所定の工程の断面図。
【図18】この発明の第3実施形態としての半導体装置の断面図。
【符号の説明】
【0053】
1 シリコン基板
2 接続パッド
3 低誘電率膜配線積層構造部
4 低誘電率膜
5 配線
7 第1のパッシベーション膜
9 第2のパッシベーション膜
11 保護膜
13 上層配線
16 柱状電極
17 封止膜
18 半田ボール
21 半導体ウエハ
22 ダイシングストリート
【特許請求の範囲】
【請求項1】
一面に集積回路が形成された半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部の上面および側面を覆うように設けられた無機材料からなるパッシベーション膜と、前記パッシベーション膜上に設けられた有機材料からなる保護膜と、前記保護膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記外部接続用バンプ電極の周囲に設けられた封止膜とを備えていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とする半導体装置。
【請求項3】
請求項1に記載の発明において、前記保護膜および前記パッシベーション膜の側面は前記封止膜によって覆われていることを特徴とする半導体装置。
【請求項4】
請求項1に記載の発明において、前記パッシベーション膜の側面は前記保護膜によって覆われていることを特徴とする半導体装置。
【請求項5】
請求項3または4に記載の発明において、前記パッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とする半導体装置。
【請求項6】
請求項1に記載の発明において、前記パッシベーション膜は、前記低誘電率膜配線積層構造部の上面に設けられた第1のパッシベーション膜と、前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆うように設けられた第2のパッシベーション膜とを含むことを特徴とする半導体装置。
【請求項7】
請求項1に記載の発明において、前記保護膜および前記第2のパッシベーション膜の側面は前記封止膜によって覆われていることを特徴とする半導体装置。
【請求項8】
請求項1に記載の発明において、前記第2のパッシベーション膜の側面は前記保護膜によって覆われていることを特徴とする半導体装置。
【請求項9】
請求項7または8に記載の発明において、前記第2のパッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とする半導体装置。
【請求項10】
請求項1に記載の発明において、前記保護膜上に前記電極用接続パッド部を有する上層配線が設けられていることを特徴とする半導体装置。
【請求項11】
請求項10に記載の発明において、前記上層配線の接続パッド部上に設けられた前記外部接続用バンプ電極は柱状電極であることを特徴とする半導体装置。
【請求項12】
請求項11に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
【請求項13】
請求項1に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置。
【請求項14】
一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成されたものを準備する工程と、
ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
少なくとも前記低誘電率膜配線積層構造部の上面および側面を覆う無機材料からなるパッシベーション膜を形成する工程と、
少なくとも前記低誘電率膜配線積層構造部上における前記パッシベーション膜上に有機材料からなる保護膜を形成する工程と、
前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項15】
一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第1のパッシベーション膜がパターン形成されたものを準備する工程と、
ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
少なくとも前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第2のパッシベーション膜を形成する工程と、
少なくとも前記第1のパッシベーション膜上における前記第2のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、
前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項16】
請求項15に記載の発明において、前記第2のパッシベーション膜はプラズマCVD法により形成することを特徴とする半導体装置の製造方法。
【請求項17】
請求項15に記載の発明において、前記第2のパッシベーション膜を形成する工程は、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第2のパッシベーション膜の圧縮応力および膜厚を予め選定する工程を含むことを特徴とする半導体装置の製造方法。
【請求項18】
請求項14または15に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とする半導体装置の製造方法。
【請求項19】
請求項14または15に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とする半導体装置の製造方法。
【請求項20】
請求項14または15に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置の製造方法。
【請求項1】
一面に集積回路が形成された半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が3.0以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部の上面および側面を覆うように設けられた無機材料からなるパッシベーション膜と、前記パッシベーション膜上に設けられた有機材料からなる保護膜と、前記保護膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記外部接続用バンプ電極の周囲に設けられた封止膜とを備えていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とする半導体装置。
【請求項3】
請求項1に記載の発明において、前記保護膜および前記パッシベーション膜の側面は前記封止膜によって覆われていることを特徴とする半導体装置。
【請求項4】
請求項1に記載の発明において、前記パッシベーション膜の側面は前記保護膜によって覆われていることを特徴とする半導体装置。
【請求項5】
請求項3または4に記載の発明において、前記パッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とする半導体装置。
【請求項6】
請求項1に記載の発明において、前記パッシベーション膜は、前記低誘電率膜配線積層構造部の上面に設けられた第1のパッシベーション膜と、前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆うように設けられた第2のパッシベーション膜とを含むことを特徴とする半導体装置。
【請求項7】
請求項1に記載の発明において、前記保護膜および前記第2のパッシベーション膜の側面は前記封止膜によって覆われていることを特徴とする半導体装置。
【請求項8】
請求項1に記載の発明において、前記第2のパッシベーション膜の側面は前記保護膜によって覆われていることを特徴とする半導体装置。
【請求項9】
請求項7または8に記載の発明において、前記第2のパッシベーション膜は前記低誘電率膜配線積層構造部の周囲における前記半導体基板の一面全体に設けられていることを特徴とする半導体装置。
【請求項10】
請求項1に記載の発明において、前記保護膜上に前記電極用接続パッド部を有する上層配線が設けられていることを特徴とする半導体装置。
【請求項11】
請求項10に記載の発明において、前記上層配線の接続パッド部上に設けられた前記外部接続用バンプ電極は柱状電極であることを特徴とする半導体装置。
【請求項12】
請求項11に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
【請求項13】
請求項1に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置。
【請求項14】
一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成されたものを準備する工程と、
ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
少なくとも前記低誘電率膜配線積層構造部の上面および側面を覆う無機材料からなるパッシベーション膜を形成する工程と、
少なくとも前記低誘電率膜配線積層構造部上における前記パッシベーション膜上に有機材料からなる保護膜を形成する工程と、
前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項15】
一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が3.0以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第1のパッシベーション膜がパターン形成されたものを準備する工程と、
ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
少なくとも前記第1のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第2のパッシベーション膜を形成する工程と、
少なくとも前記第1のパッシベーション膜上における前記第2のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、
前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項16】
請求項15に記載の発明において、前記第2のパッシベーション膜はプラズマCVD法により形成することを特徴とする半導体装置の製造方法。
【請求項17】
請求項15に記載の発明において、前記第2のパッシベーション膜を形成する工程は、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第2のパッシベーション膜の圧縮応力および膜厚を予め選定する工程を含むことを特徴とする半導体装置の製造方法。
【請求項18】
請求項14または15に記載の発明において、前記低誘電率膜のガラス転移温度は400℃以上であることを特徴とする半導体装置の製造方法。
【請求項19】
請求項14または15に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とする半導体装置の製造方法。
【請求項20】
請求項14または15に記載の発明において、前記低誘電率膜は、Si−O結合とSi−H結合を有するポリシロキサン系材料、Si−O結合とSi−CH3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のlow−k材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2009−212271(P2009−212271A)
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願番号】特願2008−53082(P2008−53082)
【出願日】平成20年3月4日(2008.3.4)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願日】平成20年3月4日(2008.3.4)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
[ Back to top ]