半導体装置およびその製造方法
【課題】微細なコンタクト構造であっても、低コンタクト抵抗のコンタクト構造を形成することができる半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１１の表面部に形成された不純物領域１５と、不純物領域１５の表面から所定深さにわたって形成された金属シリサイド層１６とを備える。シリコン基板１１上には層間絶縁膜１８が形成され、層間絶縁膜１８を貫通して底部が金属シリサイド層１６に到達するコンタクトホール１９が形成されている。コンタクトホール１９は、金属シリサイド層１６からなる側壁の面積が、金属シリサイド層１６からなる底面の面積よりも大きい開口部になっている。さらに、コンタクトホール１９の、金属シリサイド層１６からなる側壁および底面に接触するコンタクトプラグ２１がコンタクトホール１９に埋め込まれている。
【解決手段】シリコン基板１１の表面部に形成された不純物領域１５と、不純物領域１５の表面から所定深さにわたって形成された金属シリサイド層１６とを備える。シリコン基板１１上には層間絶縁膜１８が形成され、層間絶縁膜１８を貫通して底部が金属シリサイド層１６に到達するコンタクトホール１９が形成されている。コンタクトホール１９は、金属シリサイド層１６からなる側壁の面積が、金属シリサイド層１６からなる底面の面積よりも大きい開口部になっている。さらに、コンタクトホール１９の、金属シリサイド層１６からなる側壁および底面に接触するコンタクトプラグ２１がコンタクトホール１９に埋め込まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、低コンタクト抵抗の微細なコンタクト構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の急速な高集積化に伴って、半導体装置の最小加工寸法は急速に縮小化し、コンタクト構造についても微細化、縮小化が急速に進んでいる。微細な開口径を有するコンタクトホールを備える半導体装置では、素子の動作速度の高速化を実現するために、コンタクトホールの微細化に伴うコンタクト抵抗の上昇を抑制する必要がある。しかしながら、コンタクトホールの微細化に伴って、コンタクトプラグと半導体基板に形成された不純物領域との接触面積の確保が困難になり、コンタクト抵抗の上昇を抑制することが困難になりつつある。この対策として、微細なコンタクト構造を形成する場合であってもコンタクト抵抗の増大を抑制する種々の技術が提案されている。
【０００３】
例えば、後掲の特許文献１には、コンタクトホール底部の面積（コンタクトボトム面積）を確保する技術が開示されている。この従来例では、まず、シリコン基板上の活性領域に、コンタクト構造の接続対象である不純物領域が形成される。次に、シリコン基板上に層間絶縁膜が形成され、当該層間絶縁膜に上記不純物領域に達するコンタクトホールが形成される。そして、当該コンタクトホールの底部に露出した不純物領域のシリコン基板が選択的にエッチング除去された後、当該コンタクトホール内に金属薄膜が堆積される。その後、熱処理が実施され、コンタクトホール底部の不純物領域に金属シリサイドが形成される。当該技術では、コンタクトホール底部に露出したシリコン基板をエッチングするため、コンタクトホール底部でその後にシリサイド化されるシリコン基板の面積が広くなる。この結果、コンタクトボトム面積を確保することができる。
【特許文献１】特開２００３−８６５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、コンタクトホール内に堆積した金属によりシリコン基板をシリサイド化するため、コンタクトホールの微細化につれて適用が困難になる。すなわち、シリサイド化するための金属をコンタクトホール内に堆積する場合にはスパッタリング法が使用されるが、高アスペクト比となる微細コンタクト構造ではスパッタリング法によりコンタクトホール底部に金属シリサイドを形成するための金属を十分な厚さで形成することが困難になる。そのため、コンタクトボトムに金属シリサイドを形成することが困難になり、コンタクト抵抗の増大を抑制することができないのである。
【０００５】
また、コンタクト構造を形成する手法として、表面にシリサイド層が形成された不純物領域上に層間絶縁膜を形成し、当該層間絶縁膜にコンタクトホールを形成して底部にシリサイド層を露出させる方法もある。しかしながら、この手法では、コンタクトプラグとシリサイド層との接触面積は、コンタクトボトム面積によって規定されるため、コンタクトホールの開口径が減少するにつれて、コンタクト抵抗が急激に上昇することになる。
【０００６】
本発明は、上記従来の事情を鑑みて提案されたものであって、微細なコンタクト構造であっても、低コンタクト抵抗のコンタクト構造を形成することができる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、半導体基板の表面部に形成された不純物層と、当該不純物層の表面から当該不純物層の所定深さにわたって形成された金属シリサイド層とを備える。この半導体基板上には絶縁膜が形成され、当該絶縁膜を貫通して底部が上記金属シリサイド層に到達するコンタクトホールが形成されている。当該コンタクトホールは、上記金属シリサイド層からなる側壁の面積が上記金属シリサイド層からなる底面の面積よりも大きい開口部になっている。さらに、当該コンタクトホールの、金属シリサイド層からなる側壁および底面に接触する導電体が、コンタクトプラグとしてコンタクトホールに埋め込まれている。
【０００８】
また、本発明に係る他の半導体装置は、半導体基板の表面部に形成された不純物層と、当該不純物層の表面から当該不純物層の所定深さにわたって形成された金属シリサイド層とを備える。この半導体基板上には絶縁膜が形成され、当該絶縁膜および上記金属シリサイド層を貫通するコンタクトホールが形成されている。当該コンタクトホールは、底面に上記不純物層が露出する開口部である。さらに、当該コンタクトホールの、金属シリサイド層からなる側壁および不純物層からなる底面に接触する導電体が、コンタクトプラグとしてコンタクトホールに埋め込まれている。
【０００９】
以上の半導体装置では、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。
【００１０】
以上の半導体装置は、上記不純物層上に形成された半導体層をさらに備える構成とすることもできる。この場合、上記金属シリサイド層は、半導体層の表面から上記不純物層の所定深さにわたって形成される。なお、半導体層は金属シリサイドが形成可能な材質であればよい。本構成では、コンタクトプラグに接触する金属シリサイドからなる側壁の面積を容易に増大させることができ、コンタクト抵抗の増大をより抑制することができる。
【００１１】
また、上記不純物層は、半導体基板の表面部に形成された凹部と、上面が半導体基板の表面よりも上方に突出する状態で当該凹部に形成された導電性を有する半導体層とにより構成することもできる。本構成でも、コンタクトプラグに接触する金属シリサイドからなる側壁の面積を容易に増大させることができ、コンタクト抵抗の増大をより抑制することができる。
【００１２】
さらに、コンタクトホールが絶縁膜および金属シリサイド層を貫通する構成では、金属シリサイド層からなる側壁の面積が、前記不純物層からなる底面の面積よりも大きいことが好ましい。なお、以上の構成は、例えば、半導体基板の表面に絶縁膜を介して形成されたゲート電極の間にコンタクトホールを形成する場合に特に好適である。
【００１３】
一方、他の観点では、本発明は半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板の表面部に不純物層が形成される。次いで、不純物層の表面に金属シリサイド層が形成される。金属シリサイド層が形成された半導体基板上には絶縁膜が形成される。続いて、当該絶縁膜を貫通して底部が金属シリサイド層に到達するコンタクトホールが形成される。当該コンタクトホールは、上記金属シリサイド層からなる側壁の面積が上記金属シリサイド層からなる底面の面積よりも大きい開口部になっている。そして、当該コンタクトホールに、上記金属シリサイドからなる側壁および底面に接触する導電体であるコンタクトプラグが埋め込まれる。
【００１４】
また、本発明に係る他の半導体装置の製造方法では、まず、半導体基板の表面部に不純物層が形成される。次いで、不純物層の表面から所定深さにわたって金属シリサイド層が形成される。金属シリサイド層が形成された半導体基板上には、絶縁膜が形成される。続いて、当該絶縁膜および上記金属シリサイド層を貫通するコンタクトホールが形成される。当該コンタクトホールは、底面に上記不純物層が露出する開口部である。そして、当該コンタクトホールに、金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体であるコンタクトプラグが埋め込まれる。
【００１５】
以上の半導体装置の製造方法において、不純物層が形成されてから金属シリサイド層が形成されるまでの間に、不純物層上に半導体層を形成することもできる。この場合、上記金属シリサイド層は、当該半導体層の表面から上記不純物層の所定深さにわたって形成される。また、上記不純物層は、半導体基板の表面部に凹部を形成する工程と、当該凹部に、上面が半導体基板の表面よりも上方に突出する状態で導電性を有する半導体層を形成する工程と、により形成することもできる。
【発明の効果】
【００１６】
本発明によれば、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。したがって、本発明は半導体装置の微細化、高集積化、高性能化、歩留まり向上を図る上で極めて意義の大きいものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、素子分離により区分された半導体基板（シリコン基板）上の領域に、２つのトランジスタが形成された半導体装置により、本発明を具体化している。各実施形態では、金属シリサイド層を介して高濃度不純物拡散領域に電気的に接続されるコンタクトプラグが、各トランジスタのゲート電極の間に配置された共通の不純物領域（例えば、ドレイン領域）に接続されている。各トランジスタの他の不純物領域（例えば、ソース領域）にも同様のコンタクトが形成されるが、以下では、当該他の不純物領域および当該他の不純物領域に接続されるコンタクトの図示および説明を省略している。なお、以下の各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造過程を示す工程断面図である。図１（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法等により素子分離（図示せず）が形成された単結晶シリコン等からなる半導体基板１１の表面に、シリコン酸化膜やシリコン酸窒化膜等からなるゲート絶縁膜がＲＴＰ（Rapid Thermal Process）等により数ｎｍの膜厚で形成される。ゲート絶縁膜が形成された半導体基板１１上には、ＣＶＤ（Chemical Vapor Deposition）法等によりポリシリコン膜が１２０ｎｍ程度の膜厚で堆積される。ゲート絶縁膜およびポリシリコン膜に対して、公知のリソグラフィ技術およびエッチング技術を適用することにより、２つのゲート電極１２が、それぞれゲート絶縁膜１３を介して半導体基板１１上に形成される。その後、ゲート電極１２をマスクとして半導体基板１１に不純物がイオン注入され、エクステンション領域となる不純物領域（図示せず）が形成される。なお、ゲート長は、６０ｎｍ程度である。
【００１９】
次に、半導体基板１１上に、シリコン窒化膜等からなる絶縁膜が５０ｎｍ程度の膜厚で堆積される。当該絶縁膜にアルゴンスパッタエッチング等の異方性エッチングを行うことにより、ゲート電極１２の両側にサイドウォール絶縁膜１４が形成される。この後、ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、エクステンション領域と同一導電型の不純物がイオン注入され、不純物領域１５（不純物層）が形成される。なお、本実施形態では、不純物領域１５の接合深さ（半導体基板１１表面から、不純物領域１５底部のＰＮ接合までの距離）は７０ｎｍ程度になっている。
【００２０】
続いて、図１（ｂ）に示すように、公知のサリサイドプロセスによって、不純物領域１５の表面とゲート電極１２の上面に金属シリサイド層１６が自己整合的に形成される。ここでは、金属シリサイド層１６として、ニッケルシリサイドを２５ｎｍの膜厚で形成している。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７がＣＶＤ法等により２５ｎｍ程度の膜厚で形成される。ライナー層１７は、後述のコンタクトホール形成工程において、エッチングストッパとして機能する。ライナー層１７上には、シリコン酸化膜等からなる絶縁膜１８（以下、層間絶縁膜１８という。）がＣＶＤ法等により７００ｎｍ程度の膜厚で形成される。ＣＭＰ（Chemical Mechanical Polishing）法やエッチバック法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。本実施形態では、レジストパターンの開口径を８０ｎｍ程度としている。
【００２１】
続いて、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９（開口部）が形成される。当該エッチングは、層間絶縁膜１８のエッチングレートが、ライナー層１７のエッチングレートよりも大きくなる条件で実施される。したがって、当該エッチングは、コンタクトホール１９の底部にライナー層１７が露出した状態で停止する。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去される。また、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーを除去するために、アッシングおよびＡＰＭ（Ammonium hydroxide-hydrogen Peroxide Mixture）洗浄が行われる。このとき、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面にはシリサイド酸化層２０が形成される。本実施形態の場合、シリサイド酸化層２０は３ｎｍ程度の膜厚を有している。
【００２２】
続いて、シリサイド酸化層２０がアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。本実施形態では、当該エッチング工程において、シリサイド酸化層２０とともに、金属シリサイド層１６の一部も除去する。この場合の除去厚さは、金属シリサイド層１６の形成膜厚２５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を２０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。コンタクトホール１９底部の開口径Ｒはコンタクトホール１９上端の開口径（８０ｎｍ）よりも小さい（Ｒ＜８０ｎｍ）ため、金属シリサイド層１６を２０ｎｍ除去した場合、金属シリサイド層１６からなる側壁の面積（≒πＲ×２０）は、コンタクトホール１９の底面の面積（＝πＲ2／４）よりも大きくなる。
【００２３】
この後、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図１（ｃ）に示すように、コンタクトプラグ２１が形成される。なお、タングステン膜の形成には、微細なコンタクトホールを埋め込むことができるブランケットＣＶＤ法を使用することができる。
【００２４】
上述のように、本実施形態では、シリサイド酸化層２０を除去するエッチングにおいて、金属シリサイド層１６の一部を同時に除去するため、コンタクトホール１９の側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。したがって、本実施形態によれば、従来と比較して微細コンタクト構造のコンタクト抵抗を低下させることができる。
【００２５】
図２は、２５ｎｍの膜厚で形成した金属シリサイド層１６の除去厚とコンタクト抵抗との関係を示す図である。従来は、シリサイド酸化層２０のみを除去した後にコンタクトホール内にコンタクトプラグを充填しているため、シリサイド除去量が０ｎｍでのコンタクト抵抗値を有することになる。これに対し、本実施形態では、シリサイド除去厚を２０ｎｍに増加させているので、金属シリサイド層１６からなる側壁を利用してコンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。この結果、図２に示すように、コンタクト抵抗を低下させることができる。
【００２６】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００２７】
以上のように、本実施形態では、シリサイド酸化層２０のみならずその下の金属シリサイド層１６をも削り込み、金属シリサイド層１６からなる側壁の面積が金属シリサイド層１６からなる底面の面積よりも大きいコンタクトホール１９を形成する。このため、金属シリサイド層１６からなる側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができ、コンタクト抵抗の上昇を抑制することができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。
【００２８】
（第２の実施形態）
図３は本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図である。図３では、第１の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００２９】
本実施形態では、図３（ａ）に示すように、第１の実施形態で説明した工程と同様の工程を経て、半導体基板１１上に、ゲート絶縁膜１３を介して形成されたゲート電極１２、ゲート電極１２両側のサイドウォール絶縁膜１４および不純物領域１５が形成される。第１の実施形態と同様に、不純物領域１５の接合深さは７０ｎｍである。
【００３０】
次に、図３（ｂ）に示すように、サリサイドプロセスによって、不純物領域１５の表面とゲート電極１２の上面に金属シリサイド層１６であるニッケルシリサイドが２５ｎｍの膜厚で自己整合的に形成される。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００３１】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面には、第１の実施形態と同様に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００３２】
続いて、シリサイド酸化層２０がアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。本実施形態では、第１の実施形態とは異なり、当該工程において、シリサイド酸化層２０とともに、金属シリサイド層１６と不純物領域１５の一部とを除去する。この場合の除去厚さは、金属シリサイド層１６を貫通し、かつ不純物領域１５の接合深さの８５％を超えない範囲に設定される。接合深さの８５％を超えると、接合リーク電流が著しく増大するため、好ましくないからである。ここでは、不純物領域１５の接合深さが７０ｎｍであるので、当該エッチング工程での除去厚さは５９．５ｎｍ以下に設定される。また、金属シリサイド層１６を除去した後の不純物領域１５の除去深さは、少なくとも１０ｎｍとすることが好ましい。除去深さが１０ｎｍ以下であると、エッチングでの除去ばらつきによって金属シリサイド層１６を除去しきれない場合があるからである。したがって、本実施形態の場合、当該エッチング工程での除去厚さは３５ｎｍ以上かつ５９．５ｎｍ以下の範囲に設定される。
【００３３】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図３（ｃ）に示すように、コンタクトプラグ２１が形成される。
【００３４】
上述のように、本実施形態では、シリサイド酸化層２０を除去するエッチングにおいて、金属シリサイド層１６と不純物領域１５の一部とを同時に除去する。このため、本実施形態は、第１の実施形態と異なり、コンタクトプラグ２１は側面のみで、コンタクトホール１９の側壁を構成する金属シリサイド層１６と接触する。しかしながら、開口径が小さい（例えば、８０ｎｍ以下）微細なコンタクト構造の場合、当該構成の方が、シリサイド酸化層２０のみを除去した後にコンタクトホール内にコンタクトプラグを充填する従来構造と比較して、コンタクトプラグ２１と金属シリサイド層１６との接触面積が大きくなる。これは、コンタクトホールの開口径が小さくなるにつれて、コンタクトホール底面の面積が小さくなり、コンタクトホール側壁での接触面積が相対的に大きくなるからである。例えば、コンタクトホールの平面形状が円である場合、金属シリサイド層１６の膜厚が、コンタクトホール１９底面の開口径の１／４倍以上であれば、本実施形態の構造の方が従来構造に比べて接触面積は大きくなる。したがって、本実施形態によれば、従来と比較して微細コンタクト構造のコンタクト抵抗を低下させることができる。なお、金属シリサイド層１６からなる側壁の面積が、少なくとも不純物領域１５からなる底面の面積よりも大きければ、コンタクト抵抗は従来構造よりも小さくなる。
【００３５】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００３６】
以上のように、本実施形態では、金属シリサイド層１６からなるコンタクトホールの側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができ、コンタクト抵抗の上昇を抑制することができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。また、本実施形態では、コンタクトホールの底面に露出した金属シリサイド層を全て除去するので、第１の実施形態のように僅かに金属シリサイド層を残す構成と比べ、プロセス制御幅の自由度を高めることができるという利点がある。
【００３７】
（第３の実施形態）
第１および第２の実施形態では、半導体基板の表面から不純物領域の所定深さにわたって金属シリサイド層を形成する構成について説明した。上記各実施形態では、金属シリサイド層の膜厚をより大きくすることで、コンタクト抵抗を低下させることができる。しかしながら、近年のパターンの微細化が進行した半導体装置では、不純物領域の接合深さが小さいため、接合リーク電流を抑制する観点から、金属シリサイド層を半導体基板中の深くにまで形成することができない。そこで、本実施形態では、半導体基板中の深くにまで金属シリサイド層を形成することなく、金属シリサイド層の膜厚を増大させることができる構成について説明する。
【００３８】
図４は、本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図である。なお、図４では、第１および第２の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００３９】
本実施形態では、図４（ａ）に示すように、第１の実施形態で説明した工程と同様の工程を経て、半導体基板１１上に、ゲート絶縁膜１３を介して形成されたゲート電極１２、ゲート電極１２両側のサイドウォール絶縁膜１４および不純物領域１５が形成される。不純物領域１５の接合深さは７０ｎｍである。
【００４０】
さて、本実施形態では、図４（ｂ）に示すように、不純物領域１５が形成された半導体基板１１上に、選択エピタキシャル成長法により多結晶シリコン膜２２を形成する。ここでは、ゲート電極１２上と不純物領域１５上とに、膜厚が１０ｎｍの多結晶シリコン膜２２を形成している。
【００４１】
次に、図４（ｃ）に示すように、公知のサリサイドプロセスによって、多結晶シリコン膜２２の表面に金属シリサイド層１６が自己整合的に形成される。本実施形態においても、第１および第２の実施形態と同様に、金属シリサイド層１６としてニッケルシリサイドを形成する。しかしながら、本実施形態では、不純物領域１５上に多結晶シリコン膜２２を堆積しているため、第１および第２の実施形態よりもニッケルシリサイドを厚く形成することができる。ここでは、ニッケルシリサイドの膜厚を３５ｎｍとしている。
【００４２】
金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００４３】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、第１の実施形態と同様に、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００４４】
次に、第１の実施形態と同様に、シリサイド酸化層２０と金属シリサイド層１６の一部とがアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。第１の実施形態と同様に、当該工程において除去する金属シリサイド層１６の膜厚は、形成膜厚３５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を３０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。
【００４５】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去されコンタクトプラグ２１が形成される。
【００４６】
上述のように、本実施形態では、不純物領域１５上に選択エピタキシャル成長により多結晶シリコン膜２２を成長させているため、接合リークを増加させることなく、多結晶シリコン２２膜厚分だけ金属シリサイド層１６を厚く形成することができる。すなわち、金属シリサイド層１６を概ね多結晶シリコン膜２２の膜厚分だけ厚く形成できるので、金属シリサイド層１６を第１の実施形態と同様の５ｎｍの膜厚で残留させた場合でも、深さ方向に１０ｎｍの膜厚分だけコンタクトプラグ２１と金属シリサイド層１６からなる側壁の接触面積を増加させることができる。したがって、本実施形態によれば、第１の実施形態に比べて、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。この結果、微細コンタクト構造のコンタクト抵抗をより低下させることができる。
【００４７】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００４８】
以上のように、本実施形態では、接合リークを増大させることなく、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態よりも増加させることができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。なお、上記では、コンタクトホールの底部が金属シリサイド層中に位置する構成について説明したが、第２の実施形態で説明したように、コンタクトホールが金属シリサイド層を貫通する構成であっても同様の効果を得ることができる。また、上記では、多結晶シリコン膜をゲート電極上にも形成した事例を説明したが、ゲート電極上に形成することは必須ではなく、多結晶シリコン膜は不純物領域上に形成されていればよい。なお、不純物領域上に選択的に成長させる半導体層は、多結晶シリコン膜に限らず、高融点金属との反応により金属シリサイド層を形成することができる材質であればよい。
【００４９】
（第４の実施形態）
第３の実施形態では、不純物領域上に半導体層を選択的に成長することにより、接合リーク電流を増大させることなく、金属シリサイド層の膜厚を増大させた。しかしながら、同様の効果は、シリコンゲルマニウム単結晶膜により不純物領域を形成した場合にも得ることができる。図５は、本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図である。なお、図５では、第１から第３の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００５０】
本実施形態では、図５（ａ）に示すように、素子分離（図示せず）が形成された単結晶シリコン等からなる半導体基板１１の表面にゲート絶縁膜が数ｎｍの膜厚で形成され、当該ゲート絶縁膜上に、ポリシリコン膜が１２０ｎｍ程度の膜厚で形成される。また、ポリシリコン膜上には、シリコン酸化膜が例えば４０ｎｍの膜厚で形成される。ゲート絶縁膜、ポリシリコン膜およびシリコン酸化膜に対して、公知のリソグラフィ技術およびエッチング技術を適用することにより、２つのゲート電極１２が、それぞれゲート絶縁膜１３を介して半導体基板１１上に形成される。本実施形態では、各ゲート電極１２は、シリコン酸化膜からなるキャップ絶縁膜２３を備えている。
【００５１】
エクステンション領域となる不純物領域（図示せず）が形成された後、半導体基板１１上に、シリコン窒化膜等からなる絶縁膜が５０ｎｍ程度の膜厚で堆積される。当該絶縁膜に異方性エッチングを行うことにより、ゲート電極１２の両側にサイドウォール絶縁膜１４が形成される。
【００５２】
本実施形態では、続いて、図５（ｂ）に示すように、半導体基板１１表面部の、不純物領域の形成領域がエッチングにより除去される。当該不純物領域は、ソース領域あるいはドレイン領域として機能する不純物領域である。当該エッチングは、例えば、サイドウォール絶縁膜１４およびキャップ絶縁膜２３をマスクとしたケミカルドライエッチングにより実施することができる。図５（ｂ）では、不純物領域の形成領域に深さが６０ｎｍ程度の凹部２４が当該エッチングにより形成された状態を示している。なお、キャップ絶縁膜２３の材質は、当該エッチングにおいてマスクとして機能する材質であればよい。
【００５３】
次いで、図５（ｃ）に示すように、凹部２４に、上記エクステンション領域と同一導電型の不純物を含むシリコンゲルマニウム単結晶膜２５が選択エピタキシャル成長法により形成される。例えば、ゲルマニウムの含有量は２０％である。ここでは、不純物として例えばボロンを含むシリコンゲルマニウム単結晶膜２５を８０ｎｍの膜厚で堆積する。上述のように凹部２４の深さは６０ｎｍ程度であるため、シリコンゲルマニウム単結晶膜２５の一部は半導体基板１１の表面から上方に突出する状態で形成される。なお、ゲート電極１２を構成するポリシリコン膜上にはキャップ絶縁膜２３が存在しているため、ゲート電極１２上にシリコンゲルマニウム単結晶膜２５が成長することはない。シリコンゲルマニウム単結晶膜２５の堆積が完了すると、キャップ絶縁膜２３がウエットエッチングにより除去される。
【００５４】
次に、図５（ｄ）に示すように、公知のサリサイドプロセスによって、シリコンゲルマニウム単結晶膜２５の表面とゲート電極１２の上面に金属シリサイド層１６が自己整合的に形成される。本実施形態では、第３の実施形態と同様に、金属シリサイド層１６としてニッケルシリサイドを３５ｎｍの膜厚で形成している。本実施形態では、シリコンゲルマニウム単結晶膜２５の表面に形成されたニッケルシリサイドは、ゲルマニウムを２０％含有している。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００５５】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、第１の実施形態と同様に、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００５６】
次に、第１の実施形態と同様に、シリサイド酸化層２０と金属シリサイド層１６の一部とがアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。第１の実施形態と同様に、当該工程において除去する金属シリサイド層１６の膜厚は、形成膜厚３５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を３０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。
【００５７】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図５（ｅ）に示すように、コンタクトプラグ２１が形成される。
【００５８】
上述のように、本実施形態では、不純物領域を凹部２４と選択エピタキシャル成長により堆積したシリコンゲルマニウム単結晶膜２５とで構成している。また、ゲート電極１２の間では、シリコンゲルマニウム単結晶膜２５の上面が、半導体基板１１の表面から上方に突出する状態で形成されている。このため、接合リークを増加させることなく、突出したシリコンゲルマニウム単結晶膜２５の膜厚分だけ金属シリサイド層１６を厚く形成することができる。したがって、本実施形態によれば、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態に比べて増加させることができる。この結果、微細コンタクト構造のコンタクト抵抗をより低下させることができる。
【００５９】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００６０】
以上のように、本実施形態では、接合リークを増大させることなく、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態よりも増加させることができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。なお、上記では、コンタクトホールの底部が金属シリサイド層中に位置する構成について説明したが、第２の実施形態で説明したように、コンタクトホールが金属シリサイド層を貫通する構成であっても同様の効果を得ることができる。また、不純物領域として選択的に成長させる半導体層は、シリコンゲルマニウム単結晶膜に限らず、高融点金属との反応により金属シリサイド層を形成することができ、ソース領域あるいはドレイン領域として機能できる材質であればよい。
【００６１】
以上説明したように、本発明によれば、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。
【００６２】
なお、本発明は上述した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、特に好適な事例として金属シリサイド層がニッケルシリサイドである事例について説明した。しかしながら、上述の各実施形態から理解できるように、本発明は、従来に比べて、コンタクトプラグと金属シリサイド層との接触面積を増大させる効果を有している。すなわち、本発明は、金属シリサイド層の材質に関係なく、金属シリサイド層に電気的に接続されるコンタクトプラグを備えた全ての半導体装置に適用することができる。また、上記各実施形態において説明したプロセスは公知の等価なプロセスに置換可能であり、各実施形態で例示した各部の材質も公知の等価な材質に置換可能である。
【産業上の利用可能性】
【００６３】
本発明は、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができるという効果を有し、半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の第１の実施形態における金属シリサイド除去厚とコンタクト抵抗との関係を示す図
【図３】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図
【図５】本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図
【符号の説明】
【００６５】
１１ 半導体基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ サイドウォール絶縁膜
１５ 不純物領域（不純物層）
１６ 金属シリサイド層
１７ ライナー層
１８ 層間絶縁膜（絶縁膜）
１９ コンタクトホール
２０ シリサイド酸化層
２１ コンタクトプラグ（導電体）
２２ 多結晶シリコン膜
２３ キャップ絶縁膜
２４ 凹部
２５ シリコンゲルマニウム膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、低コンタクト抵抗の微細なコンタクト構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の急速な高集積化に伴って、半導体装置の最小加工寸法は急速に縮小化し、コンタクト構造についても微細化、縮小化が急速に進んでいる。微細な開口径を有するコンタクトホールを備える半導体装置では、素子の動作速度の高速化を実現するために、コンタクトホールの微細化に伴うコンタクト抵抗の上昇を抑制する必要がある。しかしながら、コンタクトホールの微細化に伴って、コンタクトプラグと半導体基板に形成された不純物領域との接触面積の確保が困難になり、コンタクト抵抗の上昇を抑制することが困難になりつつある。この対策として、微細なコンタクト構造を形成する場合であってもコンタクト抵抗の増大を抑制する種々の技術が提案されている。
【０００３】
例えば、後掲の特許文献１には、コンタクトホール底部の面積（コンタクトボトム面積）を確保する技術が開示されている。この従来例では、まず、シリコン基板上の活性領域に、コンタクト構造の接続対象である不純物領域が形成される。次に、シリコン基板上に層間絶縁膜が形成され、当該層間絶縁膜に上記不純物領域に達するコンタクトホールが形成される。そして、当該コンタクトホールの底部に露出した不純物領域のシリコン基板が選択的にエッチング除去された後、当該コンタクトホール内に金属薄膜が堆積される。その後、熱処理が実施され、コンタクトホール底部の不純物領域に金属シリサイドが形成される。当該技術では、コンタクトホール底部に露出したシリコン基板をエッチングするため、コンタクトホール底部でその後にシリサイド化されるシリコン基板の面積が広くなる。この結果、コンタクトボトム面積を確保することができる。
【特許文献１】特開２００３−８６５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、コンタクトホール内に堆積した金属によりシリコン基板をシリサイド化するため、コンタクトホールの微細化につれて適用が困難になる。すなわち、シリサイド化するための金属をコンタクトホール内に堆積する場合にはスパッタリング法が使用されるが、高アスペクト比となる微細コンタクト構造ではスパッタリング法によりコンタクトホール底部に金属シリサイドを形成するための金属を十分な厚さで形成することが困難になる。そのため、コンタクトボトムに金属シリサイドを形成することが困難になり、コンタクト抵抗の増大を抑制することができないのである。
【０００５】
また、コンタクト構造を形成する手法として、表面にシリサイド層が形成された不純物領域上に層間絶縁膜を形成し、当該層間絶縁膜にコンタクトホールを形成して底部にシリサイド層を露出させる方法もある。しかしながら、この手法では、コンタクトプラグとシリサイド層との接触面積は、コンタクトボトム面積によって規定されるため、コンタクトホールの開口径が減少するにつれて、コンタクト抵抗が急激に上昇することになる。
【０００６】
本発明は、上記従来の事情を鑑みて提案されたものであって、微細なコンタクト構造であっても、低コンタクト抵抗のコンタクト構造を形成することができる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、半導体基板の表面部に形成された不純物層と、当該不純物層の表面から当該不純物層の所定深さにわたって形成された金属シリサイド層とを備える。この半導体基板上には絶縁膜が形成され、当該絶縁膜を貫通して底部が上記金属シリサイド層に到達するコンタクトホールが形成されている。当該コンタクトホールは、上記金属シリサイド層からなる側壁の面積が上記金属シリサイド層からなる底面の面積よりも大きい開口部になっている。さらに、当該コンタクトホールの、金属シリサイド層からなる側壁および底面に接触する導電体が、コンタクトプラグとしてコンタクトホールに埋め込まれている。
【０００８】
また、本発明に係る他の半導体装置は、半導体基板の表面部に形成された不純物層と、当該不純物層の表面から当該不純物層の所定深さにわたって形成された金属シリサイド層とを備える。この半導体基板上には絶縁膜が形成され、当該絶縁膜および上記金属シリサイド層を貫通するコンタクトホールが形成されている。当該コンタクトホールは、底面に上記不純物層が露出する開口部である。さらに、当該コンタクトホールの、金属シリサイド層からなる側壁および不純物層からなる底面に接触する導電体が、コンタクトプラグとしてコンタクトホールに埋め込まれている。
【０００９】
以上の半導体装置では、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。
【００１０】
以上の半導体装置は、上記不純物層上に形成された半導体層をさらに備える構成とすることもできる。この場合、上記金属シリサイド層は、半導体層の表面から上記不純物層の所定深さにわたって形成される。なお、半導体層は金属シリサイドが形成可能な材質であればよい。本構成では、コンタクトプラグに接触する金属シリサイドからなる側壁の面積を容易に増大させることができ、コンタクト抵抗の増大をより抑制することができる。
【００１１】
また、上記不純物層は、半導体基板の表面部に形成された凹部と、上面が半導体基板の表面よりも上方に突出する状態で当該凹部に形成された導電性を有する半導体層とにより構成することもできる。本構成でも、コンタクトプラグに接触する金属シリサイドからなる側壁の面積を容易に増大させることができ、コンタクト抵抗の増大をより抑制することができる。
【００１２】
さらに、コンタクトホールが絶縁膜および金属シリサイド層を貫通する構成では、金属シリサイド層からなる側壁の面積が、前記不純物層からなる底面の面積よりも大きいことが好ましい。なお、以上の構成は、例えば、半導体基板の表面に絶縁膜を介して形成されたゲート電極の間にコンタクトホールを形成する場合に特に好適である。
【００１３】
一方、他の観点では、本発明は半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板の表面部に不純物層が形成される。次いで、不純物層の表面に金属シリサイド層が形成される。金属シリサイド層が形成された半導体基板上には絶縁膜が形成される。続いて、当該絶縁膜を貫通して底部が金属シリサイド層に到達するコンタクトホールが形成される。当該コンタクトホールは、上記金属シリサイド層からなる側壁の面積が上記金属シリサイド層からなる底面の面積よりも大きい開口部になっている。そして、当該コンタクトホールに、上記金属シリサイドからなる側壁および底面に接触する導電体であるコンタクトプラグが埋め込まれる。
【００１４】
また、本発明に係る他の半導体装置の製造方法では、まず、半導体基板の表面部に不純物層が形成される。次いで、不純物層の表面から所定深さにわたって金属シリサイド層が形成される。金属シリサイド層が形成された半導体基板上には、絶縁膜が形成される。続いて、当該絶縁膜および上記金属シリサイド層を貫通するコンタクトホールが形成される。当該コンタクトホールは、底面に上記不純物層が露出する開口部である。そして、当該コンタクトホールに、金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体であるコンタクトプラグが埋め込まれる。
【００１５】
以上の半導体装置の製造方法において、不純物層が形成されてから金属シリサイド層が形成されるまでの間に、不純物層上に半導体層を形成することもできる。この場合、上記金属シリサイド層は、当該半導体層の表面から上記不純物層の所定深さにわたって形成される。また、上記不純物層は、半導体基板の表面部に凹部を形成する工程と、当該凹部に、上面が半導体基板の表面よりも上方に突出する状態で導電性を有する半導体層を形成する工程と、により形成することもできる。
【発明の効果】
【００１６】
本発明によれば、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。したがって、本発明は半導体装置の微細化、高集積化、高性能化、歩留まり向上を図る上で極めて意義の大きいものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、素子分離により区分された半導体基板（シリコン基板）上の領域に、２つのトランジスタが形成された半導体装置により、本発明を具体化している。各実施形態では、金属シリサイド層を介して高濃度不純物拡散領域に電気的に接続されるコンタクトプラグが、各トランジスタのゲート電極の間に配置された共通の不純物領域（例えば、ドレイン領域）に接続されている。各トランジスタの他の不純物領域（例えば、ソース領域）にも同様のコンタクトが形成されるが、以下では、当該他の不純物領域および当該他の不純物領域に接続されるコンタクトの図示および説明を省略している。なお、以下の各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造過程を示す工程断面図である。図１（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法等により素子分離（図示せず）が形成された単結晶シリコン等からなる半導体基板１１の表面に、シリコン酸化膜やシリコン酸窒化膜等からなるゲート絶縁膜がＲＴＰ（Rapid Thermal Process）等により数ｎｍの膜厚で形成される。ゲート絶縁膜が形成された半導体基板１１上には、ＣＶＤ（Chemical Vapor Deposition）法等によりポリシリコン膜が１２０ｎｍ程度の膜厚で堆積される。ゲート絶縁膜およびポリシリコン膜に対して、公知のリソグラフィ技術およびエッチング技術を適用することにより、２つのゲート電極１２が、それぞれゲート絶縁膜１３を介して半導体基板１１上に形成される。その後、ゲート電極１２をマスクとして半導体基板１１に不純物がイオン注入され、エクステンション領域となる不純物領域（図示せず）が形成される。なお、ゲート長は、６０ｎｍ程度である。
【００１９】
次に、半導体基板１１上に、シリコン窒化膜等からなる絶縁膜が５０ｎｍ程度の膜厚で堆積される。当該絶縁膜にアルゴンスパッタエッチング等の異方性エッチングを行うことにより、ゲート電極１２の両側にサイドウォール絶縁膜１４が形成される。この後、ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、エクステンション領域と同一導電型の不純物がイオン注入され、不純物領域１５（不純物層）が形成される。なお、本実施形態では、不純物領域１５の接合深さ（半導体基板１１表面から、不純物領域１５底部のＰＮ接合までの距離）は７０ｎｍ程度になっている。
【００２０】
続いて、図１（ｂ）に示すように、公知のサリサイドプロセスによって、不純物領域１５の表面とゲート電極１２の上面に金属シリサイド層１６が自己整合的に形成される。ここでは、金属シリサイド層１６として、ニッケルシリサイドを２５ｎｍの膜厚で形成している。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７がＣＶＤ法等により２５ｎｍ程度の膜厚で形成される。ライナー層１７は、後述のコンタクトホール形成工程において、エッチングストッパとして機能する。ライナー層１７上には、シリコン酸化膜等からなる絶縁膜１８（以下、層間絶縁膜１８という。）がＣＶＤ法等により７００ｎｍ程度の膜厚で形成される。ＣＭＰ（Chemical Mechanical Polishing）法やエッチバック法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。本実施形態では、レジストパターンの開口径を８０ｎｍ程度としている。
【００２１】
続いて、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９（開口部）が形成される。当該エッチングは、層間絶縁膜１８のエッチングレートが、ライナー層１７のエッチングレートよりも大きくなる条件で実施される。したがって、当該エッチングは、コンタクトホール１９の底部にライナー層１７が露出した状態で停止する。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去される。また、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーを除去するために、アッシングおよびＡＰＭ（Ammonium hydroxide-hydrogen Peroxide Mixture）洗浄が行われる。このとき、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面にはシリサイド酸化層２０が形成される。本実施形態の場合、シリサイド酸化層２０は３ｎｍ程度の膜厚を有している。
【００２２】
続いて、シリサイド酸化層２０がアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。本実施形態では、当該エッチング工程において、シリサイド酸化層２０とともに、金属シリサイド層１６の一部も除去する。この場合の除去厚さは、金属シリサイド層１６の形成膜厚２５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を２０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。コンタクトホール１９底部の開口径Ｒはコンタクトホール１９上端の開口径（８０ｎｍ）よりも小さい（Ｒ＜８０ｎｍ）ため、金属シリサイド層１６を２０ｎｍ除去した場合、金属シリサイド層１６からなる側壁の面積（≒πＲ×２０）は、コンタクトホール１９の底面の面積（＝πＲ2／４）よりも大きくなる。
【００２３】
この後、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図１（ｃ）に示すように、コンタクトプラグ２１が形成される。なお、タングステン膜の形成には、微細なコンタクトホールを埋め込むことができるブランケットＣＶＤ法を使用することができる。
【００２４】
上述のように、本実施形態では、シリサイド酸化層２０を除去するエッチングにおいて、金属シリサイド層１６の一部を同時に除去するため、コンタクトホール１９の側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。したがって、本実施形態によれば、従来と比較して微細コンタクト構造のコンタクト抵抗を低下させることができる。
【００２５】
図２は、２５ｎｍの膜厚で形成した金属シリサイド層１６の除去厚とコンタクト抵抗との関係を示す図である。従来は、シリサイド酸化層２０のみを除去した後にコンタクトホール内にコンタクトプラグを充填しているため、シリサイド除去量が０ｎｍでのコンタクト抵抗値を有することになる。これに対し、本実施形態では、シリサイド除去厚を２０ｎｍに増加させているので、金属シリサイド層１６からなる側壁を利用してコンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。この結果、図２に示すように、コンタクト抵抗を低下させることができる。
【００２６】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００２７】
以上のように、本実施形態では、シリサイド酸化層２０のみならずその下の金属シリサイド層１６をも削り込み、金属シリサイド層１６からなる側壁の面積が金属シリサイド層１６からなる底面の面積よりも大きいコンタクトホール１９を形成する。このため、金属シリサイド層１６からなる側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができ、コンタクト抵抗の上昇を抑制することができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。
【００２８】
（第２の実施形態）
図３は本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図である。図３では、第１の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００２９】
本実施形態では、図３（ａ）に示すように、第１の実施形態で説明した工程と同様の工程を経て、半導体基板１１上に、ゲート絶縁膜１３を介して形成されたゲート電極１２、ゲート電極１２両側のサイドウォール絶縁膜１４および不純物領域１５が形成される。第１の実施形態と同様に、不純物領域１５の接合深さは７０ｎｍである。
【００３０】
次に、図３（ｂ）に示すように、サリサイドプロセスによって、不純物領域１５の表面とゲート電極１２の上面に金属シリサイド層１６であるニッケルシリサイドが２５ｎｍの膜厚で自己整合的に形成される。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００３１】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面には、第１の実施形態と同様に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００３２】
続いて、シリサイド酸化層２０がアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。本実施形態では、第１の実施形態とは異なり、当該工程において、シリサイド酸化層２０とともに、金属シリサイド層１６と不純物領域１５の一部とを除去する。この場合の除去厚さは、金属シリサイド層１６を貫通し、かつ不純物領域１５の接合深さの８５％を超えない範囲に設定される。接合深さの８５％を超えると、接合リーク電流が著しく増大するため、好ましくないからである。ここでは、不純物領域１５の接合深さが７０ｎｍであるので、当該エッチング工程での除去厚さは５９．５ｎｍ以下に設定される。また、金属シリサイド層１６を除去した後の不純物領域１５の除去深さは、少なくとも１０ｎｍとすることが好ましい。除去深さが１０ｎｍ以下であると、エッチングでの除去ばらつきによって金属シリサイド層１６を除去しきれない場合があるからである。したがって、本実施形態の場合、当該エッチング工程での除去厚さは３５ｎｍ以上かつ５９．５ｎｍ以下の範囲に設定される。
【００３３】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図３（ｃ）に示すように、コンタクトプラグ２１が形成される。
【００３４】
上述のように、本実施形態では、シリサイド酸化層２０を除去するエッチングにおいて、金属シリサイド層１６と不純物領域１５の一部とを同時に除去する。このため、本実施形態は、第１の実施形態と異なり、コンタクトプラグ２１は側面のみで、コンタクトホール１９の側壁を構成する金属シリサイド層１６と接触する。しかしながら、開口径が小さい（例えば、８０ｎｍ以下）微細なコンタクト構造の場合、当該構成の方が、シリサイド酸化層２０のみを除去した後にコンタクトホール内にコンタクトプラグを充填する従来構造と比較して、コンタクトプラグ２１と金属シリサイド層１６との接触面積が大きくなる。これは、コンタクトホールの開口径が小さくなるにつれて、コンタクトホール底面の面積が小さくなり、コンタクトホール側壁での接触面積が相対的に大きくなるからである。例えば、コンタクトホールの平面形状が円である場合、金属シリサイド層１６の膜厚が、コンタクトホール１９底面の開口径の１／４倍以上であれば、本実施形態の構造の方が従来構造に比べて接触面積は大きくなる。したがって、本実施形態によれば、従来と比較して微細コンタクト構造のコンタクト抵抗を低下させることができる。なお、金属シリサイド層１６からなる側壁の面積が、少なくとも不純物領域１５からなる底面の面積よりも大きければ、コンタクト抵抗は従来構造よりも小さくなる。
【００３５】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００３６】
以上のように、本実施形態では、金属シリサイド層１６からなるコンタクトホールの側壁を有効に利用して、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができ、コンタクト抵抗の上昇を抑制することができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。また、本実施形態では、コンタクトホールの底面に露出した金属シリサイド層を全て除去するので、第１の実施形態のように僅かに金属シリサイド層を残す構成と比べ、プロセス制御幅の自由度を高めることができるという利点がある。
【００３７】
（第３の実施形態）
第１および第２の実施形態では、半導体基板の表面から不純物領域の所定深さにわたって金属シリサイド層を形成する構成について説明した。上記各実施形態では、金属シリサイド層の膜厚をより大きくすることで、コンタクト抵抗を低下させることができる。しかしながら、近年のパターンの微細化が進行した半導体装置では、不純物領域の接合深さが小さいため、接合リーク電流を抑制する観点から、金属シリサイド層を半導体基板中の深くにまで形成することができない。そこで、本実施形態では、半導体基板中の深くにまで金属シリサイド層を形成することなく、金属シリサイド層の膜厚を増大させることができる構成について説明する。
【００３８】
図４は、本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図である。なお、図４では、第１および第２の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００３９】
本実施形態では、図４（ａ）に示すように、第１の実施形態で説明した工程と同様の工程を経て、半導体基板１１上に、ゲート絶縁膜１３を介して形成されたゲート電極１２、ゲート電極１２両側のサイドウォール絶縁膜１４および不純物領域１５が形成される。不純物領域１５の接合深さは７０ｎｍである。
【００４０】
さて、本実施形態では、図４（ｂ）に示すように、不純物領域１５が形成された半導体基板１１上に、選択エピタキシャル成長法により多結晶シリコン膜２２を形成する。ここでは、ゲート電極１２上と不純物領域１５上とに、膜厚が１０ｎｍの多結晶シリコン膜２２を形成している。
【００４１】
次に、図４（ｃ）に示すように、公知のサリサイドプロセスによって、多結晶シリコン膜２２の表面に金属シリサイド層１６が自己整合的に形成される。本実施形態においても、第１および第２の実施形態と同様に、金属シリサイド層１６としてニッケルシリサイドを形成する。しかしながら、本実施形態では、不純物領域１５上に多結晶シリコン膜２２を堆積しているため、第１および第２の実施形態よりもニッケルシリサイドを厚く形成することができる。ここでは、ニッケルシリサイドの膜厚を３５ｎｍとしている。
【００４２】
金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００４３】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、第１の実施形態と同様に、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００４４】
次に、第１の実施形態と同様に、シリサイド酸化層２０と金属シリサイド層１６の一部とがアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。第１の実施形態と同様に、当該工程において除去する金属シリサイド層１６の膜厚は、形成膜厚３５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を３０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。
【００４５】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去されコンタクトプラグ２１が形成される。
【００４６】
上述のように、本実施形態では、不純物領域１５上に選択エピタキシャル成長により多結晶シリコン膜２２を成長させているため、接合リークを増加させることなく、多結晶シリコン２２膜厚分だけ金属シリサイド層１６を厚く形成することができる。すなわち、金属シリサイド層１６を概ね多結晶シリコン膜２２の膜厚分だけ厚く形成できるので、金属シリサイド層１６を第１の実施形態と同様の５ｎｍの膜厚で残留させた場合でも、深さ方向に１０ｎｍの膜厚分だけコンタクトプラグ２１と金属シリサイド層１６からなる側壁の接触面積を増加させることができる。したがって、本実施形態によれば、第１の実施形態に比べて、コンタクトプラグ２１と金属シリサイド層１６との接触面積を増加させることができる。この結果、微細コンタクト構造のコンタクト抵抗をより低下させることができる。
【００４７】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００４８】
以上のように、本実施形態では、接合リークを増大させることなく、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態よりも増加させることができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。なお、上記では、コンタクトホールの底部が金属シリサイド層中に位置する構成について説明したが、第２の実施形態で説明したように、コンタクトホールが金属シリサイド層を貫通する構成であっても同様の効果を得ることができる。また、上記では、多結晶シリコン膜をゲート電極上にも形成した事例を説明したが、ゲート電極上に形成することは必須ではなく、多結晶シリコン膜は不純物領域上に形成されていればよい。なお、不純物領域上に選択的に成長させる半導体層は、多結晶シリコン膜に限らず、高融点金属との反応により金属シリサイド層を形成することができる材質であればよい。
【００４９】
（第４の実施形態）
第３の実施形態では、不純物領域上に半導体層を選択的に成長することにより、接合リーク電流を増大させることなく、金属シリサイド層の膜厚を増大させた。しかしながら、同様の効果は、シリコンゲルマニウム単結晶膜により不純物領域を形成した場合にも得ることができる。図５は、本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図である。なお、図５では、第１から第３の実施形態で説明した半導体装置と同一の作用を奏する部位に同一の参照符号を付している。
【００５０】
本実施形態では、図５（ａ）に示すように、素子分離（図示せず）が形成された単結晶シリコン等からなる半導体基板１１の表面にゲート絶縁膜が数ｎｍの膜厚で形成され、当該ゲート絶縁膜上に、ポリシリコン膜が１２０ｎｍ程度の膜厚で形成される。また、ポリシリコン膜上には、シリコン酸化膜が例えば４０ｎｍの膜厚で形成される。ゲート絶縁膜、ポリシリコン膜およびシリコン酸化膜に対して、公知のリソグラフィ技術およびエッチング技術を適用することにより、２つのゲート電極１２が、それぞれゲート絶縁膜１３を介して半導体基板１１上に形成される。本実施形態では、各ゲート電極１２は、シリコン酸化膜からなるキャップ絶縁膜２３を備えている。
【００５１】
エクステンション領域となる不純物領域（図示せず）が形成された後、半導体基板１１上に、シリコン窒化膜等からなる絶縁膜が５０ｎｍ程度の膜厚で堆積される。当該絶縁膜に異方性エッチングを行うことにより、ゲート電極１２の両側にサイドウォール絶縁膜１４が形成される。
【００５２】
本実施形態では、続いて、図５（ｂ）に示すように、半導体基板１１表面部の、不純物領域の形成領域がエッチングにより除去される。当該不純物領域は、ソース領域あるいはドレイン領域として機能する不純物領域である。当該エッチングは、例えば、サイドウォール絶縁膜１４およびキャップ絶縁膜２３をマスクとしたケミカルドライエッチングにより実施することができる。図５（ｂ）では、不純物領域の形成領域に深さが６０ｎｍ程度の凹部２４が当該エッチングにより形成された状態を示している。なお、キャップ絶縁膜２３の材質は、当該エッチングにおいてマスクとして機能する材質であればよい。
【００５３】
次いで、図５（ｃ）に示すように、凹部２４に、上記エクステンション領域と同一導電型の不純物を含むシリコンゲルマニウム単結晶膜２５が選択エピタキシャル成長法により形成される。例えば、ゲルマニウムの含有量は２０％である。ここでは、不純物として例えばボロンを含むシリコンゲルマニウム単結晶膜２５を８０ｎｍの膜厚で堆積する。上述のように凹部２４の深さは６０ｎｍ程度であるため、シリコンゲルマニウム単結晶膜２５の一部は半導体基板１１の表面から上方に突出する状態で形成される。なお、ゲート電極１２を構成するポリシリコン膜上にはキャップ絶縁膜２３が存在しているため、ゲート電極１２上にシリコンゲルマニウム単結晶膜２５が成長することはない。シリコンゲルマニウム単結晶膜２５の堆積が完了すると、キャップ絶縁膜２３がウエットエッチングにより除去される。
【００５４】
次に、図５（ｄ）に示すように、公知のサリサイドプロセスによって、シリコンゲルマニウム単結晶膜２５の表面とゲート電極１２の上面に金属シリサイド層１６が自己整合的に形成される。本実施形態では、第３の実施形態と同様に、金属シリサイド層１６としてニッケルシリサイドを３５ｎｍの膜厚で形成している。本実施形態では、シリコンゲルマニウム単結晶膜２５の表面に形成されたニッケルシリサイドは、ゲルマニウムを２０％含有している。金属シリサイド層１６が形成された後、半導体基板１１上に、シリコン窒化膜等からなるライナー層１７が形成され、ライナー層１７上にシリコン酸化膜等からなる層間絶縁膜１８が形成される。ＣＭＰ法等により上面が平坦化された層間絶縁膜１８上には、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）がフォトリソグラフィ技術により形成される。レジストパターンの開口径は８０ｎｍ程度である。
【００５５】
続いて、第１の実施形態と同様に、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８にコンタクトホール１９が形成される。次いで、コンタクトホール１９の底部に露出したライナー層１７が異方性ドライエッチングにより除去され、当該ドライエッチングによりコンタクトホール１９内に形成されたポリマーがアッシングおよびＡＰＭ洗浄により除去される。このとき、第１の実施形態と同様に、コンタクトホール１９の底部に露出した金属シリサイド層１６の表面に、膜厚が３ｎｍ程度のシリサイド酸化層２０が形成される。
【００５６】
次に、第１の実施形態と同様に、シリサイド酸化層２０と金属シリサイド層１６の一部とがアルゴンスパッタエッチングにより除去される。ここでは、アルゴンスパッタエッチングは、プラズマ生成用の高周波電力と、基板バイアス用の高周波電力とを印加した状態で実施される。例えば、基板バイアスＶｄｃ＝１５０Ｖとなる条件で実施することができる。第１の実施形態と同様に、当該工程において除去する金属シリサイド層１６の膜厚は、形成膜厚３５ｎｍを超えない範囲に設定され、かつ金属シリサイド層１６からなるコンタクトホール１９の側壁の面積が、金属シリサイド層１６からなるコンタクトホール１９の底面の面積よりも大きくなる状態に設定される。ここでは、金属シリサイド層１６を３０ｎｍ除去し、５ｎｍの金属シリサイド層を残留させている。
【００５７】
この後、第１の実施形態と同様に、コンタクトホール１９の内部に、チタン、窒化チタン膜およびタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去され、図５（ｅ）に示すように、コンタクトプラグ２１が形成される。
【００５８】
上述のように、本実施形態では、不純物領域を凹部２４と選択エピタキシャル成長により堆積したシリコンゲルマニウム単結晶膜２５とで構成している。また、ゲート電極１２の間では、シリコンゲルマニウム単結晶膜２５の上面が、半導体基板１１の表面から上方に突出する状態で形成されている。このため、接合リークを増加させることなく、突出したシリコンゲルマニウム単結晶膜２５の膜厚分だけ金属シリサイド層１６を厚く形成することができる。したがって、本実施形態によれば、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態に比べて増加させることができる。この結果、微細コンタクト構造のコンタクト抵抗をより低下させることができる。
【００５９】
なお、コンタクトプラグ２１上には、上層配線等が形成される。当該上層配線が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
【００６０】
以上のように、本実施形態では、接合リークを増大させることなく、コンタクトプラグ２１と金属シリサイド層１６との接触面積を、第１の実施形態よりも増加させることができる。この結果、微細なコンタクト構造を形成する場合であっても、低抵抗なコンタクト構造を歩留まり良く形成することが可能となる。なお、上記では、コンタクトホールの底部が金属シリサイド層中に位置する構成について説明したが、第２の実施形態で説明したように、コンタクトホールが金属シリサイド層を貫通する構成であっても同様の効果を得ることができる。また、不純物領域として選択的に成長させる半導体層は、シリコンゲルマニウム単結晶膜に限らず、高融点金属との反応により金属シリサイド層を形成することができ、ソース領域あるいはドレイン領域として機能できる材質であればよい。
【００６１】
以上説明したように、本発明によれば、コンタクトホールの側壁を有効に利用して金属シリサイド層とコンタクトプラグとの接触面積を増大させることができる。このため、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができる。
【００６２】
なお、本発明は上述した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、特に好適な事例として金属シリサイド層がニッケルシリサイドである事例について説明した。しかしながら、上述の各実施形態から理解できるように、本発明は、従来に比べて、コンタクトプラグと金属シリサイド層との接触面積を増大させる効果を有している。すなわち、本発明は、金属シリサイド層の材質に関係なく、金属シリサイド層に電気的に接続されるコンタクトプラグを備えた全ての半導体装置に適用することができる。また、上記各実施形態において説明したプロセスは公知の等価なプロセスに置換可能であり、各実施形態で例示した各部の材質も公知の等価な材質に置換可能である。
【産業上の利用可能性】
【００６３】
本発明は、微細なコンタクトホールを形成する場合であっても、コンタクト抵抗の増大を抑制することができるという効果を有し、半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の第１の実施形態における金属シリサイド除去厚とコンタクト抵抗との関係を示す図
【図３】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図
【図５】本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図
【符号の説明】
【００６５】
１１ 半導体基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ サイドウォール絶縁膜
１５ 不純物領域（不純物層）
１６ 金属シリサイド層
１７ ライナー層
１８ 層間絶縁膜（絶縁膜）
１９ コンタクトホール
２０ シリサイド酸化層
２１ コンタクトプラグ（導電体）
２２ 多結晶シリコン膜
２３ キャップ絶縁膜
２４ 凹部
２５ シリコンゲルマニウム膜
【特許請求の範囲】
【請求項１】
半導体基板の表面部に形成された不純物層と、
前記不純物層の表面から前記不純物層の所定深さにわたって形成された金属シリサイド層と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜を貫通して底部が前記金属シリサイド層に到達し、かつ前記金属シリサイド層からなる側壁の面積が、前記金属シリサイド層からなる底面の面積よりも大きい開口部と、
前記開口部に埋め込まれ、前記金属シリサイド層からなる側壁および底面に接触する導電体と、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板の表面部に形成された不純物層と、
前記不純物層の表面から前記不純物層の所定深さにわたって形成された金属シリサイド層と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜および前記金属シリサイド層を貫通し、かつ底面に前記不純物層が露出する開口部と、
前記開口部に埋め込まれ、前記金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記不純物層上に形成された半導体層をさらに備え、
前記金属シリサイド層が、前記半導体層の表面から前記不純物層の所定深さにわたって形成された請求項１記載の半導体装置。
【請求項４】
前記不純物層上に形成された半導体層をさらに備え、
前記金属シリサイド層が、前記半導体層の表面から前記不純物層の所定深さにわたって形成された請求項２記載の半導体装置。
【請求項５】
前記不純物層が、前記半導体基板の表面部に形成された凹部と、上面が前記半導体基板の表面よりも上方に突出する状態で前記凹部に形成された導電性を有する半導体層と、により構成された請求項１記載の半導体装置。
【請求項６】
前記不純物層が、前記半導体基板の表面部に形成された凹部と、上面が前記半導体基板の表面よりも上方に突出する状態で前記凹部に形成された導電性を有する半導体層と、により構成された請求項２記載の半導体装置。
【請求項７】
前記金属シリサイド層からなる側壁の面積が、前記不純物層からなる底面の面積よりも大きい請求項２、４、６のいずれか１項に記載の半導体装置。
【請求項８】
前記開口部が、前記半導体基板の表面に絶縁膜を介して形成されたゲート電極の間に形成された請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の表面に金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通して底部が前記金属シリサイド層に到達し、かつ前記金属シリサイド層からなる側壁の面積が、前記金属シリサイド層からなる底面の面積よりも大きい開口部を形成する工程と、
前記開口部に、前記金属シリサイドからなる側壁および底面に接触する導電体を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の表面から所定深さにわたって金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および前記金属シリサイド層を貫通し、かつ底面に前記不純物層が露出する開口部を形成する工程と、
前記開口部に、前記金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記不純物層が形成されてから前記金属シリサイド層が形成されるまでの間に、前記不純物層上に半導体層を形成する工程をさらに備え、
前記金属シリサイド層を形成する工程において、前記半導体層の表面から前記不純物層の所定深さにわたって金属シリサイド層が形成される請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記不純物層を形成する工程が、
前記半導体基板の表面部に凹部を形成する工程と、
前記凹部に、上面が前記半導体基板の表面よりも上方に突出する状態で導電性を有する半導体層を形成する工程と、
を含む請求項９または１０記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面部に形成された不純物層と、
前記不純物層の表面から前記不純物層の所定深さにわたって形成された金属シリサイド層と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜を貫通して底部が前記金属シリサイド層に到達し、かつ前記金属シリサイド層からなる側壁の面積が、前記金属シリサイド層からなる底面の面積よりも大きい開口部と、
前記開口部に埋め込まれ、前記金属シリサイド層からなる側壁および底面に接触する導電体と、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板の表面部に形成された不純物層と、
前記不純物層の表面から前記不純物層の所定深さにわたって形成された金属シリサイド層と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜および前記金属シリサイド層を貫通し、かつ底面に前記不純物層が露出する開口部と、
前記開口部に埋め込まれ、前記金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記不純物層上に形成された半導体層をさらに備え、
前記金属シリサイド層が、前記半導体層の表面から前記不純物層の所定深さにわたって形成された請求項１記載の半導体装置。
【請求項４】
前記不純物層上に形成された半導体層をさらに備え、
前記金属シリサイド層が、前記半導体層の表面から前記不純物層の所定深さにわたって形成された請求項２記載の半導体装置。
【請求項５】
前記不純物層が、前記半導体基板の表面部に形成された凹部と、上面が前記半導体基板の表面よりも上方に突出する状態で前記凹部に形成された導電性を有する半導体層と、により構成された請求項１記載の半導体装置。
【請求項６】
前記不純物層が、前記半導体基板の表面部に形成された凹部と、上面が前記半導体基板の表面よりも上方に突出する状態で前記凹部に形成された導電性を有する半導体層と、により構成された請求項２記載の半導体装置。
【請求項７】
前記金属シリサイド層からなる側壁の面積が、前記不純物層からなる底面の面積よりも大きい請求項２、４、６のいずれか１項に記載の半導体装置。
【請求項８】
前記開口部が、前記半導体基板の表面に絶縁膜を介して形成されたゲート電極の間に形成された請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の表面に金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通して底部が前記金属シリサイド層に到達し、かつ前記金属シリサイド層からなる側壁の面積が、前記金属シリサイド層からなる底面の面積よりも大きい開口部を形成する工程と、
前記開口部に、前記金属シリサイドからなる側壁および底面に接触する導電体を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の表面から所定深さにわたって金属シリサイド層を形成する工程と、
前記金属シリサイド層が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および前記金属シリサイド層を貫通し、かつ底面に前記不純物層が露出する開口部を形成する工程と、
前記開口部に、前記金属シリサイド層からなる側壁および前記不純物層からなる底面に接触する導電体を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記不純物層が形成されてから前記金属シリサイド層が形成されるまでの間に、前記不純物層上に半導体層を形成する工程をさらに備え、
前記金属シリサイド層を形成する工程において、前記半導体層の表面から前記不純物層の所定深さにわたって金属シリサイド層が形成される請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記不純物層を形成する工程が、
前記半導体基板の表面部に凹部を形成する工程と、
前記凹部に、上面が前記半導体基板の表面よりも上方に突出する状態で導電性を有する半導体層を形成する工程と、
を含む請求項９または１０記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−２１２３６４（Ｐ２００９−２１２３６４Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５４９２７（Ｐ２００８−５４９２７）
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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