半導体装置の製造方法
【課題】 半導体装置の製造方法に関し、炭化シリコン薄膜の機械強度を高め、膜の消失や剥離を防止する。
【解決手段】 ポーラスな誘電率低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを設ける。
【解決手段】 ポーラスな誘電率低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、例えば、３２ｎｍノード以降のロジック系半導体集積回路装置をはじめとするＬｏｗ-ｋ膜を用いた高集積度半導体装置の多層配線形成プロセスに関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化及び高速化にともなって、多層配線の形成には銅を配線用導電材料として用いるダマシン法が広く用いられてきた。それとともに、層間絶縁膜の実効誘電率の低減が求められ、ＳｉＣＯによるＬｏｗ-ｋ膜が広く用いられるようになってきた。
【０００３】
このようなＬｏｗ-ｋ膜としては、環状構造をもった原料をＣＶＤ装置に導入し、その構造を生かして空孔を形成することにより、低誘電率の膜を形成することが提案されている（例えば、特許文献１参照）。
【０００４】
ここで、図２６を参照して従来の埋込配線構造を説明する。図２６は従来の埋込配線の概念的断面図であり、ここでは、バリアメタル膜８４を介してＣｕビア８５とＣｕ埋込配線８６を一括して形成するデュアルダマシン工程による埋込配線として説明する。層間絶縁膜は、ＳｉＣＮ系のＣｕ拡散防止膜８１／ポーラスＳｉＣＯ系のポーラスＬｏｗ-ｋ膜８２／高密度ＳｉＣＯ系のＬｏｗ-ｋキャップ膜８３からなり、Ｃｕ拡散防止膜８１はポーラスＬｏｗ-ｋ膜８２のドライエッチングストップ層も兼ねている。
【０００５】
しかし、レジストマスクによって配線トレンチをエッチングするプロセスを採用した場合、アッシングによるレジスト除去の際にポーラスＬｏｗ-ｋ膜８２の側壁が変質し、層間絶縁膜の実効誘電率が増加してしまうという問題が生じている。
【０００６】
このような問題を解決するために、レジストのパターンをＳｉＣ（炭化シリコン）に転写しＳｉＣハードマスクによってＬｏｗ-ｋ膜をエッチングすることが提案されている（例えば、特許文献２参照）。この提案では、Ｌｏｗ-ｋ膜の側壁はレジストのアッシングに曝されないので、Ｌｏｗ-ｋ膜が変質するおそれがない。
【０００７】
また、Ｌｏｗ-ｋ材料に比べてエッチングレートの小さいＳｉＣハードマスクを用いることにより、Ｌｏｗ-ｋのエッチング中にハードマスクのパターン形状が変化することが抑制されるので、良好なエッチング形状が得られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開公報ＷＯ２００３/０１９６４５
【特許文献２】特開２００９−００４６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年のＬｏｗ-ｋ材料は誘電率を下げるためにＳｉＣＨ３結合を膜中に増やすという方法をとっているため、Ｌｏｗ-ｋ材料の誘電率が低下するにしたがってＳｉＣ（炭化シリコン）がハードマスクとして機能しにくくなっているという問題がある。
【００１０】
即ち、ＳｉＣＨ３結合を増やすとＬｏｗ-ｋ膜中のＣ/Ｓｉ組成比が２に近づく。一方、ハードマスクに用いるストイキオメトリなＳｉＣはＣ/Ｓｉ組成比が２であるので、層間絶縁膜とハードマスクのドライエッチングレートが近くなり、Ｌｏｗ-ｋのエッチングの際にハードマスクのＳｉＣもエッチングされることになる。
【００１１】
そのため、上述の特許文献２における提案では、エッチングにより形成されるトレンチの形状が悪化し、配線間リークあるいは配線間ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃｓ Ｂｒｅａｋｄｏｗｎ）特性の劣化といった問題が懸念される。
【００１２】
また、上述のようにＣｕ埋込配線における層間絶縁膜として誘電率の低いＳｉＣＯが用いられてきたが、多層配線の信頼性が低下するという問題がある。即ち、従来のＳｉＣＯ膜は、機械強度が低いために多層配線プロセスにおけるＣＭＰ（化学機械研磨）工程や、パッケージの工程におけるワイヤーボンディング工程などで、応力に耐え切れず膜が破壊し膜剥がれが生じてしまう。
【００１３】
例えば、上述の特許文献１の提案では、原料の環状構造をそのまま膜中に形成するために低エネルギーで堆積する必要がある。しかし、高い機械強度の膜を形成するには高エネルギーで強固な結合をもつ膜を堆積しなくてはならないため、特許文献１で提案された手法では高い機械強度をもつ膜を形成するのは困難であった。
【００１４】
したがって、本発明は、炭化シリコン薄膜の機械強度を高め、膜の消失や剥離を防止することを目的とする。
【課題を解決するための手段】
【００１５】
開示する一観点からは、ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
また、開示する別の観点からは、下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
開示の半導体装置の製造方法によれば、環状構造を分解し、炭化シリコン薄膜中の−Ｃ２Ｈ４−の強固なネットワークにより高い機械強度が実現でき、膜の消失や剥離を防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態の半導体装置の基本的製造工程の説明図である。
【図２】低誘電率絶縁膜に対するエッチング選択比のＣ／Ｓi組成比依存性の説明図である。
【図３】本発明の炭化シリコン薄膜の誘電率のＲＦパワー依存性の説明図である。
【図４】本発明の各実施例に用いるプラズマＣＶＤ装置の概念的構成図である。
【図５】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図６】本発明の実施例１の半導体装置の製造工程の図５以降の説明図である。
【図７】本発明の実施例１の製造工程を適用した半導体装置の概念的構成図である。
【図８】本発明の実施例２の半導体装置の製造工程の途中までの説明図である。
【図９】本発明の実施例２の半導体装置の製造工程の図８以降の説明図である。
【図１０】本発明の実施例２の構造による誘電率低減効果の説明図である。
【図１１】本発明の実施例３の半導体装置の製造工程の途中までの説明図である。
【図１２】本発明の実施例３の半導体装置の製造工程の図１１以降の説明図である。
【図１３】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜のエッチング選択比の酸素濃度依存性の説明図である。
【図１４】本発明の実施例３のビア歩留りの酸素濃度依存性の説明図である。
【図１５】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜中の酸素濃度の酸素流量比依存性の説明図である。
【図１６】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜の機械的強度の説明図である。
【図１７】本発明の実施例４の半導体装置の製造工程の説明図である。
【図１８】本発明の実施例４の製造工程のタイムチャートである。
【図１９】本発明の実施例4におけるＳｉ-Ｈピーク強度の後処理時間依存性の説明図である。
【図２０】本発明の実施例４におけるＳｉ-ＯＨピーク強度の大気放置時間依存性の説明図である。
【図２１】本発明の実施例４における誘電率変化の大気放置時間依存性の説明図である。
【図２２】本発明の実施例4におけるＳｉ-Ｈピーク強度の酸素添加依存性の説明図である。
【図２３】本発明の実施例４におけるＳｉ-ＯＨピーク強度の紫外線処理依存性の説明図である。
【図２４】本発明の実施例４における誘電率変化の紫外線処理依存性の説明図である。
【図２５】本発明の実施例4におけるキュア効果のモデル図である。
【図２６】従来の埋込配線の概念的断面図である。
【発明を実施するための形態】
【００１９】
ここで、図１乃至図３を参照して、本発明の実施の形態の半導体装置の製造工程を説明する。図１は、本発明の実施の形態の半導体装置の製造工程の説明図であり、ここではシングルダマシン工程として説明する。まず、図1（ａ）に示すように、下地１の上に拡散防止膜２、ポーラスな低誘電率絶縁膜３を成膜したのち、本発明の特徴点である炭化シリコン薄膜４を成膜する。下地１は例えば、高密度ＳｉＣＯ系のＬｏｗ-ｋキャップ膜等からなり、また、ポーラスな低誘電率絶縁膜３は、典型的にはポーラスＳｉＣＯ膜である。
【００２０】
炭化シリコン薄膜４は、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料、典型的には、１−１、ジビニール−１−シラシクロペンタン（ＤＶＳｃＰ：１−１，ｄｉｖｉｎｙｌ-ｓｉｌａｃｙｃｌｏｐｅｎｔａｎｅ）を用いたプラズマＣＶＤ法によって成膜する。
【００２１】
次いで、図１（ｂ）に示すように、炭化シリコン薄膜４を所定パターンにエッチングしてハードマスク５とする。次いで、図１（ｃ）に示すように、ハードマスク５をエッチングマスクとして低誘電率絶縁膜３をドライエッチングして配線形成用溝６を形成する。
【００２２】
次いで、図１（ｄ）に示すように、ハードマスク５を除去する工程を利用して、拡散防止膜２の露出部を除去する。以降は、バリアメタル膜を介してＣｕ埋込層により配線形成用溝６を埋め込んだのち、ＣＭＰ（化学機械研磨)法により、低誘電率絶縁膜３の表面が露出するまで研磨することにより埋込配線を形成する。
【００２３】
従来のＳｉＣ膜は-Ｓｉ-ＣＨ２-Ｓｉ-といったネットワークにより形成されるためＣ／Ｓｉ組成比が２に近づくのに対し、本発明では-Ｓｉ-ＣＨ２-ＣＨ２-Ｓｉといったネットワークが主体なので、炭化シリコン薄膜４中のＣ／Ｓｉ比が４に近づく。このため、各種の低誘電率絶縁膜とはＣ／Ｓｉ組成比が大きく異なり、エッチングレートが大きく異なることになる。
【００２４】
図２は、低誘電率絶縁膜に対するエッチング選択比のＣ／Ｓｉ組成依存性の説明図である。図２（ａ）は、各ＳｉＣ膜の組成説明図であり、１ＳｉＣは、本発明による炭化シリコン薄膜（誘電率：３．５）であり、２ＳｉＣは、ＤＭＤＭＯＳ（ジメチルヂメトキシシラン:Ｓｉ（ＣＨ３）２（ＯＣＨ３）２）によるＳｉＣＯ膜（誘電率：３．７）である。また、３ＳｉＣは、４ＭＳ（テトラメチルシラン:Ｓｉ（ＣＨ３）４）とＣＯ２によるＳｉＣＯ膜（誘電率：４．５）であり、４ＳｉＣは、４ＭＳとＮＨ３によるＳｉＣＯ膜（誘電率：５．５）である。
【００２５】
図２（ｂ）は、ＣＦ４ガス、Ｃ５Ｆ８ガス及びＣ４Ｆ８ガスによるエッチングにおける低誘電率絶縁膜に対する各ＳｉＣ膜のエッチング選択比を示したものである。図から明らかなように、Ｃ／Ｓｉ組成比の大きい材料はエッチレートが小さく、Ｌｏｗ-ｋとのエッチング選択比が大きい。つまり、エッチング選択比はＣ／Ｓｉ組成比で大きく異なり、本発明によりＣ／Ｓｉ比を大きくすることでエッチング選択比を大きくすることができる。
【００２６】
ここで、
配線形成用溝６の深さをｔ１
ハードマスク５の厚さをｔ２
低誘電率絶縁膜３のエッチングレートをｒ１
ハードマスク５のエッチングレートをｒ２
とすると、ハードマスク５がエッチングマスクとして機能するためには、
ｔ１／ｒ１＜ｔ２／ｒ２
の関係が必要である。
【００２７】
エッチング選択比ｓは、
ｓ＝ｒ２／ｒ１
であるので、
ｔ１／ｔ２＜ｓ
の関係が成り立つ。ハードマスク５は最終的に除去しないといけないので、ハードマスク５の除去の際に低誘電率絶縁膜３にダメージが生じないためには、ハードマスク５は薄いほうが好ましい。つまり、ｔ２は小さいことが好ましい。この点、本発明ではsが大きくなるのでｔ２を小さくすることが可能である。
【００２８】
エッチング中にハードマスク５がなくならないためには、低誘電率絶縁膜３とのエッチング選択比ｓは少なくとも５であることが望まれる。本発明による炭化シリコン薄膜４は図２（ｂ）に示したようにエッチング選択比が大きく、フロロカーボン系ガスのエッチング条件を最適化することにより選択比５を確保することができる。なお、エッチングレートは、エッチング時の反応室圧力やＲＦパワーよりもエッチングガスに依存するので、少なくともＣ４Ｆ８ガスを使う限りは容易に選択比が確保できる。
【００２９】
また、本発明においては、拡散防止膜２も炭化シリコン薄膜４と同じ成膜方法で成膜しても良く、この場合も、拡散防止膜２をハードマスク５と同時にエッチングすることができる。特に、本発明の炭化シリコン薄膜４は上述のように他の拡散防止膜に比べて誘電率が低いので、層間絶縁膜全体の誘電率を低下することができる。
【００３０】
図３は、本発明の炭化シリコン薄膜の誘電率のＲＦパワー依存性の説明図であり、ここでは、１３ＭＨｚＲＦパワーを変化させた時の炭化シリコン薄膜の誘電率を示している。なお、他の成膜条件としては、ＤＶＳｃＰ流量は３０ｃｃ／分、Ｈｅキャリアガス流量は７０ｃｃ／分、チャンバー圧力は１．０Ｔｏｒｒ、成膜温度は３５０℃である。この成膜条件内では、炭化シリコン薄膜４の膜中のＣ／Ｓｉ組成比は４を保つ。
【００３１】
図３に示すように、誘電率はＲＦパワーの増大と共に増加することがわかる。したがって、Ｃ／Ｓｉ組成比を４に保ったままで誘電率を変えることができるので、低誘電率絶縁膜３に対するエッチング選択比を変えずに炭化シリコン薄膜４の誘電率を調整することが可能になる。
【００３２】
また、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料、典型的には、１−１、ジビニール−１−シラシクロペンタン（ＤＶＳｃＰ：１−１，ｄｉｖｉｎｙｌ-ｓｉｌａｃｙｃｌｏｐｅｎｔａｎｅ）と酸化ガスを用いたプラズマＣＶＤ法によって低誘電率絶縁膜３を成膜しても良い。酸化ガスはメチルアルコール、エチルアルコール、イソプロピルアルコールなどのアルコールでも良いが、典型的にはＯ２ガスである。
【００３３】
因みに、ＤＶＳｃＰとＯ２ガスを用いる場合には、Ｏ２／ＤＶＳｃＰの流量比を４以上するとともに、成膜温度を３５０℃とする。流量比を４以上にすることによって、ビア形成時の歩留まりが大幅に向上し、また、成膜温度を３５０℃以上にすることによって、同じ屈折率の膜でも機械的強度を高めることができる。
【００３４】
この場合は、低誘電率絶縁膜３と炭化シリコン薄膜４とを同一反応室で一連の工程で成膜すれば良い。また、拡散防止膜２も本発明の炭化シリコン薄膜とする場合には、拡散防止膜２も同一反応室で一連の工程で成膜すれば良い。
【００３５】
また、炭化シリコン薄膜を拡散防止膜２として用いる場合には、拡散防止膜２の成膜のちに、酸化系のガスでプラズマ処理を行ったり或いは紫外線照射処理を行っても良い。このような処理を行うことによって、拡散防止膜２誘電率の経時的劣化を大幅に低減することが可能になる。
【００３６】
なお、この場合も、成膜とプラズマ処理或いは紫外線照射処理を同じ反応室で行えば良い。また、この場合の酸化ガスとしては、酸化反応が穏やかなメチルアルコール、エチルアルコール、イソプロピルアルコールなどのアルコールを用いることが望ましい。
【００３７】
紫外線照射処理の基板温度としては、２００℃以上とすることがのぞましい。また、誘電率の経時的変化を大幅に低減するためには、紫外線照射処理のちの炭化シリコン薄膜の収縮率が３％以上になる条件で行うことが望ましく、そのためには、雰囲気としては、酸化性雰囲気、例えば、窒素ガスと酸素ガスの混合雰囲気を用いることが望ましい。
【実施例１】
【００３８】
以上を前提として、次に、図４乃至図７を参照して、本発明の実施例１の半導体装置の製造方法を説明する。図４は、本発明の各実施例に用いるプラズマＣＶＤ装置の概念的構成図であり、このプラズマＣＶＤ装置は、枚葉式の一般的な平行平板型の真空チャンバーである。具体的には、真空チャンバー１１内には、被処理基板１３を載置するとともに加熱する下部電極を兼ねるウェーハステージ１２と上部電極を兼ねるシャワーヘッド１４が収容されている。
【００３９】
この平行平板型の電極には、例えば、２７ＭＨｚの高周波ＲＦ発振機１５と例えば、４００ＫＨｚの低周波ＲＦ発振機１６とが接続されている。なお、２７ＭＨｚの高周波のＲＦ発振機１５は必要に応じて１３ＭＨｚのＲＦ発振機に切り替える。
【００４０】
原料配管１９からは、例えば、常温で液体であるＤＶＳｃＰが原料として気化器１７に供給され、気化器１７において加熱されて気化される。気化されたＤＶＳｃＰガスは、Ｈｅガス配管１８から供給されるＨｅガスをキャリアガスとしてシャワーヘッド１４に供給される。なお、Ｏ２ガス配管２０は、ＳｉＣＯ等のＯを含む膜を成膜する時や、プラズマ処理や紫外線照射処理を酸化性雰囲気中で行う場合に使用する。
【００４１】
次に、図５及び図６を参照して、本発明の実施例１の半導体装置の製造工程を説明する。ここでは、ｈｐ（ハイパフォーマンス）３２ｎｍノードのデバイス相当のダマシン工程として説明する。まず、図５（ａ）に示すように、下地となる高密度ＳｉＣＯからなるＬｏｗ-ｋキャップ膜２１上に、トリメチルシラン（Ｓｉ（ＣＨ３）４）とＮＨ３ガスを用いたプラズマＣＶＤ法により、ＳｉＣＮからなる厚さが、例えば、２５ｎｍのＣｕバリア膜２２を成膜する。
【００４２】
次いで、プラズマＣＶＤ法を用いてＣｕバリア膜２２上に厚さが、例えば、６０ｎｍのポーラスＳｉＣＯからなるポーラスＬｏｗ-ｋ膜２３と、高密度ＳｉＣＯからなる厚さが、例えば、４０ｎｍのＬｏｗ-ｋキャップ膜２４を順次成膜する。
【００４３】
次いで、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｌｏｗ-ｋキャップ膜２４の上にハードマスクとなる厚さが、例えば、２０ｎｍの炭化シリコン薄膜２５を成膜する。この時の成膜条件としては、１３ＭＨｚＲＦパワーを５００ｍＷ／ｃｍ２、４００ＫＨｚのＲＦパワーを８０Ｗ／ｃｍ２とし、ＤＶＳｃＰ流量は３０ｃｃ／分、Ｈｅキャリアガス流量は７０ｃｃ／分、チャンバー圧力は１．０Ｔｏｒｒ、成膜温度は３５０℃とする。
【００４４】
次いで、図５（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図５（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。この時、ポーラスＬｏｗ-ｋ膜２３はＬｏｗ-ｋキャップ膜２４で覆われており酸素プラズマに暴露されないので、アッシングでは変質しない。
【００４５】
次いで、図５（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＬｏｗ-ｋキャップ膜２４及びポーラスＬｏｗ-ｋ膜２３を順次選択的にエッチングしてトレンチ２８を形成する。
【００４６】
次いで、図６（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、Ｃｕバリア膜２２の露出部も同時にエッチングにより除去される。
【００４７】
次いで、図６（ｆ）に示すように、スパッタ法により、Ｔａ／ＴａＮからなるバリアメタル膜２９を形成する。次いで、無電解ＣｕめっきによりＣｕめっきシード層を形成したのち、電解めっき法によりＣｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００４８】
次いで、図６（ｇ）に示すように、ＣＭＰ法により、Ｌｏｗ-ｋキャップ膜２４が露出するまで研磨して余分なバリアメタル膜２９及びＣｕ埋込層３０を除去して、埋込配線３１を形成する。次いで、図６（ｈ）に示すように、再び、プラズマＣＶＤ法を用いてＳｉＣＮからなるＣｕバリア膜３２を設けることにより一層分の埋込配線構造が完成する。
【００４９】
このように、本発明の実施例１においては、ハードマスクとしてＣ／Ｓｉ組成比が４の炭化シリコン薄膜を用いているので、ポーラスＬｏｗ-ｋ膜２３に対するエッチング選択比ｓを５以上にすることができ、それによって、精度の高いトレンチ２８の形成が可能になる。
【００５０】
また、エッチング選択比ｓが大きくなることによって、炭化シリコン薄膜２５の膜厚を薄くすることができ、それによって、ハードマスク２７の除去工程において、ポーラスＬｏｗ-ｋ膜２３に生じるダメージを小さくすることができる。
【００５１】
図７は、本発明の実施例１の製造工程を適用した半導体装置の概念的構成図である。まず、シリコン基板４１に素子分離絶縁膜４２を形成したのち、素子分離絶縁膜４２で囲まれた素子形成領域の表面にゲート絶縁膜４３を形成する。次いで、ゲート電極材料を堆積させた後、所定幅にエッチングしてゲート電極４４を形成する。
【００５２】
次いで、ゲート電極４４をマスクとして不純物を導入することによってエクステンション領域４５を形成する。次いで、全面に絶縁膜を堆積させた後、異方性エッチングによりサイドウォール４６を形成し、このサイドウォール４６をマスクとして不純物を導入することによって、ソース領域４７及びドレイン領域４８を形成する。
【００５３】
次いで、層間絶縁膜４９を形成したのち、ソース領域４７及びドレイン領域４８に達するビアホールを形成する（なお、図においては、ドレイン領域４８側のみを示している）。次いで、ＴｉＮからなるバリアメタル５０を介してＷ膜を設け、ＣＭＰ法で研磨して平坦化することによってＷプラグ５１を形成する。
【００５４】
次いで、図５乃至図６に示した製造工程を適用して埋込配線３１を形成する。次いで、デュアルダマシン工程を用いて、Ｃｕビア５２とＣｕ埋込配線５３を同時に形成する。なお、この場合のＣｕ埋込配線５３を埋め込む層間絶縁膜の層構造は埋込配線３１を埋め込む層間絶縁膜と同じ積層順位とする。
【００５５】
次いで、このようなデュアルダマシン工程を必要とする層数分繰り返したのち、その表面をＣｕバリア膜３２で覆うことによって、多層配線構造の形成工程が完了する。なお、図においては、各Ｃｕ埋込配線５３とＣｕビア５２との接続を同じ箇所で行っているが、実際には異なった位置で行っている。
【実施例２】
【００５６】
次に、図８乃至図１０を参照して、本発明の実施例２の半導体装置の製造方法を説明するが、この実施例２は実施例１におけるＣｕバリア膜をＤＶＳｃＰを用いて成膜した炭化シリコン薄膜に置き換えたものである。また、ここでも、ｈｐの３２ｎｍノードのデバイス相当のダマシン工程として説明する。
【００５７】
まず、図８（ａ）に示すように、下地となる高密度ＳｉＣＯからなるＬｏｗ-ｋキャップ膜２１上に、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｃｕバリア膜となる厚さが、例えば、１５ｎｍの炭化シリコン薄膜５４を成膜する。この場合の成膜条件は、実施例１における炭化シリコン薄膜２５の成膜条件と同じにする。
【００５８】
以降は、実施例１と同様に、プラズマＣＶＤ法を用いて炭化シリコン薄膜５４上に厚さが、例えば、６０ｎｍのポーラスＳｉＣＯからなるポーラスＬｏｗ-ｋ膜２３と、高密度ＳｉＣＯからなる厚さが、例えば、４０ｎｍのＬｏｗ-ｋキャップ膜２４を順次成膜する。次いで、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｌｏｗ-ｋキャップ膜２４の上にハードマスクとなる厚さが、例えば、２０ｎｍの炭化シリコン薄膜２５を成膜する。
【００５９】
次いで、図８（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図８（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。
【００６０】
次いで、図８（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＬｏｗ-ｋキャップ膜２４及びポーラスＬｏｗ-ｋ膜２３を順次選択的にエッチングしてトレンチ２８を形成する。
【００６１】
次いで、図９（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、炭化シリコン薄膜５４の露出部も同時にエッチングにより除去される。次いで、図９（ｆ）に示すようにＴａ／ＴａＮからなるバリアメタル膜２９を形成したのち、Ｃｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００６２】
次いで、図９（ｇ）に示すように、ＣＭＰ法により埋込配線３１を形成する。次いで、図９（ｈ）に示すように、再び、ＤＶＳｃＰを用いたプラズマＣＶＤ法によりＣｕバリア膜となる炭化シリコン薄膜５５を設けることにより一層分の埋込配線構造が完成する。以降は、同様の工程を繰り返すことによって図7に示した半導体装置と同様の積層構造が得られる。
【００６３】
このように、本発明の実施例２においては、ハードマスクとＣｕバリア膜を同じ炭化シリコン薄膜で形成しているので、同時にドライエッチングで除去することが容易になる。９０ｎｍから６５ｎｍ、４５ｎｍそして３２ｎｍノードと集積化がすすむなかで、Ｃｕバリア膜の膜厚は常にトレンチ２８の深さのほぼ５分の１を保ってきた。
【００６４】
即ち、一般に、Ｃｕ埋込配線の側面と底面はバリアメタル膜で保護されているが、上面は保護されていない。そのためＣｕバリア膜はＣｕの性能を保つために密度の高い膜、例えば、高密度ＳｉＣＮ膜を使い、配線工程における水分や様々なガスからＣｕを保護している。しかし、密度が高いと配線間容量が増大するので、トレンチ深さの５分の１程度にとどめている。
【００６５】
しかし、炭化シリコン薄膜を用いた場合には誘電率が低いので、膜厚を厚くして保護性能を高めても配線間容量の増加が抑制される。一方、膜厚を薄いままにしておくと、配線間容量をさらに低減することができるので、この事情を図１０を参照して説明する。
【００６６】
図１０は、本発明の実施例２の構造による誘電率低減効果の説明であり、図１０（ａ）は多層配線構造の概念的断面図であり、図１０（ｂ）は配線間容量の誘電率依存性の説明図である。図１０（ａ）に示すように、ここでは、プラズマＳｉＯ２膜６１上にＳｉＣＮ-Ｃｕバリア膜６２を介して埋込配線６３を形成し、ついで、本発明のＣｕバリア膜６４を設ける。その上にポーラスＬｏｗ-ｋ膜６６,６５及びＬｏｗ-ｋキャップ膜６７を設け、このポーラスＬｏｗ-ｋ膜６５に直行する幅５０ｎｍで間隔５０ｎｍのＣｕからなる埋込配線６８を設ける。
【００６７】
次いで、本発明のＣｕバリア膜６９を介してポーラスＬｏｗ-ｋ膜７２を設け、次いで、その上に埋込配線７３を形成し、最後に、本発明のＣｕバリア膜７４を設ける。本発明のＣｕバリア膜６４,６９,７４について、Ｃｕバリア膜６９で代表して説明する。右側の拡大図にしめすように、Ｃｕバリア膜６９は、密着層となる誘電率が５．５で厚さが、例えば、５ｎｍのＳｉＣＮ膜７０と、ＤＶＳｃＰを用いて成膜した炭化シリコン薄膜７１の二層構造になっている。
【００６８】
図１０（ｂ）は、Ｃｕバリア膜の上層の膜の膜厚を１０ｎｍ及び２０ｎｍにした場合の配線間容量を上層の誘電率を変えてプロットしてある。例えば、厚さが２０ｎｍで誘電率が４.５のＳｉＣＯ膜を、誘電率が３.５の本発明による炭化シリコン薄膜を用いて１０ｎｍの厚さに変えると、配線間容量を４.３％低減することができる。
【００６９】
仮に、ポーラスＬｏｗ-ｋ膜の誘電率のみを低減させて同様の配線間容量の低減をするには、誘電率を２．４から２.１以下に変える必要があるが、誘電率の低減に伴う機械強度の低下により、多層配線の機械強度が低下することが懸念される。一方、本発明の実施例２では、Ｃｕバリア膜に炭化シリコン薄膜を用いることで、ポーラスＬｏｗ-ｋ膜の誘電率を変えることなく配線間容量の低減が可能になる。
【実施例３】
【００７０】
次に、図１１乃至図１６を参照して、本発明の実施例３の半導体装置の製造方法を説明するが、この実施例３は実施例２におけるポーラスＬｏｗ-ｋ膜及びＬｏｗ-ｋキャップ膜をＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜に置き換えたものである。また、ここでも、ｈｐの３２ｎｍノードのデバイス相当のダマシン工程として説明する。
【００７１】
まず、図１１（ａ）に示すように、本発明のＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜５６からなる下地上に、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｃｕバリア膜となる厚さが、例えば、１５ｎｍの炭化シリコン薄膜５４を成膜する。この場合の成膜条件は、実施例１における炭化シリコン薄膜２５の成膜条件と同じにする。
【００７２】
引き続いて、同じ真空チャンバーにおいて、厚さが、例えば、８０ｎｍのＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜５７とハードマスクとなる厚さが、例えば、１５ｎｍの炭化シリコン薄膜２５を順次成膜する。
【００７３】
ＳｉＣＯ系Ｌｏｗ-ｋ膜５６，５７の成膜条件は、例えば、ＤＶＳＣＰ流量を２０ｃｃ／分、酸素を８０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦRバイアスを２７ＭＨｚで１.０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃以上、例えば、３９０℃とする。
【００７４】
次いで、図１１（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図１１（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。
【００７５】
次いで、図１１（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＳｉＣＯ系Ｌｏｗ-ｋ膜５７を選択的にエッチングしてトレンチ２８を形成する。
【００７６】
次いで、図１２（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、Ｃｕバリア膜となる炭化シリコン薄膜５４の露出部も同時にエッチングにより除去される。次いで、図１２（ｆ）に示すようにＴａ／ＴａＮからなるバリアメタル膜２９を形成したのち、Ｃｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００７７】
次いで、図１２（ｇ）に示すように、ＣＭＰ法により埋込配線３１を形成する。次いで、図１２（ｈ）に示すように、再び、ＤＶＳｃＰを用いたプラズマＣＶＤ法によりＣｕバリア膜となる炭化シリコン薄膜５５を設けることにより一層分の埋込配線構造が完成する。以降は、同様の工程を繰り返すことによって図7に示した半導体装置と同様の積層構造が得られる。
【００７８】
このように、本発明の実施例３においては、ポーラスＬｏｗ-ｋ膜もＤＶＳｃＰを用いたプラズマＣＶＤ法により形成しているので、同じ原料を用いてＣｕバリア膜、ポーラスＬｏｗ-ｋ膜及びハードマスクを一連の成膜工程で形成することが可能になる。
【００７９】
また、ポーラスＬｏｗ-ｋ膜は、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料であるＤＶＳｃＰを用いて、従来より高エネルギーな条件で成膜している。その結果、高強度なＳｉ−（ＣＨ２）ｎ−Ｓｉのネットワークによる機械的に高強度なポーラスＳｉＣＯ膜が成膜できる。
【００８０】
図１３は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜のエッチング選択比の酸素濃度依存性の説明図である。ここでは、エッチングガスとしてＣＦ４とＡｒの混合ガスを用い、５０ｍＴｏｒｒの圧力下で、１３ＭＨｚで０.６Ｗ／ｃｍ２のＲＦパワーを印加した場合のポーラスＳｉＣＯ膜中の酸素濃度〔ａｔｍ％〕とＳｉＣのエッチングレートに対する比をプロットしている。図に示すように、エッチング選択比はポーラスＳｉＣＯ膜中の酸素濃度に対してリニア−な関係にある。
【００８１】
図１４は、本発明の実施例３のビア歩留りの酸素濃度依存性の説明図である。ここでは、ＳｉＣの膜厚を２５ｎｍとし、ポーラスＳｉＣＯ膜の膜厚を１００ｎｍとし、バリアメタルをＴａ／ＴａＮの積層構造とした１４０ｎｍピッチのＣｕ二層配線を作成した場合の、ビアの歩留まりの関係を示している。
【００８２】
図１３に示すように、酸素濃度が低いとエッチング選択比が小さいためオーバーエッチング量が大きくなり、その結果、図１４に示すように、バリアメタルの被覆性が悪化しビアの歩留まりが低下する。一方、本発明によるポーラスＳｉＣＯ膜は、後述するように従来のＬｏｗ-ｋ膜より機械的強度が高いので、バリアメタルのＣＭＰ工程のオーバーポリッシュによりキズなどの機械的なダメージが少ないため歩留まりが向上する。
【００８３】
図１５は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜中の酸素濃度の酸素流量比依存性の説明図である。このとき、真空チャンバーの圧力は１Ｔｏｒｒで、ＲＦバイアスは２７ＭＨｚで１.０Ｗ／ｃｍ２である。図から明らかなように、酸素流量比を４倍以上に調整することにより、ポーラスＳｉＣＯ膜中の酸素濃度を４０ａｔｏｍ％以上に調整することができる。その結果、図１４に示したように、ビアの歩留りが１００％になる。
【００８４】
図１６は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜の機械的強度の説明図である。従来のＬｏｗ-ｋ膜は、原料ガスとしてＴＭＳ（テトラメチルシラン)とＣＯ２ガスを用いたプラズマＣＶＤ法により、成膜温度を３９０℃、圧力を４Ｔｏｒｒ、ＲＦバイアスを１３ＭＨｚで１．０Ｗ／ｃｍ２の条件下で成膜したポーラスＳｉＣＯ膜である。一方、本発明では、上述のようにＤＶＳｃＰ流量を２０ｃｃ／分、酸素を８０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦバイアスは２７ＭＨｚで１.０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃と３９０℃とした。
【００８５】
図１６から明らかなように、本発明のポーラスＬｏｗ-ｋ膜は従来のポーラスＳｉＣＯ膜に比べて高い機械強度を得ることができる。実際、上記の図７のように４層の配線を作成すると、誘電率２.７の従来のＬｏｗ-ｋ膜と従来の誘電率３.７のＳｉＣＯ膜を用いた構造では一層目のＬｏｗ-ｋ膜とＣｕバリア膜との界面でハガレが生じた。しかし、本発明で誘電率２.５のポーラスＳｉＣＯＬｏｗ-ｋ膜と誘電率３.５の炭化シリコン薄膜からなるＣｕバリア膜を同じプラズマＣＶＤ装置内で連続して成膜すると、全くハガレがみられなかった。
【実施例４】
【００８６】
次に、図１７乃至図２５を参照して、本発明の実施例４の半導体装置の製造方法を説明するが、ここでは、上述の実施例２におけるＳｉＣ系のＣｕバリア膜の成膜工程の後処理工程として説明する。図１７（ａ）に示すように、上記の図９（ｈ）と同様に埋込配線を炭化シリコン薄膜５５からなるＣｕバリア膜で覆う。この場合の成膜条件は、図１８のタイムチャートに示すように、ＤＶＳｃＰ流量を５０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦバイアスは２７ＭＨｚで７００ｍＷ／ｃｍ２、低周波ＲＦバイアスは４００ＫＨｚで８０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃とする。
【００８７】
引き続いて、同じ真空チャンバーにおいて、ＣＨ３ＯＨを７０ｃｃ／分流して０．７Ｔｏｒｒにした状態で高周波ＲＦバイアスを２７ＭＨｚで５００ｍＷ／ｃｍ２、低周波ＲＦバイアスを４００ＫＨｚで８０Ｗ／ｃｍ２印加してプラズマを発生させる。発生させたＣＨ３ＯＨ雰囲気５８中に基板を３０秒程度晒す。その結果、図１７（ｃ）に示すように、炭化シリコン薄膜５５は、ＳｉＣＯ膜５９に変換される。
【００８８】
図１９は、本発明の実施例4におけるＳｉ-Ｈピーク強度の後処理時間依存性の説明図である。図から明らかなように、ＦＴ-ＩＲでのＳｉ-Ｈピーク強度は後処理時間とともに減少し、３０秒間の後処理によりＦＴ-ＩＲでのＳｉ-Ｈピーク強度は消失する。
【００８９】
図２０は、本発明の実施例４におけるＳｉ-ＯＨピーク強度の大気放置時間依存性の説明図である。図から明らかなように、後処理をしない場合には、ＦＴ-ＩＲでのＳｉ-ＯＨピーク強度は経時的に増加する。一方、実施例４のように３０秒間の後処理を行った場合には、ＦＴ-ＩＲでのＳｉ-ＯＨピーク強度は消失し、経時的変化が見られない。なお、このＳｉ-ＯＨピーク強度は、膜に付着した水分の量を表している。
【００９０】
図２１は、本発明の実施例４における誘電率変化の大気放置時間依存性の説明図である。
図から明らかなように、後処理をしない場合には、誘電率は経時的に増大するが、３０秒間の後処理をした場合には、誘電率の経時的変化は殆どみられなかった。図２０と図２１に示した結果を合わせて考察すると、後処理により水分の吸着量が抑制され、誘電率の経時的変化が抑制されたことがわかる。
【００９１】
ＲＦプラズマ後処理のプラズマあるいは加熱温度による下地のダメージを気にする場合、紫外線照射によるＵＶキュアが有効である。即ち、ＵＶキュアのエネルギーを利用すれば処理温度を低減できる。ＵＶキュアの場合はエネルギーが大きいので、酸化の強い酸素を用いるとＳｉ−Ｈの結合をＳｉ−Ｏ−Ｓｉのネットワークに変えることも可能である。
【００９２】
図２２は、本発明の実施例4におけるＳｉ-Ｈピーク強度の酸素添加依存性の説明図である。ＵＶキュアおける圧力は５０Ｔｏｒｒで、窒素に対して５％の酸素を含ませたところ、炭化シリコン薄膜の収縮率（シュリンケージ）が３％以上でＳｉ−Ｈのピークが消失したが、酸素がなく窒素だけだと、完全にＳｉ−Ｈのピークは消失しない。
【００９３】
図２３は、本発明の実施例４におけるＳｉ-ＯＨピーク強度の紫外線処理依存性の説明図である。図に示すように酸素含有雰囲気中でＵＶキュアを行うと、酸素雰囲気によりＳｉ−Ｈ結合がなくなるので、水分の付着が減っている効果が見える。
【００９４】
図２４は、本発明の実施例４における誘電率変化の紫外線処理依存性の説明図である。図に示すように、酸素雰囲気によりＳｉ−Ｈ結合がなくなるので、水分の付着が減って誘電率の上昇がおさえられている。
【００９５】
図２５は、本発明の実施例4におけるキュア効果のモデル図である。その後の配線工程のエッチングやウエット処理によりＳｉ−Ｈ結合がＳｉ−ＯＨになり、そこに水分が吸着して誘電率が上昇する等の悪影響をおよぼす。しかし、本発明の実施例４においては、酸素を含む雰囲気中でのＵＶ処理により、Ｓｉ−Ｈ結合はＳｉ−Ｏ−Ｓｉ結合となり、その後の配線工程のエッチングやウエット処理により変化せず、配線の性能は安定することになる。
【００９６】
本発明の炭化シリコン薄膜は、多くの水素を含む構造のために低誘電率の絶縁膜を形成するが、極度に誘電率を下げていくと膜中にはＣ−Ｈ結合のみならずＳｉ−Ｈ結合が増加する。Ｓｉ−Ｈ結合は上述のように大気雰囲気中ではＳｉ−ＯＨとなり水分を吸着し、誘電率が増大する。このような大気雰囲気中での特性劣化を防ぐためには、後処理プラズマ処理によりＳｉ−Ｈ結合をなくすことが有効であることがわかった。
【００９７】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、
前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
（付記２）前記炭化シリコン薄膜を、Ｃｕに対する拡散防止膜としても成膜する工程を有する付記１に記載の半導体装置の製造方法。
（付記３）前記拡散防止膜をエッチングする工程において、前記ハードマスクを同時に除去する付記２に記載の半導体装置の製造方法。
（付記４）前記原料が、１−１、ジビニール−１−シラシクロペンタンである付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記５）前記ハードマスクが酸素を含有しておらず、且つ、前記低誘電率絶縁膜と合わせた等価誘電率が５以下である付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記６）前記低誘電率絶縁膜のエッチ工程におけるエッチングガスとして、フロロカーボンガスを用いる付記１乃至付記５のいずれか１に記載の半導体装置の製造方法。
（付記７）前記フロロカーボンガスが、ＣF４ガスである付記６に記載の半導体装置の製造方法。
（付記８）下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、
前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、
前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
（付記９）前記拡散防止膜と前記層間絶縁膜を同一反応室で成膜する付記８に記載の半導体装置の製造方法。
（付記１０）前記原料が、１−１、ジビニール−１−シラシクロペンタンであり、且つ、前記酸素含有ガスが酸素であり、前記酸素ガスの流量を前記原料の流量の４倍以上として成膜する付記８または付記９に記載の半導体装置の製造方法。
（付記１１）前記層間絶縁膜の成膜工程における成膜温度を、３５０℃以上とした付記８乃至付記１０のいずれか１に記載の半導体装置。
（付記１２）前記酸素含有ガスが、メチルアルコール、エチルアルコール或いはイソプロピルアルコールのいずれかである付記８または付記９に記載の半導体装置の製造方法。
（付記１３）前記層間絶縁膜をエッチングする工程において、エッチングマスクとして、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いてＳｉＣを主とする組成の炭化シリコン薄膜からなるハードマスクを用いる付記８に記載の半導体装置の製造方法。
（付記１４）前記ハードマスクとなる炭化シリコン薄膜の成膜後に、前記炭化シリコン薄膜を酸化系のガス雰囲気中でプラズマ処理して前記炭化シリコン薄膜を酸化する工程を有する付記１または付記１３に記載の半導体装置の製造方法。
（付記１５）前記炭化シリコン薄膜の成膜工程と、前記酸化系ガス中でのプラズマ処理とを、同一の反応室で行う付記１４に記載の半導体装置の製造方法。
（付記１６）前記酸化系のガスが、メチルアルコール、エチルアルコール或いはイソプロピルアルコールのいずれかである付記１４または付記１５に記載の半導体装置の製造方法。
（付記１７）下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜を成膜する工程と、
前記炭化シリコン薄膜を酸化性ガス雰囲気中で紫外線処理する工程と
を有する半導体装置の製造方法。
（付記１８）前記酸化性ガス雰囲気が、窒素ガスと酸素ガスの混合雰囲気である付記１７に記載の半導体装置の製造方法。
（付記１９）前記紫外線処理工程における基板温度を２００℃以上とする付記１７または付記１８に記載の半導体装置の製造方法。
【符号の説明】
【００９８】
１ 下地
２ 拡散防止膜
３ 低誘電率絶縁膜
４ 炭化シリコン薄膜
５ ハードマスク
６ 配線形成用溝
１１ 真空チャンバー
１２ ウェーハステージ
１３ 被処理基板
１４ シャワーヘッド
１５ 高周波のＲＦ発振機
１６ 低周波のＲＦ発振機
１７ 気化器
１８ Ｈｅガス配管
１９ 原料配管
２０ Ｏ２ガス配管
２１ Ｌｏｗ-ｋキャップ膜
２２，３２ Ｃｕバリア膜
２３ ポーラスＬｏｗ-ｋ膜
２４ Ｌｏｗ-ｋキャップ膜
２５ 炭化シリコン薄膜
２６ レジストパターン
２７ ハードマスク
２８ トレンチ
２９ バリアメタル膜
３０ Ｃｕ埋込層
３１ 埋込配線
４１ シリコン基板
４２ 素子分離絶縁膜
４３ ゲート絶縁膜
４４ ゲート電極
４５ エクステンション領域
４６ サイドウォール
４７ ソース領域
４８ ドレイン領域
４９ 層間絶縁膜
５０ バリアメタル
５１ Ｗプラグ
５２ Ｃｕビア
５３ Ｃｕ埋込配線
５４，５５ 炭化シリコン薄膜
５６，５７ ＳｉＣＯ系Ｌｏｗ-ｋ膜
５８ ＣＨ３ＯＨ雰囲気
５９ ＳｉＣＯ膜
６１ プラズマＳｉＯ２膜
６２ ＳｉＣＮ−Ｃｕバリア膜
６３，６８，７３ 埋込配線
６４，６９，７４ Ｃｕバリア膜
６５，６６，７２ ポーラスＬｏｗ-ｋ膜
６７ Ｌｏｗ-ｋキャップ膜
７０ ＳｉＣＮ膜
７１ 炭化シリコン薄膜
８１，８７ Ｃｕ拡散防止膜
８２ ポーラスＬｏｗ-ｋ膜
８３ Ｌｏｗ-ｋキャップ膜
８４ バリアメタル膜
８５ Ｃｕビア
８６ Ｃｕ埋込配線
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、例えば、３２ｎｍノード以降のロジック系半導体集積回路装置をはじめとするＬｏｗ-ｋ膜を用いた高集積度半導体装置の多層配線形成プロセスに関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化及び高速化にともなって、多層配線の形成には銅を配線用導電材料として用いるダマシン法が広く用いられてきた。それとともに、層間絶縁膜の実効誘電率の低減が求められ、ＳｉＣＯによるＬｏｗ-ｋ膜が広く用いられるようになってきた。
【０００３】
このようなＬｏｗ-ｋ膜としては、環状構造をもった原料をＣＶＤ装置に導入し、その構造を生かして空孔を形成することにより、低誘電率の膜を形成することが提案されている（例えば、特許文献１参照）。
【０００４】
ここで、図２６を参照して従来の埋込配線構造を説明する。図２６は従来の埋込配線の概念的断面図であり、ここでは、バリアメタル膜８４を介してＣｕビア８５とＣｕ埋込配線８６を一括して形成するデュアルダマシン工程による埋込配線として説明する。層間絶縁膜は、ＳｉＣＮ系のＣｕ拡散防止膜８１／ポーラスＳｉＣＯ系のポーラスＬｏｗ-ｋ膜８２／高密度ＳｉＣＯ系のＬｏｗ-ｋキャップ膜８３からなり、Ｃｕ拡散防止膜８１はポーラスＬｏｗ-ｋ膜８２のドライエッチングストップ層も兼ねている。
【０００５】
しかし、レジストマスクによって配線トレンチをエッチングするプロセスを採用した場合、アッシングによるレジスト除去の際にポーラスＬｏｗ-ｋ膜８２の側壁が変質し、層間絶縁膜の実効誘電率が増加してしまうという問題が生じている。
【０００６】
このような問題を解決するために、レジストのパターンをＳｉＣ（炭化シリコン）に転写しＳｉＣハードマスクによってＬｏｗ-ｋ膜をエッチングすることが提案されている（例えば、特許文献２参照）。この提案では、Ｌｏｗ-ｋ膜の側壁はレジストのアッシングに曝されないので、Ｌｏｗ-ｋ膜が変質するおそれがない。
【０００７】
また、Ｌｏｗ-ｋ材料に比べてエッチングレートの小さいＳｉＣハードマスクを用いることにより、Ｌｏｗ-ｋのエッチング中にハードマスクのパターン形状が変化することが抑制されるので、良好なエッチング形状が得られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開公報ＷＯ２００３/０１９６４５
【特許文献２】特開２００９−００４６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年のＬｏｗ-ｋ材料は誘電率を下げるためにＳｉＣＨ３結合を膜中に増やすという方法をとっているため、Ｌｏｗ-ｋ材料の誘電率が低下するにしたがってＳｉＣ（炭化シリコン）がハードマスクとして機能しにくくなっているという問題がある。
【００１０】
即ち、ＳｉＣＨ３結合を増やすとＬｏｗ-ｋ膜中のＣ/Ｓｉ組成比が２に近づく。一方、ハードマスクに用いるストイキオメトリなＳｉＣはＣ/Ｓｉ組成比が２であるので、層間絶縁膜とハードマスクのドライエッチングレートが近くなり、Ｌｏｗ-ｋのエッチングの際にハードマスクのＳｉＣもエッチングされることになる。
【００１１】
そのため、上述の特許文献２における提案では、エッチングにより形成されるトレンチの形状が悪化し、配線間リークあるいは配線間ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃｓ Ｂｒｅａｋｄｏｗｎ）特性の劣化といった問題が懸念される。
【００１２】
また、上述のようにＣｕ埋込配線における層間絶縁膜として誘電率の低いＳｉＣＯが用いられてきたが、多層配線の信頼性が低下するという問題がある。即ち、従来のＳｉＣＯ膜は、機械強度が低いために多層配線プロセスにおけるＣＭＰ（化学機械研磨）工程や、パッケージの工程におけるワイヤーボンディング工程などで、応力に耐え切れず膜が破壊し膜剥がれが生じてしまう。
【００１３】
例えば、上述の特許文献１の提案では、原料の環状構造をそのまま膜中に形成するために低エネルギーで堆積する必要がある。しかし、高い機械強度の膜を形成するには高エネルギーで強固な結合をもつ膜を堆積しなくてはならないため、特許文献１で提案された手法では高い機械強度をもつ膜を形成するのは困難であった。
【００１４】
したがって、本発明は、炭化シリコン薄膜の機械強度を高め、膜の消失や剥離を防止することを目的とする。
【課題を解決するための手段】
【００１５】
開示する一観点からは、ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
また、開示する別の観点からは、下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
開示の半導体装置の製造方法によれば、環状構造を分解し、炭化シリコン薄膜中の−Ｃ２Ｈ４−の強固なネットワークにより高い機械強度が実現でき、膜の消失や剥離を防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態の半導体装置の基本的製造工程の説明図である。
【図２】低誘電率絶縁膜に対するエッチング選択比のＣ／Ｓi組成比依存性の説明図である。
【図３】本発明の炭化シリコン薄膜の誘電率のＲＦパワー依存性の説明図である。
【図４】本発明の各実施例に用いるプラズマＣＶＤ装置の概念的構成図である。
【図５】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図６】本発明の実施例１の半導体装置の製造工程の図５以降の説明図である。
【図７】本発明の実施例１の製造工程を適用した半導体装置の概念的構成図である。
【図８】本発明の実施例２の半導体装置の製造工程の途中までの説明図である。
【図９】本発明の実施例２の半導体装置の製造工程の図８以降の説明図である。
【図１０】本発明の実施例２の構造による誘電率低減効果の説明図である。
【図１１】本発明の実施例３の半導体装置の製造工程の途中までの説明図である。
【図１２】本発明の実施例３の半導体装置の製造工程の図１１以降の説明図である。
【図１３】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜のエッチング選択比の酸素濃度依存性の説明図である。
【図１４】本発明の実施例３のビア歩留りの酸素濃度依存性の説明図である。
【図１５】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜中の酸素濃度の酸素流量比依存性の説明図である。
【図１６】本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜の機械的強度の説明図である。
【図１７】本発明の実施例４の半導体装置の製造工程の説明図である。
【図１８】本発明の実施例４の製造工程のタイムチャートである。
【図１９】本発明の実施例4におけるＳｉ-Ｈピーク強度の後処理時間依存性の説明図である。
【図２０】本発明の実施例４におけるＳｉ-ＯＨピーク強度の大気放置時間依存性の説明図である。
【図２１】本発明の実施例４における誘電率変化の大気放置時間依存性の説明図である。
【図２２】本発明の実施例4におけるＳｉ-Ｈピーク強度の酸素添加依存性の説明図である。
【図２３】本発明の実施例４におけるＳｉ-ＯＨピーク強度の紫外線処理依存性の説明図である。
【図２４】本発明の実施例４における誘電率変化の紫外線処理依存性の説明図である。
【図２５】本発明の実施例4におけるキュア効果のモデル図である。
【図２６】従来の埋込配線の概念的断面図である。
【発明を実施するための形態】
【００１９】
ここで、図１乃至図３を参照して、本発明の実施の形態の半導体装置の製造工程を説明する。図１は、本発明の実施の形態の半導体装置の製造工程の説明図であり、ここではシングルダマシン工程として説明する。まず、図1（ａ）に示すように、下地１の上に拡散防止膜２、ポーラスな低誘電率絶縁膜３を成膜したのち、本発明の特徴点である炭化シリコン薄膜４を成膜する。下地１は例えば、高密度ＳｉＣＯ系のＬｏｗ-ｋキャップ膜等からなり、また、ポーラスな低誘電率絶縁膜３は、典型的にはポーラスＳｉＣＯ膜である。
【００２０】
炭化シリコン薄膜４は、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料、典型的には、１−１、ジビニール−１−シラシクロペンタン（ＤＶＳｃＰ：１−１，ｄｉｖｉｎｙｌ-ｓｉｌａｃｙｃｌｏｐｅｎｔａｎｅ）を用いたプラズマＣＶＤ法によって成膜する。
【００２１】
次いで、図１（ｂ）に示すように、炭化シリコン薄膜４を所定パターンにエッチングしてハードマスク５とする。次いで、図１（ｃ）に示すように、ハードマスク５をエッチングマスクとして低誘電率絶縁膜３をドライエッチングして配線形成用溝６を形成する。
【００２２】
次いで、図１（ｄ）に示すように、ハードマスク５を除去する工程を利用して、拡散防止膜２の露出部を除去する。以降は、バリアメタル膜を介してＣｕ埋込層により配線形成用溝６を埋め込んだのち、ＣＭＰ（化学機械研磨)法により、低誘電率絶縁膜３の表面が露出するまで研磨することにより埋込配線を形成する。
【００２３】
従来のＳｉＣ膜は-Ｓｉ-ＣＨ２-Ｓｉ-といったネットワークにより形成されるためＣ／Ｓｉ組成比が２に近づくのに対し、本発明では-Ｓｉ-ＣＨ２-ＣＨ２-Ｓｉといったネットワークが主体なので、炭化シリコン薄膜４中のＣ／Ｓｉ比が４に近づく。このため、各種の低誘電率絶縁膜とはＣ／Ｓｉ組成比が大きく異なり、エッチングレートが大きく異なることになる。
【００２４】
図２は、低誘電率絶縁膜に対するエッチング選択比のＣ／Ｓｉ組成依存性の説明図である。図２（ａ）は、各ＳｉＣ膜の組成説明図であり、１ＳｉＣは、本発明による炭化シリコン薄膜（誘電率：３．５）であり、２ＳｉＣは、ＤＭＤＭＯＳ（ジメチルヂメトキシシラン:Ｓｉ（ＣＨ３）２（ＯＣＨ３）２）によるＳｉＣＯ膜（誘電率：３．７）である。また、３ＳｉＣは、４ＭＳ（テトラメチルシラン:Ｓｉ（ＣＨ３）４）とＣＯ２によるＳｉＣＯ膜（誘電率：４．５）であり、４ＳｉＣは、４ＭＳとＮＨ３によるＳｉＣＯ膜（誘電率：５．５）である。
【００２５】
図２（ｂ）は、ＣＦ４ガス、Ｃ５Ｆ８ガス及びＣ４Ｆ８ガスによるエッチングにおける低誘電率絶縁膜に対する各ＳｉＣ膜のエッチング選択比を示したものである。図から明らかなように、Ｃ／Ｓｉ組成比の大きい材料はエッチレートが小さく、Ｌｏｗ-ｋとのエッチング選択比が大きい。つまり、エッチング選択比はＣ／Ｓｉ組成比で大きく異なり、本発明によりＣ／Ｓｉ比を大きくすることでエッチング選択比を大きくすることができる。
【００２６】
ここで、
配線形成用溝６の深さをｔ１
ハードマスク５の厚さをｔ２
低誘電率絶縁膜３のエッチングレートをｒ１
ハードマスク５のエッチングレートをｒ２
とすると、ハードマスク５がエッチングマスクとして機能するためには、
ｔ１／ｒ１＜ｔ２／ｒ２
の関係が必要である。
【００２７】
エッチング選択比ｓは、
ｓ＝ｒ２／ｒ１
であるので、
ｔ１／ｔ２＜ｓ
の関係が成り立つ。ハードマスク５は最終的に除去しないといけないので、ハードマスク５の除去の際に低誘電率絶縁膜３にダメージが生じないためには、ハードマスク５は薄いほうが好ましい。つまり、ｔ２は小さいことが好ましい。この点、本発明ではsが大きくなるのでｔ２を小さくすることが可能である。
【００２８】
エッチング中にハードマスク５がなくならないためには、低誘電率絶縁膜３とのエッチング選択比ｓは少なくとも５であることが望まれる。本発明による炭化シリコン薄膜４は図２（ｂ）に示したようにエッチング選択比が大きく、フロロカーボン系ガスのエッチング条件を最適化することにより選択比５を確保することができる。なお、エッチングレートは、エッチング時の反応室圧力やＲＦパワーよりもエッチングガスに依存するので、少なくともＣ４Ｆ８ガスを使う限りは容易に選択比が確保できる。
【００２９】
また、本発明においては、拡散防止膜２も炭化シリコン薄膜４と同じ成膜方法で成膜しても良く、この場合も、拡散防止膜２をハードマスク５と同時にエッチングすることができる。特に、本発明の炭化シリコン薄膜４は上述のように他の拡散防止膜に比べて誘電率が低いので、層間絶縁膜全体の誘電率を低下することができる。
【００３０】
図３は、本発明の炭化シリコン薄膜の誘電率のＲＦパワー依存性の説明図であり、ここでは、１３ＭＨｚＲＦパワーを変化させた時の炭化シリコン薄膜の誘電率を示している。なお、他の成膜条件としては、ＤＶＳｃＰ流量は３０ｃｃ／分、Ｈｅキャリアガス流量は７０ｃｃ／分、チャンバー圧力は１．０Ｔｏｒｒ、成膜温度は３５０℃である。この成膜条件内では、炭化シリコン薄膜４の膜中のＣ／Ｓｉ組成比は４を保つ。
【００３１】
図３に示すように、誘電率はＲＦパワーの増大と共に増加することがわかる。したがって、Ｃ／Ｓｉ組成比を４に保ったままで誘電率を変えることができるので、低誘電率絶縁膜３に対するエッチング選択比を変えずに炭化シリコン薄膜４の誘電率を調整することが可能になる。
【００３２】
また、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料、典型的には、１−１、ジビニール−１−シラシクロペンタン（ＤＶＳｃＰ：１−１，ｄｉｖｉｎｙｌ-ｓｉｌａｃｙｃｌｏｐｅｎｔａｎｅ）と酸化ガスを用いたプラズマＣＶＤ法によって低誘電率絶縁膜３を成膜しても良い。酸化ガスはメチルアルコール、エチルアルコール、イソプロピルアルコールなどのアルコールでも良いが、典型的にはＯ２ガスである。
【００３３】
因みに、ＤＶＳｃＰとＯ２ガスを用いる場合には、Ｏ２／ＤＶＳｃＰの流量比を４以上するとともに、成膜温度を３５０℃とする。流量比を４以上にすることによって、ビア形成時の歩留まりが大幅に向上し、また、成膜温度を３５０℃以上にすることによって、同じ屈折率の膜でも機械的強度を高めることができる。
【００３４】
この場合は、低誘電率絶縁膜３と炭化シリコン薄膜４とを同一反応室で一連の工程で成膜すれば良い。また、拡散防止膜２も本発明の炭化シリコン薄膜とする場合には、拡散防止膜２も同一反応室で一連の工程で成膜すれば良い。
【００３５】
また、炭化シリコン薄膜を拡散防止膜２として用いる場合には、拡散防止膜２の成膜のちに、酸化系のガスでプラズマ処理を行ったり或いは紫外線照射処理を行っても良い。このような処理を行うことによって、拡散防止膜２誘電率の経時的劣化を大幅に低減することが可能になる。
【００３６】
なお、この場合も、成膜とプラズマ処理或いは紫外線照射処理を同じ反応室で行えば良い。また、この場合の酸化ガスとしては、酸化反応が穏やかなメチルアルコール、エチルアルコール、イソプロピルアルコールなどのアルコールを用いることが望ましい。
【００３７】
紫外線照射処理の基板温度としては、２００℃以上とすることがのぞましい。また、誘電率の経時的変化を大幅に低減するためには、紫外線照射処理のちの炭化シリコン薄膜の収縮率が３％以上になる条件で行うことが望ましく、そのためには、雰囲気としては、酸化性雰囲気、例えば、窒素ガスと酸素ガスの混合雰囲気を用いることが望ましい。
【実施例１】
【００３８】
以上を前提として、次に、図４乃至図７を参照して、本発明の実施例１の半導体装置の製造方法を説明する。図４は、本発明の各実施例に用いるプラズマＣＶＤ装置の概念的構成図であり、このプラズマＣＶＤ装置は、枚葉式の一般的な平行平板型の真空チャンバーである。具体的には、真空チャンバー１１内には、被処理基板１３を載置するとともに加熱する下部電極を兼ねるウェーハステージ１２と上部電極を兼ねるシャワーヘッド１４が収容されている。
【００３９】
この平行平板型の電極には、例えば、２７ＭＨｚの高周波ＲＦ発振機１５と例えば、４００ＫＨｚの低周波ＲＦ発振機１６とが接続されている。なお、２７ＭＨｚの高周波のＲＦ発振機１５は必要に応じて１３ＭＨｚのＲＦ発振機に切り替える。
【００４０】
原料配管１９からは、例えば、常温で液体であるＤＶＳｃＰが原料として気化器１７に供給され、気化器１７において加熱されて気化される。気化されたＤＶＳｃＰガスは、Ｈｅガス配管１８から供給されるＨｅガスをキャリアガスとしてシャワーヘッド１４に供給される。なお、Ｏ２ガス配管２０は、ＳｉＣＯ等のＯを含む膜を成膜する時や、プラズマ処理や紫外線照射処理を酸化性雰囲気中で行う場合に使用する。
【００４１】
次に、図５及び図６を参照して、本発明の実施例１の半導体装置の製造工程を説明する。ここでは、ｈｐ（ハイパフォーマンス）３２ｎｍノードのデバイス相当のダマシン工程として説明する。まず、図５（ａ）に示すように、下地となる高密度ＳｉＣＯからなるＬｏｗ-ｋキャップ膜２１上に、トリメチルシラン（Ｓｉ（ＣＨ３）４）とＮＨ３ガスを用いたプラズマＣＶＤ法により、ＳｉＣＮからなる厚さが、例えば、２５ｎｍのＣｕバリア膜２２を成膜する。
【００４２】
次いで、プラズマＣＶＤ法を用いてＣｕバリア膜２２上に厚さが、例えば、６０ｎｍのポーラスＳｉＣＯからなるポーラスＬｏｗ-ｋ膜２３と、高密度ＳｉＣＯからなる厚さが、例えば、４０ｎｍのＬｏｗ-ｋキャップ膜２４を順次成膜する。
【００４３】
次いで、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｌｏｗ-ｋキャップ膜２４の上にハードマスクとなる厚さが、例えば、２０ｎｍの炭化シリコン薄膜２５を成膜する。この時の成膜条件としては、１３ＭＨｚＲＦパワーを５００ｍＷ／ｃｍ２、４００ＫＨｚのＲＦパワーを８０Ｗ／ｃｍ２とし、ＤＶＳｃＰ流量は３０ｃｃ／分、Ｈｅキャリアガス流量は７０ｃｃ／分、チャンバー圧力は１．０Ｔｏｒｒ、成膜温度は３５０℃とする。
【００４４】
次いで、図５（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図５（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。この時、ポーラスＬｏｗ-ｋ膜２３はＬｏｗ-ｋキャップ膜２４で覆われており酸素プラズマに暴露されないので、アッシングでは変質しない。
【００４５】
次いで、図５（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＬｏｗ-ｋキャップ膜２４及びポーラスＬｏｗ-ｋ膜２３を順次選択的にエッチングしてトレンチ２８を形成する。
【００４６】
次いで、図６（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、Ｃｕバリア膜２２の露出部も同時にエッチングにより除去される。
【００４７】
次いで、図６（ｆ）に示すように、スパッタ法により、Ｔａ／ＴａＮからなるバリアメタル膜２９を形成する。次いで、無電解ＣｕめっきによりＣｕめっきシード層を形成したのち、電解めっき法によりＣｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００４８】
次いで、図６（ｇ）に示すように、ＣＭＰ法により、Ｌｏｗ-ｋキャップ膜２４が露出するまで研磨して余分なバリアメタル膜２９及びＣｕ埋込層３０を除去して、埋込配線３１を形成する。次いで、図６（ｈ）に示すように、再び、プラズマＣＶＤ法を用いてＳｉＣＮからなるＣｕバリア膜３２を設けることにより一層分の埋込配線構造が完成する。
【００４９】
このように、本発明の実施例１においては、ハードマスクとしてＣ／Ｓｉ組成比が４の炭化シリコン薄膜を用いているので、ポーラスＬｏｗ-ｋ膜２３に対するエッチング選択比ｓを５以上にすることができ、それによって、精度の高いトレンチ２８の形成が可能になる。
【００５０】
また、エッチング選択比ｓが大きくなることによって、炭化シリコン薄膜２５の膜厚を薄くすることができ、それによって、ハードマスク２７の除去工程において、ポーラスＬｏｗ-ｋ膜２３に生じるダメージを小さくすることができる。
【００５１】
図７は、本発明の実施例１の製造工程を適用した半導体装置の概念的構成図である。まず、シリコン基板４１に素子分離絶縁膜４２を形成したのち、素子分離絶縁膜４２で囲まれた素子形成領域の表面にゲート絶縁膜４３を形成する。次いで、ゲート電極材料を堆積させた後、所定幅にエッチングしてゲート電極４４を形成する。
【００５２】
次いで、ゲート電極４４をマスクとして不純物を導入することによってエクステンション領域４５を形成する。次いで、全面に絶縁膜を堆積させた後、異方性エッチングによりサイドウォール４６を形成し、このサイドウォール４６をマスクとして不純物を導入することによって、ソース領域４７及びドレイン領域４８を形成する。
【００５３】
次いで、層間絶縁膜４９を形成したのち、ソース領域４７及びドレイン領域４８に達するビアホールを形成する（なお、図においては、ドレイン領域４８側のみを示している）。次いで、ＴｉＮからなるバリアメタル５０を介してＷ膜を設け、ＣＭＰ法で研磨して平坦化することによってＷプラグ５１を形成する。
【００５４】
次いで、図５乃至図６に示した製造工程を適用して埋込配線３１を形成する。次いで、デュアルダマシン工程を用いて、Ｃｕビア５２とＣｕ埋込配線５３を同時に形成する。なお、この場合のＣｕ埋込配線５３を埋め込む層間絶縁膜の層構造は埋込配線３１を埋め込む層間絶縁膜と同じ積層順位とする。
【００５５】
次いで、このようなデュアルダマシン工程を必要とする層数分繰り返したのち、その表面をＣｕバリア膜３２で覆うことによって、多層配線構造の形成工程が完了する。なお、図においては、各Ｃｕ埋込配線５３とＣｕビア５２との接続を同じ箇所で行っているが、実際には異なった位置で行っている。
【実施例２】
【００５６】
次に、図８乃至図１０を参照して、本発明の実施例２の半導体装置の製造方法を説明するが、この実施例２は実施例１におけるＣｕバリア膜をＤＶＳｃＰを用いて成膜した炭化シリコン薄膜に置き換えたものである。また、ここでも、ｈｐの３２ｎｍノードのデバイス相当のダマシン工程として説明する。
【００５７】
まず、図８（ａ）に示すように、下地となる高密度ＳｉＣＯからなるＬｏｗ-ｋキャップ膜２１上に、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｃｕバリア膜となる厚さが、例えば、１５ｎｍの炭化シリコン薄膜５４を成膜する。この場合の成膜条件は、実施例１における炭化シリコン薄膜２５の成膜条件と同じにする。
【００５８】
以降は、実施例１と同様に、プラズマＣＶＤ法を用いて炭化シリコン薄膜５４上に厚さが、例えば、６０ｎｍのポーラスＳｉＣＯからなるポーラスＬｏｗ-ｋ膜２３と、高密度ＳｉＣＯからなる厚さが、例えば、４０ｎｍのＬｏｗ-ｋキャップ膜２４を順次成膜する。次いで、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｌｏｗ-ｋキャップ膜２４の上にハードマスクとなる厚さが、例えば、２０ｎｍの炭化シリコン薄膜２５を成膜する。
【００５９】
次いで、図８（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図８（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。
【００６０】
次いで、図８（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＬｏｗ-ｋキャップ膜２４及びポーラスＬｏｗ-ｋ膜２３を順次選択的にエッチングしてトレンチ２８を形成する。
【００６１】
次いで、図９（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、炭化シリコン薄膜５４の露出部も同時にエッチングにより除去される。次いで、図９（ｆ）に示すようにＴａ／ＴａＮからなるバリアメタル膜２９を形成したのち、Ｃｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００６２】
次いで、図９（ｇ）に示すように、ＣＭＰ法により埋込配線３１を形成する。次いで、図９（ｈ）に示すように、再び、ＤＶＳｃＰを用いたプラズマＣＶＤ法によりＣｕバリア膜となる炭化シリコン薄膜５５を設けることにより一層分の埋込配線構造が完成する。以降は、同様の工程を繰り返すことによって図7に示した半導体装置と同様の積層構造が得られる。
【００６３】
このように、本発明の実施例２においては、ハードマスクとＣｕバリア膜を同じ炭化シリコン薄膜で形成しているので、同時にドライエッチングで除去することが容易になる。９０ｎｍから６５ｎｍ、４５ｎｍそして３２ｎｍノードと集積化がすすむなかで、Ｃｕバリア膜の膜厚は常にトレンチ２８の深さのほぼ５分の１を保ってきた。
【００６４】
即ち、一般に、Ｃｕ埋込配線の側面と底面はバリアメタル膜で保護されているが、上面は保護されていない。そのためＣｕバリア膜はＣｕの性能を保つために密度の高い膜、例えば、高密度ＳｉＣＮ膜を使い、配線工程における水分や様々なガスからＣｕを保護している。しかし、密度が高いと配線間容量が増大するので、トレンチ深さの５分の１程度にとどめている。
【００６５】
しかし、炭化シリコン薄膜を用いた場合には誘電率が低いので、膜厚を厚くして保護性能を高めても配線間容量の増加が抑制される。一方、膜厚を薄いままにしておくと、配線間容量をさらに低減することができるので、この事情を図１０を参照して説明する。
【００６６】
図１０は、本発明の実施例２の構造による誘電率低減効果の説明であり、図１０（ａ）は多層配線構造の概念的断面図であり、図１０（ｂ）は配線間容量の誘電率依存性の説明図である。図１０（ａ）に示すように、ここでは、プラズマＳｉＯ２膜６１上にＳｉＣＮ-Ｃｕバリア膜６２を介して埋込配線６３を形成し、ついで、本発明のＣｕバリア膜６４を設ける。その上にポーラスＬｏｗ-ｋ膜６６,６５及びＬｏｗ-ｋキャップ膜６７を設け、このポーラスＬｏｗ-ｋ膜６５に直行する幅５０ｎｍで間隔５０ｎｍのＣｕからなる埋込配線６８を設ける。
【００６７】
次いで、本発明のＣｕバリア膜６９を介してポーラスＬｏｗ-ｋ膜７２を設け、次いで、その上に埋込配線７３を形成し、最後に、本発明のＣｕバリア膜７４を設ける。本発明のＣｕバリア膜６４,６９,７４について、Ｃｕバリア膜６９で代表して説明する。右側の拡大図にしめすように、Ｃｕバリア膜６９は、密着層となる誘電率が５．５で厚さが、例えば、５ｎｍのＳｉＣＮ膜７０と、ＤＶＳｃＰを用いて成膜した炭化シリコン薄膜７１の二層構造になっている。
【００６８】
図１０（ｂ）は、Ｃｕバリア膜の上層の膜の膜厚を１０ｎｍ及び２０ｎｍにした場合の配線間容量を上層の誘電率を変えてプロットしてある。例えば、厚さが２０ｎｍで誘電率が４.５のＳｉＣＯ膜を、誘電率が３.５の本発明による炭化シリコン薄膜を用いて１０ｎｍの厚さに変えると、配線間容量を４.３％低減することができる。
【００６９】
仮に、ポーラスＬｏｗ-ｋ膜の誘電率のみを低減させて同様の配線間容量の低減をするには、誘電率を２．４から２.１以下に変える必要があるが、誘電率の低減に伴う機械強度の低下により、多層配線の機械強度が低下することが懸念される。一方、本発明の実施例２では、Ｃｕバリア膜に炭化シリコン薄膜を用いることで、ポーラスＬｏｗ-ｋ膜の誘電率を変えることなく配線間容量の低減が可能になる。
【実施例３】
【００７０】
次に、図１１乃至図１６を参照して、本発明の実施例３の半導体装置の製造方法を説明するが、この実施例３は実施例２におけるポーラスＬｏｗ-ｋ膜及びＬｏｗ-ｋキャップ膜をＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜に置き換えたものである。また、ここでも、ｈｐの３２ｎｍノードのデバイス相当のダマシン工程として説明する。
【００７１】
まず、図１１（ａ）に示すように、本発明のＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜５６からなる下地上に、ＤＶＳｃＰを用いたプラズマＣＶＤ法により、Ｃｕバリア膜となる厚さが、例えば、１５ｎｍの炭化シリコン薄膜５４を成膜する。この場合の成膜条件は、実施例１における炭化シリコン薄膜２５の成膜条件と同じにする。
【００７２】
引き続いて、同じ真空チャンバーにおいて、厚さが、例えば、８０ｎｍのＤＶＳｃＰを用いたＳｉＣＯ系Ｌｏｗ-ｋ膜５７とハードマスクとなる厚さが、例えば、１５ｎｍの炭化シリコン薄膜２５を順次成膜する。
【００７３】
ＳｉＣＯ系Ｌｏｗ-ｋ膜５６，５７の成膜条件は、例えば、ＤＶＳＣＰ流量を２０ｃｃ／分、酸素を８０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦRバイアスを２７ＭＨｚで１.０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃以上、例えば、３９０℃とする。
【００７４】
次いで、図１１（ｂ）に示すように、レジストパターン２６をマスクとして炭化シリコン薄膜２５をエッチングしてハードマスク２７を形成する。次いで、図１１（ｃ）に示すようにレジストパターン２６をアッシングにより除去してハードマスク２７を露出させる。
【００７５】
次いで、図１１（ｄ）に示すように、ハードマスク２７をマスクとするとともにＣ４Ｆ８をエッチングガスとしてＳｉＣＯ系Ｌｏｗ-ｋ膜５７を選択的にエッチングしてトレンチ２８を形成する。
【００７６】
次いで、図１２（ｅ）に示すように、ハードマスク２７をドライエッチングにより除去する。この時、Ｃｕバリア膜となる炭化シリコン薄膜５４の露出部も同時にエッチングにより除去される。次いで、図１２（ｆ）に示すようにＴａ／ＴａＮからなるバリアメタル膜２９を形成したのち、Ｃｕ膜をめっきすることによって、トレンチ２８をＣｕ埋込層３０により完全に埋め込む。
【００７７】
次いで、図１２（ｇ）に示すように、ＣＭＰ法により埋込配線３１を形成する。次いで、図１２（ｈ）に示すように、再び、ＤＶＳｃＰを用いたプラズマＣＶＤ法によりＣｕバリア膜となる炭化シリコン薄膜５５を設けることにより一層分の埋込配線構造が完成する。以降は、同様の工程を繰り返すことによって図7に示した半導体装置と同様の積層構造が得られる。
【００７８】
このように、本発明の実施例３においては、ポーラスＬｏｗ-ｋ膜もＤＶＳｃＰを用いたプラズマＣＶＤ法により形成しているので、同じ原料を用いてＣｕバリア膜、ポーラスＬｏｗ-ｋ膜及びハードマスクを一連の成膜工程で形成することが可能になる。
【００７９】
また、ポーラスＬｏｗ-ｋ膜は、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料であるＤＶＳｃＰを用いて、従来より高エネルギーな条件で成膜している。その結果、高強度なＳｉ−（ＣＨ２）ｎ−Ｓｉのネットワークによる機械的に高強度なポーラスＳｉＣＯ膜が成膜できる。
【００８０】
図１３は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜のエッチング選択比の酸素濃度依存性の説明図である。ここでは、エッチングガスとしてＣＦ４とＡｒの混合ガスを用い、５０ｍＴｏｒｒの圧力下で、１３ＭＨｚで０.６Ｗ／ｃｍ２のＲＦパワーを印加した場合のポーラスＳｉＣＯ膜中の酸素濃度〔ａｔｍ％〕とＳｉＣのエッチングレートに対する比をプロットしている。図に示すように、エッチング選択比はポーラスＳｉＣＯ膜中の酸素濃度に対してリニア−な関係にある。
【００８１】
図１４は、本発明の実施例３のビア歩留りの酸素濃度依存性の説明図である。ここでは、ＳｉＣの膜厚を２５ｎｍとし、ポーラスＳｉＣＯ膜の膜厚を１００ｎｍとし、バリアメタルをＴａ／ＴａＮの積層構造とした１４０ｎｍピッチのＣｕ二層配線を作成した場合の、ビアの歩留まりの関係を示している。
【００８２】
図１３に示すように、酸素濃度が低いとエッチング選択比が小さいためオーバーエッチング量が大きくなり、その結果、図１４に示すように、バリアメタルの被覆性が悪化しビアの歩留まりが低下する。一方、本発明によるポーラスＳｉＣＯ膜は、後述するように従来のＬｏｗ-ｋ膜より機械的強度が高いので、バリアメタルのＣＭＰ工程のオーバーポリッシュによりキズなどの機械的なダメージが少ないため歩留まりが向上する。
【００８３】
図１５は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜中の酸素濃度の酸素流量比依存性の説明図である。このとき、真空チャンバーの圧力は１Ｔｏｒｒで、ＲＦバイアスは２７ＭＨｚで１.０Ｗ／ｃｍ２である。図から明らかなように、酸素流量比を４倍以上に調整することにより、ポーラスＳｉＣＯ膜中の酸素濃度を４０ａｔｏｍ％以上に調整することができる。その結果、図１４に示したように、ビアの歩留りが１００％になる。
【００８４】
図１６は、本発明の実施例３のＳｉＣＯ系Ｌｏｗ-ｋ膜の機械的強度の説明図である。従来のＬｏｗ-ｋ膜は、原料ガスとしてＴＭＳ（テトラメチルシラン)とＣＯ２ガスを用いたプラズマＣＶＤ法により、成膜温度を３９０℃、圧力を４Ｔｏｒｒ、ＲＦバイアスを１３ＭＨｚで１．０Ｗ／ｃｍ２の条件下で成膜したポーラスＳｉＣＯ膜である。一方、本発明では、上述のようにＤＶＳｃＰ流量を２０ｃｃ／分、酸素を８０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦバイアスは２７ＭＨｚで１.０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃と３９０℃とした。
【００８５】
図１６から明らかなように、本発明のポーラスＬｏｗ-ｋ膜は従来のポーラスＳｉＣＯ膜に比べて高い機械強度を得ることができる。実際、上記の図７のように４層の配線を作成すると、誘電率２.７の従来のＬｏｗ-ｋ膜と従来の誘電率３.７のＳｉＣＯ膜を用いた構造では一層目のＬｏｗ-ｋ膜とＣｕバリア膜との界面でハガレが生じた。しかし、本発明で誘電率２.５のポーラスＳｉＣＯＬｏｗ-ｋ膜と誘電率３.５の炭化シリコン薄膜からなるＣｕバリア膜を同じプラズマＣＶＤ装置内で連続して成膜すると、全くハガレがみられなかった。
【実施例４】
【００８６】
次に、図１７乃至図２５を参照して、本発明の実施例４の半導体装置の製造方法を説明するが、ここでは、上述の実施例２におけるＳｉＣ系のＣｕバリア膜の成膜工程の後処理工程として説明する。図１７（ａ）に示すように、上記の図９（ｈ）と同様に埋込配線を炭化シリコン薄膜５５からなるＣｕバリア膜で覆う。この場合の成膜条件は、図１８のタイムチャートに示すように、ＤＶＳｃＰ流量を５０ｃｃ／分、真空チャンバーの圧力を１Ｔｏｒｒ、高周波ＲＦバイアスは２７ＭＨｚで７００ｍＷ／ｃｍ２、低周波ＲＦバイアスは４００ＫＨｚで８０Ｗ／ｃｍ２とする。また、成膜温度は３５０℃とする。
【００８７】
引き続いて、同じ真空チャンバーにおいて、ＣＨ３ＯＨを７０ｃｃ／分流して０．７Ｔｏｒｒにした状態で高周波ＲＦバイアスを２７ＭＨｚで５００ｍＷ／ｃｍ２、低周波ＲＦバイアスを４００ＫＨｚで８０Ｗ／ｃｍ２印加してプラズマを発生させる。発生させたＣＨ３ＯＨ雰囲気５８中に基板を３０秒程度晒す。その結果、図１７（ｃ）に示すように、炭化シリコン薄膜５５は、ＳｉＣＯ膜５９に変換される。
【００８８】
図１９は、本発明の実施例4におけるＳｉ-Ｈピーク強度の後処理時間依存性の説明図である。図から明らかなように、ＦＴ-ＩＲでのＳｉ-Ｈピーク強度は後処理時間とともに減少し、３０秒間の後処理によりＦＴ-ＩＲでのＳｉ-Ｈピーク強度は消失する。
【００８９】
図２０は、本発明の実施例４におけるＳｉ-ＯＨピーク強度の大気放置時間依存性の説明図である。図から明らかなように、後処理をしない場合には、ＦＴ-ＩＲでのＳｉ-ＯＨピーク強度は経時的に増加する。一方、実施例４のように３０秒間の後処理を行った場合には、ＦＴ-ＩＲでのＳｉ-ＯＨピーク強度は消失し、経時的変化が見られない。なお、このＳｉ-ＯＨピーク強度は、膜に付着した水分の量を表している。
【００９０】
図２１は、本発明の実施例４における誘電率変化の大気放置時間依存性の説明図である。
図から明らかなように、後処理をしない場合には、誘電率は経時的に増大するが、３０秒間の後処理をした場合には、誘電率の経時的変化は殆どみられなかった。図２０と図２１に示した結果を合わせて考察すると、後処理により水分の吸着量が抑制され、誘電率の経時的変化が抑制されたことがわかる。
【００９１】
ＲＦプラズマ後処理のプラズマあるいは加熱温度による下地のダメージを気にする場合、紫外線照射によるＵＶキュアが有効である。即ち、ＵＶキュアのエネルギーを利用すれば処理温度を低減できる。ＵＶキュアの場合はエネルギーが大きいので、酸化の強い酸素を用いるとＳｉ−Ｈの結合をＳｉ−Ｏ−Ｓｉのネットワークに変えることも可能である。
【００９２】
図２２は、本発明の実施例4におけるＳｉ-Ｈピーク強度の酸素添加依存性の説明図である。ＵＶキュアおける圧力は５０Ｔｏｒｒで、窒素に対して５％の酸素を含ませたところ、炭化シリコン薄膜の収縮率（シュリンケージ）が３％以上でＳｉ−Ｈのピークが消失したが、酸素がなく窒素だけだと、完全にＳｉ−Ｈのピークは消失しない。
【００９３】
図２３は、本発明の実施例４におけるＳｉ-ＯＨピーク強度の紫外線処理依存性の説明図である。図に示すように酸素含有雰囲気中でＵＶキュアを行うと、酸素雰囲気によりＳｉ−Ｈ結合がなくなるので、水分の付着が減っている効果が見える。
【００９４】
図２４は、本発明の実施例４における誘電率変化の紫外線処理依存性の説明図である。図に示すように、酸素雰囲気によりＳｉ−Ｈ結合がなくなるので、水分の付着が減って誘電率の上昇がおさえられている。
【００９５】
図２５は、本発明の実施例4におけるキュア効果のモデル図である。その後の配線工程のエッチングやウエット処理によりＳｉ−Ｈ結合がＳｉ−ＯＨになり、そこに水分が吸着して誘電率が上昇する等の悪影響をおよぼす。しかし、本発明の実施例４においては、酸素を含む雰囲気中でのＵＶ処理により、Ｓｉ−Ｈ結合はＳｉ−Ｏ−Ｓｉ結合となり、その後の配線工程のエッチングやウエット処理により変化せず、配線の性能は安定することになる。
【００９６】
本発明の炭化シリコン薄膜は、多くの水素を含む構造のために低誘電率の絶縁膜を形成するが、極度に誘電率を下げていくと膜中にはＣ−Ｈ結合のみならずＳｉ−Ｈ結合が増加する。Ｓｉ−Ｈ結合は上述のように大気雰囲気中ではＳｉ−ＯＨとなり水分を吸着し、誘電率が増大する。このような大気雰囲気中での特性劣化を防ぐためには、後処理プラズマ処理によりＳｉ−Ｈ結合をなくすことが有効であることがわかった。
【００９７】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、
前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
（付記２）前記炭化シリコン薄膜を、Ｃｕに対する拡散防止膜としても成膜する工程を有する付記１に記載の半導体装置の製造方法。
（付記３）前記拡散防止膜をエッチングする工程において、前記ハードマスクを同時に除去する付記２に記載の半導体装置の製造方法。
（付記４）前記原料が、１−１、ジビニール−１−シラシクロペンタンである付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記５）前記ハードマスクが酸素を含有しておらず、且つ、前記低誘電率絶縁膜と合わせた等価誘電率が５以下である付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記６）前記低誘電率絶縁膜のエッチ工程におけるエッチングガスとして、フロロカーボンガスを用いる付記１乃至付記５のいずれか１に記載の半導体装置の製造方法。
（付記７）前記フロロカーボンガスが、ＣF４ガスである付記６に記載の半導体装置の製造方法。
（付記８）下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、
前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、
前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
（付記９）前記拡散防止膜と前記層間絶縁膜を同一反応室で成膜する付記８に記載の半導体装置の製造方法。
（付記１０）前記原料が、１−１、ジビニール−１−シラシクロペンタンであり、且つ、前記酸素含有ガスが酸素であり、前記酸素ガスの流量を前記原料の流量の４倍以上として成膜する付記８または付記９に記載の半導体装置の製造方法。
（付記１１）前記層間絶縁膜の成膜工程における成膜温度を、３５０℃以上とした付記８乃至付記１０のいずれか１に記載の半導体装置。
（付記１２）前記酸素含有ガスが、メチルアルコール、エチルアルコール或いはイソプロピルアルコールのいずれかである付記８または付記９に記載の半導体装置の製造方法。
（付記１３）前記層間絶縁膜をエッチングする工程において、エッチングマスクとして、−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いてＳｉＣを主とする組成の炭化シリコン薄膜からなるハードマスクを用いる付記８に記載の半導体装置の製造方法。
（付記１４）前記ハードマスクとなる炭化シリコン薄膜の成膜後に、前記炭化シリコン薄膜を酸化系のガス雰囲気中でプラズマ処理して前記炭化シリコン薄膜を酸化する工程を有する付記１または付記１３に記載の半導体装置の製造方法。
（付記１５）前記炭化シリコン薄膜の成膜工程と、前記酸化系ガス中でのプラズマ処理とを、同一の反応室で行う付記１４に記載の半導体装置の製造方法。
（付記１６）前記酸化系のガスが、メチルアルコール、エチルアルコール或いはイソプロピルアルコールのいずれかである付記１４または付記１５に記載の半導体装置の製造方法。
（付記１７）下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜を成膜する工程と、
前記炭化シリコン薄膜を酸化性ガス雰囲気中で紫外線処理する工程と
を有する半導体装置の製造方法。
（付記１８）前記酸化性ガス雰囲気が、窒素ガスと酸素ガスの混合雰囲気である付記１７に記載の半導体装置の製造方法。
（付記１９）前記紫外線処理工程における基板温度を２００℃以上とする付記１７または付記１８に記載の半導体装置の製造方法。
【符号の説明】
【００９８】
１ 下地
２ 拡散防止膜
３ 低誘電率絶縁膜
４ 炭化シリコン薄膜
５ ハードマスク
６ 配線形成用溝
１１ 真空チャンバー
１２ ウェーハステージ
１３ 被処理基板
１４ シャワーヘッド
１５ 高周波のＲＦ発振機
１６ 低周波のＲＦ発振機
１７ 気化器
１８ Ｈｅガス配管
１９ 原料配管
２０ Ｏ２ガス配管
２１ Ｌｏｗ-ｋキャップ膜
２２，３２ Ｃｕバリア膜
２３ ポーラスＬｏｗ-ｋ膜
２４ Ｌｏｗ-ｋキャップ膜
２５ 炭化シリコン薄膜
２６ レジストパターン
２７ ハードマスク
２８ トレンチ
２９ バリアメタル膜
３０ Ｃｕ埋込層
３１ 埋込配線
４１ シリコン基板
４２ 素子分離絶縁膜
４３ ゲート絶縁膜
４４ ゲート電極
４５ エクステンション領域
４６ サイドウォール
４７ ソース領域
４８ ドレイン領域
４９ 層間絶縁膜
５０ バリアメタル
５１ Ｗプラグ
５２ Ｃｕビア
５３ Ｃｕ埋込配線
５４，５５ 炭化シリコン薄膜
５６，５７ ＳｉＣＯ系Ｌｏｗ-ｋ膜
５８ ＣＨ３ＯＨ雰囲気
５９ ＳｉＣＯ膜
６１ プラズマＳｉＯ２膜
６２ ＳｉＣＮ−Ｃｕバリア膜
６３，６８，７３ 埋込配線
６４，６９，７４ Ｃｕバリア膜
６５，６６，７２ ポーラスＬｏｗ-ｋ膜
６７ Ｌｏｗ-ｋキャップ膜
７０ ＳｉＣＮ膜
７１ 炭化シリコン薄膜
８１，８７ Ｃｕ拡散防止膜
８２ ポーラスＬｏｗ-ｋ膜
８３ Ｌｏｗ-ｋキャップ膜
８４ バリアメタル膜
８５ Ｃｕビア
８６ Ｃｕ埋込配線
【特許請求の範囲】
【請求項１】
ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、
前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記炭化シリコン薄膜を、Ｃｕに対する拡散防止膜としても成膜する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記原料が、１−１、ジビニール−１−シラシクロペンタンである請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、
前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、
前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記ハードマスクとなる炭化シリコン薄膜の成膜後に、前記炭化シリコン薄膜を酸化系のガス雰囲気中でプラズマ処理して前記炭化シリコン薄膜を酸化する工程を有する請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ポーラスな低誘電率絶縁膜上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いて炭化シリコン薄膜を形成する工程と、
前記炭化シリコン薄膜を所定パターンにエッチングしてハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして前記低誘電率絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記炭化シリコン薄膜を、Ｃｕに対する拡散防止膜としても成膜する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記原料が、１−１、ジビニール−１−シラシクロペンタンである請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
下地上に−ＣＨ２−結合が環状になってＳｉと結合し且つ二重結合を含む官能基を有する原料を用いたプラズマ化学気相成長法により炭化シリコン薄膜をＣｕに対する拡散防止膜として成膜する工程と、
前記拡散防止膜上に前記原料と同じ原料と酸素含有ガスを用いたプラズマ化学気相成長法によりＳｉＣＯ薄膜を層間絶縁膜として成膜する工程と、
前記層間絶縁膜をエッチングして配線形成用溝或いはビアホールの少なくとも一方を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記ハードマスクとなる炭化シリコン薄膜の成膜後に、前記炭化シリコン薄膜を酸化系のガス雰囲気中でプラズマ処理して前記炭化シリコン薄膜を酸化する工程を有する請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−１５１０５７（Ｐ２０１１−１５１０５７Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−８８２９（Ｐ２０１０−８８２９）
【出願日】平成２２年１月１９日（２０１０．１．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月１９日（２０１０．１．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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