基板配線用導電性組成物、回路基板及び電子デバイス
【課題】貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供すること。
【解決手段】５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する導電性組成物によって、貫通電極３及び回路パターン２を形成する。Ｂｉの体積膨張特性を利用することにより、課題を解決することができる。
【解決手段】５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する導電性組成物によって、貫通電極３及び回路パターン２を形成する。Ｂｉの体積膨張特性を利用することにより、課題を解決することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板配線用導電性組成物、この導電性組成物を用いた回路基板及びこの回路基板を用いた電子デバイスに関する。
【背景技術】
【０００２】
電子デバイスの例としては、例えば、各種スケールの集積回路、各種半導体素子もしくはそのチップ等を挙げることができる。
【０００３】
この種の電子デバイスにおいて、その三次元回路配置を実現する手法として、従来は、半導体パッケージを基板上で積み重ね、半導体パッケージと基板上の導体パターンとの間を、ワイヤボンディング、又は、ＴＡＢテープで接続するのが一般的であった。
【０００４】
しかし、パッケージを積み重ねる構造では、全体のモジュールが極めて厚くなってしまう。ワイヤボンディングやＴＡＢテープを用いる場合も、素子自体がモールドされた大きな形状を持つことから、小型化に対する大きな障害になる。
【０００５】
更に、従来の実装技術では、この種の電子デバイスの主な用途であるＩＴ機器の高速・高集積化に対応できない。即ち、ＩＴ機器は、小型化、低消費電力化とともに一層の高機能化（高速、大容量）が求められているところ、上述した従来技術では、まず、小型化の観点から、この要請に応えることができない。しかも、ＩＴ機器の主要部を構成するＬＳＩの内部クロックは、最近のＣＰＵでは数ＧＨｚと高速であるが、チップの外との信号伝達クロックは数百ＭＨｚであり、配線遅延が大きな問題となっている。更に、外部に信号を出すためのバッファ回路での遅れと駆動のための消費電力も無視できない。これらの要請に対しても、従来技術では対応することができない。
【０００６】
従来、複数のＬＳＩを接続するには、プリント回路基板上にＬＳＩを２次元的に配置し、その間を多層の配線で接続する方法がとられてきた。しかし、この方法では、実装面積がＬＳＩの数とともに増加し、配線長の増加から、ＬＳＩ間の信号遅延が大きくなる。
【０００７】
そこで、基板に、信号伝送線路を構成するための回路パターンを設ける一方、回路パターンに導通し、かつ、基板の厚み方向に貫通する貫通電極を設けた回路基板を利用する技術が提案されている。
【０００８】
このような基板として、例えば、特許文献１には、多層回路基板の孔又は非孔に液状粘性材料を充填せしめる方法において、前記液状粘性材料を真空雰囲気下で前記回路基板上に孔版印刷した後、前記真空雰囲気の真空度を低下せしめるか若しくは前記真空雰囲気を通常の大気圧雰囲気にせしめて差圧充填を行う液状粘性材料の充填方法が開示されている。
【０００９】
また、特許文献２には、光励起電解研磨法により基板に高アスペクト比の孔を形成し、この孔の内壁を酸化処理して絶縁層としての酸化膜を形成し、次いで、前記孔に溶融金属埋め戻し法により金属を充填して、貫通電極を形成する方法が開示されている。
【００１０】
特許文献３には、雰囲気圧差による微細孔への金属充填方法が開示され、特許文献４には、微細孔に導電性ペーストを充填する充填方法が記載されている。更に、特許文献５には、メッキ埋め込み工程の前後に直接孔に金属を埋め込む貫通電極の形成方法が開示されている。
【００１１】
しかし、特許文献１〜５に開示された技術を含め、何れの従来技術においても、貫通電極及び回路パターンを構成する導電性材料が凝固収縮してしまうため、回路パターンの膜厚を一定の設計値に維持することができない。
【００１２】
特に、貫通電極と回路パターンとを、同一工程によって同時に形成する場合、回路パターンのみならず、貫通電極にも凝固収縮が発生してしまうめ、より深刻な事態を招く。
【００１３】
例えば、貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生し、その部分が酸化され、導電性不良を招く。また、貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生し、貫通電極の酸化による劣化、それによる導電性の低下などを発生することもある。
【００１４】
更に、貫通電極の内部に空洞部が生じ、空洞部の部分で貫通電極が酸化され、導電性が低下することもあった。しかも、空洞部の存在により、その分だけ、貫通電極の断面積が減少するから、貫通電極の導電性が更に低下してしまう。
【００１５】
上述した亀裂・剥離、隙間、及び、空洞は、それ自体が存在するだけで、上述した問題点を生じるほか、その存在により、回路パターンの膜厚を減少させてしまうという問題をも惹起する。
【００１６】
導電性材料の硬化収縮に起因する問題は、回路基板や電子デバイスの信頼性の向上及び高精度化を図るために、是非、解決しなければならないものであるが、硬化収縮は、導電性材料の主成分となる金属材料に不可避的に発生する現象であるから、その解決は、極めて困難である。
【特許文献１】特開平１１−２９８１３８号公報
【特許文献２】特開２０００−２２８４１０号公報
【特許文献３】特開２００２−１５８１９１号公報
【特許文献４】特開２００３−２５７８９１号公報
【特許文献５】特開２００６−１１１８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の課題は、貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００１８】
本発明のもう一つの課題は、回路パターンの膜厚を一定の設計値に維持しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００１９】
本発明の更にもう一つの課題は、基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生するのを抑制しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００２０】
本発明の更にもう一つの課題は、貫通電極の内部に空洞部が生じるのを回避し得る基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００２１】
本発明の更にもう一つの課題は、貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生するのを回避しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【課題を解決するための手段】
【００２２】
上述した課題を解決するため、本発明は、下記の基板配線用導電性組成物、回路基板、及び、電子デバイスを開示する。
【００２３】
＜基板配線用導電性組成物＞
まず、本発明に係る基板配線用導電性組成物は、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する。
【００２４】
本発明に係る基板配線用導電性組成物は、回路基板において、貫通電極又は回路パターンを形成する材料として用いられる。
【００２５】
貫通電極又は回路パターンを形成するに当たり、上述した組成分の導電性組成物と有機ビヒクルとを混合してペースト化した導電性ペーストを用いてもよいし、組成分の粉体混合物として用いてもよい。導電性ペーストの場合は、回路基板への適用において、印刷手段を用いることができる。粉体混合物の場合には、回路基板への適用において、超音波溶融などの手段を用いることができる。
【００２６】
＜回路基板＞
本発明に係る回路基板は、貫通電極を有しており、貫通電極は、上述した本発明に係る基板配線用導電性組成物を用いて構成される。本発明に係る回路基板は、貫通電極と共に、回路パターンを有していてもよい。回路パターンは、基板の少なくとも一面上に設けられており、貫通電極と同一の導電性組成物で基板の少なくとも一面上に連続して形成される。
【００２７】
導電性組成物に含まれる各成分のうち、Ｂｉは、通常の金属と異なって、溶融状態から凝固する際に、体積が３〜３．５％程膨張する。
【００２８】
本発明では、まず、このＢｉの有する特異な体積膨張特性に着目し、これを利用する。具体的には、本発明に係る導電性組成物を、基板に設けた貫通孔内に充填し、Ｂｉの融点２７１．４℃を超える温度で加熱して、Ｂｉを溶融させ、その後に凝固させる。
【００２９】
上述したように、Ｂｉは、溶融状態から凝固する際に、体積が３〜３．５％程膨張するから、導電性組成物の硬化収縮に起因する回路パターンの厚み減少を回避し、回路パターンの膜厚を目標の設計値に維持することができる。
【００３０】
しかも、基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に発生すべき隙間も、導電性組成物に含まれるＢｉの体積膨張により解消される。このため、従来であれば、隙間の部分で生じていた貫通電極の酸化、それによる導電性の低下なども防止されることになる。
【００３１】
貫通電極と回路パターンとを、同一工程によって同時に形成する場合、
貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生する不具合も解消できる。
【００３２】
また、貫通電極の内部に空洞部が生じることもないし、空洞部の部分で貫通電極が酸化され、導電性が低下することもない。しかも、空洞部の存在による貫通電極の断面積減少もない。
【００３３】
Ｂｉの体積膨張を利用して、上述した作用効果を確実に得るためには、Ｂｉの含有量は、５０ｗｔ％以上とすることが必要である。Ｂｉの含有量が５０ｗｔ％よりも低くなると、Ｂｉの有する体積膨張特性を、有効に利用することができなくなる。
【００３４】
次に、導電性組成物は、融点が２３１．９７℃のＳｎと、融点が１０８３．４℃のＣｕとを含んでいる。低融点材料であるＳｎと、高融点材料であるＣｕとの組み合わせによれば、貫通電極の内部に空洞部が生じるのを回避し、貫通電極の内部における劣化を抑制することができる。この作用効果は、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせにおいて、顕著になる。Ｃｕの含有量が１ｗｔ％未満の範囲では、導電性組成物全体としての融点が下がり、回路パターンに電子部品をはんだ付け実装する際に、回路パターンが溶融する危険性を生じる。Ｃｕの含有量が１〜５ｗｔ％の範囲であると、融点が上がり、上述した問題点が回避されると共に、導電性向上の利点が得らる。
【００３５】
本発明に係る導電性組成物は、更に、Ｉｎを含む。Ｉｎの好ましい範囲は、５０ｗｔ％以上のＢｉと、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせでは、３０ｗｔ％以下である。
【００３６】
具体的な態様として、前記基板は複数で、それぞれの基板は順次に積層された構造とし、そのうちの少なくとも１層は、前記回路パターン及び前記貫通電極を含んでいる構造を採用することができる。これにより、複雑な三次元回路を有する回路基板を実現することができる。
【００３７】
＜電子デバイス＞
本発明に係る電子デバイスは、回路基板と、回路機能部とを有する。前記回路基板は、本発明に係る回路基板である。前記回路機能部は、前記回路基板と組み合わされている。
【００３８】
本発明に係る電子デバイスは、本発明に係る回路基板を有するので、回路基板の有する作用効果をそのまま奏することができる。
【発明の効果】
【００３９】
以上述べたように、本発明によれば次のような効果を得ることができる。
（ａ）貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｂ）回路パターンの膜厚を一定の設計値に維持しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｃ）基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生するのを抑制しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｄ）貫通電極の内部に空洞部が生じるのを回避し得る基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
（ｅ）貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生するのを回避しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００４０】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。
【発明を実施するための最良の形態】
【００４１】
＜回路基板＞
図１は、本発明に係る回路基板の構造を概略的に示す断面図である。図１は、簡単な構成を示すのみであるが、実際には、上述した回路基板の種類に応じた機能、及び、構造を満たすべく、より複雑な構造がとられる。
【００４２】
図１を参照すると、回路基板は、基板１に回路パターン２と、貫通電極３とによる三次元回路を構成してある。基板１は、各種半導体基板、誘電体基板、絶縁基板又は磁性基板などで構成される。実施例の基板１は、絶縁性を有する基板、例えば、誘電体基板又は絶縁基板である。シリコンウエハなどの半導体基板である場合は、その両面及び貫通電極3と基板1との界面に、絶縁膜を設ける。絶縁膜は、金属酸化物、例えばＳｉＯ２又はＡｌ２Ｏ３などの膜であり、すでに知られた化学的処理によって、必要な箇所に必要な厚さ(深さ）で形成することができる。
【００４３】
回路パターン２は、基板１の少なくとも一面上に設けられている。図示はされていないが、回路パターン２は基板１の両面に設けてもよい。この回路パターン２は、信号伝送線路を構成するものであって、要求されるパターンに応じて、種々の平面パターンをとる。単に、貫通電極２のための接続導体として用いられるいわゆる「ランド」とは異なる。回路パターン２の周りは、必要に応じ、絶縁膜によって埋められていてもよい。
【００４４】
貫通電極３は、基板１の一面からその厚み方向に延びる孔２０の内部に充填されている。図の貫通電極３は、１つの回路パターン２に対して１つだけ備えられている場合を例示しているが、これに限定する趣旨ではない。１つの回路パターン２に対して複数の貫通電極３を備えていてもよい。孔２０の深さＬ及び直径ｄは、直径ｄが１００μｍ以下、アスペクト比（Ｌ／ｄ）が１以上、特に好ましくは、直径ｄが２５μｍ以下で、アスペクト比 （Ｌ／ｄ）が５以上となるように選定する。このような孔２０は、たとえば、レーザ穿孔又は化学的処理によって形成することができる。
【００４５】
回路パターン２及び貫通電極３は、上述した本発明に係る基板配線用導電性組成物を用いて構成されている。即ち、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する基板配線用導電性組成物である。
【００４６】
これにより、Ｂｉの体積膨張特性、及び、低融点材料と高融点材料との組み合わせ効果により、回路パターンの膜厚が所定の値に維持されると共に、貫通電極と回路パターンとの間の接続部分で、酸化及び導電性不良が発生するのが抑制される。
【００４７】
しかも、回路パターン２及び貫通電極３は、相互間に接合部分を持たずに、同一の金属材料又は合金材料により、同体に形成された連続導体であるから、貫通電極３と回路パターン２とを別々に形成し、両者を物理的に重ねて接続する従来構造と異なって、機械的、物理的接続部分が存在しない。このため、接触抵抗の発生、それによる高周波損失の増大など、高周波特性の低下を招く要因がなくなる。
【００４８】
特に、貫通電極３について、直径ｄが２５μｍ以下、アスペクト比が５以上であるような微細、かつ、高密度配線の条件下でも、接触抵抗による高周波損失の増大を回避し、優れた高周波特性を確保することができる。
【００４９】
図２は、本発明に係る回路基板の例を示す分解図、図３は積層状態（完成品）を示す図である。図示では、任意数の回路基板Ａ１〜Ａ６を、順次に積層した多層積層構造となっている。そのうちの少なくとも１層は、回路パターン２及び貫通電極３を含んでいる構造を採用することができる。
【００５０】
図示の実施例では、回路基板Ａ１〜Ａ６のそれぞれが、基板１に、回路パターン２及び貫通電極３を設けた構造となっている。回路パターン２は、回路基板Ａ１〜Ａ６のそれぞれの一面に形成されている。また、回路パターン２のいくつかは、隣接する複数の貫通電極３にまたがって配置されている。
【００５１】
回路基板Ａ１〜Ａ６は、積層界面において、接着剤によって接着されている。図では、貫通電極３は、回路基板Ａ１〜Ａ６の間において、全て連なっているが、回路構成によっては連ならない場合もあり得る。更に、最外側の回路基板Ａ１、Ａ６には、必要に応じて、バンプ（取出電極）６０〜６９が設けられる。図２及び図３に示した多層積層構造は、複雑な三次元回路を有する回路基板を実現するのに適している。次にその例を示す。
【００５２】
＜電子デバイス＞
本発明に係る電子デバイスには、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳ ＦＥＴ、ＣＭＯＳ ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)のチップ、もしくは、それらの集積回路部品（ＩＣ）、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とするほとんどのものが含まれ得る。特に、本発明に係る回路基板を、インターポーザとして用いた集積回路ＬＳＩが、その代表例として、好適である。本発明において、集積回路ＬＳＩと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等の全てを含む。
【００５３】
図４にその一例を示す。図４において、本発明に係る回路基板を利用した第１のインターポーザＩｎＴ１の一面上に、回路機能部としての第１の集積回路ＬＳＩ１が実装されてをり、第１の集積回路ＬＳＩ１の一面上に、本発明に係る回路基板を利用した第２のインターポーザＩｎＴ２が実装されており、第２のインターポーザＩｎＴ２の一面上に、第２の集積回路ＬＳＩ２が実装されている。
【００５４】
もっとも、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２の数、内部配線、厚み、形状などは任意である。第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２も同様である。
【００５５】
第１の集積回路ＬＳＩ１から上部の第２の集積回路ＬＳＩ２への信号は、バンプと呼ばれる接続部分を通して第２のインターポーズＩｎＴ２に伝達される。第２のインターポーズＩｎＴ２の内部では、内部の配線２、３を通じて、目的のバンプ６５〜６９まで伝達し、バンプ６５〜６９を通じて、第２の集積回路ＬＳＩ２に信号を伝える。下部の第１の集積回路ＬＳＩ１への信号伝達も同様に行うことができる。
【００５６】
図４に示したように、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２とし、これに第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねて一つのチップとして動作させることにより、ＩＴ機器の心臓となる電子回路の超小型実装と、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２間の高速信号伝送を実現することができる。
【００５７】
しかも、第２のインターポーザＩｎＴ２は、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねた層間に配置し、高密度・高速の信号伝達を可能にする。
【００５８】
また、集積回路の内部クロックは、最近のＣＰＵでは数ＧＨｚと高速であるのに対し、チップの外との信号伝達クロックは数百ＭＨｚであることから、配線遅延が大きな問題となっているが、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、配線長を最小化し、配線遅延に起因する問題を解決することができる。
【００５９】
更に、外部に信号を出すためのバッファ回路での遅れと、駆動のための消費電力も無視できないが、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、消費電力も低減することができる。
【００６０】
また、ＣＰＵ、キャッシュ・メインメモリ、ＩＯチップなどを一つのチップ上に積層すれば、超小型・高性能のマイクロコンピュータシステムが実現できる。
【００６１】
図４では、本発明に係る回路基板を、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２から独立するものとして構成してあるが、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２の内部構造、特に、そのローカル配線部に本発明を適用することもできる。更に、能動回路素子に限らず、受動回路素子の内部配線構造にも適用が可能である。
【００６２】
＜回路基板の製造方法＞
次に、図５〜図１０を参照し、本発明に係る回路基板の製造方法を説明する。本発明に係る回路基板の製造方法に当たっては、まず、図５に示すように、基板１（ウエハ）１の一面上にレジストマスク７を形成する。レジストマスク７は、周知のフをトリソグラフィ工程を実行することによって得ることができる。
【００６３】
続いて、レジストマスク７によって囲まれた抜きパターン７１内の所定位置に、例えば、レーザを照射して、図６に図示するように、孔２０を形成する。孔２０は、基板１の内部に留まる非孔として形成される。レーザの代わりに、化学反応エッチング方法を用いてもよい。
【００６４】
次に、図７に示すように、孔２０の穿孔された基板１を、真空チャンバ８内の真空雰囲気の中に配置し、基板１（ウエハ）に、超音波振動Ｆ１、Ｆ２を与えながら、本発明に係る導電性組成物を、その溶融流圧を利用して、孔２０の内部に充填し、かつ、抜きパターン７１の面に拡散させ、その後凝固させる。孔２０は非孔であるから、導電性組成物の充填には何ら問題はない。
【００６５】
次に、図８及び図９に図示するように、回路パターン２を設けた面とは反対側の面を、ΔＨだけ研磨して、孔２０内の充填金属を面出し(図９）し、貫通電極３を得る。この後、図１０に図示するように、面出しされた面に露出する貫通電極３の端面に重なるように、バンプ６０、６１を形成する。
【００６６】
上記工程により、高アスペクト比の孔２０であっても、その内部に未充填部分（ボイド）が生じるのを回避しつつ、高信頼性及び高品質の貫通電極３を形成し得る。
【００６７】
しかも、真空雰囲気中で、基板１（ウエハ）に超音波振動を与えながら、溶融金属材料を、その溶融流圧を利用して、孔２０の内部に充填し、かつ、抜きパターン７１の面に拡散させればよいので、フォトリソグラフィ工程及び薄膜形成技術等を用いて、微細化された多段積層構造を持つ薄膜を形成する方法と異なって、技術的な難度が低く、設備投資も少なくて済む。このため、回路基板自体のコストダウンを図ることが可能になる。
【００６８】
回路パターン２及び貫通電極３は、本発明に係る導電性組成物で形成される。導電性組成物に含まれる各成分のうち、Ｂｉは、通常の金属と異なって、溶融状態から凝固する際に、体積が３〜３．５％程膨張するから、貫通電極３と回路パターン２とを、同一工程によって同時に形成する場合、熱硬化収縮に起因する回路パターン２の厚み減少を回避し、回路パターン２の膜厚を設計値に維持することができる。
【００６９】
しかも、基板１に設けられた孔２０の内壁面と、この孔２０内に充填された貫通電極３との間に発生すべき隙間が、Ｂｉの体積膨張により解消される。このため、従来であれば、隙間の部分で生じていた貫通電極３の酸化、それによる導電性の低下などが防止されることになる。
【００７０】
Ｂｉの体積膨張を利用して、上述した作用効果を確実に得るためには、Ｂｉの含有量は、５０ｗｔ％以上とすることが必要である。
【００７１】
次に、導電性組成物は、低融点材料であるＳｎと、高融点材料であるＣｕとの組み合わせを含んでいるから、貫通電極３の内部に空洞部が生じるのを回避し、貫通電極３の内部における劣化を抑制することができる。この作用効果は、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせにおいて、顕著になる。Ｃｕの含有量が１ｗｔ％未満の範囲では、導電性組成物全体としての融点が下がり、回路パターン２に電子部品をはんだ付け実装する際に、回路パターン２が溶融する危険性を生じる。Ｃｕの含有量が１〜５ｗｔ％の範囲であると、融点が上がり、上述した問題点が回避されると共に、導電性向上の利点が得らる。本発明に係る導電性組成物は、更に、Ｉｎを含む。Ｉｎの好ましい範囲は、３０ｗｔ％以下である。
【００７２】
＜実験データ＞
次に実験データを参照して、本発明の効果を更に具体的に説明する。
【００７３】
Ａ．回路パターン２の膜厚について
本発明に係る導電性組成物を用い、上述した回路基板の製造工程にしたがって、サンプルＳ１〜Ｓ４の４種の回路基板を製造し、その回路パターン２の膜厚を測定した。サンプルＳ１〜Ｓ４の詳細は次のとおりである。
【００７４】
＜サンプルＳ１＞
サンプルＳ１の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；５０ｗｔ％
Ｉｎ；２２ｗｔ％
Ｓｎ；２５ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物であって、酸素含有量３００ｐｐｍ以下の粉末を製造し、この粉末を貫通電極３及び回路パターン２の材料として準備した。具体的には、上述した組成比のＢｉ、Ｉｎ、Ｓｎ、Ｃｕを含有するナノマイズ合金粉末を用いた。
【００７５】
一方、基板１に対して、フォトリソグラフィ工程により、レジストマスクを形成した後、露光し、ウエハ面の露出したところに、化学反応エッチングで、直径ｄが２０μｍ、深さＬが１７０μｍの孔（アスペクト比８．５）を形成した。その後再び、フォトリソグラフィ工程を実行して、パッドおよび回路パターン２の配線形状を画定するように、ウエハ面を露出させた。その後、パッドおよび回路パターン２を取り巻く領域を、ＳｉＯ２（絶縁物）で覆った。
【００７６】
次に、真空チャンバ内にて、ガス濃度１０ｐｐｍの真空雰囲気中、上記基板１を保持冶具に設置して、保持冶具に設置された振動器により、３０Ｈｚから徐々に超音波領域２０００ｋＨｚまでの音響的振動を加えつつ、上記金属材料を再溶解させた。金属材料は２５０℃の溶融温度に保持すると同時に、溶融金属に０．１ｍ／Ｓ2以上の加速度を付与し、０．１Ｐａ〜１Ｐａの流圧を発生させ、基板１上の孔と基板１面における孔内に溶融金属を強制的に充填した。その後、大気に戻し、大気中でウエハレジスト上の溶融金属を取り除き、その後温度を下げ金属を凝固させ、レジストを取り除くことにより、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。回路パターン２の膜厚の目標値は、３μｍである。
【００７７】
金属材料充填にあたっては、ウエハ上で粉末を溶かし、流速溶解と振動で微細孔に含浸させた。流圧のコントロールは、回転スクリュー又はポンプの動作を制御することによって調整した。再溶解に当たっては、金属の融点（Ｂｉの融点２７１．４℃）より、約５０℃だけ高くなるように加熱した。その後、レジストマスクを洗い流すことにより、貫通電極３と回路パターン２とを一括形成することができた。
【００７８】
＜サンプルＳ２＞
サンプルＳ２の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；６０ｗｔ％
Ｉｎ；１５ｗｔ％
Ｓｎ；２２ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００７９】
＜サンプルＳ３＞
サンプルＳ３の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；４５ｗｔ％
Ｉｎ；２５ｗｔ％
Ｓｎ；２７ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００８０】
＜サンプルＳ４＞
サンプルＳ３の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；３０ｗｔ％
Ｉｎ；２５ｗｔ％
Ｓｎ；４２ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００８１】
上述したサンプルＳ１〜Ｓ４について、回路パターン２の膜厚を測定した。測定結果を表１に示す。
【００８２】
【表１】
【００８３】
表１を参照すると、Ｂｉの組成比が４５ｗｔ％で、本発明の範囲外にあるサンプルＳ３の場合、回路パターン２の膜厚が目標値３μｍの約半分の１．５μｍに低下している。また、Ｂｉの組成比が、３０ｗｔ％と、サンプルＳ３よりも更に少ないサンプルＳ４では、回路パターン２の膜厚が目標値３μｍの１／３の１μｍに低下している。これは、Ｂｉの含有量が少ないために、その体積膨張特性が活かされなかったことによる。
【００８４】
これに対して、本発明の実施例に相当するサンプルＳ１、Ｓ２の場合は、回路パターン２の膜厚の目標値３μｍを満たしており、Ｂｉの体積膨張特性が、充分に発揮されていることがわかる。
【００８５】
Ｂ．挿入損失及び亀裂・剥離について
Ｂｉの体積膨張は、貫通電極３の内部に空洞部が生じるのを回避すると共に、貫通電極３と回路パターン２との間の接続部分に亀裂や剥離が発生するのを阻止する作用をも生じる。次に、この点について、実施例１及び比較例の実験データである表２を参照して説明する。
【００８６】
＜実施例１＞
実施例１は、上述したサンプルＳ１である。
【００８７】
＜比較例１＞
特許文献３（特開２００２−１５８１９１号公報）に記載された方法により、三次元回路パターン２を製造した。
【００８８】
＜比較例２＞
特許文献４（特開２００３−２５７８９１号公報）に記載された方法により、三次元回路パターン２を製造した。
【００８９】
＜比較例３＞
特許文献５（特開２００６−１１１８９６号公報）に記載された方法により、三次元回路パターン２を製造した。
【００９０】
以上得られた実施例１、比較例１〜３について電気特性(挿入損失）とボイド（空洞）の有無をまとめたものを表２に示した。表２は、貫通電極３を通して周波数０．３ＧＨｚ〜５ＧＨｚの高周波電流を流したときの挿入損失（ｄＢ)及びＳＥＭ像の観察によるボイドの有無を示している。挿入損失の許容値は（−０．５ｄＢ）とした。
【００９１】
【表２】
【００９２】
表２を参照すると、まず、比較例１の場合、挿入損失は、０．３ＧＨｚで−０．２４（ｄＢ）、２ＧＨｚで許容値−０．５（ｄＢ）に達しているから、許容値−０．５（ｄＢ）とした場合は、２ＧＨｚまでの使用が許容できるに留まる。
【００９３】
次に、比較例２の場合、挿入損失は、周波数０．３ＧＨｚで−０．３５（ｄＢ）、１ＧＨｚで許容値−０．５（ｄＢ）に到達するから、１ＧＨｚまでの使用が許容できるに留まる。
【００９４】
比較例３の場合、挿入損失は、周波数０．３ＧＨｚで−０．０４（ｄＢ）、５ＧＨｚで許容値−０．５（ｄＢ）に到達するので、５ＧＨｚまでは、かろうじて、許容値を確保できる。逆に言えば、５ＧＨｚを超える領域では、許容値−０．５（ｄＢ）を守る限り、これに対応することができない。
【００９５】
これに対して、本発明に係る実施例１の場合、周波数０．３〜５ＧＨｚの広い高周波領域において、挿入損失が−０．０３（ｄＢ)〜−０．０５（ｄＢ)の範囲にあり、比較例１〜３の何れに対しても、優れた高周波損失特性を示している。
【００９６】
亀裂・剥離の有無に関しては、比較例１〜３の何れにおいても、その存在が確認されているのに対し、本発明に係る実施例１では、その存在を確認することができなかった。
【００９７】
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る回路基板の構造を概略的に示す断面図である。
【図２】本発明に係る回路基板の例を示す分解図である。
【図３】積層状態（完成品）を示す図である。
【図４】本発明に係る電子デバイスの一例を概略的に示す図である。
【図５】本発明に係る回路基板の製造方法を説明する図である。
【図６】図５に示した工程の後の工程を示す図である。
【図７】図６に示した工程の後の工程を示す図である。
【図８】図７に示した工程の後の工程を示す図である。
【図９】図８に示した工程の後の工程を示す図である。
【図１０】図９に示した工程の後の工程を示す図である。
【符号の説明】
【００９９】
１ 基板
２ 回路パターン
３ 貫通電極
【技術分野】
【０００１】
本発明は、基板配線用導電性組成物、この導電性組成物を用いた回路基板及びこの回路基板を用いた電子デバイスに関する。
【背景技術】
【０００２】
電子デバイスの例としては、例えば、各種スケールの集積回路、各種半導体素子もしくはそのチップ等を挙げることができる。
【０００３】
この種の電子デバイスにおいて、その三次元回路配置を実現する手法として、従来は、半導体パッケージを基板上で積み重ね、半導体パッケージと基板上の導体パターンとの間を、ワイヤボンディング、又は、ＴＡＢテープで接続するのが一般的であった。
【０００４】
しかし、パッケージを積み重ねる構造では、全体のモジュールが極めて厚くなってしまう。ワイヤボンディングやＴＡＢテープを用いる場合も、素子自体がモールドされた大きな形状を持つことから、小型化に対する大きな障害になる。
【０００５】
更に、従来の実装技術では、この種の電子デバイスの主な用途であるＩＴ機器の高速・高集積化に対応できない。即ち、ＩＴ機器は、小型化、低消費電力化とともに一層の高機能化（高速、大容量）が求められているところ、上述した従来技術では、まず、小型化の観点から、この要請に応えることができない。しかも、ＩＴ機器の主要部を構成するＬＳＩの内部クロックは、最近のＣＰＵでは数ＧＨｚと高速であるが、チップの外との信号伝達クロックは数百ＭＨｚであり、配線遅延が大きな問題となっている。更に、外部に信号を出すためのバッファ回路での遅れと駆動のための消費電力も無視できない。これらの要請に対しても、従来技術では対応することができない。
【０００６】
従来、複数のＬＳＩを接続するには、プリント回路基板上にＬＳＩを２次元的に配置し、その間を多層の配線で接続する方法がとられてきた。しかし、この方法では、実装面積がＬＳＩの数とともに増加し、配線長の増加から、ＬＳＩ間の信号遅延が大きくなる。
【０００７】
そこで、基板に、信号伝送線路を構成するための回路パターンを設ける一方、回路パターンに導通し、かつ、基板の厚み方向に貫通する貫通電極を設けた回路基板を利用する技術が提案されている。
【０００８】
このような基板として、例えば、特許文献１には、多層回路基板の孔又は非孔に液状粘性材料を充填せしめる方法において、前記液状粘性材料を真空雰囲気下で前記回路基板上に孔版印刷した後、前記真空雰囲気の真空度を低下せしめるか若しくは前記真空雰囲気を通常の大気圧雰囲気にせしめて差圧充填を行う液状粘性材料の充填方法が開示されている。
【０００９】
また、特許文献２には、光励起電解研磨法により基板に高アスペクト比の孔を形成し、この孔の内壁を酸化処理して絶縁層としての酸化膜を形成し、次いで、前記孔に溶融金属埋め戻し法により金属を充填して、貫通電極を形成する方法が開示されている。
【００１０】
特許文献３には、雰囲気圧差による微細孔への金属充填方法が開示され、特許文献４には、微細孔に導電性ペーストを充填する充填方法が記載されている。更に、特許文献５には、メッキ埋め込み工程の前後に直接孔に金属を埋め込む貫通電極の形成方法が開示されている。
【００１１】
しかし、特許文献１〜５に開示された技術を含め、何れの従来技術においても、貫通電極及び回路パターンを構成する導電性材料が凝固収縮してしまうため、回路パターンの膜厚を一定の設計値に維持することができない。
【００１２】
特に、貫通電極と回路パターンとを、同一工程によって同時に形成する場合、回路パターンのみならず、貫通電極にも凝固収縮が発生してしまうめ、より深刻な事態を招く。
【００１３】
例えば、貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生し、その部分が酸化され、導電性不良を招く。また、貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生し、貫通電極の酸化による劣化、それによる導電性の低下などを発生することもある。
【００１４】
更に、貫通電極の内部に空洞部が生じ、空洞部の部分で貫通電極が酸化され、導電性が低下することもあった。しかも、空洞部の存在により、その分だけ、貫通電極の断面積が減少するから、貫通電極の導電性が更に低下してしまう。
【００１５】
上述した亀裂・剥離、隙間、及び、空洞は、それ自体が存在するだけで、上述した問題点を生じるほか、その存在により、回路パターンの膜厚を減少させてしまうという問題をも惹起する。
【００１６】
導電性材料の硬化収縮に起因する問題は、回路基板や電子デバイスの信頼性の向上及び高精度化を図るために、是非、解決しなければならないものであるが、硬化収縮は、導電性材料の主成分となる金属材料に不可避的に発生する現象であるから、その解決は、極めて困難である。
【特許文献１】特開平１１−２９８１３８号公報
【特許文献２】特開２０００−２２８４１０号公報
【特許文献３】特開２００２−１５８１９１号公報
【特許文献４】特開２００３−２５７８９１号公報
【特許文献５】特開２００６−１１１８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の課題は、貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００１８】
本発明のもう一つの課題は、回路パターンの膜厚を一定の設計値に維持しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００１９】
本発明の更にもう一つの課題は、基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生するのを抑制しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００２０】
本発明の更にもう一つの課題は、貫通電極の内部に空洞部が生じるのを回避し得る基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００２１】
本発明の更にもう一つの課題は、貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生するのを回避しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【課題を解決するための手段】
【００２２】
上述した課題を解決するため、本発明は、下記の基板配線用導電性組成物、回路基板、及び、電子デバイスを開示する。
【００２３】
＜基板配線用導電性組成物＞
まず、本発明に係る基板配線用導電性組成物は、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する。
【００２４】
本発明に係る基板配線用導電性組成物は、回路基板において、貫通電極又は回路パターンを形成する材料として用いられる。
【００２５】
貫通電極又は回路パターンを形成するに当たり、上述した組成分の導電性組成物と有機ビヒクルとを混合してペースト化した導電性ペーストを用いてもよいし、組成分の粉体混合物として用いてもよい。導電性ペーストの場合は、回路基板への適用において、印刷手段を用いることができる。粉体混合物の場合には、回路基板への適用において、超音波溶融などの手段を用いることができる。
【００２６】
＜回路基板＞
本発明に係る回路基板は、貫通電極を有しており、貫通電極は、上述した本発明に係る基板配線用導電性組成物を用いて構成される。本発明に係る回路基板は、貫通電極と共に、回路パターンを有していてもよい。回路パターンは、基板の少なくとも一面上に設けられており、貫通電極と同一の導電性組成物で基板の少なくとも一面上に連続して形成される。
【００２７】
導電性組成物に含まれる各成分のうち、Ｂｉは、通常の金属と異なって、溶融状態から凝固する際に、体積が３〜３．５％程膨張する。
【００２８】
本発明では、まず、このＢｉの有する特異な体積膨張特性に着目し、これを利用する。具体的には、本発明に係る導電性組成物を、基板に設けた貫通孔内に充填し、Ｂｉの融点２７１．４℃を超える温度で加熱して、Ｂｉを溶融させ、その後に凝固させる。
【００２９】
上述したように、Ｂｉは、溶融状態から凝固する際に、体積が３〜３．５％程膨張するから、導電性組成物の硬化収縮に起因する回路パターンの厚み減少を回避し、回路パターンの膜厚を目標の設計値に維持することができる。
【００３０】
しかも、基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に発生すべき隙間も、導電性組成物に含まれるＢｉの体積膨張により解消される。このため、従来であれば、隙間の部分で生じていた貫通電極の酸化、それによる導電性の低下なども防止されることになる。
【００３１】
貫通電極と回路パターンとを、同一工程によって同時に形成する場合、
貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生する不具合も解消できる。
【００３２】
また、貫通電極の内部に空洞部が生じることもないし、空洞部の部分で貫通電極が酸化され、導電性が低下することもない。しかも、空洞部の存在による貫通電極の断面積減少もない。
【００３３】
Ｂｉの体積膨張を利用して、上述した作用効果を確実に得るためには、Ｂｉの含有量は、５０ｗｔ％以上とすることが必要である。Ｂｉの含有量が５０ｗｔ％よりも低くなると、Ｂｉの有する体積膨張特性を、有効に利用することができなくなる。
【００３４】
次に、導電性組成物は、融点が２３１．９７℃のＳｎと、融点が１０８３．４℃のＣｕとを含んでいる。低融点材料であるＳｎと、高融点材料であるＣｕとの組み合わせによれば、貫通電極の内部に空洞部が生じるのを回避し、貫通電極の内部における劣化を抑制することができる。この作用効果は、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせにおいて、顕著になる。Ｃｕの含有量が１ｗｔ％未満の範囲では、導電性組成物全体としての融点が下がり、回路パターンに電子部品をはんだ付け実装する際に、回路パターンが溶融する危険性を生じる。Ｃｕの含有量が１〜５ｗｔ％の範囲であると、融点が上がり、上述した問題点が回避されると共に、導電性向上の利点が得らる。
【００３５】
本発明に係る導電性組成物は、更に、Ｉｎを含む。Ｉｎの好ましい範囲は、５０ｗｔ％以上のＢｉと、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせでは、３０ｗｔ％以下である。
【００３６】
具体的な態様として、前記基板は複数で、それぞれの基板は順次に積層された構造とし、そのうちの少なくとも１層は、前記回路パターン及び前記貫通電極を含んでいる構造を採用することができる。これにより、複雑な三次元回路を有する回路基板を実現することができる。
【００３７】
＜電子デバイス＞
本発明に係る電子デバイスは、回路基板と、回路機能部とを有する。前記回路基板は、本発明に係る回路基板である。前記回路機能部は、前記回路基板と組み合わされている。
【００３８】
本発明に係る電子デバイスは、本発明に係る回路基板を有するので、回路基板の有する作用効果をそのまま奏することができる。
【発明の効果】
【００３９】
以上述べたように、本発明によれば次のような効果を得ることができる。
（ａ）貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｂ）回路パターンの膜厚を一定の設計値に維持しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｃ）基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生するのを抑制しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
（ｄ）貫通電極の内部に空洞部が生じるのを回避し得る基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
（ｅ）貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生するのを回避しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
【００４０】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。
【発明を実施するための最良の形態】
【００４１】
＜回路基板＞
図１は、本発明に係る回路基板の構造を概略的に示す断面図である。図１は、簡単な構成を示すのみであるが、実際には、上述した回路基板の種類に応じた機能、及び、構造を満たすべく、より複雑な構造がとられる。
【００４２】
図１を参照すると、回路基板は、基板１に回路パターン２と、貫通電極３とによる三次元回路を構成してある。基板１は、各種半導体基板、誘電体基板、絶縁基板又は磁性基板などで構成される。実施例の基板１は、絶縁性を有する基板、例えば、誘電体基板又は絶縁基板である。シリコンウエハなどの半導体基板である場合は、その両面及び貫通電極3と基板1との界面に、絶縁膜を設ける。絶縁膜は、金属酸化物、例えばＳｉＯ２又はＡｌ２Ｏ３などの膜であり、すでに知られた化学的処理によって、必要な箇所に必要な厚さ(深さ）で形成することができる。
【００４３】
回路パターン２は、基板１の少なくとも一面上に設けられている。図示はされていないが、回路パターン２は基板１の両面に設けてもよい。この回路パターン２は、信号伝送線路を構成するものであって、要求されるパターンに応じて、種々の平面パターンをとる。単に、貫通電極２のための接続導体として用いられるいわゆる「ランド」とは異なる。回路パターン２の周りは、必要に応じ、絶縁膜によって埋められていてもよい。
【００４４】
貫通電極３は、基板１の一面からその厚み方向に延びる孔２０の内部に充填されている。図の貫通電極３は、１つの回路パターン２に対して１つだけ備えられている場合を例示しているが、これに限定する趣旨ではない。１つの回路パターン２に対して複数の貫通電極３を備えていてもよい。孔２０の深さＬ及び直径ｄは、直径ｄが１００μｍ以下、アスペクト比（Ｌ／ｄ）が１以上、特に好ましくは、直径ｄが２５μｍ以下で、アスペクト比 （Ｌ／ｄ）が５以上となるように選定する。このような孔２０は、たとえば、レーザ穿孔又は化学的処理によって形成することができる。
【００４５】
回路パターン２及び貫通電極３は、上述した本発明に係る基板配線用導電性組成物を用いて構成されている。即ち、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する基板配線用導電性組成物である。
【００４６】
これにより、Ｂｉの体積膨張特性、及び、低融点材料と高融点材料との組み合わせ効果により、回路パターンの膜厚が所定の値に維持されると共に、貫通電極と回路パターンとの間の接続部分で、酸化及び導電性不良が発生するのが抑制される。
【００４７】
しかも、回路パターン２及び貫通電極３は、相互間に接合部分を持たずに、同一の金属材料又は合金材料により、同体に形成された連続導体であるから、貫通電極３と回路パターン２とを別々に形成し、両者を物理的に重ねて接続する従来構造と異なって、機械的、物理的接続部分が存在しない。このため、接触抵抗の発生、それによる高周波損失の増大など、高周波特性の低下を招く要因がなくなる。
【００４８】
特に、貫通電極３について、直径ｄが２５μｍ以下、アスペクト比が５以上であるような微細、かつ、高密度配線の条件下でも、接触抵抗による高周波損失の増大を回避し、優れた高周波特性を確保することができる。
【００４９】
図２は、本発明に係る回路基板の例を示す分解図、図３は積層状態（完成品）を示す図である。図示では、任意数の回路基板Ａ１〜Ａ６を、順次に積層した多層積層構造となっている。そのうちの少なくとも１層は、回路パターン２及び貫通電極３を含んでいる構造を採用することができる。
【００５０】
図示の実施例では、回路基板Ａ１〜Ａ６のそれぞれが、基板１に、回路パターン２及び貫通電極３を設けた構造となっている。回路パターン２は、回路基板Ａ１〜Ａ６のそれぞれの一面に形成されている。また、回路パターン２のいくつかは、隣接する複数の貫通電極３にまたがって配置されている。
【００５１】
回路基板Ａ１〜Ａ６は、積層界面において、接着剤によって接着されている。図では、貫通電極３は、回路基板Ａ１〜Ａ６の間において、全て連なっているが、回路構成によっては連ならない場合もあり得る。更に、最外側の回路基板Ａ１、Ａ６には、必要に応じて、バンプ（取出電極）６０〜６９が設けられる。図２及び図３に示した多層積層構造は、複雑な三次元回路を有する回路基板を実現するのに適している。次にその例を示す。
【００５２】
＜電子デバイス＞
本発明に係る電子デバイスには、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳ ＦＥＴ、ＣＭＯＳ ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)のチップ、もしくは、それらの集積回路部品（ＩＣ）、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とするほとんどのものが含まれ得る。特に、本発明に係る回路基板を、インターポーザとして用いた集積回路ＬＳＩが、その代表例として、好適である。本発明において、集積回路ＬＳＩと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等の全てを含む。
【００５３】
図４にその一例を示す。図４において、本発明に係る回路基板を利用した第１のインターポーザＩｎＴ１の一面上に、回路機能部としての第１の集積回路ＬＳＩ１が実装されてをり、第１の集積回路ＬＳＩ１の一面上に、本発明に係る回路基板を利用した第２のインターポーザＩｎＴ２が実装されており、第２のインターポーザＩｎＴ２の一面上に、第２の集積回路ＬＳＩ２が実装されている。
【００５４】
もっとも、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２の数、内部配線、厚み、形状などは任意である。第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２も同様である。
【００５５】
第１の集積回路ＬＳＩ１から上部の第２の集積回路ＬＳＩ２への信号は、バンプと呼ばれる接続部分を通して第２のインターポーズＩｎＴ２に伝達される。第２のインターポーズＩｎＴ２の内部では、内部の配線２、３を通じて、目的のバンプ６５〜６９まで伝達し、バンプ６５〜６９を通じて、第２の集積回路ＬＳＩ２に信号を伝える。下部の第１の集積回路ＬＳＩ１への信号伝達も同様に行うことができる。
【００５６】
図４に示したように、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２とし、これに第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねて一つのチップとして動作させることにより、ＩＴ機器の心臓となる電子回路の超小型実装と、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２間の高速信号伝送を実現することができる。
【００５７】
しかも、第２のインターポーザＩｎＴ２は、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねた層間に配置し、高密度・高速の信号伝達を可能にする。
【００５８】
また、集積回路の内部クロックは、最近のＣＰＵでは数ＧＨｚと高速であるのに対し、チップの外との信号伝達クロックは数百ＭＨｚであることから、配線遅延が大きな問題となっているが、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、配線長を最小化し、配線遅延に起因する問題を解決することができる。
【００５９】
更に、外部に信号を出すためのバッファ回路での遅れと、駆動のための消費電力も無視できないが、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、消費電力も低減することができる。
【００６０】
また、ＣＰＵ、キャッシュ・メインメモリ、ＩＯチップなどを一つのチップ上に積層すれば、超小型・高性能のマイクロコンピュータシステムが実現できる。
【００６１】
図４では、本発明に係る回路基板を、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２から独立するものとして構成してあるが、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２の内部構造、特に、そのローカル配線部に本発明を適用することもできる。更に、能動回路素子に限らず、受動回路素子の内部配線構造にも適用が可能である。
【００６２】
＜回路基板の製造方法＞
次に、図５〜図１０を参照し、本発明に係る回路基板の製造方法を説明する。本発明に係る回路基板の製造方法に当たっては、まず、図５に示すように、基板１（ウエハ）１の一面上にレジストマスク７を形成する。レジストマスク７は、周知のフをトリソグラフィ工程を実行することによって得ることができる。
【００６３】
続いて、レジストマスク７によって囲まれた抜きパターン７１内の所定位置に、例えば、レーザを照射して、図６に図示するように、孔２０を形成する。孔２０は、基板１の内部に留まる非孔として形成される。レーザの代わりに、化学反応エッチング方法を用いてもよい。
【００６４】
次に、図７に示すように、孔２０の穿孔された基板１を、真空チャンバ８内の真空雰囲気の中に配置し、基板１（ウエハ）に、超音波振動Ｆ１、Ｆ２を与えながら、本発明に係る導電性組成物を、その溶融流圧を利用して、孔２０の内部に充填し、かつ、抜きパターン７１の面に拡散させ、その後凝固させる。孔２０は非孔であるから、導電性組成物の充填には何ら問題はない。
【００６５】
次に、図８及び図９に図示するように、回路パターン２を設けた面とは反対側の面を、ΔＨだけ研磨して、孔２０内の充填金属を面出し(図９）し、貫通電極３を得る。この後、図１０に図示するように、面出しされた面に露出する貫通電極３の端面に重なるように、バンプ６０、６１を形成する。
【００６６】
上記工程により、高アスペクト比の孔２０であっても、その内部に未充填部分（ボイド）が生じるのを回避しつつ、高信頼性及び高品質の貫通電極３を形成し得る。
【００６７】
しかも、真空雰囲気中で、基板１（ウエハ）に超音波振動を与えながら、溶融金属材料を、その溶融流圧を利用して、孔２０の内部に充填し、かつ、抜きパターン７１の面に拡散させればよいので、フォトリソグラフィ工程及び薄膜形成技術等を用いて、微細化された多段積層構造を持つ薄膜を形成する方法と異なって、技術的な難度が低く、設備投資も少なくて済む。このため、回路基板自体のコストダウンを図ることが可能になる。
【００６８】
回路パターン２及び貫通電極３は、本発明に係る導電性組成物で形成される。導電性組成物に含まれる各成分のうち、Ｂｉは、通常の金属と異なって、溶融状態から凝固する際に、体積が３〜３．５％程膨張するから、貫通電極３と回路パターン２とを、同一工程によって同時に形成する場合、熱硬化収縮に起因する回路パターン２の厚み減少を回避し、回路パターン２の膜厚を設計値に維持することができる。
【００６９】
しかも、基板１に設けられた孔２０の内壁面と、この孔２０内に充填された貫通電極３との間に発生すべき隙間が、Ｂｉの体積膨張により解消される。このため、従来であれば、隙間の部分で生じていた貫通電極３の酸化、それによる導電性の低下などが防止されることになる。
【００７０】
Ｂｉの体積膨張を利用して、上述した作用効果を確実に得るためには、Ｂｉの含有量は、５０ｗｔ％以上とすることが必要である。
【００７１】
次に、導電性組成物は、低融点材料であるＳｎと、高融点材料であるＣｕとの組み合わせを含んでいるから、貫通電極３の内部に空洞部が生じるのを回避し、貫通電極３の内部における劣化を抑制することができる。この作用効果は、３０ｗｔ％以下のＳｎと、１〜５ｗｔ％の範囲で選択されたＣｕとの組み合わせにおいて、顕著になる。Ｃｕの含有量が１ｗｔ％未満の範囲では、導電性組成物全体としての融点が下がり、回路パターン２に電子部品をはんだ付け実装する際に、回路パターン２が溶融する危険性を生じる。Ｃｕの含有量が１〜５ｗｔ％の範囲であると、融点が上がり、上述した問題点が回避されると共に、導電性向上の利点が得らる。本発明に係る導電性組成物は、更に、Ｉｎを含む。Ｉｎの好ましい範囲は、３０ｗｔ％以下である。
【００７２】
＜実験データ＞
次に実験データを参照して、本発明の効果を更に具体的に説明する。
【００７３】
Ａ．回路パターン２の膜厚について
本発明に係る導電性組成物を用い、上述した回路基板の製造工程にしたがって、サンプルＳ１〜Ｓ４の４種の回路基板を製造し、その回路パターン２の膜厚を測定した。サンプルＳ１〜Ｓ４の詳細は次のとおりである。
【００７４】
＜サンプルＳ１＞
サンプルＳ１の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；５０ｗｔ％
Ｉｎ；２２ｗｔ％
Ｓｎ；２５ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物であって、酸素含有量３００ｐｐｍ以下の粉末を製造し、この粉末を貫通電極３及び回路パターン２の材料として準備した。具体的には、上述した組成比のＢｉ、Ｉｎ、Ｓｎ、Ｃｕを含有するナノマイズ合金粉末を用いた。
【００７５】
一方、基板１に対して、フォトリソグラフィ工程により、レジストマスクを形成した後、露光し、ウエハ面の露出したところに、化学反応エッチングで、直径ｄが２０μｍ、深さＬが１７０μｍの孔（アスペクト比８．５）を形成した。その後再び、フォトリソグラフィ工程を実行して、パッドおよび回路パターン２の配線形状を画定するように、ウエハ面を露出させた。その後、パッドおよび回路パターン２を取り巻く領域を、ＳｉＯ２（絶縁物）で覆った。
【００７６】
次に、真空チャンバ内にて、ガス濃度１０ｐｐｍの真空雰囲気中、上記基板１を保持冶具に設置して、保持冶具に設置された振動器により、３０Ｈｚから徐々に超音波領域２０００ｋＨｚまでの音響的振動を加えつつ、上記金属材料を再溶解させた。金属材料は２５０℃の溶融温度に保持すると同時に、溶融金属に０．１ｍ／Ｓ2以上の加速度を付与し、０．１Ｐａ〜１Ｐａの流圧を発生させ、基板１上の孔と基板１面における孔内に溶融金属を強制的に充填した。その後、大気に戻し、大気中でウエハレジスト上の溶融金属を取り除き、その後温度を下げ金属を凝固させ、レジストを取り除くことにより、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。回路パターン２の膜厚の目標値は、３μｍである。
【００７７】
金属材料充填にあたっては、ウエハ上で粉末を溶かし、流速溶解と振動で微細孔に含浸させた。流圧のコントロールは、回転スクリュー又はポンプの動作を制御することによって調整した。再溶解に当たっては、金属の融点（Ｂｉの融点２７１．４℃）より、約５０℃だけ高くなるように加熱した。その後、レジストマスクを洗い流すことにより、貫通電極３と回路パターン２とを一括形成することができた。
【００７８】
＜サンプルＳ２＞
サンプルＳ２の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；６０ｗｔ％
Ｉｎ；１５ｗｔ％
Ｓｎ；２２ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００７９】
＜サンプルＳ３＞
サンプルＳ３の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；４５ｗｔ％
Ｉｎ；２５ｗｔ％
Ｓｎ；２７ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００８０】
＜サンプルＳ４＞
サンプルＳ３の製造に当たり、次の組成の導電性組成物を用いた。
Ｂｉ；３０ｗｔ％
Ｉｎ；２５ｗｔ％
Ｓｎ；４２ｗｔ％
Ｃｕ； ３ｗｔ％
上述した組成比の導電性組成物を用いて、サンプルＳ１と同じ製造工程で、貫通電極３及び回路パターン２を一括一体化した三次元回路パターン２を得た。
【００８１】
上述したサンプルＳ１〜Ｓ４について、回路パターン２の膜厚を測定した。測定結果を表１に示す。
【００８２】
【表１】
【００８３】
表１を参照すると、Ｂｉの組成比が４５ｗｔ％で、本発明の範囲外にあるサンプルＳ３の場合、回路パターン２の膜厚が目標値３μｍの約半分の１．５μｍに低下している。また、Ｂｉの組成比が、３０ｗｔ％と、サンプルＳ３よりも更に少ないサンプルＳ４では、回路パターン２の膜厚が目標値３μｍの１／３の１μｍに低下している。これは、Ｂｉの含有量が少ないために、その体積膨張特性が活かされなかったことによる。
【００８４】
これに対して、本発明の実施例に相当するサンプルＳ１、Ｓ２の場合は、回路パターン２の膜厚の目標値３μｍを満たしており、Ｂｉの体積膨張特性が、充分に発揮されていることがわかる。
【００８５】
Ｂ．挿入損失及び亀裂・剥離について
Ｂｉの体積膨張は、貫通電極３の内部に空洞部が生じるのを回避すると共に、貫通電極３と回路パターン２との間の接続部分に亀裂や剥離が発生するのを阻止する作用をも生じる。次に、この点について、実施例１及び比較例の実験データである表２を参照して説明する。
【００８６】
＜実施例１＞
実施例１は、上述したサンプルＳ１である。
【００８７】
＜比較例１＞
特許文献３（特開２００２−１５８１９１号公報）に記載された方法により、三次元回路パターン２を製造した。
【００８８】
＜比較例２＞
特許文献４（特開２００３−２５７８９１号公報）に記載された方法により、三次元回路パターン２を製造した。
【００８９】
＜比較例３＞
特許文献５（特開２００６−１１１８９６号公報）に記載された方法により、三次元回路パターン２を製造した。
【００９０】
以上得られた実施例１、比較例１〜３について電気特性(挿入損失）とボイド（空洞）の有無をまとめたものを表２に示した。表２は、貫通電極３を通して周波数０．３ＧＨｚ〜５ＧＨｚの高周波電流を流したときの挿入損失（ｄＢ)及びＳＥＭ像の観察によるボイドの有無を示している。挿入損失の許容値は（−０．５ｄＢ）とした。
【００９１】
【表２】
【００９２】
表２を参照すると、まず、比較例１の場合、挿入損失は、０．３ＧＨｚで−０．２４（ｄＢ）、２ＧＨｚで許容値−０．５（ｄＢ）に達しているから、許容値−０．５（ｄＢ）とした場合は、２ＧＨｚまでの使用が許容できるに留まる。
【００９３】
次に、比較例２の場合、挿入損失は、周波数０．３ＧＨｚで−０．３５（ｄＢ）、１ＧＨｚで許容値−０．５（ｄＢ）に到達するから、１ＧＨｚまでの使用が許容できるに留まる。
【００９４】
比較例３の場合、挿入損失は、周波数０．３ＧＨｚで−０．０４（ｄＢ）、５ＧＨｚで許容値−０．５（ｄＢ）に到達するので、５ＧＨｚまでは、かろうじて、許容値を確保できる。逆に言えば、５ＧＨｚを超える領域では、許容値−０．５（ｄＢ）を守る限り、これに対応することができない。
【００９５】
これに対して、本発明に係る実施例１の場合、周波数０．３〜５ＧＨｚの広い高周波領域において、挿入損失が−０．０３（ｄＢ)〜−０．０５（ｄＢ)の範囲にあり、比較例１〜３の何れに対しても、優れた高周波損失特性を示している。
【００９６】
亀裂・剥離の有無に関しては、比較例１〜３の何れにおいても、その存在が確認されているのに対し、本発明に係る実施例１では、その存在を確認することができなかった。
【００９７】
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る回路基板の構造を概略的に示す断面図である。
【図２】本発明に係る回路基板の例を示す分解図である。
【図３】積層状態（完成品）を示す図である。
【図４】本発明に係る電子デバイスの一例を概略的に示す図である。
【図５】本発明に係る回路基板の製造方法を説明する図である。
【図６】図５に示した工程の後の工程を示す図である。
【図７】図６に示した工程の後の工程を示す図である。
【図８】図７に示した工程の後の工程を示す図である。
【図９】図８に示した工程の後の工程を示す図である。
【図１０】図９に示した工程の後の工程を示す図である。
【符号の説明】
【００９９】
１ 基板
２ 回路パターン
３ 貫通電極
【特許請求の範囲】
【請求項１】
５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する、基板配線用導電性組成物。
【請求項２】
貫通電極を有する回路基板であって、
前記貫通電極は、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する、
回路基板。
【請求項３】
請求項２に記載された回路基板であって、更に、回路パターンを有しており、前記回路パターンは、前記貫通電極と同一の導電性組成物で前記基板の少なくとも一面上に連続して形成された導体である、回路基板。
【請求項４】
請求項２又は３に記載された回路基板であって、前記基板は複数で、それぞれの基板は順次に積層されており、そのうちの少なくとも１層は、前記回路パターン及び前記貫通電極を含んでいる、回路基板。
【請求項５】
回路基板と、回路機能部とを有する電子デバイスであって、
前記回路基板は、請求項２乃至４の何れかに記載されたものであり、
前記回路機能部は、前記回路基板と組み合わされている、
電子デバイス。
【請求項６】
請求項５に記載された回路基板であって、センサーモジュル、光電気モジュール、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＣＭＯＳ−ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)もしくは集積回路素子又はこれらのチップである、電子デバイス。
【請求項１】
５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する、基板配線用導電性組成物。
【請求項２】
貫通電極を有する回路基板であって、
前記貫通電極は、５０ｗｔ％以上のビスマス（Ｂｉ）と、３０ｗｔ％以下のインジウム（Ｉｎ）と、３０ｗｔ％以下の錫（Ｓｎ）と、１〜５ｗｔ％の範囲で選択された銅（Ｃｕ）とを含有する、
回路基板。
【請求項３】
請求項２に記載された回路基板であって、更に、回路パターンを有しており、前記回路パターンは、前記貫通電極と同一の導電性組成物で前記基板の少なくとも一面上に連続して形成された導体である、回路基板。
【請求項４】
請求項２又は３に記載された回路基板であって、前記基板は複数で、それぞれの基板は順次に積層されており、そのうちの少なくとも１層は、前記回路パターン及び前記貫通電極を含んでいる、回路基板。
【請求項５】
回路基板と、回路機能部とを有する電子デバイスであって、
前記回路基板は、請求項２乃至４の何れかに記載されたものであり、
前記回路機能部は、前記回路基板と組み合わされている、
電子デバイス。
【請求項６】
請求項５に記載された回路基板であって、センサーモジュル、光電気モジュール、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＣＭＯＳ−ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)もしくは集積回路素子又はこれらのチップである、電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−４４０６５（Ｐ２００９−４４０６５Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００７−２０９６９６（Ｐ２００７−２０９６９６）
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（５０４０３４５８５）有限会社ナプラ (55)
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（５０４０３４５８５）有限会社ナプラ (55)
【Ｆターム（参考）】
[ Back to top ]