導電制御デバイス
【課題】種々の用途に使用できる導電制御デバイスを提供すること。
【解決手段】導電制御デバイスは、比較的大きい飽和保磁力を有する第1強磁性領域(6)と、比較的小さい飽和保磁力を有する第2強磁性領域(8)と、第1強磁性領域と第2強磁性領域との間に配置された接合領域(11)とを備え、このデバイスは、更に接合領域内の電荷キャリア密度を制御するよう接合領域に電界を加えるためのゲート(3)も備える。
【解決手段】導電制御デバイスは、比較的大きい飽和保磁力を有する第1強磁性領域(6)と、比較的小さい飽和保磁力を有する第2強磁性領域(8)と、第1強磁性領域と第2強磁性領域との間に配置された接合領域(11)とを備え、このデバイスは、更に接合領域内の電荷キャリア密度を制御するよう接合領域に電界を加えるためのゲート(3)も備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、導電制御デバイスに関する。
【背景技術】
【0002】
電荷キャリアスピンによってキャリア運搬の少なくとも一部を制御する新しいタイプの電子デバイスが出現しつつある。これらいわゆる「スピントロニック」デバイスの周知の例としてジャイアント磁気抵抗効果(GMR)および磁気トンネル接合(MTJ)デバイスに基づくスピンバルブを挙げることができる。一般にこれらデバイスは強磁性材料の層と非強磁性材料の層とを交互に配置した層を備え、非強磁性材料は(スピンバルブの場合)金属製であり、または(MTJデバイスの場合)絶縁性である。スピントロニック・デバイスは磁界センサと、磁気ランダムアクセスメモリ(MRAM)とを含むいくつかの用途を有する。スピンに基づく電子技術およびその用途の批評については、サイエンス、第294巻、1488〜1495ページ(2001年)にS.A.ウォルフ外による論文「スピントロニクス:将来のためのスピンに基づく電子技術のビジョン」が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【0003】
初期のスピントロニックデバイスでは、強磁性材料は一般に金属、例えば鉄(Fe)、コバルト(Co)またはニッケル(Ni)、もしくはこれらの合金を含む。しかしながら、より最近の一部のスピントロニックデバイスは強磁性半導体、例えばヒ化ガリウムマンガン(Ga、Mn)Asを使用しており、この半導体についてはH.オオノによる論文「非磁性半導体を強磁性にする方法」(サイエンス第281巻、951〜956ページ(1998年))に記載されている。
【0004】
強磁性半導体に基づくデバイスは強力な磁気抵抗効果を呈する。
【0005】
例えばC.ラスター外による論文「ナノ収縮によるラテラル強磁性(Ga、Mn)Asワイヤーにおける極めて大きい磁気抵抗性」(フィジカルレビューレターズ、第91巻、216602ページ(2003年))は、トンネル磁気抵抗性(TMR)を呈する構造体について記載している。この構造体は狭いくびれ部によりワイヤーの片側に接続されたアイランドを形成するようにエッチングすることによって横方向に構成された、半絶縁性GaAs上で成長されたGa0.976Mn0.024Asの19nm厚みの層から製造される。
【0006】
C.グールド他による論文「トンネル異方性磁気抵抗:単一磁気層を使用したスピンバルブに類似するトンネル磁気抵抗」(フィジカルレビューレターズ、第93巻、117023ページ(2004年))は、スピンバルブに類似した効果を示すデバイスについて述べている。このデバイスは半絶縁性GaAs上で成長されたGa0.94Mn0.06Asの70nm厚みの層に配置された酸化アルミ(AlOx)トンネルバリアに対するチタン/金(Ti/Au)金属接点から成るピラーを含む。この実験的デバイスにおける強力な異方性ヒステリシス効果は、異方性トンネル磁気抵抗(TAMR)に寄与することができ、この磁気抵抗は単一強磁性層における強力なスピン−軌道結合から生じるものである。
【0007】
本発明は、例えばメモリおよび/またはロジックで使用するための、または磁気センサとして使用するための導電制御デバイスを提供せんとするものである。
【課題を解決するための手段】
【0008】
本発明の第1の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、導電制御デバイスが提供される。
【0009】
従って、接合領域内の電荷キャリアを減損または累積させ、トンネルバリアまたは導通チャンネルを形成し、よってそれぞれ読み出し状態または書き込み状態とするのにゲートを使用できる。
【0010】
このデバイスは、前記第2強磁性領域よりも大きい飽和保磁力を有する第3強磁性領域と、前記第2強磁性領域と前記第3強磁性領域との間に配置された別の接合領域と、前記別の接合領域に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲートとを備える。
【0011】
本デバイスは、第2強磁性領域に電界を加えるための別のゲートを含むことができる。この別のゲートは第2強磁性領域内の電荷キャリア密度を増減し、従ってその磁気特性、例えば保持力を変えるのに使用できる。
【0012】
第1強磁性領域と第2強磁性領域とは、同じ材料を含むことができ、この材料は強磁性半導体、例えば(Ga、Mn)Asとすることができる。接合領域も同じ材料を含むことができ、第1強磁性領域と、第2強磁性領域と、接合領域とを1つの層に形成できる。
【0013】
第1強磁性領域は、細長くすることができ、長手方向軸線を有する。この長手方向軸線は磁化容易軸線に沿った方向に整合できる。
【0014】
本デバイスは、トンネル異方性磁気抵抗(TAMR)効果および/またはトンネル磁気抵抗(TMR)効果を呈するように構成できる。
【0015】
第2強磁性領域は実質的に1つの平面に配置された層または層の一部によって提供できる。この層または層の一部は10nm以下の厚みとすることができる。第2強磁性領域は層または層の一部の平面外に配置された磁化容易軸線および/または層にまたは層にの一部の平面内に配置された磁化容易軸線を有することができる。第1強磁性領域は実質的に平面内または別の平面内に配置された別の層または層の別の部分によって提供できる。第1強磁性領域は他の層または他の層の一部の平面に配向されあ磁化容易軸線を有することができる。
【0016】
本発明の別の特徴によれば、導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイスが提供される。
【0017】
導電領域は非強磁性材料または半導体材料、または非強磁性半導体材料を含むことができる。接合領域は半導体材料を含むことができ、導電領域、接合領域および/または強磁性領域は同じ材料を含むことができる。
【0018】
本発明の第2の特徴によれば、導電制御デバイスのメモリアレイが提供される。
【0019】
本発明の第3の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域を設けるステップと、比較的小さい飽和保磁力を有する第2強磁性領域を設けるステップと、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域を設けるステップと、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートを設けるステップとを備えた、導電制御デバイスを製造する方法が提供される。
【0020】
接合領域を設けるステップは、第1接合領域と第2接合領域との間にくびれ部を構成することを含むことができる。
【0021】
本発明の第4の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、チャンネルを有する導電制御デバイスを作動させる方法において、前記ゲートに第1バイアスを加え、前記接合領域における電荷キャリア密度を増加させるステップと、前記チャンネルを介して前記第2強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第1電流パルスを駆動するステップとを備えた、導電制御デバイスを作動させる方法が提供される。
【0022】
このことは、第1強磁性領域の磁化を反転することなく、第2強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【0023】
この方法は、前記ゲートに第2バイアスを加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネルを介し、前記臨界値よりも小さい第2電流振幅を有する第2電流パルスを駆動するステップとを備える。
【0024】
本発明の第5の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたチャンネルを有する導電制御デバイスを作動させる方法において、前記第2強磁性領域の磁化を反転させるよう、前記第1および第2強磁性領域に磁界を加えるステップを備え、前記磁界が前記第2強磁性領域の臨界磁界よりも大きく、かつ前記第1強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法が提供される。
【0025】
このことは、第1強磁性領域の磁化を反転することなく、第2強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【0026】
以下、添付図面を参照し、例により本発明の実施例について説明する。
【0027】
図1、2および3を参照する。本発明に係わる導電制御デバイス1は、細長い導電チャンネル2と、第1ゲート3、第2ゲート4および第3ゲート5を備える。
【0028】
チャンネル2は飽和保磁力が比較的大きい第1強磁性領域6および第2強磁性領域7と、飽和保磁力が比較的小さい第3強磁性領域8とを備える。第3強磁性領域8を通して第1強磁性領域6と第2強磁性領域7との間の導電が生じるように、第1強磁性領域6と第2強磁性領域7との間に一般に第3強磁性領域8が配置される。従って、固定された第1領域6および固定された第2領域7はソース領域およびドレイン領域としても働く。
【0029】
第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は同じ強磁性材料から形成される。しかしながら、第1強磁性領域6、第2強磁性領域7および第3強磁性領域8を異なる強磁性材料、例えば強磁性金属と強磁性半導体とから形成してもよい。強磁性半導体は、強磁性となるように磁気ドーパントでドープされた半導体を含むことができ、この磁気ドーパントの濃度を変えることができる。更に強磁性半導体は別の非磁性ドーパントでドープしてもよいし、これとは異なり、強磁性半導体はドープすることなく強磁性を呈する半導体を含むことができ、この強磁性半導体は磁気ドーパントまたは非磁気ドーパントでドープできる。
【0030】
チャンネル2は第1接合領域9および第2接合領域10を備え、第1接合領域9は異なる磁界で第1強磁性領域6および第3強磁性領域8で磁気反転が生じ得るという意味で、第1強磁性領域6と第3強磁性領域8を磁気的に反結合させる。同様に、第2接合領域10は第2強磁性領域7と第3強磁性領域8を磁気的に反結合させる。第1接合領域9および第2接合領域10は半導体材料を含む。これら第1接合領域9および第2接合領域10は同じ材料から形成でき、強磁性領域6、7、8のうちの1つ以上と同じ材料から形成できる。
【0031】
強磁性半導体を含むパターン形成された強磁性層11には強磁性の接合領域6、7、8、9、10が設けられ、強磁性半導体は本例では0.02のマンガン濃度xを有するヒ化ガリウムマンガン(Ga1−xMnxAs)、換言すればGa0.98Mn0.02Asである。しかしながら、その他のマンガン濃度、例えばx=0.06を有するヒ化ガリウムマンガン合金も使用できる。更にその他の強磁性半導体、例えば(In,Mn)As、(Ga、Mn)P、(Ga、Mn)NまたはGe1−yMnyも使用できる。本例ではパターン形成された強磁性層11は100nmの厚みを有する。しかしながら、この強磁性層11の厚みはより薄くてもよく、例えば3nmまたは5nmでもよいし、もしくはそれより厚くてもよい。
【0032】
強磁性金属または合金のかわりに金属半導体を使用することによって次のような利点が得られる。すなわち金属材料に展開を加え、磁気秩序を仲裁し、よって強磁性材料の磁気特性を変える電荷キャリアの密度および/または分布を変えるためにゲートを使用できるという利点が得られる。更に電力消費量を低減できるという利点も得られる。その理由は、強磁性半導体におけるスピン−トルク磁化反転のための臨界電流密度は強磁性金属の場合よりも大きさが2〜3桁小さいからである。
【0033】
パターン形成された強磁性層11は絶縁体を含む同一の広がりを有する絶縁層12の上に載っており、絶縁体は本例ではヒ化アルミニウム(AlAs)である。別の絶縁体を使用することもでき、絶縁体は結晶体でよい。この絶縁体は強磁性半導体と格子マッチングしてもよいし、または磁気異方性を生じさせるのを助けるひずみを得るように、強磁性半導体とミスマッチングしていてもよい。強磁性層11および絶縁層12は同一延長上でなくてもよい。例えば絶縁層12のほうを大きくしてもよい。絶縁層12は一部がエッチングされた基板13の上に載っており、この基板13は本例では半絶縁性のヒ化ガリウム(GaAs)を含む。その他の基板、例えばシリコンを使用することもできる。パターン形成された強磁性層11の上に同一の広がりを有するようにキャッピング層14(図1では明瞭にするため、一部除去された状態に示されている)が載っている。本例ではこのキャッピング層14はAlAsを含む。キャッピング層14と強磁性層11とは同一延長上になくてもよい。
【0034】
特に図2および3を参照すると、第3強磁性領域8および第1接合領域9および第2結合領域10は、くびれ部15、16によって構成されている。これらくびれ部15、16は第1側壁17と、これに対向する第2側壁18の第1部分181および第2部分182との間に構成されている。平面図では、各側壁部分181、182は第1側壁17に向かって内側のノッチを形成している。くびれ部15、16はその他の側壁構造、例えばその他の形状の屈曲部を使用するか、および/または一対の対向する屈曲部を使用して構成できる。くびれ部15、16は細長くすることができ、例えば狭い導電チャンネル部分によって提供できる。
【0035】
接合領域9、10をその他の方法で構成できるが、くびれ部を使用する必要はない。例えばこれら接合領域9、10は異なる材料またはドーピング濃度が異なる材料を含むことができる。
【0036】
第1強磁性領域6および第2強磁性領域7は一般に細長く、W<Lとなるような幅Wおよび長さLを有する。幅Wは100nm以下、または50nm以下でよく、本例ではWは50nmであり、Lは200nmである。
【0037】
第3強磁性領域8は細長く、幅wおよび長さlを有し、幅wはWよりも小さくてもよい。本例ではwは40nmであり、lは60nmである。
【0038】
強磁性領域6、7、8が同一材料を含む場合に、第1強磁性領域6および第2強磁性領域7の飽和保磁力に対する第3強磁性領域8の飽和保磁力を下げるのに、磁気形状異方性を使用できる。従って、第3強磁性領域8は他の強磁性領域6、7と比較して、異なるアスペクト比を有するように、この第3強磁性領域を配置することによって、より小さい飽和保磁力を有するように構成できる。このアスペクト比は長さに対する幅の比、すなわちw/lおよびW/Lとして定義できる。従って、第3強磁性領域8は第1強磁性領域6および第2強磁性領域7よりも大きいアスペクト比を有することができる。
【0039】
くびれ部15、16の各々はwよりも小さい幅cを有する。このくびれ部の幅cは20nm未満でよい。本例ではこのくびれ部の幅cは10nmである。
【0040】
くびれ部15、16は異なる幅を有することができる。例えば第1くびれ部15は異方性トンネル磁気抵抗(TAMR)を示すように、デバイス1に対するトンネルバリアを提供するのに充分狭くすることができ、一方、第2くびれ部16はトンネルバリアを提供しないように充分広い幅とすることができるし、この逆に第1くびれ部の幅と第2くびれ部の幅を上記とは逆にしてもよい。従って、第3磁気領域8を設けてもよいが、この場合、1つのくびれ部15、16しかトンネルバリアとならない。
【0041】
第1ゲート3および第2ゲート4は、接合領域9、10を導通状態と絶縁状態にスイッチングするよう、好ましくはそれぞれオーミック状態とトンネル状態に切り替わるよう、それぞれ第1接合領域9および第2接合領域10内の電荷キャリア密度を制御する。
【0042】
本例では第1ゲート3および第2ゲート4は一般に接合領域9、10と平面状態にあり、これら領域から横方向に離間し、第1側壁17に隣接され、サイドゲート構造を提供している。従って、第1ゲート3および第2ゲート4は第1側壁17を通して第1接合領域9および第2接合領域10にそれぞれの電界19、20を加える。しかしながら、その他のゲート構造も使用できる。例えば各サイドゲート3、4は、ときどき「スプリットゲート」と称される一対の対向するサイドゲートを含むことができる。これに加え、またはその代わりに、各ゲート3、4は接合領域9、10に載った頂部ゲートおよび/または接合領域9、10の下側のバックゲートを含むことができる。これらゲート3、4は誘電層(図示せず)により接合領域9、10から分離していてもよい。
【0043】
このサイドゲート構造では、第1ゲート3および第2ゲート4は第1接合領域9および第2接合領域10から分離距離sだけそれぞれ離間している。分離距離sは20nm未満、10nm未満または5nm未満でよい。本例では分離距離sは10nmとなっている。
【0044】
頂部ゲートおよび/またはサイドゲート構造では、ゲート3、4と接合部9、10との分離距離は、中間絶縁体(図示せず)の厚みによって定めることができ、この中間絶縁体は例えばアモルファス絶縁材料、例えば二酸化シリコン(SiO2)、窒化シリコン(Si3N4)または絶縁結晶材料、例えば(Ga、Nm)Asに対するAlAsを含む。中間絶縁体は少なくとも代表的なゲート電圧でのトンネル効果またはブレークダウンを防止するのに充分厚くすることが好ましい。この絶縁体の厚みは20nm未満、および10nm未満とすることができ、絶縁体の厚みは6または5nm未満であるが、2または3nmより大きくすることができる。
【0045】
絶縁距離は印加される磁界の大きさおよびゲート3、4と接合部9、10もしくは分離絶縁体(図示せず)との間のギャップのブレークダウン限界に基づき選択できる。
【0046】
第3ゲート5は第3強磁性領域8における電荷キャリア密度を制御するよう、従って飽和保磁力を変更するように第3強磁性領域8に対するサイドゲートとして配置されている。これによって磁化反転に必要な電流および/または磁界を下げ、従って電力消費量を下げることができるという利点が得られる。更に、磁界センサとしてデバイスを使用するときに、デバイスの感度を増減するのに第3ゲートを使用できるという利点も得られる。
【0047】
第3ゲート5は一般に第3強磁性領域8と同じ平面にあり、この第3強磁性領域8から横方向に離間しており、第2側壁18に隣接し、サイドゲート構造を形成する。従って、この第3ゲート5は第2側壁18を通して第3強磁性領域8に電界21を加える。しかしながら、その他のゲート構造も使用できる。例えば第3ゲート5は一対の対向するサイドゲートを含むことができる。これに加え、かつこれとは別に、第3ゲート5は自由領域8に載る頂部ゲートおよび/または第3強磁性領域8の下に位置するバックゲートを含むことができる。頂部または底部ゲート構造は電界に対して第3強磁性領域8のより広い面積またはより大きい容積を曝すことができるので、強磁性領域8の磁気特性、例えば飽和保磁力をより制御することが可能となるという利点を有する。次に頂部ゲート構造についてより詳細に説明する。
【0048】
サイドゲート構造では、第3ゲート5は分離距離s’だけ第3強磁性領域8から離間している。この分離距離s’は20nm未満、10nm未満、またはnm未満とすることができ、本例ではこの分離距離s’は10nmとなっている。
【0049】
頂部ゲートおよび/またはシアドゲート構造では、ゲート5と第3強磁性領域8との間の分離距離を、例えば前に述べたように、アモルファス絶縁材料または結晶絶縁材料を含む中間絶縁体(図示せず)の厚みとして定義できる。この絶縁体の厚みは20nm未満、または10nm未満とすることができる。この絶縁体の厚みは6または5nm未満であって、かつ2または3nmよりも大きくすることができる。
【0050】
分離距離は印加される磁界21の大きさおよびゲート5と第3強磁性領域8、または分離絶縁体(図示せず)との間のギャップのブレークダウン電界の大きさに基づいて選択できる。
【0051】
ゲート3、4、5は、パターン形成された強磁性層11内に設けられ、絶縁層12および基板13の上に載り、キャッピング層14の下に位置する。
【0052】
第1キャップ領域6の代わりに非強磁性領域、例えば非強磁性の半導体領域も使用できる。第2強磁性領域7を省略してもよいし、その代わりに非強磁性領域を使用してもよい。導電領域、強磁性領域、導電領域と強磁性領域を電気的に結合するための接合領域、および接合領域内の電荷キャリアの密度を制御するためのゲートを含むデバイスを磁気センサとして使用できる。
【0053】
磁化
本例では第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は(Ga、Mn)Asから形成される。(Ga、Mn)Asにおける強磁性は巡回ホールと局部的なMnイオンとの間の交換相互作用の結果生じるものである。従って、電荷キャリアの密度を変えると、デバイス1の磁気特性を変えることができ、磁気秩序を抑制することもできる。
【0054】
強磁性領域6、7、8の各々はそれぞれの単一磁気ドメインを含むことができる。領域6、7、8が所定のサイズ、一般に1〜10μmの大きさよりも小さい寸法を有するように構成することにより、領域6、7、8は単一磁気ドメインを有するようにできる。
【0055】
図4を参照すると、ここには第1強磁性領域6、第2強磁性領域7および第3強磁性領域8、およびそれぞれの磁化22、23、24の略図が示されている。
【0056】
第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は、層11の平面内で磁化され、それぞれの磁化強度22、23、24を有する。しかしながら、強磁性領域6、7、8のうちの1つ以上を、層11の平面の外で、例えば層11の平面と垂直に磁化することもできる。例えば第1強磁性領域6および第2強磁性領域7を層11の平面で磁化し、第3強磁性領域8を層11の平面の外で磁化するようにしてもよいし、またこの逆にすることもできる。
【0057】
GaAs上で成長された(Ga、Mn)Asの薄膜は、格子の不整合に起因する圧縮応力を受け、低温(この場合、約4.2°Kよりも低い)で[100]および[010]の結晶学的方向に沿った磁化容易軸線を有する双軸方向の異方性を呈する。従って、[100]、[010]、[−100]または[−010]の結晶学的方向に沿って整合した磁化の各々は通常同じ異方性エネルギーを有する。
【0058】
しかしながら、磁化容易軸線を移動させるか、および/または4倍の縮退を破壊させ、よって好ましくはエネルギー上、別の磁化容易軸線に対する1つの磁化容易軸線の整合を生じさせ得る形状またはひずみより、別の異方性を導入できる。
【0059】
第3強磁性領域8は形状の異方性を導入するよう、長手方向軸線25に沿って細長い。第1強磁性領域6および第2強磁性領域7も軸線25に沿って細長くてよい。本例では長手方向軸線25は[100]の結晶学的方向26に沿って整合している。しかしながら長手方向軸線25も[010]の結晶学的方向27に沿って整合していてよい。
【0060】
キュリー温度に近い、より高い温度では、GaAs上で成長された(Ga、As)Mnは、[110]の結晶学的方向に沿った磁化容易ジクセンを有する単一軸方向異方性も呈する。従って、長手方向軸線25は[110]の結晶学的方向28に沿って整合していてもよい。
【0061】
磁化容易軸線は平面外方向にあるように構成できる。GaMnAsの膜内に引っ張りひずみを導入することにより、例えばInGaAs上でGaMnAsを成長させることにより、またはGaAs上で成長されるGaMnAs膜内のホール密度を下げることにより、GaMnAs内の平面外異方性を得ることができる。従って、第3ゲート5を使って第3強磁性領域8内に電界を加えることにより、第3強磁性領域8は平面外磁気異方性を選択的に呈することができるが、第1強磁性領域6および第2強磁性領域7は依然として平面内磁気異方性を呈する。この結果、TAMR効果が大きくなり得る。
【0062】
別の強磁性材料を使用する場合、磁化容易軸線を変えてもよい。
【0063】
本例では、磁化容易軸線は層11の平面内にある。外部磁界または電流が加えられないことにより、磁化方向22、23、24は磁化容易軸線26、27のうちの1つに沿って整合する。しかしながら、磁界方向と異なる方向に外部磁界が印加された場合、1つの磁化容易軸線26、27から別の軸線26、27への磁化22、23、24の方向が切り替わることがある。更にスピントルクを発生するように充分強力な電流を加えた場合、磁化24の方向が1つの磁化容易磁化26、27から別の方向26、27に切り替わることができる。
【0064】
図4に示されるように、磁化方向24が磁化容易軸線26、27のうちの1つと整合しているときに、より高抵抗状態が生じる。この例では、第1磁化容易軸線26に沿って、すなわち[100]の結晶学的方向に沿って磁界24が存在するときに比較的低い抵抗状態が生じ、第2磁化容易軸線27に沿って、すなわち[010]の結晶学的方向に沿って磁界24が存在するときに比較的高い抵抗状態が生じる。
【0065】
本例では、デバイスの長手方向軸線25は[100]の結晶学的軸線26に沿って整合する。第3強磁性領域8の磁化24が電流の流れに並行な[100]方向に沿って整合するとき、デバイスは低抵抗状態にある。磁化が電流の流れに垂直な[010]方向に沿って整合するとき、デバイス1は高抵抗状態にある。
【0066】
デバイス1はTAMR効果を活用しなくてもよい。その代わりに、デバイス1は別の効果、例えばトンネル磁気抵抗効果(TMR)を活用できる。このトンネル磁気抵抗効果はデバイスの抵抗が第1強磁性領域6および第2強磁性領域7の磁化22、23の方向に対する第3強磁性領域8の磁化24の方向に依存する効果である。
【0067】
強磁性領域6、7、8を同一材料から形成しても、例えば第3強磁性領域8が所定の幾何学的形状となるように選択的に形状を定めることにより、このケースでは多少細長くすることにより、第3強磁性領域8がより小さい飽和保磁力を有するように構成できる。これに加え、またはこの代わりに、飽和保磁力を下げる別の技術を使用できる。例えばエッチングにより領域8を薄くするか、またはイオン打ち込みにより自由領域8にダメージを導入するか、またはそれらの2つの組み合わせを使用できる。
【0068】
第3強磁性領域8の飽和保磁力は第1領域6、第2領域7の飽和保磁力よりも低いので、他の2つの強磁性領域6、7の磁化22、23の反転よりも低い臨界磁界で、この領域の磁化24の反転が生じる。従って、第3強磁性領域8の臨界磁化よりも大きく、かつ第1強磁性領域6および第2強磁性領域7の臨界磁界よりも小さい磁界を加えることができる。かかる磁界を印加したとき、第3強磁性領域8の磁化方向24をスイッチングすることができるが、第1強磁性領域6および第2強磁性領域7の磁化方向22、23はそれぞれ同一の方向に配向したままである。通常の作動中、第1強磁性領域6および第2強磁性領域7が固定方向の磁界22、23を領域に提供し、一方、第3強磁性領域8が反転可能な方向の磁界24を領域に提供するように、このような挙動を利用できる。従って、第2強磁性領域6および第2強磁性領域7の各々の固定領域またはピン領域と称することができ、第3強磁性領域8は自由領域として知られている。便宜上、以下、第1強磁性領域6および第2強磁性領域7を第1固定領域6および第2固定領域7とそれぞれ称し、以下、第3領域8を自由領域と称す。
【0069】
上記のように充分強力な電流が加えられた場合、磁界24の方向は、1つの磁化容易軸線26、27から別の磁化容易軸線26、27に切り替わることができる。このことは、壁が自由領域8を通過して移動できるようにする磁気領域壁でのスピン−トルク作用によるものである。
【0070】
第1固定領域6の磁化22と第2固定領域7の磁化23は同一方向に整合している。このことは、第1固定領域6および第2固定領域7の臨界電界よりも上に磁界を加えることによって達成できる。
【0071】
デバイス1は従来のスピントロニックデバイスよりもいくつかの利点を有する。
【0072】
例えば、従来のスピントロニックデバイスは層が固定した機能を有する複雑な多層構造を含む垂直スタックの形態をとる。しかしながら、デバイス1は、より簡単な構造であると見なすことができ、この構造ではデバイス1の種々の部分は異なる機能を有することができ、更にこれら部品をチューニングできる。例えば接合領域9、10は、トンネルバリアとして機能することができ、ドメイン壁のピニングを生じさせ、および/またはドメイン壁に対する核形成領域として働くことができる。第3強磁性領域8の磁気特性、例えば磁気異方性および飽和保磁力を変えることができる。
【0073】
デバイスの動作
図5を参照する。導電性のデバイス1を作動させるための装置29は、チャンネル2を通して電流パルスIを駆動するための電流ソース30と、オプションの直列抵抗31、第1サイドゲート3、第2サイドゲート4および第3サイドゲート5にそれぞれ第1ゲート電圧VG1、第2ゲート電圧VG2、第3ゲート電圧VG3を印加するための第1電圧ソース32、第2電圧ソース33および第3電圧ソース34、および第1固定領域6と第2固定領域7との間の電圧低下VSDを測定するための、すなわちデバイス1が高抵抗状態にあるか、または低抵抗状態にあるかを判断するためのボルトメータ35を含む。
【0074】
磁界Bextを発生するためのソース36も設けられている。このソース36は、ワイヤー、ループまたなコイルのようなインダクタ(図示せず)と、このインダクタを通して電流を駆動するためのソース(図示せず)とを含むことができる。インダクタ(図示せず)はデバイス1(図1)に近い基板13(図1)に配置することができる。
【0075】
デバイス1はデータを記憶したり、および/または磁界を検出するのに使用できる。
【0076】
次に、図5〜7を参照し、デバイス1との間でデータを書き込んだり、デバイスからデータを読み出す方法について説明する。
【0077】
デバイス1は強磁性材料のキュリー温度TCよりも低くなるように冷却される。本例ではGa0.98Mn0.02Asのキュリー温度は約48°Kであり、デバイスは4.2°Kまで冷却される。他の強磁性材料はこれよりも高いキュリー温度を有することがあるので、これら材料に基づくデバイスはより高い温度でも作動できる。
【0078】
特に図6を参照すると、書き込みプロセス中、第1電圧ソース32および第2電圧ソース33の各々は、第1ゲート3および第2ゲート4にバイアス37、38、すなわちVG1=VG2=−V1を加え、よって接合領域9、10における電荷キャリア密度を増し、よって接合領域9、10の抵抗を下げるので、これら領域は好ましくはオーミック導電体として導通する。これら接合部9、10は電流で誘導された磁化反転を呈するように、充分導電性である。
【0079】
本例では|VG1|および|VG2|は1Vの大きさである。しかしながら、これら値はルーチング実験によって発見できる。
【0080】
(Ga、Mn)Asでは、電荷キャリア移動はホールによって支配されている。従って、接合領域9、10内の電荷キャリア密度を増すのに第1ゲート3および第2ゲート3に負のバイアスをかける。しかしながら、電荷キャリア移動が電子で支配されている強磁性半導体を使用する場合、ゲート3、4に正のバイアスをかける。
【0081】
第3電圧ソース34は強磁性アイランド8上の電荷キャリア密度を下げるのに、従って飽和保磁力を小さくするために、第3ゲート5にバイアス39、すなわちVG3=V2を加えることができる。
【0082】
本例では、|VG3|は1Vの大きさである。しかしながら、これら値はルーチン実験によって発見できる。
【0083】
電流ソース30は強磁性アイランド8の臨界電流よりも大きい大きさのIC、すなわちISD=ICを有する電流パルス40を駆動する。この電流パルスは現在の磁化24(図4)を補強するか、または例えば磁化方向90度スイッチングすることにより磁化方向24(図4)を反転する。電流パルスの極性を選択することにより、所定の方向磁界24を得ることができる。電流パルス40は時間長さΔt1を有する。この時間Δt1は100ns、10nsまたは1ns以下でよく、本例では時間Δt1は100psである。
【0084】
強磁性金属に対し、代表的な臨界電流密度は107Acm−2であり、強磁性半導体に対しては、代表的な臨界電流密度は104または105Acm−2の大きさである。しかしながら、磁化方向を反転するのに必要な電流パルス40の大きさおよび最小時間長さはルーチン実験、例えば電流密度を増加し、および/または時間長さを短くした電流パルスを駆動し、抵抗値を測定することにより発見できる。
【0085】
電流パルス40を補助するために磁界ソース36は磁界パルス41を加えることができる。しかしながら、この磁界ソース36は自由領域8をバイアスするのに一定磁界を加えることができる。従って、より低い値を有する電流パルス40を使って磁化方向を反転できる。磁界ソース36は誘導ソースでもよいし、または永久磁石でもよい。
【0086】
特に図7を参照すると、読み出しプロセス中、第1電圧ソース32および第2電圧ソース33の各々は、第1ゲート3および第2ゲート4にそれぞれバイアス42、43、すなわちVG1=VG2=V3を加え、接合領域9、10から電荷キャリアを減損させ、好ましくはトンネルバリアを形成することができる。少なくとも1つのトンネルバリアを形成することには、デバイス1がTAMR効果を利用できるという効果があり、この効果は磁気抵抗が大きい。本例では移動はポールによって支配されるので、接合領域9、10における電荷キャリア密度を下げるのに正のバイアスをかける。
【0087】
本例では、V3は1Vの大きさである。しかしながら、接合領域9、10から電荷キャリアを減損するのに必要なバイアスはルーチン実験、例えばゲートバイアスを増し、ソース−ドレイン特性を測定することによって発見できる。
【0088】
第3電圧ソース34は第3ゲート5にゼロバイアス44をかける(すなわちVG3=0とする)か、または第3ゲート5をフロート状態にする。
【0089】
電流ソース30は大きさIPを有する測定、すなわちプローブ電流パルス45を駆動する(すなわちISD=IP<ICとする)。この大きさIPは、強磁性アイランド8の臨界電流よりも小さい。電流パルス40は時間Δt2を有する。プローブパルスは書き込みパルスよりも長くてよい。すなわちΔt2>Δt1である。このプローブパルスはほぼ同じ長さ、すなわちΔt2≒Δt1でよいか、または書き込みパルスよりも短くてよい。すなわちΔt2<Δt1でよい。この時間長さはデバイス1のRC値および/またはボルトメータ36の感度に応じて決まる。時間Δt2は100ns、10nsまたは1ns以下でよい。本例では時間Δt2は1nsとなっている。
【0090】
IPの大きさは電圧測定を可能にしながらできるだけ小さくすることができる。このIPの値はルーチン実験によって決定できる。
【0091】
デバイス1によりプローブ電流パルス45を駆動するので、デバイス1の両端で電圧低下が生じるが、この電圧低下はボルトメータ35によって測定される。
【0092】
デバイス1が高抵抗状態にあれば、比較的大きい電圧低下分に対応する比較的大きいパルス46Hが測定されることになる。デバイスが低抵抗状態にあれば、比較的小さい電圧低下分に対応する比較的小さいパルス46Lが測定されることになる。
【0093】
デバイス製造
次に、図8A〜8Dを参照し、デバイス1の製造方法について説明する。
【0094】
図8Aを参照する。半絶縁(001)配向されたGaAsのウェーハを基板13’として使用し、これを分子ビームエピタキシー(MBE)システム(図示せず)に装填する。
【0095】
MBE内で従来通り基板13’上でドープされていないAlAsの層12’を成長させる。このAlAs層12’は10nmの厚みを有する。しかしながら、AlAs層12’はこれよりも薄くてよい。例えば5nmでもよいし、またはこれよりも厚くてもよい。例えば20〜50nmの間でよい。
【0096】
例えばR.シャンピオンの論文、結晶成長のジャーナル第247巻42ページ(1303)に記載されているように、低温MBEによりAlAs層12’上にGa0.98Mn0.02Asの層11’を成長させる。Ga0.98Mn0.02As層11’は10nmの厚みを有する。しかしながらこのGa0.98Mn0.02As層11’はこれよりも薄くてもよく、例えば5nmでもよいし、またはこれよりも厚くてもよい。このGa0.98Mn0.02AS層11’は例えばPタイプのドーパント、例えばベリリウム(Be)によりドープできる。
【0097】
前に説明したように、その他の強磁性材料を使用できる。特にその他の強磁性半導体を使用できる。
【0098】
AlAs層12’は基板13’からGa0.98Mn0.02As層を電気的に絶縁し、かつこのGa0.98Mn0.02AS層11’にシャープな下方インターフェース47を提供するのを助ける。
【0099】
MBEによりGa0.98Mn0.02AS層11’上にAlAsの層14’を成長させる。キャッピング層の厚みは5nmである。このキャッピング層14’はGa0.98Mn0.02As層11’の酸化を制限し、更にGa0.98Mn0.02As層11’にシャープな上方インターフェース48を提供するのも助ける。
【0100】
変調ドーピングを使ってGa0.98Mn0.02As層11’内のキャリア濃度を増加することができる。例えばPタイプのドーパント、タイプBeにより絶縁AlAs層12’またはキャッピング層14’をドープできる。これに加え、またはその代わりに、チャージキャリア密度を増すようにドープされた強磁性半導体のすぐ下方または上に、例えばGaAs、AlGaAsまたはAlAsを含む追加層(図示せず)を設けてもよい。
【0101】
基板13’を備え、デポジットされ、上に載った層11’、12’、14’を有するウェーハを反応器(図示せず)から除き、処理する。この方法はウェーハをより小さいチップに分割することを含むことができる。
【0102】
光リソグラフィおよびウェットエッチングを周知の態様で使用して、ウェーハ(またはチップ)の異なる領域を電気的にアイソレートするためのメサ構造体(図示せず)およびデバイス1をボンドパッド領域(図示せず)に電気的に接触させるためのリード(図示せず)を構成することができる。次に説明するように、アイソレートされた領域にデバイスを製造することができる。
【0103】
図8Bを参照する。キャッピング層14’の情報表面49にポリメチルメタクリレート(PMMA)の形態をした電子ビームレジストの層(図示せず)を塗布する。露光のために電子ビームリソグラフィシステム(図示せず)内にウェーハ(またはチップ)を装填する。パターンは図2に示されるパターンのネガ像を含む。
【0104】
電子ビームリソグラフィシステム(図示せず)からウェーハ(またはチップ)を除き、水およびイソプロパノール(IPA)に基づく現像剤を使って現像し、レジストの露出した領域(図示せず)を除き、エッチングマスクとしてパターン形成されたレジスト層50を残す。
【0105】
図8Cを参照する。反応性イオンエッチング(RIE)システム(図示せず)内にウェーハ(またはチップ)を載せる。異方性四塩化シリコン(SiCl4)エッチ剤51を使って層11’、13’、14’のマスクされていない部分51、52をドライエッチングする。本例ではエッチング剤51は基板13’内に到達する。その他のRIEエッチング剤、例えばCl2を使用することができる。他のドライエッチング方法、例えばイオンビームミーリングを使用してもよい。この方法に加え、またはこの方法の代わりにウェットエッチング剤を使用してもよい。
【0106】
RIシステム(図示せず)からウェーハ(またはチップ)を除き、パターン形成されたレジスト層50をアセトンの使用により除去できる。図8Dに対応する構造が示されている。
【0107】
追加プロセス工程は自由領域8(図2)にダメージを導入するステップを含むことができる。このステップはエレクトロンビームレジスト層(図示せず)内の自由領域8(図示せず))上にウィンドー(図示せず)を開口し、デバイス1(図1)の上方にイオンビームをグローバルにスキャニングすることを含むことができる。これとは異なり、プロセスは自由領域8(図2)上にイオンビーム(図示せず)を選択的にスキャニングすることができる。
【0108】
例えばエドモンド外による論文(フィジカルレビューレターズ92巻、037201ページ(2004年))に記載されているように、アニーリングにより強磁性材料のキュリー温度を高めることができる。
【0109】
前に述べたように、第1強磁性領域6の代わりに非強磁性領域を使用できる。
【0110】
材料、例えば強磁性半導体材料の第1層をデポジットし、この第1層をパターン化し、例えば第3強磁性領域を形成し、次に材料、例えば非強磁性半導体材料の第2層(この層はパターン形成された第1層にオーバーラップしてよい)をデポジットし、第2層をパターン形成し、例えば非強磁性領域を形成することにより、導電領域と強磁性領域とを備えたデバイスを製造できる。
【0111】
ある材料の層をデポジットし、所定のタイプの領域を形成するように不純物を選択的に打ち込むことにより、導電領域と強磁性領域とを備えたデバイスを製造できる。例えば製造方法は非強磁性材料の、例えばGaAsの層をデポジットし、磁気ドーパント、例えばMnを選択的に打ち込み、第3強磁性領域を形成することを含むことができる。この方法とは異なり、製造プロセスは強磁性材料、例えば(Ga、Mn)Asの層をデポジットし、ドーパント、例えばSiを選択的に打ち込み、強磁性領域にダメージを与え、および/または補償された半導体を提供し、よって第1強磁性領域の代わりに非強磁性領域を形成することを含むことができる。打ち込み領域と非打ち込み領域との間の少なくとも1つのインターフェース領域により接合領域が設けられる。
【0112】
別のゲート構造
図9および10を参照する。変形デバイス1’はこれまで説明したデバイス1(図1)に類似するが、自由領域8上の領域においてサイドゲート5(図1)がキャッピング層14に重なる頂部ゲート5’に置換されている点が異なる。この頂部ゲート5’は非強磁性導電体(例えば金属または半導体)を含む。
【0113】
本例ではエッチングされた基板13からキャッピング層14上まで頂部ゲート5’が延びている。非強磁性導電体5’をデポジットする前に追加絶縁層54をデポジットし、側壁部分183に沿って上に延びている導電体5’から強磁性領域8を絶縁する。しかしながら、側壁部分183に沿って上に別個のサイド絶縁層(図示せず)を設けてもよい。従って、追加絶縁層54を省略できる。
【0114】
別のゲート構造も使用できる。例えば下方の底部ゲートを使用してもよい。
【0115】
ロジックゲート
従来のマイクロプロセッサではロジックゲートはプロセッサが入力したデータを通常記憶しない。従って、ロジックゲートまたはロジックゲートの組がロジック演算を実行し、出力が生じた場合、この出力は通常別個のメモリに記憶される。出力を記憶するこの追加ステップが計算性能を阻害している。
【0116】
これと対照的にデバイス1はロジックゲートとして作動できるだけでなく、出力を別個のメモリに記憶しなくても作動の出力を記憶することもできる。
【0117】
図11を参照すると、図4に示されたデバイス1は入力A、BおよびT、並びに出力VRを有するロジックゲートに関連して示されている。
【0118】
第3ゲート5には入力Aが作動的に接続されており、この入力は磁化反転を制御する。抵抗器31およびデバイス1を通した書き込みまたは読み出し電流パルスをドライブするよう、抵抗器31には入力Bが作動的に接続されている。書き込みおよび読み出しのためにデバイス1を設定するよう、第1ゲート3および第2ゲート4には入力Tが作動的に接続されている。デバイス1と抵抗器31との間で出力VRが取り出される。
【0119】
本例では入力A、B、Tはソース30、32、33、34(図5)によって提供される。しかしながら、これら入力はその他のロジックゲート(図示せず)または制御要素(図示せず)によっても提供できる。
【0120】
図12を参照する。デバイス1を書き込み状態にスイッチングするために入力信号T=0を加える。このことは前に述べたように第1ゲート3および第2ゲート4にVG1=VG2=−V1を供給することによって達成される。
【0121】
第3ゲート5にVG3=V2またはVG3またはV2を加えることにより、入力A=0またはA=1がそれぞれ供給される。
【0122】
前に述べたのと同じように、デバイス1を通して電流パルスを印加しないか、または大きさICを有する2倍パルスを印加することにより、入力B=0またはB=1が印加される。
【0123】
図13を参照する。デバイス1を読み出し状態にスイッチングするために入力信号T=1が印加される。このことは、前に述べたように第1ゲート2および第3ゲート3にVG1=VG2=V1を供給することによって達成される。
【0124】
前に述べたように、デバイス1を通して大きさIPを有する電流パルスを印加し、デバイスの両端のバイアスVRを測定することによって出力VRを読み出す。
【0125】
図14を参照する。ここにはデバイス1の真理表が示されている。
【0126】
AおよびBを書き込む前にVRを0にリセットし、VRを測定することにより、論理「AND」を実現できる。AおよびBを書き込む前にVRを1にリセットし、VRを測定することにより、論理「NAND」を達成できる。A=1およびB=1を書き込むことにより、論理「CNOT」を実現できる。
【0127】
磁気ランダムアクセスメモリアレイ
図15を参照する。本発明に係わる磁気ランダムアクセスメモリ(MRAM)セル55は、細長い導電チャンネル56とゲート57とを備える。メモリセル55は前に述べた導電制御デバイス1に類似しているが、構築ブロックとしてのメモリセル55は第2固定領域7、第2接合領域10、対応する接合ゲート4および飽和保磁力チューニングゲート5を有しなくても良い点が異なっている。しかしながら、後により詳細に説明するように、中間接合領域によって反結合された隣接する強磁性領域と共に、固定領域と自由領域とが交互にシリーズに配置された領域内にメモリセル55を列状に配置できる。
【0128】
チャンネル56はそれぞれ比較的大きい飽和保磁力を有する強磁性領域58および比較的小さい飽和保磁力を有する強磁性領域59を有する。これら強磁性領域58、59はパターン形成された層67(図17A)内に同じ強磁性材料から形成される。しかしながら、これら強磁性領域58、59を異なる強磁性材料、例えば強磁性金属と強磁性半導体から製造してもよい。
【0129】
チャンネル56は強磁性領域58と59とを磁気的に反結合する接合領域60を含む。
【0130】
この接合領域60は第1側壁62と、対向する第2の側壁63の一部631との間のくびれ部61によって構成される。平面図では、第2側壁部分631が第1側壁24に向かう内側ノッチを設けている。
【0131】
図16を参照すると、メモリアレイ64(図17)の一部64’が示されている。
【0132】
メモリアレイ64’はメモリセル55のアレイを含む。各メモリセル55は、6F2(ここでFは特徴部のサイズである)の単位セルサイズを有する。ゲートライン65および電流ライン66を通して各セル55をアドレス指定できる。
【0133】
図17Aを参照する。強磁性半導体を含むパターン形成された強磁性層67内に強磁性領域および接合領域58、59、60が設けられており、パターン形成された強磁性半導体は、本例ではマンガン濃度xが0.02であるヒ化ガリウムマンガン合金(Ga1−xMnxAs)、すなわちGa0.98Mn0.02Asである。
【0134】
パターン形成された強磁性層67は絶縁体を備えた同一延長上にある絶縁層68に載っており、絶縁体は本例ではヒ化アルミニウム(AlAs)であるが、他の絶縁体も使用できる。この絶縁体は強磁性半導体と格子マッチングしていてもよいし、格子ミスマッチングしていてもよい。半絶縁ヒ化ガリウム(GaAs)を含む一部をエッチングした基板69上に絶縁層68が載っており、パターン形成された強磁性層67上にAlAsを備えたキャッピング層70が載っている。
【0135】
電流ライン66は導電体、例えば金属または高濃度にドープされた半導体を含む。電流ライン66は非強磁性体でよく、電流ライン66は金属を含む場合であって、強磁性材料が半導体である場合、オーミック接点としても働くことができる。処理方法はオーミック接触部を形成するためのアニール工程を含むことができる。この例では、電流ライン66は金/亜鉛(AuZn)合金を含み、この合金はGa0.98Mn0.02Asおよび上に載っている金の層(Au)に対するオーミック接点として働く。この金/亜鉛層は、50nmの厚みを有し、金は200nmの厚みをを有する。しかしながらその他の層の厚みも使用できる。
【0136】
図17Bを参照する。中間絶縁層71によりゲートライン65と電流ライン66とが電気的に絶縁されている。中間絶縁層71は結晶またはアモルファスでよい。本例では絶縁層71は二酸化シリコン(SiO2)を含むが、他の絶縁材料、例えば窒化シリコン(Si3N4)も使用できる。ゲートライン65をデポジットする前に絶縁層71をデポジットする。
【0137】
ゲートライン65は導電体、例えば金属または高濃度にドープされた半導体を含む。このゲートライン65は非強磁性体でよい。本例では、ゲート65はチタン(Ti)の付着層と、上に載った金(Au)の層とを含む。チタン層は20nmの厚みを有し、金の層は200nmの厚みを有する。しかしながら、別の層の厚みも使用できる。
【0138】
メモリアレイ64は図16、17Aおよび17Bに示されたものと異なるように構成してもよい。例えばゲートライン65はパターン形成された強磁性層67と同じ平面に形成でき、更にこのラインは、前に述べたデバイス1(図1)と同じように、パターン形成された強磁性層67と同じ強磁性材料から形成される。電流ライン66は、特にゲートライン65がパターン形成された強磁性層67と同じ平面に形成された場合、ゲートライン65の上に形成できる。前に述べたように、サイドゲーと構造の代わりに表面または下方ゲート構造を使用することもできる。
【0139】
上記とは異なり、例えば絶縁68の上に導電層(図示せず)をデポジットし、層(図示せず)をストリップ(図示せず)にパターン形成し、導電材料のストリップ(図示せず)および絶縁材料のストリップ(図示せず)の上に強磁性層をデポジットすることにより、強磁性層67の下方に電流ライン66を形成できる。次に、パターン形成された層67を形成するように、強磁性層のパターンを定め、ゲートライン66を構成する。強磁性層をパターン形成することと、ゲートラインを構成することは、同一または異なる処理ステップで行うことができる。
【0140】
図18を参照する。行デコーダ72および列デコーダ73により、メモリアレイ64を制御する。
【0141】
行デコーダ72はゲートライン651、65i−1、65i、65i+1、65nからのゲートラインを選択し、メモリセル551,1、551,j−2、551,j−1、551,j、551,j+1、551,j+2、551,m、55i−1,1、55i−1,j−2、55i−1,j−1、55i−1,j、55i−1,j+1、55i−1,j+2、55i−1,m、55i,1、55i,j−2、55i,j−1、55i,j、55i,j+1、55i,j+2、55i,m、55i+1,1、55i+1,j−2、55i+1,j−1、55i+1,j、55i+1,j+1、55i+1,j+2、55i+1,m、55n,1、55n,j−2、55n,j−1、55n,j、55n,j+1、55n,j+2、55n,mからメモリセルの1行をアドレス指定し、3つの異なるチャンネル導通レジュームを選択するよう、バイアスVL、VMまたはVHの選択信号をかける。
【0142】
バイアスVLを有する選択信号は接合領域60内の電荷キャリア密度を高めるので、接合領域60が好ましくはオーミック導電体として導通するように、接合領域60の抵抗を下げる。バイアスVMを有する選択信号は接合領域60を減損させるよう、接合領域60内の電荷キャリア密度を減少させる。バイアスVHを有する選択信号は接合領域60内の電荷キャリア密度を減少させるので、接合領域60は強力に減損状態となる。すなわちバイアスVHが印加されるときの減損領域はVMが印加されるときの減損領域よりも大きくなる。VMとVHとはVLと逆極性にあり、前に説明したようにこれら値はルーチン実験で発見できる。
【0143】
列デコーダ73は電流ライン661、662、66j−2、66j−1、66j、66j+1、66j+2、66j+3、66m、66m+1から一対の隣接する電流ラインを選択し、より小さい飽和保磁力の強磁性領域69に対する臨界電流よりも大きく、かつより大きい飽和保磁力の強磁性領域58に対する臨界電流よりも小さい大きさ|IH|を有する書き込み電流パルスまたはより小さい飽和保磁力の強磁性領域59に対する臨界電流よりも小さい大きさ|IM|を有する読み出し電流パルスを駆動できる。書き込み電流パルスの極性に従って0または1が書き込まれる。
【0144】
図19を参照する。書き込みプロセス中のメモリアレイ64の一部64’が示されている。
【0145】
ゲートライン65i−1、65i+1を含むその他の行にバイアスVHを有するホールド信号75が印加される間、行i、すなわちゲートライン65iにバイアスVLを有する書き込み選択信号74が印加される。従って、行i内のメモリセル55i,j−1、55i,j、55i,j+1の接合部60はより低い抵抗を有するが、他の行i−1、i+1内のメモリセル55i−1,j−1、55i−1,j、55i−1,j+1、55i+1,j−1、55i+1,j、55i+1,j+1の接合部60はより大きい抵抗を有する。
【0146】
列jおよびj+1、すなわち電流ライン66j、66j+1を通して書き込み電流パルス76が駆動される。電流パルス76は磁化方向を設定するのに充分大きい電流密度でメモリセル55i,jを通過する。これらデバイス内の接合部60は高抵抗状態にないので、同じ列j内のその他のメモリセル55i−1,j、55i+1,jはセットされない。前に説明したように、書き込み電流パルス76は100ns、10nsまたは1nsよりも短い時間長さを有することができる。この例では、時間は約1nsである。
【0147】
図20を参照する。ここには読み出しプロセス中のメモリアレイ64の一部64’が示されている。
【0148】
ゲートライン65i−1、65i+1を含むその他の行にバイアスVHを有するホールド信号75がまだ印加される間、行i、すなわちゲートライン65iにバイアスVMを有する読み出し選択信号77が印加される。従って、行i内のメモリセル55i,j−1、55i,j、55i,j+1の接合部60はより低い抵抗を有するが、他の行i−1、i+1内のメモリセル55i−1,j−1、55i−1,j、55i−1,j+1、55i+1,j−1、55i+1,j、55i+1,j+1の接合部60はより大きい抵抗を有する。
【0149】
行jおよびj+1、すなわち電流ライン66j、66j+1を通して読み出し電流パルス78が駆動される。この電流パルス74は磁化を設定するのに充分大きい電流密度でメモリセル55i,jを通過する。これらデバイス内の接合部60は大きい抵抗値にあるので、同じ行j内のその他のメモリセル55i−1,j、55i+1,jはセットされない。
【0150】
セルが、例えば0に対応する高抵抗状態にあるのか、または1に対応する低抵抗状態にあるのかを判断するために、行デコーダ73(図18)により電流ライン66j、66j+1の両端に発生する電圧VSが測定される。
【0151】
これまで説明した実施例について多くの変形が可能であることが理解できよう。デバイスは前に述べたようなラテラルデバイスにする必要はなく、バーチカルデバイス、例えばピラーとすることが出きる。
【図面の簡単な説明】
【0152】
【図1】本発明に係わる導電制御デバイスの斜視図である。
【図2】図1に示されたデバイスの平面図である。
【図3】図2に示されたA−A’ラインに沿った、デバイスの横断面図である。
【図4】図1に示されたデバイス内の強磁性領域の磁化を示す略図である。
【図5】図1に示されたデバイスを作動させるための装置の略図である。
【図6】書き込みサイクル中に図1のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図7】読み出しサイクル中に図1のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図8】図1に示されたデバイスを製造するための方法を示す。
【図9】本発明に係わる別の導電制御デバイスの平面図である。
【図10】図9に示されたB−B’ラインに沿った、デバイスの横断面図である。
【図11】ロジックゲートとして使用される、図1に示されたデバイスを示す。
【図12】書き込みサイクル中に図1のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図13】読み出しサイクル中に図1のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図14】図11に示されたデバイスのための真理表である。
【図15】本発明に係わるメモリセルの略図である。
【図16】図15に示されたメモリセルを含むメモリアレイの一部を示す。
【図17】Aは、図15に示されたC−C’に沿った、メモリセルの横断面図である。 Bは、図15に示されたD−D’に沿った、メモリセルの横断面図である。
【図18】駆動回路を含むメモリアレイの略図である。
【図19】図18に示されたメモリアレイ内のメモリセルへの書き込みを示す。
【図20】図18に示されたメモリアレイ内のメモリセルの読み出しを示す。
【符号の説明】
【0153】
1 導電制御デバイス
2 導電チャンネル
3 第1ゲート
4 第2ゲート
5 第3ゲート
6 第1強磁性領域
7 第2強磁性領域
8 第3強磁性領域
9 第1接合領域
10 第2接合領域
11 パターン形成された強磁性層
12 絶縁層
13 基板
14 キャッピング層
15、16 くびれ部
17 第1側壁
18 第2側壁
【技術分野】
【0001】
本発明は、導電制御デバイスに関する。
【背景技術】
【0002】
電荷キャリアスピンによってキャリア運搬の少なくとも一部を制御する新しいタイプの電子デバイスが出現しつつある。これらいわゆる「スピントロニック」デバイスの周知の例としてジャイアント磁気抵抗効果(GMR)および磁気トンネル接合(MTJ)デバイスに基づくスピンバルブを挙げることができる。一般にこれらデバイスは強磁性材料の層と非強磁性材料の層とを交互に配置した層を備え、非強磁性材料は(スピンバルブの場合)金属製であり、または(MTJデバイスの場合)絶縁性である。スピントロニック・デバイスは磁界センサと、磁気ランダムアクセスメモリ(MRAM)とを含むいくつかの用途を有する。スピンに基づく電子技術およびその用途の批評については、サイエンス、第294巻、1488〜1495ページ(2001年)にS.A.ウォルフ外による論文「スピントロニクス:将来のためのスピンに基づく電子技術のビジョン」が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【0003】
初期のスピントロニックデバイスでは、強磁性材料は一般に金属、例えば鉄(Fe)、コバルト(Co)またはニッケル(Ni)、もしくはこれらの合金を含む。しかしながら、より最近の一部のスピントロニックデバイスは強磁性半導体、例えばヒ化ガリウムマンガン(Ga、Mn)Asを使用しており、この半導体についてはH.オオノによる論文「非磁性半導体を強磁性にする方法」(サイエンス第281巻、951〜956ページ(1998年))に記載されている。
【0004】
強磁性半導体に基づくデバイスは強力な磁気抵抗効果を呈する。
【0005】
例えばC.ラスター外による論文「ナノ収縮によるラテラル強磁性(Ga、Mn)Asワイヤーにおける極めて大きい磁気抵抗性」(フィジカルレビューレターズ、第91巻、216602ページ(2003年))は、トンネル磁気抵抗性(TMR)を呈する構造体について記載している。この構造体は狭いくびれ部によりワイヤーの片側に接続されたアイランドを形成するようにエッチングすることによって横方向に構成された、半絶縁性GaAs上で成長されたGa0.976Mn0.024Asの19nm厚みの層から製造される。
【0006】
C.グールド他による論文「トンネル異方性磁気抵抗:単一磁気層を使用したスピンバルブに類似するトンネル磁気抵抗」(フィジカルレビューレターズ、第93巻、117023ページ(2004年))は、スピンバルブに類似した効果を示すデバイスについて述べている。このデバイスは半絶縁性GaAs上で成長されたGa0.94Mn0.06Asの70nm厚みの層に配置された酸化アルミ(AlOx)トンネルバリアに対するチタン/金(Ti/Au)金属接点から成るピラーを含む。この実験的デバイスにおける強力な異方性ヒステリシス効果は、異方性トンネル磁気抵抗(TAMR)に寄与することができ、この磁気抵抗は単一強磁性層における強力なスピン−軌道結合から生じるものである。
【0007】
本発明は、例えばメモリおよび/またはロジックで使用するための、または磁気センサとして使用するための導電制御デバイスを提供せんとするものである。
【課題を解決するための手段】
【0008】
本発明の第1の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、導電制御デバイスが提供される。
【0009】
従って、接合領域内の電荷キャリアを減損または累積させ、トンネルバリアまたは導通チャンネルを形成し、よってそれぞれ読み出し状態または書き込み状態とするのにゲートを使用できる。
【0010】
このデバイスは、前記第2強磁性領域よりも大きい飽和保磁力を有する第3強磁性領域と、前記第2強磁性領域と前記第3強磁性領域との間に配置された別の接合領域と、前記別の接合領域に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲートとを備える。
【0011】
本デバイスは、第2強磁性領域に電界を加えるための別のゲートを含むことができる。この別のゲートは第2強磁性領域内の電荷キャリア密度を増減し、従ってその磁気特性、例えば保持力を変えるのに使用できる。
【0012】
第1強磁性領域と第2強磁性領域とは、同じ材料を含むことができ、この材料は強磁性半導体、例えば(Ga、Mn)Asとすることができる。接合領域も同じ材料を含むことができ、第1強磁性領域と、第2強磁性領域と、接合領域とを1つの層に形成できる。
【0013】
第1強磁性領域は、細長くすることができ、長手方向軸線を有する。この長手方向軸線は磁化容易軸線に沿った方向に整合できる。
【0014】
本デバイスは、トンネル異方性磁気抵抗(TAMR)効果および/またはトンネル磁気抵抗(TMR)効果を呈するように構成できる。
【0015】
第2強磁性領域は実質的に1つの平面に配置された層または層の一部によって提供できる。この層または層の一部は10nm以下の厚みとすることができる。第2強磁性領域は層または層の一部の平面外に配置された磁化容易軸線および/または層にまたは層にの一部の平面内に配置された磁化容易軸線を有することができる。第1強磁性領域は実質的に平面内または別の平面内に配置された別の層または層の別の部分によって提供できる。第1強磁性領域は他の層または他の層の一部の平面に配向されあ磁化容易軸線を有することができる。
【0016】
本発明の別の特徴によれば、導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイスが提供される。
【0017】
導電領域は非強磁性材料または半導体材料、または非強磁性半導体材料を含むことができる。接合領域は半導体材料を含むことができ、導電領域、接合領域および/または強磁性領域は同じ材料を含むことができる。
【0018】
本発明の第2の特徴によれば、導電制御デバイスのメモリアレイが提供される。
【0019】
本発明の第3の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域を設けるステップと、比較的小さい飽和保磁力を有する第2強磁性領域を設けるステップと、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域を設けるステップと、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートを設けるステップとを備えた、導電制御デバイスを製造する方法が提供される。
【0020】
接合領域を設けるステップは、第1接合領域と第2接合領域との間にくびれ部を構成することを含むことができる。
【0021】
本発明の第4の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、チャンネルを有する導電制御デバイスを作動させる方法において、前記ゲートに第1バイアスを加え、前記接合領域における電荷キャリア密度を増加させるステップと、前記チャンネルを介して前記第2強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第1電流パルスを駆動するステップとを備えた、導電制御デバイスを作動させる方法が提供される。
【0022】
このことは、第1強磁性領域の磁化を反転することなく、第2強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【0023】
この方法は、前記ゲートに第2バイアスを加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネルを介し、前記臨界値よりも小さい第2電流振幅を有する第2電流パルスを駆動するステップとを備える。
【0024】
本発明の第5の特徴によれば、比較的大きい飽和保磁力を有する第1強磁性領域と、比較的小さい飽和保磁力を有する第2強磁性領域と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたチャンネルを有する導電制御デバイスを作動させる方法において、前記第2強磁性領域の磁化を反転させるよう、前記第1および第2強磁性領域に磁界を加えるステップを備え、前記磁界が前記第2強磁性領域の臨界磁界よりも大きく、かつ前記第1強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法が提供される。
【0025】
このことは、第1強磁性領域の磁化を反転することなく、第2強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【0026】
以下、添付図面を参照し、例により本発明の実施例について説明する。
【0027】
図1、2および3を参照する。本発明に係わる導電制御デバイス1は、細長い導電チャンネル2と、第1ゲート3、第2ゲート4および第3ゲート5を備える。
【0028】
チャンネル2は飽和保磁力が比較的大きい第1強磁性領域6および第2強磁性領域7と、飽和保磁力が比較的小さい第3強磁性領域8とを備える。第3強磁性領域8を通して第1強磁性領域6と第2強磁性領域7との間の導電が生じるように、第1強磁性領域6と第2強磁性領域7との間に一般に第3強磁性領域8が配置される。従って、固定された第1領域6および固定された第2領域7はソース領域およびドレイン領域としても働く。
【0029】
第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は同じ強磁性材料から形成される。しかしながら、第1強磁性領域6、第2強磁性領域7および第3強磁性領域8を異なる強磁性材料、例えば強磁性金属と強磁性半導体とから形成してもよい。強磁性半導体は、強磁性となるように磁気ドーパントでドープされた半導体を含むことができ、この磁気ドーパントの濃度を変えることができる。更に強磁性半導体は別の非磁性ドーパントでドープしてもよいし、これとは異なり、強磁性半導体はドープすることなく強磁性を呈する半導体を含むことができ、この強磁性半導体は磁気ドーパントまたは非磁気ドーパントでドープできる。
【0030】
チャンネル2は第1接合領域9および第2接合領域10を備え、第1接合領域9は異なる磁界で第1強磁性領域6および第3強磁性領域8で磁気反転が生じ得るという意味で、第1強磁性領域6と第3強磁性領域8を磁気的に反結合させる。同様に、第2接合領域10は第2強磁性領域7と第3強磁性領域8を磁気的に反結合させる。第1接合領域9および第2接合領域10は半導体材料を含む。これら第1接合領域9および第2接合領域10は同じ材料から形成でき、強磁性領域6、7、8のうちの1つ以上と同じ材料から形成できる。
【0031】
強磁性半導体を含むパターン形成された強磁性層11には強磁性の接合領域6、7、8、9、10が設けられ、強磁性半導体は本例では0.02のマンガン濃度xを有するヒ化ガリウムマンガン(Ga1−xMnxAs)、換言すればGa0.98Mn0.02Asである。しかしながら、その他のマンガン濃度、例えばx=0.06を有するヒ化ガリウムマンガン合金も使用できる。更にその他の強磁性半導体、例えば(In,Mn)As、(Ga、Mn)P、(Ga、Mn)NまたはGe1−yMnyも使用できる。本例ではパターン形成された強磁性層11は100nmの厚みを有する。しかしながら、この強磁性層11の厚みはより薄くてもよく、例えば3nmまたは5nmでもよいし、もしくはそれより厚くてもよい。
【0032】
強磁性金属または合金のかわりに金属半導体を使用することによって次のような利点が得られる。すなわち金属材料に展開を加え、磁気秩序を仲裁し、よって強磁性材料の磁気特性を変える電荷キャリアの密度および/または分布を変えるためにゲートを使用できるという利点が得られる。更に電力消費量を低減できるという利点も得られる。その理由は、強磁性半導体におけるスピン−トルク磁化反転のための臨界電流密度は強磁性金属の場合よりも大きさが2〜3桁小さいからである。
【0033】
パターン形成された強磁性層11は絶縁体を含む同一の広がりを有する絶縁層12の上に載っており、絶縁体は本例ではヒ化アルミニウム(AlAs)である。別の絶縁体を使用することもでき、絶縁体は結晶体でよい。この絶縁体は強磁性半導体と格子マッチングしてもよいし、または磁気異方性を生じさせるのを助けるひずみを得るように、強磁性半導体とミスマッチングしていてもよい。強磁性層11および絶縁層12は同一延長上でなくてもよい。例えば絶縁層12のほうを大きくしてもよい。絶縁層12は一部がエッチングされた基板13の上に載っており、この基板13は本例では半絶縁性のヒ化ガリウム(GaAs)を含む。その他の基板、例えばシリコンを使用することもできる。パターン形成された強磁性層11の上に同一の広がりを有するようにキャッピング層14(図1では明瞭にするため、一部除去された状態に示されている)が載っている。本例ではこのキャッピング層14はAlAsを含む。キャッピング層14と強磁性層11とは同一延長上になくてもよい。
【0034】
特に図2および3を参照すると、第3強磁性領域8および第1接合領域9および第2結合領域10は、くびれ部15、16によって構成されている。これらくびれ部15、16は第1側壁17と、これに対向する第2側壁18の第1部分181および第2部分182との間に構成されている。平面図では、各側壁部分181、182は第1側壁17に向かって内側のノッチを形成している。くびれ部15、16はその他の側壁構造、例えばその他の形状の屈曲部を使用するか、および/または一対の対向する屈曲部を使用して構成できる。くびれ部15、16は細長くすることができ、例えば狭い導電チャンネル部分によって提供できる。
【0035】
接合領域9、10をその他の方法で構成できるが、くびれ部を使用する必要はない。例えばこれら接合領域9、10は異なる材料またはドーピング濃度が異なる材料を含むことができる。
【0036】
第1強磁性領域6および第2強磁性領域7は一般に細長く、W<Lとなるような幅Wおよび長さLを有する。幅Wは100nm以下、または50nm以下でよく、本例ではWは50nmであり、Lは200nmである。
【0037】
第3強磁性領域8は細長く、幅wおよび長さlを有し、幅wはWよりも小さくてもよい。本例ではwは40nmであり、lは60nmである。
【0038】
強磁性領域6、7、8が同一材料を含む場合に、第1強磁性領域6および第2強磁性領域7の飽和保磁力に対する第3強磁性領域8の飽和保磁力を下げるのに、磁気形状異方性を使用できる。従って、第3強磁性領域8は他の強磁性領域6、7と比較して、異なるアスペクト比を有するように、この第3強磁性領域を配置することによって、より小さい飽和保磁力を有するように構成できる。このアスペクト比は長さに対する幅の比、すなわちw/lおよびW/Lとして定義できる。従って、第3強磁性領域8は第1強磁性領域6および第2強磁性領域7よりも大きいアスペクト比を有することができる。
【0039】
くびれ部15、16の各々はwよりも小さい幅cを有する。このくびれ部の幅cは20nm未満でよい。本例ではこのくびれ部の幅cは10nmである。
【0040】
くびれ部15、16は異なる幅を有することができる。例えば第1くびれ部15は異方性トンネル磁気抵抗(TAMR)を示すように、デバイス1に対するトンネルバリアを提供するのに充分狭くすることができ、一方、第2くびれ部16はトンネルバリアを提供しないように充分広い幅とすることができるし、この逆に第1くびれ部の幅と第2くびれ部の幅を上記とは逆にしてもよい。従って、第3磁気領域8を設けてもよいが、この場合、1つのくびれ部15、16しかトンネルバリアとならない。
【0041】
第1ゲート3および第2ゲート4は、接合領域9、10を導通状態と絶縁状態にスイッチングするよう、好ましくはそれぞれオーミック状態とトンネル状態に切り替わるよう、それぞれ第1接合領域9および第2接合領域10内の電荷キャリア密度を制御する。
【0042】
本例では第1ゲート3および第2ゲート4は一般に接合領域9、10と平面状態にあり、これら領域から横方向に離間し、第1側壁17に隣接され、サイドゲート構造を提供している。従って、第1ゲート3および第2ゲート4は第1側壁17を通して第1接合領域9および第2接合領域10にそれぞれの電界19、20を加える。しかしながら、その他のゲート構造も使用できる。例えば各サイドゲート3、4は、ときどき「スプリットゲート」と称される一対の対向するサイドゲートを含むことができる。これに加え、またはその代わりに、各ゲート3、4は接合領域9、10に載った頂部ゲートおよび/または接合領域9、10の下側のバックゲートを含むことができる。これらゲート3、4は誘電層(図示せず)により接合領域9、10から分離していてもよい。
【0043】
このサイドゲート構造では、第1ゲート3および第2ゲート4は第1接合領域9および第2接合領域10から分離距離sだけそれぞれ離間している。分離距離sは20nm未満、10nm未満または5nm未満でよい。本例では分離距離sは10nmとなっている。
【0044】
頂部ゲートおよび/またはサイドゲート構造では、ゲート3、4と接合部9、10との分離距離は、中間絶縁体(図示せず)の厚みによって定めることができ、この中間絶縁体は例えばアモルファス絶縁材料、例えば二酸化シリコン(SiO2)、窒化シリコン(Si3N4)または絶縁結晶材料、例えば(Ga、Nm)Asに対するAlAsを含む。中間絶縁体は少なくとも代表的なゲート電圧でのトンネル効果またはブレークダウンを防止するのに充分厚くすることが好ましい。この絶縁体の厚みは20nm未満、および10nm未満とすることができ、絶縁体の厚みは6または5nm未満であるが、2または3nmより大きくすることができる。
【0045】
絶縁距離は印加される磁界の大きさおよびゲート3、4と接合部9、10もしくは分離絶縁体(図示せず)との間のギャップのブレークダウン限界に基づき選択できる。
【0046】
第3ゲート5は第3強磁性領域8における電荷キャリア密度を制御するよう、従って飽和保磁力を変更するように第3強磁性領域8に対するサイドゲートとして配置されている。これによって磁化反転に必要な電流および/または磁界を下げ、従って電力消費量を下げることができるという利点が得られる。更に、磁界センサとしてデバイスを使用するときに、デバイスの感度を増減するのに第3ゲートを使用できるという利点も得られる。
【0047】
第3ゲート5は一般に第3強磁性領域8と同じ平面にあり、この第3強磁性領域8から横方向に離間しており、第2側壁18に隣接し、サイドゲート構造を形成する。従って、この第3ゲート5は第2側壁18を通して第3強磁性領域8に電界21を加える。しかしながら、その他のゲート構造も使用できる。例えば第3ゲート5は一対の対向するサイドゲートを含むことができる。これに加え、かつこれとは別に、第3ゲート5は自由領域8に載る頂部ゲートおよび/または第3強磁性領域8の下に位置するバックゲートを含むことができる。頂部または底部ゲート構造は電界に対して第3強磁性領域8のより広い面積またはより大きい容積を曝すことができるので、強磁性領域8の磁気特性、例えば飽和保磁力をより制御することが可能となるという利点を有する。次に頂部ゲート構造についてより詳細に説明する。
【0048】
サイドゲート構造では、第3ゲート5は分離距離s’だけ第3強磁性領域8から離間している。この分離距離s’は20nm未満、10nm未満、またはnm未満とすることができ、本例ではこの分離距離s’は10nmとなっている。
【0049】
頂部ゲートおよび/またはシアドゲート構造では、ゲート5と第3強磁性領域8との間の分離距離を、例えば前に述べたように、アモルファス絶縁材料または結晶絶縁材料を含む中間絶縁体(図示せず)の厚みとして定義できる。この絶縁体の厚みは20nm未満、または10nm未満とすることができる。この絶縁体の厚みは6または5nm未満であって、かつ2または3nmよりも大きくすることができる。
【0050】
分離距離は印加される磁界21の大きさおよびゲート5と第3強磁性領域8、または分離絶縁体(図示せず)との間のギャップのブレークダウン電界の大きさに基づいて選択できる。
【0051】
ゲート3、4、5は、パターン形成された強磁性層11内に設けられ、絶縁層12および基板13の上に載り、キャッピング層14の下に位置する。
【0052】
第1キャップ領域6の代わりに非強磁性領域、例えば非強磁性の半導体領域も使用できる。第2強磁性領域7を省略してもよいし、その代わりに非強磁性領域を使用してもよい。導電領域、強磁性領域、導電領域と強磁性領域を電気的に結合するための接合領域、および接合領域内の電荷キャリアの密度を制御するためのゲートを含むデバイスを磁気センサとして使用できる。
【0053】
磁化
本例では第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は(Ga、Mn)Asから形成される。(Ga、Mn)Asにおける強磁性は巡回ホールと局部的なMnイオンとの間の交換相互作用の結果生じるものである。従って、電荷キャリアの密度を変えると、デバイス1の磁気特性を変えることができ、磁気秩序を抑制することもできる。
【0054】
強磁性領域6、7、8の各々はそれぞれの単一磁気ドメインを含むことができる。領域6、7、8が所定のサイズ、一般に1〜10μmの大きさよりも小さい寸法を有するように構成することにより、領域6、7、8は単一磁気ドメインを有するようにできる。
【0055】
図4を参照すると、ここには第1強磁性領域6、第2強磁性領域7および第3強磁性領域8、およびそれぞれの磁化22、23、24の略図が示されている。
【0056】
第1強磁性領域6、第2強磁性領域7および第3強磁性領域8は、層11の平面内で磁化され、それぞれの磁化強度22、23、24を有する。しかしながら、強磁性領域6、7、8のうちの1つ以上を、層11の平面の外で、例えば層11の平面と垂直に磁化することもできる。例えば第1強磁性領域6および第2強磁性領域7を層11の平面で磁化し、第3強磁性領域8を層11の平面の外で磁化するようにしてもよいし、またこの逆にすることもできる。
【0057】
GaAs上で成長された(Ga、Mn)Asの薄膜は、格子の不整合に起因する圧縮応力を受け、低温(この場合、約4.2°Kよりも低い)で[100]および[010]の結晶学的方向に沿った磁化容易軸線を有する双軸方向の異方性を呈する。従って、[100]、[010]、[−100]または[−010]の結晶学的方向に沿って整合した磁化の各々は通常同じ異方性エネルギーを有する。
【0058】
しかしながら、磁化容易軸線を移動させるか、および/または4倍の縮退を破壊させ、よって好ましくはエネルギー上、別の磁化容易軸線に対する1つの磁化容易軸線の整合を生じさせ得る形状またはひずみより、別の異方性を導入できる。
【0059】
第3強磁性領域8は形状の異方性を導入するよう、長手方向軸線25に沿って細長い。第1強磁性領域6および第2強磁性領域7も軸線25に沿って細長くてよい。本例では長手方向軸線25は[100]の結晶学的方向26に沿って整合している。しかしながら長手方向軸線25も[010]の結晶学的方向27に沿って整合していてよい。
【0060】
キュリー温度に近い、より高い温度では、GaAs上で成長された(Ga、As)Mnは、[110]の結晶学的方向に沿った磁化容易ジクセンを有する単一軸方向異方性も呈する。従って、長手方向軸線25は[110]の結晶学的方向28に沿って整合していてもよい。
【0061】
磁化容易軸線は平面外方向にあるように構成できる。GaMnAsの膜内に引っ張りひずみを導入することにより、例えばInGaAs上でGaMnAsを成長させることにより、またはGaAs上で成長されるGaMnAs膜内のホール密度を下げることにより、GaMnAs内の平面外異方性を得ることができる。従って、第3ゲート5を使って第3強磁性領域8内に電界を加えることにより、第3強磁性領域8は平面外磁気異方性を選択的に呈することができるが、第1強磁性領域6および第2強磁性領域7は依然として平面内磁気異方性を呈する。この結果、TAMR効果が大きくなり得る。
【0062】
別の強磁性材料を使用する場合、磁化容易軸線を変えてもよい。
【0063】
本例では、磁化容易軸線は層11の平面内にある。外部磁界または電流が加えられないことにより、磁化方向22、23、24は磁化容易軸線26、27のうちの1つに沿って整合する。しかしながら、磁界方向と異なる方向に外部磁界が印加された場合、1つの磁化容易軸線26、27から別の軸線26、27への磁化22、23、24の方向が切り替わることがある。更にスピントルクを発生するように充分強力な電流を加えた場合、磁化24の方向が1つの磁化容易磁化26、27から別の方向26、27に切り替わることができる。
【0064】
図4に示されるように、磁化方向24が磁化容易軸線26、27のうちの1つと整合しているときに、より高抵抗状態が生じる。この例では、第1磁化容易軸線26に沿って、すなわち[100]の結晶学的方向に沿って磁界24が存在するときに比較的低い抵抗状態が生じ、第2磁化容易軸線27に沿って、すなわち[010]の結晶学的方向に沿って磁界24が存在するときに比較的高い抵抗状態が生じる。
【0065】
本例では、デバイスの長手方向軸線25は[100]の結晶学的軸線26に沿って整合する。第3強磁性領域8の磁化24が電流の流れに並行な[100]方向に沿って整合するとき、デバイスは低抵抗状態にある。磁化が電流の流れに垂直な[010]方向に沿って整合するとき、デバイス1は高抵抗状態にある。
【0066】
デバイス1はTAMR効果を活用しなくてもよい。その代わりに、デバイス1は別の効果、例えばトンネル磁気抵抗効果(TMR)を活用できる。このトンネル磁気抵抗効果はデバイスの抵抗が第1強磁性領域6および第2強磁性領域7の磁化22、23の方向に対する第3強磁性領域8の磁化24の方向に依存する効果である。
【0067】
強磁性領域6、7、8を同一材料から形成しても、例えば第3強磁性領域8が所定の幾何学的形状となるように選択的に形状を定めることにより、このケースでは多少細長くすることにより、第3強磁性領域8がより小さい飽和保磁力を有するように構成できる。これに加え、またはこの代わりに、飽和保磁力を下げる別の技術を使用できる。例えばエッチングにより領域8を薄くするか、またはイオン打ち込みにより自由領域8にダメージを導入するか、またはそれらの2つの組み合わせを使用できる。
【0068】
第3強磁性領域8の飽和保磁力は第1領域6、第2領域7の飽和保磁力よりも低いので、他の2つの強磁性領域6、7の磁化22、23の反転よりも低い臨界磁界で、この領域の磁化24の反転が生じる。従って、第3強磁性領域8の臨界磁化よりも大きく、かつ第1強磁性領域6および第2強磁性領域7の臨界磁界よりも小さい磁界を加えることができる。かかる磁界を印加したとき、第3強磁性領域8の磁化方向24をスイッチングすることができるが、第1強磁性領域6および第2強磁性領域7の磁化方向22、23はそれぞれ同一の方向に配向したままである。通常の作動中、第1強磁性領域6および第2強磁性領域7が固定方向の磁界22、23を領域に提供し、一方、第3強磁性領域8が反転可能な方向の磁界24を領域に提供するように、このような挙動を利用できる。従って、第2強磁性領域6および第2強磁性領域7の各々の固定領域またはピン領域と称することができ、第3強磁性領域8は自由領域として知られている。便宜上、以下、第1強磁性領域6および第2強磁性領域7を第1固定領域6および第2固定領域7とそれぞれ称し、以下、第3領域8を自由領域と称す。
【0069】
上記のように充分強力な電流が加えられた場合、磁界24の方向は、1つの磁化容易軸線26、27から別の磁化容易軸線26、27に切り替わることができる。このことは、壁が自由領域8を通過して移動できるようにする磁気領域壁でのスピン−トルク作用によるものである。
【0070】
第1固定領域6の磁化22と第2固定領域7の磁化23は同一方向に整合している。このことは、第1固定領域6および第2固定領域7の臨界電界よりも上に磁界を加えることによって達成できる。
【0071】
デバイス1は従来のスピントロニックデバイスよりもいくつかの利点を有する。
【0072】
例えば、従来のスピントロニックデバイスは層が固定した機能を有する複雑な多層構造を含む垂直スタックの形態をとる。しかしながら、デバイス1は、より簡単な構造であると見なすことができ、この構造ではデバイス1の種々の部分は異なる機能を有することができ、更にこれら部品をチューニングできる。例えば接合領域9、10は、トンネルバリアとして機能することができ、ドメイン壁のピニングを生じさせ、および/またはドメイン壁に対する核形成領域として働くことができる。第3強磁性領域8の磁気特性、例えば磁気異方性および飽和保磁力を変えることができる。
【0073】
デバイスの動作
図5を参照する。導電性のデバイス1を作動させるための装置29は、チャンネル2を通して電流パルスIを駆動するための電流ソース30と、オプションの直列抵抗31、第1サイドゲート3、第2サイドゲート4および第3サイドゲート5にそれぞれ第1ゲート電圧VG1、第2ゲート電圧VG2、第3ゲート電圧VG3を印加するための第1電圧ソース32、第2電圧ソース33および第3電圧ソース34、および第1固定領域6と第2固定領域7との間の電圧低下VSDを測定するための、すなわちデバイス1が高抵抗状態にあるか、または低抵抗状態にあるかを判断するためのボルトメータ35を含む。
【0074】
磁界Bextを発生するためのソース36も設けられている。このソース36は、ワイヤー、ループまたなコイルのようなインダクタ(図示せず)と、このインダクタを通して電流を駆動するためのソース(図示せず)とを含むことができる。インダクタ(図示せず)はデバイス1(図1)に近い基板13(図1)に配置することができる。
【0075】
デバイス1はデータを記憶したり、および/または磁界を検出するのに使用できる。
【0076】
次に、図5〜7を参照し、デバイス1との間でデータを書き込んだり、デバイスからデータを読み出す方法について説明する。
【0077】
デバイス1は強磁性材料のキュリー温度TCよりも低くなるように冷却される。本例ではGa0.98Mn0.02Asのキュリー温度は約48°Kであり、デバイスは4.2°Kまで冷却される。他の強磁性材料はこれよりも高いキュリー温度を有することがあるので、これら材料に基づくデバイスはより高い温度でも作動できる。
【0078】
特に図6を参照すると、書き込みプロセス中、第1電圧ソース32および第2電圧ソース33の各々は、第1ゲート3および第2ゲート4にバイアス37、38、すなわちVG1=VG2=−V1を加え、よって接合領域9、10における電荷キャリア密度を増し、よって接合領域9、10の抵抗を下げるので、これら領域は好ましくはオーミック導電体として導通する。これら接合部9、10は電流で誘導された磁化反転を呈するように、充分導電性である。
【0079】
本例では|VG1|および|VG2|は1Vの大きさである。しかしながら、これら値はルーチング実験によって発見できる。
【0080】
(Ga、Mn)Asでは、電荷キャリア移動はホールによって支配されている。従って、接合領域9、10内の電荷キャリア密度を増すのに第1ゲート3および第2ゲート3に負のバイアスをかける。しかしながら、電荷キャリア移動が電子で支配されている強磁性半導体を使用する場合、ゲート3、4に正のバイアスをかける。
【0081】
第3電圧ソース34は強磁性アイランド8上の電荷キャリア密度を下げるのに、従って飽和保磁力を小さくするために、第3ゲート5にバイアス39、すなわちVG3=V2を加えることができる。
【0082】
本例では、|VG3|は1Vの大きさである。しかしながら、これら値はルーチン実験によって発見できる。
【0083】
電流ソース30は強磁性アイランド8の臨界電流よりも大きい大きさのIC、すなわちISD=ICを有する電流パルス40を駆動する。この電流パルスは現在の磁化24(図4)を補強するか、または例えば磁化方向90度スイッチングすることにより磁化方向24(図4)を反転する。電流パルスの極性を選択することにより、所定の方向磁界24を得ることができる。電流パルス40は時間長さΔt1を有する。この時間Δt1は100ns、10nsまたは1ns以下でよく、本例では時間Δt1は100psである。
【0084】
強磁性金属に対し、代表的な臨界電流密度は107Acm−2であり、強磁性半導体に対しては、代表的な臨界電流密度は104または105Acm−2の大きさである。しかしながら、磁化方向を反転するのに必要な電流パルス40の大きさおよび最小時間長さはルーチン実験、例えば電流密度を増加し、および/または時間長さを短くした電流パルスを駆動し、抵抗値を測定することにより発見できる。
【0085】
電流パルス40を補助するために磁界ソース36は磁界パルス41を加えることができる。しかしながら、この磁界ソース36は自由領域8をバイアスするのに一定磁界を加えることができる。従って、より低い値を有する電流パルス40を使って磁化方向を反転できる。磁界ソース36は誘導ソースでもよいし、または永久磁石でもよい。
【0086】
特に図7を参照すると、読み出しプロセス中、第1電圧ソース32および第2電圧ソース33の各々は、第1ゲート3および第2ゲート4にそれぞれバイアス42、43、すなわちVG1=VG2=V3を加え、接合領域9、10から電荷キャリアを減損させ、好ましくはトンネルバリアを形成することができる。少なくとも1つのトンネルバリアを形成することには、デバイス1がTAMR効果を利用できるという効果があり、この効果は磁気抵抗が大きい。本例では移動はポールによって支配されるので、接合領域9、10における電荷キャリア密度を下げるのに正のバイアスをかける。
【0087】
本例では、V3は1Vの大きさである。しかしながら、接合領域9、10から電荷キャリアを減損するのに必要なバイアスはルーチン実験、例えばゲートバイアスを増し、ソース−ドレイン特性を測定することによって発見できる。
【0088】
第3電圧ソース34は第3ゲート5にゼロバイアス44をかける(すなわちVG3=0とする)か、または第3ゲート5をフロート状態にする。
【0089】
電流ソース30は大きさIPを有する測定、すなわちプローブ電流パルス45を駆動する(すなわちISD=IP<ICとする)。この大きさIPは、強磁性アイランド8の臨界電流よりも小さい。電流パルス40は時間Δt2を有する。プローブパルスは書き込みパルスよりも長くてよい。すなわちΔt2>Δt1である。このプローブパルスはほぼ同じ長さ、すなわちΔt2≒Δt1でよいか、または書き込みパルスよりも短くてよい。すなわちΔt2<Δt1でよい。この時間長さはデバイス1のRC値および/またはボルトメータ36の感度に応じて決まる。時間Δt2は100ns、10nsまたは1ns以下でよい。本例では時間Δt2は1nsとなっている。
【0090】
IPの大きさは電圧測定を可能にしながらできるだけ小さくすることができる。このIPの値はルーチン実験によって決定できる。
【0091】
デバイス1によりプローブ電流パルス45を駆動するので、デバイス1の両端で電圧低下が生じるが、この電圧低下はボルトメータ35によって測定される。
【0092】
デバイス1が高抵抗状態にあれば、比較的大きい電圧低下分に対応する比較的大きいパルス46Hが測定されることになる。デバイスが低抵抗状態にあれば、比較的小さい電圧低下分に対応する比較的小さいパルス46Lが測定されることになる。
【0093】
デバイス製造
次に、図8A〜8Dを参照し、デバイス1の製造方法について説明する。
【0094】
図8Aを参照する。半絶縁(001)配向されたGaAsのウェーハを基板13’として使用し、これを分子ビームエピタキシー(MBE)システム(図示せず)に装填する。
【0095】
MBE内で従来通り基板13’上でドープされていないAlAsの層12’を成長させる。このAlAs層12’は10nmの厚みを有する。しかしながら、AlAs層12’はこれよりも薄くてよい。例えば5nmでもよいし、またはこれよりも厚くてもよい。例えば20〜50nmの間でよい。
【0096】
例えばR.シャンピオンの論文、結晶成長のジャーナル第247巻42ページ(1303)に記載されているように、低温MBEによりAlAs層12’上にGa0.98Mn0.02Asの層11’を成長させる。Ga0.98Mn0.02As層11’は10nmの厚みを有する。しかしながらこのGa0.98Mn0.02As層11’はこれよりも薄くてもよく、例えば5nmでもよいし、またはこれよりも厚くてもよい。このGa0.98Mn0.02AS層11’は例えばPタイプのドーパント、例えばベリリウム(Be)によりドープできる。
【0097】
前に説明したように、その他の強磁性材料を使用できる。特にその他の強磁性半導体を使用できる。
【0098】
AlAs層12’は基板13’からGa0.98Mn0.02As層を電気的に絶縁し、かつこのGa0.98Mn0.02AS層11’にシャープな下方インターフェース47を提供するのを助ける。
【0099】
MBEによりGa0.98Mn0.02AS層11’上にAlAsの層14’を成長させる。キャッピング層の厚みは5nmである。このキャッピング層14’はGa0.98Mn0.02As層11’の酸化を制限し、更にGa0.98Mn0.02As層11’にシャープな上方インターフェース48を提供するのも助ける。
【0100】
変調ドーピングを使ってGa0.98Mn0.02As層11’内のキャリア濃度を増加することができる。例えばPタイプのドーパント、タイプBeにより絶縁AlAs層12’またはキャッピング層14’をドープできる。これに加え、またはその代わりに、チャージキャリア密度を増すようにドープされた強磁性半導体のすぐ下方または上に、例えばGaAs、AlGaAsまたはAlAsを含む追加層(図示せず)を設けてもよい。
【0101】
基板13’を備え、デポジットされ、上に載った層11’、12’、14’を有するウェーハを反応器(図示せず)から除き、処理する。この方法はウェーハをより小さいチップに分割することを含むことができる。
【0102】
光リソグラフィおよびウェットエッチングを周知の態様で使用して、ウェーハ(またはチップ)の異なる領域を電気的にアイソレートするためのメサ構造体(図示せず)およびデバイス1をボンドパッド領域(図示せず)に電気的に接触させるためのリード(図示せず)を構成することができる。次に説明するように、アイソレートされた領域にデバイスを製造することができる。
【0103】
図8Bを参照する。キャッピング層14’の情報表面49にポリメチルメタクリレート(PMMA)の形態をした電子ビームレジストの層(図示せず)を塗布する。露光のために電子ビームリソグラフィシステム(図示せず)内にウェーハ(またはチップ)を装填する。パターンは図2に示されるパターンのネガ像を含む。
【0104】
電子ビームリソグラフィシステム(図示せず)からウェーハ(またはチップ)を除き、水およびイソプロパノール(IPA)に基づく現像剤を使って現像し、レジストの露出した領域(図示せず)を除き、エッチングマスクとしてパターン形成されたレジスト層50を残す。
【0105】
図8Cを参照する。反応性イオンエッチング(RIE)システム(図示せず)内にウェーハ(またはチップ)を載せる。異方性四塩化シリコン(SiCl4)エッチ剤51を使って層11’、13’、14’のマスクされていない部分51、52をドライエッチングする。本例ではエッチング剤51は基板13’内に到達する。その他のRIEエッチング剤、例えばCl2を使用することができる。他のドライエッチング方法、例えばイオンビームミーリングを使用してもよい。この方法に加え、またはこの方法の代わりにウェットエッチング剤を使用してもよい。
【0106】
RIシステム(図示せず)からウェーハ(またはチップ)を除き、パターン形成されたレジスト層50をアセトンの使用により除去できる。図8Dに対応する構造が示されている。
【0107】
追加プロセス工程は自由領域8(図2)にダメージを導入するステップを含むことができる。このステップはエレクトロンビームレジスト層(図示せず)内の自由領域8(図示せず))上にウィンドー(図示せず)を開口し、デバイス1(図1)の上方にイオンビームをグローバルにスキャニングすることを含むことができる。これとは異なり、プロセスは自由領域8(図2)上にイオンビーム(図示せず)を選択的にスキャニングすることができる。
【0108】
例えばエドモンド外による論文(フィジカルレビューレターズ92巻、037201ページ(2004年))に記載されているように、アニーリングにより強磁性材料のキュリー温度を高めることができる。
【0109】
前に述べたように、第1強磁性領域6の代わりに非強磁性領域を使用できる。
【0110】
材料、例えば強磁性半導体材料の第1層をデポジットし、この第1層をパターン化し、例えば第3強磁性領域を形成し、次に材料、例えば非強磁性半導体材料の第2層(この層はパターン形成された第1層にオーバーラップしてよい)をデポジットし、第2層をパターン形成し、例えば非強磁性領域を形成することにより、導電領域と強磁性領域とを備えたデバイスを製造できる。
【0111】
ある材料の層をデポジットし、所定のタイプの領域を形成するように不純物を選択的に打ち込むことにより、導電領域と強磁性領域とを備えたデバイスを製造できる。例えば製造方法は非強磁性材料の、例えばGaAsの層をデポジットし、磁気ドーパント、例えばMnを選択的に打ち込み、第3強磁性領域を形成することを含むことができる。この方法とは異なり、製造プロセスは強磁性材料、例えば(Ga、Mn)Asの層をデポジットし、ドーパント、例えばSiを選択的に打ち込み、強磁性領域にダメージを与え、および/または補償された半導体を提供し、よって第1強磁性領域の代わりに非強磁性領域を形成することを含むことができる。打ち込み領域と非打ち込み領域との間の少なくとも1つのインターフェース領域により接合領域が設けられる。
【0112】
別のゲート構造
図9および10を参照する。変形デバイス1’はこれまで説明したデバイス1(図1)に類似するが、自由領域8上の領域においてサイドゲート5(図1)がキャッピング層14に重なる頂部ゲート5’に置換されている点が異なる。この頂部ゲート5’は非強磁性導電体(例えば金属または半導体)を含む。
【0113】
本例ではエッチングされた基板13からキャッピング層14上まで頂部ゲート5’が延びている。非強磁性導電体5’をデポジットする前に追加絶縁層54をデポジットし、側壁部分183に沿って上に延びている導電体5’から強磁性領域8を絶縁する。しかしながら、側壁部分183に沿って上に別個のサイド絶縁層(図示せず)を設けてもよい。従って、追加絶縁層54を省略できる。
【0114】
別のゲート構造も使用できる。例えば下方の底部ゲートを使用してもよい。
【0115】
ロジックゲート
従来のマイクロプロセッサではロジックゲートはプロセッサが入力したデータを通常記憶しない。従って、ロジックゲートまたはロジックゲートの組がロジック演算を実行し、出力が生じた場合、この出力は通常別個のメモリに記憶される。出力を記憶するこの追加ステップが計算性能を阻害している。
【0116】
これと対照的にデバイス1はロジックゲートとして作動できるだけでなく、出力を別個のメモリに記憶しなくても作動の出力を記憶することもできる。
【0117】
図11を参照すると、図4に示されたデバイス1は入力A、BおよびT、並びに出力VRを有するロジックゲートに関連して示されている。
【0118】
第3ゲート5には入力Aが作動的に接続されており、この入力は磁化反転を制御する。抵抗器31およびデバイス1を通した書き込みまたは読み出し電流パルスをドライブするよう、抵抗器31には入力Bが作動的に接続されている。書き込みおよび読み出しのためにデバイス1を設定するよう、第1ゲート3および第2ゲート4には入力Tが作動的に接続されている。デバイス1と抵抗器31との間で出力VRが取り出される。
【0119】
本例では入力A、B、Tはソース30、32、33、34(図5)によって提供される。しかしながら、これら入力はその他のロジックゲート(図示せず)または制御要素(図示せず)によっても提供できる。
【0120】
図12を参照する。デバイス1を書き込み状態にスイッチングするために入力信号T=0を加える。このことは前に述べたように第1ゲート3および第2ゲート4にVG1=VG2=−V1を供給することによって達成される。
【0121】
第3ゲート5にVG3=V2またはVG3またはV2を加えることにより、入力A=0またはA=1がそれぞれ供給される。
【0122】
前に述べたのと同じように、デバイス1を通して電流パルスを印加しないか、または大きさICを有する2倍パルスを印加することにより、入力B=0またはB=1が印加される。
【0123】
図13を参照する。デバイス1を読み出し状態にスイッチングするために入力信号T=1が印加される。このことは、前に述べたように第1ゲート2および第3ゲート3にVG1=VG2=V1を供給することによって達成される。
【0124】
前に述べたように、デバイス1を通して大きさIPを有する電流パルスを印加し、デバイスの両端のバイアスVRを測定することによって出力VRを読み出す。
【0125】
図14を参照する。ここにはデバイス1の真理表が示されている。
【0126】
AおよびBを書き込む前にVRを0にリセットし、VRを測定することにより、論理「AND」を実現できる。AおよびBを書き込む前にVRを1にリセットし、VRを測定することにより、論理「NAND」を達成できる。A=1およびB=1を書き込むことにより、論理「CNOT」を実現できる。
【0127】
磁気ランダムアクセスメモリアレイ
図15を参照する。本発明に係わる磁気ランダムアクセスメモリ(MRAM)セル55は、細長い導電チャンネル56とゲート57とを備える。メモリセル55は前に述べた導電制御デバイス1に類似しているが、構築ブロックとしてのメモリセル55は第2固定領域7、第2接合領域10、対応する接合ゲート4および飽和保磁力チューニングゲート5を有しなくても良い点が異なっている。しかしながら、後により詳細に説明するように、中間接合領域によって反結合された隣接する強磁性領域と共に、固定領域と自由領域とが交互にシリーズに配置された領域内にメモリセル55を列状に配置できる。
【0128】
チャンネル56はそれぞれ比較的大きい飽和保磁力を有する強磁性領域58および比較的小さい飽和保磁力を有する強磁性領域59を有する。これら強磁性領域58、59はパターン形成された層67(図17A)内に同じ強磁性材料から形成される。しかしながら、これら強磁性領域58、59を異なる強磁性材料、例えば強磁性金属と強磁性半導体から製造してもよい。
【0129】
チャンネル56は強磁性領域58と59とを磁気的に反結合する接合領域60を含む。
【0130】
この接合領域60は第1側壁62と、対向する第2の側壁63の一部631との間のくびれ部61によって構成される。平面図では、第2側壁部分631が第1側壁24に向かう内側ノッチを設けている。
【0131】
図16を参照すると、メモリアレイ64(図17)の一部64’が示されている。
【0132】
メモリアレイ64’はメモリセル55のアレイを含む。各メモリセル55は、6F2(ここでFは特徴部のサイズである)の単位セルサイズを有する。ゲートライン65および電流ライン66を通して各セル55をアドレス指定できる。
【0133】
図17Aを参照する。強磁性半導体を含むパターン形成された強磁性層67内に強磁性領域および接合領域58、59、60が設けられており、パターン形成された強磁性半導体は、本例ではマンガン濃度xが0.02であるヒ化ガリウムマンガン合金(Ga1−xMnxAs)、すなわちGa0.98Mn0.02Asである。
【0134】
パターン形成された強磁性層67は絶縁体を備えた同一延長上にある絶縁層68に載っており、絶縁体は本例ではヒ化アルミニウム(AlAs)であるが、他の絶縁体も使用できる。この絶縁体は強磁性半導体と格子マッチングしていてもよいし、格子ミスマッチングしていてもよい。半絶縁ヒ化ガリウム(GaAs)を含む一部をエッチングした基板69上に絶縁層68が載っており、パターン形成された強磁性層67上にAlAsを備えたキャッピング層70が載っている。
【0135】
電流ライン66は導電体、例えば金属または高濃度にドープされた半導体を含む。電流ライン66は非強磁性体でよく、電流ライン66は金属を含む場合であって、強磁性材料が半導体である場合、オーミック接点としても働くことができる。処理方法はオーミック接触部を形成するためのアニール工程を含むことができる。この例では、電流ライン66は金/亜鉛(AuZn)合金を含み、この合金はGa0.98Mn0.02Asおよび上に載っている金の層(Au)に対するオーミック接点として働く。この金/亜鉛層は、50nmの厚みを有し、金は200nmの厚みをを有する。しかしながらその他の層の厚みも使用できる。
【0136】
図17Bを参照する。中間絶縁層71によりゲートライン65と電流ライン66とが電気的に絶縁されている。中間絶縁層71は結晶またはアモルファスでよい。本例では絶縁層71は二酸化シリコン(SiO2)を含むが、他の絶縁材料、例えば窒化シリコン(Si3N4)も使用できる。ゲートライン65をデポジットする前に絶縁層71をデポジットする。
【0137】
ゲートライン65は導電体、例えば金属または高濃度にドープされた半導体を含む。このゲートライン65は非強磁性体でよい。本例では、ゲート65はチタン(Ti)の付着層と、上に載った金(Au)の層とを含む。チタン層は20nmの厚みを有し、金の層は200nmの厚みを有する。しかしながら、別の層の厚みも使用できる。
【0138】
メモリアレイ64は図16、17Aおよび17Bに示されたものと異なるように構成してもよい。例えばゲートライン65はパターン形成された強磁性層67と同じ平面に形成でき、更にこのラインは、前に述べたデバイス1(図1)と同じように、パターン形成された強磁性層67と同じ強磁性材料から形成される。電流ライン66は、特にゲートライン65がパターン形成された強磁性層67と同じ平面に形成された場合、ゲートライン65の上に形成できる。前に述べたように、サイドゲーと構造の代わりに表面または下方ゲート構造を使用することもできる。
【0139】
上記とは異なり、例えば絶縁68の上に導電層(図示せず)をデポジットし、層(図示せず)をストリップ(図示せず)にパターン形成し、導電材料のストリップ(図示せず)および絶縁材料のストリップ(図示せず)の上に強磁性層をデポジットすることにより、強磁性層67の下方に電流ライン66を形成できる。次に、パターン形成された層67を形成するように、強磁性層のパターンを定め、ゲートライン66を構成する。強磁性層をパターン形成することと、ゲートラインを構成することは、同一または異なる処理ステップで行うことができる。
【0140】
図18を参照する。行デコーダ72および列デコーダ73により、メモリアレイ64を制御する。
【0141】
行デコーダ72はゲートライン651、65i−1、65i、65i+1、65nからのゲートラインを選択し、メモリセル551,1、551,j−2、551,j−1、551,j、551,j+1、551,j+2、551,m、55i−1,1、55i−1,j−2、55i−1,j−1、55i−1,j、55i−1,j+1、55i−1,j+2、55i−1,m、55i,1、55i,j−2、55i,j−1、55i,j、55i,j+1、55i,j+2、55i,m、55i+1,1、55i+1,j−2、55i+1,j−1、55i+1,j、55i+1,j+1、55i+1,j+2、55i+1,m、55n,1、55n,j−2、55n,j−1、55n,j、55n,j+1、55n,j+2、55n,mからメモリセルの1行をアドレス指定し、3つの異なるチャンネル導通レジュームを選択するよう、バイアスVL、VMまたはVHの選択信号をかける。
【0142】
バイアスVLを有する選択信号は接合領域60内の電荷キャリア密度を高めるので、接合領域60が好ましくはオーミック導電体として導通するように、接合領域60の抵抗を下げる。バイアスVMを有する選択信号は接合領域60を減損させるよう、接合領域60内の電荷キャリア密度を減少させる。バイアスVHを有する選択信号は接合領域60内の電荷キャリア密度を減少させるので、接合領域60は強力に減損状態となる。すなわちバイアスVHが印加されるときの減損領域はVMが印加されるときの減損領域よりも大きくなる。VMとVHとはVLと逆極性にあり、前に説明したようにこれら値はルーチン実験で発見できる。
【0143】
列デコーダ73は電流ライン661、662、66j−2、66j−1、66j、66j+1、66j+2、66j+3、66m、66m+1から一対の隣接する電流ラインを選択し、より小さい飽和保磁力の強磁性領域69に対する臨界電流よりも大きく、かつより大きい飽和保磁力の強磁性領域58に対する臨界電流よりも小さい大きさ|IH|を有する書き込み電流パルスまたはより小さい飽和保磁力の強磁性領域59に対する臨界電流よりも小さい大きさ|IM|を有する読み出し電流パルスを駆動できる。書き込み電流パルスの極性に従って0または1が書き込まれる。
【0144】
図19を参照する。書き込みプロセス中のメモリアレイ64の一部64’が示されている。
【0145】
ゲートライン65i−1、65i+1を含むその他の行にバイアスVHを有するホールド信号75が印加される間、行i、すなわちゲートライン65iにバイアスVLを有する書き込み選択信号74が印加される。従って、行i内のメモリセル55i,j−1、55i,j、55i,j+1の接合部60はより低い抵抗を有するが、他の行i−1、i+1内のメモリセル55i−1,j−1、55i−1,j、55i−1,j+1、55i+1,j−1、55i+1,j、55i+1,j+1の接合部60はより大きい抵抗を有する。
【0146】
列jおよびj+1、すなわち電流ライン66j、66j+1を通して書き込み電流パルス76が駆動される。電流パルス76は磁化方向を設定するのに充分大きい電流密度でメモリセル55i,jを通過する。これらデバイス内の接合部60は高抵抗状態にないので、同じ列j内のその他のメモリセル55i−1,j、55i+1,jはセットされない。前に説明したように、書き込み電流パルス76は100ns、10nsまたは1nsよりも短い時間長さを有することができる。この例では、時間は約1nsである。
【0147】
図20を参照する。ここには読み出しプロセス中のメモリアレイ64の一部64’が示されている。
【0148】
ゲートライン65i−1、65i+1を含むその他の行にバイアスVHを有するホールド信号75がまだ印加される間、行i、すなわちゲートライン65iにバイアスVMを有する読み出し選択信号77が印加される。従って、行i内のメモリセル55i,j−1、55i,j、55i,j+1の接合部60はより低い抵抗を有するが、他の行i−1、i+1内のメモリセル55i−1,j−1、55i−1,j、55i−1,j+1、55i+1,j−1、55i+1,j、55i+1,j+1の接合部60はより大きい抵抗を有する。
【0149】
行jおよびj+1、すなわち電流ライン66j、66j+1を通して読み出し電流パルス78が駆動される。この電流パルス74は磁化を設定するのに充分大きい電流密度でメモリセル55i,jを通過する。これらデバイス内の接合部60は大きい抵抗値にあるので、同じ行j内のその他のメモリセル55i−1,j、55i+1,jはセットされない。
【0150】
セルが、例えば0に対応する高抵抗状態にあるのか、または1に対応する低抵抗状態にあるのかを判断するために、行デコーダ73(図18)により電流ライン66j、66j+1の両端に発生する電圧VSが測定される。
【0151】
これまで説明した実施例について多くの変形が可能であることが理解できよう。デバイスは前に述べたようなラテラルデバイスにする必要はなく、バーチカルデバイス、例えばピラーとすることが出きる。
【図面の簡単な説明】
【0152】
【図1】本発明に係わる導電制御デバイスの斜視図である。
【図2】図1に示されたデバイスの平面図である。
【図3】図2に示されたA−A’ラインに沿った、デバイスの横断面図である。
【図4】図1に示されたデバイス内の強磁性領域の磁化を示す略図である。
【図5】図1に示されたデバイスを作動させるための装置の略図である。
【図6】書き込みサイクル中に図1のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図7】読み出しサイクル中に図1のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図8】図1に示されたデバイスを製造するための方法を示す。
【図9】本発明に係わる別の導電制御デバイスの平面図である。
【図10】図9に示されたB−B’ラインに沿った、デバイスの横断面図である。
【図11】ロジックゲートとして使用される、図1に示されたデバイスを示す。
【図12】書き込みサイクル中に図1のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図13】読み出しサイクル中に図1のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図14】図11に示されたデバイスのための真理表である。
【図15】本発明に係わるメモリセルの略図である。
【図16】図15に示されたメモリセルを含むメモリアレイの一部を示す。
【図17】Aは、図15に示されたC−C’に沿った、メモリセルの横断面図である。 Bは、図15に示されたD−D’に沿った、メモリセルの横断面図である。
【図18】駆動回路を含むメモリアレイの略図である。
【図19】図18に示されたメモリアレイ内のメモリセルへの書き込みを示す。
【図20】図18に示されたメモリアレイ内のメモリセルの読み出しを示す。
【符号の説明】
【0153】
1 導電制御デバイス
2 導電チャンネル
3 第1ゲート
4 第2ゲート
5 第3ゲート
6 第1強磁性領域
7 第2強磁性領域
8 第3強磁性領域
9 第1接合領域
10 第2接合領域
11 パターン形成された強磁性層
12 絶縁層
13 基板
14 キャッピング層
15、16 くびれ部
17 第1側壁
18 第2側壁
【特許請求の範囲】
【請求項1】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、
比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、
前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えた、導電制御デバイス(1;1’;55)。
【請求項2】
前記第2強磁性領域(8)よりも大きい飽和保磁力を有する第3強磁性領域(7)と、
前記第2強磁性領域(7)と前記第3強磁性領域(8)との間に配置された別の接合領域(10)と、
前記別の接合領域(10)に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲート(4)とを備えた、請求項1記載のデバイス。
【請求項3】
前記第2強磁性領域に電界を加えるための更に別のゲート(5)とを備えた、請求項1または2記載のデバイス。
【請求項4】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)とが同じ材料を含む、請求項1〜3のいずれかに記載のデバイス。
【請求項5】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)と、前記接合領域(9;60)とが同じ材料を含む、請求項1〜4のいずれかに記載のデバイス。
【請求項6】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)と、前記接合領域(9;60)とが層(11;67)内に形成されている、請求項1〜5のいずれかに記載のデバイス。
【請求項7】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)とが強磁性半導体を含む、請求項1〜6のいずれかに記載のデバイス。
【請求項8】
前記強磁性半導体が(Ga、Mn)Asを含む、請求項7記載のデバイス。
【請求項9】
前記接合領域が半導体材料を含む、請求項1〜8のいずれかに記載のデバイス。
【請求項10】
前記第1強磁性領域(6、58)が細長く、かつ長手方向軸線(25)を有する、請求項1〜9のいずれかに記載のデバイス。
【請求項11】
前記長手方向軸線(25)が磁化容易軸線(26、27)に沿った方向に整合している、請求項10記載のデバイス。
【請求項12】
トンネル異方性磁気抵抗(TAMR)効果を呈するように構成された、請求項1〜11のいずれかに記載のデバイス。
【請求項13】
トンネル磁気抵抗(TMR)効果を呈するように構成された、請求項1〜12のいずれかに記載のデバイス。
【請求項14】
前記第2強磁性領域(8;59)が実質的に平面内に配置された層または層の一部(11;67)によって提供されている、請求項1〜13のいずれかに記載のデバイス。
【請求項15】
前記層または層の一部(11;67)が10nm以下の厚みを有する、請求項1〜14のいずれかに記載のデバイス。
【請求項16】
前記第2強磁性領域(8;59)が前記層または層の一部(11;67)の平面の外に配向された磁化容易軸線を有する、請求項14または15記載のデバイス。
【請求項17】
前記第2強磁性領域(8;59)が前記層または層の一部(11;67)の平面内に配向された磁化容易軸線を有する、請求項14、15または16記載のデバイス。
【請求項18】
前記第1強磁性領域(6;58)が実質的に平面内に配置されているか、または別の平面内に配置されている別の層、または層の別の部分(11;67)によって提供される、請求項14〜17のいずれかに記載のデバイス。
【請求項19】
前記第1強磁性領域(6;58)が他の層の一部(11;67)内に配向されている磁化容易軸線を有する、請求項18記載のデバイス。
【請求項20】
導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイス。
【請求項21】
前記導電領域が前記非強磁性材料を含む、請求項20記載のデバイス。
【請求項22】
前記導電領域が半導体材料を含む、請求項20または21記載のデバイス。
【請求項23】
前記導電領域が半導体材料を含む、請求項20または22記載のデバイス。
【請求項24】
前記接合領域が半導体材料を含む、請求項20〜23のいずれかに1つに記載のデバイス。
【請求項25】
導電領域と接合領域とが同一材料を含む請求項20〜24のいずれかに1つに記載のデバイス。
【請求項26】
前記強磁性領域と前記接合領域が同一材料を含む、請求項20〜25のいずれかに1つに記載のデバイス。
【請求項27】
前記請求項1〜26のいずれかに記載のデバイス(55)のメモリアレイ(64)。
【請求項28】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)を設けるステップと、
比較的小さい飽和保磁力を有する第2強磁性領域(8;59)を設けるステップと、
前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)を設けるステップと、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)を設けるステップとを備えた、導電制御デバイス(1;1’;55)を製造する方法。
【請求項29】
前記接合領域(9、60)を設けるステップが、前記第1接合領域と前記第2接合領域との間にくびれ部を構成することを含む、請求項28記載の方法。
【請求項30】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えた、チャンネル(2)を有する導電制御デバイス(1;1’;55)を作動させる方法において、
前記ゲート(3;57)に第1バイアス(37;74)を加え、前記接合領域における電荷キャリア密度を増加させるステップと、
前記チャンネル(2)を介して前記第2強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第1電流パルス(40;76)を駆動するステップとを備えた、導電制御デバイスを作動させる方法。
【請求項31】
前記ゲート(3;57)に第2バイアス(42;76)を加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネル(2)を介し、前記臨界値よりも小さい第2電流振幅を有する第2電流パルス(45;78)を駆動するステップとを備えた、請求項30記載の方法。
【請求項32】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えたチャンネル(2)を有する導電制御デバイス(1;1’;55)を作動させる方法において、
前記第1強磁性領域ではなく、前記第2強磁性領域の磁化を反転させるよう、前記第1および第2強磁性領域に磁界を加えるステップを備え、前記磁界が前記第2強磁性領域の臨界磁界よりも大きく、かつ前記第1強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法。
【請求項1】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、
比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、
前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えた、導電制御デバイス(1;1’;55)。
【請求項2】
前記第2強磁性領域(8)よりも大きい飽和保磁力を有する第3強磁性領域(7)と、
前記第2強磁性領域(7)と前記第3強磁性領域(8)との間に配置された別の接合領域(10)と、
前記別の接合領域(10)に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲート(4)とを備えた、請求項1記載のデバイス。
【請求項3】
前記第2強磁性領域に電界を加えるための更に別のゲート(5)とを備えた、請求項1または2記載のデバイス。
【請求項4】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)とが同じ材料を含む、請求項1〜3のいずれかに記載のデバイス。
【請求項5】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)と、前記接合領域(9;60)とが同じ材料を含む、請求項1〜4のいずれかに記載のデバイス。
【請求項6】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)と、前記接合領域(9;60)とが層(11;67)内に形成されている、請求項1〜5のいずれかに記載のデバイス。
【請求項7】
前記第1強磁性領域(6、58)と、前記第2強磁性領域(8、59)とが強磁性半導体を含む、請求項1〜6のいずれかに記載のデバイス。
【請求項8】
前記強磁性半導体が(Ga、Mn)Asを含む、請求項7記載のデバイス。
【請求項9】
前記接合領域が半導体材料を含む、請求項1〜8のいずれかに記載のデバイス。
【請求項10】
前記第1強磁性領域(6、58)が細長く、かつ長手方向軸線(25)を有する、請求項1〜9のいずれかに記載のデバイス。
【請求項11】
前記長手方向軸線(25)が磁化容易軸線(26、27)に沿った方向に整合している、請求項10記載のデバイス。
【請求項12】
トンネル異方性磁気抵抗(TAMR)効果を呈するように構成された、請求項1〜11のいずれかに記載のデバイス。
【請求項13】
トンネル磁気抵抗(TMR)効果を呈するように構成された、請求項1〜12のいずれかに記載のデバイス。
【請求項14】
前記第2強磁性領域(8;59)が実質的に平面内に配置された層または層の一部(11;67)によって提供されている、請求項1〜13のいずれかに記載のデバイス。
【請求項15】
前記層または層の一部(11;67)が10nm以下の厚みを有する、請求項1〜14のいずれかに記載のデバイス。
【請求項16】
前記第2強磁性領域(8;59)が前記層または層の一部(11;67)の平面の外に配向された磁化容易軸線を有する、請求項14または15記載のデバイス。
【請求項17】
前記第2強磁性領域(8;59)が前記層または層の一部(11;67)の平面内に配向された磁化容易軸線を有する、請求項14、15または16記載のデバイス。
【請求項18】
前記第1強磁性領域(6;58)が実質的に平面内に配置されているか、または別の平面内に配置されている別の層、または層の別の部分(11;67)によって提供される、請求項14〜17のいずれかに記載のデバイス。
【請求項19】
前記第1強磁性領域(6;58)が他の層の一部(11;67)内に配向されている磁化容易軸線を有する、請求項18記載のデバイス。
【請求項20】
導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイス。
【請求項21】
前記導電領域が前記非強磁性材料を含む、請求項20記載のデバイス。
【請求項22】
前記導電領域が半導体材料を含む、請求項20または21記載のデバイス。
【請求項23】
前記導電領域が半導体材料を含む、請求項20または22記載のデバイス。
【請求項24】
前記接合領域が半導体材料を含む、請求項20〜23のいずれかに1つに記載のデバイス。
【請求項25】
導電領域と接合領域とが同一材料を含む請求項20〜24のいずれかに1つに記載のデバイス。
【請求項26】
前記強磁性領域と前記接合領域が同一材料を含む、請求項20〜25のいずれかに1つに記載のデバイス。
【請求項27】
前記請求項1〜26のいずれかに記載のデバイス(55)のメモリアレイ(64)。
【請求項28】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)を設けるステップと、
比較的小さい飽和保磁力を有する第2強磁性領域(8;59)を設けるステップと、
前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)を設けるステップと、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)を設けるステップとを備えた、導電制御デバイス(1;1’;55)を製造する方法。
【請求項29】
前記接合領域(9、60)を設けるステップが、前記第1接合領域と前記第2接合領域との間にくびれ部を構成することを含む、請求項28記載の方法。
【請求項30】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えた、チャンネル(2)を有する導電制御デバイス(1;1’;55)を作動させる方法において、
前記ゲート(3;57)に第1バイアス(37;74)を加え、前記接合領域における電荷キャリア密度を増加させるステップと、
前記チャンネル(2)を介して前記第2強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第1電流パルス(40;76)を駆動するステップとを備えた、導電制御デバイスを作動させる方法。
【請求項31】
前記ゲート(3;57)に第2バイアス(42;76)を加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネル(2)を介し、前記臨界値よりも小さい第2電流振幅を有する第2電流パルス(45;78)を駆動するステップとを備えた、請求項30記載の方法。
【請求項32】
比較的大きい飽和保磁力を有する第1強磁性領域(6;58)と、比較的小さい飽和保磁力を有する第2強磁性領域(8;59)と、前記第1強磁性領域と前記第2強磁性領域とを磁気的に反結合させるよう、前記第1強磁性領域と前記第2強磁性領域との間に配置された接合領域(9;60)と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート(3;57)とを備えたチャンネル(2)を有する導電制御デバイス(1;1’;55)を作動させる方法において、
前記第1強磁性領域ではなく、前記第2強磁性領域の磁化を反転させるよう、前記第1および第2強磁性領域に磁界を加えるステップを備え、前記磁界が前記第2強磁性領域の臨界磁界よりも大きく、かつ前記第1強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2006−270103(P2006−270103A)
【公開日】平成18年10月5日(2006.10.5)
【国際特許分類】
【出願番号】特願2006−80518(P2006−80518)
【出願日】平成18年3月23日(2006.3.23)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成18年10月5日(2006.10.5)
【国際特許分類】
【出願日】平成18年3月23日(2006.3.23)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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