薄膜トランジスタ、その製造方法、及び表示装置
【課題】信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供すること。
【解決手段】本発明にかかる薄膜トランジスタは、基板1上に形成されたゲート電極2と、窒化膜を含み、ゲート電極2を覆うゲート絶縁膜3と、ゲート絶縁膜3を介してゲート電極2の対面に配置され、少なくとも窒化膜と接する界面部に微結晶半導体層41が形成された半導体層4と、を備え、微結晶半導体層41は、少なくとも窒化膜との界面付近において、窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含むものである。
【解決手段】本発明にかかる薄膜トランジスタは、基板1上に形成されたゲート電極2と、窒化膜を含み、ゲート電極2を覆うゲート絶縁膜3と、ゲート絶縁膜3を介してゲート電極2の対面に配置され、少なくとも窒化膜と接する界面部に微結晶半導体層41が形成された半導体層4と、を備え、微結晶半導体層41は、少なくとも窒化膜との界面付近において、窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含むものである。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ、その製造方法、及び表示装置に関し、特に詳しくは微結晶半導体膜を備えた逆スタガ型の薄膜トランジスタ、その製造方法、及び表示装置に関する。
【背景技術】
【0002】
薄型パネルのひとつである液晶表示装置(LCD:Liquid Crystal Display)は、低消費電力や小型軽量といったメリットを有している。そのため、LCDは、パーソナルコンピュータ、携帯情報端末機器、カーナビゲーションシステムなどのモニタとして広く用いられている。近年では、LCDはテレビモニターとしても広く用いられ、従来のブラウン管に取って代わろうとしている。また、視野角、コントラスト、応答性において優れた特徴を有する有機EL(Electro-Luminescence)表示装置も、次世代の薄型パネルとして鋭意開発されている。
【0003】
このような表示装置の各表示画素のスイッチング素子には、非晶質シリコンからなる半導体をチャネル層に用いた薄膜トランジスタ(TFT:Thin Film Transistor)が用いられてきた。TFTは、コプラナ構造、スタガ構造などのMOS(Metal Oxide Semiconductor)構造が広く用いられている。コプラナ構造は、ゲート電極とソース/ドレイン電極とが、非晶質シリコン層に対して同じ側に配置されたものである。スタガ構造は、ゲート電極とソース/ドレイン電極とが、非晶質シリコン層に対して異なる側に配置されたものである。従って、スタガ構造では、非晶質シリコン層を挟んで対峙するよう、その両側にゲート電極とソース/ドレイン電極とが配置される。スタガ構造は、非晶質シリコン層に対するゲート電極の配置によって、トップゲート(順スタガ)型と、ボトムゲート(逆スタガ)型とに分類される。
【0004】
近年、液晶表示装置や有機EL表示装置の狭額縁化や低コスト化を実現するために、ソースドライバ、ゲートドライバ等のTFTを用いた駆動回路を、画素部と同一基板上に形成した駆動回路一体型表示装置が開発されてきている。駆動回路を画素部と同一基板上に形成する事で、外付けICのコスト削減が図れる。また、チップの実装面積がいらない事から狭額縁化が可能となる。
【0005】
駆動回路内の駆動用TFTには、画素スイッチング用の画素TFTに比べて大きな駆動電圧が、より長時間印加され続ける為、電気特性の劣化が大きくなる。そこで、チャネル層のシリコン薄膜として、結晶性の微結晶シリコンを用いたTFTが提案されている。チャネル部に微結晶シリコンを形成したTFT(微結晶シリコンTFT)は、非晶質シリコンを形成したTFT(非晶質シリコンTFT)と比較して、TFTの閾値電圧(Vth)の経時変化が小さく、電気特性劣化が抑制されると言った特徴がある。
【0006】
微結晶シリコンの形成方法としては、プラズマCVD法で成膜した非晶質シリコンをレーザーアニールで結晶化させる方法や、プラズマCVD法で直接成膜する方法等がある。しかし、エキシマレーザーなどを用いたレーザーアニールによる結晶化は、製造工程が複雑になり、大型化やコストダウンが困難となる。その為、プラズマCVD法で微結晶シリコンを直接成膜する研究がなされている。
【0007】
ここで、プラズマCVD法を用いて微結晶シリコン(微結晶Si)を成膜する場合、成膜初期のインキュベーション層と言われる非晶質層を無くし、結晶化率を改善する事が重要となる。特に、工程数が少なく、量産性に優れた逆スタガ型のTFTにおいては、ゲート絶縁膜上に微結晶Si層が形成されるので、インキュベーション層を無くす事が必要である。これは、チャネルが形成される部分が、結晶化していないインキュベーション層となるため、特性が劣化してしまうからである。
【0008】
インキュベーションを低減させて結晶化率を改善する方法が、例えば特許文献1、2に開示されている。特許文献1には、SiF4やSiF4−H2ガスを用いてゲート絶縁膜上をプラズマ処理する事で、微結晶Siの結晶サイズ均一性が改善される事が開示されている。また、特許文献2には、SiF4とSiH4ガスで絶縁膜上に結晶核を形成し、その後成膜用ガスに切り替えて微結晶Si層を形成する事で、微結晶Siの結晶性が改善される方法が開示されている。
【0009】
ところが、インキュベーションを低減させ、且つ結晶化率を改善するに従って、新たな問題が発生する。特に、ゲート絶縁膜にシリコン窒化膜を用いた逆スタガ型TFTにおいて、インキュベーションを低減させ、且つ結晶化率を改善するに従い、TFTの閾値が負値になってしまう。そして、このように閾値電圧(Vth)が負となるTFTは、ゲート電圧(Vg)とソース・ドレイン間電流(Id)の特性を示す曲線(Id−Vg特性曲線)において、大きくマイナス側にオフセットした特性を示すようになる。
【0010】
図14は、閾値が負となる従来の微結晶シリコンTFTの線形領域におけるId−Vg特性曲線を示すグラフである。図14において、閾値が負となる従来の微結晶シリコンTFTのId−Vg曲線は点線で示し、非晶質シリコン(a−Si)TFTのId−Vg曲線は実線で示す。なお、図14に示すId−Vg曲線は、a−SiTFTの電圧−電流特性で規格化したものである。図14において、閾値が負となる微結晶シリコンTFTは、a−SiTFTよりも大きくマイナス側にオフセットした特性を示すことが分かる。そして、ゲート電極に電圧が印加されていない(Vg=0V)場合でも、オン電流の1/10レベルの電流が流れていることが、図14から明らかである。
【0011】
このような閾値が負となる微結晶シリコンTFTを駆動用TFTに用いると、回路構成上、常に電流が流れる状態となり、回路動作不良が発生する。これに対して、a−SiTFTでは、Vg=0Vの場合に殆ど電流が流れないので、回路動作上問題ない。しかし、a−SiTFTは、移動度が低いため駆動用TFTとして使用できない。一方、このような閾値が負となる微結晶シリコンTFTを画素スイッチング用の画素TFTとして用いる場合は、オフセットの程度にも依るが、負オフセットはそれほど問題とならない。これは、画素TFTのオン・オフは、それぞれ設定されたオン時のゲート電圧(Vgh)とオフ時のゲート電圧(Vgl)を用いて行われるからである。従って、オフセットした分、VghとVglをシフトさせれば、閾値が負となる微結晶シリコンTFTも画素TFTとして使用可能となる。
【0012】
なお、ゲート絶縁膜にシリコン窒化膜(SiN膜)を用いた逆スタガ型TFTにおいて、TFTの閾値が大きく負にオフセットするのは、以下のように考えられる。微結晶Si成膜時のプラズマによって、SiN膜表面のSi−N結合が切れる。そして、結合から離れたNが、微結晶Si形成過程でSiの結晶サイトに入り、n型不純物(5価)として作用することで、自由電子を発生させる為と考えられる。
【0013】
ここで、閾値が負となる従来の微結晶シリコンTFTのSIMSによる酸素と窒素の濃度分布プロファイルを図15に示す。なお、図15において、窒化膜はゲート絶縁膜として形成されたSiN膜、uc−Siはゲート絶縁膜上に形成された微結晶シリコン層、a−Siは微結晶シリコン層上に形成された非晶質シリコン層、そしてn型a−Siは非晶質シリコン層上に形成されたオーミックコンタクト層をそれぞれ指す。図15に示す濃度分布プロファイルから明らかなように、微結晶Si中に窒素(N)が拡散しており、窒化膜から離れるに従いN濃度が低くなっている。なお、ここで定義するNの拡散とは、図15にあるように、明らかに途中からプロファイルが曲がっている(傾きが変わっている)ものを指す。
【0014】
一般的に、微結晶Si中の窒素不純物濃度は1〜3×1018cm−3以下が良いとされているが、本問題発生時においては、SiN膜に近接した微結晶Si中の窒素濃度が、その数十倍レベルとなっている。微結晶Siは、不純物をドーピングせずに成膜しても、シリコン構造欠陥等により完全な真性とならず、僅かながらn−型となる事が一般的に知られている。上述のN拡散が起こった場合、微結晶SiのSiN膜との界面付近は比較的強いn型となるためチャネル形成がされ易くなる。こうして、Id−Vg特性(閾値)が負にオフセットする事となる。
【0015】
このId−Vg特性における負への大幅なオフセットは、逆スタガ型TFTにおいて、微結晶Siの上層にオフ電流減少を目的としたa−Si層を積層した場合に発生しなくなる事がある。しかしながら、それは微結晶Si層とa−Si層のバンドギャップ差に起因して起こるエネルギー障壁、又は界面部分の欠陥による高抵抗層が原因で、電流Ids自体が流れにくくなり、より高いゲート電圧Vgが必要となる事によるものである。従って、本問題は、界面抵抗が減少され、電流Idsが正常に流れるTFTである程、顕著に現れてくる。
【0016】
このような閾値電圧のマイナスオフセットの問題に対しては、微結晶Si中へのN不純物拡散を抑制することが考えられる。微結晶Si中へのN不純物拡散を抑制する方法としては、ゲート絶縁膜に酸化膜を適用する事が考えられる。しかし、酸化膜は比誘電率が低いので、絶縁膜の容量を適正化するために薄膜化する必要が生じる。絶縁膜の薄膜化は、絶縁耐圧の低下、そして成膜時におけるパーティクル被覆性の悪化を招き、それらに起因した不良が発生する事から歩留まり低下を発生させる原因となる。また、酸化膜上に形成した微結晶Siのフェルミレベルは価電子帯側にシフトする傾向があり、その結果、閾値電圧が高くなってしまう。そのため、ゲート絶縁膜に酸化膜を用いると、窒化膜を用いた場合よりTFT特性が悪くなる。
【0017】
また、ゲート絶縁膜に酸化膜を適用した場合、光リーク電流が多くなるといった問題も生じる。光リーク電流とは、微結晶Si及びその上積層されたa−Siに光が入射した時に発生する電子・正孔対がシリコン層を流れることにより発生する電流である。結晶化によってホール移動度が高まった微結晶Siでは、この光リーク電流が流れやすく、その程度はゲート絶縁膜が酸化膜である場合にさらに大きくなる。これは、フェルミレベルが価電子帯側にシフトする事から、酸化膜上の微結晶Si中には価電子帯側にアクセプタ準位のように振舞う準位が発生していると考えられる。そのため、ゲート絶縁膜に酸化膜を適用することで微結晶Si中へのN不純物拡散を抑制したTFTは、バックライトでTFTを照射する液晶表示装置には不向きであり、画素スイッチング用のトランジスタとしての使用ができなくなる。
【0018】
また、閾値電圧のマイナスオフセットの問題に対しては、微結晶Si中へp型の不純物を微量に添加することも考えられる。例えば、特許文献3には、B2H6ガスを微量添加して微結晶Siを真性化することが開示されている。また、特許文献2においても、B2H6やBF3を添加してシリコン層を形成し、シリコン中のボロン濃度を1×1014cm−3〜6×1016cm−3とする事が開示されている。特許文献4においても、p型またはn型不純物をシリコン中に添加することが開示されている。
【先行技術文献】
【特許文献】
【0019】
【特許文献1】特開2007−221137号公報
【特許文献2】特開2009−117405号公報
【特許文献3】特開平10−189977号公報
【特許文献4】特開2009−055011号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
しかしながら、p型の不純物をシリコンに添加した場合、ゲート電極に負バイアスを印加するとp型チャネル層が形成される。そのため、ホール電流が多くなる事によるオフ電流の増大、更に光照射した時の光リーク電流増大が問題となる。よって、p型ドーパントの添加を行う方法は、バックライトでTFTを照射する液晶表示装置において、クロストーク問題が発生するので不適である。
【0021】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0022】
本発明の第1の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含むものである。
【0023】
本発明の第2の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、N/Si組成比が1.0以下のSiN膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記SiN膜と接する界面部に微結晶半導体層が形成された半導体層と、を備えるものである。
【0024】
本発明の第3の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記微結晶半導体層を成膜する工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜するものである。
【0025】
また、本発明の第4の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる、N/Si組成比1.0以下のSiN膜を成膜する工程と、前記SiN膜上に、前記SiN膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記SiN膜を成膜する工程では、NH3/SiH4ガス流量比2以下のガスを用いて、前記SiN膜を成膜するものである。
【発明の効果】
【0026】
本発明によれば、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することができる。
【図面の簡単な説明】
【0027】
【図1】実施の形態1に係る液晶表示装置に用いられるTFTアレイ基板の構成を示す正面図である。
【図2】実施の形態1に係るTFTの構成を示した断面図である。
【図3】実施の形態1に係るTFTのId−Vg特性曲線を示すグラフである。
【図4】実施の形態1に係るTFTの製造工程を示す断面図である。
【図5】実施の形態1に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【図6】SiH4ガス流量に対するCF4ガス添加量を変化させたときの、成膜されるSiN膜の誘電率の変化を示す。
【図7】実施の形態2に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【図8】実施の形態2に係るフォトセンサ内蔵のTFTアレイ基板の構成を示す断面図である。
【図9】実施の形態3に係るTFTの構成を示した断面図である。
【図10】ゲート絶縁膜のN/Si組成比とTFTの閾値電圧の関係を示すグラフである。
【図11】ゲート絶縁膜のN/Si組成比と、ゲート絶縁膜上に形成される微結晶半導体層の結晶化率の関係を示すグラフである。
【図12】ゲート絶縁膜のN/Si組成比と、TFTの移動度の関係を示すグラフである。
【図13】NH3/SiH4ガス流量比と成膜されるSiN膜のN/Si比の関係を示すグラフである。
【図14】閾値が負となる従来の微結晶シリコンTFTの線形領域におけるId−Vg特性曲線を示すグラフである
【図15】閾値が負となる従来の微結晶シリコンTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【発明を実施するための形態】
【0028】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【0029】
実施の形態1.
始めに、図1を用いて、本実施の形態1に係る表示装置について説明する。図1は、実施の形態1に係る液晶表示装置に用いられるTFTアレイ基板の構成を示す正面図である。本実施の形態1に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)を用いることも可能である。本実施の形態1においては、一般的な液晶表示装置に本発明を適用した場合を例にとって説明するものとする。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。
【0030】
本実施の形態1に係る液晶表示装置は、液晶表示パネルを備えている。液晶表示パネルは、一対の基板が互いに対向して配置され、これら両基板を貼り合わせるシール材との間の空間に液晶を封入した構成を有する。一方の基板には、図1に示す様に、画像を表示する単位となる画素85に対応して、液晶に印加する表示電圧の供給のオンとオフを制御するスイッチング素子である画素TFT86が配置されている。
【0031】
画素85毎に設けられた画素TFT86が基板上にアレイ状に配列していることから、この画素TFT86が配置される基板をTFTアレイ基板80と呼んでいる。また、TFTアレイ基板80には、画像を表示する表示部81と表示部81を囲むように設けられた額縁領域82とが設けられている。この表示部81には、複数のゲート配線(走査信号線)89、複数の蓄積容量配線91、及び複数のソース配線(表示信号線)90が形成されている。
【0032】
複数のゲート配線89及び複数の蓄積容量配線91は対向して配置されており、其々が平行に設けられている。また、複数のソース配線は平行に設けられている。ソース配線90は、ゲート配線89及び蓄積容量配線91と直交するように配置されている。そして、隣接するゲート配線89及び蓄積容量配線91と、隣接する2つのソース配線90とで囲まれた領域が画素85となる。従って、TFTアレイ基板80では画素85がマトリクス状に配列される。
【0033】
画素85内には、少なくとも1つの画素TFT86と、少なくとも1つの蓄積容量88とが形成されている。蓄積容量88は画素TFT86と直列に接続されている。画素TFT86は、画素電極に表示電圧を供給するためのスイッチング素子となる。画素TFT86のゲート電極はゲート配線89に接続され、ゲート配線89から供給されるゲート信号によって画素TFT86のオンとオフを制御している。画素TFT86のソース電極はソース配線90に接続されている。画素TFT86がオンされると画素TFT86のソース電極側からドレイン電極側に電流が流れる。これによって、ドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。更に、蓄積容量88は画素電極と並列に接続されている。よって、画素電極に電圧が印加されると同時に蓄積容量88にも電圧印加が生じ、この蓄積容量88にて一定時間電荷を保持することができる。
【0034】
TFTアレイ基板80の額縁領域82には、走査信号駆動回路(ゲートドライバ)83と表示信号駆動回路(ソースドライバ)84とが設けられている。走査信号駆動回路83及び表示信号駆動回路84は、表示部81内の画素TFT86と同一基板上に形成された駆動用TFT87によって回路が構成されている。このように、本実施の形態1に係る液晶表示装置は駆動回路一体型の液晶表示装置である。ゲート配線89は表示部81から額縁領域82まで延設されている。そして、ゲート配線89は、額縁領域82で走査信号駆動回路83に接続される。同様に、ソース配線90は表示部81から額縁領域82まで延設され、表示信号駆動回路84に接続される。
【0035】
走査信号駆動回路83や表示信号駆動回路84から、TFTアレイ基板80端部の外部端子までを、それぞれ外部配線92が接続している。外部端子には、ICチップ93やプリント基板95が実装され、電気的に接続されている。この様に、プリント基板95から外部端子を介して、走査信号駆動回路83及び表示信号駆動回路84に外部からの各種信号が供給される。それら信号に基づいて、ゲート信号(走査信号)がゲート配線89に供給され、順次、画素TFT86が選択される。同様に、表示信号がソース配線90に供給され、表示データに応じた表示電圧が各画素85に供給される。なお、TFTアレイ基板80の最表面には配向膜が形成されている。TFTアレイ基板80は以上の様に構成される。
【0036】
このように構成されたTFTアレイ基板80には、図示しない対向基板が対向して配置されている。対向基板は、例えばカラーフィルター基板であり、視認側に配置される。以下、図示説明は省略するが、対向基板には、カラーレジスト(色材)、ブラックマトリクス(Black Matrix:BM)、対向電極、及び配向膜等が形成されている。なお、例えばIPS(In-Plane Switching)方式(横電界方式)の液晶表示装置の様に対向電極がTFTアレイ基板80側に配置される場合もある。
【0037】
そして、TFTアレイ基板80と対向基板との間に液晶が注入されている。TFTアレイ基板80と対向基板との外側には、偏光板が貼り付けられている。以上の様に液晶表示パネルは構成されている。
【0038】
更に、以上の様に構成された液晶表示パネルの反視認側には、位相差板などの光学フィルムを介して、バックライトユニットが配設される。また、液晶表示パネルとこれら周辺部材は、樹脂や金属などからなるフレーム内に適宜収納される。本実施の形態1の液晶表示装置は以上の様に構成されている。
【0039】
続いて、本実施の形態1の液晶表示装置の表示動作について簡単に説明する。画素電極と対向電極との電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化し、液晶を通過する光量が変化する。具体的には、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画像として視認される光量を制御することができる。なお、この一連の動作で、蓄積容量88については表示電圧の保持に寄与する。
【0040】
次に、本実施の形態1の液晶表示装置に用いられるTFTの構成について、図2を用いて説明する。図2は、実施の形態1に係るTFTの構成を示した断面図である。本実施の形態1に係るTFTは、逆スタガ型の微結晶半導体TFTである。このTFTは、画素TFT86と駆動用TFT87とに用いられているが、以下では、画素TFT86を例にとって説明を行う。
【0041】
図2において、ガラスや石英等の透明な絶縁性の基板1上には、所望の形状のゲート電極2が形成されている。ゲート電極2は、例えばCr等の金属によって、約400nmの膜厚で形成されている。
【0042】
ゲート電極2を覆うように、窒化膜を含むゲート絶縁膜3が形成されている。ゲート絶縁膜3の膜厚は、例えば350〜450nmである。ここでは、ゲート絶縁膜3は、例えばシリコン窒化膜(SiN膜)などの窒化膜によって形成されている。
【0043】
そして、ゲート絶縁膜3の上には、半導体層4が形成されている。半導体層4は、ゲート絶縁膜3を介してゲート電極2と対向するよう島状に設けられている。半導体層4は、ゲート絶縁膜3上において、ゲート電極2からはみ出すように形成されていてもよい。
【0044】
また、半導体層4は、微結晶半導体層41と、微結晶半導体層41の上に積層された非晶質半導体層42とを含む。すなわち、半導体層4は、微結晶半導体層41の上に非晶質半導体層42が積層された積層構造を有している。半導体層4は、少なくともゲート絶縁膜3が含む窒化膜と接する界面部に、微結晶半導体層41が形成されている。微結晶半導体層41は、半導体層4のゲート絶縁膜3側に配設されている。なお、微結晶半導体層41の上に積層された非晶質半導体層42により、TFTのオフ電流の抑制が可能である。ここでは、微結晶半導体層41として、例えば、i型の微結晶シリコン(i型uc−Si)が約30nmの膜厚で形成されている。また、非晶質半導体層42として、例えば、i型の非晶質シリコン(i型a−Si)が130〜150nmの膜厚で形成されている。
【0045】
ここで、微結晶半導体層41には、前述した従来のTFTと同様、窒素が含まれている。この窒素は、前述したようにゲート絶縁膜3からの拡散によるもので、ゲート絶縁膜3との界面から離れるに従って濃度が減少するよう微結晶半導体層41に含有されている。
【0046】
さらに、本実施の形態1においては、微結晶半導体層41に、通常自然に取り込まれるレベルよりも極めて高いレベルで酸素が含まれている。この酸素は、特に、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)において、窒素よりも高い濃度で含有されている。詳細については後述するが、このように微結晶半導体層41が少なくともゲート絶縁膜3との界面付近において、ゲート絶縁膜3からの拡散により含有された窒素よりも高濃度の酸素を含むことによって、閾値電圧のマイナスオフセットを抑制することができる。
【0047】
ただし、ゲート絶縁膜3との界面に含有される酸素濃度が2×1021cm−3を超えると、TFTの移動度が減少するとともに、応答特性に関連するスイングファクター(S値)が大きくなる。これは、Siに対する酸素濃度が、酸化シリコンの組成比(O/Si=2)より十分に低いものの、界面近傍において部分的に発生する酸素クラスタや、酸素起因によって発生する欠陥が電子の移動を妨げるため、と考えられる。このようにゲート絶縁膜3との界面に含有される酸素濃度が高濃度過ぎるとかえって特性が悪くなるため、酸素濃度はプロセスマージン等を考慮して1×1021cm−3以下とすることが好ましい。従って、微結晶半導体層41に含有される酸素の濃度は、不純物として混入されるレベルである1〜5×1018cm−3よりも1桁〜2桁多い程度である。
【0048】
また、微結晶半導体層41には酸素が膜厚方向において所定の分布で含有されている。具体的には、ゲート絶縁膜3との界面から離れるに従って、酸素濃度が減少するように含有されている。ここでは、例えば、酸素濃度が、非晶質半導体層42との界面で5×1019cm−3以下となるよう、ゲート絶縁膜3との界面から離れるに従って減少している。既述したが、微結晶半導体層41と非晶質半導体層42の界面には、バンドギャップ差に起因したエネルギー障壁や界面欠陥による高抵抗層が形成されやすい。本実施の形態1においては、ゲート絶縁膜3との界面から離れるに従って酸素濃度を減少させることで、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を防ぐ事ができる。従って、良好なオン電流を確保することができる。
【0049】
このように構成された半導体層4の上に、オーミックコンタクト層6が形成されている。オーミックコンタクト層6は、TFTのチャネル領域5を除く半導体層4上の略全面に配設されている。オーミックコンタクト層6は、導電性不純物が導入された非晶質半導体層によって形成されている。ここでは、オーミックコンタクト層6は、例えばリン(P)等のn型不純物が高濃度にドーピングされた非晶質シリコン(n+型a−Si)などによって、20〜50nmの膜厚で形成されている。
【0050】
半導体層4のうち、オーミックコンタクト層6に対応する半導体層4の領域は、ソース・ドレイン領域となる。具体的には、図2中の左側のオーミックコンタクト層6に対応する半導体層4の領域がソース領域となる。そして、図2中の右側のオーミックコンタクト層6に対応する半導体層4の領域がドレイン領域となる。このように、TFTを構成する半導体層4の両側にはソース・ドレイン領域が形成されている。そして、半導体層4のソース・ドレイン領域に挟まれた領域がチャネル領域5となる。半導体層4のチャネル領域5上には、オーミックコンタクト層6は形成されていない。
【0051】
オーミックコンタクト層6の上に、ソース電極7aとドレイン電極7bとが形成されている。具体的には、半導体層4のソース領域側のオーミックコンタクト層6上に、ソース電極7aが形成されている。そして、ドレイン領域側のオーミックコンタクト層6の上に、ドレイン電極7bが形成されている。このように、逆スタガ型の微結晶半導体TFTが構成されている。そして、ソース電極7a及びドレイン電極7bは、半導体層4のチャネル領域5の外側へ延在するように形成されている。すなわち、ソース電極7a及びドレイン電極7bは、オーミックコンタクト層6と同様、半導体層4のチャネル領域5上には形成されない。ソース電極7a及びドレイン電極7bは、例えば、膜厚約50nmのCr膜の上に、膜厚約300nmのAl−Si−Cu膜が積層された積層膜によって形成されている。
【0052】
ソース電極7a、ドレイン電極7b、及び半導体層4を覆うように、保護絶縁膜8が設けられている。この保護絶縁膜8には、ドレイン電極7bに到達するコンタクトホールCH1が開口されている。ここでは、保護絶縁膜8は、例えば、膜厚約300nmシリコン窒化膜によって形成されている。
【0053】
そして、保護絶縁膜8の上に、コンタクトホールCH1を介してドレイン電極7bと接続する画素電極26が設けられている。画素電極26は、ITOなどの透明導電膜によって形成されている。
【0054】
上記のように構成された本実施の形態1のTFTのId−Vg曲線を図3に示す。図3は、実施の形態1に係るTFTのId−Vg特性曲線を示すグラフである。なお、図3に示すId−Vg曲線は、図14に示すId−Vg曲線と同様、a−SiTFTの電圧−電流特性で規格化したものである。図3に示すように、本実施の形態1のTFTでは、負のオフセットが解消されていることがわかる。このため、良好なTFTを得ることができる。
【0055】
次に、本実施の形態1に係るTFTの製造方法について、図4を用いて説明する。図4は、実施の形態1に係るTFTの製造工程を示す断面図である。なお、図4の各図は、図2に対応する箇所における製造工程毎の断面図である。
【0056】
まず、ガラスや石英などの透明な絶縁性の基板1上に、ゲート電極2となる導電膜を成膜する。ゲート電極2となる導電膜には、例えばCr等の金属を用いることができる。例えば、DCマグネトロンスパッタ法などにより、ゲート電極2となる導電膜としてCrを約400nmの厚さで基板1全面に成膜する。この膜厚は、デバイス特性を満たす導電性が得られれば良いので、用いる金属種により膜厚を変化させても構わない。しかし、閾値電圧やON特性、移動度は、ゲート絶縁膜3の表面モフォロジィが悪くなると低下する。ゲート絶縁膜3の表面モフォロジィは下層の表面状態に依存する為、プロセスを含めてゲート電極2となる導電膜の成膜条件を最適化しておく必要がある。ここでは、Crターゲットを用い、Ar(アルゴン)ガスによりスパッタリングする。スパッタ条件は、Ar(アルゴン)ガス100sccm、圧力0.14Pa、電力1.0kw、温度200℃とする。
【0057】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、ゲート電極2となる導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(a)に示すようにゲート電極2が形成される。
【0058】
次に、ゲート電極2を覆うように、ゲート絶縁膜3、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6を、この順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。ゲート絶縁膜3にはシリコン窒化膜などの窒化膜を用いることができる。また、例えば、微結晶半導体層41にはi型uc−Si、非晶質半導体層42にはi型a−Si、オーミックコンタクト層6にはn+型a−Siをそれぞれ用いることができる。
【0059】
ここでは、まず、ゲート絶縁膜3としてシリコン窒化膜を成膜する。具体的には、N2、SiH4、NH3ガスの混合ガスを導入して、成膜温度200℃、NH3/SiH4ガス流量比が5、高周波電力密度0.1〜0.3W/cm2、圧力80〜130Paで、膜厚が350〜450nmとなるように成膜する。次に、一旦ガスを排気した後、H2ガスを導入して排気するステップを数回繰り返す。これは、シリコン窒化膜の成膜時に用いたガスを残留させないためである。
【0060】
十分にガスの排気が完了した後、微結晶半導体層41を成膜する。本実施の形態1では、酸素を含む微結晶半導体層41を成膜する。微結晶半導体層41成膜のベースとなる条件は、成膜温度200℃、高周波電力密度0.1〜0.3W/cm2、圧力100〜200Pa、H2ガスとSiH4ガスの流量比(H2/SiH4比)250〜350とする。更に、酸素供給ガスとして、He等の希ガスで希釈されたCO2ガスを、SiH4に対して0.2〜1.0%となるように導入し、プラズマ放電を開始する。一定時間経過後にCO2ガスを切り、放電を継続して膜厚が30nmとなるように成膜する。
【0061】
この時、段階的にCO2ガスの流量を減少させてもよい。そうする事で、ゲート絶縁膜3界面から微結晶半導体層41の膜厚方向に向って酸素濃度が減少する微結晶半導体層41を成膜することができる。またこのとき、CO2ガスの導入時間とSiH4に対する濃度とにより、膜中酸素濃度を決定する。これにより、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)に、窒素より高い密度で酸素が分布するように調整することができる。また、この際、微結晶半導体層41に含有される酸素の最大濃度が1×1021cm−3以下となるよう調整を行う。なお、微結晶半導体層41に取り込まれる窒素濃度は、微結晶半導体層41成膜の際のパワー密度や圧力条件によって変わるため、その状況に応じてCO2ガス量を調整すれば良い。
【0062】
なお、ここでは酸素供給ガスとしてCO2を選択したが、N2OやO2などのガスでもかまわない。ただし、O2はSiH4との反応性が高く、チャンバに導入する前のガス配管内で反応すると反応により形成された酸化物により異物発生の原因となる。そのため、酸素供給ガスとしてO2を選択する場合は、チャンバまでSiH4と混合しないようにすることが重要である。また希釈ガスにHeを用いたが、その他の希ガスでもかまわない。本実施の形態1において成膜時に入る希ガスは微量なため、シリコン結晶化率などの微結晶半導体層41への影響はない。また、ゲート絶縁膜3界面へのスパッタダメージの懸念もない。
【0063】
このように、本実施の形態1では、SiH4、H2を含む主成分ガスと、CO2、N2O、O2のうちから選択された1つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用いることで、微結晶半導体層41に酸素を含有させる。含有された酸素は、シリコンサイトに入ったNの未結合手(ダングリングボンド)と結合して、電子発生を抑制する。すなわち、プラズマCVD法でゲート絶縁膜3上に微結晶半導体層41を成膜する際、下層のゲート絶縁膜3から拡散してくるNがシリコン結晶サイトに入ることで自由電子を発生させる現象を、6価の元素である酸素を用いて防止することができる。これにより、閾値電圧のマイナスオフセットを抑制することが可能となる。
【0064】
微結晶半導体層41を成膜後、非晶質半導体層42を成膜する。ここでは、成膜温度200℃、圧力150〜300Pa、高周波電力0.02〜0.06W/cm2、H2/SiH4の流量比を3〜5として、膜厚が130〜150nmとなるように成膜する。この非晶質半導体層42によって、TFTのオフ電流の抑制が可能である。また、非晶質半導体層42により、後工程や外気からの不純物が微結晶半導体層41に侵入することを防止でき、微結晶半導体層41の劣化を抑制することができる。
【0065】
非晶質半導体層42の成膜後、連続してオーミックコンタクト層6を成膜する。ここでは、オーミックコンタクト層6として、リンドープしたn+型a−Si膜を形成する。具体的には、成膜温度200℃、圧力150〜300Pa、高周波電力0.02〜0.06W/cm2、ガス流量比PH3/SiH4/H2=1:100:1600として、膜厚が20〜50nmとなるように成膜する。
【0066】
その後、写真製版工程により、オーミックコンタクト層6の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41をパターニングする。その後、レジストパターンを除去する。これにより、図4(b)に示すように、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜がアイランド状にパターニングされる。
【0067】
ここで、上記のようにして形成された微結晶半導体層41内の酸素と窒素の濃度分布を図5に示す。図5は、実施の形態1に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。SIMS(2次イオン質量分析)はCAMECA社製のIMS−6Fを用い、一次イオンとしてセシウムを使用している。図5に示すプロファイルは、微結晶半導体層41成膜時に、酸素供給ガスとしてCO2ガスを、Heで1000ppmに希釈し、20sccm添加したものである。
【0068】
なお、図5において、窒化膜はゲート絶縁膜3、uc−Siは微結晶半導体層41、a−Siは非晶質半導体層42、そしてn型a−Siはオーミックコンタクト層6をそれぞれ指す。図5に示すように、ゲート絶縁膜3との界面付近の微結晶半導体層41には、濃度約2×1020cm−3の酸素がドープされている。一方、ゲート絶縁膜3との界面付近の微結晶半導体層41に取り込まれている窒素の濃度は、約6×1019cm−3である。すなわち、酸素は、微結晶半導体層41に、ゲート絶縁膜3との界面から20nmの膜厚範囲において窒素より高密度で含まれていることが図5から明らかである。酸素は、Si密度と比較すると極めて少量であるから、酸化シリコンを形成して不動化する事もない。
【0069】
次に、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜のパターンを覆うように、ソース電極7a及びドレイン電極7bとなる導電膜を成膜する。ソース電極7a及びドレイン電極7bとなる導電膜には、Cr膜の上にAl−Si−Cu膜が積層された積層膜を用いることができる。ここでは、DCマグネトロンスパッタ法などにより、Cr膜とAl−Si−Cu膜とを順次基板1全面に成膜する。それぞれの膜のスパッタ条件は以下のとおりである。Cr膜は、Arガス100sccm、圧力0.14Pa、DC電力1.0kw、温度200℃で、膜厚が約50nmとなるように成膜する。また、Al−Si−Cu膜は、Arガス100sccm、圧力0.14Pa、DC電力1.0kw、温度80℃の条件で、膜厚が約300nmとなるように成膜する。
【0070】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、この導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(c)に示すように、ソース電極7a及びドレイン電極7bが形成される。
【0071】
次に、形成したソース電極7a及びドレイン電極7bをマスクとしてエッチングを行う。具体的には、ソース電極7a又はドレイン電極7bに覆われずに露出した部分のオーミックコンタクト層6を深さ方向に全部除去し、その下の非晶質半導体層42を深さ方向に一部除去する。すなわち、アイランド状にパターニングされたオーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対して、ソース電極7a及びドレイン電極7bをマスクとして用いて、所定のエッチング量だけエッチングを行う。これにより、図4(c)に示すように、ソース電極7aとドレイン電極7bの間の非晶質半導体層42が露出し、ソース電極7aとドレイン電極7bとの間にチャネル領域5が設けられた半導体層4が形成される。また、オーミックコンタクト層6が、半導体層4のチャネル領域5を挟んでソース領域とドレイン領域とに分離される。
【0072】
なお、上記説明では、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対する所定エッチング量のエッチングは、ソース電極7a及びドレイン電極7bをマスクとして行ったが、ソース電極7a及びドレイン電極7bをパターニングする際に用いたレジストパターンをマスクとして行ってもよい。すなわち、ソース電極7a及びドレイン電極7bをパターニングする際に用いたレジストパターンを残した状態で、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対して所定エッチング量のエッチングを行ってから、このレジストパターンを除去してもよい。以上の工程を経て本実施の形態1に係るTFTが完成する。
【0073】
その後、画素スイッチング用の画素TFT86を形成する場合には、これらの上に、TFT素子全体を保護するための保護絶縁膜8を成膜する。例えば、プラズマCVD法などにより、保護絶縁膜8としてシリコン窒化膜を基板1全面に成膜する。ここでは、成膜温度280℃、高周波電力密度0.1〜0.3W/cm2、圧力80〜130Pa、成膜ガスN2、SiH4、NH3、の混合ガスを用いて、膜厚が約300nmとなるように成膜する。続いて、写真製版工程により、保護絶縁膜8の上にレジストパターンを形成する。そして、このレジストパターンをマスクとして保護絶縁膜8のエッチング工程を行い、ドレイン電極7bに到達するコンタクトホールCH1を形成する。コンタクトホールCH1に対応する領域は保護絶縁膜8が除去されており、ドレイン電極7bが露出している。
【0074】
次に、保護絶縁膜8の上に、画素電極26を形成するための透明導電膜を成膜する。例えば、スパッタリング法により、ITOなどの透明導電膜を基板1全面に成膜する。そして、成膜した透明導電膜上に、写真製版工程によりレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、この透明導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(d)に示すように、コンタクトホールCH1を介してドレイン電極7bに接続する画素電極26が形成される。最後に、製造過程における各プラズマダメージを緩和するため、250℃〜300℃の温度で30min〜60minの間熱処理を行う。
【0075】
なお、上記説明した写真製版工程及びエッチング工程により、画素TFT86以外の構成要素、例えば、駆動用TFT87、ゲート配線89、蓄積容量配線91、ソース配線90、蓄積容量88、及び外部端子などが同時に形成される。以上の工程を経て、図1に示したTFTアレイ基板80が完成する。
【0076】
このように製造されたTFTアレイ基板80は、カラーフィルターや対向電極を有する対向基板(不図示)と、スペーサーを介して、一対の基板として貼り合わせる。そして、その間隙に液晶を注入し、液晶層が挟持された液晶表示パネルをバックライトユニットに取り付ける。以上の工程を経て、本実施の形態1の液晶表示装置が完成する。
【0077】
以上のように、本実施の形態1では、微結晶半導体層41を成膜する際に、主成分ガスであるSiH4,H2に、N2O,CO2,O2等の酸素供給ガスを微量添加することで、微結晶半導体層41に酸素を含有させる。そして、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)において、酸素を窒素より高濃度で含有させる。これにより、含有された酸素が、下層のゲート絶縁膜3から拡散してくるNの未結合手と結合し、自由電子が発生する現象を防止することができる。よって、閾値電圧のマイナスオフセットを抑制することができる。また、本実施の形態1では、従来の対策方法で問題となっていた光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0078】
さらに、微結晶半導体層41を成膜する際に、酸素供給ガスの流量を段階的に減少させることで、ゲート絶縁膜3との界面から離れるに従って酸素濃度を減少させることができる。これにより、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を抑制でき、良好なオン電流を確保することができる。
【0079】
実施の形態2.
本実施の形態2に係るTFTの構成について説明をする。本実施の形態2に係るTFTの基本的な構成は、図2に示した実施の形態1と略同じである。ただし、本実施の形態2では、実施の形態1と異なるゲート絶縁膜3が形成されている。具体的には、本実施の形態2のゲート絶縁膜3は、フッ素(F)を含有する窒化膜によって形成されている。ここでは、Fを含むシリコン窒化膜によって、ゲート絶縁膜3が形成されている。
【0080】
Fを含有する窒化膜は、実施の形態1のゲート絶縁膜3のようにFを含まない窒化膜と比較すると、膜密度が疎になっているため、ゲート絶縁膜3中のN量が減少する。また、この窒化膜がシリコン窒化膜である場合は、含有されたFによりSi−F結合が形成されることから、Si−N結合が減少する。そのため、ゲート絶縁膜3中のN量がさらに減少する。このように、Fを含有させることによってゲート絶縁膜3中のN量を減少させることができるため、ゲート絶縁膜3からの拡散によって微結晶半導体層41に含まれる窒素の量を減少させることができる。
【0081】
すなわち、本実施の形態2では、微結晶半導体層41に、実施の形態1よりも低濃度の窒素が含まれていることになる。従って、微結晶半導体層41には、実施の形態1と同様、少なくとも前記窒化膜との界面付近において、酸素が窒素よりも高い濃度で含有されているが、この酸素は実施の形態1よりも低濃度でよい。換言すると、実施の形態1において含有される酸素の濃度に上限・下限があることを説明したが、本実施の形態2では微結晶半導体層41へ拡散するNを減少させることで、この酸素濃度の下限を引き下げ、デバイス製造上のマージンを更に確保することができるものである。
【0082】
さらに、酸素は、実施の形態1と同様、ゲート絶縁膜3との界面から離れるに従って酸素濃度が減少するよう微結晶半導体層41に含有されている。そのため、本実施の形態2では、実施の形態1よりも微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を抑制することが可能である。本実施の形態2のTFTのその他の構成は、図2に示した実施の形態1のTFTと同様であるため説明を省略する。
【0083】
続いて、本実施の形態2に係るTFTの製造方法について説明する。まず、実施の形態1と同様、基板1の上に、所望の形状のゲート電極2を形成する。次に、ゲート電極2を覆うように、ゲート絶縁膜3、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6を、この順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。ゲート絶縁膜3にはシリコン窒化膜(SiN膜)などの窒化膜を用いることができる。また、例えば、微結晶半導体層41にはi型uc−Si、非晶質半導体層42にはi型a−Si、オーミックコンタクト層6にはn+型a−Siをそれぞれ用いることができる。
【0084】
まず、ゲート絶縁膜3としてシリコン窒化膜を成膜する。本実施の形態2においては、プラズマCVD法などによりゲート絶縁膜3を成膜する際、主成分ガスであるSiH4、NH3、N2の混合ガスに、SiF4、C2F6、C3F8、SF6、CF4などからなるフッ素系ガス(フッ素化合物ガス)を添加することに特徴がある。これらフッ素系ガスをSiH4に対して微量に添加した場合、形成されるシリコン窒化膜の誘電率が減少する。絶縁膜においては、誘電率と膜密度が互いに関係を有しており、誘電率の減少と共に密度が下がっていくことが知られている。
【0085】
ここで、プラズマ法を用いてシリコン窒化膜を成膜するとき、導入されたSiH4とNH3がプラズマ中で分解され、成膜前駆体であるSiH2(NH2)とSiH3が生成される。そして、それらが基板に拡散して反応し、SiN膜が形成されると考えられている。一方、フッ素系ガスを添加した場合、フッ素(F)ラジカルが上記前駆体と反応することで、SiH2(NH2)とSiH3の反応が妨げられる。そのため、単位体積中のNとSiが減少し、疎なSiN膜になると推定している。またこの時、Si−Fの結合も一部形成される。このように、膜密度が疎になるとともに、Si−F結合が形成されることから、窒化膜中のN量が減少する。
【0086】
図6に、SiH4ガス流量に対するCF4ガス添加量を変化させたときの、成膜されるSiN膜の誘電率の変化を示す。SiH4ガス流量に対するCF4添加量が増えると、成膜されるSiN膜の誘電率が下がっていくことが、図6から確認できる。これは、SiH4ガス流量に対するCF4添加量が増加すると、膜密度が低くなるのでSiN中のN濃度が下がるためである。すなわち、フッ素系ガスの流量を増加させると、それに伴って成膜される膜がポーラスとなる。このことを考慮し、Nが微結晶半導体層41に拡散しやすい状態であれば、その状態に合わせて適宜フッ素系ガスの流量を調節することで、対応可能である。すなわち、ゲート絶縁膜3成膜時に添加するフッ素系ガスの流量は、微結晶半導体層41へ拡散する窒素の濃度に応じて、適宜調整してよい。ただし、フッ素系ガスの添加量を増加させすぎるとエッチング作用が強く働く事になり、膜中に欠陥が生じ始める。また、膜厚の均一性も悪くなるので注意が必要である。
【0087】
例えば、F含有シリコン窒化膜の成膜条件は、SiH4ガスに対してCF4ガスを10%添加し、NH3/SiH4比を5、圧力80〜130Pa、RFパワーの密度を0.3〜0.8W/cm2とし、膜厚が約350〜400nmとなるように成膜する。応力などの膜質制御のため、ゲート絶縁膜3の成膜に用いる主成分ガスであるSiH4、NH3、N2の混合ガスに、H2やHeを加えてもよい。なお、パワー密度が実施の形態1よりも高くなっているのは、フッ素系ガスは分解しにくいためである。この時成膜されるF含有SiN膜の誘電率は約5.8であり、実施の形態1のSiN膜の誘電率6.8よりも低い値となる。次に、一旦ガスを排気した後、H2ガスで導入して排気するステップを数回繰り返す。
【0088】
十分にガスの排気が完了した後、実施の形態1と同様、微結晶半導体層41と非晶質半導体層42とオーミックコンタクト層6とを連続成膜する。そして、写真製版工程及びエッチング工程を経て、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜をアイランド状にパターニングする。以降の工程については実施の形態1と同様であるため、説明を省略する。
【0089】
ここで、上記のようにして形成された微結晶半導体層41内の酸素と窒素の濃度分布を図7に示す。図7は、実施の形態2に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。なお、図7には、酸素及び窒素の濃度分布プロファイルとともに、フッ素の2次イオンプロファイルも併せて示されている。
【0090】
図7に示すように、微結晶半導体層41のゲート絶縁膜3との界面付近におけるN濃度は、約1.6×1019cm−3である。図5に示した実施の形態1の濃度分布プロファイルと比較すると、本実施の形態2では微結晶半導体層41へのNの拡散が抑制されていることが分かる。また、Fも微結晶半導体層41内に拡散している。
【0091】
なお、本実施の形態2のTFTにおいては信頼性も問題ない事から、F添加に起因したゲート絶縁膜3中の欠陥は発生していないと考えられる。ここで、特許文献1では、窒化膜上にSiF4ガスでプラズマ処理を行っており、結果として本実施の形態2と同様にFを含んだ窒化膜(特許文献1中では中間層と記載)が形成される事が予想される。ところが、特許文献1では窒化膜表面を後処理によって変化させるため、中間層の最表面にプラズマダメージが残り、ゲート界面に欠陥を生じさせやすい。一方、本実施の形態2では成膜時にFを添加する事で、欠陥発生を抑制しながらポーラスな状態のSiN膜を形成することができる。このポーラス化と、Si−F結合形成によるSi−N結合の減少とによって、ゲート絶縁膜3の膜中窒素が減少する。その結果、微結晶半導体層41に拡散するN量を減少させる事ができる。
【0092】
以上のように、本実施の形態2では、SiH4、NH3、N2を含む主成分ガスと、SiF4、C2F6、C3F8、SF6、CF4のうちから選択された1つ以上のフッ素系ガスとを少なくとも用いることで、フッ素を含有するゲート絶縁膜3を成膜する。これにより、ゲート絶縁膜3中のN量が減少し、微結晶半導体層41へのN拡散を抑制することができる。従って、実施の形態1と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0093】
また、本実施の形態2では、微結晶半導体層41に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、信頼性も問題ない事から、F添加に起因したゲート絶縁膜3中の欠陥は発生していないと考えられる。
【0094】
なお、上述した本実施の形態2の微結晶半導体TFTは、例えばフォトセンサ内蔵のTFTアレイ基板に用いる事で、S/N比(シグナル/ノイズ比)を高くすることができ、ダイナミックレンジの確保が可能となる。フォトセンサ内蔵のTFTアレイ基板は、例えば、フォトセンサを内蔵した液晶表示装置などの光電変換装置に用いられる。この光電変換装置においては、表示信号の駆動用以外にも、フォトセンサ内の素子などを駆動する駆動用TFTが用いられており、このような駆動用TFTに対して本実施の形態2の微結晶半導体TFTを適用することもできる。ここで、フォトセンサ内蔵のTFTアレイ基板の構成について、図8を用いて説明する。図8は、実施の形態2に係るフォトセンサ内蔵のTFTアレイ基板の構成を示す断面図である。
【0095】
図8において、ガラス基板などの透明な絶縁性の基板1上に、上述した本実施の形態2のTFT50が形成されている。具体的には、基板1上にゲート電極2が形成され、このゲート電極2を覆うように、Fを含有した窒化膜を含むゲート絶縁膜3が形成されている。そして、ゲート絶縁膜3の上には、酸素を含有した微結晶半導体層41と、この微結晶半導体層41上に積層された非晶質半導体層42とを含む半導体層4が形成されている。さらに、半導体層4上には、オーミックコンタクト層6を介してソース電極7aとドレイン電極7bとが形成されている。
【0096】
このように構成された逆スタガ型の微結晶半導体TFT50を覆うように、保護絶縁膜8が第1のパッシベーション膜として形成されている。この第1のパッシベーション膜である保護絶縁膜8は、酸化膜によって形成されていても良いが、ここではゲート絶縁膜3と同様、Fを含有したシリコン窒化膜によって形成されていることが好ましい。そして、第1のパッシベーション膜である保護絶縁膜8の上に、フォトダイオード51が設けられている。フォトダイオード51は、下部電極10、光電変換層11、及び上部電極12を備えている。
【0097】
下部電極10は、保護絶縁膜8に設けられたコンタクトホールCH1を介してドレイン電極7bと接続するよう、保護絶縁膜8上に形成されている。この下部電極10上に、光電変換層11が形成されている。光電変換層11は、基板1側から順に、例えばリン(P)等がドープされたn型a−Si膜111、i型a−Si膜112、及び、例えばボロン(B)等がドープされたp型a−Si膜113が順次積層された3層積層構造を有している。そして、光電変換層11の上に、酸化インジウムを含む透明電極である上部電極12が形成されている。このように構成されたフォトダイオード51は、受光した光を電荷に変換する。
【0098】
これら上部電極12、光電変換層11、及び下部電極10を覆うように、第2のパッシベーション膜13が形成されている。第2のパッシベーション膜13は、フォトダイオード51及びTFT50を被覆するように、基板1上の略全面に設けられている。そして、第2のパッシベーション膜13の表面から、ソース電極7aに到達するコンタクトホールCH2と、上部電極12に到達するコンタクトホールCH3とが設けられている。
【0099】
第2のパッシベーション膜13上には、コンタクトホールCH2を介してソース電極7aと接続するデータ線14が設けられている。また、第2のパッシベーション膜13上には、コンタクトホールCH3を介して上部電極12と接続するバイアス線15が設けられている。データ線14及びバイアス線15は金属材料によって形成されている。データ線14は、フォトダイオード51において変換された電荷を読み出すための配線である。バイアス線15は、光が当たらないときにOFF状態を作るため、フォトダイオード51に逆バイアスを供給する。さらに、第2のパッシベーション膜13上には、TFT50を遮光するための遮光層16が形成されている。遮光層16は、データ線14及びバイアス線15と同じ層によって形成されている。
【0100】
そして、データ線14、バイアス線15、及び遮光層16を覆うように、第3のパッシベーション膜17が形成されている。この第3のパッシベーション膜18上に、第4のパッシベーション膜18がさらに形成されている。第4のパッシベーション膜18は、表面が平坦な膜であり、例えば有機樹脂などからなる。
【0101】
このように、本実施の形態2のTFT50を用いたフォトセンサ内蔵のTFTアレイ基板では、下部電極10の下層に位置する下層絶縁膜(第1のパッシベーション膜及び第2のパッシベーション膜13)のうち、少なくとも第1のパッシベーション膜である保護絶縁膜8は低誘電率を有するF含有のSiN膜である。そのため、下層絶縁膜とのカップリング容量が下がり、センサのS/N比が高くなる。よって、ノイズを減少できる。従って、微結晶半導体TFT50のオフセット改善とともに、フォトセンサのノイズ改善を実現することが可能となる。
【0102】
実施の形態3.
本実施の形態3に係るTFTの構成について、図9を用いて説明する。図9は、実施の形態3に係るTFTの構成を示した断面図である。実施の形態2では、ゲート絶縁膜3はフッ素を含有する窒化膜の単層であったが、本実施の形態3は、ゲート絶縁膜3がフッ素を含有する窒化膜を含む積層膜としたものである。本実施の形態3では、実施の形態2と異なる構成のゲート絶縁膜3が形成されているのみであり、それ以外の構成については実施の形態2と同様であるため説明を省略する。
【0103】
図9に示すように、ゲート絶縁膜3は、フッ素を含まない第1窒化膜31と、第1窒化膜31の上に形成されたフッ素を含む第2窒化膜32とを含む。すなわち、ゲート絶縁膜3は、フッ素を含まない第1窒化膜31の上にフッ素を含む第2窒化膜32が積層された積層構造を有している。第1窒化膜31は、ゲート電極2を覆うように、基板1上の略全面に形成されている。一方、第2窒化膜32は、微結晶半導体層41と略同じ形状を有しており、第1窒化膜31上の一部のみに形成されている。そして、第2窒化膜32の上に、半導体層4が形成されている。すなわち、第2窒化膜32は、第1窒化膜31と微結晶半導体層41との間に設けられている。ここでは、例えば、膜厚約300〜350nmのFを含むシリコン窒化膜によって、第1窒化膜31が形成されている。また、例えば、膜厚約50〜100nmのFを含まないシリコン窒化膜によって、第2窒化膜31が形成されている。
【0104】
このように、ゲート絶縁膜3は、微結晶半導体層41と接する部分に形成された、フッ素を含有する第2窒化膜32を含むゲート絶縁膜3が形成されている。そのため、微結晶半導体層41との界面付近におけるゲート絶縁膜3中のN量を減少させることができる。従って、実施の形態2と同様、ゲート絶縁膜3からの拡散によって微結晶半導体層41に含まれる窒素の量を減少させることができる。
【0105】
また、フッ素を含んだポーラスな第1窒化膜31の下にフッ素を含まない第2窒化膜32を積層させたことで、フッ素を含む窒化膜を用いることが原因となり発生するゲート絶縁膜3の誘電率の低下を抑制できる。従って、実施の形態2よりもゲート耐圧を向上できる。第1窒化膜31と第2窒化膜32の膜厚を適宜調整することで、ゲート絶縁膜3のゲート耐圧を所望の値とすることが可能である。
【0106】
さらに、本実施の形態3では、このような構成とすることで、ソース電極7a及びドレイン電極7bの材料として、実施の形態2では選択が困難であったAlやAl合金などの耐腐食性の低い金属を用いることが可能である。その理由については後述する。従って、配線抵抗の低い、高速応答が可能なTFTとすることができる。
【0107】
続いて、本実施の形態3に係るTFTの製造方法について説明する。まず、実施の形態2と同様、基板1の上に、所望の形状のゲート電極2を形成する。次に、本実施の形態では、ゲート電極2を覆うように、ゲート絶縁膜3として、第1窒化膜31と第2窒化膜32とをこの順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。第1窒化膜31には、フッ素を含まない、シリコン窒化膜などの窒化膜を用いることができる。また、第2窒化膜32には、フッ素を含む、シリコン窒化膜などの窒化膜を用いることができる。ここでは、第1窒化膜31は、実施の形態1のゲート絶縁膜3と同様の条件で成膜する。また、第2窒化膜31は、実施の形態2のゲート絶縁膜3と同様の条件で成膜する。
【0108】
第2窒化膜32成膜後、実施の形態2と同様、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6をこの順に成膜する。その後、写真製版工程により、オーミックコンタクト層6の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、本実施の形態3では、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32をパターニングする。すなわち、本実施の形態3では、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41とともに、その下の第2窒化膜32に対しても完全に除去されるようにエッチングを行う。その後、レジストパターンを除去する。これにより、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32からなる積層膜がアイランド状にパターニングされる。
【0109】
このように、表面に露出する部分の第2窒化膜32を除去しておくと、後続の工程におけるAl系配線のFによる腐食を防止することができる。これは次のような理由による。Fはプロセス工程中のウエット処理や水洗などで、フッ化水素酸を生じさせ、Alなど耐腐食性の低い金属配線を腐食させてしまう。そのため、Fを含む第2窒化膜32は、膜中に、Alなど耐腐食性の低い金属配線を腐食する要因を含むことになる。しかし、本実施の形態3では、表面に露出する部分の第2窒化膜32が除去されているので、後続の工程におけるAl系配線のFによる腐食を防止することができる。
【0110】
次に、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32からなる積層膜のパターンを覆うように、ソース電極7a及びドレイン電極7bとなる導電膜を成膜する。本実施の形態3では、ソース電極7a及びドレイン電極7bとなる導電膜には、上述した理由から、AlやAl合金など、抵抗の低い金属を耐腐食性が低くても用いることができる。もちろんそれ以外の金属を用いてもよい。そして、写真製版工程及びエッチング工程を経て、成膜した導電膜を所望の形状にパターニングし、ソース電極7a及びドレイン電極7bを形成する。以降の工程については実施の形態1、2と同様であるため、説明を省略する。
【0111】
以上のように、本実施の形態3では、フッ素を含まない第1窒化膜31と、この第1窒化膜31上のうち微結晶半導体層41と接する部分に形成されたフッ素を含む第2窒化膜32とを含むゲート絶縁膜3が形成されている。これにより、ゲート絶縁膜3の微結晶半導体層41との界面付近のN量を減少させることができ、微結晶半導体層41へのN拡散を抑制することができる。従って、実施の形態1、2と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0112】
また、実施の形態2と同様、微結晶半導体層41に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、本実施の形態3では、ゲート絶縁膜3の一部にフッ素を含む窒化膜を用いるため、ゲート絶縁膜3の誘電率低下を抑制でき、実施の形態2よりもゲート耐圧を向上できる。また、ソース電極7a及びドレイン電極7bを形成する際、表面に第2窒化膜32が露出しない構成となっているため、AlやAl合金などの耐腐食性の低い金属を用いることができる。従って、配線抵抗が低く、高速応答が可能なTFTを実現することができる。
【0113】
なお、本実施の形態3では、フッ素を含有する窒化膜を含む積層膜からなるゲート絶縁膜3の一構成例について説明をしたが、ゲート絶縁膜3は、少なくとも微結晶半導体層41と接する部分に、フッ素を含む窒化膜32が形成された構成であれば、いずれの構成でもよい。例えば、ソース電極7a及びドレイン電極7bなどとして耐腐食性の低い金属配線を用いない場合などでは、第2窒化膜32は第1窒化膜31上の略全面に積層される構成のゲート絶縁膜3としてもよい。
【0114】
実施の形態4.
本実施の形態4に係るTFTの構成について説明をする。本実施の形態4に係るTFTの基本的な構成は、図2に示した実施の形態1と略同じである。ただし、本実施の形態4では、実施の形態1と異なるゲート絶縁膜3と、実施の形態1と異なる微結晶半導体層41とが形成されている。
【0115】
具体的には、本実施の形態4では、N/Si組成比が1.0以下のSiN膜によってゲート絶縁膜3が形成されている。なお、本実施の形態4のゲート絶縁膜3には、実施の形態2、3と異なり、フッ素は含まれていない。一般的な窒化膜のN/Si組成比は1.33であり、実施の形態1においてゲート絶縁膜3として用いたSiN膜のN/Si比は約1.3である。本実施の形態4では、ゲート絶縁膜3としてN/Si組成比が1.0以下と実施の形態1よりも小さいSiN膜を用いることによって、ゲート絶縁膜3中のN量を減少させることができる。従って、微結晶半導体層41へのN拡散を効果的に抑制することが可能となる。
【0116】
すなわち、本実施の形態4では、微結晶半導体層41に、実施の形態1よりも低濃度の窒素が含まれていることになる。また、本実施の形態4の微結晶半導体層41は、通常自然に取り込まれる程度の酸素が含まれたもので、実施の形態1のように極めて高いレベルで含まれたものでなくてよい。
【0117】
ここで、ゲート絶縁膜3のN/Si組成比を小さくしたときのTFTの閾値電圧の変化について、図10を用いて説明する。図10は、ゲート絶縁膜3のN/Si組成比とTFTの閾値電圧の関係を示すグラフである。図10に示すように、N/Si組成比が1.0以下のゲート絶縁膜3を用いると、TFTの閾値電圧は約2〜3Vとなることが分かる。閾値電圧が2V以上のとき、Vg=0V時のソース・ドレイン電流はVg=20V時のソース・ドレイン電流値の約10−5倍と低くなるので、駆動回路に用いられる駆動用TFT87として使用することが可能となる。
【0118】
また、我々は、ゲート絶縁膜3のN/Si組成比を下げると、その上層に形成する微結晶半導体層41の結晶化率が改善される事を見出した。これについて、図11を用いて説明をする。図11は、ゲート絶縁膜3のN/Si組成比と、ゲート絶縁膜3上に形成される微結晶半導体層41の結晶化率の関係を示すグラフである。なお、図11に示す結晶化率は、レーザーラマンによる測定から算出したものである。結晶化率の具体的な算出の方法は以下のとおりである。例えば、微結晶半導体層41が微結晶シリコンの場合、レーザーラマンによる測定において、520cm−1付近に結晶Siピーク(Ic)、505cm−1付近にSi結晶粒界ピーク(Ib)、480cm−1付近にa−Siのピーク(Ia)が現れる。それら各ピークの高さを、次の(1)式に入れて結晶化率を求める。
結晶化率=(Ic+Ib)/(Ic+Ib+Ia)×100(%) ・・・(1)
【0119】
図11に示すように、SiN膜のN/Si組成比が減少するにしたがって、微結晶半導体層41の結晶化率が上昇していく様子が分かる。そして、微結晶半導体層41の結晶化率は、SiN膜のN/Si組成比が1.0付近まで小さくなると、飽和する傾向が見られる。なお、N/Si組成比が小さくなると結晶化率が上昇する理由は、次のように考えられる。N/Si組成比が小さくなると、Siに対してNが減少することから、シリコンのダングリングボンドが増加する。そして、そのダングリングボンドが、微結晶半導体層41形成の際に結晶核として働く為と考えられる。
【0120】
このように、本実施の形態4では、ゲート絶縁膜3としてN/Si組成比1.0以下のSiN膜を用いることで、微結晶半導体層41に拡散するNを抑制するとともに、微結晶半導体層41の結晶化率を改善することができる。
【0121】
ここで、ゲート絶縁膜3のN/Si組成比を変更して作成したTFTの移動度の増減について、図12を用いて説明する。図12は、ゲート絶縁膜のN/Si組成比と、TFTの移動度の関係を示すグラフである。図12では、N/Si組成比1.3のときの移動度を基準値とし、異なるN/Si組成比のときの移動度をその基準値との比で表したものである。なお、TFTの微結晶半導体層41には、上述したように、通常自然に取り込まれる程度の酸素が含まれたものを用いている。
【0122】
TFTの移動度は、N/Si組成比が1.1より低くなると、N/Si比が1.3のときよりも高くなっていることが図12から分かる。すなわち、本実施の形態4のように、N/Si組成比を一般的な値から1.0以下まで下げたものをゲート絶縁膜3として用いると、TFTの移動度を高めることができる。このように、本実施の形態4では、ゲート絶縁膜3としてN/Si組成比1.0以下のSiN膜を用いることで、微結晶半導体層41の結晶化率を改善することができ、結果として、TFTの移動度を高めることが可能となる。
【0123】
なお、このようにN/Si組成比が1.0以下のSiN膜をゲート絶縁膜3として形成するには、実施の形態1と異なる成膜条件でゲート絶縁膜3を形成すればよい。具体的には、NH3/SiH4ガス流量比を実施の形態1と異なるものにすればよい。SiN膜を成膜する際の主成分ガスであるN2、SiH4、NH3の混合ガスのうち、SiH4、NH3の流量比を変化させると、成膜されるSiN膜のN/Si組成比を変化させる事ができる。図13は、NH3/SiH4ガス流量比と成膜されるSiN膜のN/Si比の関係を示すグラフである。なお、図13に示すグラフは、その他の成膜パラメータとして、圧力130Pa、RFパワー密度0.2W/cm2、温度200℃としたものである。
【0124】
図13に示すように、NH3/SiH4ガス流量比が小さくなるに従って、N/Si組成比が小さくなり、SiN膜中のN濃度が減少していくのが分かる。そして、NH3/SiH4流量比が2より小さくなると、N/Si組成比が0.94〜1.0程で飽和する傾向がある。従って、ゲート絶縁膜3として、N/Si組成比が1.0以下のSiN膜を成膜するには、NH3/SiH4ガス流量比を2以下とすればよい。このように、本実施の形態4では、実施の形態2、3と異なり、フッ素を添加せずにSiN膜のNを減少させることが可能である。
【0125】
なお、成膜方法や選択するガスを変更することで、この値よりもさらにN/Si組成比を下げることが可能である。例えば、NH3を使わずにSiH4とN2のみでSiN膜を成膜した場合には、N/Si組成比を0.5以下にまで低下させることも可能とされる。ただし、SiN膜の抵抗率は、そのN/Si組成比に関係している。すなわち、SiN膜は、N/Si組成比が下がると抵抗率が低くなり、絶縁性が低下することが知られている。SiN膜は、N/Si組成比が0.9〜1であれば、抵抗率は5×1011Ωcm以上の十分な絶縁性を示す。従って、上述したように、NH3/SiH4ガス流量比を2以下として成膜されたSiN膜であれば、N/Si組成比が0.94〜1.0となるので、十分な絶縁性を有する。
【0126】
また、本実施の形態4では、実施の形態1と異なる成膜条件で、微結晶半導体層41を成膜すればよい。具体的には、実施の形態1では、成膜の際に酸素供給ガスを導入したが、本実施の形態4ではこの酸素供給ガスを導入しないで成膜を行う。このように、本実施の形態4のTFTの製造方法は、ゲート絶縁膜3と微結晶半導体層41の成膜工程が実施の形態1と異なるのみで、それ以外の製造工程は実施の形態1と同様であるため説明を省略する。
【0127】
以上のように、本実施の形態4では、ゲート絶縁膜3を成膜する際に、主成分ガスであるSiH4、NH3、N2の混合ガスのうち、NH3/SiH4ガス流量比を2以下とすることで、N/Si組成比1.0以下のゲート絶縁膜3を形成している。これにより、ゲート絶縁膜3中のN量が減少し、微結晶半導体層41へのN拡散を効果的に抑制することができる。従って、実施の形態1と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0128】
また、ゲート絶縁膜3のN/Si組成比を1.0以下とすることで、閾値のオフセット抑制に加え、より結晶性の高い良質な微結晶半導体層41をも得ることができる。従って、TFTの信頼性が向上する。
【0129】
ここで、本実施の形態4では、微結晶半導体層41は、通常自然に取り込まれる程度の酸素が含まれたものを用いる場合について例示的に説明を行ったが、実施の形態1と同様の極めて高いレベルで酸素が含まれたものであってもよい。すなわち、実施の形態4は、実施の形態1と組み合わせることもできるし、実施の形態1と組み合わせなくてもよい。ただし、本実施の形態4を実施の形態1と組み合わせることで、閾値のオフセット抑制マージンをさらに増やすことができ、製造をより安定化させる事ができる。
【0130】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかる微結晶半導体TFTを主に液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ELや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかる微結晶半導体TFTは、表示装置に限らず、光電変換装置や半導体装置など他のデバイスにおいても好適に適用することができる。
【符号の説明】
【0131】
1 基板、2 ゲート電極、3 ゲート絶縁膜、4 半導体層、
5 チャネル領域、6 オーミックコンタクト層、
7a ソース電極、7b ドレイン電極、8 保護絶縁膜、
10 下部電極、11 光電変換層、12 上部電極、
13 第2のパッシベーション膜、14 データ線、
15 バイアス線、16 遮光層、
17 第3のパッシベーション膜、
18 第4のパッシベーション膜、26 画素電極、
31 第1窒化膜、32 第2窒化膜、
41 微結晶半導体層、42 非晶質半導体層、
50 TFT、51 フォトダイオード、
80 TFTアレイ基板、81 表示部、82 額縁領域、
83 走査信号駆動回路、84 表示信号駆動回路、
85 画素、86 画素TFT、87 駆動用TFT、
88 蓄積容量、89 ゲート配線、90 ソース配線、
91 蓄積容量配線、92 外部配線、93 ICチップ、
95 プリント基板、111 n型a−Si膜、
112 i型a−Si膜、113 p型a−Si膜、
CH1〜CH3 コンタクトホール
【技術分野】
【0001】
本発明は、薄膜トランジスタ、その製造方法、及び表示装置に関し、特に詳しくは微結晶半導体膜を備えた逆スタガ型の薄膜トランジスタ、その製造方法、及び表示装置に関する。
【背景技術】
【0002】
薄型パネルのひとつである液晶表示装置(LCD:Liquid Crystal Display)は、低消費電力や小型軽量といったメリットを有している。そのため、LCDは、パーソナルコンピュータ、携帯情報端末機器、カーナビゲーションシステムなどのモニタとして広く用いられている。近年では、LCDはテレビモニターとしても広く用いられ、従来のブラウン管に取って代わろうとしている。また、視野角、コントラスト、応答性において優れた特徴を有する有機EL(Electro-Luminescence)表示装置も、次世代の薄型パネルとして鋭意開発されている。
【0003】
このような表示装置の各表示画素のスイッチング素子には、非晶質シリコンからなる半導体をチャネル層に用いた薄膜トランジスタ(TFT:Thin Film Transistor)が用いられてきた。TFTは、コプラナ構造、スタガ構造などのMOS(Metal Oxide Semiconductor)構造が広く用いられている。コプラナ構造は、ゲート電極とソース/ドレイン電極とが、非晶質シリコン層に対して同じ側に配置されたものである。スタガ構造は、ゲート電極とソース/ドレイン電極とが、非晶質シリコン層に対して異なる側に配置されたものである。従って、スタガ構造では、非晶質シリコン層を挟んで対峙するよう、その両側にゲート電極とソース/ドレイン電極とが配置される。スタガ構造は、非晶質シリコン層に対するゲート電極の配置によって、トップゲート(順スタガ)型と、ボトムゲート(逆スタガ)型とに分類される。
【0004】
近年、液晶表示装置や有機EL表示装置の狭額縁化や低コスト化を実現するために、ソースドライバ、ゲートドライバ等のTFTを用いた駆動回路を、画素部と同一基板上に形成した駆動回路一体型表示装置が開発されてきている。駆動回路を画素部と同一基板上に形成する事で、外付けICのコスト削減が図れる。また、チップの実装面積がいらない事から狭額縁化が可能となる。
【0005】
駆動回路内の駆動用TFTには、画素スイッチング用の画素TFTに比べて大きな駆動電圧が、より長時間印加され続ける為、電気特性の劣化が大きくなる。そこで、チャネル層のシリコン薄膜として、結晶性の微結晶シリコンを用いたTFTが提案されている。チャネル部に微結晶シリコンを形成したTFT(微結晶シリコンTFT)は、非晶質シリコンを形成したTFT(非晶質シリコンTFT)と比較して、TFTの閾値電圧(Vth)の経時変化が小さく、電気特性劣化が抑制されると言った特徴がある。
【0006】
微結晶シリコンの形成方法としては、プラズマCVD法で成膜した非晶質シリコンをレーザーアニールで結晶化させる方法や、プラズマCVD法で直接成膜する方法等がある。しかし、エキシマレーザーなどを用いたレーザーアニールによる結晶化は、製造工程が複雑になり、大型化やコストダウンが困難となる。その為、プラズマCVD法で微結晶シリコンを直接成膜する研究がなされている。
【0007】
ここで、プラズマCVD法を用いて微結晶シリコン(微結晶Si)を成膜する場合、成膜初期のインキュベーション層と言われる非晶質層を無くし、結晶化率を改善する事が重要となる。特に、工程数が少なく、量産性に優れた逆スタガ型のTFTにおいては、ゲート絶縁膜上に微結晶Si層が形成されるので、インキュベーション層を無くす事が必要である。これは、チャネルが形成される部分が、結晶化していないインキュベーション層となるため、特性が劣化してしまうからである。
【0008】
インキュベーションを低減させて結晶化率を改善する方法が、例えば特許文献1、2に開示されている。特許文献1には、SiF4やSiF4−H2ガスを用いてゲート絶縁膜上をプラズマ処理する事で、微結晶Siの結晶サイズ均一性が改善される事が開示されている。また、特許文献2には、SiF4とSiH4ガスで絶縁膜上に結晶核を形成し、その後成膜用ガスに切り替えて微結晶Si層を形成する事で、微結晶Siの結晶性が改善される方法が開示されている。
【0009】
ところが、インキュベーションを低減させ、且つ結晶化率を改善するに従って、新たな問題が発生する。特に、ゲート絶縁膜にシリコン窒化膜を用いた逆スタガ型TFTにおいて、インキュベーションを低減させ、且つ結晶化率を改善するに従い、TFTの閾値が負値になってしまう。そして、このように閾値電圧(Vth)が負となるTFTは、ゲート電圧(Vg)とソース・ドレイン間電流(Id)の特性を示す曲線(Id−Vg特性曲線)において、大きくマイナス側にオフセットした特性を示すようになる。
【0010】
図14は、閾値が負となる従来の微結晶シリコンTFTの線形領域におけるId−Vg特性曲線を示すグラフである。図14において、閾値が負となる従来の微結晶シリコンTFTのId−Vg曲線は点線で示し、非晶質シリコン(a−Si)TFTのId−Vg曲線は実線で示す。なお、図14に示すId−Vg曲線は、a−SiTFTの電圧−電流特性で規格化したものである。図14において、閾値が負となる微結晶シリコンTFTは、a−SiTFTよりも大きくマイナス側にオフセットした特性を示すことが分かる。そして、ゲート電極に電圧が印加されていない(Vg=0V)場合でも、オン電流の1/10レベルの電流が流れていることが、図14から明らかである。
【0011】
このような閾値が負となる微結晶シリコンTFTを駆動用TFTに用いると、回路構成上、常に電流が流れる状態となり、回路動作不良が発生する。これに対して、a−SiTFTでは、Vg=0Vの場合に殆ど電流が流れないので、回路動作上問題ない。しかし、a−SiTFTは、移動度が低いため駆動用TFTとして使用できない。一方、このような閾値が負となる微結晶シリコンTFTを画素スイッチング用の画素TFTとして用いる場合は、オフセットの程度にも依るが、負オフセットはそれほど問題とならない。これは、画素TFTのオン・オフは、それぞれ設定されたオン時のゲート電圧(Vgh)とオフ時のゲート電圧(Vgl)を用いて行われるからである。従って、オフセットした分、VghとVglをシフトさせれば、閾値が負となる微結晶シリコンTFTも画素TFTとして使用可能となる。
【0012】
なお、ゲート絶縁膜にシリコン窒化膜(SiN膜)を用いた逆スタガ型TFTにおいて、TFTの閾値が大きく負にオフセットするのは、以下のように考えられる。微結晶Si成膜時のプラズマによって、SiN膜表面のSi−N結合が切れる。そして、結合から離れたNが、微結晶Si形成過程でSiの結晶サイトに入り、n型不純物(5価)として作用することで、自由電子を発生させる為と考えられる。
【0013】
ここで、閾値が負となる従来の微結晶シリコンTFTのSIMSによる酸素と窒素の濃度分布プロファイルを図15に示す。なお、図15において、窒化膜はゲート絶縁膜として形成されたSiN膜、uc−Siはゲート絶縁膜上に形成された微結晶シリコン層、a−Siは微結晶シリコン層上に形成された非晶質シリコン層、そしてn型a−Siは非晶質シリコン層上に形成されたオーミックコンタクト層をそれぞれ指す。図15に示す濃度分布プロファイルから明らかなように、微結晶Si中に窒素(N)が拡散しており、窒化膜から離れるに従いN濃度が低くなっている。なお、ここで定義するNの拡散とは、図15にあるように、明らかに途中からプロファイルが曲がっている(傾きが変わっている)ものを指す。
【0014】
一般的に、微結晶Si中の窒素不純物濃度は1〜3×1018cm−3以下が良いとされているが、本問題発生時においては、SiN膜に近接した微結晶Si中の窒素濃度が、その数十倍レベルとなっている。微結晶Siは、不純物をドーピングせずに成膜しても、シリコン構造欠陥等により完全な真性とならず、僅かながらn−型となる事が一般的に知られている。上述のN拡散が起こった場合、微結晶SiのSiN膜との界面付近は比較的強いn型となるためチャネル形成がされ易くなる。こうして、Id−Vg特性(閾値)が負にオフセットする事となる。
【0015】
このId−Vg特性における負への大幅なオフセットは、逆スタガ型TFTにおいて、微結晶Siの上層にオフ電流減少を目的としたa−Si層を積層した場合に発生しなくなる事がある。しかしながら、それは微結晶Si層とa−Si層のバンドギャップ差に起因して起こるエネルギー障壁、又は界面部分の欠陥による高抵抗層が原因で、電流Ids自体が流れにくくなり、より高いゲート電圧Vgが必要となる事によるものである。従って、本問題は、界面抵抗が減少され、電流Idsが正常に流れるTFTである程、顕著に現れてくる。
【0016】
このような閾値電圧のマイナスオフセットの問題に対しては、微結晶Si中へのN不純物拡散を抑制することが考えられる。微結晶Si中へのN不純物拡散を抑制する方法としては、ゲート絶縁膜に酸化膜を適用する事が考えられる。しかし、酸化膜は比誘電率が低いので、絶縁膜の容量を適正化するために薄膜化する必要が生じる。絶縁膜の薄膜化は、絶縁耐圧の低下、そして成膜時におけるパーティクル被覆性の悪化を招き、それらに起因した不良が発生する事から歩留まり低下を発生させる原因となる。また、酸化膜上に形成した微結晶Siのフェルミレベルは価電子帯側にシフトする傾向があり、その結果、閾値電圧が高くなってしまう。そのため、ゲート絶縁膜に酸化膜を用いると、窒化膜を用いた場合よりTFT特性が悪くなる。
【0017】
また、ゲート絶縁膜に酸化膜を適用した場合、光リーク電流が多くなるといった問題も生じる。光リーク電流とは、微結晶Si及びその上積層されたa−Siに光が入射した時に発生する電子・正孔対がシリコン層を流れることにより発生する電流である。結晶化によってホール移動度が高まった微結晶Siでは、この光リーク電流が流れやすく、その程度はゲート絶縁膜が酸化膜である場合にさらに大きくなる。これは、フェルミレベルが価電子帯側にシフトする事から、酸化膜上の微結晶Si中には価電子帯側にアクセプタ準位のように振舞う準位が発生していると考えられる。そのため、ゲート絶縁膜に酸化膜を適用することで微結晶Si中へのN不純物拡散を抑制したTFTは、バックライトでTFTを照射する液晶表示装置には不向きであり、画素スイッチング用のトランジスタとしての使用ができなくなる。
【0018】
また、閾値電圧のマイナスオフセットの問題に対しては、微結晶Si中へp型の不純物を微量に添加することも考えられる。例えば、特許文献3には、B2H6ガスを微量添加して微結晶Siを真性化することが開示されている。また、特許文献2においても、B2H6やBF3を添加してシリコン層を形成し、シリコン中のボロン濃度を1×1014cm−3〜6×1016cm−3とする事が開示されている。特許文献4においても、p型またはn型不純物をシリコン中に添加することが開示されている。
【先行技術文献】
【特許文献】
【0019】
【特許文献1】特開2007−221137号公報
【特許文献2】特開2009−117405号公報
【特許文献3】特開平10−189977号公報
【特許文献4】特開2009−055011号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
しかしながら、p型の不純物をシリコンに添加した場合、ゲート電極に負バイアスを印加するとp型チャネル層が形成される。そのため、ホール電流が多くなる事によるオフ電流の増大、更に光照射した時の光リーク電流増大が問題となる。よって、p型ドーパントの添加を行う方法は、バックライトでTFTを照射する液晶表示装置において、クロストーク問題が発生するので不適である。
【0021】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0022】
本発明の第1の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含むものである。
【0023】
本発明の第2の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、N/Si組成比が1.0以下のSiN膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記SiN膜と接する界面部に微結晶半導体層が形成された半導体層と、を備えるものである。
【0024】
本発明の第3の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記微結晶半導体層を成膜する工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜するものである。
【0025】
また、本発明の第4の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる、N/Si組成比1.0以下のSiN膜を成膜する工程と、前記SiN膜上に、前記SiN膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記SiN膜を成膜する工程では、NH3/SiH4ガス流量比2以下のガスを用いて、前記SiN膜を成膜するものである。
【発明の効果】
【0026】
本発明によれば、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することができる。
【図面の簡単な説明】
【0027】
【図1】実施の形態1に係る液晶表示装置に用いられるTFTアレイ基板の構成を示す正面図である。
【図2】実施の形態1に係るTFTの構成を示した断面図である。
【図3】実施の形態1に係るTFTのId−Vg特性曲線を示すグラフである。
【図4】実施の形態1に係るTFTの製造工程を示す断面図である。
【図5】実施の形態1に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【図6】SiH4ガス流量に対するCF4ガス添加量を変化させたときの、成膜されるSiN膜の誘電率の変化を示す。
【図7】実施の形態2に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【図8】実施の形態2に係るフォトセンサ内蔵のTFTアレイ基板の構成を示す断面図である。
【図9】実施の形態3に係るTFTの構成を示した断面図である。
【図10】ゲート絶縁膜のN/Si組成比とTFTの閾値電圧の関係を示すグラフである。
【図11】ゲート絶縁膜のN/Si組成比と、ゲート絶縁膜上に形成される微結晶半導体層の結晶化率の関係を示すグラフである。
【図12】ゲート絶縁膜のN/Si組成比と、TFTの移動度の関係を示すグラフである。
【図13】NH3/SiH4ガス流量比と成膜されるSiN膜のN/Si比の関係を示すグラフである。
【図14】閾値が負となる従来の微結晶シリコンTFTの線形領域におけるId−Vg特性曲線を示すグラフである
【図15】閾値が負となる従来の微結晶シリコンTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。
【発明を実施するための形態】
【0028】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【0029】
実施の形態1.
始めに、図1を用いて、本実施の形態1に係る表示装置について説明する。図1は、実施の形態1に係る液晶表示装置に用いられるTFTアレイ基板の構成を示す正面図である。本実施の形態1に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)を用いることも可能である。本実施の形態1においては、一般的な液晶表示装置に本発明を適用した場合を例にとって説明するものとする。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。
【0030】
本実施の形態1に係る液晶表示装置は、液晶表示パネルを備えている。液晶表示パネルは、一対の基板が互いに対向して配置され、これら両基板を貼り合わせるシール材との間の空間に液晶を封入した構成を有する。一方の基板には、図1に示す様に、画像を表示する単位となる画素85に対応して、液晶に印加する表示電圧の供給のオンとオフを制御するスイッチング素子である画素TFT86が配置されている。
【0031】
画素85毎に設けられた画素TFT86が基板上にアレイ状に配列していることから、この画素TFT86が配置される基板をTFTアレイ基板80と呼んでいる。また、TFTアレイ基板80には、画像を表示する表示部81と表示部81を囲むように設けられた額縁領域82とが設けられている。この表示部81には、複数のゲート配線(走査信号線)89、複数の蓄積容量配線91、及び複数のソース配線(表示信号線)90が形成されている。
【0032】
複数のゲート配線89及び複数の蓄積容量配線91は対向して配置されており、其々が平行に設けられている。また、複数のソース配線は平行に設けられている。ソース配線90は、ゲート配線89及び蓄積容量配線91と直交するように配置されている。そして、隣接するゲート配線89及び蓄積容量配線91と、隣接する2つのソース配線90とで囲まれた領域が画素85となる。従って、TFTアレイ基板80では画素85がマトリクス状に配列される。
【0033】
画素85内には、少なくとも1つの画素TFT86と、少なくとも1つの蓄積容量88とが形成されている。蓄積容量88は画素TFT86と直列に接続されている。画素TFT86は、画素電極に表示電圧を供給するためのスイッチング素子となる。画素TFT86のゲート電極はゲート配線89に接続され、ゲート配線89から供給されるゲート信号によって画素TFT86のオンとオフを制御している。画素TFT86のソース電極はソース配線90に接続されている。画素TFT86がオンされると画素TFT86のソース電極側からドレイン電極側に電流が流れる。これによって、ドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。更に、蓄積容量88は画素電極と並列に接続されている。よって、画素電極に電圧が印加されると同時に蓄積容量88にも電圧印加が生じ、この蓄積容量88にて一定時間電荷を保持することができる。
【0034】
TFTアレイ基板80の額縁領域82には、走査信号駆動回路(ゲートドライバ)83と表示信号駆動回路(ソースドライバ)84とが設けられている。走査信号駆動回路83及び表示信号駆動回路84は、表示部81内の画素TFT86と同一基板上に形成された駆動用TFT87によって回路が構成されている。このように、本実施の形態1に係る液晶表示装置は駆動回路一体型の液晶表示装置である。ゲート配線89は表示部81から額縁領域82まで延設されている。そして、ゲート配線89は、額縁領域82で走査信号駆動回路83に接続される。同様に、ソース配線90は表示部81から額縁領域82まで延設され、表示信号駆動回路84に接続される。
【0035】
走査信号駆動回路83や表示信号駆動回路84から、TFTアレイ基板80端部の外部端子までを、それぞれ外部配線92が接続している。外部端子には、ICチップ93やプリント基板95が実装され、電気的に接続されている。この様に、プリント基板95から外部端子を介して、走査信号駆動回路83及び表示信号駆動回路84に外部からの各種信号が供給される。それら信号に基づいて、ゲート信号(走査信号)がゲート配線89に供給され、順次、画素TFT86が選択される。同様に、表示信号がソース配線90に供給され、表示データに応じた表示電圧が各画素85に供給される。なお、TFTアレイ基板80の最表面には配向膜が形成されている。TFTアレイ基板80は以上の様に構成される。
【0036】
このように構成されたTFTアレイ基板80には、図示しない対向基板が対向して配置されている。対向基板は、例えばカラーフィルター基板であり、視認側に配置される。以下、図示説明は省略するが、対向基板には、カラーレジスト(色材)、ブラックマトリクス(Black Matrix:BM)、対向電極、及び配向膜等が形成されている。なお、例えばIPS(In-Plane Switching)方式(横電界方式)の液晶表示装置の様に対向電極がTFTアレイ基板80側に配置される場合もある。
【0037】
そして、TFTアレイ基板80と対向基板との間に液晶が注入されている。TFTアレイ基板80と対向基板との外側には、偏光板が貼り付けられている。以上の様に液晶表示パネルは構成されている。
【0038】
更に、以上の様に構成された液晶表示パネルの反視認側には、位相差板などの光学フィルムを介して、バックライトユニットが配設される。また、液晶表示パネルとこれら周辺部材は、樹脂や金属などからなるフレーム内に適宜収納される。本実施の形態1の液晶表示装置は以上の様に構成されている。
【0039】
続いて、本実施の形態1の液晶表示装置の表示動作について簡単に説明する。画素電極と対向電極との電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化し、液晶を通過する光量が変化する。具体的には、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画像として視認される光量を制御することができる。なお、この一連の動作で、蓄積容量88については表示電圧の保持に寄与する。
【0040】
次に、本実施の形態1の液晶表示装置に用いられるTFTの構成について、図2を用いて説明する。図2は、実施の形態1に係るTFTの構成を示した断面図である。本実施の形態1に係るTFTは、逆スタガ型の微結晶半導体TFTである。このTFTは、画素TFT86と駆動用TFT87とに用いられているが、以下では、画素TFT86を例にとって説明を行う。
【0041】
図2において、ガラスや石英等の透明な絶縁性の基板1上には、所望の形状のゲート電極2が形成されている。ゲート電極2は、例えばCr等の金属によって、約400nmの膜厚で形成されている。
【0042】
ゲート電極2を覆うように、窒化膜を含むゲート絶縁膜3が形成されている。ゲート絶縁膜3の膜厚は、例えば350〜450nmである。ここでは、ゲート絶縁膜3は、例えばシリコン窒化膜(SiN膜)などの窒化膜によって形成されている。
【0043】
そして、ゲート絶縁膜3の上には、半導体層4が形成されている。半導体層4は、ゲート絶縁膜3を介してゲート電極2と対向するよう島状に設けられている。半導体層4は、ゲート絶縁膜3上において、ゲート電極2からはみ出すように形成されていてもよい。
【0044】
また、半導体層4は、微結晶半導体層41と、微結晶半導体層41の上に積層された非晶質半導体層42とを含む。すなわち、半導体層4は、微結晶半導体層41の上に非晶質半導体層42が積層された積層構造を有している。半導体層4は、少なくともゲート絶縁膜3が含む窒化膜と接する界面部に、微結晶半導体層41が形成されている。微結晶半導体層41は、半導体層4のゲート絶縁膜3側に配設されている。なお、微結晶半導体層41の上に積層された非晶質半導体層42により、TFTのオフ電流の抑制が可能である。ここでは、微結晶半導体層41として、例えば、i型の微結晶シリコン(i型uc−Si)が約30nmの膜厚で形成されている。また、非晶質半導体層42として、例えば、i型の非晶質シリコン(i型a−Si)が130〜150nmの膜厚で形成されている。
【0045】
ここで、微結晶半導体層41には、前述した従来のTFTと同様、窒素が含まれている。この窒素は、前述したようにゲート絶縁膜3からの拡散によるもので、ゲート絶縁膜3との界面から離れるに従って濃度が減少するよう微結晶半導体層41に含有されている。
【0046】
さらに、本実施の形態1においては、微結晶半導体層41に、通常自然に取り込まれるレベルよりも極めて高いレベルで酸素が含まれている。この酸素は、特に、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)において、窒素よりも高い濃度で含有されている。詳細については後述するが、このように微結晶半導体層41が少なくともゲート絶縁膜3との界面付近において、ゲート絶縁膜3からの拡散により含有された窒素よりも高濃度の酸素を含むことによって、閾値電圧のマイナスオフセットを抑制することができる。
【0047】
ただし、ゲート絶縁膜3との界面に含有される酸素濃度が2×1021cm−3を超えると、TFTの移動度が減少するとともに、応答特性に関連するスイングファクター(S値)が大きくなる。これは、Siに対する酸素濃度が、酸化シリコンの組成比(O/Si=2)より十分に低いものの、界面近傍において部分的に発生する酸素クラスタや、酸素起因によって発生する欠陥が電子の移動を妨げるため、と考えられる。このようにゲート絶縁膜3との界面に含有される酸素濃度が高濃度過ぎるとかえって特性が悪くなるため、酸素濃度はプロセスマージン等を考慮して1×1021cm−3以下とすることが好ましい。従って、微結晶半導体層41に含有される酸素の濃度は、不純物として混入されるレベルである1〜5×1018cm−3よりも1桁〜2桁多い程度である。
【0048】
また、微結晶半導体層41には酸素が膜厚方向において所定の分布で含有されている。具体的には、ゲート絶縁膜3との界面から離れるに従って、酸素濃度が減少するように含有されている。ここでは、例えば、酸素濃度が、非晶質半導体層42との界面で5×1019cm−3以下となるよう、ゲート絶縁膜3との界面から離れるに従って減少している。既述したが、微結晶半導体層41と非晶質半導体層42の界面には、バンドギャップ差に起因したエネルギー障壁や界面欠陥による高抵抗層が形成されやすい。本実施の形態1においては、ゲート絶縁膜3との界面から離れるに従って酸素濃度を減少させることで、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を防ぐ事ができる。従って、良好なオン電流を確保することができる。
【0049】
このように構成された半導体層4の上に、オーミックコンタクト層6が形成されている。オーミックコンタクト層6は、TFTのチャネル領域5を除く半導体層4上の略全面に配設されている。オーミックコンタクト層6は、導電性不純物が導入された非晶質半導体層によって形成されている。ここでは、オーミックコンタクト層6は、例えばリン(P)等のn型不純物が高濃度にドーピングされた非晶質シリコン(n+型a−Si)などによって、20〜50nmの膜厚で形成されている。
【0050】
半導体層4のうち、オーミックコンタクト層6に対応する半導体層4の領域は、ソース・ドレイン領域となる。具体的には、図2中の左側のオーミックコンタクト層6に対応する半導体層4の領域がソース領域となる。そして、図2中の右側のオーミックコンタクト層6に対応する半導体層4の領域がドレイン領域となる。このように、TFTを構成する半導体層4の両側にはソース・ドレイン領域が形成されている。そして、半導体層4のソース・ドレイン領域に挟まれた領域がチャネル領域5となる。半導体層4のチャネル領域5上には、オーミックコンタクト層6は形成されていない。
【0051】
オーミックコンタクト層6の上に、ソース電極7aとドレイン電極7bとが形成されている。具体的には、半導体層4のソース領域側のオーミックコンタクト層6上に、ソース電極7aが形成されている。そして、ドレイン領域側のオーミックコンタクト層6の上に、ドレイン電極7bが形成されている。このように、逆スタガ型の微結晶半導体TFTが構成されている。そして、ソース電極7a及びドレイン電極7bは、半導体層4のチャネル領域5の外側へ延在するように形成されている。すなわち、ソース電極7a及びドレイン電極7bは、オーミックコンタクト層6と同様、半導体層4のチャネル領域5上には形成されない。ソース電極7a及びドレイン電極7bは、例えば、膜厚約50nmのCr膜の上に、膜厚約300nmのAl−Si−Cu膜が積層された積層膜によって形成されている。
【0052】
ソース電極7a、ドレイン電極7b、及び半導体層4を覆うように、保護絶縁膜8が設けられている。この保護絶縁膜8には、ドレイン電極7bに到達するコンタクトホールCH1が開口されている。ここでは、保護絶縁膜8は、例えば、膜厚約300nmシリコン窒化膜によって形成されている。
【0053】
そして、保護絶縁膜8の上に、コンタクトホールCH1を介してドレイン電極7bと接続する画素電極26が設けられている。画素電極26は、ITOなどの透明導電膜によって形成されている。
【0054】
上記のように構成された本実施の形態1のTFTのId−Vg曲線を図3に示す。図3は、実施の形態1に係るTFTのId−Vg特性曲線を示すグラフである。なお、図3に示すId−Vg曲線は、図14に示すId−Vg曲線と同様、a−SiTFTの電圧−電流特性で規格化したものである。図3に示すように、本実施の形態1のTFTでは、負のオフセットが解消されていることがわかる。このため、良好なTFTを得ることができる。
【0055】
次に、本実施の形態1に係るTFTの製造方法について、図4を用いて説明する。図4は、実施の形態1に係るTFTの製造工程を示す断面図である。なお、図4の各図は、図2に対応する箇所における製造工程毎の断面図である。
【0056】
まず、ガラスや石英などの透明な絶縁性の基板1上に、ゲート電極2となる導電膜を成膜する。ゲート電極2となる導電膜には、例えばCr等の金属を用いることができる。例えば、DCマグネトロンスパッタ法などにより、ゲート電極2となる導電膜としてCrを約400nmの厚さで基板1全面に成膜する。この膜厚は、デバイス特性を満たす導電性が得られれば良いので、用いる金属種により膜厚を変化させても構わない。しかし、閾値電圧やON特性、移動度は、ゲート絶縁膜3の表面モフォロジィが悪くなると低下する。ゲート絶縁膜3の表面モフォロジィは下層の表面状態に依存する為、プロセスを含めてゲート電極2となる導電膜の成膜条件を最適化しておく必要がある。ここでは、Crターゲットを用い、Ar(アルゴン)ガスによりスパッタリングする。スパッタ条件は、Ar(アルゴン)ガス100sccm、圧力0.14Pa、電力1.0kw、温度200℃とする。
【0057】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、ゲート電極2となる導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(a)に示すようにゲート電極2が形成される。
【0058】
次に、ゲート電極2を覆うように、ゲート絶縁膜3、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6を、この順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。ゲート絶縁膜3にはシリコン窒化膜などの窒化膜を用いることができる。また、例えば、微結晶半導体層41にはi型uc−Si、非晶質半導体層42にはi型a−Si、オーミックコンタクト層6にはn+型a−Siをそれぞれ用いることができる。
【0059】
ここでは、まず、ゲート絶縁膜3としてシリコン窒化膜を成膜する。具体的には、N2、SiH4、NH3ガスの混合ガスを導入して、成膜温度200℃、NH3/SiH4ガス流量比が5、高周波電力密度0.1〜0.3W/cm2、圧力80〜130Paで、膜厚が350〜450nmとなるように成膜する。次に、一旦ガスを排気した後、H2ガスを導入して排気するステップを数回繰り返す。これは、シリコン窒化膜の成膜時に用いたガスを残留させないためである。
【0060】
十分にガスの排気が完了した後、微結晶半導体層41を成膜する。本実施の形態1では、酸素を含む微結晶半導体層41を成膜する。微結晶半導体層41成膜のベースとなる条件は、成膜温度200℃、高周波電力密度0.1〜0.3W/cm2、圧力100〜200Pa、H2ガスとSiH4ガスの流量比(H2/SiH4比)250〜350とする。更に、酸素供給ガスとして、He等の希ガスで希釈されたCO2ガスを、SiH4に対して0.2〜1.0%となるように導入し、プラズマ放電を開始する。一定時間経過後にCO2ガスを切り、放電を継続して膜厚が30nmとなるように成膜する。
【0061】
この時、段階的にCO2ガスの流量を減少させてもよい。そうする事で、ゲート絶縁膜3界面から微結晶半導体層41の膜厚方向に向って酸素濃度が減少する微結晶半導体層41を成膜することができる。またこのとき、CO2ガスの導入時間とSiH4に対する濃度とにより、膜中酸素濃度を決定する。これにより、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)に、窒素より高い密度で酸素が分布するように調整することができる。また、この際、微結晶半導体層41に含有される酸素の最大濃度が1×1021cm−3以下となるよう調整を行う。なお、微結晶半導体層41に取り込まれる窒素濃度は、微結晶半導体層41成膜の際のパワー密度や圧力条件によって変わるため、その状況に応じてCO2ガス量を調整すれば良い。
【0062】
なお、ここでは酸素供給ガスとしてCO2を選択したが、N2OやO2などのガスでもかまわない。ただし、O2はSiH4との反応性が高く、チャンバに導入する前のガス配管内で反応すると反応により形成された酸化物により異物発生の原因となる。そのため、酸素供給ガスとしてO2を選択する場合は、チャンバまでSiH4と混合しないようにすることが重要である。また希釈ガスにHeを用いたが、その他の希ガスでもかまわない。本実施の形態1において成膜時に入る希ガスは微量なため、シリコン結晶化率などの微結晶半導体層41への影響はない。また、ゲート絶縁膜3界面へのスパッタダメージの懸念もない。
【0063】
このように、本実施の形態1では、SiH4、H2を含む主成分ガスと、CO2、N2O、O2のうちから選択された1つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用いることで、微結晶半導体層41に酸素を含有させる。含有された酸素は、シリコンサイトに入ったNの未結合手(ダングリングボンド)と結合して、電子発生を抑制する。すなわち、プラズマCVD法でゲート絶縁膜3上に微結晶半導体層41を成膜する際、下層のゲート絶縁膜3から拡散してくるNがシリコン結晶サイトに入ることで自由電子を発生させる現象を、6価の元素である酸素を用いて防止することができる。これにより、閾値電圧のマイナスオフセットを抑制することが可能となる。
【0064】
微結晶半導体層41を成膜後、非晶質半導体層42を成膜する。ここでは、成膜温度200℃、圧力150〜300Pa、高周波電力0.02〜0.06W/cm2、H2/SiH4の流量比を3〜5として、膜厚が130〜150nmとなるように成膜する。この非晶質半導体層42によって、TFTのオフ電流の抑制が可能である。また、非晶質半導体層42により、後工程や外気からの不純物が微結晶半導体層41に侵入することを防止でき、微結晶半導体層41の劣化を抑制することができる。
【0065】
非晶質半導体層42の成膜後、連続してオーミックコンタクト層6を成膜する。ここでは、オーミックコンタクト層6として、リンドープしたn+型a−Si膜を形成する。具体的には、成膜温度200℃、圧力150〜300Pa、高周波電力0.02〜0.06W/cm2、ガス流量比PH3/SiH4/H2=1:100:1600として、膜厚が20〜50nmとなるように成膜する。
【0066】
その後、写真製版工程により、オーミックコンタクト層6の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41をパターニングする。その後、レジストパターンを除去する。これにより、図4(b)に示すように、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜がアイランド状にパターニングされる。
【0067】
ここで、上記のようにして形成された微結晶半導体層41内の酸素と窒素の濃度分布を図5に示す。図5は、実施の形態1に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。SIMS(2次イオン質量分析)はCAMECA社製のIMS−6Fを用い、一次イオンとしてセシウムを使用している。図5に示すプロファイルは、微結晶半導体層41成膜時に、酸素供給ガスとしてCO2ガスを、Heで1000ppmに希釈し、20sccm添加したものである。
【0068】
なお、図5において、窒化膜はゲート絶縁膜3、uc−Siは微結晶半導体層41、a−Siは非晶質半導体層42、そしてn型a−Siはオーミックコンタクト層6をそれぞれ指す。図5に示すように、ゲート絶縁膜3との界面付近の微結晶半導体層41には、濃度約2×1020cm−3の酸素がドープされている。一方、ゲート絶縁膜3との界面付近の微結晶半導体層41に取り込まれている窒素の濃度は、約6×1019cm−3である。すなわち、酸素は、微結晶半導体層41に、ゲート絶縁膜3との界面から20nmの膜厚範囲において窒素より高密度で含まれていることが図5から明らかである。酸素は、Si密度と比較すると極めて少量であるから、酸化シリコンを形成して不動化する事もない。
【0069】
次に、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜のパターンを覆うように、ソース電極7a及びドレイン電極7bとなる導電膜を成膜する。ソース電極7a及びドレイン電極7bとなる導電膜には、Cr膜の上にAl−Si−Cu膜が積層された積層膜を用いることができる。ここでは、DCマグネトロンスパッタ法などにより、Cr膜とAl−Si−Cu膜とを順次基板1全面に成膜する。それぞれの膜のスパッタ条件は以下のとおりである。Cr膜は、Arガス100sccm、圧力0.14Pa、DC電力1.0kw、温度200℃で、膜厚が約50nmとなるように成膜する。また、Al−Si−Cu膜は、Arガス100sccm、圧力0.14Pa、DC電力1.0kw、温度80℃の条件で、膜厚が約300nmとなるように成膜する。
【0070】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、この導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(c)に示すように、ソース電極7a及びドレイン電極7bが形成される。
【0071】
次に、形成したソース電極7a及びドレイン電極7bをマスクとしてエッチングを行う。具体的には、ソース電極7a又はドレイン電極7bに覆われずに露出した部分のオーミックコンタクト層6を深さ方向に全部除去し、その下の非晶質半導体層42を深さ方向に一部除去する。すなわち、アイランド状にパターニングされたオーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対して、ソース電極7a及びドレイン電極7bをマスクとして用いて、所定のエッチング量だけエッチングを行う。これにより、図4(c)に示すように、ソース電極7aとドレイン電極7bの間の非晶質半導体層42が露出し、ソース電極7aとドレイン電極7bとの間にチャネル領域5が設けられた半導体層4が形成される。また、オーミックコンタクト層6が、半導体層4のチャネル領域5を挟んでソース領域とドレイン領域とに分離される。
【0072】
なお、上記説明では、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対する所定エッチング量のエッチングは、ソース電極7a及びドレイン電極7bをマスクとして行ったが、ソース電極7a及びドレイン電極7bをパターニングする際に用いたレジストパターンをマスクとして行ってもよい。すなわち、ソース電極7a及びドレイン電極7bをパターニングする際に用いたレジストパターンを残した状態で、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜に対して所定エッチング量のエッチングを行ってから、このレジストパターンを除去してもよい。以上の工程を経て本実施の形態1に係るTFTが完成する。
【0073】
その後、画素スイッチング用の画素TFT86を形成する場合には、これらの上に、TFT素子全体を保護するための保護絶縁膜8を成膜する。例えば、プラズマCVD法などにより、保護絶縁膜8としてシリコン窒化膜を基板1全面に成膜する。ここでは、成膜温度280℃、高周波電力密度0.1〜0.3W/cm2、圧力80〜130Pa、成膜ガスN2、SiH4、NH3、の混合ガスを用いて、膜厚が約300nmとなるように成膜する。続いて、写真製版工程により、保護絶縁膜8の上にレジストパターンを形成する。そして、このレジストパターンをマスクとして保護絶縁膜8のエッチング工程を行い、ドレイン電極7bに到達するコンタクトホールCH1を形成する。コンタクトホールCH1に対応する領域は保護絶縁膜8が除去されており、ドレイン電極7bが露出している。
【0074】
次に、保護絶縁膜8の上に、画素電極26を形成するための透明導電膜を成膜する。例えば、スパッタリング法により、ITOなどの透明導電膜を基板1全面に成膜する。そして、成膜した透明導電膜上に、写真製版工程によりレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、この透明導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図4(d)に示すように、コンタクトホールCH1を介してドレイン電極7bに接続する画素電極26が形成される。最後に、製造過程における各プラズマダメージを緩和するため、250℃〜300℃の温度で30min〜60minの間熱処理を行う。
【0075】
なお、上記説明した写真製版工程及びエッチング工程により、画素TFT86以外の構成要素、例えば、駆動用TFT87、ゲート配線89、蓄積容量配線91、ソース配線90、蓄積容量88、及び外部端子などが同時に形成される。以上の工程を経て、図1に示したTFTアレイ基板80が完成する。
【0076】
このように製造されたTFTアレイ基板80は、カラーフィルターや対向電極を有する対向基板(不図示)と、スペーサーを介して、一対の基板として貼り合わせる。そして、その間隙に液晶を注入し、液晶層が挟持された液晶表示パネルをバックライトユニットに取り付ける。以上の工程を経て、本実施の形態1の液晶表示装置が完成する。
【0077】
以上のように、本実施の形態1では、微結晶半導体層41を成膜する際に、主成分ガスであるSiH4,H2に、N2O,CO2,O2等の酸素供給ガスを微量添加することで、微結晶半導体層41に酸素を含有させる。そして、電流パスとなるチャネルが形成される、微結晶半導体層41のゲート絶縁膜3との界面付近(約10〜15nm)において、酸素を窒素より高濃度で含有させる。これにより、含有された酸素が、下層のゲート絶縁膜3から拡散してくるNの未結合手と結合し、自由電子が発生する現象を防止することができる。よって、閾値電圧のマイナスオフセットを抑制することができる。また、本実施の形態1では、従来の対策方法で問題となっていた光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0078】
さらに、微結晶半導体層41を成膜する際に、酸素供給ガスの流量を段階的に減少させることで、ゲート絶縁膜3との界面から離れるに従って酸素濃度を減少させることができる。これにより、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を抑制でき、良好なオン電流を確保することができる。
【0079】
実施の形態2.
本実施の形態2に係るTFTの構成について説明をする。本実施の形態2に係るTFTの基本的な構成は、図2に示した実施の形態1と略同じである。ただし、本実施の形態2では、実施の形態1と異なるゲート絶縁膜3が形成されている。具体的には、本実施の形態2のゲート絶縁膜3は、フッ素(F)を含有する窒化膜によって形成されている。ここでは、Fを含むシリコン窒化膜によって、ゲート絶縁膜3が形成されている。
【0080】
Fを含有する窒化膜は、実施の形態1のゲート絶縁膜3のようにFを含まない窒化膜と比較すると、膜密度が疎になっているため、ゲート絶縁膜3中のN量が減少する。また、この窒化膜がシリコン窒化膜である場合は、含有されたFによりSi−F結合が形成されることから、Si−N結合が減少する。そのため、ゲート絶縁膜3中のN量がさらに減少する。このように、Fを含有させることによってゲート絶縁膜3中のN量を減少させることができるため、ゲート絶縁膜3からの拡散によって微結晶半導体層41に含まれる窒素の量を減少させることができる。
【0081】
すなわち、本実施の形態2では、微結晶半導体層41に、実施の形態1よりも低濃度の窒素が含まれていることになる。従って、微結晶半導体層41には、実施の形態1と同様、少なくとも前記窒化膜との界面付近において、酸素が窒素よりも高い濃度で含有されているが、この酸素は実施の形態1よりも低濃度でよい。換言すると、実施の形態1において含有される酸素の濃度に上限・下限があることを説明したが、本実施の形態2では微結晶半導体層41へ拡散するNを減少させることで、この酸素濃度の下限を引き下げ、デバイス製造上のマージンを更に確保することができるものである。
【0082】
さらに、酸素は、実施の形態1と同様、ゲート絶縁膜3との界面から離れるに従って酸素濃度が減少するよう微結晶半導体層41に含有されている。そのため、本実施の形態2では、実施の形態1よりも微結晶半導体層41と非晶質半導体層42の界面抵抗上昇を抑制することが可能である。本実施の形態2のTFTのその他の構成は、図2に示した実施の形態1のTFTと同様であるため説明を省略する。
【0083】
続いて、本実施の形態2に係るTFTの製造方法について説明する。まず、実施の形態1と同様、基板1の上に、所望の形状のゲート電極2を形成する。次に、ゲート電極2を覆うように、ゲート絶縁膜3、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6を、この順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。ゲート絶縁膜3にはシリコン窒化膜(SiN膜)などの窒化膜を用いることができる。また、例えば、微結晶半導体層41にはi型uc−Si、非晶質半導体層42にはi型a−Si、オーミックコンタクト層6にはn+型a−Siをそれぞれ用いることができる。
【0084】
まず、ゲート絶縁膜3としてシリコン窒化膜を成膜する。本実施の形態2においては、プラズマCVD法などによりゲート絶縁膜3を成膜する際、主成分ガスであるSiH4、NH3、N2の混合ガスに、SiF4、C2F6、C3F8、SF6、CF4などからなるフッ素系ガス(フッ素化合物ガス)を添加することに特徴がある。これらフッ素系ガスをSiH4に対して微量に添加した場合、形成されるシリコン窒化膜の誘電率が減少する。絶縁膜においては、誘電率と膜密度が互いに関係を有しており、誘電率の減少と共に密度が下がっていくことが知られている。
【0085】
ここで、プラズマ法を用いてシリコン窒化膜を成膜するとき、導入されたSiH4とNH3がプラズマ中で分解され、成膜前駆体であるSiH2(NH2)とSiH3が生成される。そして、それらが基板に拡散して反応し、SiN膜が形成されると考えられている。一方、フッ素系ガスを添加した場合、フッ素(F)ラジカルが上記前駆体と反応することで、SiH2(NH2)とSiH3の反応が妨げられる。そのため、単位体積中のNとSiが減少し、疎なSiN膜になると推定している。またこの時、Si−Fの結合も一部形成される。このように、膜密度が疎になるとともに、Si−F結合が形成されることから、窒化膜中のN量が減少する。
【0086】
図6に、SiH4ガス流量に対するCF4ガス添加量を変化させたときの、成膜されるSiN膜の誘電率の変化を示す。SiH4ガス流量に対するCF4添加量が増えると、成膜されるSiN膜の誘電率が下がっていくことが、図6から確認できる。これは、SiH4ガス流量に対するCF4添加量が増加すると、膜密度が低くなるのでSiN中のN濃度が下がるためである。すなわち、フッ素系ガスの流量を増加させると、それに伴って成膜される膜がポーラスとなる。このことを考慮し、Nが微結晶半導体層41に拡散しやすい状態であれば、その状態に合わせて適宜フッ素系ガスの流量を調節することで、対応可能である。すなわち、ゲート絶縁膜3成膜時に添加するフッ素系ガスの流量は、微結晶半導体層41へ拡散する窒素の濃度に応じて、適宜調整してよい。ただし、フッ素系ガスの添加量を増加させすぎるとエッチング作用が強く働く事になり、膜中に欠陥が生じ始める。また、膜厚の均一性も悪くなるので注意が必要である。
【0087】
例えば、F含有シリコン窒化膜の成膜条件は、SiH4ガスに対してCF4ガスを10%添加し、NH3/SiH4比を5、圧力80〜130Pa、RFパワーの密度を0.3〜0.8W/cm2とし、膜厚が約350〜400nmとなるように成膜する。応力などの膜質制御のため、ゲート絶縁膜3の成膜に用いる主成分ガスであるSiH4、NH3、N2の混合ガスに、H2やHeを加えてもよい。なお、パワー密度が実施の形態1よりも高くなっているのは、フッ素系ガスは分解しにくいためである。この時成膜されるF含有SiN膜の誘電率は約5.8であり、実施の形態1のSiN膜の誘電率6.8よりも低い値となる。次に、一旦ガスを排気した後、H2ガスで導入して排気するステップを数回繰り返す。
【0088】
十分にガスの排気が完了した後、実施の形態1と同様、微結晶半導体層41と非晶質半導体層42とオーミックコンタクト層6とを連続成膜する。そして、写真製版工程及びエッチング工程を経て、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41からなる積層膜をアイランド状にパターニングする。以降の工程については実施の形態1と同様であるため、説明を省略する。
【0089】
ここで、上記のようにして形成された微結晶半導体層41内の酸素と窒素の濃度分布を図7に示す。図7は、実施の形態2に係るTFTのSIMSによる酸素と窒素の濃度分布プロファイルである。なお、図7には、酸素及び窒素の濃度分布プロファイルとともに、フッ素の2次イオンプロファイルも併せて示されている。
【0090】
図7に示すように、微結晶半導体層41のゲート絶縁膜3との界面付近におけるN濃度は、約1.6×1019cm−3である。図5に示した実施の形態1の濃度分布プロファイルと比較すると、本実施の形態2では微結晶半導体層41へのNの拡散が抑制されていることが分かる。また、Fも微結晶半導体層41内に拡散している。
【0091】
なお、本実施の形態2のTFTにおいては信頼性も問題ない事から、F添加に起因したゲート絶縁膜3中の欠陥は発生していないと考えられる。ここで、特許文献1では、窒化膜上にSiF4ガスでプラズマ処理を行っており、結果として本実施の形態2と同様にFを含んだ窒化膜(特許文献1中では中間層と記載)が形成される事が予想される。ところが、特許文献1では窒化膜表面を後処理によって変化させるため、中間層の最表面にプラズマダメージが残り、ゲート界面に欠陥を生じさせやすい。一方、本実施の形態2では成膜時にFを添加する事で、欠陥発生を抑制しながらポーラスな状態のSiN膜を形成することができる。このポーラス化と、Si−F結合形成によるSi−N結合の減少とによって、ゲート絶縁膜3の膜中窒素が減少する。その結果、微結晶半導体層41に拡散するN量を減少させる事ができる。
【0092】
以上のように、本実施の形態2では、SiH4、NH3、N2を含む主成分ガスと、SiF4、C2F6、C3F8、SF6、CF4のうちから選択された1つ以上のフッ素系ガスとを少なくとも用いることで、フッ素を含有するゲート絶縁膜3を成膜する。これにより、ゲート絶縁膜3中のN量が減少し、微結晶半導体層41へのN拡散を抑制することができる。従って、実施の形態1と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0093】
また、本実施の形態2では、微結晶半導体層41に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、信頼性も問題ない事から、F添加に起因したゲート絶縁膜3中の欠陥は発生していないと考えられる。
【0094】
なお、上述した本実施の形態2の微結晶半導体TFTは、例えばフォトセンサ内蔵のTFTアレイ基板に用いる事で、S/N比(シグナル/ノイズ比)を高くすることができ、ダイナミックレンジの確保が可能となる。フォトセンサ内蔵のTFTアレイ基板は、例えば、フォトセンサを内蔵した液晶表示装置などの光電変換装置に用いられる。この光電変換装置においては、表示信号の駆動用以外にも、フォトセンサ内の素子などを駆動する駆動用TFTが用いられており、このような駆動用TFTに対して本実施の形態2の微結晶半導体TFTを適用することもできる。ここで、フォトセンサ内蔵のTFTアレイ基板の構成について、図8を用いて説明する。図8は、実施の形態2に係るフォトセンサ内蔵のTFTアレイ基板の構成を示す断面図である。
【0095】
図8において、ガラス基板などの透明な絶縁性の基板1上に、上述した本実施の形態2のTFT50が形成されている。具体的には、基板1上にゲート電極2が形成され、このゲート電極2を覆うように、Fを含有した窒化膜を含むゲート絶縁膜3が形成されている。そして、ゲート絶縁膜3の上には、酸素を含有した微結晶半導体層41と、この微結晶半導体層41上に積層された非晶質半導体層42とを含む半導体層4が形成されている。さらに、半導体層4上には、オーミックコンタクト層6を介してソース電極7aとドレイン電極7bとが形成されている。
【0096】
このように構成された逆スタガ型の微結晶半導体TFT50を覆うように、保護絶縁膜8が第1のパッシベーション膜として形成されている。この第1のパッシベーション膜である保護絶縁膜8は、酸化膜によって形成されていても良いが、ここではゲート絶縁膜3と同様、Fを含有したシリコン窒化膜によって形成されていることが好ましい。そして、第1のパッシベーション膜である保護絶縁膜8の上に、フォトダイオード51が設けられている。フォトダイオード51は、下部電極10、光電変換層11、及び上部電極12を備えている。
【0097】
下部電極10は、保護絶縁膜8に設けられたコンタクトホールCH1を介してドレイン電極7bと接続するよう、保護絶縁膜8上に形成されている。この下部電極10上に、光電変換層11が形成されている。光電変換層11は、基板1側から順に、例えばリン(P)等がドープされたn型a−Si膜111、i型a−Si膜112、及び、例えばボロン(B)等がドープされたp型a−Si膜113が順次積層された3層積層構造を有している。そして、光電変換層11の上に、酸化インジウムを含む透明電極である上部電極12が形成されている。このように構成されたフォトダイオード51は、受光した光を電荷に変換する。
【0098】
これら上部電極12、光電変換層11、及び下部電極10を覆うように、第2のパッシベーション膜13が形成されている。第2のパッシベーション膜13は、フォトダイオード51及びTFT50を被覆するように、基板1上の略全面に設けられている。そして、第2のパッシベーション膜13の表面から、ソース電極7aに到達するコンタクトホールCH2と、上部電極12に到達するコンタクトホールCH3とが設けられている。
【0099】
第2のパッシベーション膜13上には、コンタクトホールCH2を介してソース電極7aと接続するデータ線14が設けられている。また、第2のパッシベーション膜13上には、コンタクトホールCH3を介して上部電極12と接続するバイアス線15が設けられている。データ線14及びバイアス線15は金属材料によって形成されている。データ線14は、フォトダイオード51において変換された電荷を読み出すための配線である。バイアス線15は、光が当たらないときにOFF状態を作るため、フォトダイオード51に逆バイアスを供給する。さらに、第2のパッシベーション膜13上には、TFT50を遮光するための遮光層16が形成されている。遮光層16は、データ線14及びバイアス線15と同じ層によって形成されている。
【0100】
そして、データ線14、バイアス線15、及び遮光層16を覆うように、第3のパッシベーション膜17が形成されている。この第3のパッシベーション膜18上に、第4のパッシベーション膜18がさらに形成されている。第4のパッシベーション膜18は、表面が平坦な膜であり、例えば有機樹脂などからなる。
【0101】
このように、本実施の形態2のTFT50を用いたフォトセンサ内蔵のTFTアレイ基板では、下部電極10の下層に位置する下層絶縁膜(第1のパッシベーション膜及び第2のパッシベーション膜13)のうち、少なくとも第1のパッシベーション膜である保護絶縁膜8は低誘電率を有するF含有のSiN膜である。そのため、下層絶縁膜とのカップリング容量が下がり、センサのS/N比が高くなる。よって、ノイズを減少できる。従って、微結晶半導体TFT50のオフセット改善とともに、フォトセンサのノイズ改善を実現することが可能となる。
【0102】
実施の形態3.
本実施の形態3に係るTFTの構成について、図9を用いて説明する。図9は、実施の形態3に係るTFTの構成を示した断面図である。実施の形態2では、ゲート絶縁膜3はフッ素を含有する窒化膜の単層であったが、本実施の形態3は、ゲート絶縁膜3がフッ素を含有する窒化膜を含む積層膜としたものである。本実施の形態3では、実施の形態2と異なる構成のゲート絶縁膜3が形成されているのみであり、それ以外の構成については実施の形態2と同様であるため説明を省略する。
【0103】
図9に示すように、ゲート絶縁膜3は、フッ素を含まない第1窒化膜31と、第1窒化膜31の上に形成されたフッ素を含む第2窒化膜32とを含む。すなわち、ゲート絶縁膜3は、フッ素を含まない第1窒化膜31の上にフッ素を含む第2窒化膜32が積層された積層構造を有している。第1窒化膜31は、ゲート電極2を覆うように、基板1上の略全面に形成されている。一方、第2窒化膜32は、微結晶半導体層41と略同じ形状を有しており、第1窒化膜31上の一部のみに形成されている。そして、第2窒化膜32の上に、半導体層4が形成されている。すなわち、第2窒化膜32は、第1窒化膜31と微結晶半導体層41との間に設けられている。ここでは、例えば、膜厚約300〜350nmのFを含むシリコン窒化膜によって、第1窒化膜31が形成されている。また、例えば、膜厚約50〜100nmのFを含まないシリコン窒化膜によって、第2窒化膜31が形成されている。
【0104】
このように、ゲート絶縁膜3は、微結晶半導体層41と接する部分に形成された、フッ素を含有する第2窒化膜32を含むゲート絶縁膜3が形成されている。そのため、微結晶半導体層41との界面付近におけるゲート絶縁膜3中のN量を減少させることができる。従って、実施の形態2と同様、ゲート絶縁膜3からの拡散によって微結晶半導体層41に含まれる窒素の量を減少させることができる。
【0105】
また、フッ素を含んだポーラスな第1窒化膜31の下にフッ素を含まない第2窒化膜32を積層させたことで、フッ素を含む窒化膜を用いることが原因となり発生するゲート絶縁膜3の誘電率の低下を抑制できる。従って、実施の形態2よりもゲート耐圧を向上できる。第1窒化膜31と第2窒化膜32の膜厚を適宜調整することで、ゲート絶縁膜3のゲート耐圧を所望の値とすることが可能である。
【0106】
さらに、本実施の形態3では、このような構成とすることで、ソース電極7a及びドレイン電極7bの材料として、実施の形態2では選択が困難であったAlやAl合金などの耐腐食性の低い金属を用いることが可能である。その理由については後述する。従って、配線抵抗の低い、高速応答が可能なTFTとすることができる。
【0107】
続いて、本実施の形態3に係るTFTの製造方法について説明する。まず、実施の形態2と同様、基板1の上に、所望の形状のゲート電極2を形成する。次に、本実施の形態では、ゲート電極2を覆うように、ゲート絶縁膜3として、第1窒化膜31と第2窒化膜32とをこの順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。第1窒化膜31には、フッ素を含まない、シリコン窒化膜などの窒化膜を用いることができる。また、第2窒化膜32には、フッ素を含む、シリコン窒化膜などの窒化膜を用いることができる。ここでは、第1窒化膜31は、実施の形態1のゲート絶縁膜3と同様の条件で成膜する。また、第2窒化膜31は、実施の形態2のゲート絶縁膜3と同様の条件で成膜する。
【0108】
第2窒化膜32成膜後、実施の形態2と同様、微結晶半導体層41、非晶質半導体層42、及びオーミックコンタクト層6をこの順に成膜する。その後、写真製版工程により、オーミックコンタクト層6の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、本実施の形態3では、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32をパターニングする。すなわち、本実施の形態3では、オーミックコンタクト層6、非晶質半導体層42、及び微結晶半導体層41とともに、その下の第2窒化膜32に対しても完全に除去されるようにエッチングを行う。その後、レジストパターンを除去する。これにより、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32からなる積層膜がアイランド状にパターニングされる。
【0109】
このように、表面に露出する部分の第2窒化膜32を除去しておくと、後続の工程におけるAl系配線のFによる腐食を防止することができる。これは次のような理由による。Fはプロセス工程中のウエット処理や水洗などで、フッ化水素酸を生じさせ、Alなど耐腐食性の低い金属配線を腐食させてしまう。そのため、Fを含む第2窒化膜32は、膜中に、Alなど耐腐食性の低い金属配線を腐食する要因を含むことになる。しかし、本実施の形態3では、表面に露出する部分の第2窒化膜32が除去されているので、後続の工程におけるAl系配線のFによる腐食を防止することができる。
【0110】
次に、オーミックコンタクト層6、非晶質半導体層42、微結晶半導体層41、及び第2窒化膜32からなる積層膜のパターンを覆うように、ソース電極7a及びドレイン電極7bとなる導電膜を成膜する。本実施の形態3では、ソース電極7a及びドレイン電極7bとなる導電膜には、上述した理由から、AlやAl合金など、抵抗の低い金属を耐腐食性が低くても用いることができる。もちろんそれ以外の金属を用いてもよい。そして、写真製版工程及びエッチング工程を経て、成膜した導電膜を所望の形状にパターニングし、ソース電極7a及びドレイン電極7bを形成する。以降の工程については実施の形態1、2と同様であるため、説明を省略する。
【0111】
以上のように、本実施の形態3では、フッ素を含まない第1窒化膜31と、この第1窒化膜31上のうち微結晶半導体層41と接する部分に形成されたフッ素を含む第2窒化膜32とを含むゲート絶縁膜3が形成されている。これにより、ゲート絶縁膜3の微結晶半導体層41との界面付近のN量を減少させることができ、微結晶半導体層41へのN拡散を抑制することができる。従って、実施の形態1、2と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0112】
また、実施の形態2と同様、微結晶半導体層41に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層41と非晶質半導体層42の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、本実施の形態3では、ゲート絶縁膜3の一部にフッ素を含む窒化膜を用いるため、ゲート絶縁膜3の誘電率低下を抑制でき、実施の形態2よりもゲート耐圧を向上できる。また、ソース電極7a及びドレイン電極7bを形成する際、表面に第2窒化膜32が露出しない構成となっているため、AlやAl合金などの耐腐食性の低い金属を用いることができる。従って、配線抵抗が低く、高速応答が可能なTFTを実現することができる。
【0113】
なお、本実施の形態3では、フッ素を含有する窒化膜を含む積層膜からなるゲート絶縁膜3の一構成例について説明をしたが、ゲート絶縁膜3は、少なくとも微結晶半導体層41と接する部分に、フッ素を含む窒化膜32が形成された構成であれば、いずれの構成でもよい。例えば、ソース電極7a及びドレイン電極7bなどとして耐腐食性の低い金属配線を用いない場合などでは、第2窒化膜32は第1窒化膜31上の略全面に積層される構成のゲート絶縁膜3としてもよい。
【0114】
実施の形態4.
本実施の形態4に係るTFTの構成について説明をする。本実施の形態4に係るTFTの基本的な構成は、図2に示した実施の形態1と略同じである。ただし、本実施の形態4では、実施の形態1と異なるゲート絶縁膜3と、実施の形態1と異なる微結晶半導体層41とが形成されている。
【0115】
具体的には、本実施の形態4では、N/Si組成比が1.0以下のSiN膜によってゲート絶縁膜3が形成されている。なお、本実施の形態4のゲート絶縁膜3には、実施の形態2、3と異なり、フッ素は含まれていない。一般的な窒化膜のN/Si組成比は1.33であり、実施の形態1においてゲート絶縁膜3として用いたSiN膜のN/Si比は約1.3である。本実施の形態4では、ゲート絶縁膜3としてN/Si組成比が1.0以下と実施の形態1よりも小さいSiN膜を用いることによって、ゲート絶縁膜3中のN量を減少させることができる。従って、微結晶半導体層41へのN拡散を効果的に抑制することが可能となる。
【0116】
すなわち、本実施の形態4では、微結晶半導体層41に、実施の形態1よりも低濃度の窒素が含まれていることになる。また、本実施の形態4の微結晶半導体層41は、通常自然に取り込まれる程度の酸素が含まれたもので、実施の形態1のように極めて高いレベルで含まれたものでなくてよい。
【0117】
ここで、ゲート絶縁膜3のN/Si組成比を小さくしたときのTFTの閾値電圧の変化について、図10を用いて説明する。図10は、ゲート絶縁膜3のN/Si組成比とTFTの閾値電圧の関係を示すグラフである。図10に示すように、N/Si組成比が1.0以下のゲート絶縁膜3を用いると、TFTの閾値電圧は約2〜3Vとなることが分かる。閾値電圧が2V以上のとき、Vg=0V時のソース・ドレイン電流はVg=20V時のソース・ドレイン電流値の約10−5倍と低くなるので、駆動回路に用いられる駆動用TFT87として使用することが可能となる。
【0118】
また、我々は、ゲート絶縁膜3のN/Si組成比を下げると、その上層に形成する微結晶半導体層41の結晶化率が改善される事を見出した。これについて、図11を用いて説明をする。図11は、ゲート絶縁膜3のN/Si組成比と、ゲート絶縁膜3上に形成される微結晶半導体層41の結晶化率の関係を示すグラフである。なお、図11に示す結晶化率は、レーザーラマンによる測定から算出したものである。結晶化率の具体的な算出の方法は以下のとおりである。例えば、微結晶半導体層41が微結晶シリコンの場合、レーザーラマンによる測定において、520cm−1付近に結晶Siピーク(Ic)、505cm−1付近にSi結晶粒界ピーク(Ib)、480cm−1付近にa−Siのピーク(Ia)が現れる。それら各ピークの高さを、次の(1)式に入れて結晶化率を求める。
結晶化率=(Ic+Ib)/(Ic+Ib+Ia)×100(%) ・・・(1)
【0119】
図11に示すように、SiN膜のN/Si組成比が減少するにしたがって、微結晶半導体層41の結晶化率が上昇していく様子が分かる。そして、微結晶半導体層41の結晶化率は、SiN膜のN/Si組成比が1.0付近まで小さくなると、飽和する傾向が見られる。なお、N/Si組成比が小さくなると結晶化率が上昇する理由は、次のように考えられる。N/Si組成比が小さくなると、Siに対してNが減少することから、シリコンのダングリングボンドが増加する。そして、そのダングリングボンドが、微結晶半導体層41形成の際に結晶核として働く為と考えられる。
【0120】
このように、本実施の形態4では、ゲート絶縁膜3としてN/Si組成比1.0以下のSiN膜を用いることで、微結晶半導体層41に拡散するNを抑制するとともに、微結晶半導体層41の結晶化率を改善することができる。
【0121】
ここで、ゲート絶縁膜3のN/Si組成比を変更して作成したTFTの移動度の増減について、図12を用いて説明する。図12は、ゲート絶縁膜のN/Si組成比と、TFTの移動度の関係を示すグラフである。図12では、N/Si組成比1.3のときの移動度を基準値とし、異なるN/Si組成比のときの移動度をその基準値との比で表したものである。なお、TFTの微結晶半導体層41には、上述したように、通常自然に取り込まれる程度の酸素が含まれたものを用いている。
【0122】
TFTの移動度は、N/Si組成比が1.1より低くなると、N/Si比が1.3のときよりも高くなっていることが図12から分かる。すなわち、本実施の形態4のように、N/Si組成比を一般的な値から1.0以下まで下げたものをゲート絶縁膜3として用いると、TFTの移動度を高めることができる。このように、本実施の形態4では、ゲート絶縁膜3としてN/Si組成比1.0以下のSiN膜を用いることで、微結晶半導体層41の結晶化率を改善することができ、結果として、TFTの移動度を高めることが可能となる。
【0123】
なお、このようにN/Si組成比が1.0以下のSiN膜をゲート絶縁膜3として形成するには、実施の形態1と異なる成膜条件でゲート絶縁膜3を形成すればよい。具体的には、NH3/SiH4ガス流量比を実施の形態1と異なるものにすればよい。SiN膜を成膜する際の主成分ガスであるN2、SiH4、NH3の混合ガスのうち、SiH4、NH3の流量比を変化させると、成膜されるSiN膜のN/Si組成比を変化させる事ができる。図13は、NH3/SiH4ガス流量比と成膜されるSiN膜のN/Si比の関係を示すグラフである。なお、図13に示すグラフは、その他の成膜パラメータとして、圧力130Pa、RFパワー密度0.2W/cm2、温度200℃としたものである。
【0124】
図13に示すように、NH3/SiH4ガス流量比が小さくなるに従って、N/Si組成比が小さくなり、SiN膜中のN濃度が減少していくのが分かる。そして、NH3/SiH4流量比が2より小さくなると、N/Si組成比が0.94〜1.0程で飽和する傾向がある。従って、ゲート絶縁膜3として、N/Si組成比が1.0以下のSiN膜を成膜するには、NH3/SiH4ガス流量比を2以下とすればよい。このように、本実施の形態4では、実施の形態2、3と異なり、フッ素を添加せずにSiN膜のNを減少させることが可能である。
【0125】
なお、成膜方法や選択するガスを変更することで、この値よりもさらにN/Si組成比を下げることが可能である。例えば、NH3を使わずにSiH4とN2のみでSiN膜を成膜した場合には、N/Si組成比を0.5以下にまで低下させることも可能とされる。ただし、SiN膜の抵抗率は、そのN/Si組成比に関係している。すなわち、SiN膜は、N/Si組成比が下がると抵抗率が低くなり、絶縁性が低下することが知られている。SiN膜は、N/Si組成比が0.9〜1であれば、抵抗率は5×1011Ωcm以上の十分な絶縁性を示す。従って、上述したように、NH3/SiH4ガス流量比を2以下として成膜されたSiN膜であれば、N/Si組成比が0.94〜1.0となるので、十分な絶縁性を有する。
【0126】
また、本実施の形態4では、実施の形態1と異なる成膜条件で、微結晶半導体層41を成膜すればよい。具体的には、実施の形態1では、成膜の際に酸素供給ガスを導入したが、本実施の形態4ではこの酸素供給ガスを導入しないで成膜を行う。このように、本実施の形態4のTFTの製造方法は、ゲート絶縁膜3と微結晶半導体層41の成膜工程が実施の形態1と異なるのみで、それ以外の製造工程は実施の形態1と同様であるため説明を省略する。
【0127】
以上のように、本実施の形態4では、ゲート絶縁膜3を成膜する際に、主成分ガスであるSiH4、NH3、N2の混合ガスのうち、NH3/SiH4ガス流量比を2以下とすることで、N/Si組成比1.0以下のゲート絶縁膜3を形成している。これにより、ゲート絶縁膜3中のN量が減少し、微結晶半導体層41へのN拡散を効果的に抑制することができる。従って、実施の形態1と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素TFT86と駆動用TFT87のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【0128】
また、ゲート絶縁膜3のN/Si組成比を1.0以下とすることで、閾値のオフセット抑制に加え、より結晶性の高い良質な微結晶半導体層41をも得ることができる。従って、TFTの信頼性が向上する。
【0129】
ここで、本実施の形態4では、微結晶半導体層41は、通常自然に取り込まれる程度の酸素が含まれたものを用いる場合について例示的に説明を行ったが、実施の形態1と同様の極めて高いレベルで酸素が含まれたものであってもよい。すなわち、実施の形態4は、実施の形態1と組み合わせることもできるし、実施の形態1と組み合わせなくてもよい。ただし、本実施の形態4を実施の形態1と組み合わせることで、閾値のオフセット抑制マージンをさらに増やすことができ、製造をより安定化させる事ができる。
【0130】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかる微結晶半導体TFTを主に液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ELや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかる微結晶半導体TFTは、表示装置に限らず、光電変換装置や半導体装置など他のデバイスにおいても好適に適用することができる。
【符号の説明】
【0131】
1 基板、2 ゲート電極、3 ゲート絶縁膜、4 半導体層、
5 チャネル領域、6 オーミックコンタクト層、
7a ソース電極、7b ドレイン電極、8 保護絶縁膜、
10 下部電極、11 光電変換層、12 上部電極、
13 第2のパッシベーション膜、14 データ線、
15 バイアス線、16 遮光層、
17 第3のパッシベーション膜、
18 第4のパッシベーション膜、26 画素電極、
31 第1窒化膜、32 第2窒化膜、
41 微結晶半導体層、42 非晶質半導体層、
50 TFT、51 フォトダイオード、
80 TFTアレイ基板、81 表示部、82 額縁領域、
83 走査信号駆動回路、84 表示信号駆動回路、
85 画素、86 画素TFT、87 駆動用TFT、
88 蓄積容量、89 ゲート配線、90 ソース配線、
91 蓄積容量配線、92 外部配線、93 ICチップ、
95 プリント基板、111 n型a−Si膜、
112 i型a−Si膜、113 p型a−Si膜、
CH1〜CH3 コンタクトホール
【特許請求の範囲】
【請求項1】
基板上に形成されたゲート電極と、
窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、
前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含む薄膜トランジスタ。
【請求項2】
前記酸素は、前記窒化膜との界面から離れるに従って濃度が減少するよう前記微結晶半導体層に含有されている請求項1に記載の薄膜トランジスタ。
【請求項3】
前記微結晶半導体層に含有される前記酸素の最大濃度が1×1021cm−3以下である請求項1又は2に記載の薄膜トランジスタ。
【請求項4】
前記窒化膜は、フッ素を含有する請求項1乃至3のいずれか1項に記載の薄膜トランジスタ。
【請求項5】
前記窒化膜は、N/Si組成比が1.0以下のSiN膜である請求項1乃至3のいずれか1項に記載の薄膜トランジスタ。
【請求項6】
基板上に形成されたゲート電極と、
N/Si組成比が1.0以下のSiN膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記SiN膜と接する界面部に微結晶半導体層が形成された半導体層と、を備える薄膜トランジスタ。
【請求項7】
請求項1乃至6のいずれか1項に記載の薄膜トランジスタを用いた表示装置。
【請求項8】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、
前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、
前記微結晶半導体層の成膜工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜する薄膜トランジスタの製造方法。
【請求項9】
前記微結晶半導体層の成膜工程では、SiH4、H2を含む主成分ガスと、CO2、N2O、O2のうちから選択された1つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用いて、前記微結晶半導体層を成膜する請求項8に記載の薄膜トランジスタの製造方法。
【請求項10】
前記酸素供給ガスの流量を段階的に減少させて前記微結晶半導体層を成膜する請求項9に記載の薄膜トランジスタの製造方法。
【請求項11】
前記窒化膜の成膜工程では、SiH4、NH3、N2を含む主成分ガスと、SiF4、C2F6、C3F8、SF6、CF4のうちから選択された1つ以上のフッ素系ガスとを少なくとも用いて、フッ素を含有する前記窒化膜を成膜する請求項8乃至10のいずれか1項に記載の薄膜トランジスタの製造方法。
【請求項12】
前記窒化膜の成膜工程では、NH3/SiH4ガス流量比2以下のガスを用いて、N/Si組成比1.0以下のSiN膜を前記窒化膜として成膜する請求項8乃至10のいずれか1項に記載の薄膜トランジスタの製造方法。
【請求項13】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜に含まれる、N/Si組成比1.0以下のSiN膜を成膜する工程と、
前記SiN膜上に、前記SiN膜と接する前記微結晶半導体層を成膜する工程と、を備え、
前記SiN膜の成膜工程では、NH3/SiH4ガス流量比2以下のガスを用いて、前記SiN膜を成膜する薄膜トランジスタの製造方法。
【請求項1】
基板上に形成されたゲート電極と、
窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、
前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含む薄膜トランジスタ。
【請求項2】
前記酸素は、前記窒化膜との界面から離れるに従って濃度が減少するよう前記微結晶半導体層に含有されている請求項1に記載の薄膜トランジスタ。
【請求項3】
前記微結晶半導体層に含有される前記酸素の最大濃度が1×1021cm−3以下である請求項1又は2に記載の薄膜トランジスタ。
【請求項4】
前記窒化膜は、フッ素を含有する請求項1乃至3のいずれか1項に記載の薄膜トランジスタ。
【請求項5】
前記窒化膜は、N/Si組成比が1.0以下のSiN膜である請求項1乃至3のいずれか1項に記載の薄膜トランジスタ。
【請求項6】
基板上に形成されたゲート電極と、
N/Si組成比が1.0以下のSiN膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記SiN膜と接する界面部に微結晶半導体層が形成された半導体層と、を備える薄膜トランジスタ。
【請求項7】
請求項1乃至6のいずれか1項に記載の薄膜トランジスタを用いた表示装置。
【請求項8】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、
前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、
前記微結晶半導体層の成膜工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜する薄膜トランジスタの製造方法。
【請求項9】
前記微結晶半導体層の成膜工程では、SiH4、H2を含む主成分ガスと、CO2、N2O、O2のうちから選択された1つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用いて、前記微結晶半導体層を成膜する請求項8に記載の薄膜トランジスタの製造方法。
【請求項10】
前記酸素供給ガスの流量を段階的に減少させて前記微結晶半導体層を成膜する請求項9に記載の薄膜トランジスタの製造方法。
【請求項11】
前記窒化膜の成膜工程では、SiH4、NH3、N2を含む主成分ガスと、SiF4、C2F6、C3F8、SF6、CF4のうちから選択された1つ以上のフッ素系ガスとを少なくとも用いて、フッ素を含有する前記窒化膜を成膜する請求項8乃至10のいずれか1項に記載の薄膜トランジスタの製造方法。
【請求項12】
前記窒化膜の成膜工程では、NH3/SiH4ガス流量比2以下のガスを用いて、N/Si組成比1.0以下のSiN膜を前記窒化膜として成膜する請求項8乃至10のいずれか1項に記載の薄膜トランジスタの製造方法。
【請求項13】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜に含まれる、N/Si組成比1.0以下のSiN膜を成膜する工程と、
前記SiN膜上に、前記SiN膜と接する前記微結晶半導体層を成膜する工程と、を備え、
前記SiN膜の成膜工程では、NH3/SiH4ガス流量比2以下のガスを用いて、前記SiN膜を成膜する薄膜トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−166009(P2011−166009A)
【公開日】平成23年8月25日(2011.8.25)
【国際特許分類】
【出願番号】特願2010−28821(P2010−28821)
【出願日】平成22年2月12日(2010.2.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年8月25日(2011.8.25)
【国際特許分類】
【出願日】平成22年2月12日(2010.2.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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