表示素子用基板製造装置
【課題】大判ガラス基板上に形成する膜の特性のむらを抑制できる表示素子用基板製造装置を提供する。
【解決手段】液晶パネルに用いる大判ガラス基板14に対して急速熱処理をする処理室12を設ける。処理室12内に、大判ガラス基板14の背面を処理室12内で部分的に支持する複数の支持ピン15を有する支持台13を設ける。支持ピン15の温度を処理室12内での急速熱処理に対応させて制御するピン加熱機構16を設ける。大判ガラス基板14の支持ピン15との接触部に対応する位置とその他の位置とでの温度差を抑制し、大判ガラス基板14に形成する多結晶シリコン膜42の特性のむらを抑制できる。
【解決手段】液晶パネルに用いる大判ガラス基板14に対して急速熱処理をする処理室12を設ける。処理室12内に、大判ガラス基板14の背面を処理室12内で部分的に支持する複数の支持ピン15を有する支持台13を設ける。支持ピン15の温度を処理室12内での急速熱処理に対応させて制御するピン加熱機構16を設ける。大判ガラス基板14の支持ピン15との接触部に対応する位置とその他の位置とでの温度差を抑制し、大判ガラス基板14に形成する多結晶シリコン膜42の特性のむらを抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示素子用基板上の所定の膜を熱処理する表示素子用基板製造装置に関する。
【背景技術】
【０００２】
従来、例えば表示素子としての液晶表示素子である液晶パネルは、アレイ基板と対向基板とが互いに対向配置され、これら基板間に光変調層である液晶層を介在して構成されており、例えば複数の画素をマトリクス状に有する四角形状の表示領域と、この表示領域の周囲を額縁状に囲む非表示領域とを備えている。
【０００３】
アレイ基板には、各画素の点灯／消灯を制御するスイッチング素子としての薄膜トランジスタ(ＴＦＴ)が、各画素に対応して設けられているとともに、これら薄膜トランジスタのゲート電極およびソース電極が、格子状に形成された走査線および信号線を介してそれぞれ駆動用のドライバ回路に接続されている。
【０００４】
このようなアレイ基板は、平坦なガラス基板上の所定位置に平坦化膜、薄膜トランジスタを形成するための活性層、絶縁膜、各種電極および保護膜などが、プラズマＣＶＤ(Chemical Vapor Deposition)法、あるいはスパッタリング法などにより順次成膜され、エッチング、あるいはフォトリソグラフィなどによってそれらの形状が適宜設定される。
【０００５】
ところで、上記液晶パネルのアレイ基板において、多結晶シリコン(ｐ−Ｓｉ)による活性層を形成する際には、非晶質シリコン(ａ−Ｓｉ)により成膜した中間層であるシリコン膜に対して例えばＲＴＡ(Rapid Thermal Annealing)などの急速熱処理を施すことで、非晶質シリコンを多結晶シリコンへと結晶化させる（例えば、特許文献１参照。）。
【特許文献１】特開２００６−５４４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記活性化の際には、アレイ基板用のガラス基板の背面側を処理室(チャンバ)内で支持部材によって支持し、そのガラス基板上にランプによって光を照射して加熱する。
【０００７】
しかしながら、このような構成では、加熱したときに、ガラス基板の熱の一部が、その位置の背面に接触している支持部材から逃げることで、ガラス基板の支持部材との接触部と被接触部とでガラス基板に温度差が生じてしまう。このため、この温度差によって、支持部材近傍とその他の部分とで、薄膜トランジスタを構成する活性層の特性にむらが生じるという問題点を有している。
【０００８】
そして、このような活性層の特性のむらは、薄膜トランジスタの動作にむらを与え、特に各画素を各薄膜トランジスタによりそれぞれ駆動するアクティブマトリクス型の液晶パネルでは、表示素子の表示むらとして現れるという問題がある。
【０００９】
本発明は、このような点に鑑みなされたもので、表示素子用基板上に形成する膜の特性のむらを抑制できる表示素子用基板製造装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、表示素子に用いる表示素子用基板上の所定の膜を熱処理する処理室と、この処理室に設けられ、前記表示素子用基板の背面を部分的に支持する支持部材と、この支持部材の少なくとも前記表示素子用基板の背面側との接触部分の温度を前記処理室内の熱処理に対応させて制御する温度制御部とを具備したものである。
【００１１】
そして、表示素子用基板の背面を処理室内で部分的に支持する支持部材の表示素子用基板の背面側との接触部分の温度を処理室内での熱処理に対応させて温度制御部により制御する。
【発明の効果】
【００１２】
本発明によれば、表示素子用基板の支持部材との接触部分に対応する位置とその他の位置とでの温度差を抑制し、表示素子用基板に形成する所定の膜の特性のむらを抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態の表示素子用基板製造装置の構成を図面を参照して説明する。
【００１４】
図１において、11は表示素子用基板製造装置としての液晶表示素子用基板製造装置であるアレイ基板製造装置(以下、単に製造装置11という)であり、この製造装置11は、チャンバすなわち処理室12内に設けられた支持部である支持台13上に、表示素子用基板としての液晶表示素子用基板である大判ガラス基板14を支持するための支持部材としての支持ピン15が複数突出して設けられているとともに、支持台13に、これら支持ピン15の温度を制御する温度制御部としてのピン加熱機構16が設けられている。
【００１５】
処理室12は、大判ガラス基板14を前工程から搬入する図示しない搬入装置や後工程へと搬出する図示しない搬出装置などを備えている。この処理室12の内部では、所定の熱処理、例えばランプアニールなどとも呼ばれる急速熱処理(Rapid Thermal Anneal(ＲＴＡ))が大判ガラス基板14に対して施される。
【００１６】
ここで、大判ガラス基板14は、透光性および絶縁性を有しており、図３および図４に示すように、例えば表示素子としての液晶表示素子であるアクティブマトリクス型の液晶パネル21などに用いられるものである。
【００１７】
液晶パネル21は、第１基板としてのアレイ基板22と、第２基板としての対向基板23とを互いに対向配置し、これら基板22，23間に光変調層としての液晶層24を介在させ、基板22，23の外縁部をシール部材により形成されたシール部25によって貼り合わせることで構成され、例えば四角形状の表示領域26と、この表示領域26の周囲を囲む額縁状の非表示領域27とを備え、表示領域26に複数の画素28がマトリクス状に形成されている。
【００１８】
アレイ基板22は、大判ガラス基板14から切り出されたガラス基板29を有し、このガラス基板29の液晶層24側の主面上に形成されたアンダーコート層30上に、複数の配線である走査線(ゲート配線)31と、複数の配線である信号線(ソース配線)32とが互いに略直交するように格子状に配設され、これら走査線31と信号線32とのそれぞれの交差位置に、スイッチング素子である薄膜トランジスタ(ＴＦＴ)33が設けられ、これらを覆って液晶層24の液晶分子の配向用の図示しない配向膜が形成されている。
【００１９】
薄膜トランジスタ33は、図２および図３に示すように、ゲート電極33Gが走査線31と一体的に形成され、処理膜としての多結晶シリコン膜である半導体層すなわち活性層35に接続されたソース電極33Sが信号線32と一体的に形成されているとともに、活性層35に接続されたドレイン電極33Dが画素28を形成する画素電極34と一体的に形成されており、走査線駆動回路であるゲートドライバ36からの信号が走査線31を介してゲート電極33Gに印加されることでスイッチング制御され、信号線駆動回路であるソースドライバ37から信号線32を介して入力された信号に対応して画素電極34に電圧を印加することで、画素28をそれぞれ独立して点灯／消灯させるものである。なお、本実施の形態では、以下、薄膜トランジスタ33をトップゲート型として説明するが、トップゲート型のものに限定されるものではない。
【００２０】
活性層35は、大判ガラス基板14上に成膜された所定の膜である非晶質シリコン膜41に対して、処理室12(図１)内での急速熱処理をして、非晶質シリコンを多結晶シリコンへと結晶化させた多結晶シリコン膜42に対して、リンあるいはボロンなどの所定の不純物をドープすることによって、ソース領域35Sおよびドレイン領域35Dを形成することにより構成されている。また、活性層35は、シリコン酸化膜やシリコン窒化膜などのゲート絶縁膜44により覆われ、このゲート絶縁膜44上に形成されたゲート電極33Gと絶縁されている。さらに、このゲート電極33Gが、シリコン酸化膜やシリコン窒化膜などの層間絶縁膜45により覆われている。そして、この層間絶縁膜45とゲート絶縁膜44とを貫通して設けられたコンタクトホール47を介して、ソース領域35Sがソース電極33Sと接続されているとともに、層間絶縁膜45とゲート絶縁膜44とを貫通して設けられたコンタクトホール48を介して、ドレイン領域35Dがドレイン電極33Dと接続されている。
【００２１】
各画素電極34は、例えばＩＴＯ(Indium Tin Oxide)などの透明導電材料により略四角形状に形成されている。
【００２２】
一方、対向基板23は、大判ガラス基板14と同様の図示しない大判ガラス基板から切り出されたガラス基板51を有し、このガラス基板51上に、着色層である図示しないカラーフィルタ層、対向電極、および、液晶層24の液晶分子の配向用の配向膜などが順次積層されている。
【００２３】
カラーフィルタ層は、混色により白色または黒色を形成可能な複数の原色、例えば赤(Ｒ)、緑(Ｇ)および青(Ｂ)のそれぞれに対応する着色部を有し、これら着色部が表示領域26に対応する部分にストライプ状に形成されている。
【００２４】
対向電極は、表示領域26の画素電極34に対応する位置にて、例えばＩＴＯなどの透明導電材料により、例えばスパッタリング法などで形成されている。
【００２５】
また、液晶層は、所定の液晶材料により形成された光変調層である。
【００２６】
図１に戻って、支持ピン15は、例えば金属などの、大判ガラス基板14と異なる材質の部材によって形成され、各支持ピン15は、大判ガラス基板14を点状に(部分的に)支持し、支持ピン15の全体として大判ガラス基板14を均一に支持するように配置されている。また、各支持ピン15は、突出寸法が略等しく、大判ガラス基板14を水平状に支持するように構成されている。
【００２７】
ピン加熱機構16は、支持台13から支持ピン15に亘って配設された温度伝達部55と、この温度伝達部55の温度を制御する温度設定部56とを備えている。
【００２８】
温度伝達部55は、例えば電熱線などであり、支持台13の内部に設けられた本体部55aと、この本体部55aから分岐された各支持ピン15に巻き付けられた支持部材配設部としての巻付部55bとを有している。なお、この温度伝達部55は、支持ピン15の温度を可変させるものであれば任意に構成でき、また、支持ピン15自体を温度伝達部とすることも可能である。
【００２９】
温度設定部56は、温度伝達部55を介して各支持ピン15の温度を所望の温度に設定するためのものであり、処理室12内での熱処理の温度プロセスに対応させて温度伝達部55を制御することで各支持ピン15の少なくとも大判ガラス基板14の背面側との接触部分である上端部、本実施の形態では各支持ピン15の全体の温度を制御可能に構成されている。
【００３０】
次に、上記一実施の形態のアレイ基板22の製造方法を説明する。
【００３１】
まず、大判ガラス基板14上にプラズマＣＶＤ(Chemical Vapor Deposition)法などによりアンダーコート層30を形成する(アンダーコート層形成工程)。
【００３２】
この後、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法などにより、このアンダーコート層30上に非晶質シリコン膜41を堆積する(膜堆積工程)。
【００３３】
次いで、アンダーコート層30および非晶質シリコン膜41を形成した大判ガラス基板14を、処理室12内に搬入し、この大判ガラス基板14を処理室12内の支持台13の支持ピン15上に載置した状態で、処理室12内のランプなどにより光を照射してＲＴＡ処理し、非晶質シリコン膜41を構成する非晶質シリコンを結晶化することにより、非晶質シリコン膜41を多結晶シリコン膜42とする(熱処理工程)。
【００３４】
このとき、各支持ピン15は、ＲＴＡの温度プロセスに対応して温度設定部56により温度制御された温度伝達部55を介して、これら支持ピン15と大判ガラス基板14の背面側との接触部分と、これら接触部分の周囲の部分との温度差を低減し、各非晶質シリコン膜41を均一に多結晶シリコン膜42へと結晶化する。
【００３５】
この後、多結晶シリコン膜42の表面に図示しないレジストを形成し、このレジストをマスクとして、多結晶シリコン膜42をプラズマなどに曝すことでドライエッチングして島切りして島状にパターニングする(パターニング工程)。
【００３６】
次いで、これら島状の多結晶シリコン膜42を含むアンダーコート層30上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜などによるゲート絶縁膜44を形成する(ゲート絶縁膜形成工程)。
【００３７】
この後、ゲート絶縁膜44の所定の位置に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにより成膜し適宜パターニングすることで、ゲート電極33Gと一体の走査線31を形成する(走査線形成工程)。
【００３８】
さらに、このゲート電極33Gをマスクとして用いて、各多結晶シリコン膜42の両側部にｎ型のリンやｐ型のボロンなどの不純物をイオンドーピングしてｎ＋層あるいはｐ＋層とした後、各多結晶シリコン膜42をアニールして、ドーピングした不純物を活性化させることで、各活性層35を形成する(活性層形成工程)。
【００３９】
次いで、ゲート絶縁膜44上に、酸化シリコン膜などを成膜して層間絶縁膜45を形成する(層間絶縁膜形成工程)。
【００４０】
この後、この層間絶縁膜45およびゲート絶縁膜44をパターニングしてコンタクトホール47，48を開口させて、活性層35のソース領域35Sおよびドレイン領域35Dのそれぞれの一部を露出させる(ホール形成工程)。
【００４１】
この状態で、これらコンタクトホール47，48を含む層間絶縁膜45上の全面にスパッタ法などにて第２の金属層を成膜した後、適宜パターニングして信号線32と一体のソース電極33Sおよび画素電極34と一体のドレイン電極33Dのそれぞれを形成し(電極形成工程)、各薄膜トランジスタ33を完成する。
【００４２】
この後、各薄膜トランジスタ33を覆って形成した図示しない平坦化膜上に配向膜を形成する(配向膜形成工程)。
【００４３】
同様に、大判ガラス基板14上に、各ドライバ36，37をそれぞれ作り込む(ドライバ形成工程)。
【００４４】
そして、このアレイ基板22の配向膜側に、対向基板23の配向膜側を対向させて取り付けた後、これらアレイ基板22の配向膜と対向基板23の配向膜との間に液晶層24を介挿させて封止し、これら基板22，23に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶パネル21とする。
【００４５】
上述したように、上記一実施の形態によれば、大判ガラス基板14の背面を処理室12内で部分的に支持する複数の支持ピン15の温度を処理室12内での急速熱処理に対応させてピン加熱機構16により制御することで、大判ガラス基板14の支持ピン15との接触部分に対応する位置とその他の位置とでの温度差を抑制し、大判ガラス基板14に形成する多結晶シリコン膜42の特性のむらを抑制できる。
【００４６】
したがって、多結晶シリコン膜42の特性の重度のむらなどの不良品が発生しにくく、歩留まりを向上できる。
【００４７】
また、多結晶シリコン膜42の特性のむらを低減できるため、この多結晶シリコン膜42を活性層35とする各薄膜トランジスタ33の特性のむらを抑制でき、これら薄膜トランジスタ33により点灯／消灯される各画素28の表示品位を略一定とすることができ、画質を向上できる。
【００４８】
さらに、薄膜トランジスタ33の特性差が低減するため、設計マージンを拡大できる。
【００４９】
なお、上記一実施の形態において、処理室12での急速熱処理は、非晶質シリコン膜41を構成する非晶質シリコンを、多結晶シリコン膜42を構成する多結晶シリコンへと結晶化する際に用いたが、例えば多結晶シリコン膜42に対して所定の不純物をドープした後、この多結晶シリコン膜42を活性化させて活性層35を形成する際に用いてもよい。
【００５０】
また、温度制御部は、支持ピン15を加熱するものに限らず、処理室12内での処理が冷却処理などの熱処理の場合には、支持ピン15を冷却するものでもよい。
【００５１】
さらに、大判ガラス基板14は、液晶パネル21のアレイ基板22に用いるものだけでなく、例えば有機ＥＬ素子のアレイ基板など、表示素子用の任意の基板に用いることが可能である。
【００５２】
そして、表示素子用基板に形成される膜は、薄膜トランジスタ33の活性層35だけでなく、熱処理される他の任意の膜であっても対応することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態の表示素子用基板製造装置を示す説明図である。
【図２】同上表示素子用基板製造装置により製造された表示素子用基板上の膜を有する薄膜トランジスタを示す説明断面図である。
【図３】同上表示素子用基板を備えた表示素子を示す回路図である。
【図４】同上表示素子を示す説明図である。
【符号の説明】
【００５４】
11 表示素子用基板製造装置としてのアレイ基板製造装置
12 処理室
14 表示素子用基板としての大判ガラス基板
15 支持部材としての支持ピン
16 温度制御部としてのピン加熱機構
21 表示素子としての液晶パネル
41 所定の膜である非晶質シリコン膜
【技術分野】
【０００１】
本発明は、表示素子用基板上の所定の膜を熱処理する表示素子用基板製造装置に関する。
【背景技術】
【０００２】
従来、例えば表示素子としての液晶表示素子である液晶パネルは、アレイ基板と対向基板とが互いに対向配置され、これら基板間に光変調層である液晶層を介在して構成されており、例えば複数の画素をマトリクス状に有する四角形状の表示領域と、この表示領域の周囲を額縁状に囲む非表示領域とを備えている。
【０００３】
アレイ基板には、各画素の点灯／消灯を制御するスイッチング素子としての薄膜トランジスタ(ＴＦＴ)が、各画素に対応して設けられているとともに、これら薄膜トランジスタのゲート電極およびソース電極が、格子状に形成された走査線および信号線を介してそれぞれ駆動用のドライバ回路に接続されている。
【０００４】
このようなアレイ基板は、平坦なガラス基板上の所定位置に平坦化膜、薄膜トランジスタを形成するための活性層、絶縁膜、各種電極および保護膜などが、プラズマＣＶＤ(Chemical Vapor Deposition)法、あるいはスパッタリング法などにより順次成膜され、エッチング、あるいはフォトリソグラフィなどによってそれらの形状が適宜設定される。
【０００５】
ところで、上記液晶パネルのアレイ基板において、多結晶シリコン(ｐ−Ｓｉ)による活性層を形成する際には、非晶質シリコン(ａ−Ｓｉ)により成膜した中間層であるシリコン膜に対して例えばＲＴＡ(Rapid Thermal Annealing)などの急速熱処理を施すことで、非晶質シリコンを多結晶シリコンへと結晶化させる（例えば、特許文献１参照。）。
【特許文献１】特開２００６−５４４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記活性化の際には、アレイ基板用のガラス基板の背面側を処理室(チャンバ)内で支持部材によって支持し、そのガラス基板上にランプによって光を照射して加熱する。
【０００７】
しかしながら、このような構成では、加熱したときに、ガラス基板の熱の一部が、その位置の背面に接触している支持部材から逃げることで、ガラス基板の支持部材との接触部と被接触部とでガラス基板に温度差が生じてしまう。このため、この温度差によって、支持部材近傍とその他の部分とで、薄膜トランジスタを構成する活性層の特性にむらが生じるという問題点を有している。
【０００８】
そして、このような活性層の特性のむらは、薄膜トランジスタの動作にむらを与え、特に各画素を各薄膜トランジスタによりそれぞれ駆動するアクティブマトリクス型の液晶パネルでは、表示素子の表示むらとして現れるという問題がある。
【０００９】
本発明は、このような点に鑑みなされたもので、表示素子用基板上に形成する膜の特性のむらを抑制できる表示素子用基板製造装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、表示素子に用いる表示素子用基板上の所定の膜を熱処理する処理室と、この処理室に設けられ、前記表示素子用基板の背面を部分的に支持する支持部材と、この支持部材の少なくとも前記表示素子用基板の背面側との接触部分の温度を前記処理室内の熱処理に対応させて制御する温度制御部とを具備したものである。
【００１１】
そして、表示素子用基板の背面を処理室内で部分的に支持する支持部材の表示素子用基板の背面側との接触部分の温度を処理室内での熱処理に対応させて温度制御部により制御する。
【発明の効果】
【００１２】
本発明によれば、表示素子用基板の支持部材との接触部分に対応する位置とその他の位置とでの温度差を抑制し、表示素子用基板に形成する所定の膜の特性のむらを抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態の表示素子用基板製造装置の構成を図面を参照して説明する。
【００１４】
図１において、11は表示素子用基板製造装置としての液晶表示素子用基板製造装置であるアレイ基板製造装置(以下、単に製造装置11という)であり、この製造装置11は、チャンバすなわち処理室12内に設けられた支持部である支持台13上に、表示素子用基板としての液晶表示素子用基板である大判ガラス基板14を支持するための支持部材としての支持ピン15が複数突出して設けられているとともに、支持台13に、これら支持ピン15の温度を制御する温度制御部としてのピン加熱機構16が設けられている。
【００１５】
処理室12は、大判ガラス基板14を前工程から搬入する図示しない搬入装置や後工程へと搬出する図示しない搬出装置などを備えている。この処理室12の内部では、所定の熱処理、例えばランプアニールなどとも呼ばれる急速熱処理(Rapid Thermal Anneal(ＲＴＡ))が大判ガラス基板14に対して施される。
【００１６】
ここで、大判ガラス基板14は、透光性および絶縁性を有しており、図３および図４に示すように、例えば表示素子としての液晶表示素子であるアクティブマトリクス型の液晶パネル21などに用いられるものである。
【００１７】
液晶パネル21は、第１基板としてのアレイ基板22と、第２基板としての対向基板23とを互いに対向配置し、これら基板22，23間に光変調層としての液晶層24を介在させ、基板22，23の外縁部をシール部材により形成されたシール部25によって貼り合わせることで構成され、例えば四角形状の表示領域26と、この表示領域26の周囲を囲む額縁状の非表示領域27とを備え、表示領域26に複数の画素28がマトリクス状に形成されている。
【００１８】
アレイ基板22は、大判ガラス基板14から切り出されたガラス基板29を有し、このガラス基板29の液晶層24側の主面上に形成されたアンダーコート層30上に、複数の配線である走査線(ゲート配線)31と、複数の配線である信号線(ソース配線)32とが互いに略直交するように格子状に配設され、これら走査線31と信号線32とのそれぞれの交差位置に、スイッチング素子である薄膜トランジスタ(ＴＦＴ)33が設けられ、これらを覆って液晶層24の液晶分子の配向用の図示しない配向膜が形成されている。
【００１９】
薄膜トランジスタ33は、図２および図３に示すように、ゲート電極33Gが走査線31と一体的に形成され、処理膜としての多結晶シリコン膜である半導体層すなわち活性層35に接続されたソース電極33Sが信号線32と一体的に形成されているとともに、活性層35に接続されたドレイン電極33Dが画素28を形成する画素電極34と一体的に形成されており、走査線駆動回路であるゲートドライバ36からの信号が走査線31を介してゲート電極33Gに印加されることでスイッチング制御され、信号線駆動回路であるソースドライバ37から信号線32を介して入力された信号に対応して画素電極34に電圧を印加することで、画素28をそれぞれ独立して点灯／消灯させるものである。なお、本実施の形態では、以下、薄膜トランジスタ33をトップゲート型として説明するが、トップゲート型のものに限定されるものではない。
【００２０】
活性層35は、大判ガラス基板14上に成膜された所定の膜である非晶質シリコン膜41に対して、処理室12(図１)内での急速熱処理をして、非晶質シリコンを多結晶シリコンへと結晶化させた多結晶シリコン膜42に対して、リンあるいはボロンなどの所定の不純物をドープすることによって、ソース領域35Sおよびドレイン領域35Dを形成することにより構成されている。また、活性層35は、シリコン酸化膜やシリコン窒化膜などのゲート絶縁膜44により覆われ、このゲート絶縁膜44上に形成されたゲート電極33Gと絶縁されている。さらに、このゲート電極33Gが、シリコン酸化膜やシリコン窒化膜などの層間絶縁膜45により覆われている。そして、この層間絶縁膜45とゲート絶縁膜44とを貫通して設けられたコンタクトホール47を介して、ソース領域35Sがソース電極33Sと接続されているとともに、層間絶縁膜45とゲート絶縁膜44とを貫通して設けられたコンタクトホール48を介して、ドレイン領域35Dがドレイン電極33Dと接続されている。
【００２１】
各画素電極34は、例えばＩＴＯ(Indium Tin Oxide)などの透明導電材料により略四角形状に形成されている。
【００２２】
一方、対向基板23は、大判ガラス基板14と同様の図示しない大判ガラス基板から切り出されたガラス基板51を有し、このガラス基板51上に、着色層である図示しないカラーフィルタ層、対向電極、および、液晶層24の液晶分子の配向用の配向膜などが順次積層されている。
【００２３】
カラーフィルタ層は、混色により白色または黒色を形成可能な複数の原色、例えば赤(Ｒ)、緑(Ｇ)および青(Ｂ)のそれぞれに対応する着色部を有し、これら着色部が表示領域26に対応する部分にストライプ状に形成されている。
【００２４】
対向電極は、表示領域26の画素電極34に対応する位置にて、例えばＩＴＯなどの透明導電材料により、例えばスパッタリング法などで形成されている。
【００２５】
また、液晶層は、所定の液晶材料により形成された光変調層である。
【００２６】
図１に戻って、支持ピン15は、例えば金属などの、大判ガラス基板14と異なる材質の部材によって形成され、各支持ピン15は、大判ガラス基板14を点状に(部分的に)支持し、支持ピン15の全体として大判ガラス基板14を均一に支持するように配置されている。また、各支持ピン15は、突出寸法が略等しく、大判ガラス基板14を水平状に支持するように構成されている。
【００２７】
ピン加熱機構16は、支持台13から支持ピン15に亘って配設された温度伝達部55と、この温度伝達部55の温度を制御する温度設定部56とを備えている。
【００２８】
温度伝達部55は、例えば電熱線などであり、支持台13の内部に設けられた本体部55aと、この本体部55aから分岐された各支持ピン15に巻き付けられた支持部材配設部としての巻付部55bとを有している。なお、この温度伝達部55は、支持ピン15の温度を可変させるものであれば任意に構成でき、また、支持ピン15自体を温度伝達部とすることも可能である。
【００２９】
温度設定部56は、温度伝達部55を介して各支持ピン15の温度を所望の温度に設定するためのものであり、処理室12内での熱処理の温度プロセスに対応させて温度伝達部55を制御することで各支持ピン15の少なくとも大判ガラス基板14の背面側との接触部分である上端部、本実施の形態では各支持ピン15の全体の温度を制御可能に構成されている。
【００３０】
次に、上記一実施の形態のアレイ基板22の製造方法を説明する。
【００３１】
まず、大判ガラス基板14上にプラズマＣＶＤ(Chemical Vapor Deposition)法などによりアンダーコート層30を形成する(アンダーコート層形成工程)。
【００３２】
この後、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法などにより、このアンダーコート層30上に非晶質シリコン膜41を堆積する(膜堆積工程)。
【００３３】
次いで、アンダーコート層30および非晶質シリコン膜41を形成した大判ガラス基板14を、処理室12内に搬入し、この大判ガラス基板14を処理室12内の支持台13の支持ピン15上に載置した状態で、処理室12内のランプなどにより光を照射してＲＴＡ処理し、非晶質シリコン膜41を構成する非晶質シリコンを結晶化することにより、非晶質シリコン膜41を多結晶シリコン膜42とする(熱処理工程)。
【００３４】
このとき、各支持ピン15は、ＲＴＡの温度プロセスに対応して温度設定部56により温度制御された温度伝達部55を介して、これら支持ピン15と大判ガラス基板14の背面側との接触部分と、これら接触部分の周囲の部分との温度差を低減し、各非晶質シリコン膜41を均一に多結晶シリコン膜42へと結晶化する。
【００３５】
この後、多結晶シリコン膜42の表面に図示しないレジストを形成し、このレジストをマスクとして、多結晶シリコン膜42をプラズマなどに曝すことでドライエッチングして島切りして島状にパターニングする(パターニング工程)。
【００３６】
次いで、これら島状の多結晶シリコン膜42を含むアンダーコート層30上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜などによるゲート絶縁膜44を形成する(ゲート絶縁膜形成工程)。
【００３７】
この後、ゲート絶縁膜44の所定の位置に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにより成膜し適宜パターニングすることで、ゲート電極33Gと一体の走査線31を形成する(走査線形成工程)。
【００３８】
さらに、このゲート電極33Gをマスクとして用いて、各多結晶シリコン膜42の両側部にｎ型のリンやｐ型のボロンなどの不純物をイオンドーピングしてｎ＋層あるいはｐ＋層とした後、各多結晶シリコン膜42をアニールして、ドーピングした不純物を活性化させることで、各活性層35を形成する(活性層形成工程)。
【００３９】
次いで、ゲート絶縁膜44上に、酸化シリコン膜などを成膜して層間絶縁膜45を形成する(層間絶縁膜形成工程)。
【００４０】
この後、この層間絶縁膜45およびゲート絶縁膜44をパターニングしてコンタクトホール47，48を開口させて、活性層35のソース領域35Sおよびドレイン領域35Dのそれぞれの一部を露出させる(ホール形成工程)。
【００４１】
この状態で、これらコンタクトホール47，48を含む層間絶縁膜45上の全面にスパッタ法などにて第２の金属層を成膜した後、適宜パターニングして信号線32と一体のソース電極33Sおよび画素電極34と一体のドレイン電極33Dのそれぞれを形成し(電極形成工程)、各薄膜トランジスタ33を完成する。
【００４２】
この後、各薄膜トランジスタ33を覆って形成した図示しない平坦化膜上に配向膜を形成する(配向膜形成工程)。
【００４３】
同様に、大判ガラス基板14上に、各ドライバ36，37をそれぞれ作り込む(ドライバ形成工程)。
【００４４】
そして、このアレイ基板22の配向膜側に、対向基板23の配向膜側を対向させて取り付けた後、これらアレイ基板22の配向膜と対向基板23の配向膜との間に液晶層24を介挿させて封止し、これら基板22，23に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶パネル21とする。
【００４５】
上述したように、上記一実施の形態によれば、大判ガラス基板14の背面を処理室12内で部分的に支持する複数の支持ピン15の温度を処理室12内での急速熱処理に対応させてピン加熱機構16により制御することで、大判ガラス基板14の支持ピン15との接触部分に対応する位置とその他の位置とでの温度差を抑制し、大判ガラス基板14に形成する多結晶シリコン膜42の特性のむらを抑制できる。
【００４６】
したがって、多結晶シリコン膜42の特性の重度のむらなどの不良品が発生しにくく、歩留まりを向上できる。
【００４７】
また、多結晶シリコン膜42の特性のむらを低減できるため、この多結晶シリコン膜42を活性層35とする各薄膜トランジスタ33の特性のむらを抑制でき、これら薄膜トランジスタ33により点灯／消灯される各画素28の表示品位を略一定とすることができ、画質を向上できる。
【００４８】
さらに、薄膜トランジスタ33の特性差が低減するため、設計マージンを拡大できる。
【００４９】
なお、上記一実施の形態において、処理室12での急速熱処理は、非晶質シリコン膜41を構成する非晶質シリコンを、多結晶シリコン膜42を構成する多結晶シリコンへと結晶化する際に用いたが、例えば多結晶シリコン膜42に対して所定の不純物をドープした後、この多結晶シリコン膜42を活性化させて活性層35を形成する際に用いてもよい。
【００５０】
また、温度制御部は、支持ピン15を加熱するものに限らず、処理室12内での処理が冷却処理などの熱処理の場合には、支持ピン15を冷却するものでもよい。
【００５１】
さらに、大判ガラス基板14は、液晶パネル21のアレイ基板22に用いるものだけでなく、例えば有機ＥＬ素子のアレイ基板など、表示素子用の任意の基板に用いることが可能である。
【００５２】
そして、表示素子用基板に形成される膜は、薄膜トランジスタ33の活性層35だけでなく、熱処理される他の任意の膜であっても対応することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態の表示素子用基板製造装置を示す説明図である。
【図２】同上表示素子用基板製造装置により製造された表示素子用基板上の膜を有する薄膜トランジスタを示す説明断面図である。
【図３】同上表示素子用基板を備えた表示素子を示す回路図である。
【図４】同上表示素子を示す説明図である。
【符号の説明】
【００５４】
11 表示素子用基板製造装置としてのアレイ基板製造装置
12 処理室
14 表示素子用基板としての大判ガラス基板
15 支持部材としての支持ピン
16 温度制御部としてのピン加熱機構
21 表示素子としての液晶パネル
41 所定の膜である非晶質シリコン膜
【特許請求の範囲】
【請求項１】
表示素子に用いる表示素子用基板上の所定の膜を熱処理する処理室と、
この処理室に設けられ、前記表示素子用基板の背面を部分的に支持する支持部材と、
この支持部材の少なくとも前記表示素子用基板の背面側との接触部分の温度を前記処理室内の熱処理に対応させて制御する温度制御部と
を具備したことを特徴とする表示素子用基板製造装置。
【請求項２】
前記処理室での熱処理は、急速熱処理であり、
前記表示素子用基板上の前記所定の膜は、前記急速熱処理により多結晶シリコン膜となる非晶質シリコン膜である
ことを特徴とする請求項１記載の表示素子用基板製造装置。
【請求項１】
表示素子に用いる表示素子用基板上の所定の膜を熱処理する処理室と、
この処理室に設けられ、前記表示素子用基板の背面を部分的に支持する支持部材と、
この支持部材の少なくとも前記表示素子用基板の背面側との接触部分の温度を前記処理室内の熱処理に対応させて制御する温度制御部と
を具備したことを特徴とする表示素子用基板製造装置。
【請求項２】
前記処理室での熱処理は、急速熱処理であり、
前記表示素子用基板上の前記所定の膜は、前記急速熱処理により多結晶シリコン膜となる非晶質シリコン膜である
ことを特徴とする請求項１記載の表示素子用基板製造装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１８８０１７（Ｐ２００９−１８８０１７Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２３７６５（Ｐ２００８−２３７６５）
【出願日】平成２０年２月４日（２００８．２．４）
【出願人】（３０２０２０２０７）東芝モバイルディスプレイ株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月４日（２００８．２．４）
【出願人】（３０２０２０２０７）東芝モバイルディスプレイ株式会社 (2,170)
【Ｆターム（参考）】
[ Back to top ]