触媒及び化学気相蒸着法を用いて銅配線及び薄膜を形成する方法
【課題】触媒を使用した銅CVD方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法を提供すること。
【解決手段】能動及び受動素子を配線連結するために、銅配線導電体を形成する方法が開示される。ここに開示された発明は、触媒と共に銅を配線導電体物質の原料とするCVD工程を含む。トレンチ、ビアホール、コンタクト、広い受動素子だけでなく電力素子と電力線のための大きいトレンチとホールを充填する配線方法がここに開示されて提供される。ここに提示された他の方法は、狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅CVDで充填する方法であり、湿式または乾式エッチバックまたは高温プラズマエッチバック工程により後続工程段階に備えて除去されるように扁平な最上部の表面に非常に薄い薄膜を形成する方法である。
【解決手段】能動及び受動素子を配線連結するために、銅配線導電体を形成する方法が開示される。ここに開示された発明は、触媒と共に銅を配線導電体物質の原料とするCVD工程を含む。トレンチ、ビアホール、コンタクト、広い受動素子だけでなく電力素子と電力線のための大きいトレンチとホールを充填する配線方法がここに開示されて提供される。ここに提示された他の方法は、狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅CVDで充填する方法であり、湿式または乾式エッチバックまたは高温プラズマエッチバック工程により後続工程段階に備えて除去されるように扁平な最上部の表面に非常に薄い薄膜を形成する方法である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体技術領域のサブミクロン級でトレンチ、ビアホール、コンタクト及び薄膜のような銅系配線を触媒を使用した化学気相蒸着(CVD)によって形成する方法に関する。
【背景技術】
【0002】
信号及び電力線を提供するだけでなく能動及び受動素子を配線連結することは半導体関連製品生産工程で重要な役割を担当する。
【0003】
最も広く使われる方法は蒸着、エッチング等によってアルミニウム系金属を使用する方法である。アルミニウム合金は製造及び入手が比較的容易で安いからである。しかし、アルミニウム合金は熱的応力及び高い電気的応力に弱く、主に粒子サイズに起因するエレクトロマイグレーション問題として知られた破損を招く。
【0004】
それだけでなく、素子のデザインルールが厳しくなるにつれ、アルミニウム合金の粒子サイズは前述したエレクトロマイグレーション関連問題のためにより注目されている。アルミニウム合金は一般に良好な導電体と知られており、RC時間遅延のような電気的性能要求条件を含む配線要求条件を満足する。
【0005】
最近に回路密度が急激に増加するにつれて、エレクトロマイグレーション問題が少なく、配線導電体の強い物理的特性だけでなく短時間遅延、より優れた電気伝導度観点で高性能素子がさらに望ましくなった。結果的に、より優れた伝導性物質、特に銅物質でアルミニウム合金に代えようとする研究が活発になっている。
【0006】
銅は高い電気伝導度を有する長所があるが、その中でも、銅はエレクトロマイグレーション問題は少ないのに対してより多くの電流を運搬でき、アルミニウムに比べて堅い。一方、アルミニウムより堅いために“蒸着後−エッチング過程”が直ちに適用されるアルミニウム合金のエッチングより難しい。したがって配線導電体を形成するために、例えばダマシン工程が使われる。ここではトレンチが絶縁膜上にエッチングで形成された後、銅で充填される。その上、一つが他のものの上部に位置している、相異なる二層内の二つの導電体を連結するためにビアホールまたはコンタクトホールが利用される。このような場合、二重ダマシン工程が使われうるが、ここでは一つが他のものの上部に位置している、隣接した二層にビアホールまたはコンタクトホールとトレンチを形成する二段階工程後に一回の工程で前記ビアホールまたはコンタクトホールとトレンチを銅で充填する。
【0007】
トレンチとホールとを充填する公知の技術としては電気メッキ(electroplating:EP)方法がある。しかし、この工程は従来の半導体製造工程とあまり適していない。また、この工程は多少複雑であって量産環境で高収率を達成するためにはさらに開発される必要がある。従来の半導体素子の製造工程に符合するために、化学気相蒸着(CVD)またはスパッタリングのような物理的気相蒸着(PVD)の使用が望ましい。トレンチ及びホールを使用して配線導電体を形成するためにスパッタリング技術を使用する時、深いトレンチまたは深いホールの上端開口部の近くでピンチ−オフ現象が発生する。換言すれば、トレンチやホールの残りの部分が充填される前に開口部の上端が閉塞されてしまう。これはPVD工程中に一般に発生する、“目視線”に沿う“直進”蒸着という特異な性質のためである。これがサブミクロン級半導体素子の製造にスパッタリングが適していない理由である。
【0008】
一方、CVD方法の使用は薄膜を核形成し、これを成長可能にすると知られている。CVD方法は段差被覆性にも優れると知られていて、蒸着された膜または薄膜は角だけでなく扁平な部分(最上部と底部の扁平な部分)と側壁もよく被覆する。しかし、基板温度が約200℃で銅物質がCVDで蒸着される時に膜成長速度が50nm/分以下に落ちるが、これは低速と見なされるだけでなく薄膜の核形成後に成長開始時に島のように成長するために膜表面の凸凹が生じると報告された。
【0009】
CVD方法が薄膜形成に利用される時に薄膜のかなり低い成長速度と薄膜表面の凸凹という前述した問題を解決するために、表面上に触媒を利用する化学的蒸着方法がLeeによる米国出願第09/554,444号に提案された。ここで提案された化学気相蒸着法はハロゲン元素族に属するヨードまたはブロムを触媒としてCVDと共に使用することを提案している。この方法は銅膜の成長速度をだいぶ増加させるだけでなく結果物である膜表面の凸凹を減少させる。
【0010】
本発明は後述するように、触媒を使用したCVDでトレンチ、ビアホール、コンタクト及び薄膜のような銅配線導電体を形成する方法を提案する。
【発明の開示】
【0011】
触媒を使用した銅CVD方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法が開示されて提供される。
【0012】
本発明の第1態様では、ヨードまたはブロムを触媒として銅CVD方法と共に使用して、願わないピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。この方法はトレンチとホールの底部をピンチ−オフやボイドの発生なしに非常に速く充填し、トレンチやホールが底部から上部に充填されるにつれて蒸着速度が減少して、最上面で銅が最低速度で蒸着される。PVD方法のような従来の方法とは異なり、触媒を使用した銅CVDはトレンチとホールの上端開口部でピンチ−オフを起こさない。
【0013】
本発明の第2態様では、狭くて深いトレンチと小径で深いホール中に本発明の第1態様で説明した方法を反復的に適用して銅層を形成する方法が開示されて提供される。この方法はトレンチとホール深さだけの銅物質を許して、深いトレンチとホールが銅で充填される。一方、スパッタリング技術のような従来の方法はこのような深い浸透を許さない。
【0014】
本発明の第3態様では、最上面に非常に薄い銅層を形成する方法が開示されて提供される。これにより、薄い銅層は次の工程段階に備えてエッチバック手段で除去できるが、このような除去は普通高コストのCMP方法で行われる。通常、一般の電気メッキ技術も次の工程段階に備えて最上面に形成された銅を除去するのにCMPを必要とする。
【0015】
本発明の実施例、長所と共に本発明は、添付した図面と共に後述される実施例の詳細な説明を参照すれば最もよく理解される。
【発明を実施するための最良の形態】
【0016】
本発明によれば、回路の信号及び電力線、シリコンウェーハ上の素子と他の要素との間だけでなく能動及び受動要素を配線連結するために、触媒を使用した銅CVD工程で銅配線導電体を形成する方法が開示されて提供される。より詳細には、配線のためのトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。本発明の他の態様によれば、広い受動要素だけでなく電力素子と電力線のホールと広いトレンチとを充填する方法がここに開示されて提供される。本発明のまた他の態様によれば、電気メッキのような従来の方法を使用できない狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅CVDで充填する方法も開示される。この方法は後に経済的な理由で陥没部の残りを電気メッキするためのシード層を蒸着する手段としても使われうる。本発明の他の目的の態様は、銅配線導電体の形成に付加して、ウェーハ表面の扁平な最上部に非常に薄い膜層を形成する方法を提供する。それにより、扁平な最上部の薄膜は次の工程段階に備えて湿式または乾燥式エッチバックまたは高温プラズマエッチバック工程により除去できる。これにより、非常に高いCMP方法を使用する必要がなくなる。
【0017】
本発明によれば、触媒を使用した銅CVDの使用は底部から上部への銅の蒸着を可能にし、窮極的には、例えばトレンチの上端開口部にピンチ−オフやトレンチ内部にボイドが生じる問題なしにトレンチが充填される。さらに、本発明によれば、トレンチの底部で蒸着速度が速くて、二つのトレンチ間の扁平な最上部とトレンチの側壁で遅いために、触媒を利用する銅CVDはトレンチ、ビアホール及びコンタクトを銅で充填する理想的な工程である。特に、扁平な最上部での蒸着速度が最も遅いが、他の従来の方法に比べて銅の薄膜を蒸着する速度が速いために触媒を使用した銅CVDは扁平な表面に薄い銅層を蒸着する優れた方法である。しかし、膜厚さが厚くなるにつれて蒸着速度は急激に減少する。より厚い膜を形成するために、“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要があり、これはここに開示された本発明の一態様である。
【0018】
図1cを参照すれば、“底部を先に充填してから速く蒸着する”現象後の推論は2つである。まず、図1cで触媒は良い表面活性剤として作用し、銅原子は銅シード層の表面上で周辺を非常に速くまわる。シード層上に銅層が積もるにつれて、銅膜は成長する表面積がトレンチまたはホール中の制限された空間で最小化される方式で成長する。他の推論は、銅膜が成長するにつれて表面積は減少し、これにより触媒の“密度”が増加する。これは銅成長速度を増加させ、蒸着速度はトレンチやホールの外側より速くなる。成長速度はトレンチまたはホールの底部で一般に最も速いが、これは表面積の減少速度がトレンチまたはホールの底部で一般に最も速いからである。同じ理由で、トレンチまたはホール底部の角部が先に充填される。ここで、後述する詳細な説明から分かるが、望ましい触媒はハロゲン元素族、より詳細にはヨードとブロムである。
【0019】
本発明による触媒を使用した銅CVDを簡略に説明すれば次の通りである。図1aを参照すれば、トレンチ120が基板100上部の絶縁膜110中に形成される。図1bで、導電性物質が絶縁膜110及び基板100に浸透することを防止するバリヤー膜130が基板の最上部に先に形成される。次に、銅シード層140がバリヤー膜130の上部に形成される。次の段階は図1cに示されたように触媒150を加えることである。最後に、図1dに示されたように銅CVDによって銅物質が蒸着される。
【0020】
図1eは、銅で充填されたビアホール列の断面を示すSEM写真である。図1eはトレンチ中の銅層に比べて最上面の銅層が薄いことを示す。図1fは銅で充填されたビアホールアレイの上面を傾いた角度で撮ったSEM写真である。図1gは銅が部分的に充填されたビアホールの断面を示すSEM写真であって、銅がビアホールの底部から上部に充填されることを示す。図1hは銅が部分的に充填されたトレンチの断面を示すSEM写真であって、銅がトレンチの底部から上部に充填されることを示す。
【0021】
配線導電体を形成するために本発明により触媒を使用した銅CVDを使用すれば次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに非常に適している。なぜなら前述した方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第2に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにCMPで除去されねばならない物質を減らす長所がある。第3に、触媒を使用したCVDで前述したCMP工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて経済的である。
【0022】
本発明は後述する詳細な例示的で望ましい実施例を参照してよく理解できる。半導体素子を製造するにおいて、配線導電体を形成するために触媒を使用した銅CVDで配線導電体を形成するいくつかの例示的な方法が本発明によって開示されて提供される。当業者であれば本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えうる。したがって本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【0023】
<第1実施例>
触媒を使用した銅CVD方法でトレンチ、ビアホール及びコンタクトのような配線導電体を形成する方法が後述される。
【0024】
最初の段階はサンプルを備えることである。図1aはシリコン基板100または絶縁膜110中のホール120をエッチングしたダマシン構造を示す。これは典型的なダマシン構造である。ホール120の最上端開口部の大きさはその幅が500nmであり、縦横比は2:1である(したがって、ホール120の深さは1,000nmである)。図1bを参照すれば、ホール120を含む全面にタンタル窒化膜TaN 130がスパッタリングで被覆される。このタンタル窒化膜は導電性物質140を蒸着する間に絶縁膜110に浸透することを防止するバリヤー膜である。そうしなければ、このような浸透は半導体−絶縁体関係の基本的な保全性を変更することによって、配線導電体を形成する目的を挫折させる。バリヤー膜として適した他の物質はTa、Ti、TiN、Ta−Si−N及びTi−Si−Nである。いくつかの絶縁膜は銅の浸透を阻止する性質があって、このような絶縁物質は銅に対するバリヤー膜として作用すると知られている。図1bを参照すれば、バリヤー膜130の上部に銅シード層140がスパッタリングで形成される。シード層の厚さは絶縁膜110の上部で30nmと測定され、ホールの内壁では約3nmと測定された。最も望ましいモード数値は絶縁膜110の上部で測定された約30nmである。
【0025】
図1cを参照すれば、5Torr真空で特殊制作した反応チャバを利用して前述したように備えられたサンプルを触媒150のヨード化エチルで処理する。後続的に、図1dに示したように、ホールが銅160で充填されるように、シリコン基板サンプルを銅原料物質(hfac)Cu(vtms)で3分間180℃、5Torr全体圧力のうち銅原料物質(hfac)Cu(vtms)分圧0.7Torr下でアルゴン運搬ガスと共に処理する。ここで、リガンド(hfac)はhexaフルオロアセチルアセトネートを意味し、リガンド(vtms)はビニールトリメチルシランを意味する。これにより図1eないし図1hのSEM写真を得る。
【0026】
図1eはピンチ−オフとボイドなしに均一に充填されたホールの断面を示す。図1fは完全に充填されたホールの上面を示す。図1gは充填段階初期に得たSEM写真であって、ホールの底部から上部に充填されることを示す。図1hもトレンチの底部から上部に銅が充填されることを示すSEM写真である。
【0027】
図1g及び図1hで分かるように、銅層はトレンチとホールの底部で速く成長し、トレンチ及びホールの最上部と内部でボイドピンチ−オフなしに上部側に成長する。銅層がトレンチ及びホール外側で100nmだけ成長しても、トレンチ及びホールの上部と内部にピンチ−オフやボイドが発生しないことを確認した。
【0028】
<第2実施例>
シリコン基板に埋め込まれた配線導電体は多様な形と大きさを有する。電力及び信号適用のための配線導電体は一般に大きい。しかし、前記の第1実施例で説明したような本発明による触媒を使用した銅CVDに基づいた銅充填方法は、入力/出力(I/O)信号及び電力線のためのパッドのように非常に小さな縦横比の広い面積を充填するには適していない。
【0029】
アルミニウム合金のような他の“柔らかい”金属とは異なって銅をエッチングすることが難しいために、本発明による銅蒸着方法と共にダマシン構造が使われねばならず、本発明による銅充填方法を使用するためには小さな縦横比を有する大きいトレンチが形成されねばならない。
【0030】
図1iを参照すれば、絶縁膜190中に大きいトレンチ192が形成されている。しかし、本発明による銅充填方法はこのような過度に大きいトレンチの充填に適していない。図1jに示したパターンは本発明による銅充填方法で伝導性“パッド”を形成するために、前記の第1実施例で説明された銅充填方法を活用する例である。一方、連続的な導電層を形成するのにいくつかの狭いトレンチが必要である。前記の全体トレンチ領域を充填しすぎれば良好な導電性“パッド”が提供される。図1jを参照すれば、全体トレンチ領域190中に多くの柱194と壁196がある。これにより多くの狭いトレンチ198が提供される。このような構造は信号I/O端子及び電力線のための伝導性“パッド”を形成するために、前記第1実施例で説明された本発明による銅充填方法を活用するより適当である。
【0031】
<第3実施例>
第1実施例で既に説明したように、図2aを参照すれば、最上面だけでなくトレンチ220内部にバリヤー膜230とシード層240を有するシリコン基板サンプルが備えられる。一般に、スパッタリング方法がシード層240だけでなくバリヤー膜230を形成するのに利用される。しかし、トレンチ及びビアホールの上端開口部が狭い場合にはTaNまたはTiNを使用してバリヤー膜230を形成するのにCVD方法が利用されることがあり、またシード層240を形成するのに触媒としてヨード化エチルを使用する銅CVD方法も利用されうる。銅原料物質(hfac)Cu(vtms)は第1実施例と同様にここに再び使われる。
【0032】
触媒ヨード化エチルは、図1cに示したように触媒を使用した銅CVDによって追加的な銅層260を形成する時にも加わりうるが、2次銅層260は電気メッキするための電極として使われるのに十分な厚さ(100nm以下)で形成する。電気メッキで完全に充填された銅層270が図2bに示される。
【0033】
この例示的な実施例は多少広いトレンチ、ビアホール及びコンタクトを充填する経済的な方法である。触媒を使用した銅CVDに使われる銅原料物質が電気メッキに使われる銅原料物質よりはるかに高いからである。
【0034】
<第4実施例>
一般に、二重ダマシン構造に電気メッキを使用することは難しいが、これは図3aでスタックされたトレンチ324で表現されたようにビアホールとスタックされたトレンチが深いからである。本発明による触媒を使用した銅充填方法はこのような二重ダマシン構造の状況でより適した方法である。
【0035】
図3aを参照すれば、導電層342が基板300上面の第1絶縁膜310上にパターニングされている。導電体パターン342を有する第1絶縁膜310を通常の方法で平坦化した後、第2絶縁膜312が第1絶縁膜310上に蒸着され、コンタクトホール322が第2絶縁膜312内にエッチングされる。第3絶縁膜314を形成した後、トレンチ324がエッチングされる。結果的に、トレンチ324とコンタクトホール322とを含む二重ダマシン構造が形成される。次に、図3bを参照すれば、後続工程中に伝導性物質が絶縁膜に浸透することを防止するバリヤー膜302を全面に被覆した後、トレンチ324とコンタクトホール322とを充填するために銅シード層344がヨード化エチルを触媒として使用する銅CVD方法で形成される。シード層344の成長周期中にコンタクトホール322は図3bに示したように銅で充填される。一般に、ホールはトレンチより非常に速く銅で充填されるために、触媒を使用した銅CVD方法でホールは既に充填されたが、まだ充填が終わってないトレンチを充填するのには電気メッキ技術が利用されうる。後続的に、トレンチ324は図3cのように銅層352を電気メッキすることによって充填される。銅シード層344は銅シード層344が電気メッキの電極として使われうるほど厚くせねばならない(望ましくは100nm以下)。
【0036】
本発明によれば、ピンチ−オフとボイド発生なしにトレンチ、ビアホール及びコンタクトを銅で充填する。
【0037】
<第5実施例>
回路密度が増加するにつれてデザインルールは益々厳しくなり、トレンチとホールの上端開口部は益々狭くなって小さくなる。このような場合に、触媒は底部に深く浸透できなくて従来のスパッタリング方法は銅シード層を形成するのに適していない。したがって“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要がある。本実施例ではこのような場合の解決法を提示する。
【0038】
図4を参照すれば、第1実施例で説明されたように、シリコン基板410上の絶縁膜420中にトレンチまたはホールを形成した後、TiNまたはTaNを使用してバリヤー膜430を形成する。銅シード層440を形成するために、銅シード層の厚さが70nmを超えない(扁平な上面で測定した時)まで“触媒を加えてから銅を蒸着する”サイクルを少なくとも2回連続して反復的に行う。後続的に、前述した方法で形成された銅シード層が2次銅層450を形成するための電気メッキの電極として使われうる。
【0039】
本発明によれば、ピンチ−オフとボイドのない銅層450を、第1銅シード層440を電極として使用する電気メッキ方法で製造する。
【0040】
最後に、図4の導電体の扁平な上面を、後続工程で銅配線導電体を形成する段階を行うために必ず除去せねばならない。
【0041】
<第6実施例>
本発明によれば、触媒を使用した銅CVDで配線導電体を形成する方法は既に言及したように多くの長所を有する。まず、銅層成長速度はトレンチ、ビアホール及びコンタクトのように狭くて深い構造の底部で最も速い。順次に銅層が成長するにつれて成長速度は急激に減少し、一般に上面で最も遅くなる。結果的に、例えば図5aを参照すれば、トレンチ520は銅で速く充填されるが、上面には銅層554が一般に遅く成長して薄い銅層554だけ形成される。後続の段階で、良好な配線導電体を形成するために、導電層530、540、554は導電体の次の層が積もるように除去されねばならない。
【0042】
図5bは、本発明によって図5aの上部導電層530、540、554を従来のCMP方法で除去して平坦化する方法を示す。
【0043】
<第7実施例>
これは本発明によって図5aの上部導電層530、540、554をCMP方法で除去して平坦化する他の例示的方法である。図5cを参照すれば、化学エッチング剤580が銅層554の全面に加わって、図5dに示したように導電層のない扁平な表面が形成される。これは本発明により図5aの上面導電層530、540、554が非常に薄いために可能である。
【0044】
<第8実施例>
これは本発明によって図5aの上面導電層530、540、554を高温プラズマエッチングで除去して平坦化するさらに他の例示的方法である。図5eを参照すれば、高温プラズマエッチング582が図5aの上面導電層530、540、554を除去するために全面に加えられる。その結果、図5fの平坦な表面を得られる。これは本発明によって図5aの上面の導電層530、540、554が非常に薄いために可能である。
【0045】
<第9実施例>
これは本発明によって図5aの上面の導電層530、540、554を選択的エッチングで除去して平坦化するさらに他の例示的方法である。図5gを参照すれば、フォトレジストバリヤー膜584が必要に応じて形成される。次に残っている部分がエッチングされて、表面に導電体が残っていない扁平な上面だけでなく“突出した”導電体570dが形成される。これは本発明によって図5aの上面導電層530、540、554が非常に薄いために可能である。この“突出した”導電体570dは、例えばI/O端子のパッドとして使われうる。
【0046】
以上、本発明を望ましい実施例をあげて詳細に説明した。当業者であれば、本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えられる。したがって、本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【産業上の利用可能性】
【0047】
配線導電体を形成するために本発明によって触媒を使用した銅CVDを使用することは次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに適している。なぜなら前記の方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第2に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを速く充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにCMPで除去されねばならない物質を減らす長所がある。第3に、触媒を使用したCVDで前述したCMP工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて非常に経済的である。
【図面の簡単な説明】
【0048】
【図1a】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1b】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1c】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1d】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1e】銅で充填されたビアホール列の断面を示す走査電子顕微鏡(SEM)写真である。
【図1f】銅で充填されたビアホールアレイの上面を傾いた角度で撮ったSEM写真である。
【図1g】銅が部分的に充填されたビアホールの断面を示すSEM写真であって、銅がビアホールの底部から上部に充填されることを示す写真である。
【図1h】銅が部分的に充填されたトレンチの断面を示すSEM写真であって、銅がトレンチの底部から上部に充填されることを示す写真である。
【図1i】銅充填のために備えられた広いエッチング領域を示す図面である。
【図1j】銅充填の向上のための壁と柱の例示パターンよりなる広いエッチング領域を示す図面である。
【図2a】トレンチとビアホールを完全に充填するための従来の電気メッキのために十分に厚い2次銅層を示す例示断面図である。
【図2b】銅で完全に充填されたトレンチを示す例示断面図である。
【図3a】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図3b】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図3c】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図4a】銅で薄膜を形成することを示す断面図である。
【図4b】銅で薄膜を形成することを示す断面図である。
【図4c】銅で薄膜を形成することを示す断面図である。
【図4d】銅で薄膜を形成することを示す断面図である。
【図5a】前記の図1dと類似であるが、銅がやや過度充填されたトレンチの断面図である。
【図5b】トレンチ内部に配線導電体を形成するためにCMP方法で図5aの表面層を除去した結果を示す断面図である。
【図5c】上部の化学エッチング剤を示す図5aの断面図である。
【図5d】トレンチ配線導電体を形成するために上部層がエッチングされた後の図5cの断面図である。
【図5e】プラズマエッチング工程を示す図5aの断面図である。
【図5f】トレンチ内部に配線導電体を形成するために上部銅層をプラズマエッチングした後の図5eの断面図である。
【図5g】上部のフォトレジスト層を示す図5aの断面図である。
【図5h】上部銅層とエッチングにより選択的に除去されたフォトレジストを含む図5gの断面図である。
【技術分野】
【0001】
本発明は半導体技術領域のサブミクロン級でトレンチ、ビアホール、コンタクト及び薄膜のような銅系配線を触媒を使用した化学気相蒸着(CVD)によって形成する方法に関する。
【背景技術】
【0002】
信号及び電力線を提供するだけでなく能動及び受動素子を配線連結することは半導体関連製品生産工程で重要な役割を担当する。
【0003】
最も広く使われる方法は蒸着、エッチング等によってアルミニウム系金属を使用する方法である。アルミニウム合金は製造及び入手が比較的容易で安いからである。しかし、アルミニウム合金は熱的応力及び高い電気的応力に弱く、主に粒子サイズに起因するエレクトロマイグレーション問題として知られた破損を招く。
【0004】
それだけでなく、素子のデザインルールが厳しくなるにつれ、アルミニウム合金の粒子サイズは前述したエレクトロマイグレーション関連問題のためにより注目されている。アルミニウム合金は一般に良好な導電体と知られており、RC時間遅延のような電気的性能要求条件を含む配線要求条件を満足する。
【0005】
最近に回路密度が急激に増加するにつれて、エレクトロマイグレーション問題が少なく、配線導電体の強い物理的特性だけでなく短時間遅延、より優れた電気伝導度観点で高性能素子がさらに望ましくなった。結果的に、より優れた伝導性物質、特に銅物質でアルミニウム合金に代えようとする研究が活発になっている。
【0006】
銅は高い電気伝導度を有する長所があるが、その中でも、銅はエレクトロマイグレーション問題は少ないのに対してより多くの電流を運搬でき、アルミニウムに比べて堅い。一方、アルミニウムより堅いために“蒸着後−エッチング過程”が直ちに適用されるアルミニウム合金のエッチングより難しい。したがって配線導電体を形成するために、例えばダマシン工程が使われる。ここではトレンチが絶縁膜上にエッチングで形成された後、銅で充填される。その上、一つが他のものの上部に位置している、相異なる二層内の二つの導電体を連結するためにビアホールまたはコンタクトホールが利用される。このような場合、二重ダマシン工程が使われうるが、ここでは一つが他のものの上部に位置している、隣接した二層にビアホールまたはコンタクトホールとトレンチを形成する二段階工程後に一回の工程で前記ビアホールまたはコンタクトホールとトレンチを銅で充填する。
【0007】
トレンチとホールとを充填する公知の技術としては電気メッキ(electroplating:EP)方法がある。しかし、この工程は従来の半導体製造工程とあまり適していない。また、この工程は多少複雑であって量産環境で高収率を達成するためにはさらに開発される必要がある。従来の半導体素子の製造工程に符合するために、化学気相蒸着(CVD)またはスパッタリングのような物理的気相蒸着(PVD)の使用が望ましい。トレンチ及びホールを使用して配線導電体を形成するためにスパッタリング技術を使用する時、深いトレンチまたは深いホールの上端開口部の近くでピンチ−オフ現象が発生する。換言すれば、トレンチやホールの残りの部分が充填される前に開口部の上端が閉塞されてしまう。これはPVD工程中に一般に発生する、“目視線”に沿う“直進”蒸着という特異な性質のためである。これがサブミクロン級半導体素子の製造にスパッタリングが適していない理由である。
【0008】
一方、CVD方法の使用は薄膜を核形成し、これを成長可能にすると知られている。CVD方法は段差被覆性にも優れると知られていて、蒸着された膜または薄膜は角だけでなく扁平な部分(最上部と底部の扁平な部分)と側壁もよく被覆する。しかし、基板温度が約200℃で銅物質がCVDで蒸着される時に膜成長速度が50nm/分以下に落ちるが、これは低速と見なされるだけでなく薄膜の核形成後に成長開始時に島のように成長するために膜表面の凸凹が生じると報告された。
【0009】
CVD方法が薄膜形成に利用される時に薄膜のかなり低い成長速度と薄膜表面の凸凹という前述した問題を解決するために、表面上に触媒を利用する化学的蒸着方法がLeeによる米国出願第09/554,444号に提案された。ここで提案された化学気相蒸着法はハロゲン元素族に属するヨードまたはブロムを触媒としてCVDと共に使用することを提案している。この方法は銅膜の成長速度をだいぶ増加させるだけでなく結果物である膜表面の凸凹を減少させる。
【0010】
本発明は後述するように、触媒を使用したCVDでトレンチ、ビアホール、コンタクト及び薄膜のような銅配線導電体を形成する方法を提案する。
【発明の開示】
【0011】
触媒を使用した銅CVD方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法が開示されて提供される。
【0012】
本発明の第1態様では、ヨードまたはブロムを触媒として銅CVD方法と共に使用して、願わないピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。この方法はトレンチとホールの底部をピンチ−オフやボイドの発生なしに非常に速く充填し、トレンチやホールが底部から上部に充填されるにつれて蒸着速度が減少して、最上面で銅が最低速度で蒸着される。PVD方法のような従来の方法とは異なり、触媒を使用した銅CVDはトレンチとホールの上端開口部でピンチ−オフを起こさない。
【0013】
本発明の第2態様では、狭くて深いトレンチと小径で深いホール中に本発明の第1態様で説明した方法を反復的に適用して銅層を形成する方法が開示されて提供される。この方法はトレンチとホール深さだけの銅物質を許して、深いトレンチとホールが銅で充填される。一方、スパッタリング技術のような従来の方法はこのような深い浸透を許さない。
【0014】
本発明の第3態様では、最上面に非常に薄い銅層を形成する方法が開示されて提供される。これにより、薄い銅層は次の工程段階に備えてエッチバック手段で除去できるが、このような除去は普通高コストのCMP方法で行われる。通常、一般の電気メッキ技術も次の工程段階に備えて最上面に形成された銅を除去するのにCMPを必要とする。
【0015】
本発明の実施例、長所と共に本発明は、添付した図面と共に後述される実施例の詳細な説明を参照すれば最もよく理解される。
【発明を実施するための最良の形態】
【0016】
本発明によれば、回路の信号及び電力線、シリコンウェーハ上の素子と他の要素との間だけでなく能動及び受動要素を配線連結するために、触媒を使用した銅CVD工程で銅配線導電体を形成する方法が開示されて提供される。より詳細には、配線のためのトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。本発明の他の態様によれば、広い受動要素だけでなく電力素子と電力線のホールと広いトレンチとを充填する方法がここに開示されて提供される。本発明のまた他の態様によれば、電気メッキのような従来の方法を使用できない狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅CVDで充填する方法も開示される。この方法は後に経済的な理由で陥没部の残りを電気メッキするためのシード層を蒸着する手段としても使われうる。本発明の他の目的の態様は、銅配線導電体の形成に付加して、ウェーハ表面の扁平な最上部に非常に薄い膜層を形成する方法を提供する。それにより、扁平な最上部の薄膜は次の工程段階に備えて湿式または乾燥式エッチバックまたは高温プラズマエッチバック工程により除去できる。これにより、非常に高いCMP方法を使用する必要がなくなる。
【0017】
本発明によれば、触媒を使用した銅CVDの使用は底部から上部への銅の蒸着を可能にし、窮極的には、例えばトレンチの上端開口部にピンチ−オフやトレンチ内部にボイドが生じる問題なしにトレンチが充填される。さらに、本発明によれば、トレンチの底部で蒸着速度が速くて、二つのトレンチ間の扁平な最上部とトレンチの側壁で遅いために、触媒を利用する銅CVDはトレンチ、ビアホール及びコンタクトを銅で充填する理想的な工程である。特に、扁平な最上部での蒸着速度が最も遅いが、他の従来の方法に比べて銅の薄膜を蒸着する速度が速いために触媒を使用した銅CVDは扁平な表面に薄い銅層を蒸着する優れた方法である。しかし、膜厚さが厚くなるにつれて蒸着速度は急激に減少する。より厚い膜を形成するために、“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要があり、これはここに開示された本発明の一態様である。
【0018】
図1cを参照すれば、“底部を先に充填してから速く蒸着する”現象後の推論は2つである。まず、図1cで触媒は良い表面活性剤として作用し、銅原子は銅シード層の表面上で周辺を非常に速くまわる。シード層上に銅層が積もるにつれて、銅膜は成長する表面積がトレンチまたはホール中の制限された空間で最小化される方式で成長する。他の推論は、銅膜が成長するにつれて表面積は減少し、これにより触媒の“密度”が増加する。これは銅成長速度を増加させ、蒸着速度はトレンチやホールの外側より速くなる。成長速度はトレンチまたはホールの底部で一般に最も速いが、これは表面積の減少速度がトレンチまたはホールの底部で一般に最も速いからである。同じ理由で、トレンチまたはホール底部の角部が先に充填される。ここで、後述する詳細な説明から分かるが、望ましい触媒はハロゲン元素族、より詳細にはヨードとブロムである。
【0019】
本発明による触媒を使用した銅CVDを簡略に説明すれば次の通りである。図1aを参照すれば、トレンチ120が基板100上部の絶縁膜110中に形成される。図1bで、導電性物質が絶縁膜110及び基板100に浸透することを防止するバリヤー膜130が基板の最上部に先に形成される。次に、銅シード層140がバリヤー膜130の上部に形成される。次の段階は図1cに示されたように触媒150を加えることである。最後に、図1dに示されたように銅CVDによって銅物質が蒸着される。
【0020】
図1eは、銅で充填されたビアホール列の断面を示すSEM写真である。図1eはトレンチ中の銅層に比べて最上面の銅層が薄いことを示す。図1fは銅で充填されたビアホールアレイの上面を傾いた角度で撮ったSEM写真である。図1gは銅が部分的に充填されたビアホールの断面を示すSEM写真であって、銅がビアホールの底部から上部に充填されることを示す。図1hは銅が部分的に充填されたトレンチの断面を示すSEM写真であって、銅がトレンチの底部から上部に充填されることを示す。
【0021】
配線導電体を形成するために本発明により触媒を使用した銅CVDを使用すれば次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに非常に適している。なぜなら前述した方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第2に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにCMPで除去されねばならない物質を減らす長所がある。第3に、触媒を使用したCVDで前述したCMP工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて経済的である。
【0022】
本発明は後述する詳細な例示的で望ましい実施例を参照してよく理解できる。半導体素子を製造するにおいて、配線導電体を形成するために触媒を使用した銅CVDで配線導電体を形成するいくつかの例示的な方法が本発明によって開示されて提供される。当業者であれば本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えうる。したがって本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【0023】
<第1実施例>
触媒を使用した銅CVD方法でトレンチ、ビアホール及びコンタクトのような配線導電体を形成する方法が後述される。
【0024】
最初の段階はサンプルを備えることである。図1aはシリコン基板100または絶縁膜110中のホール120をエッチングしたダマシン構造を示す。これは典型的なダマシン構造である。ホール120の最上端開口部の大きさはその幅が500nmであり、縦横比は2:1である(したがって、ホール120の深さは1,000nmである)。図1bを参照すれば、ホール120を含む全面にタンタル窒化膜TaN 130がスパッタリングで被覆される。このタンタル窒化膜は導電性物質140を蒸着する間に絶縁膜110に浸透することを防止するバリヤー膜である。そうしなければ、このような浸透は半導体−絶縁体関係の基本的な保全性を変更することによって、配線導電体を形成する目的を挫折させる。バリヤー膜として適した他の物質はTa、Ti、TiN、Ta−Si−N及びTi−Si−Nである。いくつかの絶縁膜は銅の浸透を阻止する性質があって、このような絶縁物質は銅に対するバリヤー膜として作用すると知られている。図1bを参照すれば、バリヤー膜130の上部に銅シード層140がスパッタリングで形成される。シード層の厚さは絶縁膜110の上部で30nmと測定され、ホールの内壁では約3nmと測定された。最も望ましいモード数値は絶縁膜110の上部で測定された約30nmである。
【0025】
図1cを参照すれば、5Torr真空で特殊制作した反応チャバを利用して前述したように備えられたサンプルを触媒150のヨード化エチルで処理する。後続的に、図1dに示したように、ホールが銅160で充填されるように、シリコン基板サンプルを銅原料物質(hfac)Cu(vtms)で3分間180℃、5Torr全体圧力のうち銅原料物質(hfac)Cu(vtms)分圧0.7Torr下でアルゴン運搬ガスと共に処理する。ここで、リガンド(hfac)はhexaフルオロアセチルアセトネートを意味し、リガンド(vtms)はビニールトリメチルシランを意味する。これにより図1eないし図1hのSEM写真を得る。
【0026】
図1eはピンチ−オフとボイドなしに均一に充填されたホールの断面を示す。図1fは完全に充填されたホールの上面を示す。図1gは充填段階初期に得たSEM写真であって、ホールの底部から上部に充填されることを示す。図1hもトレンチの底部から上部に銅が充填されることを示すSEM写真である。
【0027】
図1g及び図1hで分かるように、銅層はトレンチとホールの底部で速く成長し、トレンチ及びホールの最上部と内部でボイドピンチ−オフなしに上部側に成長する。銅層がトレンチ及びホール外側で100nmだけ成長しても、トレンチ及びホールの上部と内部にピンチ−オフやボイドが発生しないことを確認した。
【0028】
<第2実施例>
シリコン基板に埋め込まれた配線導電体は多様な形と大きさを有する。電力及び信号適用のための配線導電体は一般に大きい。しかし、前記の第1実施例で説明したような本発明による触媒を使用した銅CVDに基づいた銅充填方法は、入力/出力(I/O)信号及び電力線のためのパッドのように非常に小さな縦横比の広い面積を充填するには適していない。
【0029】
アルミニウム合金のような他の“柔らかい”金属とは異なって銅をエッチングすることが難しいために、本発明による銅蒸着方法と共にダマシン構造が使われねばならず、本発明による銅充填方法を使用するためには小さな縦横比を有する大きいトレンチが形成されねばならない。
【0030】
図1iを参照すれば、絶縁膜190中に大きいトレンチ192が形成されている。しかし、本発明による銅充填方法はこのような過度に大きいトレンチの充填に適していない。図1jに示したパターンは本発明による銅充填方法で伝導性“パッド”を形成するために、前記の第1実施例で説明された銅充填方法を活用する例である。一方、連続的な導電層を形成するのにいくつかの狭いトレンチが必要である。前記の全体トレンチ領域を充填しすぎれば良好な導電性“パッド”が提供される。図1jを参照すれば、全体トレンチ領域190中に多くの柱194と壁196がある。これにより多くの狭いトレンチ198が提供される。このような構造は信号I/O端子及び電力線のための伝導性“パッド”を形成するために、前記第1実施例で説明された本発明による銅充填方法を活用するより適当である。
【0031】
<第3実施例>
第1実施例で既に説明したように、図2aを参照すれば、最上面だけでなくトレンチ220内部にバリヤー膜230とシード層240を有するシリコン基板サンプルが備えられる。一般に、スパッタリング方法がシード層240だけでなくバリヤー膜230を形成するのに利用される。しかし、トレンチ及びビアホールの上端開口部が狭い場合にはTaNまたはTiNを使用してバリヤー膜230を形成するのにCVD方法が利用されることがあり、またシード層240を形成するのに触媒としてヨード化エチルを使用する銅CVD方法も利用されうる。銅原料物質(hfac)Cu(vtms)は第1実施例と同様にここに再び使われる。
【0032】
触媒ヨード化エチルは、図1cに示したように触媒を使用した銅CVDによって追加的な銅層260を形成する時にも加わりうるが、2次銅層260は電気メッキするための電極として使われるのに十分な厚さ(100nm以下)で形成する。電気メッキで完全に充填された銅層270が図2bに示される。
【0033】
この例示的な実施例は多少広いトレンチ、ビアホール及びコンタクトを充填する経済的な方法である。触媒を使用した銅CVDに使われる銅原料物質が電気メッキに使われる銅原料物質よりはるかに高いからである。
【0034】
<第4実施例>
一般に、二重ダマシン構造に電気メッキを使用することは難しいが、これは図3aでスタックされたトレンチ324で表現されたようにビアホールとスタックされたトレンチが深いからである。本発明による触媒を使用した銅充填方法はこのような二重ダマシン構造の状況でより適した方法である。
【0035】
図3aを参照すれば、導電層342が基板300上面の第1絶縁膜310上にパターニングされている。導電体パターン342を有する第1絶縁膜310を通常の方法で平坦化した後、第2絶縁膜312が第1絶縁膜310上に蒸着され、コンタクトホール322が第2絶縁膜312内にエッチングされる。第3絶縁膜314を形成した後、トレンチ324がエッチングされる。結果的に、トレンチ324とコンタクトホール322とを含む二重ダマシン構造が形成される。次に、図3bを参照すれば、後続工程中に伝導性物質が絶縁膜に浸透することを防止するバリヤー膜302を全面に被覆した後、トレンチ324とコンタクトホール322とを充填するために銅シード層344がヨード化エチルを触媒として使用する銅CVD方法で形成される。シード層344の成長周期中にコンタクトホール322は図3bに示したように銅で充填される。一般に、ホールはトレンチより非常に速く銅で充填されるために、触媒を使用した銅CVD方法でホールは既に充填されたが、まだ充填が終わってないトレンチを充填するのには電気メッキ技術が利用されうる。後続的に、トレンチ324は図3cのように銅層352を電気メッキすることによって充填される。銅シード層344は銅シード層344が電気メッキの電極として使われうるほど厚くせねばならない(望ましくは100nm以下)。
【0036】
本発明によれば、ピンチ−オフとボイド発生なしにトレンチ、ビアホール及びコンタクトを銅で充填する。
【0037】
<第5実施例>
回路密度が増加するにつれてデザインルールは益々厳しくなり、トレンチとホールの上端開口部は益々狭くなって小さくなる。このような場合に、触媒は底部に深く浸透できなくて従来のスパッタリング方法は銅シード層を形成するのに適していない。したがって“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要がある。本実施例ではこのような場合の解決法を提示する。
【0038】
図4を参照すれば、第1実施例で説明されたように、シリコン基板410上の絶縁膜420中にトレンチまたはホールを形成した後、TiNまたはTaNを使用してバリヤー膜430を形成する。銅シード層440を形成するために、銅シード層の厚さが70nmを超えない(扁平な上面で測定した時)まで“触媒を加えてから銅を蒸着する”サイクルを少なくとも2回連続して反復的に行う。後続的に、前述した方法で形成された銅シード層が2次銅層450を形成するための電気メッキの電極として使われうる。
【0039】
本発明によれば、ピンチ−オフとボイドのない銅層450を、第1銅シード層440を電極として使用する電気メッキ方法で製造する。
【0040】
最後に、図4の導電体の扁平な上面を、後続工程で銅配線導電体を形成する段階を行うために必ず除去せねばならない。
【0041】
<第6実施例>
本発明によれば、触媒を使用した銅CVDで配線導電体を形成する方法は既に言及したように多くの長所を有する。まず、銅層成長速度はトレンチ、ビアホール及びコンタクトのように狭くて深い構造の底部で最も速い。順次に銅層が成長するにつれて成長速度は急激に減少し、一般に上面で最も遅くなる。結果的に、例えば図5aを参照すれば、トレンチ520は銅で速く充填されるが、上面には銅層554が一般に遅く成長して薄い銅層554だけ形成される。後続の段階で、良好な配線導電体を形成するために、導電層530、540、554は導電体の次の層が積もるように除去されねばならない。
【0042】
図5bは、本発明によって図5aの上部導電層530、540、554を従来のCMP方法で除去して平坦化する方法を示す。
【0043】
<第7実施例>
これは本発明によって図5aの上部導電層530、540、554をCMP方法で除去して平坦化する他の例示的方法である。図5cを参照すれば、化学エッチング剤580が銅層554の全面に加わって、図5dに示したように導電層のない扁平な表面が形成される。これは本発明により図5aの上面導電層530、540、554が非常に薄いために可能である。
【0044】
<第8実施例>
これは本発明によって図5aの上面導電層530、540、554を高温プラズマエッチングで除去して平坦化するさらに他の例示的方法である。図5eを参照すれば、高温プラズマエッチング582が図5aの上面導電層530、540、554を除去するために全面に加えられる。その結果、図5fの平坦な表面を得られる。これは本発明によって図5aの上面の導電層530、540、554が非常に薄いために可能である。
【0045】
<第9実施例>
これは本発明によって図5aの上面の導電層530、540、554を選択的エッチングで除去して平坦化するさらに他の例示的方法である。図5gを参照すれば、フォトレジストバリヤー膜584が必要に応じて形成される。次に残っている部分がエッチングされて、表面に導電体が残っていない扁平な上面だけでなく“突出した”導電体570dが形成される。これは本発明によって図5aの上面導電層530、540、554が非常に薄いために可能である。この“突出した”導電体570dは、例えばI/O端子のパッドとして使われうる。
【0046】
以上、本発明を望ましい実施例をあげて詳細に説明した。当業者であれば、本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えられる。したがって、本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【産業上の利用可能性】
【0047】
配線導電体を形成するために本発明によって触媒を使用した銅CVDを使用することは次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに適している。なぜなら前記の方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第2に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを速く充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにCMPで除去されねばならない物質を減らす長所がある。第3に、触媒を使用したCVDで前述したCMP工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて非常に経済的である。
【図面の簡単な説明】
【0048】
【図1a】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1b】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1c】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1d】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図1e】銅で充填されたビアホール列の断面を示す走査電子顕微鏡(SEM)写真である。
【図1f】銅で充填されたビアホールアレイの上面を傾いた角度で撮ったSEM写真である。
【図1g】銅が部分的に充填されたビアホールの断面を示すSEM写真であって、銅がビアホールの底部から上部に充填されることを示す写真である。
【図1h】銅が部分的に充填されたトレンチの断面を示すSEM写真であって、銅がトレンチの底部から上部に充填されることを示す写真である。
【図1i】銅充填のために備えられた広いエッチング領域を示す図面である。
【図1j】銅充填の向上のための壁と柱の例示パターンよりなる広いエッチング領域を示す図面である。
【図2a】トレンチとビアホールを完全に充填するための従来の電気メッキのために十分に厚い2次銅層を示す例示断面図である。
【図2b】銅で完全に充填されたトレンチを示す例示断面図である。
【図3a】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図3b】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図3c】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図4a】銅で薄膜を形成することを示す断面図である。
【図4b】銅で薄膜を形成することを示す断面図である。
【図4c】銅で薄膜を形成することを示す断面図である。
【図4d】銅で薄膜を形成することを示す断面図である。
【図5a】前記の図1dと類似であるが、銅がやや過度充填されたトレンチの断面図である。
【図5b】トレンチ内部に配線導電体を形成するためにCMP方法で図5aの表面層を除去した結果を示す断面図である。
【図5c】上部の化学エッチング剤を示す図5aの断面図である。
【図5d】トレンチ配線導電体を形成するために上部層がエッチングされた後の図5cの断面図である。
【図5e】プラズマエッチング工程を示す図5aの断面図である。
【図5f】トレンチ内部に配線導電体を形成するために上部銅層をプラズマエッチングした後の図5eの断面図である。
【図5g】上部のフォトレジスト層を示す図5aの断面図である。
【図5h】上部銅層とエッチングにより選択的に除去されたフォトレジストを含む図5gの断面図である。
【特許請求の範囲】
【請求項1】
シリコン基板の絶縁膜に陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
前記全面にCVD方法で銅物質を蒸着する段階とを順に含む配線導電体の形成方法。
【請求項2】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項1に記載の配線導電体の形成方法。
【請求項3】
前記バリヤー膜はTaNまたはTiN、または両方ともで形成する請求項2に記載の配線導電体の形成方法。
【請求項4】
前記バリヤー膜はTa、Ti、Ta−Si−N及びTi−Si−Nまたはこれらの任意の組合わせを利用して形成する請求項2に記載の配線導電体の形成方法。
【請求項5】
前記陥没部は互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせとを含む請求項1に記載の配線導電体の形成方法。
【請求項6】
前記陥没部は単一または二重ダマシンまたはこれらの組合わせを含む請求項1に記載の配線導電体の形成方法。
【請求項7】
前記触媒はヨードまたはブロム、または両方ともである請求項1に記載の配線導電体の形成方法。
【請求項8】
前記触媒はハロゲン元素族の元素またはこれらの任意の組合わせである請求項1に記載の配線導電体の形成方法。
【請求項9】
CVDに使われる銅物質は(hfac)Cu(vtms)である請求項1に記載の配線導電体の形成方法。
【請求項10】
銅を蒸着するためのCVDチャンバの温度は50℃より高く、250℃より低い請求項9に記載の配線導電体の形成方法。
【請求項11】
前記銅シード層の厚さは100nmを超えない請求項1に記載の配線導電体の形成方法。
【請求項12】
銅を蒸着するためのCVDチャンバの作動圧力は10Torr未満である請求項1に記載の配線導電体の形成方法。
【請求項13】
シリコン基板の絶縁膜に単一ダマシン、二重ダマシンまたはこれらの組合わせを形成する段階と、
全面にシード層を形成する段階と、
二重ダマシン構造を構成するためにバリヤー膜と銅シード層とを形成する段階を反復する段階と、
前記銅シード層は触媒を使用した銅CVD方法で形成する段階と、
残っている伝導性銅層を前記銅シード層を電極として使用する電気メッキ技術で形成する段階とを順に含む配線導電体の形成方法。
【請求項14】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項13に記載の配線導電体の形成方法。
【請求項15】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項14に記載の配線導電体の形成方法。
【請求項16】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項13に記載の配線導電体の形成方法。
【請求項17】
銅CVDを使用して前記銅シード層を形成するための銅物質は(hfac)Cu(vtms)である請求項13に記載の配線導電体の形成方法。
【請求項18】
前記銅シード層はスパッタリングで形成し、前記残っている伝導性銅層は前記バリヤー膜及び前記銅シード層を形成した後、触媒を使用した銅CVDで形成する請求項13に記載の配線導電体の形成方法。
【請求項19】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項18に記載の配線導電体の形成方法。
【請求項20】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項18に記載の配線導電体の形成方法。
【請求項21】
触媒を利用する銅CVDを使用して前記残っている伝導性銅層を形成するための銅物質は(hfac)Cu(vtms)である請求項18に記載の配線導電体の形成方法。
【請求項22】
互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせのような陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
トレンチ、ホール、空洞、コンタクトなどを充填するために銅CVD方法で前記全面に銅物質を蒸着する段階と、
前記表面の扁平な部分に薄い銅層が形成されるまで銅を蒸着する段階と、
後続の工程段階で前記薄い銅層を除去する段階とを順に含む配線導電体の形成方法。
【請求項23】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項22に記載の配線導電体の形成方法。
【請求項24】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項23に記載の配線導電体の形成方法。
【請求項25】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項22に記載の配線導電体の形成方法。
【請求項26】
銅CVDを使用して前記銅シード層を形成するための銅物質は(hfac)Cu(vtms)である請求項22に記載の配線導電体の形成方法。
【請求項27】
前記薄い銅層を除去する段階はCMP方法で行う請求項22に記載の配線導電体の形成方法。
【請求項28】
前記薄い銅層を除去する段階は湿式化学的エッチング方法で行う請求項22に記載の配線導電体の形成方法。
【請求項29】
前記薄い銅層を除去する段階は高温プラズマ−エッチング方法で行う請求項22に記載の配線導電体の形成方法。
【請求項30】
前記薄い銅層を除去する段階は、パッドとして使用するためのトレンチ、ホール、空洞、コンタクトなどの陥没部の上部を保存するためのフォトレジストパターンを使用して選択的湿式エッチングで行う請求項22に記載の配線導電体の形成方法。
【請求項1】
シリコン基板の絶縁膜に陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
前記全面にCVD方法で銅物質を蒸着する段階とを順に含む配線導電体の形成方法。
【請求項2】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項1に記載の配線導電体の形成方法。
【請求項3】
前記バリヤー膜はTaNまたはTiN、または両方ともで形成する請求項2に記載の配線導電体の形成方法。
【請求項4】
前記バリヤー膜はTa、Ti、Ta−Si−N及びTi−Si−Nまたはこれらの任意の組合わせを利用して形成する請求項2に記載の配線導電体の形成方法。
【請求項5】
前記陥没部は互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせとを含む請求項1に記載の配線導電体の形成方法。
【請求項6】
前記陥没部は単一または二重ダマシンまたはこれらの組合わせを含む請求項1に記載の配線導電体の形成方法。
【請求項7】
前記触媒はヨードまたはブロム、または両方ともである請求項1に記載の配線導電体の形成方法。
【請求項8】
前記触媒はハロゲン元素族の元素またはこれらの任意の組合わせである請求項1に記載の配線導電体の形成方法。
【請求項9】
CVDに使われる銅物質は(hfac)Cu(vtms)である請求項1に記載の配線導電体の形成方法。
【請求項10】
銅を蒸着するためのCVDチャンバの温度は50℃より高く、250℃より低い請求項9に記載の配線導電体の形成方法。
【請求項11】
前記銅シード層の厚さは100nmを超えない請求項1に記載の配線導電体の形成方法。
【請求項12】
銅を蒸着するためのCVDチャンバの作動圧力は10Torr未満である請求項1に記載の配線導電体の形成方法。
【請求項13】
シリコン基板の絶縁膜に単一ダマシン、二重ダマシンまたはこれらの組合わせを形成する段階と、
全面にシード層を形成する段階と、
二重ダマシン構造を構成するためにバリヤー膜と銅シード層とを形成する段階を反復する段階と、
前記銅シード層は触媒を使用した銅CVD方法で形成する段階と、
残っている伝導性銅層を前記銅シード層を電極として使用する電気メッキ技術で形成する段階とを順に含む配線導電体の形成方法。
【請求項14】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項13に記載の配線導電体の形成方法。
【請求項15】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項14に記載の配線導電体の形成方法。
【請求項16】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項13に記載の配線導電体の形成方法。
【請求項17】
銅CVDを使用して前記銅シード層を形成するための銅物質は(hfac)Cu(vtms)である請求項13に記載の配線導電体の形成方法。
【請求項18】
前記銅シード層はスパッタリングで形成し、前記残っている伝導性銅層は前記バリヤー膜及び前記銅シード層を形成した後、触媒を使用した銅CVDで形成する請求項13に記載の配線導電体の形成方法。
【請求項19】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項18に記載の配線導電体の形成方法。
【請求項20】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項18に記載の配線導電体の形成方法。
【請求項21】
触媒を利用する銅CVDを使用して前記残っている伝導性銅層を形成するための銅物質は(hfac)Cu(vtms)である請求項18に記載の配線導電体の形成方法。
【請求項22】
互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせのような陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
トレンチ、ホール、空洞、コンタクトなどを充填するために銅CVD方法で前記全面に銅物質を蒸着する段階と、
前記表面の扁平な部分に薄い銅層が形成されるまで銅を蒸着する段階と、
後続の工程段階で前記薄い銅層を除去する段階とを順に含む配線導電体の形成方法。
【請求項23】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項22に記載の配線導電体の形成方法。
【請求項24】
前記バリヤー膜を形成するのに使われる物質はTa、Ti、TaN、TiN、Ta−Si−N及びTi−Si−Nである請求項23に記載の配線導電体の形成方法。
【請求項25】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項22に記載の配線導電体の形成方法。
【請求項26】
銅CVDを使用して前記銅シード層を形成するための銅物質は(hfac)Cu(vtms)である請求項22に記載の配線導電体の形成方法。
【請求項27】
前記薄い銅層を除去する段階はCMP方法で行う請求項22に記載の配線導電体の形成方法。
【請求項28】
前記薄い銅層を除去する段階は湿式化学的エッチング方法で行う請求項22に記載の配線導電体の形成方法。
【請求項29】
前記薄い銅層を除去する段階は高温プラズマ−エッチング方法で行う請求項22に記載の配線導電体の形成方法。
【請求項30】
前記薄い銅層を除去する段階は、パッドとして使用するためのトレンチ、ホール、空洞、コンタクトなどの陥没部の上部を保存するためのフォトレジストパターンを使用して選択的湿式エッチングで行う請求項22に記載の配線導電体の形成方法。
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図1h】
【図1i】
【図1j】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図5h】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図1h】
【図1i】
【図1j】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図5h】
【公開番号】特開2007−123923(P2007−123923A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2006−336416(P2006−336416)
【出願日】平成18年12月13日(2006.12.13)
【分割の表示】特願2001−545352(P2001−545352)の分割
【原出願日】平成12年12月15日(2000.12.15)
【出願人】(502178388)エー・エス・エムジニテックコリア株式会社 (2)
【Fターム(参考)】
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願日】平成18年12月13日(2006.12.13)
【分割の表示】特願2001−545352(P2001−545352)の分割
【原出願日】平成12年12月15日(2000.12.15)
【出願人】(502178388)エー・エス・エムジニテックコリア株式会社 (2)
【Fターム(参考)】
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