記憶装置、半導体装置
【課題】データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を目的の一とする。
【解決手段】記憶素子と、記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する記憶装置。上記容量素子が有する一対の電極の少なくとも一方は、遮光性を有している。さらに、上記記憶装置は遮光性を有する導電膜或いは絶縁膜を有しており、上記活性層が、遮光性を有する電極と、遮光性を有する導電膜或いは絶縁膜との間に位置する。
【解決手段】記憶素子と、記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する記憶装置。上記容量素子が有する一対の電極の少なくとも一方は、遮光性を有している。さらに、上記記憶装置は遮光性を有する導電膜或いは絶縁膜を有しており、上記活性層が、遮光性を有する電極と、遮光性を有する導電膜或いは絶縁膜との間に位置する。
【発明の詳細な説明】
【技術分野】
【０００１】
記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いる絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）が、既に知られている。
【０００３】
上記、酸化物半導体を用いたトランジスタは、光、特に紫外線などの可視光よりも短波長側の領域の光によって、閾値電圧のシフト、オフ電流の上昇などの特性の劣化が生じることが知られている。半導体装置に用いられるトランジスタには、特性の変化が小さいこと、或いは特性の変化によって生じるばらつきが小さいことが望まれる。そのため、特許文献１または特許文献２に開示されているように、光によるトランジスタの特性の劣化を防ぐことを目的とした技術が、研究開発されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０２１５２０号公報
【特許文献２】特開２００９−２７７７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記酸化物半導体をチャネル形成領域に含むトランジスタを、スイッチング素子として用いた半導体記憶装置（以下、単に記憶装置とする）の場合、上記トランジスタの閾値電圧がシフトする、或いはオフ電流が上昇することによって、記憶素子に保持されるべき電荷が放出されやすくなり、データを保持できる期間が短くなりやすい。よって、記憶装置において正確なデータが保持される期間をより長く確保するためには、光の照射に起因するトランジスタの特性の劣化を防ぐことが重要である。
【０００６】
また、上記記憶装置は、各メモリセルの占める面積が小さいほど、単位面積あたりの記憶容量を高めることができる。しかし、メモリセルの占める面積が小さくなると、記憶素子の電荷を保持するために各メモリセルに設けられた容量素子の専有面積も、縮小化せざるを得ない。よって、容量素子は、記憶装置において長期間のデータが保持できる程度の大きさの容量値を確保しにくくなる。
【０００７】
上述の課題に鑑み、本発明は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る記憶装置は、記憶素子として機能するトランジスタと、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する。或いは、本発明の一態様に係る記憶装置は、記憶素子として機能する容量素子と、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体をチャネル形成領域に含むトランジスタとを有する。
【０００９】
そして、上記容量素子が有する一対の電極の少なくとも一方は遮光性を有している。さらに、本発明の一態様に係る記憶装置は、遮光性を有する導電膜或いは絶縁膜などの遮光層を有しており、上記活性層が遮光性を有する電極と、遮光層との間に、位置することを特徴とする。
【００１０】
記憶素子として機能するトランジスタの活性層にも、酸化物半導体が含まれていても良い。
【００１１】
酸化物半導体は、シリコンの約３倍程度の大きなバンドギャップを有し、シリコンよりも真性キャリア密度が低い。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。上記構成を有するトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。
【００１２】
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化され、酸素欠損が低減された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化され、酸素欠損が低減された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化され、酸素欠損が低減された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を下げることができる。
【００１３】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定はＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１４】
具体的に、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化され、酸素欠損が低減された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【００１５】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００１６】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【発明の効果】
【００１７】
本発明の一態様では、酸化物半導体を活性層に含むトランジスタを、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜で、上記活性層を挟むことで、光によって上記トランジスタの特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を容量素子の電極として用いる。よって、容量素子とトランジスタとが重なるようにメモリセル内に配置されるため、容量素子の専有面積、或いは容量値を確保しつつも、メモリセルの占める面積を縮小化することができる。
【００１８】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【図面の簡単な説明】
【００１９】
【図１】メモリセルの回路図と断面図。
【図２】メモリセルの回路図。
【図３】メモリセルの上面図。
【図４】メモリセルの断面図。
【図５】メモリセルの断面図。
【図６】記憶部の回路図。
【図７】記憶部の回路図。
【図８】記憶部のタイミングチャート。
【図９】記憶装置のブロック図。
【図１０】記憶装置のブロック図。
【図１１】読み出し回路の回路図。
【図１２】特性評価用回路の回路図。
【図１３】特性評価用回路のタイミングチャート。
【図１４】特性評価回路における経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す図。
【図１５】特性評価回路における経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す図。
【図１６】特性評価回路におけるノードＡの電位とリーク電流の関係を示す図。
【図１７】ＲＦタグのブロック図。
【図１８】記憶媒体の構成を示す図。
【図１９】電子機器の図。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００２２】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図で示す。図１（Ａ）に示す回路図では、メモリセル１０１が、記憶素子として機能するトランジスタ１０２と、スイッチング素子として機能するトランジスタ１０３と、容量素子１０４とを有する。記憶素子として機能するトランジスタ１０２は、ゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。
【００２３】
メモリセル１０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。
【００２４】
なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子とし、メモリセル１０１が有するトランジスタ１０２、トランジスタ１０３、容量素子１０４の接続関係を説明する。
【００２５】
図１（Ａ）に示すメモリセル１０１では、トランジスタ１０３の第１端子に接続されているノードに、データを含む信号の電位が与えられている。また、トランジスタ１０３の第２端子は、トランジスタ１０２のゲート電極に接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が所定の電位が与えられているノードに接続されている。
【００２６】
また、図１（Ｂ）に、図１（Ａ）とは異なるメモリセルの構成を、一例として回路図で示す。図１（Ｂ）に示す回路図では、メモリセル１０１が、記憶素子として機能する容量素子１０５と、スイッチング素子として機能するトランジスタ１０３とを有する。記憶素子として機能する容量素子１０５に電荷を蓄積させることで、データを記憶する。
【００２７】
図１（Ｂ）に示すメモリセル１０１では、トランジスタ１０３の第１端子に接続されているノードに、データを含む信号の電位が与えられている。また、容量素子１０５が有する一対の電極は、一方がトランジスタ１０３の第２端子に接続され、他方が所定の電位が与えられているノードに接続されている。
【００２８】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００２９】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３０】
本発明の一態様では、図１（Ａ）または図１（Ｂ）に示した上記スイッチング素子として機能するトランジスタ１０３のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体を含むことを特徴とする。上述したような特性を有する酸化物半導体をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ１０３を実現することができる。上記構成を有するトランジスタ１０３を、記憶素子として機能するトランジスタ１０２或いは容量素子１０５に蓄積された電荷を保持するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。
【００３１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【００３２】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体を挙げることができる。炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや耐熱温度の低いガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。
【００３３】
なお、図１（Ａ）において、記憶素子として機能するトランジスタ１０２は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ１０２の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル１０１内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ１０２の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル１０１からのデータの読み出しを高速で行うことができる。
【００３４】
なお、図１（Ａ）または図１（Ｂ）では、トランジスタ１０３がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ１０３が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【００３５】
また、図１（Ｂ）では、メモリセル１０１がスイッチング素子として機能するトランジスタ１０３を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１０１がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００３６】
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
【００３７】
次いで、図１（Ｃ）に、図１（Ａ）が有するトランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図１（Ｃ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図１（Ｃ）と同様の構成を採用することができる。
【００３８】
図１（Ｃ）に示す断面図では、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【００３９】
具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。
【００４０】
また、トランジスタ１０３は、電極１１４を覆っている絶縁膜１１１上に、ゲート電極１１５と、ゲート電極１１５上の絶縁膜１１６と、絶縁膜１１６を間に挟んでゲート電極１１５と重なる、酸化物半導体を含んだ活性層１１７と、活性層１１７上のソース電極１１８、ドレイン電極１１９と有している。さらに、トランジスタ１０３は、活性層１１７、ソース電極１１８及びドレイン電極１１９を覆っている絶縁膜１２０を構成要素に含んでいても良い。トランジスタ１０３は、ボトムゲート型であり、なおかつ、ソース電極１１８とドレイン電極１１９の間において、活性層１１７の一部がエッチングされたチャネルエッチ構造である。
【００４１】
なお、図１（Ｃ）では、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００４２】
そして、本発明の一態様においては、図１（Ｃ）に示すように、遮光性を有する絶縁膜１２１が、トランジスタ１０３を覆うように形成されている。具体的には、トランジスタ１０３の活性層１１７と重なるように、遮光層として機能する絶縁膜１２１を形成する。
【００４３】
なお、遮光性を有する絶縁膜、配線または電極などの遮光層は、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。具体的には、吸収端波長をλ０とすると、遮光層は、波長が１００ｎｍ以上、λ０＋１００ｎｍ以下の光の透過率が５０％以下、より好ましくは３０％以下とする。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて形成された活性層１１７の吸収端波長が３９３ｎｍにある場合、遮光層は、１００ｎｍ以上４９３ｎｍ以下の光の透過率が、５０％以下、より好ましくは３０％以下とする。なお、上記波長範囲に含まれる全ての光が、上記透過率を満たしている必要はなく、少なくとも上記波長範囲に含まれる一の波長の光が、上記透過率の範囲を満たしていれば良い。さらに、上記波長範囲よりも、長波長側の光の透過率も上記範囲を満たしていることが、酸化物半導体の光の劣化を防ぐという点において望ましい。
【００４４】
例えば、絶縁膜１２１は、カーボンブラック、二酸化チタンよりも酸化数が小さい低次酸化チタンなどの黒色顔料や、二酸化チタン、酸化亜鉛などの紫外線吸収剤が分散された樹脂を用いて形成することができる。樹脂には、例えば、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の有機樹脂、シロキサン系樹脂などを用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素）のうち、少なくとも１種を有していても良い。
【００４５】
なお、絶縁膜１２１に樹脂を用いる場合、樹脂中に含まれる水素、水などの不純物が、活性層１１７、絶縁膜１１６、或いは、活性層１１７と他の絶縁膜の界面とその近傍に入り込むのを防ぐために、絶縁膜１２１と、活性層１１７の間に、バリア性の高い材料を用いた絶縁膜１２２を形成するのが望ましい。バリア性の高い絶縁膜１２２として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。また、活性層１１７と、窒素の含有比率が高い絶縁膜１２２とが直接触れると、トランジスタ１０３の特性が劣化することがあるので、図１（Ｃ）に示すように、活性層１１７と絶縁膜１２２の間に、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜１２０を形成することが望ましい。
【００４６】
また、酸素を含む無機材料を活性層１１７に接している絶縁膜１２０に用いることで、水分または水素を低減させるための加熱処理により活性層１１７中に酸素欠損が発生していたとしても、活性層１１７に絶縁膜１２０から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１１７をｉ型に近づけることができ、酸素欠損によるトランジスタ１０３の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【００４７】
また、酸素雰囲気下で活性層１１７に加熱処理を施すことで、酸化物半導体に酸素を添加し、活性層１１７中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００４８】
或いは、イオン注入法またはイオンドーピング法などを用いて、活性層１１７に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を活性層１１７に添加すれば良い。
【００４９】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００５０】
さらに、本発明の一態様においては、図１（Ｃ）に示すように、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１１７と重なる位置に形成されている。
【００５１】
上記構成により、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する絶縁膜１２１との間に活性層１１７が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１１７に入射するのを防ぐことができる。
【００５２】
次いで、図１（Ｄ）に、図１（Ａ）が有するトランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図１（Ｄ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図１（Ｄ）と同様の構成を採用することができる。
【００５３】
図１（Ｄ）に示す断面図では、図１（Ｃ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【００５４】
具体的な容量素子１０４と、トランジスタ１０３の構成は、図１（Ｃ）と同じである。そして、図１（Ｄ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている。具体的には、トランジスタ１０３の活性層１１７と重なるように、遮光性を有する配線１２３を形成する。
【００５５】
遮光性を有する配線１２３に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、配線１２３には、導電性と遮光性を兼ね備えた金属を用いる。例えば、配線１２３には、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。
【００５６】
さらに、図１（Ｄ）では、図１（Ｃ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１１７と重なる位置に形成されている。
【００５７】
上記構成により、図１（Ｄ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１１７が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１１７に入射するのを防ぐことができる。
【００５８】
なお、図１（Ｃ）、図１（Ｄ）において、トランジスタ１０３は、絶縁膜１２０上において活性層１１７のチャネル形成領域と重なる位置にバックゲート電極を有していても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１１５と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【００５９】
なお、図１（Ｃ）と図１（Ｄ）では、トランジスタ１０３がボトムゲート型であり、なおかつ、チャネルエッチ構造を有する場合について示したが、本発明の一態様で用いられるトランジスタの構造は、この構成に限定されない。
【００６０】
本発明の一態様では、酸化物半導体を活性層１１７に含むトランジスタ１０３を、記憶素子として用いるトランジスタ１０２または容量素子１０５における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの層で、上記活性層１１７を挟むことで、光によって上記トランジスタ１０３の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子１０４または容量素子１０５の電極１１２或いは電極１１４として用いる。よって、容量素子１０４または容量素子１０５とトランジスタ１０３とが重なるようにメモリセル１０１内に配置されるため、容量素子１０４または容量素子１０５の専有面積、或いは容量値を確保しつつも、メモリセル１０１の占める面積を縮小化することができる。
【００６１】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【００６２】
次いで、図２に、メモリセル１０１における各種配線の、より具体的な接続構成の例を示す。
【００６３】
図２（Ａ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能する容量素子１０５とを有する。トランジスタ１０３のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ１０３の第１端子はデータ線ＤＬに接続されており、第２端子は容量素子１０５の一方の電極に接続されている。容量素子１０５の他方の電極は、グラウンドなどの固定電位が与えられているノードに接続されている。
【００６４】
図２（Ａ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、データ線ＤＬからデータを含む信号の電位が、トランジスタ１０３を介して容量素子１０５の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１０５に蓄積されている電荷量が制御されることで、容量素子１０５へのデータの書き込みが行われる。
【００６５】
次いで、データの保持時には、トランジスタ１０３がオフになり、容量素子１０５において電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、容量素子１０５に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ１０３にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００６６】
データの読み出し時には、トランジスタ１０３がオンになり、データ線ＤＬを介して容量素子１０５に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【００６７】
図２（Ｂ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子は第１データ線ＤＬａに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子は第２データ線ＤＬｂに接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００６８】
図２（Ｂ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介してトランジスタ１０２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量、及び容量素子１０４に蓄積される電荷量が制御されることで、トランジスタ１０２及び容量素子１０４へのデータの書き込みが行われる。
【００６９】
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１０２のゲート容量、及び容量素子１０４に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ１０３にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００７０】
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子１０４が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂの電位の変化は、トランジスタ１０２のゲート電極に与えられる。トランジスタ１０２は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ１０２のゲート電極の電位が変化することで得られるトランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００７１】
図２（Ｃ）に示すメモリセル１０１は、一つのデータ線ＤＬが、第１データ線ＤＬａと第２データ線ＤＬｂの機能を併せ持っている点において、図２（Ｂ）に示すメモリセル１０１と異なっている。具体的に、図２（Ｃ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子はデータ線ＤＬに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子はデータ線ＤＬに接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００７２】
図２（Ｃ）に示すメモリセル１０１は、データの書き込み、保持、読み出しなどの動作を、図２（Ｂ）に示すメモリセル１０１と同様に行うことができる。
【００７３】
図２（Ｄ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４と、データの読み出しを制御するスイッチング素子として機能するトランジスタ１０６とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子は第１データ線ＤＬａに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子は、トランジスタ１０６の第２端子に接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ１０６が有する第１端子は、第２データ線ＤＬｂに接続されている。トランジスタ１０６のゲート電極は、第２ワード線ＷＬｂに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が固定電位の与えられているノードに接続されている。
【００７４】
図２（Ｄ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介してトランジスタ１０２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量、容量素子１０４に蓄積される電荷量が制御されることで、トランジスタ１０２及び容量素子１０４へのデータの書き込みが行われる。
【００７５】
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１０２のゲート容量、容量素子１０４に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００７６】
データの読み出し時には、第２ワード線ＷＬｂの電位が変化することでトランジスタ１０６がオンになる。トランジスタ１０６がオンになると、トランジスタ１０２には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００７７】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶装置が有するメモリセルの、具体的な構成の一例について説明する。なお、本実施の形態では、図２（Ｃ）に示す回路構成を有したメモリセルを例に挙げて、その構造について説明する。
【００７８】
図３に、メモリセルの上面図の一例を示す。なお、図３では、メモリセルの構成を明確にするために、遮光性を有する絶縁膜以外の絶縁膜は、全て省略して示している。また、図３の破線Ａ１−Ａ２における断面図を、図４に示す。
【００７９】
図３、図４に示すメモリセルは、絶縁表面を有する基板１１０上に、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４とを有する。そして、基板１１０上に形成された容量素子１０４は絶縁膜１１１に覆われており、絶縁膜１１１上にはトランジスタ１０２と、トランジスタ１０３とが形成されている。そして、容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっている。
【００８０】
具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。
【００８１】
また、トランジスタ１０３は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１と、導電膜１３０及び導電膜１３１に接する、酸化物半導体を含んだ活性層１３２と、導電膜１３０、導電膜１３１、活性層１３２を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３２と重なるゲート電極１３４とを有する。
【００８２】
図３、図４に示すトランジスタ１０３は、トップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１が、活性層１３２の下側で接している、ボトムコンタクト構造である。
【００８３】
また、トランジスタ１０２は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５と、導電膜１３１及び導電膜１３５に接する、酸化物半導体を含んだ活性層１３６と、導電膜１３１、導電膜１３５、活性層１３６を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３６と重なるゲート電極１３７とを有する。
【００８４】
図３、図４に示すトランジスタ１０２は、トランジスタ１０３と同様にトップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５が、活性層１３６の下側で接している、ボトムコンタクト構造である。
【００８５】
また、図３、図４では、トランジスタ１０２、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０２、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００８６】
そして、導電膜１３０は、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接している。
【００８７】
また、トランジスタ１０２及びトランジスタ１０３を覆うように、絶縁膜１３９が形成されている。そして、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４０を介してトランジスタ１０２のゲート電極１３７に接続された、遮光性を有する導電膜１４１が形成されている。また、導電膜１４１は、絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２を介して、導電膜１３０に接続されている。また、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４３を介してトランジスタ１０３のゲート電極１３４に接続された、遮光性を有する導電膜１４４が形成されている。
【００８８】
遮光性を有する導電膜１４１は、少なくともトランジスタ１０２の活性層１３６の一部と重なる位置に形成する。なお、活性層１３６に入射する光をより防ぐためには、活性層１３６全体を完全に導電膜１４１で覆うのが望ましい。
【００８９】
また、遮光性を有する導電膜１４４は、少なくともトランジスタ１０３の活性層１３２の一部と重なる位置に形成する。なお、活性層１３２に入射する光をより防ぐためには、活性層１３２全体を完全に導電膜１４４で覆うのが望ましい。
【００９０】
さらに、本発明の一態様では、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている。活性層１３２と、活性層１３６とは、少なくともその一部が電極１１２或いは電極１１４と重なっていれば良い。しかし、活性層１３２或いは活性層１３６に入射する光をより防ぐためには、活性層１３２全体、或いは活性層１３６全体が、完全に電極１１２或いは電極１１４と重なるようにするのが望ましい。
【００９１】
遮光性を有する電極１１２、電極１１４、導電膜１４１、導電膜１４４に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、電極１１２、電極１１４、導電膜１４１、導電膜１４４には、導電性と遮光性を兼ね備えた金属を用いる。例えば、電極１１２、電極１１４には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。また、導電膜１４１、導電膜１４４には、上述した材料の他に、アルミニウム、または銅を用いることもできる。アルミニウムまたは銅を導電膜１４１、導電膜１４４に用いる場合、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
【００９２】
例えば、電極１１２、電極１１４、導電膜１４１、導電膜１４４を二層の積層構造とする場合、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。電極１１２、電極１１４、導電膜１４１、導電膜１４４を３層の積層構造を有する場合、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
【００９３】
そして、電極１１２、電極１１４、導電膜１４１、導電膜１４４の膜厚は、例えば、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。
【００９４】
本発明の一態様では、上記構成により、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する導電膜１４１の間に活性層１３６が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１３６に入射するのを防ぐことができる。また、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する導電膜１４４の間に活性層１３２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１３２に入射するのを防ぐことができる。
【００９５】
なお、図３及び図４では、配線として機能する導電膜１４１、導電膜１４４を用いて活性層１３２または活性層１３６を遮光する構成を例に挙げているが、図１（Ｃ）に示した構成と同様に、遮光性を有する絶縁膜で、活性層１３２または活性層１３６を遮光するようにしても良い。
【００９６】
また、図３、図４では、記憶素子として機能するトランジスタ１０２が、その活性層１３６に酸化物半導体を含んでいる場合を例示しているが、トランジスタ１０２は必ずしも酸化物半導体を活性層に含んでいなくとも良い。例えば、シリコンやゲルマニウムなどの半導体材料を用いてトランジスタ１０２の活性層を形成する場合、一の絶縁表面上に当該活性層と容量素子１０４とを共に形成することができる。そして、さらに、容量素子１０４の電極１１２も、上記活性層と同様に、シリコンやゲルマニウムなどの半導体材料を用いて形成することができる。
【００９７】
そして、電極１１２は、第２ワード線ＷＬｂとしても機能する。また、導電膜１４４は、第１ワード線ＷＬａとしても機能する。また、導電膜１３１は、データ線ＤＬとしても機能する。導電膜１３５は、グラウンドなどの固定電位が与えられる配線として機能する。
【００９８】
なお、基板１１０として使用することができる素材に大きな制限はないが、少なくとも、作製工程における加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１１０には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００９９】
また、絶縁膜１３３は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜として機能する絶縁膜１３３は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
【０１００】
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。
【０１０１】
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので、絶縁膜１３３を形成する方法として適している。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【０１０２】
もちろん、ゲート絶縁膜として良質な絶縁膜１３３を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
【０１０３】
また、酸素を含む無機材料を絶縁膜１３３に用いることで、水分または水素を低減させるための加熱処理により活性層１３２、活性層１３６中に酸素欠損が発生していたとしても、活性層１３２、活性層１３６に絶縁膜１３３から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１３２、活性層１３６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１０４】
また、活性層１３２または活性層１３６として用いる酸化物半導体膜は、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１０５】
酸化物半導体膜には、上述したように、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
【０１０６】
例えば、スパッタ法により得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる場合、ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１０７】
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜２：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１０８】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、加熱処理を施す。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。
【０１０９】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、３００℃以上７００℃以下、好ましくは３００℃以上５００℃以下で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１１０】
加熱処理装置は電気炉の他、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１１】
上述した加熱処理により、酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより、酸化物半導体膜の特性を安定化させることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタ１０２、トランジスタ１０３を作製することができ、量産性を高めることができる。
【０１１２】
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、ｃ軸配向していることに加えて、各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。
【０１１３】
本発明の一態様では、酸化物半導体を活性層１３２に含むトランジスタ１０３を、記憶素子として用いるトランジスタ１０２または容量素子１０４における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの遮光層で、上記活性層１３２を挟むことで、光によって上記トランジスタ１０３の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子１０４の電極１１２或いは電極１１４として用いる。よって、容量素子１０４とトランジスタ１０３とが重なるようにメモリセル１０１内に配置されるため、容量素子１０４の専有面積、或いは容量値を確保しつつも、メモリセル１０１の占める面積を縮小化することができる。
【０１１４】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【０１１５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１６】
（実施の形態３）
本実施の形態では、スイッチング素子として機能するトランジスタ１０３の、図１（Ｄ）と異なる構成の一例について説明する。
【０１１７】
図５（Ａ）に、トランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図５（Ａ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図５（Ａ）と同様の構成を採用することができる。
【０１１８】
図５（Ａ）に示す断面図では、図１（Ｄ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【０１１９】
具体的な容量素子１０４の構成は、図１（Ｄ）と同じである。図５（Ａ）では、トランジスタ１０３が、チャネル保護構造を有する点において、図１（Ｄ）と異なる。
【０１２０】
図５（Ａ）に示すトランジスタ１０３は、絶縁膜１１１上にゲート電極１５０と、ゲート電極１５０上の絶縁膜１５１と、絶縁膜１５１上においてゲート電極１５０と重なっている、酸化物半導体を含んだ活性層１５２と、ゲート電極１５０と重なる位置において活性層１５２上に形成されたチャネル保護膜１５３と、活性層１５２上に形成されたソース電極１５４、ドレイン電極１５５と、を有する。さらに、トランジスタ１０３は、ソース電極１５４、ドレイン電極１５５、チャネル保護膜１５３、活性層１５２上に形成された絶縁膜１５６を、その構成要素に含めても良い。
【０１２１】
チャネル保護膜１５３を設けることによって、活性層１５２のチャネル形成領域となる部分に対する、後の工程時におけるエッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
【０１２２】
酸素を含む無機材料をチャネル保護膜１５３に用いることで、水分または水素を低減させるための加熱処理により活性層１５２中に酸素欠損が発生していたとしても、活性層１５２にチャネル保護膜１５３から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１５２をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、耐圧性が高い、オフ電流の低いなどの電気特性の向上を実現することができる。
【０１２３】
なお、トランジスタ１０３は、絶縁膜１５６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層１５２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１５０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【０１２４】
そして、図５（Ａ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている点において、図１（Ｄ）と同じである。具体的には、トランジスタ１０３の活性層１５２と重なるように、遮光性を有する配線１２３を形成する。
【０１２５】
さらに、図５（Ａ）では、図１（Ｄ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１５２と重なる位置に形成されている。
【０１２６】
上記構成により、図５（Ａ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１５２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１５２に入射するのを防ぐことができる。
【０１２７】
また、スイッチング素子として機能するトランジスタ１０３の、図１（Ｄ）と異なる構成の、別の一例について説明する。
【０１２８】
図５（Ｂ）に、トランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図５（Ｂ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図５（Ｂ）と同様の構成を採用することができる。
【０１２９】
図５（Ｂ）に示す断面図では、図１（Ｄ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【０１３０】
具体的な容量素子１０４の構成は、図１（Ｄ）と同じである。図５（Ｂ）では、トランジスタ１０３がボトムゲート型であり、なおかつ、ソース電極またはドレイン電極が活性層の下側で接しているボトムコンタクト構造である点において、図１（Ｄ）と異なる。
【０１３１】
図５（Ｂ）に示すトランジスタ１０３は、絶縁膜１１１上にゲート電極１６０と、ゲート電極１６０上の絶縁膜１６１と、絶縁膜１６１上に形成されたソース電極１６４、ドレイン電極１６５と、絶縁膜１６１上においてゲート電極１６０と重なる位置に形成され、なおかつソース電極１６４、ドレイン電極１６５と接している、酸化物半導体を含んだ活性層１６２と、を有する。さらに、トランジスタ１０３は、ソース電極１６４、ドレイン電極１６５、活性層１６２上に形成された絶縁膜１６６を、その構成要素に含めても良い。
【０１３２】
また、酸素を含む無機材料を活性層１６２に接している絶縁膜１６６に用いることで、水分または水素を低減させるための加熱処理により活性層１６２中に酸素欠損が発生していたとしても、活性層１６２に絶縁膜１６６から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１６２をｉ型に近づけることができ、酸素欠損によるトランジスタ１０３の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１３３】
なお、トランジスタ１０３は、絶縁膜１６６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層１６２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１６０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【０１３４】
そして、図５（Ｂ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている点において、図１（Ｄ）と同じである。具体的には、トランジスタ１０３の活性層１６２と重なるように、遮光性を有する配線１２３を形成する。
【０１３５】
さらに、図５（Ｂ）では、図１（Ｄ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１６２と重なる位置に形成されている。
【０１３６】
上記構成により、図５（Ｂ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１６２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１６２に入射するのを防ぐことができる。
【０１３７】
なお、図５（Ａ）及び図５（Ｂ）では、配線１２３を用いて活性層１５２または活性層１６２を遮光する構成を例に挙げているが、図１（Ｃ）に示した構成と同様に、遮光性を有する絶縁膜で、活性層１５２または活性層１６２を遮光するようにしても良い。
【０１３８】
また、図５（Ａ）及び図５（Ｂ）では、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１３９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４０】
（実施の形態４）
本実施の形態では、記憶部の具体的な構成と、その動作について説明する。
【０１４１】
図６は、図２（Ａ）に示したメモリセル１０１を複数有する記憶部２００の、回路図の一例である。メモリセル１０１の構成については、実施の形態１において説明した内容を参酌することができる。
【０１４２】
図６に示す記憶部２００では、複数のワード線ＷＬ、複数のデータ線ＤＬなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル１０１に供給される。上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。
【０１４３】
具体的に、図６に示す記憶部２００の場合、３行×４列のメモリセルがマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬ３、データ線ＤＬ１〜ＤＬ４が、記憶部２００内に配置されている場合を例示している。
【０１４４】
次いで、図６に示す記憶部２００の動作について説明する。
【０１４５】
まず、データの書き込み時における記憶部２００の動作について説明する。書き込み時において、ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０３のゲート電極に与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０３は、全てオンになる。
【０１４６】
次いで、データ線ＤＬ１〜ＤＬ４に、データを情報として含む信号が入力される。データ線ＤＬ１〜ＤＬ４に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線ＤＬ１〜ＤＬ４に入力されている電位は、オンのトランジスタ１０３を介して、容量素子１０５の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１０５に蓄積されている電荷量が制御されることで、容量素子１０５へのデータの書き込みが行われる。
【０１４７】
ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０３が、全てオフになる。そして、ワード線ＷＬ２、ワード線ＷＬ３に、パルスを有する信号が順に入力され、ワード線ＷＬ２を有するメモリセル１０１、ワード線ＷＬ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１４８】
次いで、データの保持時における記憶部２００の動作について説明する。保持時において、全てのワード線ＷＬ１〜ＷＬ３には、トランジスタ１０３がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ１０３は、上述したようにオフ電流が著しく低いので、容量素子１０５に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ１０３に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１４９】
次いで、データの読み出し時における記憶部２００の動作について説明する。データの読み出し時には、書き込み時と同様に、ワード線ＷＬ１〜ＷＬ３に順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０３のゲート電極に与えられると、当該トランジスタ１０３は全てオンになる。
【０１５０】
トランジスタ１０３がオンになると、データ線ＤＬを介して容量素子１０５に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【０１５１】
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部から実際に読み出されたデータを含んでいる。
【０１５２】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０１において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル１０１においてのみ、上記動作を行うようにしても良い。
【０１５３】
また、図６に示した記憶部２００の場合、各メモリセル１０１に、データ線ＤＬと、ワード線ＷＬと、容量素子１０５の電極に固定電位を供給するための配線との、３つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ１０３のスイッチングを制御するための信号と、容量素子１０５の電荷量を制御するための信号と、固定電位とを、メモリセル１０１に供給することができ、なおかつ、容量素子１０５に蓄積されている電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１５４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１５５】
（実施の形態５）
本実施の形態では、記憶部の具体的な構成と、その動作について説明する。
【０１５６】
図７は、図２（Ｃ）に示したメモリセル１０１を複数有する記憶部２０１の、回路図の一例である。メモリセル１０１の構成については、実施の形態１において説明した内容を参酌することができる。
【０１５７】
図７に示す記憶部２０１では、複数の第１ワード線ＷＬａ、複数の第２ワード線ＷＬｂ、複数のデータ線ＤＬなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル１０１に供給される。上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。
【０１５８】
具体的に、図７に示す記憶部２０１の場合、３行×３列のメモリセルがマトリクス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａ３、第２ワード線ＷＬｂ１〜ＷＬｂ３、データ線ＤＬ１〜ＤＬ３が、記憶部２０１内に配置されている場合を例示している。
【０１５９】
次いで、図７に示す記憶部２０１の動作について説明する。図８は、複数の第１ワード線ＷＬａ１〜ＷＬａ３、複数の第２ワード線ＷＬｂ１〜ＷＬｂ３、複数のデータ線ＤＬ１〜ＤＬ３に入力される信号の電位の時間変化を示すタイミングチャートである。図８に示すタイミングチャートは、トランジスタ１０２、トランジスタ１０３が共にｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
【０１６０】
なお、タイミングチャートにおける信号の電位は、立ち上がりまたは立ち下がりが垂直になるように示している。しかし、実際の信号の電位は、配線の負荷やノイズ等の影響を受けるため、その波形が鈍ることは当業者であれば容易に理解できる。
【０１６１】
まず、データの書き込み時における記憶部２０１の動作について説明する。書き込み時において、第１ワード線ＷＬａ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第１ワード線ＷＬａ１に接続されているトランジスタ１０３のゲート電極に与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０３は、全てオンになる。一方、第２ワード線ＷＬｂ１〜ＷＬｂ３には、ローレベルの電位が与えられている。
【０１６２】
次いで、データ線ＤＬ１〜ＤＬ３に、データを情報として含む信号が入力される。データ線ＤＬ１〜ＤＬ３に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線ＤＬ１〜ＤＬ３に入力されている電位は、オンのトランジスタ１０３を介して、トランジスタ１０２が有するゲート電極と容量素子１０４の一方の電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量と、容量素子１０４に蓄積される電荷量が制御されることで、メモリセル１０１へのデータの書き込みが行われる。
【０１６３】
第１ワード線ＷＬａ１への、パルスを有する信号の入力が終了すると、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０３が、全てオフになる。そして、第１ワード線ＷＬａ２、第１ワード線ＷＬａ３に、パルスを有する信号が順に入力され、第１ワード線ＷＬａ２を有するメモリセル１０１、第１ワード線ＷＬａ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１６４】
次いで、データの保持時における記憶部２０１の動作について説明する。保持時において、全ての第１ワード線ＷＬａ１〜ＷＬａ３には、トランジスタ１０３がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ１０３は、上述したようにオフ電流が著しく低いので、トランジスタ１０２のゲート容量と、容量素子１０４に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ１０３に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１６５】
一方、第２ワード線ＷＬｂ１〜ＷＬｂ３には、引き続き、ローレベルの電位が与えられる。
【０１６６】
次いで、データの読み出し時における記憶部２０１の動作について説明する。データの読み出し時では、全ての第１ワード線ＷＬａ１〜ＷＬａ３にローレベルの電位が入力されることで、トランジスタ１０３のゲート電極にローレベルの電位が与えられる。よって、第１ワード線ＷＬａ１〜ＷＬａ３にゲート電極が接続されているトランジスタ１０３は、全てオフのままである。
【０１６７】
一方、第２ワード線ＷＬｂ１には、パルスを有する信号が入力され、当該パルスの電位、具体的にはハイレベルの電位が、容量素子１０４の他方の電極に与えられる。容量素子１０４が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂ１の電位の変化は、トランジスタ１０２のゲート電極に与えられる。そして、トランジスタ１０２は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化しているため、トランジスタ１０２には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データをデータ線ＤＬから読み出すことができる。
【０１６８】
第２ワード線ＷＬｂ１への、パルスを有する信号の入力が終了すると、第２ワード線ＷＬｂ１を有するメモリセル１０１のトランジスタ１０２は全てオフになる。そして、第２ワード線ＷＬｂ２、第２ワード線ＷＬｂ３に、パルスを有する信号が順に入力され、第２ワード線ＷＬｂ２を有するメモリセル１０１、第２ワード線ＷＬｂ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１６９】
なお、データ線ＤＬ１〜ＤＬ３の先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部２０１から実際に読み出されたデータを含んでいる。
【０１７０】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０１において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル１０１においてのみ、上記動作を行うようにしても良い。
【０１７１】
また、図７に示した記憶部２０１の場合、各メモリセル１０１に、第１ワード線ＷＬａと、第２ワード線ＷＬｂと、データ線ＤＬと、トランジスタ１０２に固定電位を供給するための配線との、４つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ１０３のスイッチングを制御するための信号と、トランジスタ１０２のゲート容量に蓄積される電荷量を制御するための信号と、固定電位とを、メモリセル１０１に供給することができ、なおかつ、上記ゲート容量に蓄積される電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１７２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１７３】
（実施の形態６）
図９に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。図９に示す記憶装置３００は、メモリセルが複数設けられている記憶部３０１と、記憶部３０１の動作を制御する駆動回路３０２とを有する。
【０１７４】
駆動回路３０２は、記憶部３０１へのデータの書き込み、記憶部３０１からのデータの読み出し、記憶部３０１におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。
【０１７５】
図９では、駆動回路３０２に信号を供給する制御回路が、記憶装置３００に含まれておらず、記憶装置３００の外部に設けられている場合を想定しているが、制御回路は記憶装置の構成要素に含まれていても良い。
【０１７６】
次いで、本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
【０１７７】
図１０に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図１０に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０１７８】
図１０に示す記憶装置３００は、記憶部３０１と、駆動回路３０２とを有している。駆動回路３０２は、記憶部３０１から読み出されたデータを情報として含む信号を生成する読み出し回路３０３と、記憶部３０１が有するメモリセルを、行ごとに選択するワード線駆動回路３０４と、記憶部３０１において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路３０５とを有する。そして、駆動回路３０２は、読み出し回路３０３、ワード線駆動回路３０４、データ線駆動回路３０５の動作を制御する制御回路３０６を有している。
【０１７９】
また、図１０に示す記憶装置３００では、ワード線駆動回路３０４が、デコーダ３０７と、レベルシフタ３０８と、バッファ３０９とを有している。データ線駆動回路３０５が、デコーダ３１０と、レベルシフタ３１１と、セレクタ３１２とを有している。
【０１８０】
なお、本発明の一態様に係る記憶装置３００は、少なくとも記憶部３０１をその構成に含んでいればよい。さらに、本発明の一態様に係る記憶装置３００は、記憶部３０１に駆動回路３０２の一部または全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０１８１】
また、記憶部３０１、読み出し回路３０３、ワード線駆動回路３０４、データ線駆動回路３０５、制御回路３０６は、全て一の基板を用いて形成されていても良いし、いずれか１つまたは全てが互いに異なる基板を用いて形成されていても良い。
【０１８２】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路３０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
【０１８３】
記憶装置３００に、記憶部３０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路３０６は、列方向のアドレスＡｘをデータ線駆動回路３０５に送り、行方向のアドレスＡｙをワード線駆動回路３０４に送る。また、制御回路３０６は、記憶装置３００に入力されたデータを情報として含む信号ＤＡＴＡを、データ線駆動回路３０５に送る。
【０１８４】
記憶部３０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路３０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。さらに、記憶部３０１が複数存在する場合、制御回路３０６に、記憶部３０１を選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択された記憶部３０１において実行される。
【０１８５】
記憶部３０１では、信号ＷＥによって書き込み動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、記憶部３０１に入力される。一方、データ線駆動回路３０５では、制御回路３０６からの指示に従って、デコーダ３１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３１１によって振幅が調整された後、セレクタ３１２に入力される。セレクタ３１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリングした信号を入力する。
【０１８６】
また、記憶部３０１では、信号ＲＥによって読み出し動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、記憶部３０１に入力される。一方、読み出し回路３０３では、制御回路３０６からの指示に従って、デコーダ３０７により選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０１８７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１８８】
（実施の形態７）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
【０１８９】
記憶部から読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、記憶部から読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
【０１９０】
図１１に、読み出し回路の一例を回路図で示す。図１１に示す読み出し回路は、記憶部から読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１１に示す読み出し回路は、オペアンプ２６２を有している。
【０１９１】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１１では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
【０１９２】
また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がビット線ＢＬ１〜ＢＬ３にそれぞれ接続されている。そして、ビット線ＢＬ１〜ＢＬ３の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。
【０１９３】
例えば、ビット線ＢＬ１に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
【０１９４】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。
【０１９５】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０１９６】
また、図１１では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
【０１９７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９８】
（実施の形態８）
本実施の形態では、トランジスタのオフ電流の算出例について説明する。
【０１９９】
まず、オフ電流の算出に用いた特性評価用回路の構成について、図１２を用いて説明する。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系８０１を備える。具体的に図１２では、８つの測定系８０１が並列に接続されている特性評価用回路を例示している。
【０２００】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５とを含む。
【０２０１】
トランジスタ８１１は、電荷注入用トランジスタである。そして、トランジスタ８１１は、その第１端子が、電位Ｖ１の与えられているノードに接続されており、その第２端子が、トランジスタ８１２の第１端子に接続されている。トランジスタ８１１のゲート電極は、電位Ｖｅｘｔ＿ａの与えられているノードに接続されている。
【０２０２】
トランジスタ８１２は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ８１２は、その第１端子が、トランジスタ８１１の第２端子に接続されており、その第２端子が、電位Ｖ２の与えられているノードに接続されている。トランジスタ８１２のゲート電極は、電位Ｖｅｘｔ＿ｂの与えられているノードに接続されている。
【０２０３】
容量素子８１３の第１の電極は、トランジスタ８１１の第２端子及びトランジスタ８１２の第１端子に接続されている。容量素子８１３の第２の電極は、電位Ｖ２の与えられているノードに接続されている。
【０２０４】
トランジスタ８１４は、その第１端子が、電位Ｖ３の与えられているノードに接続されており、その第２端子が、トランジスタ８１５の第１端子に接続されている。トランジスタ８１４のゲート電極は、トランジスタ８１１の第２端子、トランジスタ８１２の第１端子、容量素子８１３の第１の電極に接続されている。なお、このトランジスタ８１４のゲート電極が接続されている箇所を、ノードＡとする。
【０２０５】
トランジスタ８１５は、その第１端子が、トランジスタ８１４の第２端子に接続されており、その第２端子が、電位Ｖ４の与えられているノードに接続されている。トランジスタ８１５のゲート電極は、電位Ｖｅｘｔ＿ｃの与えられているノードに接続されている。
【０２０６】
そして、測定系８０１は、トランジスタ８１４の第２端子と、トランジスタ８１５の第１端子が接続されているノードの電位を、出力信号の電位Ｖｏｕｔとして出力する。
【０２０７】
そして、本実施の形態では、トランジスタ８１１として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍであるトランジスタを用いる。
【０２０８】
なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
【０２０９】
また、トランジスタ８１４及びトランジスタ８１５として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍであるトランジスタを用いる。
【０２１０】
また、トランジスタ８１２として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２として、活性層に含まれるチャネル形成領域が、下記の表１の条件１から条件６に示すような、異なるサイズを有するトランジスタを用いる。
【０２１１】
【表１】
【０２１２】
なお、電荷注入用トランジスタ８１１を測定系８０１に設けない場合には、容量素子８１３への電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オンにする必要がある。この場合、リーク電流評価用トランジスタ８１２が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図１２に示すように、電荷注入用トランジスタ８１１と、リーク電流評価用トランジスタ８１２とを別々に測定系８０１に設けることにより、電荷注入の際に、リーク電流評価用トランジスタ８１２を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。
【０２１３】
また、電荷注入用トランジスタ８１１と、リーク電流評価用トランジスタ８１２とを測定系８０１に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタ８１２のチャネル幅Ｗを、電荷注入用トランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタ８１２のリーク電流以外の、特性評価回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタ８１２のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。
【０２１４】
一方、電荷注入用トランジスタ８１１のチャネル幅Ｗを、リーク電流評価用トランジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用トランジスタ８１１のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響も小さい。
【０２１５】
また、図１２に示すように、複数の測定系８０１を並列に接続させた構造にすることにより、より正確に特性評価回路のリーク電流を算出することができる。
【０２１６】
次に、図１２に示す特性評価回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。
【０２１７】
まず、図１２に示す特性評価回路のリーク電流測定方法について、図１３を用いて説明する。図１３は、図１２に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０２１８】
図１２に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位Ｖ２及び電位Ｖ４を０Ｖ、電位Ｖ３を５Ｖ、電位Ｖｅｘｔ＿ｃを０．５Ｖとする。
【０２１９】
まず、書き込み期間において、電位Ｖｅｘｔ＿ｂを、トランジスタ８１２がオフとなるような高さの電位ＶＬ（−３Ｖ）に設定する。また、電位Ｖ１を書き込み電位Ｖｗに設定した後、電位Ｖｅｘｔ＿ａを、一定期間トランジスタ８１１がオンとなるような高さの電位ＶＨ（５Ｖ）に設定する。上記構成により、ノードＡに電荷が蓄積され、ノードＡの電位は、書き込み電位Ｖｗと同等の値になる。次いで、電位Ｖｅｘｔ＿ａを、トランジスタ８１１がオフとなるような高さの電位ＶＬに設定する。その後、電位Ｖ１を電位ＶＳＳ（０Ｖ）に設定する。
【０２２０】
次に、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。電位の変化量から、トランジスタ８１２の第１端子と第２端子の間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電位の変化量の測定とを行うことができる。
【０２２１】
ノードＡの電荷の蓄積及びノードＡの電位の変化量の測定（蓄積及び測定動作ともいう）は、繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗとして５Ｖの電位を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを３．５Ｖとし、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを４．５Ｖとし、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０２２２】
一般に、ノードＡの電位ＶＡは、出力信号の電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２２３】
【数１】
【０２２４】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ノードＡに接続される容量ＣＡは、容量素子８１３の容量値と、容量素子８１３以外の容量が有する容量値の和である。
【０２２５】
【数２】
【０２２６】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
【０２２７】
【数３】
【０２２８】
例えば、Δｔを約５４０００ｓｅｃとする。ノードＡに接続される容量ＣＡと、出力信号の電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【０２２９】
次に、上記特性評価回路を用いた測定方法による出力信号の電位Ｖｏｕｔの測定結果及び該測定結果より算出した特性評価回路のリーク電流の値を示す。
【０２３０】
図１４に、一例として、条件１、条件２及び条件３における上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す。図１５に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【０２３１】
また、図１６に、上記測定により見積もられた条件１乃至条件６におけるノードＡの電位とリーク電流の関係を示す。図１６では、例えば条件４において、ノードＡの電位が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【０２３２】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。
【０２３３】
（実施の形態９）
本実施の形態では、本発明の半導体装置の一つであるＲＦタグの、構成の一例について説明する。
【０２３４】
図１７は本発明のＲＦタグの一形態を示すブロック図である。図１７においてＲＦタグ５５０は、アンテナ回路５５１と、集積回路５５２とを有している。集積回路５５２は、電源回路５５３、復調回路５５４、変調回路５５５、レギュレータ５５６、演算回路５５７、記憶装置５５８、昇圧回路５５９を有している。
【０２３５】
次いで、ＲＦタグ５５０の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路５５１において該電波が交流電圧に変換される。電源回路５５３では、アンテナ回路５５１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５５３において生成された電源用の電圧は、演算回路５５７とレギュレータ５５６に与えられる。レギュレータ５５６は、電源回路５５３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５５２内の復調回路５５４、変調回路５５５、演算回路５５７、記憶装置５５８または昇圧回路５５９などの各種回路に供給する。
【０２３６】
復調回路５５４は、アンテナ回路５５１が受信した交流信号を復調して、後段の演算回路５５７に出力する。演算回路５５７は復調回路５５４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置５５８は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また演算回路５５７は、復調回路５５４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置５５８内の情報の出力、または記憶装置５５８内における命令の内容の実行を行う。演算回路５５７から出力される信号は符号化され、変調回路５５５に送られる。変調回路５５５は該信号に従ってアンテナ回路５５１が受信している電波を変調する。アンテナ回路５５１において変調された電波は質問器で受け取られる。
【０２３７】
このようにＲＦタグ５５０と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２３８】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。
【０２３９】
昇圧回路５５９は、レギュレータ５５６から出力された電圧を昇圧し、記憶装置５５８に供給している。
【０２４０】
本発明の一態様では、記憶装置５５８が上記実施の形態に示した構成を有しており、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかるＲＦタグ５５０は、上記記憶装置５５８を用いることで、データの信頼性を高めることができる。また、上記記憶装置５５８を用いることで、ＲＦタグ５５０を小型化、或いは高機能化することができる。
【０２４１】
本実施の形態では、アンテナ回路５５１を有するＲＦタグ５５０の構成について説明しているが、本発明の一態様にかかるＲＦタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図１７に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２４２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２４３】
（実施の形態１０）
本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。
【０２４４】
図１８（Ａ）に、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図１８（Ａ）に示す記憶媒体は、本発明の一態様に係る記憶装置７０１と、駆動装置と記憶媒体の電気的な接続を行うコネクタ７０２と、コネクタ７０２を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース７０３と、記憶媒体の動作状態などに従って点灯する発光ダイオード７０４と、記憶装置７０１、インターフェース７０３、発光ダイオード７０４などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ７０５とが、プリント配線基板７０６に実装されている。その他に、コントローラ７０５の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電位の高さを制御するためのレギュレータなどが設けられていても良い。
【０２４５】
図１８（Ａ）に示すプリント配線基板７０６は、図１８（Ｂ）に示すように、コネクタ７０２と発光ダイオード７０４が一部露出するように、樹脂等を用いたカバー材７０７で覆って、保護するようにしても良い。
【０２４６】
本発明の一態様にかかる記憶装置７０１は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかる記憶媒体は、上記記憶装置７０１を用いることで、データの信頼性を高めることができる。また、上記記憶装置７０１を用いることで、記憶媒体を小型化することができる。
【０２４７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２４８】
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、高機能を有する電子機器を提供することが可能である。
【０２４９】
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
【０２５０】
図１９（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、高機能を有する携帯型ゲーム機を提供することができる。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２５１】
図１９（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、高機能を有する携帯電話を提供することができる。
【０２５２】
図１９（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１９（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、高機能を有する携帯情報端末を提供することができる。
【０２５３】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２５４】
１０１ メモリセル
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１０５ 容量素子
１０６ トランジスタ
１１０ 基板
１１１ 絶縁膜
１１２ 電極
１１３ 絶縁膜
１１４ 電極
１１５ ゲート電極
１１６ 絶縁膜
１１７ 活性層
１１８ ソース電極
１１９ ドレイン電極
１２０ 絶縁膜
１２１ 絶縁膜
１２２ 絶縁膜
１２３ 配線
１３０ 導電膜
１３１ 導電膜
１３２ 活性層
１３３ 絶縁膜
１３４ ゲート電極
１３５ 導電膜
１３６ 活性層
１３７ ゲート電極
１３８ コンタクトホール
１３９ 絶縁膜
１４０ コンタクトホール
１４１ 導電膜
１４２ コンタクトホール
１４３ コンタクトホール
１４４ 導電膜
１５０ ゲート電極
１５１ 絶縁膜
１５２ 活性層
１５３ チャネル保護膜
１５４ ソース電極
１５５ ドレイン電極
１５６ 絶縁膜
１６０ ゲート電極
１６１ 絶縁膜
１６２ 活性層
１６４ ソース電極
１６５ ドレイン電極
１６６ 絶縁膜
２００ 記憶部
２０１ 記憶部
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３００ 記憶装置
３０１ 記憶部
３０２ 駆動回路
３０３ 読み出し回路
３０４ ワード線駆動回路
３０５ データ線駆動回路
３０６ 制御回路
３０７ デコーダ
３０８ レベルシフタ
３０９ バッファ
３１０ デコーダ
３１１ レベルシフタ
３１２ セレクタ
５５０ ＲＦタグ
５５１ アンテナ回路
５５２ 集積回路
５５３ 電源回路
５５４ 復調回路
５５５ 変調回路
５５６ レギュレータ
５５７ 演算回路
５５８ 記憶装置
５５９ 昇圧回路
７０１ 記憶装置
７０２ コネクタ
７０３ インターフェース
７０４ 発光ダイオード
７０５ コントローラ
７０６ プリント配線基板
７０７ カバー材
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー
【技術分野】
【０００１】
記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いる絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）が、既に知られている。
【０００３】
上記、酸化物半導体を用いたトランジスタは、光、特に紫外線などの可視光よりも短波長側の領域の光によって、閾値電圧のシフト、オフ電流の上昇などの特性の劣化が生じることが知られている。半導体装置に用いられるトランジスタには、特性の変化が小さいこと、或いは特性の変化によって生じるばらつきが小さいことが望まれる。そのため、特許文献１または特許文献２に開示されているように、光によるトランジスタの特性の劣化を防ぐことを目的とした技術が、研究開発されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０２１５２０号公報
【特許文献２】特開２００９−２７７７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記酸化物半導体をチャネル形成領域に含むトランジスタを、スイッチング素子として用いた半導体記憶装置（以下、単に記憶装置とする）の場合、上記トランジスタの閾値電圧がシフトする、或いはオフ電流が上昇することによって、記憶素子に保持されるべき電荷が放出されやすくなり、データを保持できる期間が短くなりやすい。よって、記憶装置において正確なデータが保持される期間をより長く確保するためには、光の照射に起因するトランジスタの特性の劣化を防ぐことが重要である。
【０００６】
また、上記記憶装置は、各メモリセルの占める面積が小さいほど、単位面積あたりの記憶容量を高めることができる。しかし、メモリセルの占める面積が小さくなると、記憶素子の電荷を保持するために各メモリセルに設けられた容量素子の専有面積も、縮小化せざるを得ない。よって、容量素子は、記憶装置において長期間のデータが保持できる程度の大きさの容量値を確保しにくくなる。
【０００７】
上述の課題に鑑み、本発明は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る記憶装置は、記憶素子として機能するトランジスタと、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する。或いは、本発明の一態様に係る記憶装置は、記憶素子として機能する容量素子と、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体をチャネル形成領域に含むトランジスタとを有する。
【０００９】
そして、上記容量素子が有する一対の電極の少なくとも一方は遮光性を有している。さらに、本発明の一態様に係る記憶装置は、遮光性を有する導電膜或いは絶縁膜などの遮光層を有しており、上記活性層が遮光性を有する電極と、遮光層との間に、位置することを特徴とする。
【００１０】
記憶素子として機能するトランジスタの活性層にも、酸化物半導体が含まれていても良い。
【００１１】
酸化物半導体は、シリコンの約３倍程度の大きなバンドギャップを有し、シリコンよりも真性キャリア密度が低い。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。上記構成を有するトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。
【００１２】
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化され、酸素欠損が低減された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化され、酸素欠損が低減された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化され、酸素欠損が低減された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を下げることができる。
【００１３】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定はＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１４】
具体的に、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化され、酸素欠損が低減された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【００１５】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００１６】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【発明の効果】
【００１７】
本発明の一態様では、酸化物半導体を活性層に含むトランジスタを、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜で、上記活性層を挟むことで、光によって上記トランジスタの特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を容量素子の電極として用いる。よって、容量素子とトランジスタとが重なるようにメモリセル内に配置されるため、容量素子の専有面積、或いは容量値を確保しつつも、メモリセルの占める面積を縮小化することができる。
【００１８】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【図面の簡単な説明】
【００１９】
【図１】メモリセルの回路図と断面図。
【図２】メモリセルの回路図。
【図３】メモリセルの上面図。
【図４】メモリセルの断面図。
【図５】メモリセルの断面図。
【図６】記憶部の回路図。
【図７】記憶部の回路図。
【図８】記憶部のタイミングチャート。
【図９】記憶装置のブロック図。
【図１０】記憶装置のブロック図。
【図１１】読み出し回路の回路図。
【図１２】特性評価用回路の回路図。
【図１３】特性評価用回路のタイミングチャート。
【図１４】特性評価回路における経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す図。
【図１５】特性評価回路における経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す図。
【図１６】特性評価回路におけるノードＡの電位とリーク電流の関係を示す図。
【図１７】ＲＦタグのブロック図。
【図１８】記憶媒体の構成を示す図。
【図１９】電子機器の図。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００２２】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図で示す。図１（Ａ）に示す回路図では、メモリセル１０１が、記憶素子として機能するトランジスタ１０２と、スイッチング素子として機能するトランジスタ１０３と、容量素子１０４とを有する。記憶素子として機能するトランジスタ１０２は、ゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。
【００２３】
メモリセル１０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。
【００２４】
なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子とし、メモリセル１０１が有するトランジスタ１０２、トランジスタ１０３、容量素子１０４の接続関係を説明する。
【００２５】
図１（Ａ）に示すメモリセル１０１では、トランジスタ１０３の第１端子に接続されているノードに、データを含む信号の電位が与えられている。また、トランジスタ１０３の第２端子は、トランジスタ１０２のゲート電極に接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が所定の電位が与えられているノードに接続されている。
【００２６】
また、図１（Ｂ）に、図１（Ａ）とは異なるメモリセルの構成を、一例として回路図で示す。図１（Ｂ）に示す回路図では、メモリセル１０１が、記憶素子として機能する容量素子１０５と、スイッチング素子として機能するトランジスタ１０３とを有する。記憶素子として機能する容量素子１０５に電荷を蓄積させることで、データを記憶する。
【００２７】
図１（Ｂ）に示すメモリセル１０１では、トランジスタ１０３の第１端子に接続されているノードに、データを含む信号の電位が与えられている。また、容量素子１０５が有する一対の電極は、一方がトランジスタ１０３の第２端子に接続され、他方が所定の電位が与えられているノードに接続されている。
【００２８】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００２９】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３０】
本発明の一態様では、図１（Ａ）または図１（Ｂ）に示した上記スイッチング素子として機能するトランジスタ１０３のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体を含むことを特徴とする。上述したような特性を有する酸化物半導体をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ１０３を実現することができる。上記構成を有するトランジスタ１０３を、記憶素子として機能するトランジスタ１０２或いは容量素子１０５に蓄積された電荷を保持するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。
【００３１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【００３２】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体を挙げることができる。炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや耐熱温度の低いガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。
【００３３】
なお、図１（Ａ）において、記憶素子として機能するトランジスタ１０２は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ１０２の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル１０１内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ１０２の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル１０１からのデータの読み出しを高速で行うことができる。
【００３４】
なお、図１（Ａ）または図１（Ｂ）では、トランジスタ１０３がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ１０３が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【００３５】
また、図１（Ｂ）では、メモリセル１０１がスイッチング素子として機能するトランジスタ１０３を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１０１がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００３６】
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
【００３７】
次いで、図１（Ｃ）に、図１（Ａ）が有するトランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図１（Ｃ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図１（Ｃ）と同様の構成を採用することができる。
【００３８】
図１（Ｃ）に示す断面図では、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【００３９】
具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。
【００４０】
また、トランジスタ１０３は、電極１１４を覆っている絶縁膜１１１上に、ゲート電極１１５と、ゲート電極１１５上の絶縁膜１１６と、絶縁膜１１６を間に挟んでゲート電極１１５と重なる、酸化物半導体を含んだ活性層１１７と、活性層１１７上のソース電極１１８、ドレイン電極１１９と有している。さらに、トランジスタ１０３は、活性層１１７、ソース電極１１８及びドレイン電極１１９を覆っている絶縁膜１２０を構成要素に含んでいても良い。トランジスタ１０３は、ボトムゲート型であり、なおかつ、ソース電極１１８とドレイン電極１１９の間において、活性層１１７の一部がエッチングされたチャネルエッチ構造である。
【００４１】
なお、図１（Ｃ）では、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００４２】
そして、本発明の一態様においては、図１（Ｃ）に示すように、遮光性を有する絶縁膜１２１が、トランジスタ１０３を覆うように形成されている。具体的には、トランジスタ１０３の活性層１１７と重なるように、遮光層として機能する絶縁膜１２１を形成する。
【００４３】
なお、遮光性を有する絶縁膜、配線または電極などの遮光層は、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。具体的には、吸収端波長をλ０とすると、遮光層は、波長が１００ｎｍ以上、λ０＋１００ｎｍ以下の光の透過率が５０％以下、より好ましくは３０％以下とする。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて形成された活性層１１７の吸収端波長が３９３ｎｍにある場合、遮光層は、１００ｎｍ以上４９３ｎｍ以下の光の透過率が、５０％以下、より好ましくは３０％以下とする。なお、上記波長範囲に含まれる全ての光が、上記透過率を満たしている必要はなく、少なくとも上記波長範囲に含まれる一の波長の光が、上記透過率の範囲を満たしていれば良い。さらに、上記波長範囲よりも、長波長側の光の透過率も上記範囲を満たしていることが、酸化物半導体の光の劣化を防ぐという点において望ましい。
【００４４】
例えば、絶縁膜１２１は、カーボンブラック、二酸化チタンよりも酸化数が小さい低次酸化チタンなどの黒色顔料や、二酸化チタン、酸化亜鉛などの紫外線吸収剤が分散された樹脂を用いて形成することができる。樹脂には、例えば、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の有機樹脂、シロキサン系樹脂などを用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素）のうち、少なくとも１種を有していても良い。
【００４５】
なお、絶縁膜１２１に樹脂を用いる場合、樹脂中に含まれる水素、水などの不純物が、活性層１１７、絶縁膜１１６、或いは、活性層１１７と他の絶縁膜の界面とその近傍に入り込むのを防ぐために、絶縁膜１２１と、活性層１１７の間に、バリア性の高い材料を用いた絶縁膜１２２を形成するのが望ましい。バリア性の高い絶縁膜１２２として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。また、活性層１１７と、窒素の含有比率が高い絶縁膜１２２とが直接触れると、トランジスタ１０３の特性が劣化することがあるので、図１（Ｃ）に示すように、活性層１１７と絶縁膜１２２の間に、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜１２０を形成することが望ましい。
【００４６】
また、酸素を含む無機材料を活性層１１７に接している絶縁膜１２０に用いることで、水分または水素を低減させるための加熱処理により活性層１１７中に酸素欠損が発生していたとしても、活性層１１７に絶縁膜１２０から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１１７をｉ型に近づけることができ、酸素欠損によるトランジスタ１０３の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【００４７】
また、酸素雰囲気下で活性層１１７に加熱処理を施すことで、酸化物半導体に酸素を添加し、活性層１１７中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００４８】
或いは、イオン注入法またはイオンドーピング法などを用いて、活性層１１７に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を活性層１１７に添加すれば良い。
【００４９】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００５０】
さらに、本発明の一態様においては、図１（Ｃ）に示すように、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１１７と重なる位置に形成されている。
【００５１】
上記構成により、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する絶縁膜１２１との間に活性層１１７が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１１７に入射するのを防ぐことができる。
【００５２】
次いで、図１（Ｄ）に、図１（Ａ）が有するトランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図１（Ｄ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図１（Ｄ）と同様の構成を採用することができる。
【００５３】
図１（Ｄ）に示す断面図では、図１（Ｃ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【００５４】
具体的な容量素子１０４と、トランジスタ１０３の構成は、図１（Ｃ）と同じである。そして、図１（Ｄ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている。具体的には、トランジスタ１０３の活性層１１７と重なるように、遮光性を有する配線１２３を形成する。
【００５５】
遮光性を有する配線１２３に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、配線１２３には、導電性と遮光性を兼ね備えた金属を用いる。例えば、配線１２３には、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。
【００５６】
さらに、図１（Ｄ）では、図１（Ｃ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１１７と重なる位置に形成されている。
【００５７】
上記構成により、図１（Ｄ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１１７が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１１７に入射するのを防ぐことができる。
【００５８】
なお、図１（Ｃ）、図１（Ｄ）において、トランジスタ１０３は、絶縁膜１２０上において活性層１１７のチャネル形成領域と重なる位置にバックゲート電極を有していても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１１５と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【００５９】
なお、図１（Ｃ）と図１（Ｄ）では、トランジスタ１０３がボトムゲート型であり、なおかつ、チャネルエッチ構造を有する場合について示したが、本発明の一態様で用いられるトランジスタの構造は、この構成に限定されない。
【００６０】
本発明の一態様では、酸化物半導体を活性層１１７に含むトランジスタ１０３を、記憶素子として用いるトランジスタ１０２または容量素子１０５における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの層で、上記活性層１１７を挟むことで、光によって上記トランジスタ１０３の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子１０４または容量素子１０５の電極１１２或いは電極１１４として用いる。よって、容量素子１０４または容量素子１０５とトランジスタ１０３とが重なるようにメモリセル１０１内に配置されるため、容量素子１０４または容量素子１０５の専有面積、或いは容量値を確保しつつも、メモリセル１０１の占める面積を縮小化することができる。
【００６１】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【００６２】
次いで、図２に、メモリセル１０１における各種配線の、より具体的な接続構成の例を示す。
【００６３】
図２（Ａ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能する容量素子１０５とを有する。トランジスタ１０３のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ１０３の第１端子はデータ線ＤＬに接続されており、第２端子は容量素子１０５の一方の電極に接続されている。容量素子１０５の他方の電極は、グラウンドなどの固定電位が与えられているノードに接続されている。
【００６４】
図２（Ａ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、データ線ＤＬからデータを含む信号の電位が、トランジスタ１０３を介して容量素子１０５の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１０５に蓄積されている電荷量が制御されることで、容量素子１０５へのデータの書き込みが行われる。
【００６５】
次いで、データの保持時には、トランジスタ１０３がオフになり、容量素子１０５において電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、容量素子１０５に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ１０３にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００６６】
データの読み出し時には、トランジスタ１０３がオンになり、データ線ＤＬを介して容量素子１０５に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【００６７】
図２（Ｂ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子は第１データ線ＤＬａに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子は第２データ線ＤＬｂに接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００６８】
図２（Ｂ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介してトランジスタ１０２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量、及び容量素子１０４に蓄積される電荷量が制御されることで、トランジスタ１０２及び容量素子１０４へのデータの書き込みが行われる。
【００６９】
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１０２のゲート容量、及び容量素子１０４に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ１０３にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００７０】
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子１０４が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂの電位の変化は、トランジスタ１０２のゲート電極に与えられる。トランジスタ１０２は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ１０２のゲート電極の電位が変化することで得られるトランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００７１】
図２（Ｃ）に示すメモリセル１０１は、一つのデータ線ＤＬが、第１データ線ＤＬａと第２データ線ＤＬｂの機能を併せ持っている点において、図２（Ｂ）に示すメモリセル１０１と異なっている。具体的に、図２（Ｃ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子はデータ線ＤＬに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子はデータ線ＤＬに接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００７２】
図２（Ｃ）に示すメモリセル１０１は、データの書き込み、保持、読み出しなどの動作を、図２（Ｂ）に示すメモリセル１０１と同様に行うことができる。
【００７３】
図２（Ｄ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４と、データの読み出しを制御するスイッチング素子として機能するトランジスタ１０６とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子は第１データ線ＤＬａに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子は、トランジスタ１０６の第２端子に接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ１０６が有する第１端子は、第２データ線ＤＬｂに接続されている。トランジスタ１０６のゲート電極は、第２ワード線ＷＬｂに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が固定電位の与えられているノードに接続されている。
【００７４】
図２（Ｄ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介してトランジスタ１０２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量、容量素子１０４に蓄積される電荷量が制御されることで、トランジスタ１０２及び容量素子１０４へのデータの書き込みが行われる。
【００７５】
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１０２のゲート容量、容量素子１０４に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００７６】
データの読み出し時には、第２ワード線ＷＬｂの電位が変化することでトランジスタ１０６がオンになる。トランジスタ１０６がオンになると、トランジスタ１０２には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００７７】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶装置が有するメモリセルの、具体的な構成の一例について説明する。なお、本実施の形態では、図２（Ｃ）に示す回路構成を有したメモリセルを例に挙げて、その構造について説明する。
【００７８】
図３に、メモリセルの上面図の一例を示す。なお、図３では、メモリセルの構成を明確にするために、遮光性を有する絶縁膜以外の絶縁膜は、全て省略して示している。また、図３の破線Ａ１−Ａ２における断面図を、図４に示す。
【００７９】
図３、図４に示すメモリセルは、絶縁表面を有する基板１１０上に、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４とを有する。そして、基板１１０上に形成された容量素子１０４は絶縁膜１１１に覆われており、絶縁膜１１１上にはトランジスタ１０２と、トランジスタ１０３とが形成されている。そして、容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっている。
【００８０】
具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。
【００８１】
また、トランジスタ１０３は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１と、導電膜１３０及び導電膜１３１に接する、酸化物半導体を含んだ活性層１３２と、導電膜１３０、導電膜１３１、活性層１３２を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３２と重なるゲート電極１３４とを有する。
【００８２】
図３、図４に示すトランジスタ１０３は、トップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１が、活性層１３２の下側で接している、ボトムコンタクト構造である。
【００８３】
また、トランジスタ１０２は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５と、導電膜１３１及び導電膜１３５に接する、酸化物半導体を含んだ活性層１３６と、導電膜１３１、導電膜１３５、活性層１３６を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３６と重なるゲート電極１３７とを有する。
【００８４】
図３、図４に示すトランジスタ１０２は、トランジスタ１０３と同様にトップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５が、活性層１３６の下側で接している、ボトムコンタクト構造である。
【００８５】
また、図３、図４では、トランジスタ１０２、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０２、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００８６】
そして、導電膜１３０は、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接している。
【００８７】
また、トランジスタ１０２及びトランジスタ１０３を覆うように、絶縁膜１３９が形成されている。そして、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４０を介してトランジスタ１０２のゲート電極１３７に接続された、遮光性を有する導電膜１４１が形成されている。また、導電膜１４１は、絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２を介して、導電膜１３０に接続されている。また、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４３を介してトランジスタ１０３のゲート電極１３４に接続された、遮光性を有する導電膜１４４が形成されている。
【００８８】
遮光性を有する導電膜１４１は、少なくともトランジスタ１０２の活性層１３６の一部と重なる位置に形成する。なお、活性層１３６に入射する光をより防ぐためには、活性層１３６全体を完全に導電膜１４１で覆うのが望ましい。
【００８９】
また、遮光性を有する導電膜１４４は、少なくともトランジスタ１０３の活性層１３２の一部と重なる位置に形成する。なお、活性層１３２に入射する光をより防ぐためには、活性層１３２全体を完全に導電膜１４４で覆うのが望ましい。
【００９０】
さらに、本発明の一態様では、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている。活性層１３２と、活性層１３６とは、少なくともその一部が電極１１２或いは電極１１４と重なっていれば良い。しかし、活性層１３２或いは活性層１３６に入射する光をより防ぐためには、活性層１３２全体、或いは活性層１３６全体が、完全に電極１１２或いは電極１１４と重なるようにするのが望ましい。
【００９１】
遮光性を有する電極１１２、電極１１４、導電膜１４１、導電膜１４４に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、電極１１２、電極１１４、導電膜１４１、導電膜１４４には、導電性と遮光性を兼ね備えた金属を用いる。例えば、電極１１２、電極１１４には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。また、導電膜１４１、導電膜１４４には、上述した材料の他に、アルミニウム、または銅を用いることもできる。アルミニウムまたは銅を導電膜１４１、導電膜１４４に用いる場合、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
【００９２】
例えば、電極１１２、電極１１４、導電膜１４１、導電膜１４４を二層の積層構造とする場合、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。電極１１２、電極１１４、導電膜１４１、導電膜１４４を３層の積層構造を有する場合、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
【００９３】
そして、電極１１２、電極１１４、導電膜１４１、導電膜１４４の膜厚は、例えば、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。
【００９４】
本発明の一態様では、上記構成により、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する導電膜１４１の間に活性層１３６が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１３６に入射するのを防ぐことができる。また、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する導電膜１４４の間に活性層１３２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１３２に入射するのを防ぐことができる。
【００９５】
なお、図３及び図４では、配線として機能する導電膜１４１、導電膜１４４を用いて活性層１３２または活性層１３６を遮光する構成を例に挙げているが、図１（Ｃ）に示した構成と同様に、遮光性を有する絶縁膜で、活性層１３２または活性層１３６を遮光するようにしても良い。
【００９６】
また、図３、図４では、記憶素子として機能するトランジスタ１０２が、その活性層１３６に酸化物半導体を含んでいる場合を例示しているが、トランジスタ１０２は必ずしも酸化物半導体を活性層に含んでいなくとも良い。例えば、シリコンやゲルマニウムなどの半導体材料を用いてトランジスタ１０２の活性層を形成する場合、一の絶縁表面上に当該活性層と容量素子１０４とを共に形成することができる。そして、さらに、容量素子１０４の電極１１２も、上記活性層と同様に、シリコンやゲルマニウムなどの半導体材料を用いて形成することができる。
【００９７】
そして、電極１１２は、第２ワード線ＷＬｂとしても機能する。また、導電膜１４４は、第１ワード線ＷＬａとしても機能する。また、導電膜１３１は、データ線ＤＬとしても機能する。導電膜１３５は、グラウンドなどの固定電位が与えられる配線として機能する。
【００９８】
なお、基板１１０として使用することができる素材に大きな制限はないが、少なくとも、作製工程における加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１１０には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００９９】
また、絶縁膜１３３は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜として機能する絶縁膜１３３は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
【０１００】
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。
【０１０１】
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので、絶縁膜１３３を形成する方法として適している。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【０１０２】
もちろん、ゲート絶縁膜として良質な絶縁膜１３３を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
【０１０３】
また、酸素を含む無機材料を絶縁膜１３３に用いることで、水分または水素を低減させるための加熱処理により活性層１３２、活性層１３６中に酸素欠損が発生していたとしても、活性層１３２、活性層１３６に絶縁膜１３３から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１３２、活性層１３６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１０４】
また、活性層１３２または活性層１３６として用いる酸化物半導体膜は、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１０５】
酸化物半導体膜には、上述したように、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
【０１０６】
例えば、スパッタ法により得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる場合、ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１０７】
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜２：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１０８】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、加熱処理を施す。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。
【０１０９】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、３００℃以上７００℃以下、好ましくは３００℃以上５００℃以下で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１１０】
加熱処理装置は電気炉の他、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１１】
上述した加熱処理により、酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより、酸化物半導体膜の特性を安定化させることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタ１０２、トランジスタ１０３を作製することができ、量産性を高めることができる。
【０１１２】
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、ｃ軸配向していることに加えて、各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。
【０１１３】
本発明の一態様では、酸化物半導体を活性層１３２に含むトランジスタ１０３を、記憶素子として用いるトランジスタ１０２または容量素子１０４における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの遮光層で、上記活性層１３２を挟むことで、光によって上記トランジスタ１０３の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子１０４の電極１１２或いは電極１１４として用いる。よって、容量素子１０４とトランジスタ１０３とが重なるようにメモリセル１０１内に配置されるため、容量素子１０４の専有面積、或いは容量値を確保しつつも、メモリセル１０１の占める面積を縮小化することができる。
【０１１４】
したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。
【０１１５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１６】
（実施の形態３）
本実施の形態では、スイッチング素子として機能するトランジスタ１０３の、図１（Ｄ）と異なる構成の一例について説明する。
【０１１７】
図５（Ａ）に、トランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図５（Ａ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図５（Ａ）と同様の構成を採用することができる。
【０１１８】
図５（Ａ）に示す断面図では、図１（Ｄ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【０１１９】
具体的な容量素子１０４の構成は、図１（Ｄ）と同じである。図５（Ａ）では、トランジスタ１０３が、チャネル保護構造を有する点において、図１（Ｄ）と異なる。
【０１２０】
図５（Ａ）に示すトランジスタ１０３は、絶縁膜１１１上にゲート電極１５０と、ゲート電極１５０上の絶縁膜１５１と、絶縁膜１５１上においてゲート電極１５０と重なっている、酸化物半導体を含んだ活性層１５２と、ゲート電極１５０と重なる位置において活性層１５２上に形成されたチャネル保護膜１５３と、活性層１５２上に形成されたソース電極１５４、ドレイン電極１５５と、を有する。さらに、トランジスタ１０３は、ソース電極１５４、ドレイン電極１５５、チャネル保護膜１５３、活性層１５２上に形成された絶縁膜１５６を、その構成要素に含めても良い。
【０１２１】
チャネル保護膜１５３を設けることによって、活性層１５２のチャネル形成領域となる部分に対する、後の工程時におけるエッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
【０１２２】
酸素を含む無機材料をチャネル保護膜１５３に用いることで、水分または水素を低減させるための加熱処理により活性層１５２中に酸素欠損が発生していたとしても、活性層１５２にチャネル保護膜１５３から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１５２をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、耐圧性が高い、オフ電流の低いなどの電気特性の向上を実現することができる。
【０１２３】
なお、トランジスタ１０３は、絶縁膜１５６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層１５２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１５０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【０１２４】
そして、図５（Ａ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている点において、図１（Ｄ）と同じである。具体的には、トランジスタ１０３の活性層１５２と重なるように、遮光性を有する配線１２３を形成する。
【０１２５】
さらに、図５（Ａ）では、図１（Ｄ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１５２と重なる位置に形成されている。
【０１２６】
上記構成により、図５（Ａ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１５２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１５２に入射するのを防ぐことができる。
【０１２７】
また、スイッチング素子として機能するトランジスタ１０３の、図１（Ｄ）と異なる構成の、別の一例について説明する。
【０１２８】
図５（Ｂ）に、トランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図５（Ｂ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図５（Ｂ）と同様の構成を採用することができる。
【０１２９】
図５（Ｂ）に示す断面図では、図１（Ｄ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。
【０１３０】
具体的な容量素子１０４の構成は、図１（Ｄ）と同じである。図５（Ｂ）では、トランジスタ１０３がボトムゲート型であり、なおかつ、ソース電極またはドレイン電極が活性層の下側で接しているボトムコンタクト構造である点において、図１（Ｄ）と異なる。
【０１３１】
図５（Ｂ）に示すトランジスタ１０３は、絶縁膜１１１上にゲート電極１６０と、ゲート電極１６０上の絶縁膜１６１と、絶縁膜１６１上に形成されたソース電極１６４、ドレイン電極１６５と、絶縁膜１６１上においてゲート電極１６０と重なる位置に形成され、なおかつソース電極１６４、ドレイン電極１６５と接している、酸化物半導体を含んだ活性層１６２と、を有する。さらに、トランジスタ１０３は、ソース電極１６４、ドレイン電極１６５、活性層１６２上に形成された絶縁膜１６６を、その構成要素に含めても良い。
【０１３２】
また、酸素を含む無機材料を活性層１６２に接している絶縁膜１６６に用いることで、水分または水素を低減させるための加熱処理により活性層１６２中に酸素欠損が発生していたとしても、活性層１６２に絶縁膜１６６から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層１６２をｉ型に近づけることができ、酸素欠損によるトランジスタ１０３の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１３３】
なお、トランジスタ１０３は、絶縁膜１６６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層１６２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極１６０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０３の閾値電圧を制御することができる。
【０１３４】
そして、図５（Ｂ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている点において、図１（Ｄ）と同じである。具体的には、トランジスタ１０３の活性層１６２と重なるように、遮光性を有する配線１２３を形成する。
【０１３５】
さらに、図５（Ｂ）では、図１（Ｄ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１６２と重なる位置に形成されている。
【０１３６】
上記構成により、図５（Ｂ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１６２が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１６２に入射するのを防ぐことができる。
【０１３７】
なお、図５（Ａ）及び図５（Ｂ）では、配線１２３を用いて活性層１５２または活性層１６２を遮光する構成を例に挙げているが、図１（Ｃ）に示した構成と同様に、遮光性を有する絶縁膜で、活性層１５２または活性層１６２を遮光するようにしても良い。
【０１３８】
また、図５（Ａ）及び図５（Ｂ）では、トランジスタ１０３がシングルゲート構造である場合を例示しているが、トランジスタ１０３は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１３９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４０】
（実施の形態４）
本実施の形態では、記憶部の具体的な構成と、その動作について説明する。
【０１４１】
図６は、図２（Ａ）に示したメモリセル１０１を複数有する記憶部２００の、回路図の一例である。メモリセル１０１の構成については、実施の形態１において説明した内容を参酌することができる。
【０１４２】
図６に示す記憶部２００では、複数のワード線ＷＬ、複数のデータ線ＤＬなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル１０１に供給される。上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。
【０１４３】
具体的に、図６に示す記憶部２００の場合、３行×４列のメモリセルがマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬ３、データ線ＤＬ１〜ＤＬ４が、記憶部２００内に配置されている場合を例示している。
【０１４４】
次いで、図６に示す記憶部２００の動作について説明する。
【０１４５】
まず、データの書き込み時における記憶部２００の動作について説明する。書き込み時において、ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０３のゲート電極に与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０３は、全てオンになる。
【０１４６】
次いで、データ線ＤＬ１〜ＤＬ４に、データを情報として含む信号が入力される。データ線ＤＬ１〜ＤＬ４に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線ＤＬ１〜ＤＬ４に入力されている電位は、オンのトランジスタ１０３を介して、容量素子１０５の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１０５に蓄積されている電荷量が制御されることで、容量素子１０５へのデータの書き込みが行われる。
【０１４７】
ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０３が、全てオフになる。そして、ワード線ＷＬ２、ワード線ＷＬ３に、パルスを有する信号が順に入力され、ワード線ＷＬ２を有するメモリセル１０１、ワード線ＷＬ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１４８】
次いで、データの保持時における記憶部２００の動作について説明する。保持時において、全てのワード線ＷＬ１〜ＷＬ３には、トランジスタ１０３がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ１０３は、上述したようにオフ電流が著しく低いので、容量素子１０５に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ１０３に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１４９】
次いで、データの読み出し時における記憶部２００の動作について説明する。データの読み出し時には、書き込み時と同様に、ワード線ＷＬ１〜ＷＬ３に順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０３のゲート電極に与えられると、当該トランジスタ１０３は全てオンになる。
【０１５０】
トランジスタ１０３がオンになると、データ線ＤＬを介して容量素子１０５に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【０１５１】
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部から実際に読み出されたデータを含んでいる。
【０１５２】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０１において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル１０１においてのみ、上記動作を行うようにしても良い。
【０１５３】
また、図６に示した記憶部２００の場合、各メモリセル１０１に、データ線ＤＬと、ワード線ＷＬと、容量素子１０５の電極に固定電位を供給するための配線との、３つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ１０３のスイッチングを制御するための信号と、容量素子１０５の電荷量を制御するための信号と、固定電位とを、メモリセル１０１に供給することができ、なおかつ、容量素子１０５に蓄積されている電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１５４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１５５】
（実施の形態５）
本実施の形態では、記憶部の具体的な構成と、その動作について説明する。
【０１５６】
図７は、図２（Ｃ）に示したメモリセル１０１を複数有する記憶部２０１の、回路図の一例である。メモリセル１０１の構成については、実施の形態１において説明した内容を参酌することができる。
【０１５７】
図７に示す記憶部２０１では、複数の第１ワード線ＷＬａ、複数の第２ワード線ＷＬｂ、複数のデータ線ＤＬなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル１０１に供給される。上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。
【０１５８】
具体的に、図７に示す記憶部２０１の場合、３行×３列のメモリセルがマトリクス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａ３、第２ワード線ＷＬｂ１〜ＷＬｂ３、データ線ＤＬ１〜ＤＬ３が、記憶部２０１内に配置されている場合を例示している。
【０１５９】
次いで、図７に示す記憶部２０１の動作について説明する。図８は、複数の第１ワード線ＷＬａ１〜ＷＬａ３、複数の第２ワード線ＷＬｂ１〜ＷＬｂ３、複数のデータ線ＤＬ１〜ＤＬ３に入力される信号の電位の時間変化を示すタイミングチャートである。図８に示すタイミングチャートは、トランジスタ１０２、トランジスタ１０３が共にｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
【０１６０】
なお、タイミングチャートにおける信号の電位は、立ち上がりまたは立ち下がりが垂直になるように示している。しかし、実際の信号の電位は、配線の負荷やノイズ等の影響を受けるため、その波形が鈍ることは当業者であれば容易に理解できる。
【０１６１】
まず、データの書き込み時における記憶部２０１の動作について説明する。書き込み時において、第１ワード線ＷＬａ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第１ワード線ＷＬａ１に接続されているトランジスタ１０３のゲート電極に与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０３は、全てオンになる。一方、第２ワード線ＷＬｂ１〜ＷＬｂ３には、ローレベルの電位が与えられている。
【０１６２】
次いで、データ線ＤＬ１〜ＤＬ３に、データを情報として含む信号が入力される。データ線ＤＬ１〜ＤＬ３に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線ＤＬ１〜ＤＬ３に入力されている電位は、オンのトランジスタ１０３を介して、トランジスタ１０２が有するゲート電極と容量素子１０４の一方の電極に与えられる。そして、上記信号の電位に従って、トランジスタ１０２のゲート容量と、容量素子１０４に蓄積される電荷量が制御されることで、メモリセル１０１へのデータの書き込みが行われる。
【０１６３】
第１ワード線ＷＬａ１への、パルスを有する信号の入力が終了すると、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ１０３が、全てオフになる。そして、第１ワード線ＷＬａ２、第１ワード線ＷＬａ３に、パルスを有する信号が順に入力され、第１ワード線ＷＬａ２を有するメモリセル１０１、第１ワード線ＷＬａ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１６４】
次いで、データの保持時における記憶部２０１の動作について説明する。保持時において、全ての第１ワード線ＷＬａ１〜ＷＬａ３には、トランジスタ１０３がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ１０３は、上述したようにオフ電流が著しく低いので、トランジスタ１０２のゲート容量と、容量素子１０４に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ１０３に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１６５】
一方、第２ワード線ＷＬｂ１〜ＷＬｂ３には、引き続き、ローレベルの電位が与えられる。
【０１６６】
次いで、データの読み出し時における記憶部２０１の動作について説明する。データの読み出し時では、全ての第１ワード線ＷＬａ１〜ＷＬａ３にローレベルの電位が入力されることで、トランジスタ１０３のゲート電極にローレベルの電位が与えられる。よって、第１ワード線ＷＬａ１〜ＷＬａ３にゲート電極が接続されているトランジスタ１０３は、全てオフのままである。
【０１６７】
一方、第２ワード線ＷＬｂ１には、パルスを有する信号が入力され、当該パルスの電位、具体的にはハイレベルの電位が、容量素子１０４の他方の電極に与えられる。容量素子１０４が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂ１の電位の変化は、トランジスタ１０２のゲート電極に与えられる。そして、トランジスタ１０２は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化しているため、トランジスタ１０２には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ１０２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データをデータ線ＤＬから読み出すことができる。
【０１６８】
第２ワード線ＷＬｂ１への、パルスを有する信号の入力が終了すると、第２ワード線ＷＬｂ１を有するメモリセル１０１のトランジスタ１０２は全てオフになる。そして、第２ワード線ＷＬｂ２、第２ワード線ＷＬｂ３に、パルスを有する信号が順に入力され、第２ワード線ＷＬｂ２を有するメモリセル１０１、第２ワード線ＷＬｂ３を有するメモリセル１０１において、上述した動作が同様に繰り返される。
【０１６９】
なお、データ線ＤＬ１〜ＤＬ３の先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部２０１から実際に読み出されたデータを含んでいる。
【０１７０】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０１において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル１０１においてのみ、上記動作を行うようにしても良い。
【０１７１】
また、図７に示した記憶部２０１の場合、各メモリセル１０１に、第１ワード線ＷＬａと、第２ワード線ＷＬｂと、データ線ＤＬと、トランジスタ１０２に固定電位を供給するための配線との、４つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ１０３のスイッチングを制御するための信号と、トランジスタ１０２のゲート容量に蓄積される電荷量を制御するための信号と、固定電位とを、メモリセル１０１に供給することができ、なおかつ、上記ゲート容量に蓄積される電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１７２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１７３】
（実施の形態６）
図９に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。図９に示す記憶装置３００は、メモリセルが複数設けられている記憶部３０１と、記憶部３０１の動作を制御する駆動回路３０２とを有する。
【０１７４】
駆動回路３０２は、記憶部３０１へのデータの書き込み、記憶部３０１からのデータの読み出し、記憶部３０１におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。
【０１７５】
図９では、駆動回路３０２に信号を供給する制御回路が、記憶装置３００に含まれておらず、記憶装置３００の外部に設けられている場合を想定しているが、制御回路は記憶装置の構成要素に含まれていても良い。
【０１７６】
次いで、本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
【０１７７】
図１０に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図１０に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０１７８】
図１０に示す記憶装置３００は、記憶部３０１と、駆動回路３０２とを有している。駆動回路３０２は、記憶部３０１から読み出されたデータを情報として含む信号を生成する読み出し回路３０３と、記憶部３０１が有するメモリセルを、行ごとに選択するワード線駆動回路３０４と、記憶部３０１において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路３０５とを有する。そして、駆動回路３０２は、読み出し回路３０３、ワード線駆動回路３０４、データ線駆動回路３０５の動作を制御する制御回路３０６を有している。
【０１７９】
また、図１０に示す記憶装置３００では、ワード線駆動回路３０４が、デコーダ３０７と、レベルシフタ３０８と、バッファ３０９とを有している。データ線駆動回路３０５が、デコーダ３１０と、レベルシフタ３１１と、セレクタ３１２とを有している。
【０１８０】
なお、本発明の一態様に係る記憶装置３００は、少なくとも記憶部３０１をその構成に含んでいればよい。さらに、本発明の一態様に係る記憶装置３００は、記憶部３０１に駆動回路３０２の一部または全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０１８１】
また、記憶部３０１、読み出し回路３０３、ワード線駆動回路３０４、データ線駆動回路３０５、制御回路３０６は、全て一の基板を用いて形成されていても良いし、いずれか１つまたは全てが互いに異なる基板を用いて形成されていても良い。
【０１８２】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路３０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
【０１８３】
記憶装置３００に、記憶部３０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路３０６は、列方向のアドレスＡｘをデータ線駆動回路３０５に送り、行方向のアドレスＡｙをワード線駆動回路３０４に送る。また、制御回路３０６は、記憶装置３００に入力されたデータを情報として含む信号ＤＡＴＡを、データ線駆動回路３０５に送る。
【０１８４】
記憶部３０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路３０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。さらに、記憶部３０１が複数存在する場合、制御回路３０６に、記憶部３０１を選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択された記憶部３０１において実行される。
【０１８５】
記憶部３０１では、信号ＷＥによって書き込み動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、記憶部３０１に入力される。一方、データ線駆動回路３０５では、制御回路３０６からの指示に従って、デコーダ３１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３１１によって振幅が調整された後、セレクタ３１２に入力される。セレクタ３１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリングした信号を入力する。
【０１８６】
また、記憶部３０１では、信号ＲＥによって読み出し動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、記憶部３０１に入力される。一方、読み出し回路３０３では、制御回路３０６からの指示に従って、デコーダ３０７により選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０１８７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１８８】
（実施の形態７）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
【０１８９】
記憶部から読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、記憶部から読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
【０１９０】
図１１に、読み出し回路の一例を回路図で示す。図１１に示す読み出し回路は、記憶部から読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１１に示す読み出し回路は、オペアンプ２６２を有している。
【０１９１】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１１では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
【０１９２】
また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がビット線ＢＬ１〜ＢＬ３にそれぞれ接続されている。そして、ビット線ＢＬ１〜ＢＬ３の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。
【０１９３】
例えば、ビット線ＢＬ１に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
【０１９４】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。
【０１９５】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０１９６】
また、図１１では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
【０１９７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９８】
（実施の形態８）
本実施の形態では、トランジスタのオフ電流の算出例について説明する。
【０１９９】
まず、オフ電流の算出に用いた特性評価用回路の構成について、図１２を用いて説明する。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系８０１を備える。具体的に図１２では、８つの測定系８０１が並列に接続されている特性評価用回路を例示している。
【０２００】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５とを含む。
【０２０１】
トランジスタ８１１は、電荷注入用トランジスタである。そして、トランジスタ８１１は、その第１端子が、電位Ｖ１の与えられているノードに接続されており、その第２端子が、トランジスタ８１２の第１端子に接続されている。トランジスタ８１１のゲート電極は、電位Ｖｅｘｔ＿ａの与えられているノードに接続されている。
【０２０２】
トランジスタ８１２は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ８１２は、その第１端子が、トランジスタ８１１の第２端子に接続されており、その第２端子が、電位Ｖ２の与えられているノードに接続されている。トランジスタ８１２のゲート電極は、電位Ｖｅｘｔ＿ｂの与えられているノードに接続されている。
【０２０３】
容量素子８１３の第１の電極は、トランジスタ８１１の第２端子及びトランジスタ８１２の第１端子に接続されている。容量素子８１３の第２の電極は、電位Ｖ２の与えられているノードに接続されている。
【０２０４】
トランジスタ８１４は、その第１端子が、電位Ｖ３の与えられているノードに接続されており、その第２端子が、トランジスタ８１５の第１端子に接続されている。トランジスタ８１４のゲート電極は、トランジスタ８１１の第２端子、トランジスタ８１２の第１端子、容量素子８１３の第１の電極に接続されている。なお、このトランジスタ８１４のゲート電極が接続されている箇所を、ノードＡとする。
【０２０５】
トランジスタ８１５は、その第１端子が、トランジスタ８１４の第２端子に接続されており、その第２端子が、電位Ｖ４の与えられているノードに接続されている。トランジスタ８１５のゲート電極は、電位Ｖｅｘｔ＿ｃの与えられているノードに接続されている。
【０２０６】
そして、測定系８０１は、トランジスタ８１４の第２端子と、トランジスタ８１５の第１端子が接続されているノードの電位を、出力信号の電位Ｖｏｕｔとして出力する。
【０２０７】
そして、本実施の形態では、トランジスタ８１１として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍであるトランジスタを用いる。
【０２０８】
なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
【０２０９】
また、トランジスタ８１４及びトランジスタ８１５として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍであるトランジスタを用いる。
【０２１０】
また、トランジスタ８１２として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２として、活性層に含まれるチャネル形成領域が、下記の表１の条件１から条件６に示すような、異なるサイズを有するトランジスタを用いる。
【０２１１】
【表１】
【０２１２】
なお、電荷注入用トランジスタ８１１を測定系８０１に設けない場合には、容量素子８１３への電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オンにする必要がある。この場合、リーク電流評価用トランジスタ８１２が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図１２に示すように、電荷注入用トランジスタ８１１と、リーク電流評価用トランジスタ８１２とを別々に測定系８０１に設けることにより、電荷注入の際に、リーク電流評価用トランジスタ８１２を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。
【０２１３】
また、電荷注入用トランジスタ８１１と、リーク電流評価用トランジスタ８１２とを測定系８０１に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタ８１２のチャネル幅Ｗを、電荷注入用トランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタ８１２のリーク電流以外の、特性評価回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタ８１２のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。
【０２１４】
一方、電荷注入用トランジスタ８１１のチャネル幅Ｗを、リーク電流評価用トランジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用トランジスタ８１１のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響も小さい。
【０２１５】
また、図１２に示すように、複数の測定系８０１を並列に接続させた構造にすることにより、より正確に特性評価回路のリーク電流を算出することができる。
【０２１６】
次に、図１２に示す特性評価回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。
【０２１７】
まず、図１２に示す特性評価回路のリーク電流測定方法について、図１３を用いて説明する。図１３は、図１２に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０２１８】
図１２に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位Ｖ２及び電位Ｖ４を０Ｖ、電位Ｖ３を５Ｖ、電位Ｖｅｘｔ＿ｃを０．５Ｖとする。
【０２１９】
まず、書き込み期間において、電位Ｖｅｘｔ＿ｂを、トランジスタ８１２がオフとなるような高さの電位ＶＬ（−３Ｖ）に設定する。また、電位Ｖ１を書き込み電位Ｖｗに設定した後、電位Ｖｅｘｔ＿ａを、一定期間トランジスタ８１１がオンとなるような高さの電位ＶＨ（５Ｖ）に設定する。上記構成により、ノードＡに電荷が蓄積され、ノードＡの電位は、書き込み電位Ｖｗと同等の値になる。次いで、電位Ｖｅｘｔ＿ａを、トランジスタ８１１がオフとなるような高さの電位ＶＬに設定する。その後、電位Ｖ１を電位ＶＳＳ（０Ｖ）に設定する。
【０２２０】
次に、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。電位の変化量から、トランジスタ８１２の第１端子と第２端子の間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電位の変化量の測定とを行うことができる。
【０２２１】
ノードＡの電荷の蓄積及びノードＡの電位の変化量の測定（蓄積及び測定動作ともいう）は、繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗとして５Ｖの電位を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを３．５Ｖとし、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを４．５Ｖとし、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０２２２】
一般に、ノードＡの電位ＶＡは、出力信号の電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２２３】
【数１】
【０２２４】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ノードＡに接続される容量ＣＡは、容量素子８１３の容量値と、容量素子８１３以外の容量が有する容量値の和である。
【０２２５】
【数２】
【０２２６】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
【０２２７】
【数３】
【０２２８】
例えば、Δｔを約５４０００ｓｅｃとする。ノードＡに接続される容量ＣＡと、出力信号の電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【０２２９】
次に、上記特性評価回路を用いた測定方法による出力信号の電位Ｖｏｕｔの測定結果及び該測定結果より算出した特性評価回路のリーク電流の値を示す。
【０２３０】
図１４に、一例として、条件１、条件２及び条件３における上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す。図１５に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【０２３１】
また、図１６に、上記測定により見積もられた条件１乃至条件６におけるノードＡの電位とリーク電流の関係を示す。図１６では、例えば条件４において、ノードＡの電位が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【０２３２】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。
【０２３３】
（実施の形態９）
本実施の形態では、本発明の半導体装置の一つであるＲＦタグの、構成の一例について説明する。
【０２３４】
図１７は本発明のＲＦタグの一形態を示すブロック図である。図１７においてＲＦタグ５５０は、アンテナ回路５５１と、集積回路５５２とを有している。集積回路５５２は、電源回路５５３、復調回路５５４、変調回路５５５、レギュレータ５５６、演算回路５５７、記憶装置５５８、昇圧回路５５９を有している。
【０２３５】
次いで、ＲＦタグ５５０の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路５５１において該電波が交流電圧に変換される。電源回路５５３では、アンテナ回路５５１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５５３において生成された電源用の電圧は、演算回路５５７とレギュレータ５５６に与えられる。レギュレータ５５６は、電源回路５５３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５５２内の復調回路５５４、変調回路５５５、演算回路５５７、記憶装置５５８または昇圧回路５５９などの各種回路に供給する。
【０２３６】
復調回路５５４は、アンテナ回路５５１が受信した交流信号を復調して、後段の演算回路５５７に出力する。演算回路５５７は復調回路５５４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置５５８は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また演算回路５５７は、復調回路５５４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置５５８内の情報の出力、または記憶装置５５８内における命令の内容の実行を行う。演算回路５５７から出力される信号は符号化され、変調回路５５５に送られる。変調回路５５５は該信号に従ってアンテナ回路５５１が受信している電波を変調する。アンテナ回路５５１において変調された電波は質問器で受け取られる。
【０２３７】
このようにＲＦタグ５５０と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２３８】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。
【０２３９】
昇圧回路５５９は、レギュレータ５５６から出力された電圧を昇圧し、記憶装置５５８に供給している。
【０２４０】
本発明の一態様では、記憶装置５５８が上記実施の形態に示した構成を有しており、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかるＲＦタグ５５０は、上記記憶装置５５８を用いることで、データの信頼性を高めることができる。また、上記記憶装置５５８を用いることで、ＲＦタグ５５０を小型化、或いは高機能化することができる。
【０２４１】
本実施の形態では、アンテナ回路５５１を有するＲＦタグ５５０の構成について説明しているが、本発明の一態様にかかるＲＦタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図１７に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２４２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２４３】
（実施の形態１０）
本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。
【０２４４】
図１８（Ａ）に、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図１８（Ａ）に示す記憶媒体は、本発明の一態様に係る記憶装置７０１と、駆動装置と記憶媒体の電気的な接続を行うコネクタ７０２と、コネクタ７０２を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース７０３と、記憶媒体の動作状態などに従って点灯する発光ダイオード７０４と、記憶装置７０１、インターフェース７０３、発光ダイオード７０４などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ７０５とが、プリント配線基板７０６に実装されている。その他に、コントローラ７０５の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電位の高さを制御するためのレギュレータなどが設けられていても良い。
【０２４５】
図１８（Ａ）に示すプリント配線基板７０６は、図１８（Ｂ）に示すように、コネクタ７０２と発光ダイオード７０４が一部露出するように、樹脂等を用いたカバー材７０７で覆って、保護するようにしても良い。
【０２４６】
本発明の一態様にかかる記憶装置７０１は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかる記憶媒体は、上記記憶装置７０１を用いることで、データの信頼性を高めることができる。また、上記記憶装置７０１を用いることで、記憶媒体を小型化することができる。
【０２４７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２４８】
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、高機能を有する電子機器を提供することが可能である。
【０２４９】
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
【０２５０】
図１９（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、高機能を有する携帯型ゲーム機を提供することができる。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２５１】
図１９（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、高機能を有する携帯電話を提供することができる。
【０２５２】
図１９（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１９（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、高機能を有する携帯情報端末を提供することができる。
【０２５３】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２５４】
１０１ メモリセル
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１０５ 容量素子
１０６ トランジスタ
１１０ 基板
１１１ 絶縁膜
１１２ 電極
１１３ 絶縁膜
１１４ 電極
１１５ ゲート電極
１１６ 絶縁膜
１１７ 活性層
１１８ ソース電極
１１９ ドレイン電極
１２０ 絶縁膜
１２１ 絶縁膜
１２２ 絶縁膜
１２３ 配線
１３０ 導電膜
１３１ 導電膜
１３２ 活性層
１３３ 絶縁膜
１３４ ゲート電極
１３５ 導電膜
１３６ 活性層
１３７ ゲート電極
１３８ コンタクトホール
１３９ 絶縁膜
１４０ コンタクトホール
１４１ 導電膜
１４２ コンタクトホール
１４３ コンタクトホール
１４４ 導電膜
１５０ ゲート電極
１５１ 絶縁膜
１５２ 活性層
１５３ チャネル保護膜
１５４ ソース電極
１５５ ドレイン電極
１５６ 絶縁膜
１６０ ゲート電極
１６１ 絶縁膜
１６２ 活性層
１６４ ソース電極
１６５ ドレイン電極
１６６ 絶縁膜
２００ 記憶部
２０１ 記憶部
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３００ 記憶装置
３０１ 記憶部
３０２ 駆動回路
３０３ 読み出し回路
３０４ ワード線駆動回路
３０５ データ線駆動回路
３０６ 制御回路
３０７ デコーダ
３０８ レベルシフタ
３０９ バッファ
３１０ デコーダ
３１１ レベルシフタ
３１２ セレクタ
５５０ ＲＦタグ
５５１ アンテナ回路
５５２ 集積回路
５５３ 電源回路
５５４ 復調回路
５５５ 変調回路
５５６ レギュレータ
５５７ 演算回路
５５８ 記憶装置
５５９ 昇圧回路
７０１ 記憶装置
７０２ コネクタ
７０３ インターフェース
７０４ 発光ダイオード
７０５ コントローラ
７０６ プリント配線基板
７０７ カバー材
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー
【特許請求の範囲】
【請求項１】
活性層に酸化物半導体を含んでいるトランジスタと、容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項２】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項３】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記遮光層は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項５】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、
前記絶縁膜は樹脂を含んでおり、
前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。
【請求項６】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、
前記絶縁膜は樹脂を含んでおり、
前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。
【請求項７】
請求項５または請求項６において、
遮光性を有する前記絶縁膜は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項８】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、
前記配線は、前記第１のトランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。
【請求項９】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、
前記配線は、前記トランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。
【請求項１０】
請求項８または請求項９において、
遮光性を有する前記配線は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項１１】
請求項１乃至請求項１０のいずれか１項において、
遮光性を有する前記電極は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項１２】
請求項１乃至請求項１１のいずれか１項において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
【請求項１３】
請求項１乃至請求項１２のいずれか１項において、
前記酸化物半導体の水素濃度は、５×１０１９／ｃｍ３以下である記憶装置。
【請求項１４】
請求項１乃至請求項１３のいずれか１項に記載の記憶装置を有する半導体装置。
【請求項１】
活性層に酸化物半導体を含んでいるトランジスタと、容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項２】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項３】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光層とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記遮光層は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項５】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、
前記絶縁膜は樹脂を含んでおり、
前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。
【請求項６】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、
前記絶縁膜は樹脂を含んでおり、
前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。
【請求項７】
請求項５または請求項６において、
遮光性を有する前記絶縁膜は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項８】
活性層に酸化物半導体を含んでいる第１のトランジスタと、前記第１のトランジスタによって、ゲート電極への電位の供給が制御される第２のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、
前記配線は、前記第１のトランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。
【請求項９】
活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、
前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、
前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、
前記配線は、前記トランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。
【請求項１０】
請求項８または請求項９において、
遮光性を有する前記配線は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項１１】
請求項１乃至請求項１０のいずれか１項において、
遮光性を有する前記電極は、前記酸化物半導体の吸収端波長をλ０とすると、波長が１００ｎｍ以上λ０＋１００ｎｍ以下の光の透過率が５０％以下である記憶装置。
【請求項１２】
請求項１乃至請求項１１のいずれか１項において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
【請求項１３】
請求項１乃至請求項１２のいずれか１項において、
前記酸化物半導体の水素濃度は、５×１０１９／ｃｍ３以下である記憶装置。
【請求項１４】
請求項１乃至請求項１３のいずれか１項に記載の記憶装置を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−９８３９（Ｐ２０１２−９８３９Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１１−１１０９４８（Ｐ２０１１−１１０９４８）
【出願日】平成２３年５月１８日（２０１１．５．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２３年５月１８日（２０１１．５．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]