電界効果トランジスタ及びその製造方法
【課題】高品質な特性を有する電界効果トランジスタ及びその方法を提供する。
【解決手段】素子分離領域１０６間のソース／ドレイン領域１１４、及びポケット領域１１６を含んでいる半導体基板１０２と、素子分離領域間の半導体基板の上面のトレンチ１１０内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有するシリコンゲルマニウム層１１２と、ゲート絶縁層１２０、ゲート電極１２２、及びサイドスペーサ１２８を含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板の上部分上のメタルシリサイド１２４とを備え、シリコンゲルマニウム層は、チャネル長方向において、ゲート構造の下で側面を有していない。
【解決手段】素子分離領域１０６間のソース／ドレイン領域１１４、及びポケット領域１１６を含んでいる半導体基板１０２と、素子分離領域間の半導体基板の上面のトレンチ１１０内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有するシリコンゲルマニウム層１１２と、ゲート絶縁層１２０、ゲート電極１２２、及びサイドスペーサ１２８を含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板の上部分上のメタルシリサイド１２４とを備え、シリコンゲルマニウム層は、チャネル長方向において、ゲート構造の下で側面を有していない。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の記載は、概して、チャネルシリコンゲルマニウム層を有する電界効果トランジスタ（field effect transistor:ＦＥＴ）及びチャネルシリコンゲルマニウム層を有する電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
論理ゲートは、１またはそれ以上の論理入力の論理的な演算を行い、単一の論理出力を生成する。電子の論理において、論理レベルは電圧及び電流で表され、使われている電子の論理のタイプに依存する。各論理ゲートは、正しい出力電圧を達成するため電流を供給し、排出することができる電力を必要とする。
【０００３】
ＮＡＮＤ及びＮＯＲ論理ゲートは、ロジックの二つの柱である。他のタイプのブーリアン論理ゲート（例えばＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲ、ＸＮＯＲ）は、ＮＡＮＤゲートの適切なネットワークまたは、ＮＯＲゲートのみから形成されることができる。これらは、インバーター及び２つの入力ＡＮＤゲートまたはＯＲゲートを形成することができる複数のトランジスタから構築される。すなわち、ＮＡＮＤゲート及びＮＯＲゲートは、ユニバーサルゲートと呼ばれる。
【０００４】
論理回路は、マルチプレクサー、レジスタ、論理演算装置（arithmetic logic units:ＡＬＵs）、そしてコンピュータメモリから１億以上のゲートを含むことができる完全なマイクロプロセッサまでを含む。実際には、ゲートは電界効果トランジスタで形成される。電界効果トランジスタは、トランジスタの１つのタイプであり、形状（状態）と、半導体材料における電荷キャリアの一つのタイプのチャネルの導電性とを制御する電界に依存する。
【０００５】
ＦＥＴのチャネルはｎ型半導体かｐ型半導体を形成するためにドープされ、それゆえに、ＮＦＥＴまたはＰＦＥＴと呼ばれる。ドレイン及びソースは、エンハンスメントモードＦＥＴsのケースの場合、チャネルと反対のタイプがドープされ、または、デプレッションモードＦＥＴsの場合チャネルと同じタイプがドープされることができる。最も一般的に使われているＦＥＴは、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）またはＩＧＦＥＴ（insulated-gate field effect transistor）である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６６３９６号公報
【特許文献２】特開２００２−１００７６２号公報
【特許文献３】特開２００５−３１１１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高品質な特性を有する電界効果トランジスタ及びその方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電界効果トランジスタを提供する。電界効果トランジスタは、ソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、半導体基板内の素子分離領域（ＳＴＩ：shallow trench isolation）と、素子分離領域間の半導体基板の上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板上のメタルシリサイドとを含むことができる。シリコンゲルマニウム層は、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している。シリコンゲルマニウム層は、チャネル長方向において、ゲート構造の下で側面を有さない。
【０００９】
本発明の他の態様は、他の電界効果トランジスタに関する。電界効果トランジスタは半導体基板内の素子分離領域間にソース／ドレイン及びポケット領域を含んでいる半導体基板と、素子分離領域間の半導体基板のほぼ全ての上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板上のメタルシリサイドとを含むことができる。シリコンゲルマニウム層は、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している。
【００１０】
本発明のさらに他の態様では、電界効果トランジスタの形成方法を提供する。この方法は、素子分離領域間の半導体基板のほぼ全ての上部のトレンチを形成し、トレンチは、底面の（１００）面及び側面の（１１１）面を有し、トレンチの側面の（１１１）面を２以上の異なる平面に変えるために半導体基板を熱し、トレンチ内にシリコンゲルマニウム層を形成し、シリコンゲルマニウム層は、底面及び上面の（１００）面と側面の２以上の平面とを有し、シリコンゲルマニウム層上にゲート絶縁層と、ゲート電極、及びサイドスペーサを備えるゲート構造形成し、半導体基板内にソース／ドレイン領域及びポケット領域を形成し、シリコンゲルマニウム層及び半導体基板のゲート構造を覆わない上部にメタルシリサイドを形成することを含むことができる。
【発明の効果】
【００１１】
本発明によれば、高品質な特性を有する電界効果トランジスタ及びその方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の上面図であり、図１（ｂ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図１（ｃ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図２】図２（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図２（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図３】図３（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図３（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図４】図４（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図４（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図５】図５（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図５（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図６】図６（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図６（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図７】図７（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図７（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図８】図８（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図８（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図９】図９（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図９（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図１０】図１０（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図１０（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図１１】本発明の一態様に従った電界効果トランジスタの例示的な製造方法のフローダイアグラムである。
【発明を実施するための形態】
【００１３】
ここに記載されている本発明は、電界効果トランジスタ及びその製造方法を提供する。特に、本発明はチャネルシリコンゲルマニウム層を有する電界効果トランジスタを提供する。電界効果トランジスタは、半導体基板間のシリコンゲルマニウム層及びゲート構造を備えている。
【００１４】
シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２以上の平面を有する側面とを有することが可能である。シリコンゲルマニウムは電界効果トランジスタのチャネル領域上に実質的に均一の高さを有することが可能である。一例において、シリコンゲルマニウム層は、チャネル長方向においてゲート構造によって覆われている半導体基板の一部において側面を有さない。他の例において、シリコンゲルマニウムはゲート構造によって覆われていない半導体基板の部分にのみ側面を有する。この電界効果トランジスタは、チャネルシリコンゲルマニウムによって、ひとつかそれ以上の電流（Ｉｏｎ）特性、線形ドレイン電流（Ｉｄｌｉｎ）特性、及び、閾値電圧（Ｖｔｈ）特性改良することが出来る。
【００１５】
電界効果トランジスタは、ソース／ドレイン領域及びポケット領域を中に含む半導体基板と、半導体基板内の素子分離領域としてのＳＴＩとを含むことができる。電界効果トランジスタは、素子分離領域間の半導体基板の上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを備え、シリコンゲルマニウム層上のゲート構造と、ゲート構造に覆われていないシリコンゲルマニウム層及び半導体基板の上部分上のメタルシリサイドとをさらに含むことができる。
【００１６】
他の例において、電界効果トランジスタは素子分離領域間のソース／ドレイン領域及びポケット領域を中に含む半導体基板と、素子分離領域間の半導体基板の実質的に全ての上面のトレンチ内のシリコンゲルマニウム層とを含み、シリコンゲルマニウム層上のゲート構造はゲート絶縁層、ゲート電極、およびサイドスペーサを備えている。電界効果トランジスタは、シリコンゲルマニウム層の上部分上のメタルシリサイドとゲート構造によって覆われていない半導体基板上のメタルシリサイドとをさらに含むことが可能である。シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２つ以上の平面を有する側面を有する。シリコンゲルマニウム層は、チャネル長方向のゲート構造の下において側面を有さない。
【００１７】
図１（ａ）は、例示的な電界効果トランジスタ１００の一部の上面図を示している。図１（ｂ）は、図１（ａ）の線Ｘ−Ｘに沿った電界効果トランジスタ１００の一部の断面図である。図１（ｃ）は、図１（ａ）の線Ｙ−Ｙに沿った電界効果トランジスタ１００の断面図である。
【００１８】
電界効果トランジスタ１００は半導体基板（例えばシリコン基板）１０２を有している。電界効果トランジスタ１００は、素子分離領域（ＳＴＩ：sallow trench isolation）１０６間の半導体基板内の活性領域１０４と、活性領域１０４上のゲート構造１０８とを有している。活性領域１０４は半導体基板の上面のトレンチ１１０と、トレンチ１１０内のシリコンゲルマニウム層１１２とを有している。活性領域１０４はソース及びドレイン（ソース／ドレイン）領域１１４と、半導体基板内のポケット領域１１６とをさらに有している。活性領域１０４はソース及びドレイン領域間のチャネル領域１１８を有している。ゲート構造１０８は、シリコンゲルマニウム層１１２上のゲート絶縁層１２０と、ゲート絶縁層１２０上のゲート電極１２２とを有している。電界効果トランジスタ１００は、シリコンゲルマニウム及び半導体基板の上部分のメタルシリサイド１２４を含むことが可能である。ゲート構造１０８は、ゲート電極１２２の上部分のメタルシリサイド１２６をさらに有することが可能である。ゲート構造１０８はゲート絶縁層１２０及びゲート電極１２２の側面に隣接したサイドスペーサ（側壁層）１２８をさらに有することが可能である。電界効果トランジスタ１００はｐ型の電界効果トランジスタであることが可能である。
【００１９】
電界効果トランジスタ１００は、いくつかの適切なチャネル幅を有している。チャネル幅は一般的に活性領域の長さの方向における活性領域の長さである。チャネル幅は典型的に、約１００ｎｍ以上、２０００ｎｍ以下である。電界効果トランジスタ１００は、いくつかの適切なチャネル長を有している。チャネル長は一般的にソース／ドレインに対応する領域間に定義される。チャネル長は一般的に、約１０ｎｍ以上、１００ｎｍ以下である。
【００２０】
一例において、トレンチ１１０はチャネル長方向（例えばＹ−Ｙ方向）において、ゲート構造１０８の下で側面を有していない。トレンチ１１０は、チャネル長方向のゲート構造１０８に覆われている半導体基板の一部において、側面を有していない。トレンチ１１０は、チャネル長方向のゲート構造１０８に覆われていない半導体基板の部分においてのみ側面を有している。他の例において、トレンチ１１０はソース／ドレインに対応する領域間において側面を有さない。
【００２１】
一例において、シリコンゲルマニウム層１１２はチャネル長方向において、ゲート構造１０８の下で側面を有していない。シリコンゲルマニウムは、チャネル長方向のゲート構造１０８に覆われている半導体基板の一部において、側面を有していない。シリコンゲルマニウムは、チャネル長方向のゲート構造１０８に覆われていない半導体基板の部分においてのみ側面を有している。他の例において、シリコンゲルマニウムはソース／ドレインに対応する領域間において側面を有さない。
【００２２】
簡潔のために、図１（ａ）〜図１（ｃ）には示していないが、電界効果トランジスタ１００は、電界効果トランジスタ構造において一般的に使用されることができるどのような構造でも備えることが可能である。例えば、ゲートコンタクトプラグ、ソース・ドレインコンタクト、ゲート構造１０８間の絶縁層等、電界効果トランジスタ内にさらに含むことが可能なものがある。
【００２３】
トレンチ１１０は底面と側面を有している。底面は（１００）面（例えば、平面方向または平面の方位）または底面と同等の平面（例えば（１００）、（０１０）または（００１）面）（正確には（１００）面として言及される）を有している。トレンチ１１０の側面は、（１１１）面または、側面と同等の平面（正確には（１１１）面として言及される）及び他の平面を含むことができる。側面は、実質的に（１１１）面のみを含まない。言い換えると、トレンチ１１０の側面は、２以上の異なる平面を有している。
【００２４】
シリコンゲルマニウム層１１２は底面及び上面を有している。底面及び上面は（１００）面を有している。シリコンゲルマニウム層１１２は側面をさらに有している。シリコンゲルマニウム層１１２の側面は（１１１）面及び他の平面を含むことが可能である。シリコンゲルマニウムの側面は、実質的に（１１１）面のみを含まない。言い換えると、シリコンゲルマニウムの側面は、２以上の異なる平面を有している。
【００２５】
シリコンゲルマニウム層１１２は、チャネル領域１１８内においてホールの移動性が上昇することができるゲルマニウムの量であるかぎり、適当な量のゲルマニウムを含有している。一例において、シリコンゲルマニウム層１１２は、約０ｗｔ％以上、約８０ｗｔ％以下のシリコン、及び約２０ｗｔ％以上、約１００ｗｔ％のゲルマニウムを含む。他の例において、シリコンゲルマニウム層１１２は、約３０ｗｔ％以上、約７５ｗｔ％以下のシリコン、及び約２５ｗｔ％以上、約７０ｗｔ％のゲルマニウムを含む。さらに他の例において、シリコンゲルマニウム層１１２は、約６０ｗｔ％以上、約７０ｗｔ％以下のシリコン、及び約３０ｗｔ％以上、約４０ｗｔ％のゲルマニウムを含む。
【００２６】
ソース／ドレイン領域１１４はｐ型導電性（例えば、ボロンのようなｐドーパント濃度）を有することができる。ポケット領域１１６は、ｎ型導電性（例えば、砒素、燐、アンチモンのようなｎドーパント濃度）を有することができる。ゲート絶縁層１２０は、金属酸化物または、メタロイド酸化物（ハフニウム酸化物）、シリコン酸化物（例えばＳｉＯ２）、セラミック酸化物等の適当な無機の酸化物を含むことができる。ゲート電極１２２は、ポリシリコン、アモルファスシリコン、チタンナイトライド等を含むことができる。メタルシリサイド１２４及び１２６は、タングステン、タンタル、モリブデン等の高融点金属、及び、プラチナ、パラジウム、コバルト、ニッケル等の周期表の第８族の金属を含むことができる。サイドスペーサ１２８及びまたは素子分離領域１２６は酸化物のような適当な絶縁材料を含むことができる。酸化物の例は、シリコン酸化物、ＴＥＯＳ（tetraethylorthosilicate）酸化物、ＨＡＲＰ(high aspect ratio plasma)酸化物、シリコン酸化物、ＨＴＯ（high temperature oxide）、ＨＤＰ（high density plasma）酸化物、ＡＬＤ（atomic layer deposition）工程によって形成される酸化物（例えばシリコン酸化物）等を含む。
【００２７】
図２（ａ）、図２（ｂ）〜図１０（ａ）、図１０（ｂ）には、電界効果トランジスタの形成の多くの可能な例示的な実施形態のうちのひとつが詳細に図示されている。図２（ａ）は例示的な電界効果トランジスタ２００の中間状態の図１（ａ）に示す線Ｘ−Ｘに沿った断面図である。図２（ｂ）は例示的な電界効果トランジスタ２００の中間状態の図１（ａ）に示す線Ｙ−Ｙに沿った断面図である。
【００２８】
電界効果トランジスタ２００は基板（例えばシリコン基板）２０２及び半導体基板中に素子分離領域２０４を含むことが可能である。素子分離領域２０４はＣＶＤ（chemical vapor deposition）、リソグラフィ、エッチング技術等で形成されることが可能である。パターンが形成されたハードマスクが半導体基板上に形成される。パターンが形成されたハードマスクによって覆われていない半導体基板の部分が、例えば半導体基板内に開口部を形成するためにエッチングして除去される。素子分離領域２０４はＳＴＩ材料を開口部に埋めることで形成することが可能である。
【００２９】
図２（ａ）及び図２（ｂ）には示していないが、ウェル及びチャネルは素子分離領域２０４間の半導体基板内に形成することが可能である。電界効果トランジスタ２００がＰＦＥＴの場合、ウェルは、一つ以上のｎドーパント（例えば燐）の導入によって形成され、チャネルは、一つ以上のｎドーパント（例えば砒素）の導入によって形成される。
【００３０】
図３（ａ）及び図３（ｂ）はトレンチ３００を、素子分離領域２０４間の半導体基板の部分を除去することで、半導体基板の上部分に形成することを図示している。トレンチ３００は、素子分離領域２０４間の半導体基板の実質的に上部分全面に形成することが可能である。トレンチ３００は異方性の化学的ウエットエッチングによって形成されることが可能である。異方性の化学的ウエットエッチングを行う前に、酸化物が半導体基板上に形成されている場合、酸化物は希釈のフッ化ホウ素酸（ＨＦ）を用いて除去することが可能である。半導体基板は希釈のＨＦに短く浸すことが可能である。
【００３１】
トレンチ３００は（１００）面を有する底面３０２を備えるトレンチ３００を形成するエッチングである限り、適当な異方性の化学的ウエットエッチングによって形成されることができる。異方性の化学的ウエットエッチングは一般的に、（１００）面の底面と、（１１１）面を有する側面（例えば、サイドファセット）３０４とを形成する。
【００３２】
異方性の化学的ウエットエッチングのエッチャントの例は、テトラアルキルアンモニウム水酸化物（ＴＭＡＨ：tetramethylammonium hydroxide：テトラメチルアンモニウム水酸化物）及びアンモニウム水酸化物（ＮＨ４ＯＨ）等の基本溶液を含む。例として、ＴＭＡＨ溶液を用いたトレンチの形成することは下記に記載されている。ＴＭＡＨ溶液を用いてトレンチを形成することは、半導体基板２００をＴＭＡＨ溶液に浸す、またはＴＭＡＨ溶液を半導体基板２００の上面上に噴霧または散布することで処理される。
【００３３】
ＴＭＡＨ溶液は実質的に他の構成要素をダメージまたはエッチング無しで半導体基板２００の部分の除去を容易にする充分な量のＴＭＡＨ含むことが可能である。一例では、ＴＭＡＨ溶液は重量に対して約０．５％以上のＴＭＡＨ、重量に対して約４０％以下のＴＭＡＨを含んでいる。他の例では、ＴＭＡＨ溶液は重量に対して約１％以上のＴＭＡＨ、重量に対して約２５％以下のＴＭＡＨを含んでいる。ＴＭＡＨは、望ましいＴＭＡＨ濃度を有するＴＭＡＨ溶液を生成するために脱イオン水のような水によって希釈してもよい。
【００３４】
半導体基板２０２は、トレンチ３００の形成を容易にするためにＴＭＡＨ溶液と適当な温度で接触される。一例において、半導体基板は、約２０℃以上または約１００℃以下でＴＭＡＨ溶液と接触される。他の例において、半導体基板は、約３０℃以上または約６０℃以下でＴＭＡＨ溶液と接触される。半導体基板はトレンチ３００の形成を容易にするために、適当な時間でＴＭＡＨ溶液と接触される。一例において、半導体基板は、約５秒以上、約２０分以下ＴＭＡＨ溶液と接触される。一例において、半導体基板は、約１０秒以上、約１５分以下ＴＭＡＨ溶液と接触される。例えば、半導体基板は、約４５℃の温度で約２．５分、重さに対して約２．５％のＴＭＡＨを含むＴＭＡＨ溶液と接触される。
【００３５】
他の例において、エッチャントはＮＨ４ＯＨ溶液である。ＮＨ４ＯＨは、望ましい濃度のＮＨ４ＯＨ（例えば、ＮＨ４ＯＨ：Ｈ２Ｏ＝１：３０００（ｗｔ／ｗｔ））を有するＴＭＡＨ溶液を生成するために脱イオン水のような水によって希釈してもよい。半導体基板は、約４５℃の温度で約１００秒、ＮＨ４ＯＨ溶液に接触される。
【００３６】
トレンチ３００は適当な深さを有することが可能である。トレンチ３００は実質的に同一の深さを有することが可能である。深さは変更することが可能であり、本発明にとって重要ではない可能性がある。例えば、深さは、形成された電界効果トランジスタ２００の望ましい完成形に依存する可能性がある。一例において、トレンチ３００の深さは約５ｎｍ以上約２０ｎｍ以下である。他の例において、トレンチ３００の深さは約６ｎｍ以上約１７ｎｍ以下である。さらに他の例において、トレンチ３００の深さは約７ｎｍ以上約１５ｎｍ以下である。さらに他の例において、トレンチ３００の深さは約１０ｎｍである。
【００３７】
図４（ａ）及び図４（ｂ）はトレンチの側面の平面方向を変えるために半導体基板を熱すること図示している。側面が単一の平面方向を有している場合、熱処理は単一の平面方向を、２以上の平面方向に変化させる。側面が単一の（１１１）面を有している場合、熱処理は単一の（１１１）面方向を、例えば、（１１２）面、（２００）面、（１０１）面、（０１１）面などを含んでいる２以上の平面に変化させる。熱処理により、トレンチ４００は２以上の平面の側面４０２を有することができる。底面の（１００）面は変化しないで残される。半導体基板はこの熱処理によって再結晶化されることが可能である。
【００３８】
半導体基板２０２は、トレンチ４００の側面の２以上の平面の形成およびまたは半導体基板の再結晶化を容易にする、どのような適当な条件下でも熱されることが可能である。一例において、約７００℃以上、約９００℃以下の温度で、約１分以上、約１０分以下で半導体基板は水素中で熱される。他の例において、約５００℃以上、約９００℃以下の温度で、約１０秒以上、約３０分以下で半導体基板は水素中で熱される。
【００３９】
図５（ａ）及び図５（ｂ）は、トレンチ内にシリコンゲルマニウム層５００を形成することを図示している。シリコンゲルマニウム層５００はエピタキシャル技術によって形成されることができる。シリコンゲルマニウムエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、ゲルマニウムソースガス（例えば、ＧｅＨ４、ＧｅＦ４等）、及び任意のキャリアガスを用いて、上昇した温度（例えば１１００℃）において、どのような適当な条件下でも行うことができる。シリコンゲルマニウムのエピタキシャル成長は、シリコンゲルマニウムの上面が、半導体基板およびまたは素子分離領域の上面と実質的に同一平面である場合に終わらすことができる。
【００４０】
一例において、トレンチが底面の（１００）面を有している時、シリコンゲルマニウム層５００は底面５０２の（１００）面を有する。シリコンゲルマニウム層５００は上面５０４の（１００）面を有することができる。他の例において、トレンチが２以上の異なる平面を有している側面を有する時、シリコンゲルマニウム層５００は側面５０６の２以上の異なる平面を有する。さらに他の例において、トレンチが実質的に同一の深さを有する時、シリコンゲルマニウム層５００は実質的に同一の高さを有する。
【００４１】
図６（ａ）及び図６（ｂ）はシリコンゲルマニウム層５００上にゲート絶縁層６０２およびゲート電極を有するゲート構造６００を形成することを図示している。ゲート構造６００は、シリコンゲルマニウム上のゲート絶縁層６０２、及びゲート絶縁層６０２上のゲート電極層６０４を形成し、ゲート絶縁層６０２及びゲート電極層６０４をパターニングすることで、形成することができる。
【００４２】
ゲート絶縁層は、金属酸化物または、メタロイド酸化物（ハフニウム酸化物）、シリコン酸化物（例えばＳｉＯ２）、セラミック酸化物等の適当な無機の酸化物を含むことができる。ゲート電極は、ポリシリコン、アモルファスシリコン、チタンナイトライド等を含むことができる。ゲート絶縁層及びゲート電極は適当な技術で形成されることができる。例えば、ゲート絶縁層及びゲート電極は、堆積（例えばＣＶＤ、スピンオン技術等）、リソグラフィ、エッチング技術によって形成されることができる。ゲート絶縁層は、エピタキシャル成長技術（例えば、シリコンエピタキシャル成長）及び酸化技術（例えば、熱酸化、プラズマ酸化等）によって形成されることができる。
【００４３】
図７（ａ）及び図７（ｂ）は、ゲート構造６００と隣接した半導体基板内にソース／ドレインエクステンション領域７００を形成することと、ソース／ドレインエクステンション領域間の半導体基板内にチャネル領域７０２を形成することとを図示している。適当なインプラント組成及び濃度はソース／ドレインエクステンション領域に用いることが可能である。例えば、ソース／ドレインエクステンション領域は、１つ以上のｐ型ドーパント（例えばボロン）を含有している。
【００４４】
ソース／ドレインエクステンション領域は適当な技術によって形成されることができる。ソース／ドレインエクステンション領域は１以上のドーパントのインプラントによって形成することができる。ドーパントはゲート構造６００によって覆われていない半導体基板の部分内に埋め込まれる。ゲート構造６００はインプラントスクリーンとすることが可能である。ソース／ドレインエクステンション領域は、比較的に低いエネルギーレベルおよびまたは比較的に低いドーパントのドーズのインプラントによって形成することができる。一例において、ソース／ドレインエクステンション領域は約０．１ＫｅＶ以上、約１ＫｅＶ以下のエネルギーレベル、及び約１Ｅ１４atoms/cm2以上、３Ｅ１５atoms/cm2以下のドーズで形成される。他の例において、ソース／ドレインエクステンション領域は約１ＫｅＶ以上、約５ＫｅＶ以下のエネルギーレベル、及び約５Ｅ１３atoms/cm2以上、３Ｅ１５atoms/cm2以下のドーズで形成される。
【００４５】
図７（ａ）及び図７（ｂ）はポケット領域７０４をゲート構造６００の側面の下に隣接した半導体基板内に形成することをさらに図示している。適当なインプラント組成及び濃度はポケット領域７０４に用いることが可能である。例えば、ポケット領域７０４は、１つ以上のｎ型ドーパント（例えば砒素）を含有している。ポケットインプラントは、電界効果トランジスタ２００のＶｔｈ特性を改善することができる。
【００４６】
ポケット領域は、ポケット領域がメモリデバイスのコンタクトパンチスルー（punch-through）リーク特性を改善することができる限り、適当なサイズ、形状、インプラント組成、インプラント濃度を有することが可能である。一例において、ポケット領域は、半導体基板の表面に対して垂直な半導体基板からの軸の方向に対して約０度以上、約４０度以下傾いたインプラント角度を有している。ポケット領域は、適当なインプラント角度で１つ以上のドーパントのインプラントによって形成されることができる。ドーパントは、矢印７０６で示すように、半導体基板に向かって角度θ１でインプラントされる。角度θ１は、図７（ｂ）に示すように、半導体基板の表面に向かって垂直な線から計測される。
【００４７】
一例において、ポケット領域は約２５ＫｅＶ以上、約６０ＫｅＶ以下のエネルギーレベルで形成される。他の例において、ポケット領域は約３０ＫｅＶ以上、約７０ＫｅＶ以下のエネルギーレベルで形成される。一例において、ポケット領域は約５Ｅ１２atoms/cm2以上、８Ｅ１３atoms/cm2以下のドーズで形成される。他の例において、ポケット領域は約５Ｅ１２atoms/cm2以上、１Ｅ１４atoms/cm2以下のドーズで形成される。
【００４８】
図８（ａ）及び図８（ｂ）は、ゲート絶縁層６０２及びゲート電極６００の側面に隣接し、シリコンゲルマニウム層５００の上面にサイドスペーサ（例えば、側壁層）８００を形成することを図示している。サイドスペーサ８００は酸化物のような適当な絶縁材料を有することが可能である。酸化物の例は、シリコン酸化物、ＴＥＯＳ（tetraethylorthosilicate）酸化物、ＨＡＲＰ(high aspect ratio plasma)酸化物、ＨＴＯ（high temperature oxide）、ＨＤＰ（high density plasma）酸化物、ＡＬＤ（atomic layer deposition）工程によって形成される酸化物（例えばシリコン酸化物）等を含む。サイドスペーサ材料の他の例は、ナイトライド（例えば、シリコンナイトライド、シリコンオキシナイトライド、シリコンリッチシリコンナイトライド）、シリケイト、ダイアモンドライクカーボン、カーバイド等を含む。図示していないが、ソース／ドレインエクステンション領域およびまたはポケット領域はサイドスペーサを形成した後に形成することができる。
【００４９】
サイドスペーサは、適当な技術によって形成されることが可能である。例えば、スペーサ材料を含んでいる層を半導体基板上に形成し、続いて、ゲート構造６００の側面に隣接していないスペーサ材料層の部分を除去する。スペーサ材料層は、少なくともゲート構造６００の側面上に堆積技術（例えば、ＣＶＤ、スピンオン技術等）によって形成することができる。
【００５０】
スペーサ材料層を形成した後、スペーサ材料層の部分は、例えばエッチングで除去することが出来る。ゲート絶縁層及びゲート電極の側面及びシリコンゲルマニウム層上に隣接したスペーサを残すことが出来るエッチングである限り、適当なエッチングを用いることが可能である。ウエットエッチングおよびまたはドライエッチングウエットエッチングを適用可能である。エッチングの例は、ＲＩＥ（reactive ion etching）、化学プラズマエッチング、または、適当な化学反応を利用している他の適当な異方性エッチングを含む。
【００５１】
図９（ａ）及び図９（ｂ）は、ゲート構造６００に隣接した半導体基板内にソース／ドレイン領域９００を形成し、ソース／ドレイン領域９００間の半導体基板内にチャネル領域９０２を形成することを図示している。適当なインプラント組成及び濃度はソース／ドレイン領域に用いることが可能である。例えば、ソース／ドレイン領域は、１つ以上のｐ型ドーパント（例えばボロン）を含有している。図９（ａ）及び図９（ｂ）には図示していないが、インプラントされたドーパントは半導体基板のアニールによって活性化することが可能である。
【００５２】
ソース／ドレイン領域９００は適当な技術で形成することが可能である。ソース／ドレイン領域９００は、一つ以上のインプラントによって形成することが可能である。ドーパントは、ゲート構造６００及び、サイドスペーサ８００によって覆われていない半導体基板の部分の中にインプラントされる。ゲート構造６００及びサイドスペーサ８００は、インプラントスクリーンとすることが可能である。ソース／ドレイン領域９００は、比較的に高いエネルギーレベルおよびまたは比較的に高いドーパントのドーズのインプラントによって形成することができる。一例において、ソース／ドレイン領域９００は約５ＫｅＶ以上、約２０ＫｅＶ以下のエネルギーレベル、及び約８Ｅ１４atoms/cm2以上、１Ｅ１６atoms/cm2以下のドーズで形成される。他の例において、ソース／ドレイン領域９００は約２ＫｅＶ以上、約８ＫｅＶ以下のエネルギーレベル、及び約１Ｅ１４atoms/cm2以上、１Ｅ１６atoms/cm2以下のドーズで形成される。さらに他の例において、ソース／ドレイン領域９００は、エピタキシャルＳｉＧｅを埋め込むことで形成されることが可能である。ドーパントはインサイチュー（in-situ）のドープエピタキシャルによって形成されることが可能である。
【００５３】
図１０（ａ）及び図１０（ｂ）は、ゲート構造（例えば、ゲート構造及びサイドスペーサ）６００によって覆われていないシリコンゲルマニウムの部分及び半導体基板上にメタルシリサイド１０００を形成することを図示している。ゲート電極６０４がシリコンを含有する場合、メタルシリサイド１００２はゲート電極６０４上に形成される。メタルシリサイドは、ゲート構造６００によって覆われていない電界効果トランジスタの部分の電界効果トランジスタ上の金属層の化学反応によって形成することが可能である。メタルシリサイドは、電界効果トランジスタのシリコン含有層／シリコン含有要素に接触していない金属層において形成されない。
【００５４】
図１０（ａ）及び図１０（ｂ）には図示しないが、金属層は、電界効果トランジスタ上に形成される。金属層は、続くプロセスでメタルシリサイドに変換することが可能である適当な金属要素を含むことが可能である。金属の例は、タングステン、タンタル、モリブデン等の高融点金属及び、プラチナ、パラジウム、コバルト、ニッケル等の周期表の第８族の金属を含むことができる。金属層は、続く熱処理によって、シリコン基板中およびまたはゲート電極中の下にあるシリコンからなるメタルシリサイドを形成して変換される。金属層は、例えば、ＣＶＤ、ＰＶＤ（physical vapor deposition）等の適当な技術によって形成されることが可能である。金属層は、例えば続く工程で形成されたメタルシリサイドの望ましい厚さに依存して、適当な厚さを有することが可能である。
【００５５】
金属層は金属層及び下にある電界効果トランジスタのシリコン含有層／シリコン含有要素間で化学反応を引き起こすために金属層を熱することでメタルシリサイドに変換することが可能である。一例において、メタルシリサイドは、金属層と、下にあるシリコン基板のシリコンおよびまたは、ゲート電極のポリシリコンとのシリコンの化学反応により形成される。シリサイド化の工程において、金属層の金属は、下にあるシリコン含有層／シリコン含有要素中に拡散することが可能であり、そしてメタルシリサイドを形成する。結果として、メタルシリサイドは、電界効果トランジスタ上に選択的に形成することができる。
【００５６】
メタルシリサイドは、例えば望まれた実施およびまたは形成される電界効果トランジスタに依存して、適当な高さを有することが可能である。一例では、メタルシリサイドは約５ｎｍ以上、約３０ｎｍ以下の高さである。他の例では、メタルシリサイドは約１０ｎｍ以上、約２５ｎｍ以下の高さである。
【００５７】
シリサイド化工程の適当な条件及びパラメータ（例えば、温度、熱処理の時間等）の選択は、例えば、メタルシリサイドの望ましい次元（例えば、高さ）、金属層およびまたは下にあるシリコン含有要素／シリコン含有層の形状およびまたは成分、望まれた実施およびまたは形成される電界効果トランジスタ等に依存する。例えば、メタルシリサイドは、ＲＴＡ（rapid thermal annealing）によって形成される。
【００５８】
金属層の部分は、例えばサイドスペーサ及び素子分離領域上は反応せずに残り、そして、例えばエッチングによって除去することができる。金属層の反応しなかった部分は、メタルシリサイドのような電界効果トランジスタの他の層／要素の完全な状態に実質的に作用またはダメージを与えない適当な金属エッチャントと反応していない金属が接触することによって除去することが可能である。金属エッチャントの例は、酸化エッチャント溶液を含む。酸化エッチャントの例は、例えばＨ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨ等を含有している酸性溶液を含む。他の金属エッチャントも、電界効果トランジスタの他の要素／層に対して選択的に反応していない金属層の部分を除去することができる限り、使用されることが可能である。
【００５９】
メタルシリサイドは、シリコン及びポリシリコンに比べて顕著に低いシート抵抗を有することが可能である。ゲートを有しているポリシリコン上に形成したメタルシリサイドは、一般的にポリサイドゲートとして言及される。このポリサイドゲートはポリシリコンゲートに比べて、かなりゲート構造の抵抗を減少させる。結果として、全てのゲート電極の導電性は向上する可能性がある。
【００６０】
図１１は電界効果トランジスタの典型的な形成方法１１００を示している。１１０２において、トレンチは素子分離領域間の半導体基板の実質的に上部分全面に形成され、トレンチは、底面の（１００）面及び側面の（１１１）面を有している。１１０４において、半導体基板は、トレンチの側面の（１１１）面を２以上の異なる平面に変化させるために熱される。１１０６において、シリコンゲルマニウム層はトレンチ内に形成され、シリコンゲルマニウム層は底面及び上面の（１００）面と、側面の２以上の平面とを有している。１１０８において、ゲート絶縁層、ゲート電極及びサイドスペーサを含有しているゲート構造はシリコンゲルマニウム層上に形成される。１１１０において、ソース／ドレイン領域及びポケット領域は半導体基板内に形成される。１１１２において、メタルシリサイドは、ゲート構造によって覆われてないシリコンゲルマニウム層及び半導体基板の上部分上に形成される。
【００６１】
図１１には示してないが、トレンチは異方性の化学ウエットエッチングによって形成することができる。他の例において、トレンチは、ＴＭＡＨ溶液またはアンモニウム水酸化溶液を用いて形成される。さらに他の例において、シリコンゲルマニウムはシリコンゲルマニウムエピタキシャル工程によって形成される。そのまたさらに他の例において、トレンチの側面の（１１１）面は、約７００℃以上、約１３００℃以下の温度で、約５分以上、約１００分以下だけ水素中で半導体基板を熱することで、２以上の異なる平面に変化される。
【００６２】
図１１に示していないが、コンタクトホール、導電性配線及び他の適当な要素は適当な半導体デバイスの製造工程によって形成されることが可能である。一般的な半導体デバイスの製造工程は、マスキング、パターニング、エッチング、クリーニング、プラナライゼーション、熱酸化、インプラント、アニ―ル、熱処理、そして一般的に半導体デバイスを形成するために使用される堆積技術を含んでいる。
【００６３】
なお、上述したトレンチ及び該トレンチ上に形成されるシリコンゲルマニウム層の側面は、２以上の異なる平面（多面）を有している。しかし、マクロな視点からであると、なだらかな曲面として認識され得る。
【００６４】
また、基板を４５度回転させて、上述したトレンチの形成を行った場合は、トレンチの側面は（３１１）面または、側面と同等の平面（正確には（３１１）面として言及される）及び他の平面を含むことができる。この場合も、側面は実質的に（３１１）面のみを含まない。言い換えると、トレンチの側面は、２以上の異なる平面（多面）を有している。この場合でも、上述した実施形態に適応可能である。
【００６５】
所定の特徴のためのどのような図面または数値の範囲に関して、図面または一つの範囲からのパラメーターは、数値の範囲を生成するため同じ特徴のための異なる範囲からの他の図または他のパラメーターと組み合わされても良い。
【００６６】
実施例やその他示された部分以外の、明細書中及び請求項中において使用される成分の量や反応条件等について言及している全ての数字、値およびまたは表現は、全ての例において用語「約」によって、変形されたとして理解される。
【００６７】
上述したことは、開示した発明の例を含んでいる。勿論、開示した発明の記載の目的のための構成要素及び方法の全ての考えうる組み合わせを書く事は不可能である。しかし、本発明の技術分野における当業者は、開示された発明の更なる組み合わせ及び入れ替えが可能であると認識できる。したがって、開示された発明は、添付された請求項の精神及び目的の中に含まれる変形、改良及び変化のような全ての変更を包含するつもりである。さらに、詳細な説明または請求項で使われている、含む、有する、含有する、またはこれらの系統の用語は、備えるという用語が、転換語としてクレームにて記載された場合と類似の解釈を含む。
【００６８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００６９】
１００…電界効果トランジスタ
１０２…半導体基板
１０４…活性領域
１０６…素子分離領域
１０８…ゲート構造
１１０…トレンチ
１１２…シリコンゲルマニウム層
１１４…ソース／ドレイン領域
１１６…ポケット領域
１１８…チャネル領域
１２０…ゲート絶縁層
１２２…ゲート電極
１２４…メタルシリサイド
１２６…メタルシリサイド
１２８…サイドスペーサ
２００…電界効果トランジスタ
２０２…半導体基板
２０４…素子分離領域
３００…トレンチ
３０２…底面
３０４…側面
４００…トレンチ
４０２…側面
５００…シリコンゲルマニウム層
５０２…底面
５０４…上面
５０６…側面
６００…ゲート構造
６０２…ゲート絶縁層
７００…ドレインエクステンション領域
７０２…チャネル領域
７０４…ポケット領域
７０６…矢印
８００…サイドスペーサ
９００…ソース／ドレイン領域
９０２…チャネル領域
１０００…メタルシリサイド
１００２…メタルシリサイド
【技術分野】
【０００１】
以下の記載は、概して、チャネルシリコンゲルマニウム層を有する電界効果トランジスタ（field effect transistor:ＦＥＴ）及びチャネルシリコンゲルマニウム層を有する電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
論理ゲートは、１またはそれ以上の論理入力の論理的な演算を行い、単一の論理出力を生成する。電子の論理において、論理レベルは電圧及び電流で表され、使われている電子の論理のタイプに依存する。各論理ゲートは、正しい出力電圧を達成するため電流を供給し、排出することができる電力を必要とする。
【０００３】
ＮＡＮＤ及びＮＯＲ論理ゲートは、ロジックの二つの柱である。他のタイプのブーリアン論理ゲート（例えばＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲ、ＸＮＯＲ）は、ＮＡＮＤゲートの適切なネットワークまたは、ＮＯＲゲートのみから形成されることができる。これらは、インバーター及び２つの入力ＡＮＤゲートまたはＯＲゲートを形成することができる複数のトランジスタから構築される。すなわち、ＮＡＮＤゲート及びＮＯＲゲートは、ユニバーサルゲートと呼ばれる。
【０００４】
論理回路は、マルチプレクサー、レジスタ、論理演算装置（arithmetic logic units:ＡＬＵs）、そしてコンピュータメモリから１億以上のゲートを含むことができる完全なマイクロプロセッサまでを含む。実際には、ゲートは電界効果トランジスタで形成される。電界効果トランジスタは、トランジスタの１つのタイプであり、形状（状態）と、半導体材料における電荷キャリアの一つのタイプのチャネルの導電性とを制御する電界に依存する。
【０００５】
ＦＥＴのチャネルはｎ型半導体かｐ型半導体を形成するためにドープされ、それゆえに、ＮＦＥＴまたはＰＦＥＴと呼ばれる。ドレイン及びソースは、エンハンスメントモードＦＥＴsのケースの場合、チャネルと反対のタイプがドープされ、または、デプレッションモードＦＥＴsの場合チャネルと同じタイプがドープされることができる。最も一般的に使われているＦＥＴは、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）またはＩＧＦＥＴ（insulated-gate field effect transistor）である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６６３９６号公報
【特許文献２】特開２００２−１００７６２号公報
【特許文献３】特開２００５−３１１１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高品質な特性を有する電界効果トランジスタ及びその方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電界効果トランジスタを提供する。電界効果トランジスタは、ソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、半導体基板内の素子分離領域（ＳＴＩ：shallow trench isolation）と、素子分離領域間の半導体基板の上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板上のメタルシリサイドとを含むことができる。シリコンゲルマニウム層は、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している。シリコンゲルマニウム層は、チャネル長方向において、ゲート構造の下で側面を有さない。
【０００９】
本発明の他の態様は、他の電界効果トランジスタに関する。電界効果トランジスタは半導体基板内の素子分離領域間にソース／ドレイン及びポケット領域を含んでいる半導体基板と、素子分離領域間の半導体基板のほぼ全ての上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを含むシリコンゲルマニウム層上のゲート構造と、ゲート構造によって覆われていないシリコンゲルマニウム層及び半導体基板上のメタルシリサイドとを含むことができる。シリコンゲルマニウム層は、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している。
【００１０】
本発明のさらに他の態様では、電界効果トランジスタの形成方法を提供する。この方法は、素子分離領域間の半導体基板のほぼ全ての上部のトレンチを形成し、トレンチは、底面の（１００）面及び側面の（１１１）面を有し、トレンチの側面の（１１１）面を２以上の異なる平面に変えるために半導体基板を熱し、トレンチ内にシリコンゲルマニウム層を形成し、シリコンゲルマニウム層は、底面及び上面の（１００）面と側面の２以上の平面とを有し、シリコンゲルマニウム層上にゲート絶縁層と、ゲート電極、及びサイドスペーサを備えるゲート構造形成し、半導体基板内にソース／ドレイン領域及びポケット領域を形成し、シリコンゲルマニウム層及び半導体基板のゲート構造を覆わない上部にメタルシリサイドを形成することを含むことができる。
【発明の効果】
【００１１】
本発明によれば、高品質な特性を有する電界効果トランジスタ及びその方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の上面図であり、図１（ｂ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図１（ｃ）は、本発明の一態様に従った例示的な電界効果トランジスタの一部の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図２】図２（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図２（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図３】図３（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図３（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図４】図４（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図４（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図５】図５（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図５（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図６】図６（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図６（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図７】図７（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図７（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図８】図８（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図８（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図９】図９（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図９（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図１０】図１０（ａ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｘ−Ｘに沿った断面図であり、図１０（ｂ）は、本発明の一態様に従った電界効果トランジスタの例示的な製造方法の図１（ａ）の線Ｙ−Ｙに沿った断面図である。
【図１１】本発明の一態様に従った電界効果トランジスタの例示的な製造方法のフローダイアグラムである。
【発明を実施するための形態】
【００１３】
ここに記載されている本発明は、電界効果トランジスタ及びその製造方法を提供する。特に、本発明はチャネルシリコンゲルマニウム層を有する電界効果トランジスタを提供する。電界効果トランジスタは、半導体基板間のシリコンゲルマニウム層及びゲート構造を備えている。
【００１４】
シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２以上の平面を有する側面とを有することが可能である。シリコンゲルマニウムは電界効果トランジスタのチャネル領域上に実質的に均一の高さを有することが可能である。一例において、シリコンゲルマニウム層は、チャネル長方向においてゲート構造によって覆われている半導体基板の一部において側面を有さない。他の例において、シリコンゲルマニウムはゲート構造によって覆われていない半導体基板の部分にのみ側面を有する。この電界効果トランジスタは、チャネルシリコンゲルマニウムによって、ひとつかそれ以上の電流（Ｉｏｎ）特性、線形ドレイン電流（Ｉｄｌｉｎ）特性、及び、閾値電圧（Ｖｔｈ）特性改良することが出来る。
【００１５】
電界効果トランジスタは、ソース／ドレイン領域及びポケット領域を中に含む半導体基板と、半導体基板内の素子分離領域としてのＳＴＩとを含むことができる。電界効果トランジスタは、素子分離領域間の半導体基板の上面のトレンチ内のシリコンゲルマニウム層と、ゲート絶縁層、ゲート電極、及びサイドスペーサを備え、シリコンゲルマニウム層上のゲート構造と、ゲート構造に覆われていないシリコンゲルマニウム層及び半導体基板の上部分上のメタルシリサイドとをさらに含むことができる。
【００１６】
他の例において、電界効果トランジスタは素子分離領域間のソース／ドレイン領域及びポケット領域を中に含む半導体基板と、素子分離領域間の半導体基板の実質的に全ての上面のトレンチ内のシリコンゲルマニウム層とを含み、シリコンゲルマニウム層上のゲート構造はゲート絶縁層、ゲート電極、およびサイドスペーサを備えている。電界効果トランジスタは、シリコンゲルマニウム層の上部分上のメタルシリサイドとゲート構造によって覆われていない半導体基板上のメタルシリサイドとをさらに含むことが可能である。シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２つ以上の平面を有する側面を有する。シリコンゲルマニウム層は、チャネル長方向のゲート構造の下において側面を有さない。
【００１７】
図１（ａ）は、例示的な電界効果トランジスタ１００の一部の上面図を示している。図１（ｂ）は、図１（ａ）の線Ｘ−Ｘに沿った電界効果トランジスタ１００の一部の断面図である。図１（ｃ）は、図１（ａ）の線Ｙ−Ｙに沿った電界効果トランジスタ１００の断面図である。
【００１８】
電界効果トランジスタ１００は半導体基板（例えばシリコン基板）１０２を有している。電界効果トランジスタ１００は、素子分離領域（ＳＴＩ：sallow trench isolation）１０６間の半導体基板内の活性領域１０４と、活性領域１０４上のゲート構造１０８とを有している。活性領域１０４は半導体基板の上面のトレンチ１１０と、トレンチ１１０内のシリコンゲルマニウム層１１２とを有している。活性領域１０４はソース及びドレイン（ソース／ドレイン）領域１１４と、半導体基板内のポケット領域１１６とをさらに有している。活性領域１０４はソース及びドレイン領域間のチャネル領域１１８を有している。ゲート構造１０８は、シリコンゲルマニウム層１１２上のゲート絶縁層１２０と、ゲート絶縁層１２０上のゲート電極１２２とを有している。電界効果トランジスタ１００は、シリコンゲルマニウム及び半導体基板の上部分のメタルシリサイド１２４を含むことが可能である。ゲート構造１０８は、ゲート電極１２２の上部分のメタルシリサイド１２６をさらに有することが可能である。ゲート構造１０８はゲート絶縁層１２０及びゲート電極１２２の側面に隣接したサイドスペーサ（側壁層）１２８をさらに有することが可能である。電界効果トランジスタ１００はｐ型の電界効果トランジスタであることが可能である。
【００１９】
電界効果トランジスタ１００は、いくつかの適切なチャネル幅を有している。チャネル幅は一般的に活性領域の長さの方向における活性領域の長さである。チャネル幅は典型的に、約１００ｎｍ以上、２０００ｎｍ以下である。電界効果トランジスタ１００は、いくつかの適切なチャネル長を有している。チャネル長は一般的にソース／ドレインに対応する領域間に定義される。チャネル長は一般的に、約１０ｎｍ以上、１００ｎｍ以下である。
【００２０】
一例において、トレンチ１１０はチャネル長方向（例えばＹ−Ｙ方向）において、ゲート構造１０８の下で側面を有していない。トレンチ１１０は、チャネル長方向のゲート構造１０８に覆われている半導体基板の一部において、側面を有していない。トレンチ１１０は、チャネル長方向のゲート構造１０８に覆われていない半導体基板の部分においてのみ側面を有している。他の例において、トレンチ１１０はソース／ドレインに対応する領域間において側面を有さない。
【００２１】
一例において、シリコンゲルマニウム層１１２はチャネル長方向において、ゲート構造１０８の下で側面を有していない。シリコンゲルマニウムは、チャネル長方向のゲート構造１０８に覆われている半導体基板の一部において、側面を有していない。シリコンゲルマニウムは、チャネル長方向のゲート構造１０８に覆われていない半導体基板の部分においてのみ側面を有している。他の例において、シリコンゲルマニウムはソース／ドレインに対応する領域間において側面を有さない。
【００２２】
簡潔のために、図１（ａ）〜図１（ｃ）には示していないが、電界効果トランジスタ１００は、電界効果トランジスタ構造において一般的に使用されることができるどのような構造でも備えることが可能である。例えば、ゲートコンタクトプラグ、ソース・ドレインコンタクト、ゲート構造１０８間の絶縁層等、電界効果トランジスタ内にさらに含むことが可能なものがある。
【００２３】
トレンチ１１０は底面と側面を有している。底面は（１００）面（例えば、平面方向または平面の方位）または底面と同等の平面（例えば（１００）、（０１０）または（００１）面）（正確には（１００）面として言及される）を有している。トレンチ１１０の側面は、（１１１）面または、側面と同等の平面（正確には（１１１）面として言及される）及び他の平面を含むことができる。側面は、実質的に（１１１）面のみを含まない。言い換えると、トレンチ１１０の側面は、２以上の異なる平面を有している。
【００２４】
シリコンゲルマニウム層１１２は底面及び上面を有している。底面及び上面は（１００）面を有している。シリコンゲルマニウム層１１２は側面をさらに有している。シリコンゲルマニウム層１１２の側面は（１１１）面及び他の平面を含むことが可能である。シリコンゲルマニウムの側面は、実質的に（１１１）面のみを含まない。言い換えると、シリコンゲルマニウムの側面は、２以上の異なる平面を有している。
【００２５】
シリコンゲルマニウム層１１２は、チャネル領域１１８内においてホールの移動性が上昇することができるゲルマニウムの量であるかぎり、適当な量のゲルマニウムを含有している。一例において、シリコンゲルマニウム層１１２は、約０ｗｔ％以上、約８０ｗｔ％以下のシリコン、及び約２０ｗｔ％以上、約１００ｗｔ％のゲルマニウムを含む。他の例において、シリコンゲルマニウム層１１２は、約３０ｗｔ％以上、約７５ｗｔ％以下のシリコン、及び約２５ｗｔ％以上、約７０ｗｔ％のゲルマニウムを含む。さらに他の例において、シリコンゲルマニウム層１１２は、約６０ｗｔ％以上、約７０ｗｔ％以下のシリコン、及び約３０ｗｔ％以上、約４０ｗｔ％のゲルマニウムを含む。
【００２６】
ソース／ドレイン領域１１４はｐ型導電性（例えば、ボロンのようなｐドーパント濃度）を有することができる。ポケット領域１１６は、ｎ型導電性（例えば、砒素、燐、アンチモンのようなｎドーパント濃度）を有することができる。ゲート絶縁層１２０は、金属酸化物または、メタロイド酸化物（ハフニウム酸化物）、シリコン酸化物（例えばＳｉＯ２）、セラミック酸化物等の適当な無機の酸化物を含むことができる。ゲート電極１２２は、ポリシリコン、アモルファスシリコン、チタンナイトライド等を含むことができる。メタルシリサイド１２４及び１２６は、タングステン、タンタル、モリブデン等の高融点金属、及び、プラチナ、パラジウム、コバルト、ニッケル等の周期表の第８族の金属を含むことができる。サイドスペーサ１２８及びまたは素子分離領域１２６は酸化物のような適当な絶縁材料を含むことができる。酸化物の例は、シリコン酸化物、ＴＥＯＳ（tetraethylorthosilicate）酸化物、ＨＡＲＰ(high aspect ratio plasma)酸化物、シリコン酸化物、ＨＴＯ（high temperature oxide）、ＨＤＰ（high density plasma）酸化物、ＡＬＤ（atomic layer deposition）工程によって形成される酸化物（例えばシリコン酸化物）等を含む。
【００２７】
図２（ａ）、図２（ｂ）〜図１０（ａ）、図１０（ｂ）には、電界効果トランジスタの形成の多くの可能な例示的な実施形態のうちのひとつが詳細に図示されている。図２（ａ）は例示的な電界効果トランジスタ２００の中間状態の図１（ａ）に示す線Ｘ−Ｘに沿った断面図である。図２（ｂ）は例示的な電界効果トランジスタ２００の中間状態の図１（ａ）に示す線Ｙ−Ｙに沿った断面図である。
【００２８】
電界効果トランジスタ２００は基板（例えばシリコン基板）２０２及び半導体基板中に素子分離領域２０４を含むことが可能である。素子分離領域２０４はＣＶＤ（chemical vapor deposition）、リソグラフィ、エッチング技術等で形成されることが可能である。パターンが形成されたハードマスクが半導体基板上に形成される。パターンが形成されたハードマスクによって覆われていない半導体基板の部分が、例えば半導体基板内に開口部を形成するためにエッチングして除去される。素子分離領域２０４はＳＴＩ材料を開口部に埋めることで形成することが可能である。
【００２９】
図２（ａ）及び図２（ｂ）には示していないが、ウェル及びチャネルは素子分離領域２０４間の半導体基板内に形成することが可能である。電界効果トランジスタ２００がＰＦＥＴの場合、ウェルは、一つ以上のｎドーパント（例えば燐）の導入によって形成され、チャネルは、一つ以上のｎドーパント（例えば砒素）の導入によって形成される。
【００３０】
図３（ａ）及び図３（ｂ）はトレンチ３００を、素子分離領域２０４間の半導体基板の部分を除去することで、半導体基板の上部分に形成することを図示している。トレンチ３００は、素子分離領域２０４間の半導体基板の実質的に上部分全面に形成することが可能である。トレンチ３００は異方性の化学的ウエットエッチングによって形成されることが可能である。異方性の化学的ウエットエッチングを行う前に、酸化物が半導体基板上に形成されている場合、酸化物は希釈のフッ化ホウ素酸（ＨＦ）を用いて除去することが可能である。半導体基板は希釈のＨＦに短く浸すことが可能である。
【００３１】
トレンチ３００は（１００）面を有する底面３０２を備えるトレンチ３００を形成するエッチングである限り、適当な異方性の化学的ウエットエッチングによって形成されることができる。異方性の化学的ウエットエッチングは一般的に、（１００）面の底面と、（１１１）面を有する側面（例えば、サイドファセット）３０４とを形成する。
【００３２】
異方性の化学的ウエットエッチングのエッチャントの例は、テトラアルキルアンモニウム水酸化物（ＴＭＡＨ：tetramethylammonium hydroxide：テトラメチルアンモニウム水酸化物）及びアンモニウム水酸化物（ＮＨ４ＯＨ）等の基本溶液を含む。例として、ＴＭＡＨ溶液を用いたトレンチの形成することは下記に記載されている。ＴＭＡＨ溶液を用いてトレンチを形成することは、半導体基板２００をＴＭＡＨ溶液に浸す、またはＴＭＡＨ溶液を半導体基板２００の上面上に噴霧または散布することで処理される。
【００３３】
ＴＭＡＨ溶液は実質的に他の構成要素をダメージまたはエッチング無しで半導体基板２００の部分の除去を容易にする充分な量のＴＭＡＨ含むことが可能である。一例では、ＴＭＡＨ溶液は重量に対して約０．５％以上のＴＭＡＨ、重量に対して約４０％以下のＴＭＡＨを含んでいる。他の例では、ＴＭＡＨ溶液は重量に対して約１％以上のＴＭＡＨ、重量に対して約２５％以下のＴＭＡＨを含んでいる。ＴＭＡＨは、望ましいＴＭＡＨ濃度を有するＴＭＡＨ溶液を生成するために脱イオン水のような水によって希釈してもよい。
【００３４】
半導体基板２０２は、トレンチ３００の形成を容易にするためにＴＭＡＨ溶液と適当な温度で接触される。一例において、半導体基板は、約２０℃以上または約１００℃以下でＴＭＡＨ溶液と接触される。他の例において、半導体基板は、約３０℃以上または約６０℃以下でＴＭＡＨ溶液と接触される。半導体基板はトレンチ３００の形成を容易にするために、適当な時間でＴＭＡＨ溶液と接触される。一例において、半導体基板は、約５秒以上、約２０分以下ＴＭＡＨ溶液と接触される。一例において、半導体基板は、約１０秒以上、約１５分以下ＴＭＡＨ溶液と接触される。例えば、半導体基板は、約４５℃の温度で約２．５分、重さに対して約２．５％のＴＭＡＨを含むＴＭＡＨ溶液と接触される。
【００３５】
他の例において、エッチャントはＮＨ４ＯＨ溶液である。ＮＨ４ＯＨは、望ましい濃度のＮＨ４ＯＨ（例えば、ＮＨ４ＯＨ：Ｈ２Ｏ＝１：３０００（ｗｔ／ｗｔ））を有するＴＭＡＨ溶液を生成するために脱イオン水のような水によって希釈してもよい。半導体基板は、約４５℃の温度で約１００秒、ＮＨ４ＯＨ溶液に接触される。
【００３６】
トレンチ３００は適当な深さを有することが可能である。トレンチ３００は実質的に同一の深さを有することが可能である。深さは変更することが可能であり、本発明にとって重要ではない可能性がある。例えば、深さは、形成された電界効果トランジスタ２００の望ましい完成形に依存する可能性がある。一例において、トレンチ３００の深さは約５ｎｍ以上約２０ｎｍ以下である。他の例において、トレンチ３００の深さは約６ｎｍ以上約１７ｎｍ以下である。さらに他の例において、トレンチ３００の深さは約７ｎｍ以上約１５ｎｍ以下である。さらに他の例において、トレンチ３００の深さは約１０ｎｍである。
【００３７】
図４（ａ）及び図４（ｂ）はトレンチの側面の平面方向を変えるために半導体基板を熱すること図示している。側面が単一の平面方向を有している場合、熱処理は単一の平面方向を、２以上の平面方向に変化させる。側面が単一の（１１１）面を有している場合、熱処理は単一の（１１１）面方向を、例えば、（１１２）面、（２００）面、（１０１）面、（０１１）面などを含んでいる２以上の平面に変化させる。熱処理により、トレンチ４００は２以上の平面の側面４０２を有することができる。底面の（１００）面は変化しないで残される。半導体基板はこの熱処理によって再結晶化されることが可能である。
【００３８】
半導体基板２０２は、トレンチ４００の側面の２以上の平面の形成およびまたは半導体基板の再結晶化を容易にする、どのような適当な条件下でも熱されることが可能である。一例において、約７００℃以上、約９００℃以下の温度で、約１分以上、約１０分以下で半導体基板は水素中で熱される。他の例において、約５００℃以上、約９００℃以下の温度で、約１０秒以上、約３０分以下で半導体基板は水素中で熱される。
【００３９】
図５（ａ）及び図５（ｂ）は、トレンチ内にシリコンゲルマニウム層５００を形成することを図示している。シリコンゲルマニウム層５００はエピタキシャル技術によって形成されることができる。シリコンゲルマニウムエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、ゲルマニウムソースガス（例えば、ＧｅＨ４、ＧｅＦ４等）、及び任意のキャリアガスを用いて、上昇した温度（例えば１１００℃）において、どのような適当な条件下でも行うことができる。シリコンゲルマニウムのエピタキシャル成長は、シリコンゲルマニウムの上面が、半導体基板およびまたは素子分離領域の上面と実質的に同一平面である場合に終わらすことができる。
【００４０】
一例において、トレンチが底面の（１００）面を有している時、シリコンゲルマニウム層５００は底面５０２の（１００）面を有する。シリコンゲルマニウム層５００は上面５０４の（１００）面を有することができる。他の例において、トレンチが２以上の異なる平面を有している側面を有する時、シリコンゲルマニウム層５００は側面５０６の２以上の異なる平面を有する。さらに他の例において、トレンチが実質的に同一の深さを有する時、シリコンゲルマニウム層５００は実質的に同一の高さを有する。
【００４１】
図６（ａ）及び図６（ｂ）はシリコンゲルマニウム層５００上にゲート絶縁層６０２およびゲート電極を有するゲート構造６００を形成することを図示している。ゲート構造６００は、シリコンゲルマニウム上のゲート絶縁層６０２、及びゲート絶縁層６０２上のゲート電極層６０４を形成し、ゲート絶縁層６０２及びゲート電極層６０４をパターニングすることで、形成することができる。
【００４２】
ゲート絶縁層は、金属酸化物または、メタロイド酸化物（ハフニウム酸化物）、シリコン酸化物（例えばＳｉＯ２）、セラミック酸化物等の適当な無機の酸化物を含むことができる。ゲート電極は、ポリシリコン、アモルファスシリコン、チタンナイトライド等を含むことができる。ゲート絶縁層及びゲート電極は適当な技術で形成されることができる。例えば、ゲート絶縁層及びゲート電極は、堆積（例えばＣＶＤ、スピンオン技術等）、リソグラフィ、エッチング技術によって形成されることができる。ゲート絶縁層は、エピタキシャル成長技術（例えば、シリコンエピタキシャル成長）及び酸化技術（例えば、熱酸化、プラズマ酸化等）によって形成されることができる。
【００４３】
図７（ａ）及び図７（ｂ）は、ゲート構造６００と隣接した半導体基板内にソース／ドレインエクステンション領域７００を形成することと、ソース／ドレインエクステンション領域間の半導体基板内にチャネル領域７０２を形成することとを図示している。適当なインプラント組成及び濃度はソース／ドレインエクステンション領域に用いることが可能である。例えば、ソース／ドレインエクステンション領域は、１つ以上のｐ型ドーパント（例えばボロン）を含有している。
【００４４】
ソース／ドレインエクステンション領域は適当な技術によって形成されることができる。ソース／ドレインエクステンション領域は１以上のドーパントのインプラントによって形成することができる。ドーパントはゲート構造６００によって覆われていない半導体基板の部分内に埋め込まれる。ゲート構造６００はインプラントスクリーンとすることが可能である。ソース／ドレインエクステンション領域は、比較的に低いエネルギーレベルおよびまたは比較的に低いドーパントのドーズのインプラントによって形成することができる。一例において、ソース／ドレインエクステンション領域は約０．１ＫｅＶ以上、約１ＫｅＶ以下のエネルギーレベル、及び約１Ｅ１４atoms/cm2以上、３Ｅ１５atoms/cm2以下のドーズで形成される。他の例において、ソース／ドレインエクステンション領域は約１ＫｅＶ以上、約５ＫｅＶ以下のエネルギーレベル、及び約５Ｅ１３atoms/cm2以上、３Ｅ１５atoms/cm2以下のドーズで形成される。
【００４５】
図７（ａ）及び図７（ｂ）はポケット領域７０４をゲート構造６００の側面の下に隣接した半導体基板内に形成することをさらに図示している。適当なインプラント組成及び濃度はポケット領域７０４に用いることが可能である。例えば、ポケット領域７０４は、１つ以上のｎ型ドーパント（例えば砒素）を含有している。ポケットインプラントは、電界効果トランジスタ２００のＶｔｈ特性を改善することができる。
【００４６】
ポケット領域は、ポケット領域がメモリデバイスのコンタクトパンチスルー（punch-through）リーク特性を改善することができる限り、適当なサイズ、形状、インプラント組成、インプラント濃度を有することが可能である。一例において、ポケット領域は、半導体基板の表面に対して垂直な半導体基板からの軸の方向に対して約０度以上、約４０度以下傾いたインプラント角度を有している。ポケット領域は、適当なインプラント角度で１つ以上のドーパントのインプラントによって形成されることができる。ドーパントは、矢印７０６で示すように、半導体基板に向かって角度θ１でインプラントされる。角度θ１は、図７（ｂ）に示すように、半導体基板の表面に向かって垂直な線から計測される。
【００４７】
一例において、ポケット領域は約２５ＫｅＶ以上、約６０ＫｅＶ以下のエネルギーレベルで形成される。他の例において、ポケット領域は約３０ＫｅＶ以上、約７０ＫｅＶ以下のエネルギーレベルで形成される。一例において、ポケット領域は約５Ｅ１２atoms/cm2以上、８Ｅ１３atoms/cm2以下のドーズで形成される。他の例において、ポケット領域は約５Ｅ１２atoms/cm2以上、１Ｅ１４atoms/cm2以下のドーズで形成される。
【００４８】
図８（ａ）及び図８（ｂ）は、ゲート絶縁層６０２及びゲート電極６００の側面に隣接し、シリコンゲルマニウム層５００の上面にサイドスペーサ（例えば、側壁層）８００を形成することを図示している。サイドスペーサ８００は酸化物のような適当な絶縁材料を有することが可能である。酸化物の例は、シリコン酸化物、ＴＥＯＳ（tetraethylorthosilicate）酸化物、ＨＡＲＰ(high aspect ratio plasma)酸化物、ＨＴＯ（high temperature oxide）、ＨＤＰ（high density plasma）酸化物、ＡＬＤ（atomic layer deposition）工程によって形成される酸化物（例えばシリコン酸化物）等を含む。サイドスペーサ材料の他の例は、ナイトライド（例えば、シリコンナイトライド、シリコンオキシナイトライド、シリコンリッチシリコンナイトライド）、シリケイト、ダイアモンドライクカーボン、カーバイド等を含む。図示していないが、ソース／ドレインエクステンション領域およびまたはポケット領域はサイドスペーサを形成した後に形成することができる。
【００４９】
サイドスペーサは、適当な技術によって形成されることが可能である。例えば、スペーサ材料を含んでいる層を半導体基板上に形成し、続いて、ゲート構造６００の側面に隣接していないスペーサ材料層の部分を除去する。スペーサ材料層は、少なくともゲート構造６００の側面上に堆積技術（例えば、ＣＶＤ、スピンオン技術等）によって形成することができる。
【００５０】
スペーサ材料層を形成した後、スペーサ材料層の部分は、例えばエッチングで除去することが出来る。ゲート絶縁層及びゲート電極の側面及びシリコンゲルマニウム層上に隣接したスペーサを残すことが出来るエッチングである限り、適当なエッチングを用いることが可能である。ウエットエッチングおよびまたはドライエッチングウエットエッチングを適用可能である。エッチングの例は、ＲＩＥ（reactive ion etching）、化学プラズマエッチング、または、適当な化学反応を利用している他の適当な異方性エッチングを含む。
【００５１】
図９（ａ）及び図９（ｂ）は、ゲート構造６００に隣接した半導体基板内にソース／ドレイン領域９００を形成し、ソース／ドレイン領域９００間の半導体基板内にチャネル領域９０２を形成することを図示している。適当なインプラント組成及び濃度はソース／ドレイン領域に用いることが可能である。例えば、ソース／ドレイン領域は、１つ以上のｐ型ドーパント（例えばボロン）を含有している。図９（ａ）及び図９（ｂ）には図示していないが、インプラントされたドーパントは半導体基板のアニールによって活性化することが可能である。
【００５２】
ソース／ドレイン領域９００は適当な技術で形成することが可能である。ソース／ドレイン領域９００は、一つ以上のインプラントによって形成することが可能である。ドーパントは、ゲート構造６００及び、サイドスペーサ８００によって覆われていない半導体基板の部分の中にインプラントされる。ゲート構造６００及びサイドスペーサ８００は、インプラントスクリーンとすることが可能である。ソース／ドレイン領域９００は、比較的に高いエネルギーレベルおよびまたは比較的に高いドーパントのドーズのインプラントによって形成することができる。一例において、ソース／ドレイン領域９００は約５ＫｅＶ以上、約２０ＫｅＶ以下のエネルギーレベル、及び約８Ｅ１４atoms/cm2以上、１Ｅ１６atoms/cm2以下のドーズで形成される。他の例において、ソース／ドレイン領域９００は約２ＫｅＶ以上、約８ＫｅＶ以下のエネルギーレベル、及び約１Ｅ１４atoms/cm2以上、１Ｅ１６atoms/cm2以下のドーズで形成される。さらに他の例において、ソース／ドレイン領域９００は、エピタキシャルＳｉＧｅを埋め込むことで形成されることが可能である。ドーパントはインサイチュー（in-situ）のドープエピタキシャルによって形成されることが可能である。
【００５３】
図１０（ａ）及び図１０（ｂ）は、ゲート構造（例えば、ゲート構造及びサイドスペーサ）６００によって覆われていないシリコンゲルマニウムの部分及び半導体基板上にメタルシリサイド１０００を形成することを図示している。ゲート電極６０４がシリコンを含有する場合、メタルシリサイド１００２はゲート電極６０４上に形成される。メタルシリサイドは、ゲート構造６００によって覆われていない電界効果トランジスタの部分の電界効果トランジスタ上の金属層の化学反応によって形成することが可能である。メタルシリサイドは、電界効果トランジスタのシリコン含有層／シリコン含有要素に接触していない金属層において形成されない。
【００５４】
図１０（ａ）及び図１０（ｂ）には図示しないが、金属層は、電界効果トランジスタ上に形成される。金属層は、続くプロセスでメタルシリサイドに変換することが可能である適当な金属要素を含むことが可能である。金属の例は、タングステン、タンタル、モリブデン等の高融点金属及び、プラチナ、パラジウム、コバルト、ニッケル等の周期表の第８族の金属を含むことができる。金属層は、続く熱処理によって、シリコン基板中およびまたはゲート電極中の下にあるシリコンからなるメタルシリサイドを形成して変換される。金属層は、例えば、ＣＶＤ、ＰＶＤ（physical vapor deposition）等の適当な技術によって形成されることが可能である。金属層は、例えば続く工程で形成されたメタルシリサイドの望ましい厚さに依存して、適当な厚さを有することが可能である。
【００５５】
金属層は金属層及び下にある電界効果トランジスタのシリコン含有層／シリコン含有要素間で化学反応を引き起こすために金属層を熱することでメタルシリサイドに変換することが可能である。一例において、メタルシリサイドは、金属層と、下にあるシリコン基板のシリコンおよびまたは、ゲート電極のポリシリコンとのシリコンの化学反応により形成される。シリサイド化の工程において、金属層の金属は、下にあるシリコン含有層／シリコン含有要素中に拡散することが可能であり、そしてメタルシリサイドを形成する。結果として、メタルシリサイドは、電界効果トランジスタ上に選択的に形成することができる。
【００５６】
メタルシリサイドは、例えば望まれた実施およびまたは形成される電界効果トランジスタに依存して、適当な高さを有することが可能である。一例では、メタルシリサイドは約５ｎｍ以上、約３０ｎｍ以下の高さである。他の例では、メタルシリサイドは約１０ｎｍ以上、約２５ｎｍ以下の高さである。
【００５７】
シリサイド化工程の適当な条件及びパラメータ（例えば、温度、熱処理の時間等）の選択は、例えば、メタルシリサイドの望ましい次元（例えば、高さ）、金属層およびまたは下にあるシリコン含有要素／シリコン含有層の形状およびまたは成分、望まれた実施およびまたは形成される電界効果トランジスタ等に依存する。例えば、メタルシリサイドは、ＲＴＡ（rapid thermal annealing）によって形成される。
【００５８】
金属層の部分は、例えばサイドスペーサ及び素子分離領域上は反応せずに残り、そして、例えばエッチングによって除去することができる。金属層の反応しなかった部分は、メタルシリサイドのような電界効果トランジスタの他の層／要素の完全な状態に実質的に作用またはダメージを与えない適当な金属エッチャントと反応していない金属が接触することによって除去することが可能である。金属エッチャントの例は、酸化エッチャント溶液を含む。酸化エッチャントの例は、例えばＨ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨ等を含有している酸性溶液を含む。他の金属エッチャントも、電界効果トランジスタの他の要素／層に対して選択的に反応していない金属層の部分を除去することができる限り、使用されることが可能である。
【００５９】
メタルシリサイドは、シリコン及びポリシリコンに比べて顕著に低いシート抵抗を有することが可能である。ゲートを有しているポリシリコン上に形成したメタルシリサイドは、一般的にポリサイドゲートとして言及される。このポリサイドゲートはポリシリコンゲートに比べて、かなりゲート構造の抵抗を減少させる。結果として、全てのゲート電極の導電性は向上する可能性がある。
【００６０】
図１１は電界効果トランジスタの典型的な形成方法１１００を示している。１１０２において、トレンチは素子分離領域間の半導体基板の実質的に上部分全面に形成され、トレンチは、底面の（１００）面及び側面の（１１１）面を有している。１１０４において、半導体基板は、トレンチの側面の（１１１）面を２以上の異なる平面に変化させるために熱される。１１０６において、シリコンゲルマニウム層はトレンチ内に形成され、シリコンゲルマニウム層は底面及び上面の（１００）面と、側面の２以上の平面とを有している。１１０８において、ゲート絶縁層、ゲート電極及びサイドスペーサを含有しているゲート構造はシリコンゲルマニウム層上に形成される。１１１０において、ソース／ドレイン領域及びポケット領域は半導体基板内に形成される。１１１２において、メタルシリサイドは、ゲート構造によって覆われてないシリコンゲルマニウム層及び半導体基板の上部分上に形成される。
【００６１】
図１１には示してないが、トレンチは異方性の化学ウエットエッチングによって形成することができる。他の例において、トレンチは、ＴＭＡＨ溶液またはアンモニウム水酸化溶液を用いて形成される。さらに他の例において、シリコンゲルマニウムはシリコンゲルマニウムエピタキシャル工程によって形成される。そのまたさらに他の例において、トレンチの側面の（１１１）面は、約７００℃以上、約１３００℃以下の温度で、約５分以上、約１００分以下だけ水素中で半導体基板を熱することで、２以上の異なる平面に変化される。
【００６２】
図１１に示していないが、コンタクトホール、導電性配線及び他の適当な要素は適当な半導体デバイスの製造工程によって形成されることが可能である。一般的な半導体デバイスの製造工程は、マスキング、パターニング、エッチング、クリーニング、プラナライゼーション、熱酸化、インプラント、アニ―ル、熱処理、そして一般的に半導体デバイスを形成するために使用される堆積技術を含んでいる。
【００６３】
なお、上述したトレンチ及び該トレンチ上に形成されるシリコンゲルマニウム層の側面は、２以上の異なる平面（多面）を有している。しかし、マクロな視点からであると、なだらかな曲面として認識され得る。
【００６４】
また、基板を４５度回転させて、上述したトレンチの形成を行った場合は、トレンチの側面は（３１１）面または、側面と同等の平面（正確には（３１１）面として言及される）及び他の平面を含むことができる。この場合も、側面は実質的に（３１１）面のみを含まない。言い換えると、トレンチの側面は、２以上の異なる平面（多面）を有している。この場合でも、上述した実施形態に適応可能である。
【００６５】
所定の特徴のためのどのような図面または数値の範囲に関して、図面または一つの範囲からのパラメーターは、数値の範囲を生成するため同じ特徴のための異なる範囲からの他の図または他のパラメーターと組み合わされても良い。
【００６６】
実施例やその他示された部分以外の、明細書中及び請求項中において使用される成分の量や反応条件等について言及している全ての数字、値およびまたは表現は、全ての例において用語「約」によって、変形されたとして理解される。
【００６７】
上述したことは、開示した発明の例を含んでいる。勿論、開示した発明の記載の目的のための構成要素及び方法の全ての考えうる組み合わせを書く事は不可能である。しかし、本発明の技術分野における当業者は、開示された発明の更なる組み合わせ及び入れ替えが可能であると認識できる。したがって、開示された発明は、添付された請求項の精神及び目的の中に含まれる変形、改良及び変化のような全ての変更を包含するつもりである。さらに、詳細な説明または請求項で使われている、含む、有する、含有する、またはこれらの系統の用語は、備えるという用語が、転換語としてクレームにて記載された場合と類似の解釈を含む。
【００６８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００６９】
１００…電界効果トランジスタ
１０２…半導体基板
１０４…活性領域
１０６…素子分離領域
１０８…ゲート構造
１１０…トレンチ
１１２…シリコンゲルマニウム層
１１４…ソース／ドレイン領域
１１６…ポケット領域
１１８…チャネル領域
１２０…ゲート絶縁層
１２２…ゲート電極
１２４…メタルシリサイド
１２６…メタルシリサイド
１２８…サイドスペーサ
２００…電界効果トランジスタ
２０２…半導体基板
２０４…素子分離領域
３００…トレンチ
３０２…底面
３０４…側面
４００…トレンチ
４０２…側面
５００…シリコンゲルマニウム層
５０２…底面
５０４…上面
５０６…側面
６００…ゲート構造
６０２…ゲート絶縁層
７００…ドレインエクステンション領域
７０２…チャネル領域
７０４…ポケット領域
７０６…矢印
８００…サイドスペーサ
９００…ソース／ドレイン領域
９０２…チャネル領域
１０００…メタルシリサイド
１００２…メタルシリサイド
【特許請求の範囲】
【請求項１】
素子分離領域間のソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、
前記素子分離領域間の前記半導体基板の上面のトレンチ内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有するシリコンゲルマニウム層と、
ゲート絶縁層、ゲート電極、及びサイドスペーサを含む前記シリコンゲルマニウム層上のゲート構造と、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上のメタルシリサイドと
を備え、
前記シリコンゲルマニウム層は、チャネル長方向において、前記ゲート構造の下で側面を有していないことを特徴とする電界効果トランジスタ。
【請求項２】
前記トレンチは（１００）面を有する底面、及び２以上の平面を有する側面を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記シリコンゲルマニウム層は、約０wt.%以上、約８０wt.%以下のシリコン及び約２０wt.%以上、約１００wt.%以下のゲルマニウムを含むことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
素子分離領域間のソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、
前記素子分離領域間の前記半導体基板の実質的に上面全面のトレンチ内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している前記シリコンゲルマニウム層と、
ゲート絶縁層、ゲート電極、及びサイドスペーサを含んでいる前記シリコンゲルマニウム層上のゲート構造と、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上のメタルシリサイドと
を備えることを特徴とする電界効果トランジスタ。
【請求項５】
前記トレンチは（１００）面を有する底面、及び２以上の平面を有する側面を有することを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記シリコンゲルマニウム層は、約０wt.%以上、約８０wt.%以下のシリコン及び約２０wt.%以上、約１００wt.%以下のゲルマニウムを含むことを特徴とする請求項４記載の電界効果トランジスタ。
【請求項７】
素子分離領域間の半導体基板の実質的に上部分全面にトレンチを形成し、前記トレンチは、（１００）面を有する底面、及び（１１１）面を有する側面を有し、
前記トレンチの前記側面の前記（１１１）面を２以上の異なる平面に変化させるために前記半導体基板を熱し、
前記トレンチ内にシリコンゲルマニウム層を形成し、前記シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２以上の平面を有する側面とを有し、
前記シリコンゲルマニウム層上にゲート絶縁層、ゲート電極、及びサイドスペーサを含むゲート構造を形成し、
前記半導体基板内にソース／ドレイン領域及びポケット領域を形成し、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上にメタルシリサイドを形成すること
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１】
素子分離領域間のソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、
前記素子分離領域間の前記半導体基板の上面のトレンチ内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有するシリコンゲルマニウム層と、
ゲート絶縁層、ゲート電極、及びサイドスペーサを含む前記シリコンゲルマニウム層上のゲート構造と、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上のメタルシリサイドと
を備え、
前記シリコンゲルマニウム層は、チャネル長方向において、前記ゲート構造の下で側面を有していないことを特徴とする電界効果トランジスタ。
【請求項２】
前記トレンチは（１００）面を有する底面、及び２以上の平面を有する側面を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記シリコンゲルマニウム層は、約０wt.%以上、約８０wt.%以下のシリコン及び約２０wt.%以上、約１００wt.%以下のゲルマニウムを含むことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
素子分離領域間のソース／ドレイン領域、及びポケット領域を含んでいる半導体基板と、
前記素子分離領域間の前記半導体基板の実質的に上面全面のトレンチ内にあって、（１００）面を有する底面及び上面と、２つ以上の平面を有する側面とを有している前記シリコンゲルマニウム層と、
ゲート絶縁層、ゲート電極、及びサイドスペーサを含んでいる前記シリコンゲルマニウム層上のゲート構造と、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上のメタルシリサイドと
を備えることを特徴とする電界効果トランジスタ。
【請求項５】
前記トレンチは（１００）面を有する底面、及び２以上の平面を有する側面を有することを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記シリコンゲルマニウム層は、約０wt.%以上、約８０wt.%以下のシリコン及び約２０wt.%以上、約１００wt.%以下のゲルマニウムを含むことを特徴とする請求項４記載の電界効果トランジスタ。
【請求項７】
素子分離領域間の半導体基板の実質的に上部分全面にトレンチを形成し、前記トレンチは、（１００）面を有する底面、及び（１１１）面を有する側面を有し、
前記トレンチの前記側面の前記（１１１）面を２以上の異なる平面に変化させるために前記半導体基板を熱し、
前記トレンチ内にシリコンゲルマニウム層を形成し、前記シリコンゲルマニウム層は（１００）面を有する底面及び上面と、２以上の平面を有する側面とを有し、
前記シリコンゲルマニウム層上にゲート絶縁層、ゲート電極、及びサイドスペーサを含むゲート構造を形成し、
前記半導体基板内にソース／ドレイン領域及びポケット領域を形成し、
前記ゲート構造によって覆われていない前記シリコンゲルマニウム層及び前記半導体基板の上部分上にメタルシリサイドを形成すること
を含むことを特徴とする電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２３７００（Ｐ２０１１−２３７００Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２０１０−５６３２７（Ｐ２０１０−５６３２７）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９９０９３５９１）チャータード・セミコンダクター・マニュファクチャリング・リミテッド (8)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９９０９３５９１）チャータード・セミコンダクター・マニュファクチャリング・リミテッド (8)
【Ｆターム（参考）】
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