高電源電圧除去比（ＰＳＲＲ）を有し曲線補正されたバンドギャップ型電圧基準回路
ＰＴＡＴおよびＣＴＡＴ生成構成要素を含む、電圧基準回路が提供される。ＣＴＡＴ構成要素は、演算増幅器の回りのフィードバック構成内に設けられ、増幅器の入力に結合された、ＰＴＡＴ生成構成要素と組み合わされる。このＣＴＡＴ構成要素とＰＴＡＴ構成要素の組み合せは、回路の出力電圧の温度曲線補正を提供するように、実現される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、バンドギャップ型電圧基準回路に関し、特に、高電源電圧除去比（ＰＳＲＲ：Power Supply Rejection Ratio）を有し、曲線補正（curvature correction）されて低ドロップアウトの温度補償式バンドギャップ型電圧基準回路に関する。
【０００２】
発明の背景
バンドギャップ型電圧基準回路は、当該技術において周知である。この回路は、必要な場所に実装して、広い範囲の動作温度にわたって温度に依存しない安定した電源を提供する。通常、この回路の動作は、エミッタ・ベース電圧の負の温度係数（すなわち、ＣＴＡＴまたは絶対温度電圧の補完（Complementary To Absolute Temperature））と、異なる電流密度で動作する２つのトランジスタのエミッタ・ベース電圧差分の正の温度係数（すなわち、ＰＴＡＴまたは絶対温度電圧に比例する（Proportional To Absolute Temperature voltage））とを合成することによって動作して、実質的にゼロ温度係数基準電圧を生成する。
【０００３】
そのような電圧基準回路の一例が、「New Developments in IC Voltage Regulators」、IEEE Journal of Solid-State Circuits Vol SC-6 No 1 February 1971, pages 2-7に記載されている。しかしながら、この従来型電圧基準回路に付随する問題の一つは、バンドギャップ電圧出力は、第１近似では温度と独立であるが、この標準回路の出力は、ＴｌｎＴとともに変化する項を含み、ここでＴは絶対温度、「ｌｎ」は自然対数関数であることがわかった。図１は、そのような回路の出力電圧の例を示すグラフである。出力が、「弓形（bow-shape）」応答を示すことは明白である。この曲線は、基準電圧がある温度範囲にわたって一定ではなく、したがって温度独立型基準電圧の理想を達成できないことを示している。
【０００４】
この問題を克服するための改変が、アウディ（Jonathan M. Audy）によって提案されており、本発明の譲受人に譲渡された、米国特許第５３５２９７３号に記載されている。この特許において、アウディは、ＴｌｎＴ項を補償することによって曲線を相殺する方法について記載している。それは、標準バンドギャップ実装に補正回路を加えることによって達成される。図２は、アウディによって実装された回路を示す。点線の右の回路は、ＰＴＡＴ電流で動作する２つのトランジスタＱ１およびＱ２を備える、標準バンドギャップ回路である。曲線相殺回路を、点線の左に示してある。この回路では、トランジスタＱｃｌは、主回路におけるＱ２と同じものであるが、それは増幅器Ａ２を介して一定電流で動作する。ここで、２つのトランジスタＱ２およびＱｃｌは、同一のベース・エミッタ電圧で動作し、Ｑ２は、ＰＴＡＴ電流で動作しており、一方で、Ｑｃｌは一定電流で動作しており、その結果が、形式ＴｌｎＴの２つのエミッタ間の電圧である。この電圧によってＲｃを通過する電流が生成されて、これが補正電流である。
【０００５】
この前述した回路は、出力電圧における曲線効果を実質的に解消するが、その実装に関連して１つの欠点がある。補正トランジスタ端子が反転および非反転入力、および演算増幅器の出力に接続されているので、動作には、トランジスタの３つの端子のそれぞれにおける自由な電圧移動（free voltage movement）があきらかに必要であることがわかる。標準ＣＭＯＳプロセスにおいては、２つのタイプのバイポーラトランジスタだけが利用可能であり、それは、一端子が基板に永久的に接続された奇生基板バイポーラトランジスタデバイス、および非常に性能の低いラテラルバイポーラトランジスタデバイスである。したがって、この実装は、標準ＣＭＯＳに直接的に実装することはできない。
したがって、先行技術に関連する、この問題を克服するように適合された回路および方法を提供することへのニーズがある。
【０００６】
発明の概要
これらおよびその他のニーズは、ＣＭＯＳ技術で実装されるバンドギャップ型電圧基準回路を提供する、本発明の曲線補正方式によって対処される。
本発明の第１の態様によれば、供給電圧を有して、温度曲線補正された出力電圧基準を提供するように適合された、バンドギャップ型電圧基準回路が提供される。この回路は、反転入力ノード、非反転入力ノード、および出力ノードを有する、演算増幅器を含む。
演算増幅器に結合された、第１の組の回路構成要素が、演算増幅器の入力ノードにおいて、ＰＴＡＴ（絶対温度に比例する）電流を生成するように適合されている。ＣＴＡＴ（絶対温度を補完する）電流を生成するように適合された、第２の組の回路構成要素が、フィードバック構成で設けられて、演算増幅器の出力ノードを演算増幅器の入力ノードに結合させる。第１および第２の組の構成要素によって生成されるＰＴＡＴ電流およびＣＴＡＴ電流は、出力ノードにおいて出力電圧の温度曲線補正を提供するように演算増幅器の入力ノードにおいて合成され、それによって出力電圧基準ノードにおいて電圧基準を提供する。
【０００７】
望ましくは、第１の組の回路構成要素および第２の組の回路構成要素は、出力電圧基準ノードに結合される。また、第１の組および第２の組の回路構成要素は、供給電圧から切り離してもよい。
通常、第１の組の回路構成要素は、演算増幅器の反転入力ノードに結合された第１の対の積層型トランジスタ（stacked transistor）と、演算増幅器の非反転入力ノードに結合された第２の対の積層型トランジスタを含み、第１および第２の積層型トランジスタ対が、第１の積層型トランジスタ対と第２の積層型トラジスタ対の間でＰＴＡＴ電圧を生成するように、面積がスケーリングされており、ＰＴＡＴ電圧が、演算増幅器の入力ノードにおいてＰＴＡＴ電流を提供する。
【０００８】
第１の組の回路構成要素は、さらに第１の抵抗および第２の抵抗を含み、第１の抵抗は、第２の積層型トランジスタ対の共通ノードと接地との間に設けられており、第２の抵抗は、演算増幅器の出力ノードと第２の積層型トランジスタ対の共通ノードとの間に設けられている。そのような構成において、第１および第２の抵抗の値は、通常等しく、それによって、第２の積層型トランジスタ対のトランジスタが、ＰＴＡＴ電流で動作することが保証される。
【０００９】
第１の組の回路構成要素は、第３および第４の抵抗をさらに含み、第３の抵抗は、演算増幅器の出力ノードと同演算増幅器の反転ノートとの間に結合されており、第４の抵抗は、反転ノードと第１の積層型トランジスタの間に結合されており、第３と第４の抵抗の値の比は、整数比であり、それによってミスマッチが減少するとともに、出力電圧ができる限り正確になることが保証される。
第２の組の回路構成要素は、通常、第１の積層型トランジスタ対の共通ノードにおいてＣＴＡＴ電流を提供するように配設される。
【００１０】
第２の組の回路構成要素は、さらに、第１の積層型トランジスタ対の共通ノードにおいて、ＰＴＡＴ電流を提供することもできる。
好ましい一態様においては、第２の組の回路構成要素は、電流ミラーを含む。望ましくは、第３の積層型トランジスタ対を、第２の組の回路構成要素内に設けて、電流ミラーを、演算増幅器の出力ノードに結合して、第３の積層型トランジスタ対の共通ノードを電流ミラーの１つの端子に結合し、それによって、第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいてＰＴＡＴ電流およびＣＴＡＴ電流の合成を行い、ＣＴＡＴ電流は、電流ミラーから生成される出力電流によって供給され、ＰＴＡＴ電流は、第３の積層型トランジスタ対から生成される出力電流によって供給される。
【００１１】
第２の組の回路構成要素は、望ましくは、第１の組の電流ミラーと第２の組の電流ミラーを有し、第１の組の電流ミラーは、第１の積層型トランジスタ対の共通ノードにおいて電流を提供し、第２の組の電流ミラーは、演算増幅器の反転ノードにおいて電流を提供し、第１および第２の組の電流ミラーを、それぞれそれらのノードに結合することによって、演算増幅器の出力ノードにおける電圧が、所望の値に調整される。
そのような態様において、第２の組の回路構成要素は、第１の組の電流ミラーと接地との間に結合された、第５の抵抗をさらに含み、第１、第２および第５の抵抗は、出力電圧の温度曲線補正をもたらすように適合されている。
本発明のこれら、およびその他の特徴は、以下の図面と説明を参照することによってより詳細に理解されるであろう。
【００１２】
図面の詳細な説明
図１および図２は、先行技術について記述したものである。
図３は、基準電圧における温度偏差を補償するように適合された、本発明の回路を示すブロック図３００である。その回路は、演算増幅器３０１、第１の回路ブロック３０２、および第２の回路ブロック３０３を含む。第１の回路ブロック３０２は、演算増幅器３０１の入力ノードに結合されるときに、バンドギャップ型電圧基準回路を提供するように構成された、第１の組の回路構成要素を含む。望ましくは、このバンドギャップ型電圧基準回路は、演算増幅装置３０１の入力ノードにおいて、ＰＴＡＴ電流を生成する。本発明によれば、第２の回路ブロック３０３は、演算増幅器３０１の出力ノードに結合され、それによってバンドギャップ型電圧基準回路に通常は存在する温度曲線成分を補償する。
【００１３】
第２の回路ブロック３０３は、フィードバック構成で設けられた第２の組の回路構成要素を含み、それによって演算増幅器３０１の出力ノードを、第１の回路ブロック３０２を介して同演算増幅器の入力ノードに結合する。第２の組の回路構成要素は、少なくともＣＴＡＴ電流を生成するように適合されており、本発明の態様によっては、ＰＴＡＴ電流も設けることもできる。本発明によれば、第１および第２の組の回路構成要素によって生成されるＰＴＡＴ電流およびＣＴＡＴ電流は、演算増幅器の入力ノードにおいて合成され、それによって出力ノードにおける出力基準電圧の温度曲線補正を提供する。
【００１４】
次に本発明を、添付の図面を参照してさらに詳細に説明する。図４から６は、バンドギャップ型電圧基準回路に従来から存在する曲線の補正をもたらすように適合されて、ＣＭＯＳ技術で実装された、本発明による回路の例示的な態様である。図３に示す第１および第２の回路３０２、３０３の概略ブロックについて、温度曲線補正を実現するように設けられた、基本バンドギャップ回路および補正回路を参照して、次に説明する。
【００１５】
図４の破線ボックス１で包囲して示してあるのが、基本バンドギャップ型電圧基準回路であり、この回路に、上記の「発明の背景」の項で述べたような温度曲線偏差が発生する。この回路は、４つのトランジスタＱ１、Ｑ２、Ｑ３およびＱ４、演算増幅器Ａおよび抵抗ｒ１、ｒ２、ｒ３およびｒ４からなる。本発明のこの態様によれば、破線ボックスの外に示すように、補正回路が基本バンドギャップ型電圧基準回路に加えられて、曲線補正が達成される。
【００１６】
補正回路は、２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２、２つのバイポーラ型トランジスタＱ５、Ｑ６、ならびに３つの抵抗ｒ５、ｒ６、ｒ７を含む。ＭＰ１およびＭＰ２のゲートは互いに接続され、またＭＰ１のゲートは、Ｑ５のエミッタに短絡されている。ＭＰ１およびＭＰ２は、通常、異なるドレイン電流で動作する。ＭＰ１およびＭＰ２の両方のソースは、増幅器Ａの電圧基準出力Ｖｒｅｆに接続されている。ＭＰ１のドレインは、Ｑ３のエミッタに接続されている。Ｑ５のエミッタはまた、Ｑ６のベースに接続されている。ｒ６は、ＶｒｅｆとＱ６のエミッタの間に接続されている。Ｑ６のエミッタは、ｒ７を介してＱ３のエミッタに接続されている。Ｑ５のベースは接地されている。また、Ｑ５およびＱ６両方のコレクタは接地されている。ｒ５は、Ｑ１のベースとエミッタの間に接続されている。
【００１７】
標準的な電圧基準回路において、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は、通常、ＰＴＡＴ電流によってバイアスされている。しかしながら、本発明の補正回路の追加によって、ＣＴＡＴ電流がこの回路中に導入される。図４の回路を参照すると、ｒ２＝４ｒ１の場合、増幅器の出力基準電圧は、次式
【化１】
によって与えられ、ここで、
【化２】
である。
【００１８】
ΔＶｂｅと温度の関係は、標準的な技法によって、次式
【化３】
で定義され、ここで、Ｔは動作温度、Ｔ０は任意の基準温度、そしてΔＶｂｅ０は、Ｔ０におけるΔＶｂｅである。
【００１９】
ＰＴＡＴ電流で動作している単一のトランジスタに対して、基本エミッタ電圧は、
【化４】
であることを示すことができ、ここで
Ｖｇ０は、絶対ゼロ温度（０Ｋ）に外挿したバンドギャップ電圧、
σは、飽和電流温度指数（saturation current temperature exponent）、
Ｋはボルツマン定数、
Ｖｂｅｌ０は、Ｔ０におけるＶｂｅｌ、そして
ｑは電荷である。
【００２０】
図４の回路から理解かつ観察されるように、ＭＯＳＦＥＴ ＭＰ２によって設定される、トランジスタＱ５のエミッタ電流は、
【化５】
であり、ここでβはＭＯＳＦＥＴの伝導パラメータ（conduction parameter）である。
この式は、式（４）を代入するとともに、その最後の項を無視することによって、次式のように書き換えることができる。
【化６】
この電流は、３つの構成要素、すなわち温度独立な１つの要素、Ｔに比例する（ＰＴＡＴ）１つの要素、およびＴ２に比例する１つの要素を含むことが認識されるであろう。主たる寄与は、ＰＴＡＴ電流を提供する構成要素から発生することが理解されるであろう。
【００２１】
ここで分かることは、ＭＰ１のアスペクト比がＭＰ２の「ｎ」倍のときに、ＭＰ１のドレイン電流は、ＩＱ5ｅの「ｎ」倍にスケーリングされることである。Ｑ３のエミッタを通過する電流は、ＭＰ１のドレイン電流と抵抗ｒ７を通過して流れる電流との和であることが理解されるであろう。Ｑ１、Ｑ２、Ｑ３、Ｑ４が同一のエミッタ面積を有し、ｎ１＝ｎ２であれば、次式が成り立つ。
【化７】
【００２２】
ＶｂｅｌはＣＴＡＴ電圧、ΔＶｂｅはＰＴＡＴ電圧、そしてＩＱ５ｅは実質的にＰＴＡＴ電流であるので、このエミッタ電流は、ＣＴＡＴ電流とＰＴＡＴ電流の合成である。ＰＴＡＴおよびＣＴＡＴの均衡がよく取れている場合には、Ｑ３のエミッタ電流は、温度独立となる。また、図４の回路から分かることは、ｒ４＝ｒ５の場合には、次式が成り立つ。
【化８】
これらの電流は、形式ΔＶｂｅのものであるので、これらの電流のそれぞれはＰＴＡＴ電流であることが認識されるであろう。
【００２３】
これらの式（８）を式（２）に代入すると、次式が得られる。
【化９】
式（９）が示すように、ΔＶｂｅは、２つの構成要素を有し、ＫＩＴ形式の１つのＰＴＡＴ、およびＫ２ＴｌｎＴの形式の２番目である。
【００２４】
Ｖｒｅｆの元の式（１）に戻り、式（９）および式（４）から代入することによって、Ｖｒｅｆは次式のように書きなおすことができる。
【化１０】
ここでわかることは、式（１０）において、ＰＴＡＴ、ＣＴＡＴおよび曲線の構成要素を適当にスケーリングすることによって、次の関係が得られることである。
Ｖｒｅｆ＝２Ｖｇ０
この式から、出力電圧曲線項が除去されていることは明らかである。
ここで留意すべきことは、ｒ５をｒ４と等しく選ぶことによって、Ｑ１がＰＴＡＴ電流で動作することが保証されることである。抵抗比ｒ２／ｒ１も、ミスマッチを減少させるように、整数比となるように選ぶ必要がある。
【００２５】
記述した回路の１つの利点は、ＶｂｅおよびΔＶｂｅを生成するすべての電流が、供給電源ではなく一定出力電圧から生成されることである。この結果として、１００ｄＢを超える電源電圧除去比（ＰＳＲＲ）値が得られる。別の利点は、セルが、本質的に非常に低い出力インピーダンスでバッファされるとともに、非常に低いノイズを有することである。第１の態様において提供される曲線補正は、複数の抵抗を使用することが認識されるであろう。これによって補正回路が提供されるが、このアーキテクチャは、すべての実装に対しては好適であるわけではなく、特に大きさがプレミアムとなる実装には適していない。
【００２６】
図５は、本発明の第２の態様を示しており、これは実装に必要な面積を低減しながら、なお曲線における補正をもたらすことのできるタイプの改変の例となるものである。両方の態様に存在する構成要素には、同一の参照番号を使用してある。
この第２の態様は、電流ミラーアーキテクチャによって、図４に記述されている抵抗ｒ５、ｒ６、ｒ７の置換を提供し、このことは、同一の機能を異なる方法で提供する役割をする。図４に関して先に使用したように、この回路は、説明を簡単にするために、構成要素の補正および非補正の組の観点で考えることができる。破線ボックス内に示すのは、以前と同様に、基本バンドギャップ型電圧基準である。それは、４つのバイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、４つの抵抗ｒ１、ｒ２、ｒ３、ｒ４および演算増幅器Ａからなる。
【００２７】
本発明のこの第２の態様によれば、破線ボックスの外側に示してあるのは修正回路であり、この回路が、基本バンドギャップ型電圧基準回路に付加されて、曲線補正を達成する。その回路は、５つのＰＭＯＳトランジスタ、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、４つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、１つのバイポーラトランジスタＱ７、および抵抗ｒ８を含む。
【００２８】
ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６およびＭＰ７のそれぞれのソースは、演算増幅器Ａの電圧基準出力Ｖｒｅｆに接続されている。ＭＰ３およびＭＰ４は、電流ミラーとして配設され、それらのゲートが互いに接続されるとともに、ＭＰ３のドレインがそのゲートに接続されている。ＭＮ１およびＭＮ２は、電流ミラーとして接続されており、それらのゲートが互いに接続されるとともに、ＭＮ１のドレインが、そのゲートに接続されている。ＭＰ５、ＭＰ６およびＭＰ７は、２出力電流ミラーとして接続され、ＭＰ５、ＭＰ６およびＭＰ７のゲートはすべて、互いに接続されるとともに、ＭＰ５のドレインがそのゲート端子に接続されている。ＭＮ３およびＭＮ４は、電流ミラーとして接続され、それらのゲートが互いに接続されるとともに、ＭＮ３のドレインがそのゲートに接続されている。ＭＰ４のドレインは、ＭＮ１のドレインに接続されている。抵抗ｒ８は、その一端でＭＮ２のソースに接続され、他端で接地されている。ＭＰ３のドレインおよびＭＮ１のソースの両方とも、Ｑ７のエミッタに接続されている。Ｑ７のコレクタ端子およびベース端子は接地されている。ＭＰ５のドレインは、ＭＮ２のドレインに接続されている。ＭＰ６のドレインは、Ｑ３のエミッタに接続されている。ＭＰ７のドレインは、ＭＮ３およびＭＮ４の共通ゲートに接続されている。ＭＮ３およびＭＮ４のソースは接地されている。ＭＮ４のドレインは、演算増幅器Ａの反転入力に接続されている。ＰＭＯＳ用のすべてのボディ端子は、それぞれのソース端子に接続されている。
【００２９】
図５のこの回路を参照すると、ＣＴＡＴ電圧がＱ７の両端に生じることを示すことができる。ＭＰ３とＭＰ４の間、およびＭＮ１とＭＮ２の間の電流ミラー構成のために、対応するＣＴＡＴ電圧が、抵抗ｒ８の両端で生じる。これによって、ＭＮ２およびＭＰ５のドレイン電流が、ＣＴＡＴ電流になる。このＣＴＡＴ電流は、ＭＰ６およびＭＰ７のドレインにおいて反射される。Ｍ６のドレインに流れるＣＴＡＴ電流は、Ｑ３のエミッタに押し込まれる。ＭＰ７のドレインに流れるＣＴＡＴ電流は、ＭＮ３のドレインの方向に流れ、この場合に、それはＭＮ４のドレイミラーとして反射される。したがって、ＭＮ４のドレイン電流は、基準電圧Ｖｒｅｆを所望の値に調節するために、演算増幅器Ａの反転ノードからＣＴＡＴ電流を引き出す。
【００３０】
したがって、抵抗ｒ２中を流れる電流は、ＰＴＡＴ電流とＣＴＡＴ電流の合成であるが、ＰＴＡＴが支配的であることが認識されるであろう。したがって、演算増幅器の出力電圧は、以下の式、
【化１１】
となり、これはＰＴＡＴ電圧とＣＴＡＴ電圧の合成である。ｒ１、ｒ２およびｒ８の抵抗比を適当にスケーリングすることによって、第１の態様と同様に、基準電圧は温度独立となる。フィードバック抵抗ｒ２から引き出されるＣＴＡＴ電流によって、基準電圧を、図４に示す第１の態様の値よりも大きな値に変える機会が得られる。
【００３１】
ここで留意すべきことは、この第２の態様において、Ｑ１は、第１の態様におけるように純粋ＰＴＡＴではなく、ＰＴＡＴとＣＴＡＴの合成である電流で動作していることである。その結果として、曲線の相殺を維持するためには、第１の態様におけるのと同様にＰＴＡＴとＣＴＡＴの混合ではなく、ＣＴＡＴである電流で、Ｑ３を動作させることが必要である。このことは、ＭＯＳＦＥＴ ＭＰ６のドレインをＱ３のエミッタに接続して、補正回路における構成要素を接続することによって実現される。
【００３２】
使用する抵抗の数が減少することによって、第２の態様では、第１の態様よりも必要な面積が小さくなることを、当業者は理解するであろう。またこの実装は、ｒ４とｒ５を等しくする必要がある第１の態様における要件と類似する要件がないので、より柔軟性が高い。本発明の例示的な態様において、第１の態様は、約２．３Ｖの固定基準電圧を提供するのに対して、第２の態様は、２．５Ｖの標準的な値に調整することのできる基準電圧を提供する。
【００３３】
図６に示す第３の態様は、２．３Ｖ未満に低減できる基準電圧を提供する。
第３の態様の回路動作は、ＣＴＡＴ電流を演算増幅器Ａの反転ノードから差し引く代わりに、ＭＰ７によって生成されるＣＴＡＴ電流を同ノードに注入することを除いては、電流第２の態様と同等である。このことは、基準電圧を減少させる効果がある。第２の態様についての同様な分析によって、第３の態様においては、基準電圧は次式で得られる。
【化１２】
当業者であれば、第３の態様は、２．３Ｖ未満の基準が必要な場合に有用であることを認識するであろう。例えば、多くの用途では、２．０４８Ｖの基準電圧が要求され、これは回路によって提供することができる。
【００３４】
本発明は、ＣＭＯＳ技術で実装可能な、温度補償バンドギャップ型電圧基準を提供することが、認識されるであろう。本発明によれば、演算増幅器の出力からフィードバックループにおけるＣＴＡＴ電流の生成を、演算増幅器の入力におけるＰＴＡＴ電流と組み合わせて使用し、それによって任意の温度曲線を補正することができる。３つの好ましい態様について記述したが、これらの態様は本発明の概念の応用例であり、添付のクレームの観点で必要となる場合を除いて、いかなる方法によっても本発明を限定することを意図するものではない。用語「含む、備える（comprise）／含んでいる、備えている（comprising）」および用語「有する（having）／含む（including）」は、本明細書において本発明に関して使用する場合には、記述した特徴、整数、ステップまたは構成要素の存在を規定するのに使用するが、１つまたは２つ以上のその他の特徴、整数、ステップ、構成要素またはそれらの群の存在または追加を排除するものではない。
【図面の簡単な説明】
【００３５】
【図１】基本バンドギャップ型電圧基準回路の、典型的なＴｌｎＴ温度偏差を示すグラフである。
【図２】基本バンドギャップ型電圧基準回路における温度偏差を実質的に補償する、既知のバンドギャップ型電圧基準回路を示す概略図である。
【図３】本発明による、温度偏差の補償を提供する回路の構造を示すブロック図である。
【図４】本発明による、温度偏差における補償を提供する回路の第１の態様を示す概略図である。
【図５】本発明の第２の態様を示す概略図である。
【図６】本発明の第３の態様を示す概略図である。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、バンドギャップ型電圧基準回路に関し、特に、高電源電圧除去比（ＰＳＲＲ：Power Supply Rejection Ratio）を有し、曲線補正（curvature correction）されて低ドロップアウトの温度補償式バンドギャップ型電圧基準回路に関する。
【０００２】
発明の背景
バンドギャップ型電圧基準回路は、当該技術において周知である。この回路は、必要な場所に実装して、広い範囲の動作温度にわたって温度に依存しない安定した電源を提供する。通常、この回路の動作は、エミッタ・ベース電圧の負の温度係数（すなわち、ＣＴＡＴまたは絶対温度電圧の補完（Complementary To Absolute Temperature））と、異なる電流密度で動作する２つのトランジスタのエミッタ・ベース電圧差分の正の温度係数（すなわち、ＰＴＡＴまたは絶対温度電圧に比例する（Proportional To Absolute Temperature voltage））とを合成することによって動作して、実質的にゼロ温度係数基準電圧を生成する。
【０００３】
そのような電圧基準回路の一例が、「New Developments in IC Voltage Regulators」、IEEE Journal of Solid-State Circuits Vol SC-6 No 1 February 1971, pages 2-7に記載されている。しかしながら、この従来型電圧基準回路に付随する問題の一つは、バンドギャップ電圧出力は、第１近似では温度と独立であるが、この標準回路の出力は、ＴｌｎＴとともに変化する項を含み、ここでＴは絶対温度、「ｌｎ」は自然対数関数であることがわかった。図１は、そのような回路の出力電圧の例を示すグラフである。出力が、「弓形（bow-shape）」応答を示すことは明白である。この曲線は、基準電圧がある温度範囲にわたって一定ではなく、したがって温度独立型基準電圧の理想を達成できないことを示している。
【０００４】
この問題を克服するための改変が、アウディ（Jonathan M. Audy）によって提案されており、本発明の譲受人に譲渡された、米国特許第５３５２９７３号に記載されている。この特許において、アウディは、ＴｌｎＴ項を補償することによって曲線を相殺する方法について記載している。それは、標準バンドギャップ実装に補正回路を加えることによって達成される。図２は、アウディによって実装された回路を示す。点線の右の回路は、ＰＴＡＴ電流で動作する２つのトランジスタＱ１およびＱ２を備える、標準バンドギャップ回路である。曲線相殺回路を、点線の左に示してある。この回路では、トランジスタＱｃｌは、主回路におけるＱ２と同じものであるが、それは増幅器Ａ２を介して一定電流で動作する。ここで、２つのトランジスタＱ２およびＱｃｌは、同一のベース・エミッタ電圧で動作し、Ｑ２は、ＰＴＡＴ電流で動作しており、一方で、Ｑｃｌは一定電流で動作しており、その結果が、形式ＴｌｎＴの２つのエミッタ間の電圧である。この電圧によってＲｃを通過する電流が生成されて、これが補正電流である。
【０００５】
この前述した回路は、出力電圧における曲線効果を実質的に解消するが、その実装に関連して１つの欠点がある。補正トランジスタ端子が反転および非反転入力、および演算増幅器の出力に接続されているので、動作には、トランジスタの３つの端子のそれぞれにおける自由な電圧移動（free voltage movement）があきらかに必要であることがわかる。標準ＣＭＯＳプロセスにおいては、２つのタイプのバイポーラトランジスタだけが利用可能であり、それは、一端子が基板に永久的に接続された奇生基板バイポーラトランジスタデバイス、および非常に性能の低いラテラルバイポーラトランジスタデバイスである。したがって、この実装は、標準ＣＭＯＳに直接的に実装することはできない。
したがって、先行技術に関連する、この問題を克服するように適合された回路および方法を提供することへのニーズがある。
【０００６】
発明の概要
これらおよびその他のニーズは、ＣＭＯＳ技術で実装されるバンドギャップ型電圧基準回路を提供する、本発明の曲線補正方式によって対処される。
本発明の第１の態様によれば、供給電圧を有して、温度曲線補正された出力電圧基準を提供するように適合された、バンドギャップ型電圧基準回路が提供される。この回路は、反転入力ノード、非反転入力ノード、および出力ノードを有する、演算増幅器を含む。
演算増幅器に結合された、第１の組の回路構成要素が、演算増幅器の入力ノードにおいて、ＰＴＡＴ（絶対温度に比例する）電流を生成するように適合されている。ＣＴＡＴ（絶対温度を補完する）電流を生成するように適合された、第２の組の回路構成要素が、フィードバック構成で設けられて、演算増幅器の出力ノードを演算増幅器の入力ノードに結合させる。第１および第２の組の構成要素によって生成されるＰＴＡＴ電流およびＣＴＡＴ電流は、出力ノードにおいて出力電圧の温度曲線補正を提供するように演算増幅器の入力ノードにおいて合成され、それによって出力電圧基準ノードにおいて電圧基準を提供する。
【０００７】
望ましくは、第１の組の回路構成要素および第２の組の回路構成要素は、出力電圧基準ノードに結合される。また、第１の組および第２の組の回路構成要素は、供給電圧から切り離してもよい。
通常、第１の組の回路構成要素は、演算増幅器の反転入力ノードに結合された第１の対の積層型トランジスタ（stacked transistor）と、演算増幅器の非反転入力ノードに結合された第２の対の積層型トランジスタを含み、第１および第２の積層型トランジスタ対が、第１の積層型トランジスタ対と第２の積層型トラジスタ対の間でＰＴＡＴ電圧を生成するように、面積がスケーリングされており、ＰＴＡＴ電圧が、演算増幅器の入力ノードにおいてＰＴＡＴ電流を提供する。
【０００８】
第１の組の回路構成要素は、さらに第１の抵抗および第２の抵抗を含み、第１の抵抗は、第２の積層型トランジスタ対の共通ノードと接地との間に設けられており、第２の抵抗は、演算増幅器の出力ノードと第２の積層型トランジスタ対の共通ノードとの間に設けられている。そのような構成において、第１および第２の抵抗の値は、通常等しく、それによって、第２の積層型トランジスタ対のトランジスタが、ＰＴＡＴ電流で動作することが保証される。
【０００９】
第１の組の回路構成要素は、第３および第４の抵抗をさらに含み、第３の抵抗は、演算増幅器の出力ノードと同演算増幅器の反転ノートとの間に結合されており、第４の抵抗は、反転ノードと第１の積層型トランジスタの間に結合されており、第３と第４の抵抗の値の比は、整数比であり、それによってミスマッチが減少するとともに、出力電圧ができる限り正確になることが保証される。
第２の組の回路構成要素は、通常、第１の積層型トランジスタ対の共通ノードにおいてＣＴＡＴ電流を提供するように配設される。
【００１０】
第２の組の回路構成要素は、さらに、第１の積層型トランジスタ対の共通ノードにおいて、ＰＴＡＴ電流を提供することもできる。
好ましい一態様においては、第２の組の回路構成要素は、電流ミラーを含む。望ましくは、第３の積層型トランジスタ対を、第２の組の回路構成要素内に設けて、電流ミラーを、演算増幅器の出力ノードに結合して、第３の積層型トランジスタ対の共通ノードを電流ミラーの１つの端子に結合し、それによって、第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいてＰＴＡＴ電流およびＣＴＡＴ電流の合成を行い、ＣＴＡＴ電流は、電流ミラーから生成される出力電流によって供給され、ＰＴＡＴ電流は、第３の積層型トランジスタ対から生成される出力電流によって供給される。
【００１１】
第２の組の回路構成要素は、望ましくは、第１の組の電流ミラーと第２の組の電流ミラーを有し、第１の組の電流ミラーは、第１の積層型トランジスタ対の共通ノードにおいて電流を提供し、第２の組の電流ミラーは、演算増幅器の反転ノードにおいて電流を提供し、第１および第２の組の電流ミラーを、それぞれそれらのノードに結合することによって、演算増幅器の出力ノードにおける電圧が、所望の値に調整される。
そのような態様において、第２の組の回路構成要素は、第１の組の電流ミラーと接地との間に結合された、第５の抵抗をさらに含み、第１、第２および第５の抵抗は、出力電圧の温度曲線補正をもたらすように適合されている。
本発明のこれら、およびその他の特徴は、以下の図面と説明を参照することによってより詳細に理解されるであろう。
【００１２】
図面の詳細な説明
図１および図２は、先行技術について記述したものである。
図３は、基準電圧における温度偏差を補償するように適合された、本発明の回路を示すブロック図３００である。その回路は、演算増幅器３０１、第１の回路ブロック３０２、および第２の回路ブロック３０３を含む。第１の回路ブロック３０２は、演算増幅器３０１の入力ノードに結合されるときに、バンドギャップ型電圧基準回路を提供するように構成された、第１の組の回路構成要素を含む。望ましくは、このバンドギャップ型電圧基準回路は、演算増幅装置３０１の入力ノードにおいて、ＰＴＡＴ電流を生成する。本発明によれば、第２の回路ブロック３０３は、演算増幅器３０１の出力ノードに結合され、それによってバンドギャップ型電圧基準回路に通常は存在する温度曲線成分を補償する。
【００１３】
第２の回路ブロック３０３は、フィードバック構成で設けられた第２の組の回路構成要素を含み、それによって演算増幅器３０１の出力ノードを、第１の回路ブロック３０２を介して同演算増幅器の入力ノードに結合する。第２の組の回路構成要素は、少なくともＣＴＡＴ電流を生成するように適合されており、本発明の態様によっては、ＰＴＡＴ電流も設けることもできる。本発明によれば、第１および第２の組の回路構成要素によって生成されるＰＴＡＴ電流およびＣＴＡＴ電流は、演算増幅器の入力ノードにおいて合成され、それによって出力ノードにおける出力基準電圧の温度曲線補正を提供する。
【００１４】
次に本発明を、添付の図面を参照してさらに詳細に説明する。図４から６は、バンドギャップ型電圧基準回路に従来から存在する曲線の補正をもたらすように適合されて、ＣＭＯＳ技術で実装された、本発明による回路の例示的な態様である。図３に示す第１および第２の回路３０２、３０３の概略ブロックについて、温度曲線補正を実現するように設けられた、基本バンドギャップ回路および補正回路を参照して、次に説明する。
【００１５】
図４の破線ボックス１で包囲して示してあるのが、基本バンドギャップ型電圧基準回路であり、この回路に、上記の「発明の背景」の項で述べたような温度曲線偏差が発生する。この回路は、４つのトランジスタＱ１、Ｑ２、Ｑ３およびＱ４、演算増幅器Ａおよび抵抗ｒ１、ｒ２、ｒ３およびｒ４からなる。本発明のこの態様によれば、破線ボックスの外に示すように、補正回路が基本バンドギャップ型電圧基準回路に加えられて、曲線補正が達成される。
【００１６】
補正回路は、２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２、２つのバイポーラ型トランジスタＱ５、Ｑ６、ならびに３つの抵抗ｒ５、ｒ６、ｒ７を含む。ＭＰ１およびＭＰ２のゲートは互いに接続され、またＭＰ１のゲートは、Ｑ５のエミッタに短絡されている。ＭＰ１およびＭＰ２は、通常、異なるドレイン電流で動作する。ＭＰ１およびＭＰ２の両方のソースは、増幅器Ａの電圧基準出力Ｖｒｅｆに接続されている。ＭＰ１のドレインは、Ｑ３のエミッタに接続されている。Ｑ５のエミッタはまた、Ｑ６のベースに接続されている。ｒ６は、ＶｒｅｆとＱ６のエミッタの間に接続されている。Ｑ６のエミッタは、ｒ７を介してＱ３のエミッタに接続されている。Ｑ５のベースは接地されている。また、Ｑ５およびＱ６両方のコレクタは接地されている。ｒ５は、Ｑ１のベースとエミッタの間に接続されている。
【００１７】
標準的な電圧基準回路において、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は、通常、ＰＴＡＴ電流によってバイアスされている。しかしながら、本発明の補正回路の追加によって、ＣＴＡＴ電流がこの回路中に導入される。図４の回路を参照すると、ｒ２＝４ｒ１の場合、増幅器の出力基準電圧は、次式
【化１】
によって与えられ、ここで、
【化２】
である。
【００１８】
ΔＶｂｅと温度の関係は、標準的な技法によって、次式
【化３】
で定義され、ここで、Ｔは動作温度、Ｔ０は任意の基準温度、そしてΔＶｂｅ０は、Ｔ０におけるΔＶｂｅである。
【００１９】
ＰＴＡＴ電流で動作している単一のトランジスタに対して、基本エミッタ電圧は、
【化４】
であることを示すことができ、ここで
Ｖｇ０は、絶対ゼロ温度（０Ｋ）に外挿したバンドギャップ電圧、
σは、飽和電流温度指数（saturation current temperature exponent）、
Ｋはボルツマン定数、
Ｖｂｅｌ０は、Ｔ０におけるＶｂｅｌ、そして
ｑは電荷である。
【００２０】
図４の回路から理解かつ観察されるように、ＭＯＳＦＥＴ ＭＰ２によって設定される、トランジスタＱ５のエミッタ電流は、
【化５】
であり、ここでβはＭＯＳＦＥＴの伝導パラメータ（conduction parameter）である。
この式は、式（４）を代入するとともに、その最後の項を無視することによって、次式のように書き換えることができる。
【化６】
この電流は、３つの構成要素、すなわち温度独立な１つの要素、Ｔに比例する（ＰＴＡＴ）１つの要素、およびＴ２に比例する１つの要素を含むことが認識されるであろう。主たる寄与は、ＰＴＡＴ電流を提供する構成要素から発生することが理解されるであろう。
【００２１】
ここで分かることは、ＭＰ１のアスペクト比がＭＰ２の「ｎ」倍のときに、ＭＰ１のドレイン電流は、ＩＱ5ｅの「ｎ」倍にスケーリングされることである。Ｑ３のエミッタを通過する電流は、ＭＰ１のドレイン電流と抵抗ｒ７を通過して流れる電流との和であることが理解されるであろう。Ｑ１、Ｑ２、Ｑ３、Ｑ４が同一のエミッタ面積を有し、ｎ１＝ｎ２であれば、次式が成り立つ。
【化７】
【００２２】
ＶｂｅｌはＣＴＡＴ電圧、ΔＶｂｅはＰＴＡＴ電圧、そしてＩＱ５ｅは実質的にＰＴＡＴ電流であるので、このエミッタ電流は、ＣＴＡＴ電流とＰＴＡＴ電流の合成である。ＰＴＡＴおよびＣＴＡＴの均衡がよく取れている場合には、Ｑ３のエミッタ電流は、温度独立となる。また、図４の回路から分かることは、ｒ４＝ｒ５の場合には、次式が成り立つ。
【化８】
これらの電流は、形式ΔＶｂｅのものであるので、これらの電流のそれぞれはＰＴＡＴ電流であることが認識されるであろう。
【００２３】
これらの式（８）を式（２）に代入すると、次式が得られる。
【化９】
式（９）が示すように、ΔＶｂｅは、２つの構成要素を有し、ＫＩＴ形式の１つのＰＴＡＴ、およびＫ２ＴｌｎＴの形式の２番目である。
【００２４】
Ｖｒｅｆの元の式（１）に戻り、式（９）および式（４）から代入することによって、Ｖｒｅｆは次式のように書きなおすことができる。
【化１０】
ここでわかることは、式（１０）において、ＰＴＡＴ、ＣＴＡＴおよび曲線の構成要素を適当にスケーリングすることによって、次の関係が得られることである。
Ｖｒｅｆ＝２Ｖｇ０
この式から、出力電圧曲線項が除去されていることは明らかである。
ここで留意すべきことは、ｒ５をｒ４と等しく選ぶことによって、Ｑ１がＰＴＡＴ電流で動作することが保証されることである。抵抗比ｒ２／ｒ１も、ミスマッチを減少させるように、整数比となるように選ぶ必要がある。
【００２５】
記述した回路の１つの利点は、ＶｂｅおよびΔＶｂｅを生成するすべての電流が、供給電源ではなく一定出力電圧から生成されることである。この結果として、１００ｄＢを超える電源電圧除去比（ＰＳＲＲ）値が得られる。別の利点は、セルが、本質的に非常に低い出力インピーダンスでバッファされるとともに、非常に低いノイズを有することである。第１の態様において提供される曲線補正は、複数の抵抗を使用することが認識されるであろう。これによって補正回路が提供されるが、このアーキテクチャは、すべての実装に対しては好適であるわけではなく、特に大きさがプレミアムとなる実装には適していない。
【００２６】
図５は、本発明の第２の態様を示しており、これは実装に必要な面積を低減しながら、なお曲線における補正をもたらすことのできるタイプの改変の例となるものである。両方の態様に存在する構成要素には、同一の参照番号を使用してある。
この第２の態様は、電流ミラーアーキテクチャによって、図４に記述されている抵抗ｒ５、ｒ６、ｒ７の置換を提供し、このことは、同一の機能を異なる方法で提供する役割をする。図４に関して先に使用したように、この回路は、説明を簡単にするために、構成要素の補正および非補正の組の観点で考えることができる。破線ボックス内に示すのは、以前と同様に、基本バンドギャップ型電圧基準である。それは、４つのバイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、４つの抵抗ｒ１、ｒ２、ｒ３、ｒ４および演算増幅器Ａからなる。
【００２７】
本発明のこの第２の態様によれば、破線ボックスの外側に示してあるのは修正回路であり、この回路が、基本バンドギャップ型電圧基準回路に付加されて、曲線補正を達成する。その回路は、５つのＰＭＯＳトランジスタ、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、４つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、１つのバイポーラトランジスタＱ７、および抵抗ｒ８を含む。
【００２８】
ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６およびＭＰ７のそれぞれのソースは、演算増幅器Ａの電圧基準出力Ｖｒｅｆに接続されている。ＭＰ３およびＭＰ４は、電流ミラーとして配設され、それらのゲートが互いに接続されるとともに、ＭＰ３のドレインがそのゲートに接続されている。ＭＮ１およびＭＮ２は、電流ミラーとして接続されており、それらのゲートが互いに接続されるとともに、ＭＮ１のドレインが、そのゲートに接続されている。ＭＰ５、ＭＰ６およびＭＰ７は、２出力電流ミラーとして接続され、ＭＰ５、ＭＰ６およびＭＰ７のゲートはすべて、互いに接続されるとともに、ＭＰ５のドレインがそのゲート端子に接続されている。ＭＮ３およびＭＮ４は、電流ミラーとして接続され、それらのゲートが互いに接続されるとともに、ＭＮ３のドレインがそのゲートに接続されている。ＭＰ４のドレインは、ＭＮ１のドレインに接続されている。抵抗ｒ８は、その一端でＭＮ２のソースに接続され、他端で接地されている。ＭＰ３のドレインおよびＭＮ１のソースの両方とも、Ｑ７のエミッタに接続されている。Ｑ７のコレクタ端子およびベース端子は接地されている。ＭＰ５のドレインは、ＭＮ２のドレインに接続されている。ＭＰ６のドレインは、Ｑ３のエミッタに接続されている。ＭＰ７のドレインは、ＭＮ３およびＭＮ４の共通ゲートに接続されている。ＭＮ３およびＭＮ４のソースは接地されている。ＭＮ４のドレインは、演算増幅器Ａの反転入力に接続されている。ＰＭＯＳ用のすべてのボディ端子は、それぞれのソース端子に接続されている。
【００２９】
図５のこの回路を参照すると、ＣＴＡＴ電圧がＱ７の両端に生じることを示すことができる。ＭＰ３とＭＰ４の間、およびＭＮ１とＭＮ２の間の電流ミラー構成のために、対応するＣＴＡＴ電圧が、抵抗ｒ８の両端で生じる。これによって、ＭＮ２およびＭＰ５のドレイン電流が、ＣＴＡＴ電流になる。このＣＴＡＴ電流は、ＭＰ６およびＭＰ７のドレインにおいて反射される。Ｍ６のドレインに流れるＣＴＡＴ電流は、Ｑ３のエミッタに押し込まれる。ＭＰ７のドレインに流れるＣＴＡＴ電流は、ＭＮ３のドレインの方向に流れ、この場合に、それはＭＮ４のドレイミラーとして反射される。したがって、ＭＮ４のドレイン電流は、基準電圧Ｖｒｅｆを所望の値に調節するために、演算増幅器Ａの反転ノードからＣＴＡＴ電流を引き出す。
【００３０】
したがって、抵抗ｒ２中を流れる電流は、ＰＴＡＴ電流とＣＴＡＴ電流の合成であるが、ＰＴＡＴが支配的であることが認識されるであろう。したがって、演算増幅器の出力電圧は、以下の式、
【化１１】
となり、これはＰＴＡＴ電圧とＣＴＡＴ電圧の合成である。ｒ１、ｒ２およびｒ８の抵抗比を適当にスケーリングすることによって、第１の態様と同様に、基準電圧は温度独立となる。フィードバック抵抗ｒ２から引き出されるＣＴＡＴ電流によって、基準電圧を、図４に示す第１の態様の値よりも大きな値に変える機会が得られる。
【００３１】
ここで留意すべきことは、この第２の態様において、Ｑ１は、第１の態様におけるように純粋ＰＴＡＴではなく、ＰＴＡＴとＣＴＡＴの合成である電流で動作していることである。その結果として、曲線の相殺を維持するためには、第１の態様におけるのと同様にＰＴＡＴとＣＴＡＴの混合ではなく、ＣＴＡＴである電流で、Ｑ３を動作させることが必要である。このことは、ＭＯＳＦＥＴ ＭＰ６のドレインをＱ３のエミッタに接続して、補正回路における構成要素を接続することによって実現される。
【００３２】
使用する抵抗の数が減少することによって、第２の態様では、第１の態様よりも必要な面積が小さくなることを、当業者は理解するであろう。またこの実装は、ｒ４とｒ５を等しくする必要がある第１の態様における要件と類似する要件がないので、より柔軟性が高い。本発明の例示的な態様において、第１の態様は、約２．３Ｖの固定基準電圧を提供するのに対して、第２の態様は、２．５Ｖの標準的な値に調整することのできる基準電圧を提供する。
【００３３】
図６に示す第３の態様は、２．３Ｖ未満に低減できる基準電圧を提供する。
第３の態様の回路動作は、ＣＴＡＴ電流を演算増幅器Ａの反転ノードから差し引く代わりに、ＭＰ７によって生成されるＣＴＡＴ電流を同ノードに注入することを除いては、電流第２の態様と同等である。このことは、基準電圧を減少させる効果がある。第２の態様についての同様な分析によって、第３の態様においては、基準電圧は次式で得られる。
【化１２】
当業者であれば、第３の態様は、２．３Ｖ未満の基準が必要な場合に有用であることを認識するであろう。例えば、多くの用途では、２．０４８Ｖの基準電圧が要求され、これは回路によって提供することができる。
【００３４】
本発明は、ＣＭＯＳ技術で実装可能な、温度補償バンドギャップ型電圧基準を提供することが、認識されるであろう。本発明によれば、演算増幅器の出力からフィードバックループにおけるＣＴＡＴ電流の生成を、演算増幅器の入力におけるＰＴＡＴ電流と組み合わせて使用し、それによって任意の温度曲線を補正することができる。３つの好ましい態様について記述したが、これらの態様は本発明の概念の応用例であり、添付のクレームの観点で必要となる場合を除いて、いかなる方法によっても本発明を限定することを意図するものではない。用語「含む、備える（comprise）／含んでいる、備えている（comprising）」および用語「有する（having）／含む（including）」は、本明細書において本発明に関して使用する場合には、記述した特徴、整数、ステップまたは構成要素の存在を規定するのに使用するが、１つまたは２つ以上のその他の特徴、整数、ステップ、構成要素またはそれらの群の存在または追加を排除するものではない。
【図面の簡単な説明】
【００３５】
【図１】基本バンドギャップ型電圧基準回路の、典型的なＴｌｎＴ温度偏差を示すグラフである。
【図２】基本バンドギャップ型電圧基準回路における温度偏差を実質的に補償する、既知のバンドギャップ型電圧基準回路を示す概略図である。
【図３】本発明による、温度偏差の補償を提供する回路の構造を示すブロック図である。
【図４】本発明による、温度偏差における補償を提供する回路の第１の態様を示す概略図である。
【図５】本発明の第２の態様を示す概略図である。
【図６】本発明の第３の態様を示す概略図である。
【特許請求の範囲】
【請求項１】
供給電圧を有して、温度曲線を補正した出力電圧基準を提供するように適合されたバンドギャップ型電圧基準回路であって、反転入力ノード、非反転入力ノード、および出力ノードを有する演算増幅器を含むとともに、
前記演算増幅器に結合されて、前記演算増幅器の入力ノードにおいてＰＴＡＴ（絶対温度に比例する）電流を生成するように適合された第１の組の回路構成要素、および
フィードバック構成で設けられて、前記演算増幅器の出力ノードを前記演算増幅器の入力ノードに結合する、第２の組の回路構成要素であって、ＣＴＡＴ（絶対温度を補完する）電流を生成するように適合された、前記第２の組の回路構成要素を含み、
前記第１および第２の組の回路構成要素によって生成される前記ＰＴＡＴ電流およびＣＴＡＴ電流が、前記出力ノードにおいて出力電圧の温度曲線補正を提供するように、前記演算増幅器の入力ノードにおいて合成され、それによって出力電圧基準ノードにおける電圧基準を提供する、前記バンドギャップ型電圧基準回路。
【請求項２】
第１の組の回路構成要素および第２の組の回路構成要素が、出力電圧基準ノードに結合されている、請求項１に記載のバンドギャップ型電圧基準回路。
【請求項３】
第１の組の構成要素および第２の組の構成要素が、供給電圧から切り離されている、請求項１に記載のバンドギャップ型電圧基準回路。
【請求項４】
第１の組の回路構成要素が、演算増幅器の反転入力ノードに結合された第１の対の積層型トランジスタと、前記演算増幅器の非反転入力ノードに結合された第２の対の積層型トランジスタとを含み、前記第１および第２の積層型トランジスタ対が、前記第１の積層型トランジスタ対と前記第２のトランジスタ対との間でＰＴＡＴ電圧を生成するように、面積がスケーリングされており、前記ＰＴＡＴ電圧が、前記演算増幅器の入力ノードにおいて前記ＰＴＡＴ電流を提供する、請求項３に記載のバンドギャップ型電圧基準回路。
【請求項５】
第１の組の回路構成要素が、第１の抵抗および第２の抵抗をさらに含み、第１の抵抗は、第２の積層型トランジスタ対の共通ノードと接地との間に設けられており、第２の抵抗は、前記演算増幅器の出力ノードと前記第２の積層型トランジスタ対の共通ノードとの間に設けられている、請求項４に記載のバンドギャップ型電圧基準回路。
【請求項６】
第１および第２の抵抗の値が等しく、それによって第２の積層型トランジスタ対のトランジスタが、ＰＴＡＴ電流で動作することが保証される、請求項５に記載のバンドギャップ型電圧基準回路。
【請求項７】
第１の組の回路構成要素が、第３および第４の抵抗をさらに含み、前記第３の抵抗は、演算増幅器の出力ノードと前記演算増幅器の反転ノードとの間に結合されており、前記第４の抵抗は、前記反転ノードと前記第１の積層型トランジスタ対との間に結合されており、前記第３の抵抗と前記第４の抵抗の値の比が、整数比であり、それによってミスマッチが減少するとともに、出力電圧ができる限り正確になることが保証される、請求項６に記載のバンドギャップ型電圧基準回路。
【請求項８】
第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいて、ＣＴＡＴ電流を提供する、請求項７に記載のバンドギャップ型電圧基準回路。
【請求項９】
第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいて、ＰＴＡＴ電流をさらに提供する、請求項８に記載のバンドギャップ型電圧基準回路。
【請求項１０】
第２の組の回路構成要素が、電流ミラーを含む、請求項５に記載のバンドギャップ型電圧基準回路。
【請求項１１】
第２の組の回路構成要素が、第３の積層型トランジスタ対をさらに含み、電流ミラーが、演算増幅器の出力ノードに結合され、前記第３の積層トランジスタ対の共通ノードが前記電流ミラーの一端子に結合されており、それによって前記第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいてＰＴＡＴ電流とＣＴＡＴ電流の合成を行い、前記ＣＴＡＴ電流は、前記電流ミラーから生成される出力電流によって供給され、前記ＰＴＡＴ電流は、前記第３の積層型トランジスタ対から生成される出力電流によって供給される、請求項１０に記載のバンドギャップ型電圧基準回路。
【請求項１２】
第２の組の回路構成要素が、第１の組の電流ミラーと第２の組の電流ミラーとを有し、前記第１の組の電流ミラーは、第１の積層トランジスタ対の共通ノードにおいて電流を提供し、前記第２の組の電流ミラーは、演算増幅器の反転ノードにおいて電流を提供し、前記第１および第２の組の電流ミラーを、それぞれそれらのノードに結合することによって、前記演算増幅器の出力ノードにおける電圧を、所望の値に調整する、請求項１０に記載のバンドギャップ型電圧基準回路。
【請求項１３】
第２の組の回路構成要素が、第１の組の電流ミラーと接地との間に結合された、第５の抵抗をさらに含み、第１、第２および第５の抵抗が、出力電圧の温度曲線補正をもたらすように適合されている、請求項１２のバンドギャップ型電圧基準回路。
【請求項１】
供給電圧を有して、温度曲線を補正した出力電圧基準を提供するように適合されたバンドギャップ型電圧基準回路であって、反転入力ノード、非反転入力ノード、および出力ノードを有する演算増幅器を含むとともに、
前記演算増幅器に結合されて、前記演算増幅器の入力ノードにおいてＰＴＡＴ（絶対温度に比例する）電流を生成するように適合された第１の組の回路構成要素、および
フィードバック構成で設けられて、前記演算増幅器の出力ノードを前記演算増幅器の入力ノードに結合する、第２の組の回路構成要素であって、ＣＴＡＴ（絶対温度を補完する）電流を生成するように適合された、前記第２の組の回路構成要素を含み、
前記第１および第２の組の回路構成要素によって生成される前記ＰＴＡＴ電流およびＣＴＡＴ電流が、前記出力ノードにおいて出力電圧の温度曲線補正を提供するように、前記演算増幅器の入力ノードにおいて合成され、それによって出力電圧基準ノードにおける電圧基準を提供する、前記バンドギャップ型電圧基準回路。
【請求項２】
第１の組の回路構成要素および第２の組の回路構成要素が、出力電圧基準ノードに結合されている、請求項１に記載のバンドギャップ型電圧基準回路。
【請求項３】
第１の組の構成要素および第２の組の構成要素が、供給電圧から切り離されている、請求項１に記載のバンドギャップ型電圧基準回路。
【請求項４】
第１の組の回路構成要素が、演算増幅器の反転入力ノードに結合された第１の対の積層型トランジスタと、前記演算増幅器の非反転入力ノードに結合された第２の対の積層型トランジスタとを含み、前記第１および第２の積層型トランジスタ対が、前記第１の積層型トランジスタ対と前記第２のトランジスタ対との間でＰＴＡＴ電圧を生成するように、面積がスケーリングされており、前記ＰＴＡＴ電圧が、前記演算増幅器の入力ノードにおいて前記ＰＴＡＴ電流を提供する、請求項３に記載のバンドギャップ型電圧基準回路。
【請求項５】
第１の組の回路構成要素が、第１の抵抗および第２の抵抗をさらに含み、第１の抵抗は、第２の積層型トランジスタ対の共通ノードと接地との間に設けられており、第２の抵抗は、前記演算増幅器の出力ノードと前記第２の積層型トランジスタ対の共通ノードとの間に設けられている、請求項４に記載のバンドギャップ型電圧基準回路。
【請求項６】
第１および第２の抵抗の値が等しく、それによって第２の積層型トランジスタ対のトランジスタが、ＰＴＡＴ電流で動作することが保証される、請求項５に記載のバンドギャップ型電圧基準回路。
【請求項７】
第１の組の回路構成要素が、第３および第４の抵抗をさらに含み、前記第３の抵抗は、演算増幅器の出力ノードと前記演算増幅器の反転ノードとの間に結合されており、前記第４の抵抗は、前記反転ノードと前記第１の積層型トランジスタ対との間に結合されており、前記第３の抵抗と前記第４の抵抗の値の比が、整数比であり、それによってミスマッチが減少するとともに、出力電圧ができる限り正確になることが保証される、請求項６に記載のバンドギャップ型電圧基準回路。
【請求項８】
第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいて、ＣＴＡＴ電流を提供する、請求項７に記載のバンドギャップ型電圧基準回路。
【請求項９】
第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいて、ＰＴＡＴ電流をさらに提供する、請求項８に記載のバンドギャップ型電圧基準回路。
【請求項１０】
第２の組の回路構成要素が、電流ミラーを含む、請求項５に記載のバンドギャップ型電圧基準回路。
【請求項１１】
第２の組の回路構成要素が、第３の積層型トランジスタ対をさらに含み、電流ミラーが、演算増幅器の出力ノードに結合され、前記第３の積層トランジスタ対の共通ノードが前記電流ミラーの一端子に結合されており、それによって前記第２の組の回路構成要素が、第１の積層型トランジスタ対の共通ノードにおいてＰＴＡＴ電流とＣＴＡＴ電流の合成を行い、前記ＣＴＡＴ電流は、前記電流ミラーから生成される出力電流によって供給され、前記ＰＴＡＴ電流は、前記第３の積層型トランジスタ対から生成される出力電流によって供給される、請求項１０に記載のバンドギャップ型電圧基準回路。
【請求項１２】
第２の組の回路構成要素が、第１の組の電流ミラーと第２の組の電流ミラーとを有し、前記第１の組の電流ミラーは、第１の積層トランジスタ対の共通ノードにおいて電流を提供し、前記第２の組の電流ミラーは、演算増幅器の反転ノードにおいて電流を提供し、前記第１および第２の組の電流ミラーを、それぞれそれらのノードに結合することによって、前記演算増幅器の出力ノードにおける電圧を、所望の値に調整する、請求項１０に記載のバンドギャップ型電圧基準回路。
【請求項１３】
第２の組の回路構成要素が、第１の組の電流ミラーと接地との間に結合された、第５の抵抗をさらに含み、第１、第２および第５の抵抗が、出力電圧の温度曲線補正をもたらすように適合されている、請求項１２のバンドギャップ型電圧基準回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００６−５１２６８２（Ｐ２００６−５１２６８２Ａ）
【公表日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−５６５７１９（Ｐ２００４−５６５７１９）
【出願日】平成１５年１２月２４日（２００３．１２．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４１３０９
【国際公開番号】ＷＯ２００４／０６１５４２
【国際公開日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０１１４４００３）アナログ・デバイシズ・インコーポレーテッド (51)
【Ｆターム（参考）】
【公表日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１５年１２月２４日（２００３．１２．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４１３０９
【国際公開番号】ＷＯ２００４／０６１５４２
【国際公開日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０１１４４００３）アナログ・デバイシズ・インコーポレーテッド (51)
【Ｆターム（参考）】
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