ドライバ回路
【課題】微細化に対して有利なドライバ回路を提供する。
【解決手段】ドライバ回路は、入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路16と、一端が前記第１出力端子に接続された第１出力抵抗RPと、一端が前記第２出力端子に接続された第２出力抵抗RNと、一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子SW1と、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器19とを具備する。
【解決手段】ドライバ回路は、入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路16と、一端が前記第１出力端子に接続された第１出力抵抗RPと、一端が前記第２出力端子に接続された第２出力抵抗RNと、一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子SW1と、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器19とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ドライバ回路に関し、例えば、可変出力インピーダンス ＬＶＤＳ(Low Voltage Differential Signaling)方式のドライバ回路等に適用されるものである。
【背景技術】
【０００２】
従来より、ドライバ回路として、例えば、可変出力インピーダンス ＬＶＤＳ(Low Voltage Differential Signaling)方式のドライバ回路（以下、ＬＶＤＳドライバ回路と称する）等がある。このＬＶＤＳドライバ回路は、２つの出力端子に接続される出力抵抗間をオン／オフ（ON／OFF）するためのスイッチが設けられているものがある。
【０００３】
しかし、従来のＬＶＤＳドライバ回路の構成では、回路面積が増大し、微細化に対して不利であるという問題がある。
【０００４】
それは、上記スイッチとして通常のCMOS製造プロセスで製造したＭＯＳトランジスタ（MOSFET）を適用した場合、上記スイッチ（MOSFET）のオン抵抗（Ｒsw）は、ＬＶＤＳドライバ回路の出力抵抗（例えば50Ω程度）よりも十分小さくする必要がある。その結果、上記スイッチ（MOSFET）のゲート幅（Ｗ）がかなり増大し、上記スイッチ（MOSFET）の占有面積が大幅に増大してしまうからである。上記スイッチ（MOSFET）の占有面積の大幅な増大は、ドライバ回路全体の面積の増加の原因となり、コスト的に不利である。
【０００５】
加えて、上記スイッチ（MOSFET）の大幅な増大に伴って、スイッチのゲート・ドレイン間、ゲート・ソース間の寄生容量も増大するため、電源ノイズが混入しやすくなるという問題も発生する。
【０００６】
上記のように、従来のドライバ回路は、微細化に対して不利であるという問題があった。
【特許文献１】特開平９−２１４３１４号公報
【特許文献２】特開２００６−６０３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、微細化に対して有利なドライバ回路を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路と、一端が前記第１出力端子に接続された第１出力抵抗と、一端が前記第２出力端子に接続された第２出力抵抗と、一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子と、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器とを具備するドライバ回路を提供できる。
【発明の効果】
【０００９】
この発明によれば、微細化に対して有利なドライバ回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[一実施形態（基本構成例）]
この発明の一実施形態に係るドライバ回路の基本構成例について、図１乃至図９を用いて説明する。この実施形態では、可変出力インピーダンス小振幅差動信号方式（ＬＶＤＳ：Low Voltage Differential Signaling)のドライバ回路を一例挙げて、説明する。
【００１２】
＜１．ドライバ・レシーバシステム＞
まず、本例に係るドライバ回路を備えるドライバ・レシーバシステムについて、図１を用いて説明する。図１は、この実施形態に係るドライバ・レシーバシステムを示す図である。
【００１３】
図示するように、本例に係るドライバ・レシーバシステムは、伝送線路Ｌ１、Ｌ２により接続されたＬＶＤＳドライバ（ドライバ回路）１１、およびレシーバ１２を備えている。
【００１４】
ＬＶＤＳドライバ１１は、後述するように、入力された入力信号ＳINを、小振幅差動信号方式（ＬＶＤＳ）により増幅し、出力端子１５−１、１５−２から、所定のドライバ出力信号ＳOUTをレシーバ１２に出力するように構成されている。このように、小振幅差動信号方式（ＬＶＤＳ)を用いることで、ＬＶＤＳドライバ回路１１が小信号振幅で差動伝送を行うことができるため、ノイズ発生量を低減でき、消費電力を低減することができる。
【００１５】
レシーバ１２は、伝送線路Ｌ１、Ｌ２を介して入力された上記ドライバ出力信号ＳOUTを受信するように構成されている。
【００１６】
ここで、ＬＶＤＳドライバ回路１１は、一端および他端が差動出力端子間に接続された終端抵抗Ｒ０を備えていることが通常である。例えば、この終端抵抗Ｒ０の抵抗値は、100Ω程度である。
【００１７】
また、ＬＶＤＳドライバ回路１１は、上記伝送線路Ｌ１、Ｌ２の伝送線路インピーダンスと、レシーバ１２の入力部の上記終端抵抗Ｒ０のインピーダンスとのインピータンスの整合をとることによって、出力信号ＳOUTの反射を防止している。
【００１８】
しかし、ＬＶＤＳドライバ回路１１の差動出力端子（例えば、出力ピン）１５−１、１５−２を他の回路と共用する等の場合には、差動出力端子１５−１、１５−２の間の出力抵抗を開放状態にする必要がある。
【００１９】
そのため、まず第１に、ＬＶＤＳドライバ回路１１は、差動出力端子１５−１、１５−２の間が導通のオン（ON）状態と、差動出力端子１５−１、１５−２の間が非導通のオフ（OFF）状態とを形成し得る構成である必要がある。
【００２０】
第２に、ＬＶＤＳドライバ回路１１は、上記差動出力端子１５−１、１５−２の間のオン状態とオフ状態の二状態の切り替えを、少ない素子面積の増加で実現する必要がある。
【００２１】
第３に、ＬＶＤＳドライバ回路１１は、上記差動出力端子１５−１、１５−２の間のオン状態とオフ状態の二状態の切り替えに伴う出力抵抗値の変動を、製造プロセスや動作環境にかかわらず、低減する必要がある。
【００２２】
＜２．ＬＶＤＳドライバ回路１１の構成例＞
次に、本例に係る上記ＬＶＤＳドライバ回路１１の構成例について、図２を用いて説明する。図示するように、ＬＶＤＳドライバ回路１１は、ＬＶＤＳ出力回路１６、出力抵抗ＲＰ、ＲＮ、出力抵抗スイッチ素子ＳＷ１、および停止信号ＳＳが入力される２入力−２出力増幅器１９を備えている。
【００２３】
ＬＶＤＳ出力回路１６は、入力されたドライバ入力信号ＳINを、小振幅差動信号方式（ＬＶＤＳ)により所定の出力波形として出力端子１５−１、１５−２に変換出力するように構成されている。
【００２４】
出力抵抗ＲＰは、一端が出力端子（第１出力端子）１５−１に接続され他端が出力抵抗スイッチ素子ＳＷ１の電流経路の一端に接続された出力抵抗である。
【００２５】
出力抵抗ＲＮは、一端が出力端子（第２出力端子）１５−２に接続され他端が出力抵抗スイッチ素子ＳＷ１の電流経路の他端に接続された出力抵抗である。
【００２６】
出力抵抗スイッチ素子ＳＷ１は、電流経路の一端および他端が、出力抵抗ＲＰ、ＲＮの他端に接続されている。
【００２７】
２入力−２出力増幅器１９は、出力抵抗スイッチ素子ＳＷ１の両端の電圧に対応する第１、第２入力電圧Ｖin1,Ｖin2がそれぞれ入力され、第１、第２入力電圧の基準電圧Ｖcmからの電圧差を増幅した電圧を第１、第２出力電圧Ｖo1,Ｖo2として出力抵抗スイッチ素子ＳＷ１の両端(out1,out2)に再び出力するように構成されている。
【００２８】
また、２入力−２出力増幅器１９は、停止信号ＳＳが入力されると、出力抵抗スイッチ素子ＳＷ１の両端の間がハイインピーダンス状態となるように構成されている。そのため、２入力−２出力増幅器１９の出力端子（out1、out2）間は、停止信号ＳＳが入力されると、開放状態として使用することができる。
【００２９】
＜３．ＬＶＤＳ出力回路１６の構成例＞
次に、本例に係る上記ＬＶＤＳ出力回路１６の構成例について、図３を用いて説明する。図示するように、本例に係るＬＶＤＳ出力回路１６は、電流源Ic-1, Ic-2、ＰＭＯＳトランジスタQP1、QP2、およびＮＭＯＳトランジスタQN1、QN2により構成されている。また、制御信号Φ、−Φの電圧状態は互いに逆の関係にある。そのため、例えば、図示するような電圧状態では、ＭＯＳトランジスタQP2、QN1がオンし、ＭＯＳトランジスタQP1、QN2がオフする。
【００３０】
電流源Ic-1の入力は基準電源ＶDDに接続され、出力はＰＭＯＳトランジスタQP1、QP2のソースに接続されている。
【００３１】
電流源Ic-2の入力は基準電源ＶSSに接続され、出力はＮＭＯＳトランジスタQN1、QN2のソースに接続されている。
【００３２】
ＰＭＯＳトランジスタQP1のドレインは出力端子１５−１に接続され、ゲートには制御信号−Φが入力される。ＰＭＯＳトランジスタQP2のドレインは出力端子１５−２に接続され、ゲートには制御信号Φが入力される。
【００３３】
ＮＭＯＳトランジスタQN1のドレインは出力端子１５−１に接続され、ゲートには制御信号−Φが入力される。ＮＭＯＳトランジスタQN2のドレインは出力端子１５−２に接続され、ゲートには制御信号Φが入力される。
【００３４】
そのため、ＭＯＳスイッチQP1、QP2、QN1、QN2は、制御信号Φが基準電源ＶDDのときに、ＮＭＯＳスイッチ（NchFET）QN1、QN2がオンし、ＭＯＳスイッチQP1、QP2（PchFET）はオフする。一方、制御信号Φが、接地電源ＶSSのときに、ＮＭＯＳスイッチ（NchFET）QN1、QN2がオフし、ＰＭＯＳスイッチ（PchFET）QP1、QP2がオンする。
【００３５】
このように、この実施形態に係るＬＶＤＳ出力回路１６は、増幅部として働くバッファアンプ１１７を備えていない点で、後述する比較例に係るＬＶＤＳ差動増幅回路１１６と相違している。
【００３６】
＜４．スイッチ素子ＳＷ１の構成例＞
次に、本例に係る上記スイッチ素子ＳＷ１の構成例について、図４乃至図７を用いて説明する。図４に示すように、この説明では、出力抵抗スイッチ素子ＳＷ１がオン状態の、ドレイン−ソース間のオン抵抗の抵抗値を抵抗値ｒonとして説明する。
【００３７】
＜４−１．ＰＭＯＳトランジスタで構成する一例＞
図５に示す例は、出力抵抗スイッチ素子ＳＷ１をＰＭＯＳトランジスタQP3で構成した場合である。図示するように、ＰＭＯＳトランジスタQP3のソースは出力抵抗ＲＰを介して出力端子１５−１に接続され、ドレインは出力抵抗ＲＮを介して出力端子１５−２に接続され、ゲートは接地電源ＶSSに接続されている。
【００３８】
＜４−２．ＮＭＯＳトランジスタで構成する一例＞
図６に示す例は、出力抵抗スイッチ素子ＳＷ１をＮＭＯＳトランジスタQN3で構成した場合である。図示するように、ＮＭＯＳトランジスタQN3のソースは出力抵抗ＲＮを介して出力端子１５−２に接続され、ドレインは出力抵抗ＲＰを介して出力端子１５−１に接続され、ゲートは基準電源ＶDDに接続されている。
【００３９】
＜４−３．ＣＭＯＳスイッチで構成する一例＞
図７に示す例は、出力抵抗スイッチ素子ＳＷ１をＣＭＯＳスイッチで構成した場合である。図示するように、ＣＭＯＳスイッチは、ＭＯＳトランジスタQP4,QN4を備えている。
【００４０】
ＰＭＯＳトランジスタQP4のソースは出力抵抗ＲＰを介して出力端子１５−１に接続され、ドレインは出力抵抗ＲＮを介して出力端子１５−２に接続され、ゲートは基準電源ＶDDに接続されている。ＮＭＯＳトランジスタQN4のソースはＰＭＯＳトランジスタQP4のドレインに接続され、ドレインはＰＭＯＳトランジスタQP4のソースに接続され、ゲートは接地電源ＶSSに接続されている。
【００４１】
上記＜４−１＞乃至＜４−３＞において説明したオン抵抗の抵抗値ｒonは、それぞれ以下の式（１）のように表される。
【数１】
【００４２】
ここで、上記ＶTN、ＶTＰは、それぞれＮＭＯＳトランジスタQN3,QP3の閾値電圧であり、上記μＮ、μＰはそれぞれ電子の移動度、ホールの移動度である。これらの値は、閾値電圧や移動度は温度によって変動する値である。また、Coxは酸化膜の単位面積容量、ＷおよびＬは、それぞれトランジスタのチャネル幅、チャネル長である。
【００４３】
上記式（１）において、移動度μＮ、μＰ、酸化膜の単位面積容量Cox、閾値電圧ＶTN、ＶTＰは、デバイスに固有の値である。チャネル長Ｌの最小値は微細加工精度により制限されており、通常MOSFETスイッチを設計する場合、オン抵抗値を小さくするためデザインルールで定められた最小値にする。また、基準電源ＶDDやオフセット電圧Ｖosは回路仕様により通常定められているものである。
【００４４】
したがって、回路設計段階において、MOSFETスイッチのオン抵抗を決めるための、自由度のあるパラメータは、チャネル幅Ｗのみである。そのため、オン抵抗を小さくするためにはチャネル幅Ｗを大きくする必要がある。
【００４５】
出力抵抗スイッチ素子ＳＷ１として、上記＜４−１＞乃至＜４−３＞で示したNchFETスイッチQN3、PchFETスイッチQP3、CMOSスイッチのいずれかを選択するかにあたっては、電子とホールの移動度や、仕様で定められた基準電源ＶDDとオフセット電圧Ｖosの電圧値などを考慮し、同抵抗値でも、最も面積が小さくなるような選択することが面積コスト的に好ましい。
【００４６】
上記＜４−１＞乃至＜４−３＞のいずれの構成であっても、出力抵抗スイッチ素子ＳＷ１のオン抵抗の抵抗値ｒonは、以下の式（２）で表す関係がある。
【数２】
【００４７】
このように、オン（ON）抵抗値ｒonを低減するためには、チャネル幅Ｗを大きくしなければならない。
【００４８】
＜５．２入力−２出力増幅器１９の構成例＞
次に、本例に係る上記２入力−２出力増幅器１９の構成例について、図８を用いて説明する。図示するように、本例に係る２入力−２出力増幅器１９は、スイッチ素子ＳＷ２、ＳＷ３、およびアンプamp1〜amp3を備えている。
【００４９】
スイッチ素子ＳＷ２の電流経路の一端は出力抵抗ＲＰの他端に接続され、電流経路の他端はこの増幅器１９の第１入力（第１入力電圧Ｖin1）に接続されている。スイッチ素子ＳＷ３の電流経路の一端は出力抵抗ＲＮの他端に接続され、電流経路の他端はこの増幅器１９の第２入力（第２入力電圧Ｖin2）に接続されている。
【００５０】
アンプamp1の第１入力端子には基準電圧Ｖcmが入力され、第２入力端子にはこの増幅器１９の第１入力電圧Ｖin1および第２入力電圧Ｖin2が入力され、基準電圧Ｖcmからの差に応じた出力をアンプamp2, amp3の入力端子に出力するように構成されている。また、このアンプamp1は、利得−A1を有している。
【００５１】
アンプamp2の出力電圧は、この増幅器１９の第１出力電圧Ｖo1としてスイッチ素子ＳＷ１の電流経路の一端に出力される。アンプamp3の出力電圧は、この増幅器１９の第２出力電圧Ｖo2としてスイッチ素子ＳＷ１の電流経路の他端に出力される。このアンプamp2,amp3はそれぞれ、利得−A2を有している。
【００５２】
また、アンプamp2,amp3は、停止信号ＳＳが入力されるとこのアンプamp2,amp3間がハイインピータンス状態となるように構成されている。
【００５３】
＜６．ＬＶＤＳドライバ回路１１の出力動作＞
次に、本例に係るＬＶＤＳドライバ回路１１の出力動作について、図９および図１０を用いて説明する。図９においては、ＭＯＳトランジスタQP1、QP2、QN1、QN2を模式的にスイッチとして示している。
【００５４】
図９に示すように、ＬＶＤＳ出力回路１６のスイッチトランジスタQP1,QP2,QN1,QN2のゲートに制御信号Φ、−Φが入力されている。この制御信号Φ、−Φの出力波形は、図１０の上段に示すようになる。
【００５５】
そのため、ＬＶＤＳドライバ回路１１の出力波形（Ｖop、Ｖon）は、図１０の下段に示すようになる。図示するように、ＬＶＤＳドライバ回路１１は、オフセット電圧Ｖosを基準電圧として、小振幅の差動出力信号Ｖop、Ｖonを出力する。
【００５６】
＜７．比較例に係るドライバ回路のとの比較＞
次に、本例に係るＬＶＤＳドライバ１１と、比較例に係るＬＶＤＳドライバ１１１とを比較した説明について、図２３乃至図２８を用いて説明する。
【００５７】
図２３は比較例に係るＬＶＤＳドライバ１１１を示す図である。図示するように、比較例に係るＬＶＤＳドライバ１１１は、２つのスイッチ素子ＳＷ１１、ＳＷ１２を有し、出力回路としてバッファアンプ１１７を有している点で、上記この実施形態に係るＬＶＤＳ出力回路１１と相違している。
【００５８】
＜７−１．出力インピータンスＲtotの比較＞
まず、図２３に示す比較例に係るＬＶＤＳドライバ１１１の出力抵抗に、ON／OFF用のスイッチ素子ＳＷ１１、ＳＷ１２を挿入したことによる、出力抵抗の変化を調べるため、出力端子（Ｖop）１１５−１から見た出力インピーダンスＲtotを求める。
【００５９】
飽和領域で動作するトランジスタ（MOSFET）で構成された電流源回路の出力抵抗は、ＭΩオーダーの高抵抗である。よって、出力抵抗Ｒｐ、Ｒｎの抵抗値Ｒout、Ｒswよりも十分大きく無視できる。そのため、出力端子（Ｖop）１１５−１から見た出力インピーダンスは、図２４に示す等価回路２００のように簡略化することができる。ここで、動作点基準電圧Ｖosを生成しているバッファアンプ１１７の出力インピーダンスについても、実際は有限の値を持つため、このインピーダンスも考慮しなければならない。バッファアンプ１１７は、通常オペアンプを用いて構成される。
【００６０】
例えば、図２５にバッファアンプ１１７として、一般的な２段増幅器構成のオペアンプ回路を適用した場合を示す。入力電圧Ｖ＋、Ｖ−の電位差を入力段増幅器で増幅し、出力電圧Ｖoaとして出力する。この出力電圧Ｖoaを入力とする出力増幅段の出力電圧が電圧Ｖoである。
【００６１】
尚、バッファアンプ１１７は、図２６に示すように、入力段で−Ａ１倍、出力段で−Ａ２倍、合計Ａ１＊Ａ１倍の利得をもつようなモデルにも簡略化することが可能である。
【００６２】
ここで、図２５に示すバッファアンプ１１７の構成の場合、出力増幅段はトランジスタＭn1、Ｍp1のソース接地型増幅器で構成されている。そのため、図２７に示すように、初段の−Ａ１倍増幅段と、トランジスタＭp1をモデル化した電圧制御電流源および、出力抵抗ｒoで表した小信号等価回路図で表すことができる。この電圧制御電流源は、入力電圧が上記電圧Ｖoaであり、トランスコンダクタンスgmを乗じた電流を流す。
【００６３】
ここで、図２５中のトランジスタＭp1のサイズをＷp／Ｌp（Ｗp；ゲート幅，Ｌp；ゲート長）とし、出力段トランジスタに流れるバイアス電流値をIo1とすると、図２７に示した小信号等価回路のトランスコンダクタンスgmと出力抵抗roは、以下の式（３）のように与えられる。
【数３】
【００６４】
ここで、λpはチャネル長変調係数であり、プロセス依存のあるトランジスタ（MOSFET）固有の値である。
【００６５】
続いて、出力段の利得−Ａ２は、−gm・roで表されるため、バッファアンプ１１７全体の利得Ａtは、以下の式（４）で表される。
【数４】
【００６６】
さらに、図２４で示すバッファアンプの等価回路２００を、図２７で示したモデルで置き換えると、図２８のように表される。図２８で示す等価回路２００より、出力端子（Ｖop）端子１１５−１からみた出力インピーダンスＲtotを求めると、以下の式（５）のように表される。
【数５】
【００６７】
さらに、フィードバックをかけたバッファアンプにすることよって、バッファアンプ１１７の出力抵抗ｒoは、ループ利得(1+At)分の１に改善される。バッファアンプ１１７の出力抵抗を、Ro_bufとすると、出力インピーダンスＲtotは、以下の式（５a）のように表される。
【数６】
【００６８】
ここで、抵抗値Ｒoutの値をもつＲp、Ｒnは多結晶シリコン等で形成され、プロセス条件などによる絶対値変動はあるが、温度依存や電源電圧依存、トランジスタ（MOSFET）の閾値電圧などのプロセス変動にはほとんど影響しない。
【００６９】
一方、トランジスタ（MOSFET）であるスイッチ素子は、上記式（１）に示したように、温度変動や電源電圧変動、また閾値電圧の変動により、スイッチＳＷ１１、ＳＷ１２のオン抵抗Ｒswの値が大きく変動する。
【００７０】
ここで、図２３で示した比較例に係るＬＶＤＳドライバ回路１１６の出力端子１１５−１、１１５−２における出力電圧Ｖop、Ｖonが完全差動動作すると仮定すると、出力電圧Ｖosの電圧値は仮想接地状態になる。そのため、出力インピーダンスＲtotは、以下の式（５b）のように表される。
【数７】
【００７１】
しかし、実際は、出力電圧Ｖop、Ｖonに供給する電流値Icの誤差電流による同相成分、スイッチ制御信号Φ、−Φのスキュー等によって、完全差動動作をしない。
【００７２】
よって、電流出力方式のＬＶＤＳ出力ドライバ１１１には、バッファアンプ１１７が必ず必要となり、より安定した動作点電圧を得るには、上記式（５ｂ）に示すように、バッファアンプ１１７の出力抵抗Ro_bufの値を十分小さくする必要がある。
【００７３】
そのため、上記式（５ａ）より、ＬＶＤＳ出力ドライバ回路１１６の出力インピーダンスRtotのプロセス変動を小さくするためには、以下の式（６）の関係を満たす必要がある。
【数８】
【００７４】
ここで、通常、抵抗値Ｒoutは例えば、５０Ω程度と小さい値であるため、スイッチＳＷ１１、ＳＷ１２のオン抵抗Ｒswが、トランジスタ（MOSFET）で構成されたものであるとすると、式（６）の関係を満たすためには、ゲート幅Ｗをかなり大きくしなければならず、そのスイッチＳＷ１１、ＳＷ１２の素子面積は増大する。ここで、抵抗値Ro_bufは、周波数が高くなるにつれて大きくなるが、直流付近では数Ω程度と小さい値である。
【００７５】
このように、比較例に係るＬＶＤＳ出力ドライバ１１１のように、２つの出力抵抗ON／OFFスイッチ素子ＳＷ１１、ＳＷ１２を有する構成では、スイッチ素子ＳＷ１１、ＳＷ１２のゲート幅Ｗをかなり大きくする必要があるため、回路面積が大きくなる。
【００７６】
即ち、通常CMOS製造プロセスにおいて、スイッチ素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswが、ＬＶＤＳ出力抵抗Ｒp, Ｒn（例えば、５０Ω程度）よりも十分小さくなるようにするためには、ゲート幅Ｗをかなり大きくする必要があるためである。トランジスタ（MOSFET）であるスイッチ素子ＳＷ１１、ＳＷ１２の面積の増加は、回路面積の増加の原因となり、製造コストが増大する。加えて、トランジスタ（MOSFET）のゲート・ドレイン間、ゲート・ソース間の寄生容量も増大し、電源ノイズも混入しやすくなる。
【００７７】
ここで、オン抵抗Ｒsw、Ｒoutの和の抵抗値をＲtotとすると、抵抗値Ｒtotが、ＬＶＤＳドライバ回路１１６の出力抵抗となる。そのため、オン抵抗Ｒswの抵抗値を設計段階で事前に見込んでおいて、出力抵抗Ｒtot=５０Ωとなるようにオン抵抗Ｒoutを設定すれば足りるとも考えられる。
【００７８】
しかし、実際には、スイッチ素子ＳＷ１１のオン抵抗Ｒswのプロセスばらつきや動作条件による変動が、例えば、５０％程度〜２００％程度以上存在する。そのため、抵抗値Ｒtotの出力抵抗値や、差動出力振幅Ｖodの変動を仕様で規定された範囲内に抑えるためには、オン抵抗Ｒswは、オン抵抗Ｒoutに対してできるだけ小さいほうが良い。
【００７９】
以上のように、比較例に係るＬＶＤＳドライバ回路１１６の構成例では、微細化に対して不利である。
【００８０】
＜７−２．電気的特性の詳細な比較＞
続いて、この実施形態に係る図８に示したＬＶＤＳドライバ１１と、比較例に係る図２３に示したＬＶＤＳドライバ１１１の電気的特性を詳細に解析し、比較する。
【００８１】
図２３に示すように、比較例に係るＬＶＤＳドライバ回路１１１は、２つの出力抵抗Ｒp、Ｒnの間に２つのスイッチ素子(ＳＷ１１、ＳＷ１２)を挟み、その中点とバッファアンプ１１７の出力が接続されている。
【００８２】
一方、図８に示したこの実施形態に係るＬＶＤＳドライバ１１は、２つの出力抵抗Ｒp、Ｒnの間に、出力抵抗ON／OFF用のスイッチ素子ＳＷ１（抵抗値Ｒsw1）を１つだけ挟んでいる。
【００８３】
スイッチ素子ＳＷ１の両端には、利得−A1を有するアンプamp1の出力を入力とした利得−A2をもつアンプamp2、amp3のそれぞれの出力電圧vo1、vo2にそれぞれ接続されている。スイッチ素子ＳＷ１の電流経路の両端には、同じオン（ON）抵抗値（Rsw2)）をもつ巣スイッチ素子ＳＷ２、ＳＷ３が直列接続されている。
【００８４】
スイッチ素子ＳＷ２、ＳＷ３の接続点は、スイッチ素子ＳＷ１の電流経路の両端の平均電圧（(vo1+vo2)/2）となる。そして、この平均電圧は、アンプamp1の負の入力端子に接続されている。アンプamp1の正の入力端子は、基準電位Vcmに接続されている。
【００８５】
上記に説明したように、第１として、この実施形態に係るＬＶＤＳドライバ１１は、比較例に係るＬＶＤＳドライバ１１１が大面積を必要とする出力抵抗Ｒp−Ｒn間のトランジスタ（MOSFET）スイッチ素子を２つ必要とするのに対して、１つのスイッチ素子ＳＷ１のみ必要としない点で相違している。
【００８６】
尚、本例の２入力−２出力増幅器１９が備えるスイッチ素子ＳＷ２、ＳＷ３は、スイッチ素子ＳＷ１の電流経路の両端の平均電圧を生成させるだけの目的で設けられている。そのため、スイッチ素子ＳＷ２、ＳＷ３の抵抗値Ｒsw2はスイッチ素子ＳＷ１の抵抗値Ｒsw1に比べ十分大きくでき、スイッチ素子ＳＷ２、ＳＷ３の占有面積は小さくてよい。
【００８７】
また、図１１に示すように、上記アンプamp1、amp2、amp3をまとめてアンプamp4し、１つのオペアンプを備える構成とすることも可能である。図示するように、この２入力−２出力増幅器１９についても同様に、２つの出力端子から２つの出力電圧Ｖo1、Ｖo2をそれぞれ出力する。
【００８８】
次に、図８に示した２入力−２出力増幅器１９の回路図を図１２に示す。図示するように、２入力−２出力増幅器１９は、初段増幅部３３と出力段増幅部３５とを備えている。
【００８９】
初段増幅部３３は、入力電圧Ｖ+、Ｖ-を入力とし、出力電圧Ｖoaを出力としている。この初段増幅部３３は、図２５に示す比較例に係る初段出力部１３３と相違点はない。
【００９０】
出力段増幅部３５は、初段増幅部３３の出力電圧Ｖoaを入力とし、２つの出力電圧Ｖo1, Ｖo2を２出力としている。
【００９１】
ここで、出力段増幅部３５は、トランジスタ（MOSFET）Ｍｐ１、Ｍｐ２、Ｍｎ１、Ｍｎ２、およびキャパシタＣｃを備えている。
【００９２】
ここで、図２５に示す比較例に係るバッファアンプ１１７の出力段増幅部１３５と比較する。本例の出力段増幅部３５は、比較例に係る出力段増幅部１３５を並列接続した構成である点で相違している。
【００９３】
また、トランジスタＭｐ１、Ｍｐ２のゲート幅は、それぞれ半分の値（Ｗｐ／２）である。トランジスタＭｎ１、Ｍｎ２のゲート幅についても、それぞれ半分の値（Ｗｎ／２）である。キャパシタＣｃの容量値（位相補償容量）は、それぞれ半分の値（Ｃｃ／２）となるように構成されている。
【００９４】
上記のように、本例に係る２入力−２出力増幅器１９の全体の占有面積は、比較例に係るオペアンプ１１７の占有面積と同様にすることができる。即ち、この構成により、占有面積が増大することがない。
【００９５】
尚、図８に示す出力抵抗ＲＰ、ＲＮ間をオフ（OFF）状態にするときには、スイッチ素子ＳＷ１、ＳＷ２をOFF状態にして、オペアンプamp2,amp3の出力電圧vo1、vo2をOFF(ハイインピーダンス)状態にすれば良い。より具体的に、出力電圧vo1、vo2をハイインピーダンス状態にするには、図１２中のSTP端子、STP_X端子に制御信号ＳＳを入力する。制御信号ＳＳが入力されると、STP端子にＶSS電圧が印加されトランジスタＭｎ２をカットオフし、STP_X端子にＶDD電圧が印加されトランジスタＭｐ２をカットオフされる。
【００９６】
続いて、図８に示したＬＶＤＳドライバ１１の構成例を一例に挙げ、本例に係る出力抵抗Ｒtotを求める。
【００９７】
まず、上記比較例に係るＬＶＤＳドライバ１１１の出力抵抗を求めたように、Ｖopからみたインピーダンスを計算するための小信号等価回路を考える。即ち、図１２に示した２入力−２出力増幅器１９の小信号等価回路を図１３に示す。
【００９８】
図１３に示すように、スイッチ素子ＳＷ１、ＳＷ２の抵抗値をそれぞれＲsw1、Ｒsw2、２入力−２出力増幅器１９の初段増幅部３３の利得をアンプ−A1、出力段増幅部３５を電圧制御電流源回路（トランスコンダクタンス：gm／２）と出力抵抗（抵抗値Ｒout）で表している。
【００９９】
本例に係る出力段増幅部３５を構成するトランジスタ（MOSFET）Ｍｐ１、Ｍｐ２、Ｍｎ１、Ｍｎ２のゲート幅の大きさは、比較例に係る図２５中のオペアンプ１１７の出力段増幅部１３５を構成するトランジスタのゲート幅のサイズの半分である（Ｗｐ／２，Ｗｎ／２）。そのため、本例に係る出力段増幅部３５の電圧制御電流源回路のトランスコンダクタンスの値は、上記式（３）より、gm／2となる。出力抵抗は、同様に式（３）より、２roとなる。
【０１００】
続いて、図１３の小信号等価回路２０をさらに簡略化すると、図１４に示す回路と等価と見ることができる。
【０１０１】
図示するように、小信号等価回路２０´の利得−A1の出力段増幅部３３の入力は、入力電圧Ｖo1、Ｖo2の平均値と考えられる。そのため、２つの電圧制御電流源回路３５の入力は、いずれも−A1(vo1+vo2)／2である。また、抵抗値Ｒsw2は、入力電圧Ｖo1、Ｖo2の平均値電圧を生成するだけの抵抗であるため、抵抗値Ｒsw1より十分大きい値と考えても良く、入力電圧Ｖo1、Ｖo2間の抵抗値は、ほぼ抵抗値Ｒsw1と考えられる。
【０１０２】
この図１４に示す小信号等価回路２０´を用いて、本例に係るＬＶＤドライバ１１の出力抵抗Ｒtotを求める。端子Ｖopから電流Iinを流しこんだとき、電流Iinは、端子電圧Ｖo1、Ｖo2を用いて次式（７）のように表される。
【数９】
【０１０３】
また、下記の式（８）の関係がある。
【数１０】
【０１０４】
そのため、式（７）、式（８）より端子電圧Ｖo2を消去すると、下記式（９）のように、電流Iinを求めることができる。
【数１１】
【０１０５】
さらに、上記式（９）より、端子ＶOPから見た出力抵抗Ｒtotは、以下の式（１０）のように表される。
【数１２】
【０１０６】
ここで、上記式（１０）の第２項は、比較例に係る図２５で示すオペアンプ１１７の出力インピーダンスと同値であり、その値はＲo_bufとなる。第３項は、抵抗値Ｒsw／4と、抵抗値2roの並列抵抗を表している。フィードバックをかけないオペアンプの出力抵抗は、通常数kΩ〜数十kΩと大きい。もともと抵抗値Ｒswは、抵抗値Ｒout(例えば、約50Ω程度)よりも小さな値のため、第３項の並列抵抗値は、ほぼ抵抗値Ｒswだけで決定される。よって、出力抵抗Ｒtotは、次式（１１ａ）のように近似できる。
【数１３】
【０１０７】
また、電圧Ｖopと電圧Ｖonが完全差動で動作しているとすると、図１４で示す抵抗値Ｒsw1の中点は仮想接地状態になる。そのため、Ｖo1+Ｖo2=0となり、端子電圧Ｖo1からみた抵抗値は、抵抗値2roとＲsw1/2の並列抵抗になる。オン抵抗値roは抵抗値Ｒswに比べ十分大きいため、上記式（１１ａ）は、下記式（１１ｂ）のように表される。
【数１４】
【０１０８】
以上の式から、本例に係る図１１に示したＬＶＤＳドライバ１１の出力抵抗Ｒtotと、比較例に係る図２３で示したＬＶＤＳドライバ１１１の出力抵抗Ｒtotとを比較すると、以下のように示される。
【数１５】
【０１０９】
このように、完全差動動作状態である場合（式（１１ｂ））、そうでない場合（式１１ａ）のいずれの場合であっても、本例に係るＬＶＤＳドライバ１１のスイッチ素子ＳＷ１の抵抗値を低減することができる。
【０１１０】
例えば、本例の場合、上記式（１１ａ）、式（１１ｂ）に示すように、比較例に比べ、スイッチ素子ＳＷ１の抵抗値を１／４に低減できることがわかる。但し、これは、比較例に係る図２３で示すドライバ１１１のスイッチ素子ＳＷ１１、ＳＷ１２と、本例に係る図１１中のスイッチ素子ＳＷ１が、同面積のMOSFETスイッチで構成されていた場合として考えている。
【０１１１】
このように、不要な抵抗となるスイッチ素子ＳＷ１の抵抗値Ｒsw1を低減することができる。また抵抗値Ｒswのプロセス変動や電源電圧変動、動作環境によるRtotの変動も抑えることができる。
【０１１２】
さらに、図２３に示した比較例に係るＬＶＤＳドライバ１１１では、電圧Ｖop側にスイッチ素子ＳＷ１１が設けられ、電圧Ｖon側にもスイッチ素子ＳＷ１２が設けられている。このように、スイッチ素子が２つあるため、本例のような１つのスイッチ素子ＳＷ１を備える場合に比べると、占有面積が２倍に増大し、さらに製造コストも増大する。
【０１１３】
また、比較例に係るＬＶＤＳドライバ１１１の構成例において、電圧Ｖopおよび電圧Ｖonから見た出力抵抗をハイインピーダンスにする場合、必ずしもスイッチＳＷ１１とスイッチ素子ＳＷ１２の２つのスイッチ素子を必要としないとも考えられる。しかしながら、比較例に係るＬＶＤＳドライバ１１１の実動作の際に、電圧Ｖosを基準電圧とした電圧Ｖopと電圧Ｖonの差動振幅や過渡動作の回路構成上バランスを考慮すると、電圧Ｖop側または電圧Ｖon側のいずれか一方のみにスイッチ素子を挿入するのは回路特性上好ましくない。そのため、比較例に係るＬＶＤＳドライバ１１１の構成例において、スイッチＳＷ１１およびスイッチ素子ＳＷ１２の２つのスイッチ素子は、必要不可欠である。
【０１１４】
＜８．この実施形態に係るドライバ回路の効果＞
この実施形態に係るドライバ回路１１によれば、少なくとも下記（１）乃至（４）の効果が得られる。
【０１１５】
（１）出力部（２入力−２出力増幅器１９）のスイッチ素子ＳＷ１の占有面積を低減できるため、微細化に対して有利である。
上記のように本例に係るＬＶＤＳドライバ１１は、単一のスイッチ素子ＳＷ１を備え、このスイッチ素子ＳＷ１のみにより、出力端子１５−１、１５−２間（電圧Ｖop、電圧Ｖon間）をオン／オフすることができる。
【０１１６】
そのため、２入力−２出力増幅器１９の占有面積を低減できる点で微細化に対して有利である。例えば、比較例に係るＬＶＤＳドライバ１１１では、２つのスイッチ素子ＳＷ１１、ＳＷ１２を必要とした構成であるため、形式的には、スイッチに関し２倍の占有面積を有する。
【０１１７】
さらに、本例によれば、スイッチ素子ＳＷ１自体の占有面積を低減することができる。
【０１１８】
例えば、本例に係るＬＶＤＳドライバ回路１１出力抵抗Ｒp、Ｒnを、スイッチ素子を用いてオン／オフ（ON／OFF）する場合、Ｒout（例えば、50Ω程度）に対するMOSFETスイッチのON抵抗が占める割合を一定とした条件を考える。この条件では、本例に係るスイッチ素子ＳＷ１（MOSFET）は、比較例に係るスイッチ素子ＳＷ１１、ＳＷ１２に対して、素子面積を１／８に低減することができる。
【０１１９】
尚、２入力−２出力増幅器１９が備えるスイッチ素子ＳＷ２、ＳＷ３の抵抗値Ｒsw1, Ｒsw2は、出力抵抗Ｒoutに対して十分大きな値でも良い。そのため、スイッチ素子ＳＷ１の素子面積に対しては無視することが可能である。
【０１２０】
（２） スイッチ素子ＳＷ１のオン抵抗を低減できる。
上記完全差動動作状態である場合（式（１１ｂ））、そうでない場合（式１１ａ）に示したように、上記いずれの場合であっても、本例に係るＬＶＤＳドライバ１１のスイッチ素子ＳＷ１のオン抵抗値を低減することができる。
【０１２１】
例えば、本例の場合、上記式（１１ａ）、式（１１ｂ）に示すように、比較例に比べ、スイッチ素子ＳＷ１の抵抗値を１／４に低減することができる。
【０１２２】
但し、これは、比較例に係る図２３で示すドライバ１１１のスイッチ素子ＳＷ１１、ＳＷ１２と、本例に係る図１１中のスイッチ素子ＳＷ１が、同面積のMOSFETスイッチで構成されていた場合とした一例である。
【０１２３】
（３）電源ノイズの混入を防止することができる。
上記（１）に示したように、本例の構成によれば、上記スイッチ素子ＳＷ１の占有面積を低減することができる。
【０１２４】
そのため、スイッチ素子ＳＷ１の占有面積の増大に伴って発生する、ゲート・ドレイン間およびゲート・ソース間の寄生容量も増大を防止することができる。そのため、電源ノイズの混入を防止することができる。
【０１２５】
（４）製造コストの低減に対して有利である。
ここで、例えば、通常のＲout(例えば50Ω程度)に対して、十分小さい値のスイッチ素子のオン抵抗を製造するには、かなり大きな面積を必要とするため、製造コストが増大する。
【０１２６】
しかし、上記（１）、（２）に示したように、本例の構成によれば、上記スイッチ素子ＳＷ１の占有面積およびオン抵抗を低減することができる。そのため、通常のＲout(例えば50Ω程度)に対して、十分小さい値のスイッチ素子ＳＷ１のオン抵抗を実現でき、かつ占有面積を低減できるため、製造コストの低減に対して有利である。
【０１２７】
［第２の実施形態（平均電圧発生回路と２出力増幅器を備える一例）］
次に、第２の実施形態に係るドライバ回路について、図１５乃至図２０を用いて説明する。この実施形態は、上記２入力−２出力増幅器１９が平均電圧発生回路２１と２出力増幅器２２を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２８】
まず、図１５に示すように、２入力−２出力増幅器１９が平均電圧発生回路２１と２出力増幅器２２を備えている点で上記第１の実施形態と相違している。
【０１２９】
平均電圧発生回路２１は、出力抵抗スイッチ素子ＳＷ１の両端の電圧に対応する第１、第２入力電圧（Ｖin1,Ｖin2）がそれぞれ第１、第２入力電圧として入力され、この第１、第２入力電圧（Ｖin1,Ｖin2）の平均電圧（Ｖavg）を出力電圧として、２出力増幅器２２の一入力端子（Ｖ−）に出力するように構成されている。
【０１３０】
２出力増幅器２２は、上記一入力端子（Ｖ−）に入力された平均電圧（Ｖavg）と一入力端子（Ｖ＋）に入力された基準電圧（Ｖcm）からの電圧差を増幅した電圧を第１、第２出力電圧（out1,out2）として出力抵抗スイッチ素子ＳＷ１の両端に再び出力（Ｖo1,Ｖo2）するように構成されている。また、２出力増幅器２２は、停止信号ＳＳが入力されると、出力抵抗スイッチ素子ＳＷ１の両端の間がハイインピーダンス状態となるように構成されている。
【０１３１】
上記２出力増幅器２２と、任意の平均電圧発生回路２２を組み合わせて構成されるこの実施形態に係る出力端子１５−１側（Ｖop側）から見た出力抵抗Ｒtotは、次式（１２）のように示される。
【数１６】
【０１３２】
上記式（１２）に示すように、出力抵抗スイッチ素子分の抵抗値Ｒsw1は、上記第１の実施形態と同様に、１／４程度に低減することができる。
【０１３３】
＜平均電圧発生回路２１−１＞
平均電圧発生回路２１の構成例としては、例えば、以下のようなものが挙げられる。
【０１３４】
図１６に示す平均電圧発生回路２１−１は、入力（Ｖin1, Ｖin2）の間に電流経路が直列接続されたＮＭＯＳトランジスタQN5、QN6により構成されている。
【０１３５】
ＮＭＯＳトランジスタQN5の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１３６】
ＮＭＯＳトランジスタQN6の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１３７】
＜平均電圧発生回路２１−２＞
図１７に示す平均電圧発生回路２１−２は、入力（Ｖin1, Ｖin2）の間に電流経路が直列接続されたＰＭＯＳトランジスタQP5、QP6により構成されている。
【０１３８】
ＰＭＯＳトランジスタQP5の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。
【０１３９】
ＰＭＯＳトランジスタQP6の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。
【０１４０】
＜平均電圧発生回路２１−３＞
図１８に示す平均電圧発生回路２１−３は、入力（Ｖin1, Ｖin2）の間にＣＭＯＳ接続されたＭＯＳトランジスタQN7、QN8、QP7、QP8により構成されている。
【０１４１】
ＭＯＳトランジスタQN7の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。ＭＯＳトランジスタQP7の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１４２】
ＭＯＳトランジスタQN8の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。ＭＯＳトランジスタQP8の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１４３】
この平均電圧発生回路２１−３は、入力（Ｖin1, Ｖin2）の間にＣＭＯＳ接続されたＭＯＳトランジスタQN7、QN8、QP7、QP8により構成されている。そのため、出力電圧Ｖavgが増大しても、オン抵抗の増大を抑制できる点で有利である。
【０１４４】
一方、平均電圧発生回路２１−１、２２−２は、構成するＭＯＳトランジスタを低減できるため、微細化に対して有利である。
【０１４５】
＜２出力増幅器２２−１＞
２出力増幅器２２の構成例としては、例えば、以下のようなものが挙げられる。
【０１４６】
図１９に示す２出力増幅器２２−１は、アンプamp5、amp6、amp7を備えている。
【０１４７】
アンプamp5は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧をアンプamp6、amp7の入力に出力する。
【０１４８】
アンプamp6、amp7は、アンプamp5の入力電圧を増幅し、出力電圧として出力端子out1,out2にそれぞれ出力する。また、制御信号ＳＳが、アンプamp7に入力されると、アンプamp6、amp7がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１４９】
＜２出力増幅器２２−２＞
図２０に示す２出力増幅器２２−２は、トランスコンダクタンスGmを有するトランスコンダクタンスgm1、gm2を備え、出力端子out1,out2に出力電流Ｉout1, Ｉout2をそれぞれ出力するように構成されている。
【０１５０】
トランスコンダクタンスgm1は入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電流Ｉout1を出力端子out1に出力するように構成されている。
【０１５１】
トランスコンダクタンスgm2は入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電流Ｉout2を出力端子out2に出力するように構成されている。
【０１５２】
また、制御信号ＳＳが、トランスコンダクタンスgm1、gm2に入力されると、トランスコンダクタンスgm1、gm2間がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１５３】
上記のような構成により、２出力増幅器２２−２は、正入力端子（Ｖ＋側）と負入力端子（Ｖ−側）の差の電圧にトランスコンダクタンスGmを乗じた電流値Ｉout1,Ｉout2を出力端子out1,out2から出力することができる。例えば、２出力増幅器２２−２は、負入力端子の電圧Ｖ−の方が正入力端子の電圧Ｖ＋より高い場合は、出力端子out2から電流を吸い込むように動作する。尚、２出力増幅器２２−２の出力端子out1, out2は理想的に無限大のインピーダンスを有することが望ましい。
【０１５４】
＜２出力増幅器２２−３＞
図２１に示す２出力増幅器２２−２は、利得A3を有するアンプamp8, amp9を備えている。
【０１５５】
アンプamp8は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧を出力端子out1に出力する。
【０１５６】
アンプamp9は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧を出力端子out2に出力する。また、制御信号ＳＳが、アンプamp8, amp9に入力されると、アンプamp8、amp9がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１５７】
上記のように、この実施形態に係るドライバ回路１１によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１５８】
［第３の実施形態（２入力−２出力増幅器のその他の構成例）］
次に、第３の実施形態に係るドライバ回路について、図２１、図２２を用いて説明する。この実施形態は、上記２入力−２出力増幅器１９のその他の構成例であって、上記平均電圧発生回路２１を有してない一構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１５９】
図２１に示すように、この実施形態に係る２入力−２出力増幅器１９は、上記第２の実施形態に示した平均電圧発生回路２１を有していない点で、相違している。
【０１６０】
この実施形態に係る２入力−２出力増幅器１９は、利得A1を有するアンプ（増幅器）amp9、amp8を備えている。
【０１６１】
アンプamp10、amp11の正入力端子（＋）は、それぞれ基準電圧Ｖcmに接続されている。アンプam10は、負入力端子（−）に入力電圧Ｖin1が入力され、この入力電圧Ｖin1の基準電圧Ｖcmからの差を増幅した出力電圧Ｖo1を出力端子out1に出力する。
【０１６２】
アンプamp11は、負入力端子（−）に入力電圧Ｖin2が入力され、この入力電圧Ｖin2の基準電圧Ｖcmからの差を増幅した出力電圧Ｖo2を出力端子out2に出力する。
【０１６３】
ここで、この実施形態に係るドライバ回路１１は、比較例に係るドライバ回路１１１に比べ、占有面積を増大することはない。例えば、上記アンプamp10、amp11は、比較例に係るオペアンプ１１７を構成するMOSFETのゲート幅（Ｗ）を1/2程度にスケーリングしたものを用いた場合を考える。この場合であっても、本例に係る２入力−２出力増幅器１９の占有面積は、比較例にバッファアンプ１１７の占有面積と変わらない。そのため、この実施形態に係るドライバ回路１１を適用した場合であっても、占有面積が増大することはない。
【０１６４】
但し、アンプamp10、amp11のひとつあたりの出力抵抗は、比較例に係るバッファアンプ１１７の抵抗値Ro_bufに対して、倍増（２Ro_buf）してしまう。
【０１６５】
しかしながら、出力端子１５−１側（電圧Ｖop側）からみた出力抵抗Ｒtotは、次式（１３）のように示される。
【数１７】
【０１６６】
上式（１３）に示すように、出力抵抗Ｒtotは、少なくともＲtot＜Ｒout+Ｒo_buf+Ｒsw1/2であるため、比較例に係るドライブ回路１１１の出力抵抗よりも低減することができる。
【０１６７】
また、出力抵抗は、Ｒtot<Ｒout+ＲRo_bufでもあるので、抵抗値Ro_bufが、オン抵抗Ｒsw1より十分小さい場合、面積的に大きくなるオン抵抗Ｒsw1の抵抗値を大きくしても、出力抵抗ＲtotをほとんどＲo_bufで決定できる利点がある。
【０１６８】
この実施形態に係るドライバ回路１１によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。
【０１６９】
さらに、本例の構成では、出力抵抗は、Ｒtot<Ｒout+ＲRo_bufでもあるので、抵抗値Ro_bufが、オン抵抗Ｒsw1より十分小さい場合、面積的に大きくなるオン抵抗Ｒsw1の抵抗値を大きくしても、出力抵抗ＲtotをほとんどＲo_bufで決定できる点で有利である。
【０１７０】
［比較例（ＬＶＤＳ出力回路が２つのスイッチ素子を備える一例）］
次に、上記実施形態および比較例１乃至比較例３に係るドライバ回路と比較するために、比較例に係るドライバ回路について、図２３乃至図２８を用いて説明する。この比較例は、ＬＶＤＳ出力回路が２つのスイッチ素子を備える一例に関するものである。この説明において、上記第１乃至第３の実施形態と重複する部分の詳細な説明を省略する。
【０１７１】
図２３は比較例に係るＬＶＤＳドライバ１１１を示す図である。図示するように、比較例に係るＬＶＤＳドライバ１１１は、２つのスイッチ素子ＳＷ１１、ＳＷ１２を有し、出力回路としてバッファアンプ１１７を有している点で、上記第１乃至第３の実施形態に係るＬＶＤＳ出力回路１１と相違している。
【０１７２】
図２４は、出力端子（Ｖop）１１５−１から見た出力インピーダンスを説明するための等価回路２００を示す簡略化した図である。
【０１７３】
図２５は、バッファアンプ１１７として、一般的な２段増幅器構成のオペアンプ回路を適用した場合を示す図である。
【０１７４】
図２６は、入力段で−Ａ１倍、出力段で−Ａ２倍、合計Ａ１＊Ａ１倍の利得をもつようなモデルに簡略化して示すバッファアンプ１１７を示す図である。
【０１７５】
図２７は、オペアンプ１１７を初段の−Ａ１倍増幅段と、トランジスタＭp1をモデル化した電圧制御電流源および、出力抵抗ｒoで表した小信号等価回路図である。
【０１７６】
図２８は、図２４で示すバッファアンプ１１７を、図２７のようなモデルで置き換えた場合の小信号等価回路図である。
【０１７７】
この比較例に係るＬＶＤＳドライバ回路の構成では、回路面積が増大し、微細化に対して不利である。
【０１７８】
それは、上記スイッチ素子ＳＷ１１、ＳＷ１２として通常のCMOS製造プロセスで製造したＭＯＳトランジスタ（MOSFET）を適用した場合、スイッチ素子ＳＷ１１、ＳＷ１２（MOSFET）のオン抵抗（Ｒsw）は、ＬＶＤＳドライバ回路の出力抵抗Ｒout（例えば50Ω程度）よりも十分小さくする必要がある。その結果、上記スイッチ素子ＳＷ１１、ＳＷ１２のゲート幅（Ｗ）がかなり増大し、上記スイッチ素子ＳＷ１１、ＳＷ１２の占有面積が大幅に増大してしまうからである。上記スイッチ素子ＳＷ１１、ＳＷ１２の占有面積の大幅な増大は、ドライバ回路１１１全体の面積の増加の原因となり、コスト的に不利である。
【０１７９】
加えて、上記スイッチ素子ＳＷ１１、ＳＷ１２の大幅な増大に伴って、スイッチのゲート・ドレイン間、ゲート・ソース間の寄生容量も増大するため、電源ノイズが混入しやすくなる。
【０１８０】
素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswと出力抵抗Ｒoutの和の抵抗値を抵抗Ｒtotとすると、抵抗Ｒtotが比較例に係るＬＶＤＳドライバ回路１１１の出力抵抗となる。ここで、オン抵抗Ｒswの抵抗値を設計段階で事前に見込んでおいて、抵抗Ｒtot=50Ωとなるように出力抵抗Ｒoutを設定する手法も有効とも考えられる。
【０１８１】
しかし、スイッチ素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswの製造プロセスの際のばらつきや動作条件による変動が50%〜200%以上あり、抵抗Ｒtotの出力抵抗値や、差動出力振幅Ｖodの変動を仕様で規定された範囲内に抑えるためには、オン抵抗Ｒswは出力抵抗Ｒoutに対してできるだけ小さいほうが良い。
【０１８２】
以上のことを考慮すると、比較例に係るON／OFFスイッチ素子ＳＷ１１、ＳＷ１２付きＬＶＤＳドライバ回路１１１の構成では、占有面積が増大するため、微細化に対して不利である。
【０１８３】
以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１８４】
【図１】この発明の第１の実施形態に係るドライバ・レシーバシステムを示す図。
【図２】第１の実施形態に係るＬＶＤＳドライバ（ドライバ回路）を示すブロック図。
【図３】図１中のＬＶＤＳ出力回路（出力回路）を示す回路図。
【図４】図１中のスイッチ素子がオン状態のドレイン−ソース間のオン抵抗を示す図。
【図５】第１の実施形態に係る出力抵抗スイッチ素子をＰＭＯＳトランジスタで構成した図。
【図６】第１の実施形態に係る出力抵抗スイッチ素子をＮＭＯＳトランジスタで構成した図。
【図７】第１の実施形態に係る出力抵抗スイッチ素子をＣＭＯＳスイッチで構成した図。
【図８】第１の実施形態に係る２入力−２出力増幅器の一構成例を示す回路図。
【図９】第１の実施形態に係る出力回路のスイッチトランジスタのゲートに制御信号（Φ、−Φ）が入力された場合を示す図。
【図１０】第１の実施形態に係るドライバ回路のスイッチ制御信号と出力背景とを示す図。
【図１１】第１の実施形態に係る２入力２出力増幅器中の複数のアンプを１にまとめてた構成例を示す回路図。
【図１２】第１の実施形態に係る２入力２出力増幅器の一構成例を示す回路図。
【図１３】第１の実施形態に係る図１２に示す２入力２出力増幅器の小信号等価回路図。
【図１４】図１３中の小信号等価回路をさらに簡略化した等価回路図。
【図１５】この発明の第２の実施形態に係るドライバ回路を示すブロック図。
【図１６】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１７】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１８】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１９】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２０】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２１】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２２】この発明の第３の実施形態に係るドライバ回路を示すブロック図。
【図２３】比較例に係るドライバ回路を示す回路図。
【図２４】比較例に係る出力端子から見た出力インピーダンスを説明するための等価回路図。
【図２５】比較例に係るバッファアンプであって、２段増幅器構成のオペアンプ回路を適用した場合を示す図。
【図２６】比較例に係るバッファアンプの構成例であってモデルとして簡略化して示す図。
【図２７】比較例に係るオペアンプであって、初段の増幅段とトランジスタをモデル化した電圧制御電流源および出力抵抗で表した小信号等価回路図。
【図２８】比較例に係る図２４中のバッファアンプを、図２７のようなモデルで置き換えた場合の小信号等価回路図。
【符号の説明】
【０１８５】
１１…ＬＶＤＳドライバ（ドライバ回路）、１５−１、１５−２…出力端子、ＳＷ１…出力抵抗スイッチ素子、ＲＮ、ＲＰ…出力抵抗、１６…ＬＶＤＳ出力回路（出力回路）、１９…２入力２出力増幅器。
【技術分野】
【０００１】
この発明は、ドライバ回路に関し、例えば、可変出力インピーダンス ＬＶＤＳ(Low Voltage Differential Signaling)方式のドライバ回路等に適用されるものである。
【背景技術】
【０００２】
従来より、ドライバ回路として、例えば、可変出力インピーダンス ＬＶＤＳ(Low Voltage Differential Signaling)方式のドライバ回路（以下、ＬＶＤＳドライバ回路と称する）等がある。このＬＶＤＳドライバ回路は、２つの出力端子に接続される出力抵抗間をオン／オフ（ON／OFF）するためのスイッチが設けられているものがある。
【０００３】
しかし、従来のＬＶＤＳドライバ回路の構成では、回路面積が増大し、微細化に対して不利であるという問題がある。
【０００４】
それは、上記スイッチとして通常のCMOS製造プロセスで製造したＭＯＳトランジスタ（MOSFET）を適用した場合、上記スイッチ（MOSFET）のオン抵抗（Ｒsw）は、ＬＶＤＳドライバ回路の出力抵抗（例えば50Ω程度）よりも十分小さくする必要がある。その結果、上記スイッチ（MOSFET）のゲート幅（Ｗ）がかなり増大し、上記スイッチ（MOSFET）の占有面積が大幅に増大してしまうからである。上記スイッチ（MOSFET）の占有面積の大幅な増大は、ドライバ回路全体の面積の増加の原因となり、コスト的に不利である。
【０００５】
加えて、上記スイッチ（MOSFET）の大幅な増大に伴って、スイッチのゲート・ドレイン間、ゲート・ソース間の寄生容量も増大するため、電源ノイズが混入しやすくなるという問題も発生する。
【０００６】
上記のように、従来のドライバ回路は、微細化に対して不利であるという問題があった。
【特許文献１】特開平９−２１４３１４号公報
【特許文献２】特開２００６−６０３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、微細化に対して有利なドライバ回路を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路と、一端が前記第１出力端子に接続された第１出力抵抗と、一端が前記第２出力端子に接続された第２出力抵抗と、一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子と、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器とを具備するドライバ回路を提供できる。
【発明の効果】
【０００９】
この発明によれば、微細化に対して有利なドライバ回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[一実施形態（基本構成例）]
この発明の一実施形態に係るドライバ回路の基本構成例について、図１乃至図９を用いて説明する。この実施形態では、可変出力インピーダンス小振幅差動信号方式（ＬＶＤＳ：Low Voltage Differential Signaling)のドライバ回路を一例挙げて、説明する。
【００１２】
＜１．ドライバ・レシーバシステム＞
まず、本例に係るドライバ回路を備えるドライバ・レシーバシステムについて、図１を用いて説明する。図１は、この実施形態に係るドライバ・レシーバシステムを示す図である。
【００１３】
図示するように、本例に係るドライバ・レシーバシステムは、伝送線路Ｌ１、Ｌ２により接続されたＬＶＤＳドライバ（ドライバ回路）１１、およびレシーバ１２を備えている。
【００１４】
ＬＶＤＳドライバ１１は、後述するように、入力された入力信号ＳINを、小振幅差動信号方式（ＬＶＤＳ）により増幅し、出力端子１５−１、１５−２から、所定のドライバ出力信号ＳOUTをレシーバ１２に出力するように構成されている。このように、小振幅差動信号方式（ＬＶＤＳ)を用いることで、ＬＶＤＳドライバ回路１１が小信号振幅で差動伝送を行うことができるため、ノイズ発生量を低減でき、消費電力を低減することができる。
【００１５】
レシーバ１２は、伝送線路Ｌ１、Ｌ２を介して入力された上記ドライバ出力信号ＳOUTを受信するように構成されている。
【００１６】
ここで、ＬＶＤＳドライバ回路１１は、一端および他端が差動出力端子間に接続された終端抵抗Ｒ０を備えていることが通常である。例えば、この終端抵抗Ｒ０の抵抗値は、100Ω程度である。
【００１７】
また、ＬＶＤＳドライバ回路１１は、上記伝送線路Ｌ１、Ｌ２の伝送線路インピーダンスと、レシーバ１２の入力部の上記終端抵抗Ｒ０のインピーダンスとのインピータンスの整合をとることによって、出力信号ＳOUTの反射を防止している。
【００１８】
しかし、ＬＶＤＳドライバ回路１１の差動出力端子（例えば、出力ピン）１５−１、１５−２を他の回路と共用する等の場合には、差動出力端子１５−１、１５−２の間の出力抵抗を開放状態にする必要がある。
【００１９】
そのため、まず第１に、ＬＶＤＳドライバ回路１１は、差動出力端子１５−１、１５−２の間が導通のオン（ON）状態と、差動出力端子１５−１、１５−２の間が非導通のオフ（OFF）状態とを形成し得る構成である必要がある。
【００２０】
第２に、ＬＶＤＳドライバ回路１１は、上記差動出力端子１５−１、１５−２の間のオン状態とオフ状態の二状態の切り替えを、少ない素子面積の増加で実現する必要がある。
【００２１】
第３に、ＬＶＤＳドライバ回路１１は、上記差動出力端子１５−１、１５−２の間のオン状態とオフ状態の二状態の切り替えに伴う出力抵抗値の変動を、製造プロセスや動作環境にかかわらず、低減する必要がある。
【００２２】
＜２．ＬＶＤＳドライバ回路１１の構成例＞
次に、本例に係る上記ＬＶＤＳドライバ回路１１の構成例について、図２を用いて説明する。図示するように、ＬＶＤＳドライバ回路１１は、ＬＶＤＳ出力回路１６、出力抵抗ＲＰ、ＲＮ、出力抵抗スイッチ素子ＳＷ１、および停止信号ＳＳが入力される２入力−２出力増幅器１９を備えている。
【００２３】
ＬＶＤＳ出力回路１６は、入力されたドライバ入力信号ＳINを、小振幅差動信号方式（ＬＶＤＳ)により所定の出力波形として出力端子１５−１、１５−２に変換出力するように構成されている。
【００２４】
出力抵抗ＲＰは、一端が出力端子（第１出力端子）１５−１に接続され他端が出力抵抗スイッチ素子ＳＷ１の電流経路の一端に接続された出力抵抗である。
【００２５】
出力抵抗ＲＮは、一端が出力端子（第２出力端子）１５−２に接続され他端が出力抵抗スイッチ素子ＳＷ１の電流経路の他端に接続された出力抵抗である。
【００２６】
出力抵抗スイッチ素子ＳＷ１は、電流経路の一端および他端が、出力抵抗ＲＰ、ＲＮの他端に接続されている。
【００２７】
２入力−２出力増幅器１９は、出力抵抗スイッチ素子ＳＷ１の両端の電圧に対応する第１、第２入力電圧Ｖin1,Ｖin2がそれぞれ入力され、第１、第２入力電圧の基準電圧Ｖcmからの電圧差を増幅した電圧を第１、第２出力電圧Ｖo1,Ｖo2として出力抵抗スイッチ素子ＳＷ１の両端(out1,out2)に再び出力するように構成されている。
【００２８】
また、２入力−２出力増幅器１９は、停止信号ＳＳが入力されると、出力抵抗スイッチ素子ＳＷ１の両端の間がハイインピーダンス状態となるように構成されている。そのため、２入力−２出力増幅器１９の出力端子（out1、out2）間は、停止信号ＳＳが入力されると、開放状態として使用することができる。
【００２９】
＜３．ＬＶＤＳ出力回路１６の構成例＞
次に、本例に係る上記ＬＶＤＳ出力回路１６の構成例について、図３を用いて説明する。図示するように、本例に係るＬＶＤＳ出力回路１６は、電流源Ic-1, Ic-2、ＰＭＯＳトランジスタQP1、QP2、およびＮＭＯＳトランジスタQN1、QN2により構成されている。また、制御信号Φ、−Φの電圧状態は互いに逆の関係にある。そのため、例えば、図示するような電圧状態では、ＭＯＳトランジスタQP2、QN1がオンし、ＭＯＳトランジスタQP1、QN2がオフする。
【００３０】
電流源Ic-1の入力は基準電源ＶDDに接続され、出力はＰＭＯＳトランジスタQP1、QP2のソースに接続されている。
【００３１】
電流源Ic-2の入力は基準電源ＶSSに接続され、出力はＮＭＯＳトランジスタQN1、QN2のソースに接続されている。
【００３２】
ＰＭＯＳトランジスタQP1のドレインは出力端子１５−１に接続され、ゲートには制御信号−Φが入力される。ＰＭＯＳトランジスタQP2のドレインは出力端子１５−２に接続され、ゲートには制御信号Φが入力される。
【００３３】
ＮＭＯＳトランジスタQN1のドレインは出力端子１５−１に接続され、ゲートには制御信号−Φが入力される。ＮＭＯＳトランジスタQN2のドレインは出力端子１５−２に接続され、ゲートには制御信号Φが入力される。
【００３４】
そのため、ＭＯＳスイッチQP1、QP2、QN1、QN2は、制御信号Φが基準電源ＶDDのときに、ＮＭＯＳスイッチ（NchFET）QN1、QN2がオンし、ＭＯＳスイッチQP1、QP2（PchFET）はオフする。一方、制御信号Φが、接地電源ＶSSのときに、ＮＭＯＳスイッチ（NchFET）QN1、QN2がオフし、ＰＭＯＳスイッチ（PchFET）QP1、QP2がオンする。
【００３５】
このように、この実施形態に係るＬＶＤＳ出力回路１６は、増幅部として働くバッファアンプ１１７を備えていない点で、後述する比較例に係るＬＶＤＳ差動増幅回路１１６と相違している。
【００３６】
＜４．スイッチ素子ＳＷ１の構成例＞
次に、本例に係る上記スイッチ素子ＳＷ１の構成例について、図４乃至図７を用いて説明する。図４に示すように、この説明では、出力抵抗スイッチ素子ＳＷ１がオン状態の、ドレイン−ソース間のオン抵抗の抵抗値を抵抗値ｒonとして説明する。
【００３７】
＜４−１．ＰＭＯＳトランジスタで構成する一例＞
図５に示す例は、出力抵抗スイッチ素子ＳＷ１をＰＭＯＳトランジスタQP3で構成した場合である。図示するように、ＰＭＯＳトランジスタQP3のソースは出力抵抗ＲＰを介して出力端子１５−１に接続され、ドレインは出力抵抗ＲＮを介して出力端子１５−２に接続され、ゲートは接地電源ＶSSに接続されている。
【００３８】
＜４−２．ＮＭＯＳトランジスタで構成する一例＞
図６に示す例は、出力抵抗スイッチ素子ＳＷ１をＮＭＯＳトランジスタQN3で構成した場合である。図示するように、ＮＭＯＳトランジスタQN3のソースは出力抵抗ＲＮを介して出力端子１５−２に接続され、ドレインは出力抵抗ＲＰを介して出力端子１５−１に接続され、ゲートは基準電源ＶDDに接続されている。
【００３９】
＜４−３．ＣＭＯＳスイッチで構成する一例＞
図７に示す例は、出力抵抗スイッチ素子ＳＷ１をＣＭＯＳスイッチで構成した場合である。図示するように、ＣＭＯＳスイッチは、ＭＯＳトランジスタQP4,QN4を備えている。
【００４０】
ＰＭＯＳトランジスタQP4のソースは出力抵抗ＲＰを介して出力端子１５−１に接続され、ドレインは出力抵抗ＲＮを介して出力端子１５−２に接続され、ゲートは基準電源ＶDDに接続されている。ＮＭＯＳトランジスタQN4のソースはＰＭＯＳトランジスタQP4のドレインに接続され、ドレインはＰＭＯＳトランジスタQP4のソースに接続され、ゲートは接地電源ＶSSに接続されている。
【００４１】
上記＜４−１＞乃至＜４−３＞において説明したオン抵抗の抵抗値ｒonは、それぞれ以下の式（１）のように表される。
【数１】
【００４２】
ここで、上記ＶTN、ＶTＰは、それぞれＮＭＯＳトランジスタQN3,QP3の閾値電圧であり、上記μＮ、μＰはそれぞれ電子の移動度、ホールの移動度である。これらの値は、閾値電圧や移動度は温度によって変動する値である。また、Coxは酸化膜の単位面積容量、ＷおよびＬは、それぞれトランジスタのチャネル幅、チャネル長である。
【００４３】
上記式（１）において、移動度μＮ、μＰ、酸化膜の単位面積容量Cox、閾値電圧ＶTN、ＶTＰは、デバイスに固有の値である。チャネル長Ｌの最小値は微細加工精度により制限されており、通常MOSFETスイッチを設計する場合、オン抵抗値を小さくするためデザインルールで定められた最小値にする。また、基準電源ＶDDやオフセット電圧Ｖosは回路仕様により通常定められているものである。
【００４４】
したがって、回路設計段階において、MOSFETスイッチのオン抵抗を決めるための、自由度のあるパラメータは、チャネル幅Ｗのみである。そのため、オン抵抗を小さくするためにはチャネル幅Ｗを大きくする必要がある。
【００４５】
出力抵抗スイッチ素子ＳＷ１として、上記＜４−１＞乃至＜４−３＞で示したNchFETスイッチQN3、PchFETスイッチQP3、CMOSスイッチのいずれかを選択するかにあたっては、電子とホールの移動度や、仕様で定められた基準電源ＶDDとオフセット電圧Ｖosの電圧値などを考慮し、同抵抗値でも、最も面積が小さくなるような選択することが面積コスト的に好ましい。
【００４６】
上記＜４−１＞乃至＜４−３＞のいずれの構成であっても、出力抵抗スイッチ素子ＳＷ１のオン抵抗の抵抗値ｒonは、以下の式（２）で表す関係がある。
【数２】
【００４７】
このように、オン（ON）抵抗値ｒonを低減するためには、チャネル幅Ｗを大きくしなければならない。
【００４８】
＜５．２入力−２出力増幅器１９の構成例＞
次に、本例に係る上記２入力−２出力増幅器１９の構成例について、図８を用いて説明する。図示するように、本例に係る２入力−２出力増幅器１９は、スイッチ素子ＳＷ２、ＳＷ３、およびアンプamp1〜amp3を備えている。
【００４９】
スイッチ素子ＳＷ２の電流経路の一端は出力抵抗ＲＰの他端に接続され、電流経路の他端はこの増幅器１９の第１入力（第１入力電圧Ｖin1）に接続されている。スイッチ素子ＳＷ３の電流経路の一端は出力抵抗ＲＮの他端に接続され、電流経路の他端はこの増幅器１９の第２入力（第２入力電圧Ｖin2）に接続されている。
【００５０】
アンプamp1の第１入力端子には基準電圧Ｖcmが入力され、第２入力端子にはこの増幅器１９の第１入力電圧Ｖin1および第２入力電圧Ｖin2が入力され、基準電圧Ｖcmからの差に応じた出力をアンプamp2, amp3の入力端子に出力するように構成されている。また、このアンプamp1は、利得−A1を有している。
【００５１】
アンプamp2の出力電圧は、この増幅器１９の第１出力電圧Ｖo1としてスイッチ素子ＳＷ１の電流経路の一端に出力される。アンプamp3の出力電圧は、この増幅器１９の第２出力電圧Ｖo2としてスイッチ素子ＳＷ１の電流経路の他端に出力される。このアンプamp2,amp3はそれぞれ、利得−A2を有している。
【００５２】
また、アンプamp2,amp3は、停止信号ＳＳが入力されるとこのアンプamp2,amp3間がハイインピータンス状態となるように構成されている。
【００５３】
＜６．ＬＶＤＳドライバ回路１１の出力動作＞
次に、本例に係るＬＶＤＳドライバ回路１１の出力動作について、図９および図１０を用いて説明する。図９においては、ＭＯＳトランジスタQP1、QP2、QN1、QN2を模式的にスイッチとして示している。
【００５４】
図９に示すように、ＬＶＤＳ出力回路１６のスイッチトランジスタQP1,QP2,QN1,QN2のゲートに制御信号Φ、−Φが入力されている。この制御信号Φ、−Φの出力波形は、図１０の上段に示すようになる。
【００５５】
そのため、ＬＶＤＳドライバ回路１１の出力波形（Ｖop、Ｖon）は、図１０の下段に示すようになる。図示するように、ＬＶＤＳドライバ回路１１は、オフセット電圧Ｖosを基準電圧として、小振幅の差動出力信号Ｖop、Ｖonを出力する。
【００５６】
＜７．比較例に係るドライバ回路のとの比較＞
次に、本例に係るＬＶＤＳドライバ１１と、比較例に係るＬＶＤＳドライバ１１１とを比較した説明について、図２３乃至図２８を用いて説明する。
【００５７】
図２３は比較例に係るＬＶＤＳドライバ１１１を示す図である。図示するように、比較例に係るＬＶＤＳドライバ１１１は、２つのスイッチ素子ＳＷ１１、ＳＷ１２を有し、出力回路としてバッファアンプ１１７を有している点で、上記この実施形態に係るＬＶＤＳ出力回路１１と相違している。
【００５８】
＜７−１．出力インピータンスＲtotの比較＞
まず、図２３に示す比較例に係るＬＶＤＳドライバ１１１の出力抵抗に、ON／OFF用のスイッチ素子ＳＷ１１、ＳＷ１２を挿入したことによる、出力抵抗の変化を調べるため、出力端子（Ｖop）１１５−１から見た出力インピーダンスＲtotを求める。
【００５９】
飽和領域で動作するトランジスタ（MOSFET）で構成された電流源回路の出力抵抗は、ＭΩオーダーの高抵抗である。よって、出力抵抗Ｒｐ、Ｒｎの抵抗値Ｒout、Ｒswよりも十分大きく無視できる。そのため、出力端子（Ｖop）１１５−１から見た出力インピーダンスは、図２４に示す等価回路２００のように簡略化することができる。ここで、動作点基準電圧Ｖosを生成しているバッファアンプ１１７の出力インピーダンスについても、実際は有限の値を持つため、このインピーダンスも考慮しなければならない。バッファアンプ１１７は、通常オペアンプを用いて構成される。
【００６０】
例えば、図２５にバッファアンプ１１７として、一般的な２段増幅器構成のオペアンプ回路を適用した場合を示す。入力電圧Ｖ＋、Ｖ−の電位差を入力段増幅器で増幅し、出力電圧Ｖoaとして出力する。この出力電圧Ｖoaを入力とする出力増幅段の出力電圧が電圧Ｖoである。
【００６１】
尚、バッファアンプ１１７は、図２６に示すように、入力段で−Ａ１倍、出力段で−Ａ２倍、合計Ａ１＊Ａ１倍の利得をもつようなモデルにも簡略化することが可能である。
【００６２】
ここで、図２５に示すバッファアンプ１１７の構成の場合、出力増幅段はトランジスタＭn1、Ｍp1のソース接地型増幅器で構成されている。そのため、図２７に示すように、初段の−Ａ１倍増幅段と、トランジスタＭp1をモデル化した電圧制御電流源および、出力抵抗ｒoで表した小信号等価回路図で表すことができる。この電圧制御電流源は、入力電圧が上記電圧Ｖoaであり、トランスコンダクタンスgmを乗じた電流を流す。
【００６３】
ここで、図２５中のトランジスタＭp1のサイズをＷp／Ｌp（Ｗp；ゲート幅，Ｌp；ゲート長）とし、出力段トランジスタに流れるバイアス電流値をIo1とすると、図２７に示した小信号等価回路のトランスコンダクタンスgmと出力抵抗roは、以下の式（３）のように与えられる。
【数３】
【００６４】
ここで、λpはチャネル長変調係数であり、プロセス依存のあるトランジスタ（MOSFET）固有の値である。
【００６５】
続いて、出力段の利得−Ａ２は、−gm・roで表されるため、バッファアンプ１１７全体の利得Ａtは、以下の式（４）で表される。
【数４】
【００６６】
さらに、図２４で示すバッファアンプの等価回路２００を、図２７で示したモデルで置き換えると、図２８のように表される。図２８で示す等価回路２００より、出力端子（Ｖop）端子１１５−１からみた出力インピーダンスＲtotを求めると、以下の式（５）のように表される。
【数５】
【００６７】
さらに、フィードバックをかけたバッファアンプにすることよって、バッファアンプ１１７の出力抵抗ｒoは、ループ利得(1+At)分の１に改善される。バッファアンプ１１７の出力抵抗を、Ro_bufとすると、出力インピーダンスＲtotは、以下の式（５a）のように表される。
【数６】
【００６８】
ここで、抵抗値Ｒoutの値をもつＲp、Ｒnは多結晶シリコン等で形成され、プロセス条件などによる絶対値変動はあるが、温度依存や電源電圧依存、トランジスタ（MOSFET）の閾値電圧などのプロセス変動にはほとんど影響しない。
【００６９】
一方、トランジスタ（MOSFET）であるスイッチ素子は、上記式（１）に示したように、温度変動や電源電圧変動、また閾値電圧の変動により、スイッチＳＷ１１、ＳＷ１２のオン抵抗Ｒswの値が大きく変動する。
【００７０】
ここで、図２３で示した比較例に係るＬＶＤＳドライバ回路１１６の出力端子１１５−１、１１５−２における出力電圧Ｖop、Ｖonが完全差動動作すると仮定すると、出力電圧Ｖosの電圧値は仮想接地状態になる。そのため、出力インピーダンスＲtotは、以下の式（５b）のように表される。
【数７】
【００７１】
しかし、実際は、出力電圧Ｖop、Ｖonに供給する電流値Icの誤差電流による同相成分、スイッチ制御信号Φ、−Φのスキュー等によって、完全差動動作をしない。
【００７２】
よって、電流出力方式のＬＶＤＳ出力ドライバ１１１には、バッファアンプ１１７が必ず必要となり、より安定した動作点電圧を得るには、上記式（５ｂ）に示すように、バッファアンプ１１７の出力抵抗Ro_bufの値を十分小さくする必要がある。
【００７３】
そのため、上記式（５ａ）より、ＬＶＤＳ出力ドライバ回路１１６の出力インピーダンスRtotのプロセス変動を小さくするためには、以下の式（６）の関係を満たす必要がある。
【数８】
【００７４】
ここで、通常、抵抗値Ｒoutは例えば、５０Ω程度と小さい値であるため、スイッチＳＷ１１、ＳＷ１２のオン抵抗Ｒswが、トランジスタ（MOSFET）で構成されたものであるとすると、式（６）の関係を満たすためには、ゲート幅Ｗをかなり大きくしなければならず、そのスイッチＳＷ１１、ＳＷ１２の素子面積は増大する。ここで、抵抗値Ro_bufは、周波数が高くなるにつれて大きくなるが、直流付近では数Ω程度と小さい値である。
【００７５】
このように、比較例に係るＬＶＤＳ出力ドライバ１１１のように、２つの出力抵抗ON／OFFスイッチ素子ＳＷ１１、ＳＷ１２を有する構成では、スイッチ素子ＳＷ１１、ＳＷ１２のゲート幅Ｗをかなり大きくする必要があるため、回路面積が大きくなる。
【００７６】
即ち、通常CMOS製造プロセスにおいて、スイッチ素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswが、ＬＶＤＳ出力抵抗Ｒp, Ｒn（例えば、５０Ω程度）よりも十分小さくなるようにするためには、ゲート幅Ｗをかなり大きくする必要があるためである。トランジスタ（MOSFET）であるスイッチ素子ＳＷ１１、ＳＷ１２の面積の増加は、回路面積の増加の原因となり、製造コストが増大する。加えて、トランジスタ（MOSFET）のゲート・ドレイン間、ゲート・ソース間の寄生容量も増大し、電源ノイズも混入しやすくなる。
【００７７】
ここで、オン抵抗Ｒsw、Ｒoutの和の抵抗値をＲtotとすると、抵抗値Ｒtotが、ＬＶＤＳドライバ回路１１６の出力抵抗となる。そのため、オン抵抗Ｒswの抵抗値を設計段階で事前に見込んでおいて、出力抵抗Ｒtot=５０Ωとなるようにオン抵抗Ｒoutを設定すれば足りるとも考えられる。
【００７８】
しかし、実際には、スイッチ素子ＳＷ１１のオン抵抗Ｒswのプロセスばらつきや動作条件による変動が、例えば、５０％程度〜２００％程度以上存在する。そのため、抵抗値Ｒtotの出力抵抗値や、差動出力振幅Ｖodの変動を仕様で規定された範囲内に抑えるためには、オン抵抗Ｒswは、オン抵抗Ｒoutに対してできるだけ小さいほうが良い。
【００７９】
以上のように、比較例に係るＬＶＤＳドライバ回路１１６の構成例では、微細化に対して不利である。
【００８０】
＜７−２．電気的特性の詳細な比較＞
続いて、この実施形態に係る図８に示したＬＶＤＳドライバ１１と、比較例に係る図２３に示したＬＶＤＳドライバ１１１の電気的特性を詳細に解析し、比較する。
【００８１】
図２３に示すように、比較例に係るＬＶＤＳドライバ回路１１１は、２つの出力抵抗Ｒp、Ｒnの間に２つのスイッチ素子(ＳＷ１１、ＳＷ１２)を挟み、その中点とバッファアンプ１１７の出力が接続されている。
【００８２】
一方、図８に示したこの実施形態に係るＬＶＤＳドライバ１１は、２つの出力抵抗Ｒp、Ｒnの間に、出力抵抗ON／OFF用のスイッチ素子ＳＷ１（抵抗値Ｒsw1）を１つだけ挟んでいる。
【００８３】
スイッチ素子ＳＷ１の両端には、利得−A1を有するアンプamp1の出力を入力とした利得−A2をもつアンプamp2、amp3のそれぞれの出力電圧vo1、vo2にそれぞれ接続されている。スイッチ素子ＳＷ１の電流経路の両端には、同じオン（ON）抵抗値（Rsw2)）をもつ巣スイッチ素子ＳＷ２、ＳＷ３が直列接続されている。
【００８４】
スイッチ素子ＳＷ２、ＳＷ３の接続点は、スイッチ素子ＳＷ１の電流経路の両端の平均電圧（(vo1+vo2)/2）となる。そして、この平均電圧は、アンプamp1の負の入力端子に接続されている。アンプamp1の正の入力端子は、基準電位Vcmに接続されている。
【００８５】
上記に説明したように、第１として、この実施形態に係るＬＶＤＳドライバ１１は、比較例に係るＬＶＤＳドライバ１１１が大面積を必要とする出力抵抗Ｒp−Ｒn間のトランジスタ（MOSFET）スイッチ素子を２つ必要とするのに対して、１つのスイッチ素子ＳＷ１のみ必要としない点で相違している。
【００８６】
尚、本例の２入力−２出力増幅器１９が備えるスイッチ素子ＳＷ２、ＳＷ３は、スイッチ素子ＳＷ１の電流経路の両端の平均電圧を生成させるだけの目的で設けられている。そのため、スイッチ素子ＳＷ２、ＳＷ３の抵抗値Ｒsw2はスイッチ素子ＳＷ１の抵抗値Ｒsw1に比べ十分大きくでき、スイッチ素子ＳＷ２、ＳＷ３の占有面積は小さくてよい。
【００８７】
また、図１１に示すように、上記アンプamp1、amp2、amp3をまとめてアンプamp4し、１つのオペアンプを備える構成とすることも可能である。図示するように、この２入力−２出力増幅器１９についても同様に、２つの出力端子から２つの出力電圧Ｖo1、Ｖo2をそれぞれ出力する。
【００８８】
次に、図８に示した２入力−２出力増幅器１９の回路図を図１２に示す。図示するように、２入力−２出力増幅器１９は、初段増幅部３３と出力段増幅部３５とを備えている。
【００８９】
初段増幅部３３は、入力電圧Ｖ+、Ｖ-を入力とし、出力電圧Ｖoaを出力としている。この初段増幅部３３は、図２５に示す比較例に係る初段出力部１３３と相違点はない。
【００９０】
出力段増幅部３５は、初段増幅部３３の出力電圧Ｖoaを入力とし、２つの出力電圧Ｖo1, Ｖo2を２出力としている。
【００９１】
ここで、出力段増幅部３５は、トランジスタ（MOSFET）Ｍｐ１、Ｍｐ２、Ｍｎ１、Ｍｎ２、およびキャパシタＣｃを備えている。
【００９２】
ここで、図２５に示す比較例に係るバッファアンプ１１７の出力段増幅部１３５と比較する。本例の出力段増幅部３５は、比較例に係る出力段増幅部１３５を並列接続した構成である点で相違している。
【００９３】
また、トランジスタＭｐ１、Ｍｐ２のゲート幅は、それぞれ半分の値（Ｗｐ／２）である。トランジスタＭｎ１、Ｍｎ２のゲート幅についても、それぞれ半分の値（Ｗｎ／２）である。キャパシタＣｃの容量値（位相補償容量）は、それぞれ半分の値（Ｃｃ／２）となるように構成されている。
【００９４】
上記のように、本例に係る２入力−２出力増幅器１９の全体の占有面積は、比較例に係るオペアンプ１１７の占有面積と同様にすることができる。即ち、この構成により、占有面積が増大することがない。
【００９５】
尚、図８に示す出力抵抗ＲＰ、ＲＮ間をオフ（OFF）状態にするときには、スイッチ素子ＳＷ１、ＳＷ２をOFF状態にして、オペアンプamp2,amp3の出力電圧vo1、vo2をOFF(ハイインピーダンス)状態にすれば良い。より具体的に、出力電圧vo1、vo2をハイインピーダンス状態にするには、図１２中のSTP端子、STP_X端子に制御信号ＳＳを入力する。制御信号ＳＳが入力されると、STP端子にＶSS電圧が印加されトランジスタＭｎ２をカットオフし、STP_X端子にＶDD電圧が印加されトランジスタＭｐ２をカットオフされる。
【００９６】
続いて、図８に示したＬＶＤＳドライバ１１の構成例を一例に挙げ、本例に係る出力抵抗Ｒtotを求める。
【００９７】
まず、上記比較例に係るＬＶＤＳドライバ１１１の出力抵抗を求めたように、Ｖopからみたインピーダンスを計算するための小信号等価回路を考える。即ち、図１２に示した２入力−２出力増幅器１９の小信号等価回路を図１３に示す。
【００９８】
図１３に示すように、スイッチ素子ＳＷ１、ＳＷ２の抵抗値をそれぞれＲsw1、Ｒsw2、２入力−２出力増幅器１９の初段増幅部３３の利得をアンプ−A1、出力段増幅部３５を電圧制御電流源回路（トランスコンダクタンス：gm／２）と出力抵抗（抵抗値Ｒout）で表している。
【００９９】
本例に係る出力段増幅部３５を構成するトランジスタ（MOSFET）Ｍｐ１、Ｍｐ２、Ｍｎ１、Ｍｎ２のゲート幅の大きさは、比較例に係る図２５中のオペアンプ１１７の出力段増幅部１３５を構成するトランジスタのゲート幅のサイズの半分である（Ｗｐ／２，Ｗｎ／２）。そのため、本例に係る出力段増幅部３５の電圧制御電流源回路のトランスコンダクタンスの値は、上記式（３）より、gm／2となる。出力抵抗は、同様に式（３）より、２roとなる。
【０１００】
続いて、図１３の小信号等価回路２０をさらに簡略化すると、図１４に示す回路と等価と見ることができる。
【０１０１】
図示するように、小信号等価回路２０´の利得−A1の出力段増幅部３３の入力は、入力電圧Ｖo1、Ｖo2の平均値と考えられる。そのため、２つの電圧制御電流源回路３５の入力は、いずれも−A1(vo1+vo2)／2である。また、抵抗値Ｒsw2は、入力電圧Ｖo1、Ｖo2の平均値電圧を生成するだけの抵抗であるため、抵抗値Ｒsw1より十分大きい値と考えても良く、入力電圧Ｖo1、Ｖo2間の抵抗値は、ほぼ抵抗値Ｒsw1と考えられる。
【０１０２】
この図１４に示す小信号等価回路２０´を用いて、本例に係るＬＶＤドライバ１１の出力抵抗Ｒtotを求める。端子Ｖopから電流Iinを流しこんだとき、電流Iinは、端子電圧Ｖo1、Ｖo2を用いて次式（７）のように表される。
【数９】
【０１０３】
また、下記の式（８）の関係がある。
【数１０】
【０１０４】
そのため、式（７）、式（８）より端子電圧Ｖo2を消去すると、下記式（９）のように、電流Iinを求めることができる。
【数１１】
【０１０５】
さらに、上記式（９）より、端子ＶOPから見た出力抵抗Ｒtotは、以下の式（１０）のように表される。
【数１２】
【０１０６】
ここで、上記式（１０）の第２項は、比較例に係る図２５で示すオペアンプ１１７の出力インピーダンスと同値であり、その値はＲo_bufとなる。第３項は、抵抗値Ｒsw／4と、抵抗値2roの並列抵抗を表している。フィードバックをかけないオペアンプの出力抵抗は、通常数kΩ〜数十kΩと大きい。もともと抵抗値Ｒswは、抵抗値Ｒout(例えば、約50Ω程度)よりも小さな値のため、第３項の並列抵抗値は、ほぼ抵抗値Ｒswだけで決定される。よって、出力抵抗Ｒtotは、次式（１１ａ）のように近似できる。
【数１３】
【０１０７】
また、電圧Ｖopと電圧Ｖonが完全差動で動作しているとすると、図１４で示す抵抗値Ｒsw1の中点は仮想接地状態になる。そのため、Ｖo1+Ｖo2=0となり、端子電圧Ｖo1からみた抵抗値は、抵抗値2roとＲsw1/2の並列抵抗になる。オン抵抗値roは抵抗値Ｒswに比べ十分大きいため、上記式（１１ａ）は、下記式（１１ｂ）のように表される。
【数１４】
【０１０８】
以上の式から、本例に係る図１１に示したＬＶＤＳドライバ１１の出力抵抗Ｒtotと、比較例に係る図２３で示したＬＶＤＳドライバ１１１の出力抵抗Ｒtotとを比較すると、以下のように示される。
【数１５】
【０１０９】
このように、完全差動動作状態である場合（式（１１ｂ））、そうでない場合（式１１ａ）のいずれの場合であっても、本例に係るＬＶＤＳドライバ１１のスイッチ素子ＳＷ１の抵抗値を低減することができる。
【０１１０】
例えば、本例の場合、上記式（１１ａ）、式（１１ｂ）に示すように、比較例に比べ、スイッチ素子ＳＷ１の抵抗値を１／４に低減できることがわかる。但し、これは、比較例に係る図２３で示すドライバ１１１のスイッチ素子ＳＷ１１、ＳＷ１２と、本例に係る図１１中のスイッチ素子ＳＷ１が、同面積のMOSFETスイッチで構成されていた場合として考えている。
【０１１１】
このように、不要な抵抗となるスイッチ素子ＳＷ１の抵抗値Ｒsw1を低減することができる。また抵抗値Ｒswのプロセス変動や電源電圧変動、動作環境によるRtotの変動も抑えることができる。
【０１１２】
さらに、図２３に示した比較例に係るＬＶＤＳドライバ１１１では、電圧Ｖop側にスイッチ素子ＳＷ１１が設けられ、電圧Ｖon側にもスイッチ素子ＳＷ１２が設けられている。このように、スイッチ素子が２つあるため、本例のような１つのスイッチ素子ＳＷ１を備える場合に比べると、占有面積が２倍に増大し、さらに製造コストも増大する。
【０１１３】
また、比較例に係るＬＶＤＳドライバ１１１の構成例において、電圧Ｖopおよび電圧Ｖonから見た出力抵抗をハイインピーダンスにする場合、必ずしもスイッチＳＷ１１とスイッチ素子ＳＷ１２の２つのスイッチ素子を必要としないとも考えられる。しかしながら、比較例に係るＬＶＤＳドライバ１１１の実動作の際に、電圧Ｖosを基準電圧とした電圧Ｖopと電圧Ｖonの差動振幅や過渡動作の回路構成上バランスを考慮すると、電圧Ｖop側または電圧Ｖon側のいずれか一方のみにスイッチ素子を挿入するのは回路特性上好ましくない。そのため、比較例に係るＬＶＤＳドライバ１１１の構成例において、スイッチＳＷ１１およびスイッチ素子ＳＷ１２の２つのスイッチ素子は、必要不可欠である。
【０１１４】
＜８．この実施形態に係るドライバ回路の効果＞
この実施形態に係るドライバ回路１１によれば、少なくとも下記（１）乃至（４）の効果が得られる。
【０１１５】
（１）出力部（２入力−２出力増幅器１９）のスイッチ素子ＳＷ１の占有面積を低減できるため、微細化に対して有利である。
上記のように本例に係るＬＶＤＳドライバ１１は、単一のスイッチ素子ＳＷ１を備え、このスイッチ素子ＳＷ１のみにより、出力端子１５−１、１５−２間（電圧Ｖop、電圧Ｖon間）をオン／オフすることができる。
【０１１６】
そのため、２入力−２出力増幅器１９の占有面積を低減できる点で微細化に対して有利である。例えば、比較例に係るＬＶＤＳドライバ１１１では、２つのスイッチ素子ＳＷ１１、ＳＷ１２を必要とした構成であるため、形式的には、スイッチに関し２倍の占有面積を有する。
【０１１７】
さらに、本例によれば、スイッチ素子ＳＷ１自体の占有面積を低減することができる。
【０１１８】
例えば、本例に係るＬＶＤＳドライバ回路１１出力抵抗Ｒp、Ｒnを、スイッチ素子を用いてオン／オフ（ON／OFF）する場合、Ｒout（例えば、50Ω程度）に対するMOSFETスイッチのON抵抗が占める割合を一定とした条件を考える。この条件では、本例に係るスイッチ素子ＳＷ１（MOSFET）は、比較例に係るスイッチ素子ＳＷ１１、ＳＷ１２に対して、素子面積を１／８に低減することができる。
【０１１９】
尚、２入力−２出力増幅器１９が備えるスイッチ素子ＳＷ２、ＳＷ３の抵抗値Ｒsw1, Ｒsw2は、出力抵抗Ｒoutに対して十分大きな値でも良い。そのため、スイッチ素子ＳＷ１の素子面積に対しては無視することが可能である。
【０１２０】
（２） スイッチ素子ＳＷ１のオン抵抗を低減できる。
上記完全差動動作状態である場合（式（１１ｂ））、そうでない場合（式１１ａ）に示したように、上記いずれの場合であっても、本例に係るＬＶＤＳドライバ１１のスイッチ素子ＳＷ１のオン抵抗値を低減することができる。
【０１２１】
例えば、本例の場合、上記式（１１ａ）、式（１１ｂ）に示すように、比較例に比べ、スイッチ素子ＳＷ１の抵抗値を１／４に低減することができる。
【０１２２】
但し、これは、比較例に係る図２３で示すドライバ１１１のスイッチ素子ＳＷ１１、ＳＷ１２と、本例に係る図１１中のスイッチ素子ＳＷ１が、同面積のMOSFETスイッチで構成されていた場合とした一例である。
【０１２３】
（３）電源ノイズの混入を防止することができる。
上記（１）に示したように、本例の構成によれば、上記スイッチ素子ＳＷ１の占有面積を低減することができる。
【０１２４】
そのため、スイッチ素子ＳＷ１の占有面積の増大に伴って発生する、ゲート・ドレイン間およびゲート・ソース間の寄生容量も増大を防止することができる。そのため、電源ノイズの混入を防止することができる。
【０１２５】
（４）製造コストの低減に対して有利である。
ここで、例えば、通常のＲout(例えば50Ω程度)に対して、十分小さい値のスイッチ素子のオン抵抗を製造するには、かなり大きな面積を必要とするため、製造コストが増大する。
【０１２６】
しかし、上記（１）、（２）に示したように、本例の構成によれば、上記スイッチ素子ＳＷ１の占有面積およびオン抵抗を低減することができる。そのため、通常のＲout(例えば50Ω程度)に対して、十分小さい値のスイッチ素子ＳＷ１のオン抵抗を実現でき、かつ占有面積を低減できるため、製造コストの低減に対して有利である。
【０１２７】
［第２の実施形態（平均電圧発生回路と２出力増幅器を備える一例）］
次に、第２の実施形態に係るドライバ回路について、図１５乃至図２０を用いて説明する。この実施形態は、上記２入力−２出力増幅器１９が平均電圧発生回路２１と２出力増幅器２２を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２８】
まず、図１５に示すように、２入力−２出力増幅器１９が平均電圧発生回路２１と２出力増幅器２２を備えている点で上記第１の実施形態と相違している。
【０１２９】
平均電圧発生回路２１は、出力抵抗スイッチ素子ＳＷ１の両端の電圧に対応する第１、第２入力電圧（Ｖin1,Ｖin2）がそれぞれ第１、第２入力電圧として入力され、この第１、第２入力電圧（Ｖin1,Ｖin2）の平均電圧（Ｖavg）を出力電圧として、２出力増幅器２２の一入力端子（Ｖ−）に出力するように構成されている。
【０１３０】
２出力増幅器２２は、上記一入力端子（Ｖ−）に入力された平均電圧（Ｖavg）と一入力端子（Ｖ＋）に入力された基準電圧（Ｖcm）からの電圧差を増幅した電圧を第１、第２出力電圧（out1,out2）として出力抵抗スイッチ素子ＳＷ１の両端に再び出力（Ｖo1,Ｖo2）するように構成されている。また、２出力増幅器２２は、停止信号ＳＳが入力されると、出力抵抗スイッチ素子ＳＷ１の両端の間がハイインピーダンス状態となるように構成されている。
【０１３１】
上記２出力増幅器２２と、任意の平均電圧発生回路２２を組み合わせて構成されるこの実施形態に係る出力端子１５−１側（Ｖop側）から見た出力抵抗Ｒtotは、次式（１２）のように示される。
【数１６】
【０１３２】
上記式（１２）に示すように、出力抵抗スイッチ素子分の抵抗値Ｒsw1は、上記第１の実施形態と同様に、１／４程度に低減することができる。
【０１３３】
＜平均電圧発生回路２１−１＞
平均電圧発生回路２１の構成例としては、例えば、以下のようなものが挙げられる。
【０１３４】
図１６に示す平均電圧発生回路２１−１は、入力（Ｖin1, Ｖin2）の間に電流経路が直列接続されたＮＭＯＳトランジスタQN5、QN6により構成されている。
【０１３５】
ＮＭＯＳトランジスタQN5の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１３６】
ＮＭＯＳトランジスタQN6の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１３７】
＜平均電圧発生回路２１−２＞
図１７に示す平均電圧発生回路２１−２は、入力（Ｖin1, Ｖin2）の間に電流経路が直列接続されたＰＭＯＳトランジスタQP5、QP6により構成されている。
【０１３８】
ＰＭＯＳトランジスタQP5の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。
【０１３９】
ＰＭＯＳトランジスタQP6の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。
【０１４０】
＜平均電圧発生回路２１−３＞
図１８に示す平均電圧発生回路２１−３は、入力（Ｖin1, Ｖin2）の間にＣＭＯＳ接続されたＭＯＳトランジスタQN7、QN8、QP7、QP8により構成されている。
【０１４１】
ＭＯＳトランジスタQN7の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。ＭＯＳトランジスタQP7の電流経路の一端は入力（Ｖin1）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１４２】
ＭＯＳトランジスタQN8の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは接地電源ＶＳＳに接続されている。ＭＯＳトランジスタQP8の電流経路の一端は入力（Ｖin2）に接続され、電流経路の他端は出力（Ｖavg）に接続され、ゲートは内部電源ＶＤＤに接続されている。
【０１４３】
この平均電圧発生回路２１−３は、入力（Ｖin1, Ｖin2）の間にＣＭＯＳ接続されたＭＯＳトランジスタQN7、QN8、QP7、QP8により構成されている。そのため、出力電圧Ｖavgが増大しても、オン抵抗の増大を抑制できる点で有利である。
【０１４４】
一方、平均電圧発生回路２１−１、２２−２は、構成するＭＯＳトランジスタを低減できるため、微細化に対して有利である。
【０１４５】
＜２出力増幅器２２−１＞
２出力増幅器２２の構成例としては、例えば、以下のようなものが挙げられる。
【０１４６】
図１９に示す２出力増幅器２２−１は、アンプamp5、amp6、amp7を備えている。
【０１４７】
アンプamp5は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧をアンプamp6、amp7の入力に出力する。
【０１４８】
アンプamp6、amp7は、アンプamp5の入力電圧を増幅し、出力電圧として出力端子out1,out2にそれぞれ出力する。また、制御信号ＳＳが、アンプamp7に入力されると、アンプamp6、amp7がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１４９】
＜２出力増幅器２２−２＞
図２０に示す２出力増幅器２２−２は、トランスコンダクタンスGmを有するトランスコンダクタンスgm1、gm2を備え、出力端子out1,out2に出力電流Ｉout1, Ｉout2をそれぞれ出力するように構成されている。
【０１５０】
トランスコンダクタンスgm1は入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電流Ｉout1を出力端子out1に出力するように構成されている。
【０１５１】
トランスコンダクタンスgm2は入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電流Ｉout2を出力端子out2に出力するように構成されている。
【０１５２】
また、制御信号ＳＳが、トランスコンダクタンスgm1、gm2に入力されると、トランスコンダクタンスgm1、gm2間がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１５３】
上記のような構成により、２出力増幅器２２−２は、正入力端子（Ｖ＋側）と負入力端子（Ｖ−側）の差の電圧にトランスコンダクタンスGmを乗じた電流値Ｉout1,Ｉout2を出力端子out1,out2から出力することができる。例えば、２出力増幅器２２−２は、負入力端子の電圧Ｖ−の方が正入力端子の電圧Ｖ＋より高い場合は、出力端子out2から電流を吸い込むように動作する。尚、２出力増幅器２２−２の出力端子out1, out2は理想的に無限大のインピーダンスを有することが望ましい。
【０１５４】
＜２出力増幅器２２−３＞
図２１に示す２出力増幅器２２−２は、利得A3を有するアンプamp8, amp9を備えている。
【０１５５】
アンプamp8は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧を出力端子out1に出力する。
【０１５６】
アンプamp9は、入力＋に入力電圧Ｖ＋が入力され、入力−に入力電圧Ｖ−が入力され、この差を増幅した出力電圧を出力端子out2に出力する。また、制御信号ＳＳが、アンプamp8, amp9に入力されると、アンプamp8、amp9がハイインピータンス状態となることにより、出力端子out1,out2間がハイインピータンス状態となるように構成されている。
【０１５７】
上記のように、この実施形態に係るドライバ回路１１によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１５８】
［第３の実施形態（２入力−２出力増幅器のその他の構成例）］
次に、第３の実施形態に係るドライバ回路について、図２１、図２２を用いて説明する。この実施形態は、上記２入力−２出力増幅器１９のその他の構成例であって、上記平均電圧発生回路２１を有してない一構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１５９】
図２１に示すように、この実施形態に係る２入力−２出力増幅器１９は、上記第２の実施形態に示した平均電圧発生回路２１を有していない点で、相違している。
【０１６０】
この実施形態に係る２入力−２出力増幅器１９は、利得A1を有するアンプ（増幅器）amp9、amp8を備えている。
【０１６１】
アンプamp10、amp11の正入力端子（＋）は、それぞれ基準電圧Ｖcmに接続されている。アンプam10は、負入力端子（−）に入力電圧Ｖin1が入力され、この入力電圧Ｖin1の基準電圧Ｖcmからの差を増幅した出力電圧Ｖo1を出力端子out1に出力する。
【０１６２】
アンプamp11は、負入力端子（−）に入力電圧Ｖin2が入力され、この入力電圧Ｖin2の基準電圧Ｖcmからの差を増幅した出力電圧Ｖo2を出力端子out2に出力する。
【０１６３】
ここで、この実施形態に係るドライバ回路１１は、比較例に係るドライバ回路１１１に比べ、占有面積を増大することはない。例えば、上記アンプamp10、amp11は、比較例に係るオペアンプ１１７を構成するMOSFETのゲート幅（Ｗ）を1/2程度にスケーリングしたものを用いた場合を考える。この場合であっても、本例に係る２入力−２出力増幅器１９の占有面積は、比較例にバッファアンプ１１７の占有面積と変わらない。そのため、この実施形態に係るドライバ回路１１を適用した場合であっても、占有面積が増大することはない。
【０１６４】
但し、アンプamp10、amp11のひとつあたりの出力抵抗は、比較例に係るバッファアンプ１１７の抵抗値Ro_bufに対して、倍増（２Ro_buf）してしまう。
【０１６５】
しかしながら、出力端子１５−１側（電圧Ｖop側）からみた出力抵抗Ｒtotは、次式（１３）のように示される。
【数１７】
【０１６６】
上式（１３）に示すように、出力抵抗Ｒtotは、少なくともＲtot＜Ｒout+Ｒo_buf+Ｒsw1/2であるため、比較例に係るドライブ回路１１１の出力抵抗よりも低減することができる。
【０１６７】
また、出力抵抗は、Ｒtot<Ｒout+ＲRo_bufでもあるので、抵抗値Ro_bufが、オン抵抗Ｒsw1より十分小さい場合、面積的に大きくなるオン抵抗Ｒsw1の抵抗値を大きくしても、出力抵抗ＲtotをほとんどＲo_bufで決定できる利点がある。
【０１６８】
この実施形態に係るドライバ回路１１によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。
【０１６９】
さらに、本例の構成では、出力抵抗は、Ｒtot<Ｒout+ＲRo_bufでもあるので、抵抗値Ro_bufが、オン抵抗Ｒsw1より十分小さい場合、面積的に大きくなるオン抵抗Ｒsw1の抵抗値を大きくしても、出力抵抗ＲtotをほとんどＲo_bufで決定できる点で有利である。
【０１７０】
［比較例（ＬＶＤＳ出力回路が２つのスイッチ素子を備える一例）］
次に、上記実施形態および比較例１乃至比較例３に係るドライバ回路と比較するために、比較例に係るドライバ回路について、図２３乃至図２８を用いて説明する。この比較例は、ＬＶＤＳ出力回路が２つのスイッチ素子を備える一例に関するものである。この説明において、上記第１乃至第３の実施形態と重複する部分の詳細な説明を省略する。
【０１７１】
図２３は比較例に係るＬＶＤＳドライバ１１１を示す図である。図示するように、比較例に係るＬＶＤＳドライバ１１１は、２つのスイッチ素子ＳＷ１１、ＳＷ１２を有し、出力回路としてバッファアンプ１１７を有している点で、上記第１乃至第３の実施形態に係るＬＶＤＳ出力回路１１と相違している。
【０１７２】
図２４は、出力端子（Ｖop）１１５−１から見た出力インピーダンスを説明するための等価回路２００を示す簡略化した図である。
【０１７３】
図２５は、バッファアンプ１１７として、一般的な２段増幅器構成のオペアンプ回路を適用した場合を示す図である。
【０１７４】
図２６は、入力段で−Ａ１倍、出力段で−Ａ２倍、合計Ａ１＊Ａ１倍の利得をもつようなモデルに簡略化して示すバッファアンプ１１７を示す図である。
【０１７５】
図２７は、オペアンプ１１７を初段の−Ａ１倍増幅段と、トランジスタＭp1をモデル化した電圧制御電流源および、出力抵抗ｒoで表した小信号等価回路図である。
【０１７６】
図２８は、図２４で示すバッファアンプ１１７を、図２７のようなモデルで置き換えた場合の小信号等価回路図である。
【０１７７】
この比較例に係るＬＶＤＳドライバ回路の構成では、回路面積が増大し、微細化に対して不利である。
【０１７８】
それは、上記スイッチ素子ＳＷ１１、ＳＷ１２として通常のCMOS製造プロセスで製造したＭＯＳトランジスタ（MOSFET）を適用した場合、スイッチ素子ＳＷ１１、ＳＷ１２（MOSFET）のオン抵抗（Ｒsw）は、ＬＶＤＳドライバ回路の出力抵抗Ｒout（例えば50Ω程度）よりも十分小さくする必要がある。その結果、上記スイッチ素子ＳＷ１１、ＳＷ１２のゲート幅（Ｗ）がかなり増大し、上記スイッチ素子ＳＷ１１、ＳＷ１２の占有面積が大幅に増大してしまうからである。上記スイッチ素子ＳＷ１１、ＳＷ１２の占有面積の大幅な増大は、ドライバ回路１１１全体の面積の増加の原因となり、コスト的に不利である。
【０１７９】
加えて、上記スイッチ素子ＳＷ１１、ＳＷ１２の大幅な増大に伴って、スイッチのゲート・ドレイン間、ゲート・ソース間の寄生容量も増大するため、電源ノイズが混入しやすくなる。
【０１８０】
素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswと出力抵抗Ｒoutの和の抵抗値を抵抗Ｒtotとすると、抵抗Ｒtotが比較例に係るＬＶＤＳドライバ回路１１１の出力抵抗となる。ここで、オン抵抗Ｒswの抵抗値を設計段階で事前に見込んでおいて、抵抗Ｒtot=50Ωとなるように出力抵抗Ｒoutを設定する手法も有効とも考えられる。
【０１８１】
しかし、スイッチ素子ＳＷ１１、ＳＷ１２のオン抵抗Ｒswの製造プロセスの際のばらつきや動作条件による変動が50%〜200%以上あり、抵抗Ｒtotの出力抵抗値や、差動出力振幅Ｖodの変動を仕様で規定された範囲内に抑えるためには、オン抵抗Ｒswは出力抵抗Ｒoutに対してできるだけ小さいほうが良い。
【０１８２】
以上のことを考慮すると、比較例に係るON／OFFスイッチ素子ＳＷ１１、ＳＷ１２付きＬＶＤＳドライバ回路１１１の構成では、占有面積が増大するため、微細化に対して不利である。
【０１８３】
以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１８４】
【図１】この発明の第１の実施形態に係るドライバ・レシーバシステムを示す図。
【図２】第１の実施形態に係るＬＶＤＳドライバ（ドライバ回路）を示すブロック図。
【図３】図１中のＬＶＤＳ出力回路（出力回路）を示す回路図。
【図４】図１中のスイッチ素子がオン状態のドレイン−ソース間のオン抵抗を示す図。
【図５】第１の実施形態に係る出力抵抗スイッチ素子をＰＭＯＳトランジスタで構成した図。
【図６】第１の実施形態に係る出力抵抗スイッチ素子をＮＭＯＳトランジスタで構成した図。
【図７】第１の実施形態に係る出力抵抗スイッチ素子をＣＭＯＳスイッチで構成した図。
【図８】第１の実施形態に係る２入力−２出力増幅器の一構成例を示す回路図。
【図９】第１の実施形態に係る出力回路のスイッチトランジスタのゲートに制御信号（Φ、−Φ）が入力された場合を示す図。
【図１０】第１の実施形態に係るドライバ回路のスイッチ制御信号と出力背景とを示す図。
【図１１】第１の実施形態に係る２入力２出力増幅器中の複数のアンプを１にまとめてた構成例を示す回路図。
【図１２】第１の実施形態に係る２入力２出力増幅器の一構成例を示す回路図。
【図１３】第１の実施形態に係る図１２に示す２入力２出力増幅器の小信号等価回路図。
【図１４】図１３中の小信号等価回路をさらに簡略化した等価回路図。
【図１５】この発明の第２の実施形態に係るドライバ回路を示すブロック図。
【図１６】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１７】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１８】第２の実施形態に係る平均電圧発生回路の一構成例を示す回路図。
【図１９】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２０】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２１】第２の実施形態に係る２出力増幅器の一構成例を示す図。
【図２２】この発明の第３の実施形態に係るドライバ回路を示すブロック図。
【図２３】比較例に係るドライバ回路を示す回路図。
【図２４】比較例に係る出力端子から見た出力インピーダンスを説明するための等価回路図。
【図２５】比較例に係るバッファアンプであって、２段増幅器構成のオペアンプ回路を適用した場合を示す図。
【図２６】比較例に係るバッファアンプの構成例であってモデルとして簡略化して示す図。
【図２７】比較例に係るオペアンプであって、初段の増幅段とトランジスタをモデル化した電圧制御電流源および出力抵抗で表した小信号等価回路図。
【図２８】比較例に係る図２４中のバッファアンプを、図２７のようなモデルで置き換えた場合の小信号等価回路図。
【符号の説明】
【０１８５】
１１…ＬＶＤＳドライバ（ドライバ回路）、１５−１、１５−２…出力端子、ＳＷ１…出力抵抗スイッチ素子、ＲＮ、ＲＰ…出力抵抗、１６…ＬＶＤＳ出力回路（出力回路）、１９…２入力２出力増幅器。
【特許請求の範囲】
【請求項１】
入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路と、
一端が前記第１出力端子に接続された第１出力抵抗と、
一端が前記第２出力端子に接続された第２出力抵抗と、
一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子と、
前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器とを具備すること
を特徴とするドライバ回路。
【請求項２】
前記２入力２出力増幅器は、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ第１、第２入力電圧として入力され、前記第１、第２入力電圧の平均電圧を出力電圧として出力するように構成された平均電圧発生回路と、
前記平均電圧発生回路の出力が第１入力端子に入力され、前記第１入力端子に入力された平均電圧と第２入力端子に入力された基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、前記停止信号が入力されると、前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となるように構成された２出力増幅器とを備えること
を特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記２入力２出力増幅器は、第１入力端子に前記基準電圧が入力され、第２入力端子に前記第１入力電圧が入力され、前記第１入力電圧の前記基準電圧からの差を増幅した出力電圧を前記第１出力端子に出力するように構成された第１アンプと、
第１入力端子に前記基準電圧が入力され、第２入力端子に前記第２入力電圧が入力され、この前記第２入力電圧の前記基準電圧からの差を増幅した出力電圧を前記第２出力端子に出力するように構成された第１アンプを備えること
を特徴とする請求項１に記載のドライバ回路。
【請求項４】
前記平均電圧発生回路は、前記第１、第２入力電圧の間に電流経路が直列接続され、それぞれの制御電極に基準電源が接続された第１、第２トランジスタを備えること
を特徴とする請求項２に記載のドライバ回路。
【請求項５】
前記２出力増幅器は、第１入力に前記平均電圧発生回路の出力電圧が入力され、第２入力に前記基準電圧が入力され、この差を増幅した出力電圧を出力する第３アンプと、
前記第３アンプの出力電圧を増幅し、出力電圧として前記第１出力端子に出力する第４アンプと、
前記第３アンプの出力電圧を増幅し、出力電圧として前記第２出力端子に出力し、前記制御信号が入力されると、前記出力端子間がハイインピータンス状態となるように構成された第５アンプとを備えること
を特徴とする請求項２または４に記載のドライバ回路。
【請求項１】
入力信号を所定の出力波形に変換し、第１、第２出力端子に出力するように構成された出力回路と、
一端が前記第１出力端子に接続された第１出力抵抗と、
一端が前記第２出力端子に接続された第２出力抵抗と、
一端および他端が前記第１、第２出力抵抗の他端に接続された出力抵抗スイッチ素子と、
前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ入力され、前記第１、第２入力電圧の基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、停止信号が入力されると前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となる２入力２出力増幅器とを具備すること
を特徴とするドライバ回路。
【請求項２】
前記２入力２出力増幅器は、前記出力抵抗スイッチ素子の両端の電圧に対応する第１、第２入力電圧がそれぞれ第１、第２入力電圧として入力され、前記第１、第２入力電圧の平均電圧を出力電圧として出力するように構成された平均電圧発生回路と、
前記平均電圧発生回路の出力が第１入力端子に入力され、前記第１入力端子に入力された平均電圧と第２入力端子に入力された基準電圧からの電圧差を増幅した電圧を第１、第２出力電圧として前記出力抵抗スイッチ素子の両端に再び出力するように構成され、前記停止信号が入力されると、前記出力抵抗スイッチ素子の両端の間がハイインピーダンス状態となるように構成された２出力増幅器とを備えること
を特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記２入力２出力増幅器は、第１入力端子に前記基準電圧が入力され、第２入力端子に前記第１入力電圧が入力され、前記第１入力電圧の前記基準電圧からの差を増幅した出力電圧を前記第１出力端子に出力するように構成された第１アンプと、
第１入力端子に前記基準電圧が入力され、第２入力端子に前記第２入力電圧が入力され、この前記第２入力電圧の前記基準電圧からの差を増幅した出力電圧を前記第２出力端子に出力するように構成された第１アンプを備えること
を特徴とする請求項１に記載のドライバ回路。
【請求項４】
前記平均電圧発生回路は、前記第１、第２入力電圧の間に電流経路が直列接続され、それぞれの制御電極に基準電源が接続された第１、第２トランジスタを備えること
を特徴とする請求項２に記載のドライバ回路。
【請求項５】
前記２出力増幅器は、第１入力に前記平均電圧発生回路の出力電圧が入力され、第２入力に前記基準電圧が入力され、この差を増幅した出力電圧を出力する第３アンプと、
前記第３アンプの出力電圧を増幅し、出力電圧として前記第１出力端子に出力する第４アンプと、
前記第３アンプの出力電圧を増幅し、出力電圧として前記第２出力端子に出力し、前記制御信号が入力されると、前記出力端子間がハイインピータンス状態となるように構成された第５アンプとを備えること
を特徴とする請求項２または４に記載のドライバ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００８−１７２５１４（Ｐ２００８−１７２５１４Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−３５４１（Ｐ２００７−３５４１）
【出願日】平成１９年１月１１日（２００７．１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１１日（２００７．１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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