ペロブスカイト型酸化物薄膜の成膜方法および積層体
【課題】(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を容易に得る方法を提供する。さらに、このペロブスカイト型酸化物薄膜を下部電極として、その上に強誘電体薄膜等を積層することにより、優れた特性の強誘電体層等を得、これを有する半導体装置を提供しうる。
【解決手段】基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得る。
【解決手段】基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得る。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はペロブスカイト型酸化物薄膜の成膜方法、および得られるペロブスカイト型酸化物薄膜を含む積層体ならびにその積層体を有する半導体装置に関する。
【背景技術】
【0002】
不揮発性ランダムアクセスメモリ(NVRAM)には、たとえば、電源を切っても直前の記憶を保持することができ、さらにはランダムアクセスが可能であるという特徴がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。NVRAMの一つとして強誘電体メモリ(FRAM(登録商標))が挙げられる。強誘電体メモリは、自発分極性を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えており、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【0003】
現在実用化されている強誘電体メモリでは、1つのメモリセルに1個のトランジスタおよび1個の強誘電体キャパシタが設けられており、このような構造は1T1C型と呼ばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。一方、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。したがって、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなる。すなわち、記憶容量の増加には限界がある。
【0004】
たとえば、150nmルールのプロセスで強誘電体メモリを作製する場合、メモリセル面積を0.27μm2としたときに、強誘電体キャパシタの面積が0.11μm2となることが報告されている('2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027:非特許文献1)。
【0005】
また、現在のCMOSプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が0.13μm2程度の場合、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量(Qsw)は28μC/cm2と見積もられる。
【0006】
一方、現在実用化されている強誘電体材料は、主に、PbZr1−xTixO3およびSrBi2Ta2O9である。PbZr1−xTixO3のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大40μC/cm2程度であり、SrBi2Ta2O9のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大15μC/cm2程度である。したがって、強誘電体材料としてPbZr1−xTixO3を用いれば、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量を確保できる。しかし、実際のデバイス製造においてはメモリセルにばらつきがあり、すべてのメモリセルを安定して動作させるためには、理論上の最小限のスイッチング残留分極量の約3倍のスイッチング残留分極量が必要である。
【0007】
したがって、すべてのメモリセルを安定して動作させるためには、強誘電体キャパシタ面積が0.13μm2程度のデバイスにおいては、PbZr1−xTixO3を用いても十分ではない。さらに、チップ面積から商業性を判断すると、この世代(150nmルールから90nmルール)の1チップ当たりの最大メモリ容量は64Mbitと考えられる。このため、従来の技術では、より一層の微細化および大容量化が困難である。
【0008】
特開2005−11931号公報(特許文献1)には、BiFeO3からなる強誘電体層を形成する方法が記載されている。たとえば、正方晶系で(001)配向の強誘電体層(BiFeO3)を形成するための、その下地(電極)の構造および形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、このままでは強誘電体メモリに使用することはできない。たとえば、スイッチング残留分極量が十分ではなく、またリーク電流を十分に抑えることができない。具体的には、BiFeO3の常温におけるリーク電流は10−2A/cm2以上であるからである。
【0009】
特開2000−49285号公報(特許文献2)には、強誘電体層(ペロブスカイト型酸化物薄膜)を窒素雰囲気中で熱処理すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献2には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載はなく、またその具体的な方法および効果について詳細な説明がない。
【0010】
また、特開2000−32731号公報(特許文献3)には、ゾルゲル法により種々の金属酸化物薄膜を形成する方法が記載されている。しかしながら、特許文献3には、金属酸化物薄膜の電気特性を良好にするための具体的な方法が開示されていない。
【0011】
このように、従来、強誘電体キャパシタのスイッチング残留分極量をさらに増大させるために有効な技術が要請されているが、十分なものは提供されていない。
【0012】
【特許文献1】特開2005−11931号公報
【特許文献2】特開2000−49285号公報
【特許文献3】特開2000−327311号公報
【非特許文献1】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【0013】
そこで、本発明の課題は、上記の問題を解決した強誘電体キャパシタ等の下部電極として好適なペロブスカイト型酸化物薄膜を得るための成膜方法、そのペロブスカイト型酸化物薄膜を有する半導体装置を提供することである。
【課題を解決するための手段】
【0014】
上記の課題を解決するために本発明は下記の発明を提供する。
(1)基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法;
(2)前記基板がSi、GaAs、AlNおよびSiCから選ばれる上記(1)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(3)前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む上記(1)もしくは(2)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(4)前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である上記(1)〜(3)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(5)前記結晶方位制御バッファー層の厚さが0.1〜500nmである上記(1)〜(4)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(6)前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である上記(1)〜(5)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(7)基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は(111)もしくは(001)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体;
(8)前記基板(001)がSi、GaAs、AlNおよびSiCから選ばれる上記(7)に記載のペロブスカイト型酸化物薄膜を含む積層体;
(9)前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む上記(7)もしくは(8)に記載のペロブスカイト型酸化物薄膜を含む積層体;
(10)前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である上記(7)〜(9)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(11)前記結晶方位制御バッファー層の厚さが0.1〜500nmである上記(7)〜(10)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(12)前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である上記(7)〜(11)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(13)基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法;
(14)さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とする上記(13)記載のペロブスカイト型酸化物薄膜の配向性制御方法;
(15)基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法;
(16)上記(1)〜(6)のいずれかに記載の(111)、(001)もしくは(110)のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
(17)前記第2のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である上記(16)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(18)前記強誘電体薄膜がBiFeO3である上記(17)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(19)基板の(001)面に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体;
(20)基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、(111)に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含むことを特徴とする半導体装置;
(21)前記蛍石型構造のバッファー層がYSZ、CeO2のいずれか、またはその積層構造を含む上記(20)に記載の半導体装置;
(22)前記結晶方位制御バッファーがTiO2を含む上記(20)もしくは(21)に記載の半導体装置;
(23)前記下部電極がSrRuO3を含む上記(20)〜(22)のいずれかに記載の半導体装置;
(24)前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む上記(21)〜(23)のいずれかに記載の半導体装置;ならびに
(25)前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも1つを含む上記(20)〜(24)のいずれかに記載の半導体装置、
である。
【発明の効果】
【0015】
本発明によれば、 (111)もしくは(001)のいずれかに配向したペロブスカイト型酸化物薄膜、さらには(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を容易に得ることができる。さらに、これらの所望の面方位に配向したペロブスカイト型酸化物薄膜を下部電極として、その上に強誘電体薄膜等を積層することにより、優れた特性の強誘電体層等を得ることができ、これを有する半導体装置を提供しうる。たとえば、本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、FRAM(登録商標)の微細化、低電圧動作FRAM(登録商標)、リテンション、ファティーグ、インプリント等の劣化が小さい高信頼性FRAM(登録商標)を可能にしうる。
【発明を実施するための最良の形態】
【0016】
本発明のペロブスカイト型酸化物薄膜の成膜方法においては、基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とする。
【0017】
上記の基板はいわゆるダイヤモンド型結晶構造もしくはそれに類似する結晶構造、たとえばウルツ鉱型構造、を有するものが好適であり、通常Si、GaAs、AlNおよびSiCから選ばれ、特にSiが好適である。
【0018】
上記のバッファー層は、基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含むように構成され、蛍石型構造を有するものから選ばれる。基板(001)がSiの場合には酸化防止層として部分安定化ジルコニア(PSZ)、たとえばイットリアで部分安定化したYSZ、またはハフニア(HfO2)が好適に用いられる。格子整合層は基板と積層する層の格子ミスマッチを減少、解消させ、拡散防止層は上方の層中の成分の拡散を防止する目的を有し、CeO2(セリア)、HfO2、ThO2(トリア)、UO2(ウラニア)等が挙げられるが、CeO2 が好適である。酸化防止層、格子整合層および拡散防止層は一層で2つ以上の機能を有する場合が多いので、たとえば上記のCeO2 またはYSZ一層とすることもできる。上記のバッファー層は、好適にはCeO2/YSZもしくはYSZが使用される。また、これらのバッファー層は絶縁膜としての機能も有する。バッファー層の膜厚は、その種類、構成によっても異なるが、通常 1〜500nmの範囲から選ばれる。
【0019】
結晶方位制御バッファー層はその上に形成するペロブスカイト型酸化物薄膜の面方位配向性を制御する機能を果たし、さらには結晶性も向上させ得るが、TiO2 、SrOもしくはRuO2 が好適である。
【0020】
結晶方位制御バッファー層の膜厚は、その種類により異なるが、その上に形成するペロブスカイト型酸化物薄膜が所望の配向を得るように、0.1〜500nm、好ましくは0.3〜200nm程度から選ばれる。
【0021】
結晶方位制御バッファー層上に積層されるペロブスカイト型酸化物は、絶縁性の酸化物から導電性の酸化物まで様々なものを適用できるが、たとえば強誘電性薄膜/下部電極の組合せで用いるときには、強誘電体の分極を有効に利用するために特定の配向性を有する必要があるため、下部電極としてペロブスカイト型導電性酸化物薄膜を用いることが望ましい。この場合、配向性制御の容易さから、好適にはSrRuO3(SRO)、LaNiO3(LNO)もしくはLaSrCoO3 (LSCO)が選ばれる。これらのペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。膜厚は、10〜500nm程度から選ばれる。
【0022】
本発明方法において、上記の蛍石型構造のバッファー層、結晶方位制御バッファー層およびペロブスカイト型酸化物薄膜の積層は、気相法であれば特に制限されず、たとえばPLD,スパッタ等のPVD法、またはMOCVD法等のCVD法、の常法によることができる。
【0023】
積層されるペロブスカイト型酸化物は(111)もしくは(001)、または(111)、(001)もしくは(110)、のいずれかに配向してなる。
【0024】
すなわち、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御しうる。
【0025】
たとえば、後述するようにペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(CeO2/YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を2nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(111)としうる。また、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(SrO)/蛍石型構造のバッファー層(セリア/YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を2nm以上もしくは0.5nmとすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)としうる。さらに、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を3nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(111)としうる。また、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(SrO)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を0.5nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)としうる。
【0026】
一方、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、さらに該蛍石型構造のバッファー層の最適な選択(最適化)をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御しうる。
【0027】
たとえば、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約1nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(110)としうる。
【0028】
さらには、本発明のペロブスカイト型酸化物薄膜によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、結晶方位制御バッファー層を用いないで、該蛍石型構造のバッファー層の最適な選択をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御しうる。
【0029】
たとえば、ペロブスカイト型酸化物薄膜(SRO)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、蛍石型構造バッファー層としてCeO2/ YSZをYSZに変更することによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)と(110)の混合配向から、完全な(110)としうる。
【0030】
蛍石型構造バッファー層としてYSZを用いて(110)配向を得る場合でも、ペロブスカイト型酸化物薄膜と蛍石型構造バッファー層の間に結晶方位制御バッファー層を導入させる方法のほうが得られるペロブスカイト型酸化物薄膜の結晶性が大幅に向上するので好適である。
【0031】
本発明方法によれば、上記のように、基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、該ペロブスカイト型酸化物薄膜は(111)、(001)もしくは(110)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体を得ることができる。
【0032】
本発明の成膜方法もしくは配向性制御方法により得られた、(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することができる。積層する第2のペロブスカイト型酸化物薄膜としては、強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜等が挙げられる。強誘電体薄膜としてはBiFeO3、PbTiO3、Pb(Zr,Ti)O3、BiFeO3、SrBi2Ta2O9(SBT)、(Bi,La)4Ti3O3 (BLT), Bi4Ti3O12(BIT)等、圧電体薄膜としては、PbTiO3、Pb(Zr,Ti)O3等、そして電気光学薄膜としては、(Pb,La)(Zr,Ti) O3(PLZT)、Pb(Zr,Ti)O3、LiTiO3、LiNbO3等、が挙げられる。また、(Ba,Sr)TiO3等のチューナブルキャパシタもペロブスカイト型酸化物薄膜として積層しうる。上記の例示されたペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。たとえば、強誘電体BiFeO3は、特性を向上させるために少量のMn、La、Ni、Co、Cr等を添加されていてもよい。
【0033】
これらのペロブスカイト型酸化物薄膜の形成は、気相法であってもゾルゲル法のような液相法であってもよい。その膜厚はその種類、目的等により異なるが、通常5〜500nm程度である。
【0034】
たとえば、ゾルゲル法による場合、強誘電体薄膜として最も好適なBiFeO3(BFO)薄膜はゾルゲル法により形成した塗布膜を、不活性ガス雰囲気中で焼成することにより得られる。
【0035】
たとえば、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液を塗布して誘電体層を形成する。この場合、スピンコートにより形成し、昇温する工程を繰り返すことで、必要とする厚さの層を積層により形成することが好ましい。ついで、得られた誘電体層を、不活性ガス中で450〜650℃程度の温度で5〜30分間程度焼成し、強誘電体層を形成することができる。さらに、常法により上部電極を形成して強誘電体キャパシタを形成することができる。
【0036】
本発明の半導体装置は、たとえば基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、(111)に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含む。ここで、前記蛍石型構造のバッファー層としてはYSZ、CeO2のいずれか、またはその積層構造を含むのが好適である。
【0037】
前記強誘電体層としては、La、Ni、Co、Mn、Crの少なくとも1つを含むBFOが好適である。
【0038】
以下、本発明のペロブスカイト型酸化物薄膜を下部電極として用いる実施形態について、添付の図面を参照して具体的に説明する。
(第1の実施形態)
図1は第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【0039】
シリコン基板等の上又は上方に形成された絶縁膜(YSZ)1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。
【0040】
下部電極2としては、本発明の成膜方法によりペロブスカイト型酸化物薄膜(SRO)が形成されている。上部電極4としては、例えば、Pt膜、Ir膜若しくはRu膜等の貴金属膜、又はIrO2膜、SrRuO3膜、YBCO膜又はLSCO膜等の導電性酸化物膜が形成されている。
【0041】
また、容量絶縁膜3としては、BFO膜が形成されている。
【0042】
次に、強誘電体キャパシタ5を製造する方法について説明する。図2は、強誘電体キャパシタ5を製造する方法を示すフローチャートであり、図3は、図2中のステップS2の詳細を示すフローチャートである。
【0043】
先ず、ステップS1において、シリコン基板等の上又は上方に形成された絶縁膜1上に、下部電極2の元となる膜である下部電極膜を本発明方法により形成する。
【0044】
次に、ステップS2において、下部電極膜上に、容量絶縁膜3の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、BFO膜をゾル・ゲル法により形成する。
【0045】
また、BFO膜の形成に当たっては、図3に示すように、先ず、ステップS21において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を2000rpm〜3500rpmとし、塗布時間を10秒間〜60秒間とする。また、塗布膜の厚さは例えば20nm〜50nm程度から選ばれる。
【0046】
次に、ステップS22において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、150℃〜250℃で1分間〜10分間の加熱を行うことにより乾燥させ、続いて、300℃〜400℃で5分間〜20分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【0047】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップS21に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップS22の仮焼成を行う。このような処理を、所望の厚さ(例えば200nm〜300nm)の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、2回〜30回程度である。
【0048】
所望の厚さの強誘電体膜が得られた後には、ステップS3において、強誘電体膜に対し、不活性ガス中で450℃〜600℃の本焼成を行う。本焼成の時間は、例えば5分間〜30分間とする。
【0049】
次いで、ステップS4において、強誘電体膜上に、上部電極4の元となる膜である上部電極膜を形成する。
【0050】
続いて、ステップS5において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極4、容量絶縁膜3及び下部電極2が形成され、これに伴って、強誘電体キャパシタ5が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【0051】
ステップS3の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス(例えば希ガス、窒素ガス)を用いてもよい。
【0052】
また、ステップS3の焼成を600℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Wシリサイド、Tiシリサイド、Coシリサイド又はNiシリサイド等が用いられ、これらの耐熱温度(600℃程度)以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
(第2の実施形態)
次に、本発明の第2の実施形態に係るスタック型の強誘電体メモリ(半導体装置)の製造方法について説明する。図4乃至図10は、本発明の第2の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【0053】
先ず、図4に示すように、シリコン基板等の半導体基板11の表面に、例えばSTI(shallow trench isolation)により素子分離領域12を形成する。次いで、素子分離領域12により区画された素子活性領域において、半導体基板11の表面にウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、低濃度不純物拡散層16、サイドウォール20、高濃度不純物拡散層15及びシリサイド層19をウェル13の表面に形成することにより、MOSトランジスタ14を形成する。1組の低濃度不純物拡散層16及び高濃度不純物拡散層15から1個のソース・ドレイン領域が構成される。なお、各MOSトランジスタ14には、2個のソース・ドレイン領域を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
【0054】
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面にシリコン酸化膜22を、例えば有機CVD法により形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。
【0055】
その後、図5に示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜22及びシリコン酸窒化膜21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜23として、50nmのTiN膜及び30nmのTi膜からなる積層膜を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ24を形成する。平坦化終了後、NH3ガスを用いたプラズマにて、シリコン酸化膜22(層間絶縁膜)の表面を若干窒化する。
【0056】
次いで、図6に示すように、全面に本発明方法により成膜されたSRO薄膜を含む下部電極膜25、強誘電体膜26及び上部電極膜27を順次形成する(ステップS1〜S4)。強誘電体膜26としては、第1の実施形態と同様に、BFO膜を形成する。
【0057】
続いて、パターニング及びエッチング技術を用いて、上部電極膜27、強誘電体膜26及び下部電極膜25を加工することにより、上部電極膜27を上部電極とし、下部電極膜25を下部電極とし、強誘電体膜26を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する(ステップS5)。なお、この加工では、例えばプラズマTEOS(tetraethyl orthosilicate)膜及びTiN膜の積層膜(図示せず)をハードマスクとして使用し、上部電極膜27、強誘電体膜26及び下部電極膜25を一括してエッチングする。
【0058】
次に、強誘電体キャパシタを覆うアルミナ保護膜28を全面に形成する。アルミナ保護膜28は、例えばCVD法により形成し、その厚さは、例えば5乃至20nm、本実施形態では10nmとする。アルミナ保護膜28のステップカバレッジは良好である。続いて、550℃でO2雰囲気の炉内アニールを60分間行うことにより、強誘電体膜26に生じたエッチングダメージを回復させる。
【0059】
次いで、図7に示すように、全面に層間絶縁膜29を成膜した後、これをCMPにより平坦化する。層間絶縁膜29としては、例えばシリコン酸化膜を成膜する。CMP後の残し膜厚は、例えば上部電極27上で400nmとする。
【0060】
続いて、図8に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜29及びアルミナ保護膜28に、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続されたWプラグ24まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜30として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ31を形成する。その後、例えば350℃でN2プラズマに層間絶縁膜29及びWプラグ31の表面を晒す。このプラズマ処理の時間は、例えば120秒間である。
【0061】
次いで、全面にW酸化防止膜(図示せず)を形成する。W酸化防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば100nm程度とする。そして、パターニング及びエッチング技術を用いて、図9に示すように、W酸化防止膜及び層間絶縁膜29に、上部電極膜27まで到達するコンタクトホールと、下部電極膜25まで到達するコンタクトホール(図示せず)とを形成する。続いて、層間絶縁膜29の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば550℃でO2雰囲気の炉内アニールとしてもよく、その時間は例えば60分間である。このアニールの後、W酸化防止膜をエッチバックにより除去する。
【0062】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが70nmのTiN膜と5nmのTi膜との積層膜を形成し、配線材料膜としては、例えば厚さが400nmのAl−Cu合金膜を形成し、上層のグルー膜としては、例えば厚さが30nmのTiN膜と60nmのTi膜との積層膜を形成する。
【0063】
次いで、上層のグルー膜上に反射防止膜(図示せず)を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばSiON膜を形成し、その厚さは例えば30nm程度とする。このようなエッチングにより、図9に示すように、Wプラグ31及び/又は上部電極膜27に電気的に接続されるグルー膜32、配線33及びグルー膜34が形成される。
【0064】
その後、図10に示すように、全面に層間絶縁膜35を成膜した後、これをCMPにより平坦化する。層間絶縁膜35としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜35に、グルー膜34まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜36として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ37を形成する。
【0065】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜27に接続された配線33がプレート線に接続されるようにし、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続された配線33がビット線に接続されるようにする。ゲート電極18については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極18がワード線に接続されるようにしてもよい。
【0066】
このようにして製造された強誘電体メモリでは、第1の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第1の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、65nmルールのプロセスに適用した場合には、最大メモリ容量を256Mbit程度とすることも可能である。
【0067】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の3次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【0068】
以上のように、本発明で得られるペロブスカイト型酸化物薄膜を下部電極として用いて、微細化された強誘電体キャパシタを搭載した半導体装置を提供しうる。
【0069】
このように、本発明によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜としてペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体が得られる。このペロブスカイト型酸化物薄膜を含む積層体は優れた特性を有する半導体装置を提供しうる。
【実施例】
【0070】
以下、実施例により本発明を詳細に説明する。
実施例1
(1)Si(001)基板上に蛍石構造のCeO2/YSZバッファー層上にペロブスカイト型酸化物薄膜SROをPLD法を用いて積層した。用いた成膜条件を次に示す。
(a)レーザー KrF エキシマ(248nm)
(b)ターゲット YSZ(8モル%イットリア)、CeO2、SrCO3、TiO2、LSCO、SrTiO3(STO)、SRO
(c)基板 Si(001)
(d)周波数(Hz) SrCO3、TiO2:1Hz
YSZ、CeO2、LSCO、STO、SRO:5Hz
(e)膜厚(nm) YSZ:15、CeO2:50、SrCO3: 1-6、TiO2:1-6、LSCO:50、
STO:90、SRO:80-240
(f)基板温度(℃)YSZ、CeO2:750、STO、SrCO3、TiO2:700、LSCO:400-600、
SRO:400-800
(g)酸素分圧(mtorr)YSZ、CeO2、LSCO、STO、SrCO3、TiO2:0.55、SRO:0.55-300
SROの(001)配向性(XRD測定からI(002)/(I(002)+I(110))×100%式を用いて計算)に及ぼす成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を検討した。
【0071】
いずれの条件を変化させても、SRO薄膜は(001)と(110)の混合配向を示し、(001)配向の最大値は80%程度であった。CeO2/YSZバッファー層の上に直接SRO薄膜を形成しても(001)単独配向は得られないことがわかった。
【0072】
(2)次に、SROの配向性を制御する目的で、Si基板上に形成したCeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのTiO2を導入した。このときは、SROの配向性は(001)と(111)の2つの配向性を示し、I(002)/(I(002)+I(111))×100%式を用いたSRO(001)の割合(図11)は、TiO2層の導入によって単調に減少を続け、1nmより厚いときは、(111) 配向がほぼ100%の割合を示す。図12にはTiO2層の厚さが2nm程度以上のときのSRO薄膜の配向モデルを示す。
【0073】
(3)さらに、CeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのSrOバッファー層を導入した。このときは、X線回折図形からSROの配向性は(001)と(110)の2つの配向性を示し、SrOバッファー層の厚さで、0.5nm付近および、3nm以上で、ほぼ完全な(001)配向を示すことが分った。I(002)/(I(002)+I(110))×100%式を用いて、SrO層の厚さに対するSRO(001)の割合を図13に示す。図中にはSrTiO3を成膜したときの(001)の割合を示している。SrOバッファー層の上に、STOを成膜したときには、SrOの膜厚が増すにつれて、(001)配向の割合が単調に増加し、最終的に100%に到達するのに対し、SROを成膜すると、SrOバッファー層の厚さが0.5nmの時に(001)配向の割合がほぼ100%になった後、一旦、低下し、SrOの膜厚が3nm程度以上になると再び、100%を示す。図14に、この例における配向モデルを示す。SrOの厚さに応じてSROの配向性が変化する理由は、STOの場合には観察されないことから、SROおよびSTOとSrOの格子ミスマッチの差に起因するものと考えられる。
実施例2
CeO2/YSZバッファー層に代えてYSZバッファー層とする以外は実施例1と同様にして、ペロブスカイト型酸化物薄膜SRO薄膜を形成させた。その結果、結晶方位制御バッファー層としてTiO2を導入すると、膜厚を3nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向(111)が得られた。また、結晶方位制御バッファー層としてSrOを導入すると、膜厚を0.5nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向(001)が得られた。図15に、得られた積層体のX線回折図形を、図16にSROの(001)割合とSrO膜厚の関係を示す。
実施例3
実施例2において、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約1nmとすることにより、結晶性が高くX線回折強度が強いペロブスカイト型酸化物薄膜(SRO)の配向(110)が得られた。
実施例4
実施例3において、結晶方位制御バッファー層(TiO2)を用いない場合でも、ペロブスカイト型酸化物薄膜(SRO)の配向(110)が得られた。
【0074】
実施例3および4で得られた(110)ペロブスカイト型酸化物薄膜を比較したところ、結晶性とX線回折強度は、結晶方位制御バッファー層を用いた実施例3のペロブスカイト型酸化物薄膜のほうが結晶性良好であった。
実施例5
実施例1で得られた、(111)配向SRO/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(CeO2/YSZ)/Si(001)の積層体の(111)配向SRO(下部電極)上に、(111)に分極軸を有する強誘電体であるBFO(111)を積層した。
【0075】
すなわち、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液をスピンコートにより塗布し(3000rpm、30秒)、厚さ30nm(?)の層を積層により形成した。ついで、得られた誘電体層を240℃で3分間、乾燥し、350℃で10分間、プレアニールした後、不活性ガス中で約550℃の温度で15分間焼成し、強誘電体層を形成した。さらに、上部電極SRO(厚さ200nm)をPLD 法で形成して強誘電体キャパシタを形成した。得られた強誘電体キャパシタのスイッチング残留分極量は約120μC/cm2であった。
【産業上の利用可能性】
【0076】
本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、FRAM(登録商標)の微細化、低電圧動作FRAM(登録商標)、リテンション、ファティーク、インプリント等の劣化が小さい高信頼性FRAM(登録商標)を可能にしうる。
【図面の簡単な説明】
【0077】
【図1】本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【図2】強誘電体キャパシタ5を製造する方法を示すフローチャートである。
【図3】図2中のステップS2の詳細を示すフローチャートである。
【図4】本発明の第2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図5】図4に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図6】図5に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図7】図6に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図8】図7に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図9】図8に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図10】図9に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図11】実施例1(2)で得られた積層体における、成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を示す。
【図12】実施例1(2)で得られた積層体の配向モデルを示す。
【図13】実施例1(3)で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【図14】実施例1(3)で得られた積層体の配向モデルを示す。
【図15】実施例2後段で得られた積層体におけるSRO薄膜の配向性を示すX線回折図形。
【図16】実施例2後段で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【符号の説明】
【0078】
1 絶縁膜
2 下部電極
3 容量絶縁膜
4 上部電極
5 強誘電体キャパシタ
25 下部電極膜
26 強誘電体膜
27 上部電極膜
【技術分野】
【0001】
本発明はペロブスカイト型酸化物薄膜の成膜方法、および得られるペロブスカイト型酸化物薄膜を含む積層体ならびにその積層体を有する半導体装置に関する。
【背景技術】
【0002】
不揮発性ランダムアクセスメモリ(NVRAM)には、たとえば、電源を切っても直前の記憶を保持することができ、さらにはランダムアクセスが可能であるという特徴がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。NVRAMの一つとして強誘電体メモリ(FRAM(登録商標))が挙げられる。強誘電体メモリは、自発分極性を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えており、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【0003】
現在実用化されている強誘電体メモリでは、1つのメモリセルに1個のトランジスタおよび1個の強誘電体キャパシタが設けられており、このような構造は1T1C型と呼ばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。一方、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。したがって、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなる。すなわち、記憶容量の増加には限界がある。
【0004】
たとえば、150nmルールのプロセスで強誘電体メモリを作製する場合、メモリセル面積を0.27μm2としたときに、強誘電体キャパシタの面積が0.11μm2となることが報告されている('2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027:非特許文献1)。
【0005】
また、現在のCMOSプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が0.13μm2程度の場合、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量(Qsw)は28μC/cm2と見積もられる。
【0006】
一方、現在実用化されている強誘電体材料は、主に、PbZr1−xTixO3およびSrBi2Ta2O9である。PbZr1−xTixO3のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大40μC/cm2程度であり、SrBi2Ta2O9のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大15μC/cm2程度である。したがって、強誘電体材料としてPbZr1−xTixO3を用いれば、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量を確保できる。しかし、実際のデバイス製造においてはメモリセルにばらつきがあり、すべてのメモリセルを安定して動作させるためには、理論上の最小限のスイッチング残留分極量の約3倍のスイッチング残留分極量が必要である。
【0007】
したがって、すべてのメモリセルを安定して動作させるためには、強誘電体キャパシタ面積が0.13μm2程度のデバイスにおいては、PbZr1−xTixO3を用いても十分ではない。さらに、チップ面積から商業性を判断すると、この世代(150nmルールから90nmルール)の1チップ当たりの最大メモリ容量は64Mbitと考えられる。このため、従来の技術では、より一層の微細化および大容量化が困難である。
【0008】
特開2005−11931号公報(特許文献1)には、BiFeO3からなる強誘電体層を形成する方法が記載されている。たとえば、正方晶系で(001)配向の強誘電体層(BiFeO3)を形成するための、その下地(電極)の構造および形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、このままでは強誘電体メモリに使用することはできない。たとえば、スイッチング残留分極量が十分ではなく、またリーク電流を十分に抑えることができない。具体的には、BiFeO3の常温におけるリーク電流は10−2A/cm2以上であるからである。
【0009】
特開2000−49285号公報(特許文献2)には、強誘電体層(ペロブスカイト型酸化物薄膜)を窒素雰囲気中で熱処理すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献2には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載はなく、またその具体的な方法および効果について詳細な説明がない。
【0010】
また、特開2000−32731号公報(特許文献3)には、ゾルゲル法により種々の金属酸化物薄膜を形成する方法が記載されている。しかしながら、特許文献3には、金属酸化物薄膜の電気特性を良好にするための具体的な方法が開示されていない。
【0011】
このように、従来、強誘電体キャパシタのスイッチング残留分極量をさらに増大させるために有効な技術が要請されているが、十分なものは提供されていない。
【0012】
【特許文献1】特開2005−11931号公報
【特許文献2】特開2000−49285号公報
【特許文献3】特開2000−327311号公報
【非特許文献1】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【0013】
そこで、本発明の課題は、上記の問題を解決した強誘電体キャパシタ等の下部電極として好適なペロブスカイト型酸化物薄膜を得るための成膜方法、そのペロブスカイト型酸化物薄膜を有する半導体装置を提供することである。
【課題を解決するための手段】
【0014】
上記の課題を解決するために本発明は下記の発明を提供する。
(1)基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法;
(2)前記基板がSi、GaAs、AlNおよびSiCから選ばれる上記(1)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(3)前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む上記(1)もしくは(2)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(4)前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である上記(1)〜(3)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(5)前記結晶方位制御バッファー層の厚さが0.1〜500nmである上記(1)〜(4)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(6)前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である上記(1)〜(5)のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法;
(7)基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は(111)もしくは(001)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体;
(8)前記基板(001)がSi、GaAs、AlNおよびSiCから選ばれる上記(7)に記載のペロブスカイト型酸化物薄膜を含む積層体;
(9)前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む上記(7)もしくは(8)に記載のペロブスカイト型酸化物薄膜を含む積層体;
(10)前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である上記(7)〜(9)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(11)前記結晶方位制御バッファー層の厚さが0.1〜500nmである上記(7)〜(10)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(12)前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である上記(7)〜(11)のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体;
(13)基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法;
(14)さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とする上記(13)記載のペロブスカイト型酸化物薄膜の配向性制御方法;
(15)基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法;
(16)上記(1)〜(6)のいずれかに記載の(111)、(001)もしくは(110)のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
(17)前記第2のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である上記(16)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(18)前記強誘電体薄膜がBiFeO3である上記(17)に記載のペロブスカイト型酸化物薄膜の成膜方法;
(19)基板の(001)面に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体;
(20)基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、(111)に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含むことを特徴とする半導体装置;
(21)前記蛍石型構造のバッファー層がYSZ、CeO2のいずれか、またはその積層構造を含む上記(20)に記載の半導体装置;
(22)前記結晶方位制御バッファーがTiO2を含む上記(20)もしくは(21)に記載の半導体装置;
(23)前記下部電極がSrRuO3を含む上記(20)〜(22)のいずれかに記載の半導体装置;
(24)前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む上記(21)〜(23)のいずれかに記載の半導体装置;ならびに
(25)前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも1つを含む上記(20)〜(24)のいずれかに記載の半導体装置、
である。
【発明の効果】
【0015】
本発明によれば、 (111)もしくは(001)のいずれかに配向したペロブスカイト型酸化物薄膜、さらには(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を容易に得ることができる。さらに、これらの所望の面方位に配向したペロブスカイト型酸化物薄膜を下部電極として、その上に強誘電体薄膜等を積層することにより、優れた特性の強誘電体層等を得ることができ、これを有する半導体装置を提供しうる。たとえば、本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、FRAM(登録商標)の微細化、低電圧動作FRAM(登録商標)、リテンション、ファティーグ、インプリント等の劣化が小さい高信頼性FRAM(登録商標)を可能にしうる。
【発明を実施するための最良の形態】
【0016】
本発明のペロブスカイト型酸化物薄膜の成膜方法においては、基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とする。
【0017】
上記の基板はいわゆるダイヤモンド型結晶構造もしくはそれに類似する結晶構造、たとえばウルツ鉱型構造、を有するものが好適であり、通常Si、GaAs、AlNおよびSiCから選ばれ、特にSiが好適である。
【0018】
上記のバッファー層は、基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含むように構成され、蛍石型構造を有するものから選ばれる。基板(001)がSiの場合には酸化防止層として部分安定化ジルコニア(PSZ)、たとえばイットリアで部分安定化したYSZ、またはハフニア(HfO2)が好適に用いられる。格子整合層は基板と積層する層の格子ミスマッチを減少、解消させ、拡散防止層は上方の層中の成分の拡散を防止する目的を有し、CeO2(セリア)、HfO2、ThO2(トリア)、UO2(ウラニア)等が挙げられるが、CeO2 が好適である。酸化防止層、格子整合層および拡散防止層は一層で2つ以上の機能を有する場合が多いので、たとえば上記のCeO2 またはYSZ一層とすることもできる。上記のバッファー層は、好適にはCeO2/YSZもしくはYSZが使用される。また、これらのバッファー層は絶縁膜としての機能も有する。バッファー層の膜厚は、その種類、構成によっても異なるが、通常 1〜500nmの範囲から選ばれる。
【0019】
結晶方位制御バッファー層はその上に形成するペロブスカイト型酸化物薄膜の面方位配向性を制御する機能を果たし、さらには結晶性も向上させ得るが、TiO2 、SrOもしくはRuO2 が好適である。
【0020】
結晶方位制御バッファー層の膜厚は、その種類により異なるが、その上に形成するペロブスカイト型酸化物薄膜が所望の配向を得るように、0.1〜500nm、好ましくは0.3〜200nm程度から選ばれる。
【0021】
結晶方位制御バッファー層上に積層されるペロブスカイト型酸化物は、絶縁性の酸化物から導電性の酸化物まで様々なものを適用できるが、たとえば強誘電性薄膜/下部電極の組合せで用いるときには、強誘電体の分極を有効に利用するために特定の配向性を有する必要があるため、下部電極としてペロブスカイト型導電性酸化物薄膜を用いることが望ましい。この場合、配向性制御の容易さから、好適にはSrRuO3(SRO)、LaNiO3(LNO)もしくはLaSrCoO3 (LSCO)が選ばれる。これらのペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。膜厚は、10〜500nm程度から選ばれる。
【0022】
本発明方法において、上記の蛍石型構造のバッファー層、結晶方位制御バッファー層およびペロブスカイト型酸化物薄膜の積層は、気相法であれば特に制限されず、たとえばPLD,スパッタ等のPVD法、またはMOCVD法等のCVD法、の常法によることができる。
【0023】
積層されるペロブスカイト型酸化物は(111)もしくは(001)、または(111)、(001)もしくは(110)、のいずれかに配向してなる。
【0024】
すなわち、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御しうる。
【0025】
たとえば、後述するようにペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(CeO2/YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を2nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(111)としうる。また、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(SrO)/蛍石型構造のバッファー層(セリア/YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を2nm以上もしくは0.5nmとすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)としうる。さらに、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を3nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(111)としうる。また、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(SrO)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を0.5nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)としうる。
【0026】
一方、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、さらに該蛍石型構造のバッファー層の最適な選択(最適化)をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御しうる。
【0027】
たとえば、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約1nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向を(110)としうる。
【0028】
さらには、本発明のペロブスカイト型酸化物薄膜によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、結晶方位制御バッファー層を用いないで、該蛍石型構造のバッファー層の最適な選択をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御しうる。
【0029】
たとえば、ペロブスカイト型酸化物薄膜(SRO)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、蛍石型構造バッファー層としてCeO2/ YSZをYSZに変更することによりペロブスカイト型酸化物薄膜(SRO)の配向を(001)と(110)の混合配向から、完全な(110)としうる。
【0030】
蛍石型構造バッファー層としてYSZを用いて(110)配向を得る場合でも、ペロブスカイト型酸化物薄膜と蛍石型構造バッファー層の間に結晶方位制御バッファー層を導入させる方法のほうが得られるペロブスカイト型酸化物薄膜の結晶性が大幅に向上するので好適である。
【0031】
本発明方法によれば、上記のように、基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、該ペロブスカイト型酸化物薄膜は(111)、(001)もしくは(110)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体を得ることができる。
【0032】
本発明の成膜方法もしくは配向性制御方法により得られた、(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することができる。積層する第2のペロブスカイト型酸化物薄膜としては、強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜等が挙げられる。強誘電体薄膜としてはBiFeO3、PbTiO3、Pb(Zr,Ti)O3、BiFeO3、SrBi2Ta2O9(SBT)、(Bi,La)4Ti3O3 (BLT), Bi4Ti3O12(BIT)等、圧電体薄膜としては、PbTiO3、Pb(Zr,Ti)O3等、そして電気光学薄膜としては、(Pb,La)(Zr,Ti) O3(PLZT)、Pb(Zr,Ti)O3、LiTiO3、LiNbO3等、が挙げられる。また、(Ba,Sr)TiO3等のチューナブルキャパシタもペロブスカイト型酸化物薄膜として積層しうる。上記の例示されたペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。たとえば、強誘電体BiFeO3は、特性を向上させるために少量のMn、La、Ni、Co、Cr等を添加されていてもよい。
【0033】
これらのペロブスカイト型酸化物薄膜の形成は、気相法であってもゾルゲル法のような液相法であってもよい。その膜厚はその種類、目的等により異なるが、通常5〜500nm程度である。
【0034】
たとえば、ゾルゲル法による場合、強誘電体薄膜として最も好適なBiFeO3(BFO)薄膜はゾルゲル法により形成した塗布膜を、不活性ガス雰囲気中で焼成することにより得られる。
【0035】
たとえば、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液を塗布して誘電体層を形成する。この場合、スピンコートにより形成し、昇温する工程を繰り返すことで、必要とする厚さの層を積層により形成することが好ましい。ついで、得られた誘電体層を、不活性ガス中で450〜650℃程度の温度で5〜30分間程度焼成し、強誘電体層を形成することができる。さらに、常法により上部電極を形成して強誘電体キャパシタを形成することができる。
【0036】
本発明の半導体装置は、たとえば基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、(111)に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含む。ここで、前記蛍石型構造のバッファー層としてはYSZ、CeO2のいずれか、またはその積層構造を含むのが好適である。
【0037】
前記強誘電体層としては、La、Ni、Co、Mn、Crの少なくとも1つを含むBFOが好適である。
【0038】
以下、本発明のペロブスカイト型酸化物薄膜を下部電極として用いる実施形態について、添付の図面を参照して具体的に説明する。
(第1の実施形態)
図1は第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【0039】
シリコン基板等の上又は上方に形成された絶縁膜(YSZ)1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。
【0040】
下部電極2としては、本発明の成膜方法によりペロブスカイト型酸化物薄膜(SRO)が形成されている。上部電極4としては、例えば、Pt膜、Ir膜若しくはRu膜等の貴金属膜、又はIrO2膜、SrRuO3膜、YBCO膜又はLSCO膜等の導電性酸化物膜が形成されている。
【0041】
また、容量絶縁膜3としては、BFO膜が形成されている。
【0042】
次に、強誘電体キャパシタ5を製造する方法について説明する。図2は、強誘電体キャパシタ5を製造する方法を示すフローチャートであり、図3は、図2中のステップS2の詳細を示すフローチャートである。
【0043】
先ず、ステップS1において、シリコン基板等の上又は上方に形成された絶縁膜1上に、下部電極2の元となる膜である下部電極膜を本発明方法により形成する。
【0044】
次に、ステップS2において、下部電極膜上に、容量絶縁膜3の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、BFO膜をゾル・ゲル法により形成する。
【0045】
また、BFO膜の形成に当たっては、図3に示すように、先ず、ステップS21において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を2000rpm〜3500rpmとし、塗布時間を10秒間〜60秒間とする。また、塗布膜の厚さは例えば20nm〜50nm程度から選ばれる。
【0046】
次に、ステップS22において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、150℃〜250℃で1分間〜10分間の加熱を行うことにより乾燥させ、続いて、300℃〜400℃で5分間〜20分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【0047】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップS21に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップS22の仮焼成を行う。このような処理を、所望の厚さ(例えば200nm〜300nm)の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、2回〜30回程度である。
【0048】
所望の厚さの強誘電体膜が得られた後には、ステップS3において、強誘電体膜に対し、不活性ガス中で450℃〜600℃の本焼成を行う。本焼成の時間は、例えば5分間〜30分間とする。
【0049】
次いで、ステップS4において、強誘電体膜上に、上部電極4の元となる膜である上部電極膜を形成する。
【0050】
続いて、ステップS5において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極4、容量絶縁膜3及び下部電極2が形成され、これに伴って、強誘電体キャパシタ5が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【0051】
ステップS3の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス(例えば希ガス、窒素ガス)を用いてもよい。
【0052】
また、ステップS3の焼成を600℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Wシリサイド、Tiシリサイド、Coシリサイド又はNiシリサイド等が用いられ、これらの耐熱温度(600℃程度)以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
(第2の実施形態)
次に、本発明の第2の実施形態に係るスタック型の強誘電体メモリ(半導体装置)の製造方法について説明する。図4乃至図10は、本発明の第2の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【0053】
先ず、図4に示すように、シリコン基板等の半導体基板11の表面に、例えばSTI(shallow trench isolation)により素子分離領域12を形成する。次いで、素子分離領域12により区画された素子活性領域において、半導体基板11の表面にウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、低濃度不純物拡散層16、サイドウォール20、高濃度不純物拡散層15及びシリサイド層19をウェル13の表面に形成することにより、MOSトランジスタ14を形成する。1組の低濃度不純物拡散層16及び高濃度不純物拡散層15から1個のソース・ドレイン領域が構成される。なお、各MOSトランジスタ14には、2個のソース・ドレイン領域を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
【0054】
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面にシリコン酸化膜22を、例えば有機CVD法により形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。
【0055】
その後、図5に示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜22及びシリコン酸窒化膜21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜23として、50nmのTiN膜及び30nmのTi膜からなる積層膜を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ24を形成する。平坦化終了後、NH3ガスを用いたプラズマにて、シリコン酸化膜22(層間絶縁膜)の表面を若干窒化する。
【0056】
次いで、図6に示すように、全面に本発明方法により成膜されたSRO薄膜を含む下部電極膜25、強誘電体膜26及び上部電極膜27を順次形成する(ステップS1〜S4)。強誘電体膜26としては、第1の実施形態と同様に、BFO膜を形成する。
【0057】
続いて、パターニング及びエッチング技術を用いて、上部電極膜27、強誘電体膜26及び下部電極膜25を加工することにより、上部電極膜27を上部電極とし、下部電極膜25を下部電極とし、強誘電体膜26を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する(ステップS5)。なお、この加工では、例えばプラズマTEOS(tetraethyl orthosilicate)膜及びTiN膜の積層膜(図示せず)をハードマスクとして使用し、上部電極膜27、強誘電体膜26及び下部電極膜25を一括してエッチングする。
【0058】
次に、強誘電体キャパシタを覆うアルミナ保護膜28を全面に形成する。アルミナ保護膜28は、例えばCVD法により形成し、その厚さは、例えば5乃至20nm、本実施形態では10nmとする。アルミナ保護膜28のステップカバレッジは良好である。続いて、550℃でO2雰囲気の炉内アニールを60分間行うことにより、強誘電体膜26に生じたエッチングダメージを回復させる。
【0059】
次いで、図7に示すように、全面に層間絶縁膜29を成膜した後、これをCMPにより平坦化する。層間絶縁膜29としては、例えばシリコン酸化膜を成膜する。CMP後の残し膜厚は、例えば上部電極27上で400nmとする。
【0060】
続いて、図8に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜29及びアルミナ保護膜28に、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続されたWプラグ24まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜30として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ31を形成する。その後、例えば350℃でN2プラズマに層間絶縁膜29及びWプラグ31の表面を晒す。このプラズマ処理の時間は、例えば120秒間である。
【0061】
次いで、全面にW酸化防止膜(図示せず)を形成する。W酸化防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば100nm程度とする。そして、パターニング及びエッチング技術を用いて、図9に示すように、W酸化防止膜及び層間絶縁膜29に、上部電極膜27まで到達するコンタクトホールと、下部電極膜25まで到達するコンタクトホール(図示せず)とを形成する。続いて、層間絶縁膜29の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば550℃でO2雰囲気の炉内アニールとしてもよく、その時間は例えば60分間である。このアニールの後、W酸化防止膜をエッチバックにより除去する。
【0062】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが70nmのTiN膜と5nmのTi膜との積層膜を形成し、配線材料膜としては、例えば厚さが400nmのAl−Cu合金膜を形成し、上層のグルー膜としては、例えば厚さが30nmのTiN膜と60nmのTi膜との積層膜を形成する。
【0063】
次いで、上層のグルー膜上に反射防止膜(図示せず)を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばSiON膜を形成し、その厚さは例えば30nm程度とする。このようなエッチングにより、図9に示すように、Wプラグ31及び/又は上部電極膜27に電気的に接続されるグルー膜32、配線33及びグルー膜34が形成される。
【0064】
その後、図10に示すように、全面に層間絶縁膜35を成膜した後、これをCMPにより平坦化する。層間絶縁膜35としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜35に、グルー膜34まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜36として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ37を形成する。
【0065】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜27に接続された配線33がプレート線に接続されるようにし、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続された配線33がビット線に接続されるようにする。ゲート電極18については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極18がワード線に接続されるようにしてもよい。
【0066】
このようにして製造された強誘電体メモリでは、第1の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第1の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、65nmルールのプロセスに適用した場合には、最大メモリ容量を256Mbit程度とすることも可能である。
【0067】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の3次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【0068】
以上のように、本発明で得られるペロブスカイト型酸化物薄膜を下部電極として用いて、微細化された強誘電体キャパシタを搭載した半導体装置を提供しうる。
【0069】
このように、本発明によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板(001)上に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜としてペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体が得られる。このペロブスカイト型酸化物薄膜を含む積層体は優れた特性を有する半導体装置を提供しうる。
【実施例】
【0070】
以下、実施例により本発明を詳細に説明する。
実施例1
(1)Si(001)基板上に蛍石構造のCeO2/YSZバッファー層上にペロブスカイト型酸化物薄膜SROをPLD法を用いて積層した。用いた成膜条件を次に示す。
(a)レーザー KrF エキシマ(248nm)
(b)ターゲット YSZ(8モル%イットリア)、CeO2、SrCO3、TiO2、LSCO、SrTiO3(STO)、SRO
(c)基板 Si(001)
(d)周波数(Hz) SrCO3、TiO2:1Hz
YSZ、CeO2、LSCO、STO、SRO:5Hz
(e)膜厚(nm) YSZ:15、CeO2:50、SrCO3: 1-6、TiO2:1-6、LSCO:50、
STO:90、SRO:80-240
(f)基板温度(℃)YSZ、CeO2:750、STO、SrCO3、TiO2:700、LSCO:400-600、
SRO:400-800
(g)酸素分圧(mtorr)YSZ、CeO2、LSCO、STO、SrCO3、TiO2:0.55、SRO:0.55-300
SROの(001)配向性(XRD測定からI(002)/(I(002)+I(110))×100%式を用いて計算)に及ぼす成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を検討した。
【0071】
いずれの条件を変化させても、SRO薄膜は(001)と(110)の混合配向を示し、(001)配向の最大値は80%程度であった。CeO2/YSZバッファー層の上に直接SRO薄膜を形成しても(001)単独配向は得られないことがわかった。
【0072】
(2)次に、SROの配向性を制御する目的で、Si基板上に形成したCeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのTiO2を導入した。このときは、SROの配向性は(001)と(111)の2つの配向性を示し、I(002)/(I(002)+I(111))×100%式を用いたSRO(001)の割合(図11)は、TiO2層の導入によって単調に減少を続け、1nmより厚いときは、(111) 配向がほぼ100%の割合を示す。図12にはTiO2層の厚さが2nm程度以上のときのSRO薄膜の配向モデルを示す。
【0073】
(3)さらに、CeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのSrOバッファー層を導入した。このときは、X線回折図形からSROの配向性は(001)と(110)の2つの配向性を示し、SrOバッファー層の厚さで、0.5nm付近および、3nm以上で、ほぼ完全な(001)配向を示すことが分った。I(002)/(I(002)+I(110))×100%式を用いて、SrO層の厚さに対するSRO(001)の割合を図13に示す。図中にはSrTiO3を成膜したときの(001)の割合を示している。SrOバッファー層の上に、STOを成膜したときには、SrOの膜厚が増すにつれて、(001)配向の割合が単調に増加し、最終的に100%に到達するのに対し、SROを成膜すると、SrOバッファー層の厚さが0.5nmの時に(001)配向の割合がほぼ100%になった後、一旦、低下し、SrOの膜厚が3nm程度以上になると再び、100%を示す。図14に、この例における配向モデルを示す。SrOの厚さに応じてSROの配向性が変化する理由は、STOの場合には観察されないことから、SROおよびSTOとSrOの格子ミスマッチの差に起因するものと考えられる。
実施例2
CeO2/YSZバッファー層に代えてYSZバッファー層とする以外は実施例1と同様にして、ペロブスカイト型酸化物薄膜SRO薄膜を形成させた。その結果、結晶方位制御バッファー層としてTiO2を導入すると、膜厚を3nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向(111)が得られた。また、結晶方位制御バッファー層としてSrOを導入すると、膜厚を0.5nm以上とすることによりペロブスカイト型酸化物薄膜(SRO)の配向(001)が得られた。図15に、得られた積層体のX線回折図形を、図16にSROの(001)割合とSrO膜厚の関係を示す。
実施例3
実施例2において、ペロブスカイト型酸化物薄膜(SRO)/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(YSZ)/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約1nmとすることにより、結晶性が高くX線回折強度が強いペロブスカイト型酸化物薄膜(SRO)の配向(110)が得られた。
実施例4
実施例3において、結晶方位制御バッファー層(TiO2)を用いない場合でも、ペロブスカイト型酸化物薄膜(SRO)の配向(110)が得られた。
【0074】
実施例3および4で得られた(110)ペロブスカイト型酸化物薄膜を比較したところ、結晶性とX線回折強度は、結晶方位制御バッファー層を用いた実施例3のペロブスカイト型酸化物薄膜のほうが結晶性良好であった。
実施例5
実施例1で得られた、(111)配向SRO/結晶方位制御バッファー層(TiO2)/蛍石型構造のバッファー層(CeO2/YSZ)/Si(001)の積層体の(111)配向SRO(下部電極)上に、(111)に分極軸を有する強誘電体であるBFO(111)を積層した。
【0075】
すなわち、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液をスピンコートにより塗布し(3000rpm、30秒)、厚さ30nm(?)の層を積層により形成した。ついで、得られた誘電体層を240℃で3分間、乾燥し、350℃で10分間、プレアニールした後、不活性ガス中で約550℃の温度で15分間焼成し、強誘電体層を形成した。さらに、上部電極SRO(厚さ200nm)をPLD 法で形成して強誘電体キャパシタを形成した。得られた強誘電体キャパシタのスイッチング残留分極量は約120μC/cm2であった。
【産業上の利用可能性】
【0076】
本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、FRAM(登録商標)の微細化、低電圧動作FRAM(登録商標)、リテンション、ファティーク、インプリント等の劣化が小さい高信頼性FRAM(登録商標)を可能にしうる。
【図面の簡単な説明】
【0077】
【図1】本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【図2】強誘電体キャパシタ5を製造する方法を示すフローチャートである。
【図3】図2中のステップS2の詳細を示すフローチャートである。
【図4】本発明の第2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図5】図4に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図6】図5に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図7】図6に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図8】図7に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図9】図8に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図10】図9に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図11】実施例1(2)で得られた積層体における、成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を示す。
【図12】実施例1(2)で得られた積層体の配向モデルを示す。
【図13】実施例1(3)で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【図14】実施例1(3)で得られた積層体の配向モデルを示す。
【図15】実施例2後段で得られた積層体におけるSRO薄膜の配向性を示すX線回折図形。
【図16】実施例2後段で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【符号の説明】
【0078】
1 絶縁膜
2 下部電極
3 容量絶縁膜
4 上部電極
5 強誘電体キャパシタ
25 下部電極膜
26 強誘電体膜
27 上部電極膜
【特許請求の範囲】
【請求項1】
基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項2】
前記基板がSi、GaAs、AlNおよびSiCから選ばれる請求項1に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項3】
前記蛍石型構造のバッファー層が 前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む請求項1もしくは2に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項4】
前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である請求項1〜3のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項5】
前記結晶方位制御バッファー層の厚さが0.1〜500nmである請求項1〜4のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項6】
前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である請求項1〜5のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項7】
基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、
およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は(111)もしくは(001)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体。
【請求項8】
前記基板(001)がSi、GaAs、AlNおよびSiCから選ばれる請求項7に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項9】
前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む請求項7もしくは8に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項10】
前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である請求項7〜9のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項11】
前記結晶方位制御バッファー層の厚さが0.1〜500nmである請求項7〜10のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項12】
前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である請求項7〜11のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項13】
基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項14】
さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御することを特徴とする請求項13記載のペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項15】
基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項16】
請求項1〜6のいずれかに記載の(111)、(001)もしくは(110)のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項17】
前記第2のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である請求項16に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項18】
前記強誘電体薄膜がBiFeO3である請求項17に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項19】
基板の(001)面に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体。
【請求項20】
基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、
前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、
前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、
前記下部電極上に形成され、(111)に優先配向した強誘電体層と、
前記強誘電体層上に形成された上部電極と、
を含むことを特徴とする半導体装置。
【請求項21】
前記蛍石型構造のバッファー層がYSZ、CeO2のいずれか、またはその積層構造を含む請求項20に記載の半導体装置。
【請求項22】
前記結晶方位制御バッファーがTiO2を含む請求項20もしくは21に記載の半導体装置。
【請求項23】
前記下部電極がSrRuO3を含む請求項20〜22のいずれかに記載の半導体装置。
【請求項24】
前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む請求項21〜23のいずれかに記載の半導体装置。
【請求項25】
前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも1つを含む請求項20〜24のいずれかに記載の半導体装置。
【請求項1】
基板の(001)面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して(111)、(001)もしくは(110)のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項2】
前記基板がSi、GaAs、AlNおよびSiCから選ばれる請求項1に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項3】
前記蛍石型構造のバッファー層が 前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む請求項1もしくは2に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項4】
前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である請求項1〜3のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項5】
前記結晶方位制御バッファー層の厚さが0.1〜500nmである請求項1〜4のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項6】
前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である請求項1〜5のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項7】
基板の(001)面に蛍石型構造のバッファー層、結晶方位制御バッファー層、
およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は(111)もしくは(001)のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体。
【請求項8】
前記基板(001)がSi、GaAs、AlNおよびSiCから選ばれる請求項7に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項9】
前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも1層以上を含む請求項7もしくは8に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項10】
前記結晶方位制御バッファー層がTiO2 、SrOもしくはRuO2 である請求項7〜9のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項11】
前記結晶方位制御バッファー層の厚さが0.1〜500nmである請求項7〜10のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項12】
前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である請求項7〜11のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項13】
基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項14】
さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように制御することを特徴とする請求項13記載のペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項15】
基板の(001)面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を(111)もしくは(001)のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を(110)に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項16】
請求項1〜6のいずれかに記載の(111)、(001)もしくは(110)のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第2のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項17】
前記第2のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である請求項16に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項18】
前記強誘電体薄膜がBiFeO3である請求項17に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項19】
基板の(001)面に、蛍石型構造のバッファー層;結晶方位制御バッファー層;下部電極として(111)、(001)もしくは(110)のいずれかに配向しているペロブスカイト型酸化物薄膜;ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体。
【請求項20】
基板の(001)面上に形成され、(001)に優先配向した蛍石型構造のバッファー層と、
前記バッファー層上に形成され、(001)に優先配向した結晶方位制御バッファー層と、
前記結晶方位制御バッファー層上に形成され、(111)に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、
前記下部電極上に形成され、(111)に優先配向した強誘電体層と、
前記強誘電体層上に形成された上部電極と、
を含むことを特徴とする半導体装置。
【請求項21】
前記蛍石型構造のバッファー層がYSZ、CeO2のいずれか、またはその積層構造を含む請求項20に記載の半導体装置。
【請求項22】
前記結晶方位制御バッファーがTiO2を含む請求項20もしくは21に記載の半導体装置。
【請求項23】
前記下部電極がSrRuO3を含む請求項20〜22のいずれかに記載の半導体装置。
【請求項24】
前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む請求項21〜23のいずれかに記載の半導体装置。
【請求項25】
前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも1つを含む請求項20〜24のいずれかに記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2009−70926(P2009−70926A)
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願番号】特願2007−236002(P2007−236002)
【出願日】平成19年9月11日(2007.9.11)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願日】平成19年9月11日(2007.9.11)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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