マイクロストリップ線路、その製造方法、インダクタ素子及び高周波半導体装置
【課題】 マイクロストリップ線路の線路幅の狭小化を行なったとしても、導体損失が増加しないようにする。
【解決手段】 半絶縁性ＧａＡｓからなる基板１１上には、接地電極１２と、厚さが約０．５μｍのチタン酸ストロンチウムからなる誘電体層１３と、線状導体層１４とにより構成されるマイクロストリップ線路が形成されている。線状導体層１４は、幅が約０．５μｍの狭小部１４ａと、幅が約５μｍの幅広部１４ｂとにより構成されている。この線状導体層１４は、異なる材料からなる積層体であって、基板１１側から順次形成された、厚さが約０．１μｍの窒化タングステンシリコンからなる第１層１５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層１６と、厚さが約３μｍのＡｕからなる第３層１７とから構成されている。
【解決手段】 半絶縁性ＧａＡｓからなる基板１１上には、接地電極１２と、厚さが約０．５μｍのチタン酸ストロンチウムからなる誘電体層１３と、線状導体層１４とにより構成されるマイクロストリップ線路が形成されている。線状導体層１４は、幅が約０．５μｍの狭小部１４ａと、幅が約５μｍの幅広部１４ｂとにより構成されている。この線状導体層１４は、異なる材料からなる積層体であって、基板１１側から順次形成された、厚さが約０．１μｍの窒化タングステンシリコンからなる第１層１５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層１６と、厚さが約３μｍのＡｕからなる第３層１７とから構成されている。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロストリップ線路及びその製造方法、インダクタ素子並びに高周波半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の無線通信機器の利用者は年々増加しており、これら無線通信機器の携帯用端末機器の小型化及び低コスト化に対する要求はますます高まっている。携帯端末機器の主要な構成要素である高周波装置は、これまで能動素子と受動素子とを基板上に別体に集積化するマルチチップＩＣ（Multichip IC）から、これらの素子を基板上に一体に形成する、いわゆるＭＭＩＣ（Monolithic Microwave IC）化によって、低コスト化が図られてきた。
【０００３】図１５は従来の高周波回路を示し、図１６は図１５に示す高周波回路を基板上に実現した高周波半導体装置の平面構成を示している。図１６において、図１５に示す構成要素と同一の構成要素には同一の符号を付している。
【０００４】図１５及び図１６に示すように、入力端子３１１と直流遮蔽容量３０６との間に設けられているスパイラルインダクタ３０２、３０３及び増幅用ＦＥＴ３０１のドレインと出力端子３１２との間に設けられているスパイラルインダクタ３０４、３０５並びに増幅用ＦＥＴ３０１のゲートに直列に接続されている直流遮蔽容量３０６は、能動素子である増幅用ＦＥＴ３０１と比べて、大きな面積を占めていることが分かる。
【０００５】高周波半導体装置の一層の低コスト化を実現するには、これら受動素子の小型化を図り、１スライス当たりのチップ収穫率を高める必要がある。これまで、高誘電体であるストロンチウムチタン酸化物（ＳＴＯ）を直流遮蔽容量やバイパス容量の誘電体として用いることにより、容量面積を低減し、チップ面積を縮小することが行なわれている（ＧａＡｓ ＩＣシンポジウム １９９８）。
【０００６】また、特開平８−１１６０２８号公報及び特開平９−１４８５２５号公報には、マイクロストリップ線路の誘電体にＳＴＯを用いて、信号電磁波の波長を短縮することにより、インダクタ素子の小型化を図る技術を開示している。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従来のマイクロストリップ線路は、一般に線路の特性インピーダンスの高インピーダンス化又はインダクタの高インダクタンス化を図るために線路幅を縮小すると、線路の断面積が縮小されて導体損が増えるため、ＭＭＩＣの特性が劣化するという問題がある。
【０００８】特に、特開平８−１１６０２８号公報又は特開平９−１４８５２５号公報のマイクロストリップ線路は誘電体に高誘電体を用いているため、高インピーダンス化を図るには、線路幅を０．５μｍ以下にまで縮小する必要があり、実用上の問題がある。これは、スパッタ法やＣＶＤ法等の物理的蒸着又は化学的蒸着法により形成される誘電体薄膜は厚膜化が難しいためである。一般に、マイクロストリップ線路を高インピーダンス化するには、線状導体部の幅を小さくする必要があり、その際に、線状導体部の損失が大きくなる。
【０００９】本発明は、前記従来の問題を解決し、マイクロストリップ線路の高インピーダンス化又はインダクタ素子の高インダクタ化を図るために線路幅の狭小化を行なったとしても、導体損失が増加しないようにすることを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するため、本発明に係るマイクロストリップ線路は、接地導体層と、接地導体層の上に形成された誘電体層と、誘電体層の上に形成された線状の線状導体層とを備え、線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、該断面の下部が幅広部よりも幅が小さい狭小部である。
【００１１】本発明のマイクロストリップ線路によると、線状導体層が延びる方向に対して垂直な方向の断面において、上部が幅広部であり、下部が幅広部よりも幅が小さい狭小部であるため、誘電体層に近い側で高インピーダンス化及び高インダクタンス化を図れると共に、誘電体層から離れた上部は、狭小部よりも幅が広いため、導体損失が増加しない。
【００１２】本発明のマイクロストリップ線路は、接地導体層の下側に、該接地導体層を保持する誘電体からなる基板をさらに備え、誘電体層の誘電率が基板の誘電率よりも大きいことが好ましい。このようにすると、線状導体を伝播する高周波信号の波長が小さくなるため、高周波回路を小型化できる。
【００１３】本発明のマイクロストリップ線路において、誘電体層がチタン酸化物を含むことが好ましい。
【００１４】この場合に、チタン酸化物がチタン酸ストロンチウムであることが好ましい。
【００１５】本発明に係るマイクロストリップ線路の製造方法は、誘電体からなる基板の上に接地導体層を形成する工程と、接地導体層の上に誘電体層を形成する工程と、誘電体層の上に、線状の開口部を持つマスクパターンを形成する工程と、開口部を含むマスクパターンの上に線状導体層形成層を堆積する工程と、マスクパターン上の線状導体層形成層の幅が開口部の幅よりも大きくなるように線状導体層形成層を成形する工程とを備えている。
【００１６】本発明のマイクロストリップ線路の製造方法によると、線状の開口部を含むマスクパターンの上に線状導体層形成層を堆積した後、マスクパターン上の線状導体層形成層の幅が開口部の幅よりも大きくなるように線状導体層形成層を成形することにより、線状導体層形成層から、断面上部が幅広部で、断面下部が幅広部よりも小さい線状導体層を形成するため、本発明に係るマイクロストリップ線路の線状導体層における幅広部と狭小部とを確実に形成できる。
【００１７】本発明に係るインダクタ素子は、本発明に係るマイクロストリップ線路の線状導体層を有し、該線状導体層は、誘電体層と平行な面内でスパイラル状に形成されている。
【００１８】本発明に係る高周波半導体装置は、基板上に形成された能動素子と、基板上に形成され、能動素子に対する入出力信号を伝播するマイクロストリップ線路とを備え、マイクロストリップ線路は、基板上に形成された接地導体層と、接地導体層の上に形成された誘電体層と、誘電体層の上に形成された線状の線状導体層とを有し、線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、該断面の下部が幅広部よりも幅が小さい狭小部である。
【００１９】
【発明の実施の形態】（第１の実施形態）本発明の第１の実施形態について図面を参照しながら説明する。
【００２０】図１は第１の実施形態に係るマイクロストリップ線路の断面構成を示している。図１に示すように、半絶縁性のＧａＡｓからなる基板１１上には、接地導体層としての接地電極１２と、厚さが約０．５μｍのチタン酸ストロンチウム（ＳｒＴｉＯ3 ）からなる誘電体層１３と、線状導体層１４とにより構成されるマイクロストリップ線路が形成されている。
【００２１】接地電極１２は、基板１１側から、厚さが約０．０５μｍのチタン（Ｔｉ）と厚さが約０．５μｍの金（Ａｕ）との積層体からなる第１層１２ａと、厚さが約２．５μｍのＡｕからなる第２層１２ｂと、厚さが約０．２μｍの白金（Ｐｔ）と厚さが約０．０２μｍのＴｉとの積層体からなる第３層１２ｃとにより構成されている。
【００２２】線状導体層１４は、幅が約５μｍの幅広部１４ｂと、該幅広部１４ｂの下側に延びる幅が約０．５μｍの狭小部１４ａとにより構成されている。さらに、線状導体層１４は、複数の材料からなる積層体であって、基板１１側から順次形成された、厚さが約０．１μｍの窒化タングステンシリコン（ＷＳｉＮ）からなる第１層１５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層１６と、厚さが約３μｍのＡｕからなる第３層１７とから構成されている。
【００２３】さらに、誘電体層１３の上面、線状導体層１４の側面及び上面は、膜厚が約０．５μｍの酸化シリコンからなる保護絶縁膜１８により覆われている。
【００２４】以下、前記のように構成されたマイクロストリップ線路の製造方法について図面を参照しながら説明する。
【００２５】図２（ａ）〜図２（ｃ）及び図３（ａ）、図３（ｂ）は第１の実施形態に係るマイクロストリップ線路の製造方法の工程順の断面構成を示している。
【００２６】まず、図２（ａ）に示すように、蒸着法を用いて、基板１１上に、ＴｉとＡｕとの積層体からなる第１層１２ａと、Ａｕからなる第２層１２ｂと、ＰｔとＴｉとの積層体からなる第３層１２ｃとを順次堆積することにより、第１層１２ａ、第２層１２ｂ及び第３層１２ｃからなる接地電極１２を形成する。
【００２７】次に、図２（ｂ）に示すように、基板温度を約３００℃とするＲＦスパッタ法を用いて、接地電極１２の上に全面にわたってＳＴＯからなる誘電体層１３を堆積する。続いて、ＲＦスパッタ法を用いて、ＷＳｉＮからなる線状導体層の第１層１５を堆積する。その後、幅が約０．５μｍのラインパターンを持つ第１のレジスト膜２１を形成し、該第１のレジスト膜２１をマスクとし、四フッ化炭素（ＣＦ4 ）を用いて第１層１５に対してエッチバックを行なって狭小部１４ａとなるパターニングを行なう。続いて、温度が約４５０℃の酸素雰囲気でシンタリング（熱処理）を行なう。このシンタリングにより、誘電体層１３が再結晶化し、結晶の配向が揃うことによって高い誘電率が実現される。
【００２８】次に、図２（ｃ）に示すように、基板１１上の全面にポジ型の第２のレジスト膜２２を塗布した後、リソグラフィ法を用いて、塗布した第２のレジスト膜２２に第１層１５を露出する開口パターンを形成する。続いて、蒸着法により、第２のレジスト膜２２の上に開口パターンの壁面及び底面を含む全面にわたって、ＴｉとＡｕとの積層体からなる線状導体層の第２層形成層１６Ａを堆積する。
【００２９】次に、図３（ａ）に示すように、第２層形成層１６Ａの上に、ネガ型の第３のレジスト膜２３を塗布した後、リソグラフィ法により、幅が約５μｍの開口パターンを線状導体層の第１層１５を含むように形成する。続いて、第３のレジスト膜２３をマスクとして、めっき法により、線状導体層の第２層形成１６Ａの上に、Ａｕからなる線状導体層の第３層１７を形成する。
【００３０】次に、図３（ｂ）に示すように、第３のレジスト膜２３を除去した後、ヨウ化カリウム（ＫＩ）からなるエッチャントを用いて、第２層形成層１６Ａにおける積層体上部であるＡｕ層の不要部分を除去する。続いて、フッ酸を用いて第２層形成層１６Ａにおける積層体下部であるＴｉ層の不要部分を除去することにより、第２層形成層１６Ａから線状導体層１４の第２層１６のパターニングを行なう。その後、第２のレジスト膜２２をレジストリムーバで除去した後、ＣＶＤ法を用いて、誘電体層１３の上に線状導体層１４を覆うように全面にわてって酸化シリコンからなる保護絶縁膜１８を堆積する。
【００３１】以上の製造工程により、断面上部が幅広部１４ｂで、断面下部が幅広部１４ｂよりも小さい狭小部１４ａからなる、断面Ｔ字状のマイクロストリップ線路を得ることができる。
【００３２】なお、第２のレジスト膜２２の代わりに、窒化シリコンからなるマスクパターンを用いてもよい。この場合のエッチャントは、例えば熱リン酸である。
【００３３】このように、マイクロストリップ線路における線状導体層１４と接地電極１２との間に形成される誘電体層１３にＳＴＯを用いると、ＳＴＯの比誘電率は２００にも達するため、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓを誘電体に用いたマイクロストリップ線路の場合の約４分の１となる。このことは、ＳＴＯを誘電体層１３に用いると、誘電体層１３にＧａＡｓを用いた場合に周波数が５ＧＨｚで４分の１波長（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．５ｍｍ程度にまで短縮されることを意味する。この波長の短縮効果により、５ＧＨｚではチップサイズの制限から採用できなかった分布定数回路を採用できるようになり、チップサイズを大幅に縮小できるようになる。
【００３４】但し、現状では、膜厚が０．５μｍのＳＴＯ膜を形成するには、その成膜に２時間を要するため、これ以上の厚膜化はスループットがより低下するので、適当ではない。従って、マイクロストリップ線路の高インピーダンス化には導電体幅を狭小化することが必須となるものの、前述したように、単なる狭小化ではマイクロストリップ線路の高損失化を招いてしまう。
【００３５】第１の実施形態は、線状導体層１４における誘電体層１３と隣接する側を狭小部１４ａとし該狭小部１４ａにより線路のインピーダンスを定義すると共に、誘電体層１３から離れた側を幅広部１４ｂとし該幅広部１４ｂにより損失を定義しており、これにより、高インピーダンスで且つ低損失な線路を実現できる。
【００３６】また、線状導体層１４の幅広部１４ｂと誘電体層１３との間には酸化シリコン（ＳｉＯ2 ）からなる保護絶縁膜１８を充填したが、保護絶縁膜１８を充填しないか、充填する場合には、誘電率が低い低誘電率膜、例えばベンゾシクロブテン（ＢＣＢ）、Ｄｕｒｏｉｄ又はポリイミド膜等からなる有機材料を用いることが好ましい。
【００３７】また、誘電体層１３と幅広部１４ｂとの距離は大きいほうが良い。これは、幅広部１４ｂと接地電極１２との間のカップリング容量を抑えるためである。カップリング容量が大きくなると、幅広部１４ｂがストリップ線路のインピーダンスに大きく影響してしまうため、高インピーダンス化の妨げとなるからである。
【００３８】また、第１の実施形態に係るマイクロストリップ線路を用いたインダクタ素子、例えば、スパイラルインダクタ素子を形成すると良い。このようにすると、スパイラルインダクタ素子のインダクタンスは、線状導体層１４と接地電極１２との間の距離に対する線状導体層１４の幅の比の値で決定される相関係数が大きくなるため、スパイラルインダクタのインダクタンス値を大きくできる。
【００３９】この相関係数は、スパイラル状以外の形状のインダクタ素子に対しても適用されるため、本実施形態に係るマイクロストリップ線路は、スパイラルインダクタ素子だけでなく、つづら折り状（メアンダ状）、ループ状等の他の形状のインダクタ素子にも有効である。
【００４０】また、第１の実施形態においては、線状導体層１４及び接地電極１２の主要な材料としてＡｕを用いたが、ＡｇやＣｕ等のＡｕよりもさらに導電率が高い材料を用いれば、より一層導体損失を低下させることができる。さらには、線状導体層１４及び接地電極１２の主材料に超伝導材料を用いてもよい。
【００４１】また、第１の実施形態においては、マイクロストリップ線路の構成を、誘電体層１３にＳＴＯを用いたＴＦＭＳ（薄膜マイクロストリップ）としたが、誘電体層１３として、有機材からなる薄膜又は他の誘電体を用いたＴＦＭＳとしてもよい。
【００４２】また、第１の実施形態においては、基板１１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等のガラス材料又はアルミナからなる無機材料、又はポリスチレン、テフロン（登録商標）等からなる有機材料を用いてもよい。
【００４３】また、本実施形態の断面形状を有する線状導体層１４をコプレーナ線路の信号線として用いても良い。
【００４４】（第２の実施形態）以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４５】図４は第２の実施形態に係るマイクロストリップ線路の断面構成を示している。図４に示すように、半絶縁性のＧａＡｓからなる基板３１には、接地導体層としての接地電極３２と、厚さが約０．５μｍのチタン酸ストロンチウム（ＳＴＯ）からなる誘電体層３３と、線状導体層３４とにより構成されるマイクロストリップ線路が形成されている。
【００４６】接地電極３２は、基板３１側から、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第１層３２ａと、厚さが約２．５μｍのＡｕからなる第２層３２ｂと、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる第３層３２ｃとにより構成されている。
【００４７】線状導体層３４は、幅が約０．５μｍの狭小部３４ａと、幅が約５μｍの幅広部３４ｂとにより構成されている。さらに、線状導体層３４は、複数の材料からなる積層体であって、基板３１側から順次形成された、厚さが約０．１μｍのＷＳｉＮからなる第１層３５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層３６と、厚さが約３μｍのＡｕからなる第３層３７とから構成されている。
【００４８】誘電体層３３の上面と線状導体層３４の狭小部３４ａとの間には、低誘電率の誘電体、例えば厚さが約１μｍの酸化シリコン（ＳｉＯ2 ）からなる支持絶縁膜３８が充填されている。
【００４９】以下、前記のように構成されたマイクロストリップ線路の製造方法について図面を参照しながら説明する。
【００５０】図５（ａ）〜図５（ｃ）及び図６（ａ）、図６（ｂ）は第２の実施形態に係るマイクロストリップ線路の製造方法の製造方法の工程順の断面構成を示している。
【００５１】まず、図５（ａ）に示すように、蒸着法を用いて、基板３１上に、ＴｉとＡｕとの積層体からなる第１層３２ａと、Ａｕからなる第２層３２ｂと、ＰｔとＴｉとの積層体からなる第３層３２ｃとを順次堆積することにより、第１層３２ａ、第２層３２ｂ及び第３層３２ｃからなる接地電極３２を形成する。
【００５２】次に、図５（ｂ）に示すように、基板温度を３００℃とし、ＲＦスパッタ法を用いて接地電極１２の上に全面にわたってＳＴＯからなる誘電体層１３を堆積する。堆積した誘電体層１３の上における線状導体層の狭小部形成領域に、幅が約０．５μｍのラインパターンを持つ第１のレジスト膜４１を形成し、続いて、例えばイオンビームスパッタ法を用いて、誘電体層３３の上に第１のレジスト膜４１を含む全面にＳｉＯ2 からなる支持絶縁膜形成膜３８Ａを堆積する。
【００５３】次に、図５（ｃ）に示すように、第１のレジスト膜４１に対してリフトオフを行なうことにより、誘電体層３３における狭小部形成領域を露出させる。続いて、ＲＦスパッタ法を用いて、ＷＳｉＮからなる線状導体層の第１層３５を堆積し、堆積した第１層３５の上に、第２のレジスト膜４２を塗布した後、リソグラフィ法により、幅が約５μｍのラインパターンを狭小部形成領域を含むように形成する。続いて、形成された第２のレジスト膜４２をマスクとし、ＣＦ4 を用いて第１層３５に対してエッチバックを行なって狭小部３４ａを含むパターニングを行なう。その後、温度が約４５０℃の酸素雰囲気でシンタリングを行なって、誘電体層３３を再結晶化することにより、誘電体層３３の高誘電率化を図る。
【００５４】次に、図６（ａ）に示すように、蒸着法を用いて、支持絶縁膜３８及び第１層３５の上に全面にわたって線状導体層の第２層形成層３６Ａを形成する。その後、第２層形成層３６Ａの上に、第３のレジスト膜４３を塗布した後、リソグラフィ法により、幅が約５μｍの開口パターンを線状導体層の第１層３５を含むように形成する。続いて、めっき法により第３のレジスト膜４３をマスクとして、線状導体層の第２層形成層３６Ａの上に、Ａｕからなる線状導体層の第３層３７を形成する。
【００５５】次に、図６（ｂ）に示すように、第３のレジスト膜４３を除去した後、ＫＩからなるエッチャントを用いて、第２層形成層３６Ａにおける積層体上部であるＡｕ層の不要部分を除去する。続いて、フッ酸を用いて第２層形成層３６Ａにおける積層体下部であるＴｉ層の不要部分を除去することにより、第２層形成層３６Ａから線状導体層３４の第２層３６となるパターニングを行なう。
【００５６】以上の製造工程により、狭小部３４ａである下部と、幅広部３４ｂである上部とからなり、斜辺が湾曲した断面逆台形状のマイクロストリップ線路を得ることができる。なお、支持絶縁膜３８の膜厚によっては斜辺の湾曲はほぼ直線状を示す。
【００５７】第２の実施形態のように、マイクロストリップ線路における線状導体層３４と接地電極３２との間に形成される誘電体層３３にＳＴＯを用いると、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓを誘電体に用いたマイクロストリップ線路の場合の約４分の１となる。従って、ＳＴＯを誘電体層３３に用いると、ＧａＡｓの場合に周波数が５ＧＨｚで４分の１波長（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．５ｍｍ程度にまで短縮される。この波長の短縮効果により、５ＧＨｚではチップサイズの制限から不可能であった分布定数回路を可能にし、チップサイズの大幅な縮小が可能となる。
【００５８】但し、前述したように、膜厚が０．５μｍのＳＴＯ膜を形成するには２時間を要し、現状のプロセスでは、これ以上の厚膜化は現実的ではない。従って、マイクロストリップ線路の高インピーダンス化には導電体幅を狭小化することが必須となるものの、単なる狭小化ではマイクロストリップ線路の高損失化を招く。
【００５９】第２の実施形態においては、線状導体層３４における誘電体層３３と隣接する側を狭小部３４ａとし該狭小部３４ａにより線路のインピーダンスを定義すると共に、誘電体層３３から離れた側を幅広部３４ｂとし該幅広部３４ｂにより損失を定義する。これにより、高インピーダンスで且つ低損失な線路を実現できる。
【００６０】また、線状導体層３４の狭小部３４ａの形状を決定する支持絶縁膜３８にＳｉＯ2 を用いたが、絶縁体を充填しないのが好ましい。ＳｉＯ2 を充填しない場合には、ＳｉＯをフッ酸で除去すればよい。また、ＳｉＯ2 よりも誘電率が小さい低誘電率膜、例えばＢＣＢ、Ｄｕｒｏｉｄ又はポリイミド膜等からなる有機材料を用いることが好ましい。この場合には、有機材料をＣＶＤ法等により堆積すると良い。
【００６１】また、誘電体層３３と幅広部３４ｂとの距離は大きいほうが良い。これは、幅広部３４ｂと接地電極３２との間のカップリング容量を抑えるためである。カップリング容量が大きくなると、幅広部３４ｂがストリップ線路のインピーダンスに大きく影響してしまうため、高インピーダンス化の妨げとなるからである。
【００６２】また、第２の実施形態に係るマイクロストリップ線路を用いたインダクタ素子、例えば、スパイラルインダクタ素子を形成すると良い。このようにすると、スパイラルインダクタ素子のインダクタンスは、線状導体層３４と接地電極３２との間の距離に対する線状導体層３４の幅の比の値で決定される相関係数が大きくなるため、スパイラルインダクタのインダクタンス値を大きくできる。
【００６３】この相関係数は、スパイラル状以外の形状のインダクタ素子に対しても適用されるため、本実施形態に係るマイクロストリップ線路は、スパイラルインダクタ素子だけでなく、つづら折り状（メアンダ状）、ループ状等の他の形状のインダクタ素子にも有効である。
【００６４】また、第２の実施形態においては、線状導体層３４及び接地電極３２の主要な材料としてＡｕを用いたが、ＡｇやＣｕ等のＡｕよりさらに導電率が高い材料を用いればさらに導体損失を低下させることができる。さらには、線状導体層３４及び接地電極３２の主要な材料として超伝導材料を用いてもよい。
【００６５】また、第２の実施形態においては、マイクロストリップ線路の構成を、誘電体層３３にＳＴＯを用いたＴＦＭＳとしたが、誘電体層３３として、有機材料からなる薄膜又は他の誘電体を用いたＴＦＭＳとしても有効である。
【００６６】また、第２の実施形態においては、基板３１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等のガラス材料又はアルミナからなる無機材料又はポリスチレン、テフロン等からなる有機材料を用いてもよい。
【００６７】また、本実施形態の断面形状を有する線状導体層３４をコプレーナ線路の信号線として用いても良い。
【００６８】（第３の実施形態）以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６９】図７は第３の実施形態に係る高周波半導体装置の回路構成を示している。図７に示すように、高周波増幅用素子であるＦＥＴ５１の入力側には入力整合回路が接続され、出力側には出力整合回路が接続されている。
【００７０】入力整合回路は、ＲＦ入力端子５２とＦＥＴ５１のゲートとの間に直列に接続された直流遮蔽用の第１の容量素子５４及びλ／４長線路（マイクロストリップ線路）５５と、バイアス供給用のＲＦチョークである第１のインダクタ素子５６と、該第１のインダクタ素子５６を高周波的に短絡する第２の容量素子５７とにより構成されている。
【００７１】出力整合回路は、ＦＥＴ５１のドレインとＲＦ出力端子５３との間に直列に接続され直流遮蔽を兼ねる第３の容量素子５８と、ドレインと並列に接続された第２のインダクタ素子５９と、第２のインダクタ素子５９を高周波的に短絡する第４の容量素子６０とにより構成されている。ここで、第２のインダクタ素子５９及び第４の容量素子６０はバイアス信号の供給を兼ねている。この構成により、ＦＥＴ５１の入出力インピーダンスは５０Ω付近にそれぞれ変換される。
【００７２】図８はＦＥＴ５１の入出力インピーダンスの変換の様子を説明するスミスチャートである。図８に示すように、ここでは、ＦＥＴ５１の入力インピーダンスがチャート上の点Ａの位置にあり、出力インピーダンスが点Ｂの位置にあると仮定する。入力インピーダンスは、λ／４長線路５５によって５０Ω付近に変換され、出力インピーダンスは、第２のインダクタ素子５９及び第３の容量素子５８によって５０Ω付近に変換されることを表わしている。
【００７３】図９は図７に示す高周波半導体装置の部分的な斜視図である。ここでは、一例として、第１の実施形態に示したマイクロストリップ線路を入力側にのみ適用することにし、従って、図７に示す領域５０、すなわち、入力整合回路及びＦＥＴ５１を含む構成要素のみを表わすことにする。
【００７４】図９に示すように、本高周波装置は、半絶縁性のＧａＡｓからなる基板１１１上に、接地電極１１２及び厚さが約０．５μｍのＳＴＯからなる誘電体層１１３が順次形成されて、マイクロストリップ線路部の基板を構成している。なお、接地電極１１２は、図１に示した構成と同一の構成を採る。すなわち、接地電極１１２は、基板１１１側から、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第１層と、厚さが約２．５μｍのＡｕからなる第２層と、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる第３層とにより構成されている。また、図面を簡単化するために、ＦＥＴ１５１は直方体として表わしている。
【００７５】ＦＥＴ１５１の入力側は、図７に示すλ／４長線路５５と対応するメアンダ状のマイクロストリップ線路１５５の一端と接続されている。
【００７６】マイクロストリップ線路１５５の他端は、図７に示す第１の容量素子５４と対応し且つＳＴＯを容量絶縁膜とする第１のＭＩＭキャパシタ１５４の一方の電極と接続されている。第１のＭＩＭキャパシタ１５４の他方の電極は、図７に示すＲＦ入力端子５２と対応するＲＦ入力端子１５２と接続されている。
【００７７】ＲＦ入力端子１５２はＲＦ評価用プローブを用いて本高周波装置のＲＦ特性を評価できるように、グランド−シグナル−グランド（Ｇ−Ｓ−Ｇ）構成を有しており、グランド端子１５２ａがヴィア１５２ｂを通して接地電極１１２と接続されている。
【００７８】また、マイクロストリップ線路１５５と第１のＭＩＭキャパシタ１５４との接続部は、図７に示す第１のインダクタ素子５６と対応するスパイラルインダクタ１５６の一端部が接続されている。スパイラルインダクタ１５６の他端部は、図７に示す第２の容量素子５７と対応し且つＳＴＯを容量絶縁膜とする第２のＭＩＭキャパシタ１５７の一方の電極と接続されている。また、第２のＭＩＭキャパシタ１５７の他方の電極は、ＤＣ供給用パッド１２１と接続されている。
【００７９】以下、前記のように構成された高周波半導体装置の製造方法について図面を参照しながら説明する。
【００８０】図１０〜図１４は第３の実施形態に係る高周波半導体装置の工程順の断面構成を示している。ここでは、説明を簡単にするために、図１０（ａ）に示すように、基板２１１の上に、増幅用素子であるＦＥＴを形成するＦＥＴ形成領域１とマイクロストリップ線路を形成する線路形成領域２とを含み、図７に示す領域５０とは異なる他の領域の製造方法を説明する。
【００８１】まず、図１０（ａ）に示すように、半絶縁性のＧａＡｓからなる基板２１１の上に、ＦＥＴ用のヘテロ接合の能動層（チャネル層）を含むエピタキシャル層が形成された基板を用意する。このエピタキシャル層は、例えば、基板２１１側から、ＡｌＧａＡｓ又はＩｎＧａＡｓからなるバッファ層と、基板２１１に近い側から組成がＡｌＡｓからＩｎＡｌＡｓに徐々に変化するグレイデッドバッファ層と、ＩｎＧａＡｓからなるチャネル層と、該チャネル層よりもエネルギーギャップが大きく、チャネル層との接合面で２次元電子ガス層を形成するＩｎＡｌＡｓからなる障壁層と、ＩｎＧａＡｓからなるコンタクト層とが順次形成されて構成されている。
【００８２】次に、ＦＥＴ形成領域１に対して、メサエッチングを行なう。続いて、基板２１１上に第１のレジスト膜２５１を塗布した後、リソグラフィにおける位相送シフト法を用いて、ＦＥＴ形成領域１にＦＥＴのゲート長を決定するための幅が約０．２μｍのラインパターン２５１ａを形成する。その後、イオンビームスパッタ法を用い、第１のレジスト膜２５１をマスクとして基板２１１上の全面に、膜厚が約０．２μｍのＳｉＯ2 からなる第１の保護絶縁膜２１２を堆積する。
【００８３】次に、図１０（ｂ）に示すように、第１のレジスト膜２５１に対してリフトオフを行なった後、ＣＶＤ法等を用いて、基板２１１上に第１の保護絶縁膜２１２を含む全面にわたって膜厚が約０．３μｍのＳｉＮからなる第２の保護絶縁膜２１３を形成する。
【００８４】次に、図１０（ｃ）に示すように、蒸着法を用いて、第２の保護絶縁膜２１３の上に全面にわたって、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる接地電極の第１層形成層２１５Ａを形成する。
【００８５】次に、図１０（ｄ）に示すように、ＦＥＴ形成領域１を覆う第２のレジスト膜２５２を形成する。その後、めっき法を用いて、厚さが約２．５μｍのＡｕからなる接地電極の第２層形成層２１５Ｂを形成し、続いて、再度蒸着法を用いて、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる接地電極の第３層形成層２１５Ｃを形成する。
【００８６】次に、図１１（ａ）に示すように、第２のレジスト膜２５２を除去した後、ＫＩエッチャント及びフッ酸により、ＦＥＴ形成領域１の第１層形成層２１５Ａを除去することにより、線路形成領域２に、第１層形成層２１５Ａ、第２層形成層２１５及び第３層形成層２１５Ｃからなる接地電極２１５を形成する。続いて、ＣＶＤ法を用いて、基板２１１上の全面にわたって膜厚が約０．３μｍＳｉＮからなる第３の保護絶縁膜２１６を堆積する。
【００８７】次に、図１１（ｂ）に示すように、リソグラフィ法により、第３の保護絶縁膜２１６上に、線路形成領域２に開口パターンを有する第３のレジスト膜２５３を形成する。続いて、ＲＩＥ法を用いて、第３のレジスト膜２５３をマスクとして第３の保護絶縁膜２１６に対してエッチングを行なうことにより接地電極２１５を露出する。
【００８８】次に、図１１（ｃ）に示すように、基板温度を約３００度とするＲＦスパッタ法を用いて、基板２１１上に線路形成領域２を含む全面にわたって、厚さが約０．５μｍのＳＴＯからなる誘電体層２１７を堆積する。
【００８９】次に、図１１（ｄ）に示すように、誘電体層２１７上に、該誘電体層２１７の線路形成領域２を覆う第４のレジスト膜２５４をマスクとし、ミリング法を用いて、誘電体層２１７のＦＥＴ形成領域１を除去する。
【００９０】次に、図１２（ａ）に示すように、第４のレジスト膜２５４を除去した後、ＲＦスパッタ法により、基板２１１上に全面にわたって、厚さが約０．１μｍのＷＳｉＮからなる線状導体層の第１層形成層２１８Ａを堆積する。その後、温度が約４５０℃の酸素雰囲気でシンタリングを行なって、誘電体層２１７を再結晶化する。
【００９１】次に、図１２（ｂ）に示すように、第１層形成層２１８Ａの上に、線状導体層の狭小部となる、幅が約０．５μｍのラインパターンを持つ第５のレジスト膜を形成する。続いて、ＣＦ4 とＳＦ6 とをエッチャントとするＲＩＥ法を用いて、第５のレジスト膜２５５をマスクとし、第１層形成層２１８Ａに対してエッチングを行なうことにより、線路形成領域２に第１層形成層２１８Ａからなる線状導体層の第１層２１８を形成する。
【００９２】次に、図１２（ｃ）に示すように、リソグラフィ法により、基板２１１上に、該基板２１１上のＦＥＴ形成領域１が露出する開口パターンを有する第６のレジスト膜２５６を形成する。続いて、ＣＦ4 をエッチャントとするＲＩＥ法により、第６のレジスト膜２５６をマスクとし、第３の保護絶縁膜２１６及び第２の保護絶縁膜２１３に対してエッチングを行なうことにより、ＦＥＴ形成領域１に、第１の保護絶縁膜２１２を露出する。
【００９３】次に、図１２（ｄ）に示すように、リソグラフィ法により、基板２１１上に、ＦＥＴ形成領域１のソースドレイン形成領域が露出する開口パターンを有する第７のレジスト膜２５７を形成する。続いて、第７のレジスト膜２５７をマスクとし、第１の保護絶縁膜２１２に対してフッ酸によるエッチングを行なうことにより、基板２１１の上面のソースドレイン形成領域を露出する。
【００９４】次に、図１３（ａ）に示すように、蒸着法を用いて、第７のレジスト膜２５７上の開口パターンを含む全面にわたって、厚さが約５０ｎｍのＡｕＧｅと、厚さが約５０ｎｍのＮｉと、厚さが約１０００ｎｍのＡｕとの積層体からなるソースドレイン電極形成膜を堆積した後、第７のレジスト膜２５７に対してリフトオフを行なうことにより、この電極形成膜からソースドレイン電極２１９を形成する。その後、基板温度を約４００℃に昇温して熱処理を行なって、ソースドレイン電極２１９と基板２１１の上部との合金化を図る。続いて、リソグラフィ法により、基板２１１上に、ＦＥＴ形成領域１におけるゲート形成領域が露出する開口パターンを有する第８のレジスト膜２５８を形成する。続いて、第８のレジスト膜２５８及び第１の保護絶縁膜２１２をマスクとして、基板２１１の上部に対してエッチャントにリン酸を用いたリセスエッチングを行なう。
【００９５】次に、図１３（ｂ）に示すように、蒸着法を用いて、第８のレジスト膜２５８上の開口パターンを含む全面にわたって、厚さが約５００ｎｍのＴｉと、厚さが約５０００ｎｍのＡｌと、厚さが約５００ｎｍのＴｉとの積層体からなるゲート電極形成膜を形成した後、第８のレジスト膜２５８に対してリフトオフを行なうことにより、この形成膜からゲート電極２２０を形成する。その後、ＣＶＤ法を用いて、基板２１１上の全面にわたってＳｉＮからなる第４の保護絶縁膜２２１を堆積する。
【００９６】次に、図１３（ｃ）に示すように、リソグラフィ法により、ＦＥＴ形成領域１におけるソースドレイン電極２１９の上側及びゲート電極２２０の上側の各領域、並びに線路形成領域２における線状導体層の第１層２１８の上側の領域がそれぞれ露出する開口パターンを有する第９のレジスト膜２５９を形成する。続いて、ＣＦ4 を用いたＲＩＥ法により、第９のレジスト膜２５８をマスクとして、第４の保護絶縁膜２２１に対してエッチングを行なうことにより、ＦＥＴ形成領域１においては各電極２１９、２２０を露出し、線路形成領域２においては第１層２１８を露出する。
【００９７】次に、図１４（ａ）に示すように、第９のレジスト膜２５９を除去した後、蒸着法を用いて、基板２１１上の全面にわたって、厚さが約０．０５μｍのＴｉと厚さが約０．１５μｍのＡｕとの積層体層２２２Ａを形成する。この積層体層２２２Ａは、線路形成領域２においては、線状導体層の第２層形成層２２２Ａとなる。
【００９８】次に、図１４（ｂ）に示すように、リソグラフィ法により、ＦＥＴ形成領域１におけるソースドレイン電極２１９の上側及びゲート電極２２０の上側の各領域、並びに線路形成領域２における線状導体層の第１層２１８の上側を含む領域に開口パターンを有する第１０のレジスト膜２６０を形成する。ここで、この開口パターンは、ＦＥＴ形成領域１においては、マイクロストリップ線路と接続されるパターンであり、線路形成領域２においては、線状導体層の幅が約５μｍの幅広部を決定するパターンである。続いて、めっき法を用いて、厚さが３μｍのＡｕ層２２３を各開口パターン内に形成する。
【００９９】次に、図１４（ｃ）に示すように、第１０のレジスト膜２６０を除去した後、ＫＩエッチャント及びフッ酸により、不要なＴｉ／Ａｕ積層体層２２２Ａを除去することにより、線路形成領域２に、第２層２２２及びＡｕ層２２３を含む線状導体層の幅広部２２５ｂが形成される。従って、この幅広部２２５ｂと該幅広部２２５ｂの下側に連続する狭小部２２５ａとにより、断面Ｔ字上のマイクロストリップ線路２２５を得ることができる。
【０１００】なお、マイクロストリップ線路１５５又はスパイラルインダクタ１５６の構成材料であるＡｕは、Ａｇ又はＣｕであってもよい。
【０１０１】また、第３の実施形態においては、能動素子の一例としてＦＥＴを用いたが、ダイオード、又はＨＢＴ等のバイポーラトランジスタであってもよい。また、基板にはＧａＡｓを用いたが、シリコン（Ｓｉ）を用いてもよい。
【０１０２】なお、本実施形態のように基板にＧａＡｓを用いて、さらにＦＥＴの能動層を含むエピタキシャル層が前述したような構成を採る場合には、以下に述べるような、特性上有利な構成を採ることができる。すなわち、基板とグレイデッドバッファ層との間に設けられる、ＡｌＧａＡｓ又はＩｎＧａＰからなるバッファ層は、ＧａＡｓとの格子整合が良好であるため、相対的に膜厚を大きくできる。これにより、基板の形成時に含まれ、キンク発生の原因となるため有害なフッ素原子が、基板又は該バッファ層側からグレイデッドバッファ層側、さらにはチャネル層側に拡散することを防止できる。
【０１０３】また、本実施形態に係るマイクロストリップ線路をガラス又は石英等のように能動素子を形成できない基板上に形成し、別に用意された能動素子をマイクロストリップ線路が形成された基板上にフリップチップ実装してもよい。
【０１０４】また、本実施形態は、図１４（ｃ）に示すように、線状導体層２２５の幅広部２２５ｂと誘電体層２１７との間隙がＳｉＮからなる第４の保護絶縁膜２２２によって埋められるが、ＳｉＯ2 等の無機薄膜、又はＢＣＢやＤｕｒｏｉｄ等の有機薄膜等の、さらに誘電率が小さい材料で埋めてもよい。
【０１０５】本実施形態によると、マイクロストリップ線路の延長方向に対する垂直な方向の断面の周囲長が大きくなるため、特に表皮効果が支配的で線路の周囲長が導体損に大きな影響を及ぼすマイクロ波又はミリ波の領域において、大幅に導体損失の改善を図ることができる。
【０１０６】さらに、マイクロストリップ線路の主要な材料をＣｕ又はＡｇとすることにより、より一層損失を低減できる。
【０１０７】また、マイクロストリップ線路の誘電体をＳＴＯのような高誘電体とすることの効果を説明する。誘電体中を伝播する電磁波の波長は１／√εに比例する。ＳＴＯの比誘電率は２００程度で、ＧａＡｓの比誘電率１２．９の１０倍以上であるため、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓの４分の１以下となる。従って、本実施形態に係る、ＳＴＯを誘電体とするマイクロストリップ線路を用いると、周波数が５ＧＨｚの場合、λ／４長が１．６ｍｍとなるため、メアンダ状に線路を畳み込めば十分に集積化ができるので、本実施形態のようにオンチップでλ／４線路によるインピーダンス変換を実現できる。このことは、大電力ＭＭＩＣの整合回路にとって極めて有効である。
【０１０８】また、２５ＧＨｚのような準ミリ波帯のＭＭＩＣに応用した場合には、λ／４長が３００μｍ程度に縮小されるため、分布定数を用いた整合回路の面積を大幅に低減できる。すなわち、マイクロ波又はミリ波のいずれの周波数領域においてもチップサイズの縮小を図れるため、特に高コストなミリ波帯のＭＭＩＣのコストの低減に寄与する効果は大きい。
【０１０９】さらに、線状導体層と接地電極との接続を行なうヴィアに対しても、従来は４０μｍ〜１００μｍ程度の接続長（孔長）となるため、そのインピーダンスの影響が特にミリ波帯では無視できなかったが、本実施形態に係るマイクロストリップ線路によれば、０．５μｍ程度の孔長を実現できるので、数１００ＧＨｚの領域まで電気長が０となる理想的なショートを実現できる。
【０１１０】
【発明の効果】本発明のマイクロストリップ線路によると、上部が幅広部で下部が幅広部よりも狭い狭小部を有しているため、誘電体層に近い側で高インピーダンス化及び高インダクタンス化を図れると共に、誘電体層から離れた上部は、狭小部よりも幅が広いため、導体損失が増加しない。これにより、高周波半導体装置の小型化を実現できる。
【０１１１】さらに、誘電体層に高誘電体材料を用いると、線状導体を伝播する高周波信号の波長が小さくなるため、高周波半導体装置を確実に小型化できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマイクロストリップ線路を示す構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図４】本発明の第２の実施形態に係るマイクロストリップ線路を示す構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図７】本発明の第３の実施形態に係る高周波半導体装置を示す回路図である。
【図８】本発明の第３の実施形態に係る高周波半導体装置における入出力インピーダンス整合を説明するためのスミスチャートである。
【図９】本発明の第３の実施形態に係る高周波半導体装置の入力整合回路付近を示す部分的な斜視図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１５】従来の高周波半導体装置を示す回路図である。
【図１６】従来のＭＭＩＣ化された高周波半導体装置を示す平面図である。
【符号の説明】
１１ 基板
１２ 接地電極（接地導体層）
１２ａ 第１層
１２ｂ 第２層
１２ｃ 第３層
１３ 誘電体層
１４ 線状導体層
１４ａ 狭小部
１４ｂ 幅広部
１５ 第１層
１６ 第２層
１６Ａ 第２層形成層
１７ 第３層
１８ 保護絶縁膜
２１ 第１のレジスト膜
２２ 第２のレジスト膜
２３ 第３のレジスト膜
３１ 基板
３２ 接地電極（接地導体層）
３２ａ 第１層
３２ｂ 第２層
３２ｃ 第３層
３３ 誘電体層
３４ 線状導体層
３４ａ 狭小部
３４ｂ 幅広部
３５ 第１層
３６ 第２層
３６Ａ 第２層形成層
３７ 第３層
３８ 支持絶縁膜
４１ 第１のレジスト膜
４２ 第２のレジスト膜
４３ 第３のレジスト膜
５１ ＦＥＴ
５２ ＲＦ入力端子
５３ ＲＦ出力端子
５４ 第１の容量素子
５５ λ／４長線路（マイクロストリップ線路）
５６ 第１のインダクタ素子
５７ 第２の容量素子
５８ 第３の容量素子
５９ 第２のインダクタ素子
６０ 第４の容量素子
１１１ 基板
１１２ 接地電極
１１３ 誘電体層
１２１ ＤＣ供給用パッド
１５１ ＦＥＴ
１５２ ＲＦ入力端子
１５２ａ グランド端子
１５２ｂ ヴィア
１５４ 第１のＭＩＭキャパシタ
１５５ マイクロストリップ線路
１５６ スパイラルインダクタ
１５７ 第２のＭＩＭキャパシタ
１ ＦＥＴ形成領域１
２ 線路形成領域
２１１ 基板
２１２ 第１の保護絶縁膜
２１３ 第２の保護絶縁膜
２１５ 第１層
２１５Ａ 第１層形成層
２１５Ｂ 第２層形成層
２１５Ｃ 第３層形成層
２１６ 第３の保護絶縁膜
２１７ 誘電体層
２１８ 第１層層
２１８Ａ 第１層形成層
２１９ ソースドレイン電極
２２０ ゲート電極
２２１ 第４の保護絶縁膜
２２２ 第２層
２２２Ａ 積層体層（第２層形成層）
２２３ Ａｕ層
２２５ 線状導体層
２２５ａ 狭小部
２２５ｂ 幅広部
２５１ 第１のレジスト膜
２５２ 第２のレジスト膜
２５３ 第３のレジスト膜
２５４ 第４のレジスト膜
２５５ 第５のレジスト膜
２５６ 第６のレジスト膜
２５７ 第７のレジスト膜
２５８ 第８のレジスト膜
２５９ 第９のレジスト膜
２６０ 第１０のレジスト膜
【０００１】
【発明の属する技術分野】本発明は、マイクロストリップ線路及びその製造方法、インダクタ素子並びに高周波半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の無線通信機器の利用者は年々増加しており、これら無線通信機器の携帯用端末機器の小型化及び低コスト化に対する要求はますます高まっている。携帯端末機器の主要な構成要素である高周波装置は、これまで能動素子と受動素子とを基板上に別体に集積化するマルチチップＩＣ（Multichip IC）から、これらの素子を基板上に一体に形成する、いわゆるＭＭＩＣ（Monolithic Microwave IC）化によって、低コスト化が図られてきた。
【０００３】図１５は従来の高周波回路を示し、図１６は図１５に示す高周波回路を基板上に実現した高周波半導体装置の平面構成を示している。図１６において、図１５に示す構成要素と同一の構成要素には同一の符号を付している。
【０００４】図１５及び図１６に示すように、入力端子３１１と直流遮蔽容量３０６との間に設けられているスパイラルインダクタ３０２、３０３及び増幅用ＦＥＴ３０１のドレインと出力端子３１２との間に設けられているスパイラルインダクタ３０４、３０５並びに増幅用ＦＥＴ３０１のゲートに直列に接続されている直流遮蔽容量３０６は、能動素子である増幅用ＦＥＴ３０１と比べて、大きな面積を占めていることが分かる。
【０００５】高周波半導体装置の一層の低コスト化を実現するには、これら受動素子の小型化を図り、１スライス当たりのチップ収穫率を高める必要がある。これまで、高誘電体であるストロンチウムチタン酸化物（ＳＴＯ）を直流遮蔽容量やバイパス容量の誘電体として用いることにより、容量面積を低減し、チップ面積を縮小することが行なわれている（ＧａＡｓ ＩＣシンポジウム １９９８）。
【０００６】また、特開平８−１１６０２８号公報及び特開平９−１４８５２５号公報には、マイクロストリップ線路の誘電体にＳＴＯを用いて、信号電磁波の波長を短縮することにより、インダクタ素子の小型化を図る技術を開示している。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従来のマイクロストリップ線路は、一般に線路の特性インピーダンスの高インピーダンス化又はインダクタの高インダクタンス化を図るために線路幅を縮小すると、線路の断面積が縮小されて導体損が増えるため、ＭＭＩＣの特性が劣化するという問題がある。
【０００８】特に、特開平８−１１６０２８号公報又は特開平９−１４８５２５号公報のマイクロストリップ線路は誘電体に高誘電体を用いているため、高インピーダンス化を図るには、線路幅を０．５μｍ以下にまで縮小する必要があり、実用上の問題がある。これは、スパッタ法やＣＶＤ法等の物理的蒸着又は化学的蒸着法により形成される誘電体薄膜は厚膜化が難しいためである。一般に、マイクロストリップ線路を高インピーダンス化するには、線状導体部の幅を小さくする必要があり、その際に、線状導体部の損失が大きくなる。
【０００９】本発明は、前記従来の問題を解決し、マイクロストリップ線路の高インピーダンス化又はインダクタ素子の高インダクタ化を図るために線路幅の狭小化を行なったとしても、導体損失が増加しないようにすることを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するため、本発明に係るマイクロストリップ線路は、接地導体層と、接地導体層の上に形成された誘電体層と、誘電体層の上に形成された線状の線状導体層とを備え、線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、該断面の下部が幅広部よりも幅が小さい狭小部である。
【００１１】本発明のマイクロストリップ線路によると、線状導体層が延びる方向に対して垂直な方向の断面において、上部が幅広部であり、下部が幅広部よりも幅が小さい狭小部であるため、誘電体層に近い側で高インピーダンス化及び高インダクタンス化を図れると共に、誘電体層から離れた上部は、狭小部よりも幅が広いため、導体損失が増加しない。
【００１２】本発明のマイクロストリップ線路は、接地導体層の下側に、該接地導体層を保持する誘電体からなる基板をさらに備え、誘電体層の誘電率が基板の誘電率よりも大きいことが好ましい。このようにすると、線状導体を伝播する高周波信号の波長が小さくなるため、高周波回路を小型化できる。
【００１３】本発明のマイクロストリップ線路において、誘電体層がチタン酸化物を含むことが好ましい。
【００１４】この場合に、チタン酸化物がチタン酸ストロンチウムであることが好ましい。
【００１５】本発明に係るマイクロストリップ線路の製造方法は、誘電体からなる基板の上に接地導体層を形成する工程と、接地導体層の上に誘電体層を形成する工程と、誘電体層の上に、線状の開口部を持つマスクパターンを形成する工程と、開口部を含むマスクパターンの上に線状導体層形成層を堆積する工程と、マスクパターン上の線状導体層形成層の幅が開口部の幅よりも大きくなるように線状導体層形成層を成形する工程とを備えている。
【００１６】本発明のマイクロストリップ線路の製造方法によると、線状の開口部を含むマスクパターンの上に線状導体層形成層を堆積した後、マスクパターン上の線状導体層形成層の幅が開口部の幅よりも大きくなるように線状導体層形成層を成形することにより、線状導体層形成層から、断面上部が幅広部で、断面下部が幅広部よりも小さい線状導体層を形成するため、本発明に係るマイクロストリップ線路の線状導体層における幅広部と狭小部とを確実に形成できる。
【００１７】本発明に係るインダクタ素子は、本発明に係るマイクロストリップ線路の線状導体層を有し、該線状導体層は、誘電体層と平行な面内でスパイラル状に形成されている。
【００１８】本発明に係る高周波半導体装置は、基板上に形成された能動素子と、基板上に形成され、能動素子に対する入出力信号を伝播するマイクロストリップ線路とを備え、マイクロストリップ線路は、基板上に形成された接地導体層と、接地導体層の上に形成された誘電体層と、誘電体層の上に形成された線状の線状導体層とを有し、線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、該断面の下部が幅広部よりも幅が小さい狭小部である。
【００１９】
【発明の実施の形態】（第１の実施形態）本発明の第１の実施形態について図面を参照しながら説明する。
【００２０】図１は第１の実施形態に係るマイクロストリップ線路の断面構成を示している。図１に示すように、半絶縁性のＧａＡｓからなる基板１１上には、接地導体層としての接地電極１２と、厚さが約０．５μｍのチタン酸ストロンチウム（ＳｒＴｉＯ3 ）からなる誘電体層１３と、線状導体層１４とにより構成されるマイクロストリップ線路が形成されている。
【００２１】接地電極１２は、基板１１側から、厚さが約０．０５μｍのチタン（Ｔｉ）と厚さが約０．５μｍの金（Ａｕ）との積層体からなる第１層１２ａと、厚さが約２．５μｍのＡｕからなる第２層１２ｂと、厚さが約０．２μｍの白金（Ｐｔ）と厚さが約０．０２μｍのＴｉとの積層体からなる第３層１２ｃとにより構成されている。
【００２２】線状導体層１４は、幅が約５μｍの幅広部１４ｂと、該幅広部１４ｂの下側に延びる幅が約０．５μｍの狭小部１４ａとにより構成されている。さらに、線状導体層１４は、複数の材料からなる積層体であって、基板１１側から順次形成された、厚さが約０．１μｍの窒化タングステンシリコン（ＷＳｉＮ）からなる第１層１５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層１６と、厚さが約３μｍのＡｕからなる第３層１７とから構成されている。
【００２３】さらに、誘電体層１３の上面、線状導体層１４の側面及び上面は、膜厚が約０．５μｍの酸化シリコンからなる保護絶縁膜１８により覆われている。
【００２４】以下、前記のように構成されたマイクロストリップ線路の製造方法について図面を参照しながら説明する。
【００２５】図２（ａ）〜図２（ｃ）及び図３（ａ）、図３（ｂ）は第１の実施形態に係るマイクロストリップ線路の製造方法の工程順の断面構成を示している。
【００２６】まず、図２（ａ）に示すように、蒸着法を用いて、基板１１上に、ＴｉとＡｕとの積層体からなる第１層１２ａと、Ａｕからなる第２層１２ｂと、ＰｔとＴｉとの積層体からなる第３層１２ｃとを順次堆積することにより、第１層１２ａ、第２層１２ｂ及び第３層１２ｃからなる接地電極１２を形成する。
【００２７】次に、図２（ｂ）に示すように、基板温度を約３００℃とするＲＦスパッタ法を用いて、接地電極１２の上に全面にわたってＳＴＯからなる誘電体層１３を堆積する。続いて、ＲＦスパッタ法を用いて、ＷＳｉＮからなる線状導体層の第１層１５を堆積する。その後、幅が約０．５μｍのラインパターンを持つ第１のレジスト膜２１を形成し、該第１のレジスト膜２１をマスクとし、四フッ化炭素（ＣＦ4 ）を用いて第１層１５に対してエッチバックを行なって狭小部１４ａとなるパターニングを行なう。続いて、温度が約４５０℃の酸素雰囲気でシンタリング（熱処理）を行なう。このシンタリングにより、誘電体層１３が再結晶化し、結晶の配向が揃うことによって高い誘電率が実現される。
【００２８】次に、図２（ｃ）に示すように、基板１１上の全面にポジ型の第２のレジスト膜２２を塗布した後、リソグラフィ法を用いて、塗布した第２のレジスト膜２２に第１層１５を露出する開口パターンを形成する。続いて、蒸着法により、第２のレジスト膜２２の上に開口パターンの壁面及び底面を含む全面にわたって、ＴｉとＡｕとの積層体からなる線状導体層の第２層形成層１６Ａを堆積する。
【００２９】次に、図３（ａ）に示すように、第２層形成層１６Ａの上に、ネガ型の第３のレジスト膜２３を塗布した後、リソグラフィ法により、幅が約５μｍの開口パターンを線状導体層の第１層１５を含むように形成する。続いて、第３のレジスト膜２３をマスクとして、めっき法により、線状導体層の第２層形成１６Ａの上に、Ａｕからなる線状導体層の第３層１７を形成する。
【００３０】次に、図３（ｂ）に示すように、第３のレジスト膜２３を除去した後、ヨウ化カリウム（ＫＩ）からなるエッチャントを用いて、第２層形成層１６Ａにおける積層体上部であるＡｕ層の不要部分を除去する。続いて、フッ酸を用いて第２層形成層１６Ａにおける積層体下部であるＴｉ層の不要部分を除去することにより、第２層形成層１６Ａから線状導体層１４の第２層１６のパターニングを行なう。その後、第２のレジスト膜２２をレジストリムーバで除去した後、ＣＶＤ法を用いて、誘電体層１３の上に線状導体層１４を覆うように全面にわてって酸化シリコンからなる保護絶縁膜１８を堆積する。
【００３１】以上の製造工程により、断面上部が幅広部１４ｂで、断面下部が幅広部１４ｂよりも小さい狭小部１４ａからなる、断面Ｔ字状のマイクロストリップ線路を得ることができる。
【００３２】なお、第２のレジスト膜２２の代わりに、窒化シリコンからなるマスクパターンを用いてもよい。この場合のエッチャントは、例えば熱リン酸である。
【００３３】このように、マイクロストリップ線路における線状導体層１４と接地電極１２との間に形成される誘電体層１３にＳＴＯを用いると、ＳＴＯの比誘電率は２００にも達するため、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓを誘電体に用いたマイクロストリップ線路の場合の約４分の１となる。このことは、ＳＴＯを誘電体層１３に用いると、誘電体層１３にＧａＡｓを用いた場合に周波数が５ＧＨｚで４分の１波長（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．５ｍｍ程度にまで短縮されることを意味する。この波長の短縮効果により、５ＧＨｚではチップサイズの制限から採用できなかった分布定数回路を採用できるようになり、チップサイズを大幅に縮小できるようになる。
【００３４】但し、現状では、膜厚が０．５μｍのＳＴＯ膜を形成するには、その成膜に２時間を要するため、これ以上の厚膜化はスループットがより低下するので、適当ではない。従って、マイクロストリップ線路の高インピーダンス化には導電体幅を狭小化することが必須となるものの、前述したように、単なる狭小化ではマイクロストリップ線路の高損失化を招いてしまう。
【００３５】第１の実施形態は、線状導体層１４における誘電体層１３と隣接する側を狭小部１４ａとし該狭小部１４ａにより線路のインピーダンスを定義すると共に、誘電体層１３から離れた側を幅広部１４ｂとし該幅広部１４ｂにより損失を定義しており、これにより、高インピーダンスで且つ低損失な線路を実現できる。
【００３６】また、線状導体層１４の幅広部１４ｂと誘電体層１３との間には酸化シリコン（ＳｉＯ2 ）からなる保護絶縁膜１８を充填したが、保護絶縁膜１８を充填しないか、充填する場合には、誘電率が低い低誘電率膜、例えばベンゾシクロブテン（ＢＣＢ）、Ｄｕｒｏｉｄ又はポリイミド膜等からなる有機材料を用いることが好ましい。
【００３７】また、誘電体層１３と幅広部１４ｂとの距離は大きいほうが良い。これは、幅広部１４ｂと接地電極１２との間のカップリング容量を抑えるためである。カップリング容量が大きくなると、幅広部１４ｂがストリップ線路のインピーダンスに大きく影響してしまうため、高インピーダンス化の妨げとなるからである。
【００３８】また、第１の実施形態に係るマイクロストリップ線路を用いたインダクタ素子、例えば、スパイラルインダクタ素子を形成すると良い。このようにすると、スパイラルインダクタ素子のインダクタンスは、線状導体層１４と接地電極１２との間の距離に対する線状導体層１４の幅の比の値で決定される相関係数が大きくなるため、スパイラルインダクタのインダクタンス値を大きくできる。
【００３９】この相関係数は、スパイラル状以外の形状のインダクタ素子に対しても適用されるため、本実施形態に係るマイクロストリップ線路は、スパイラルインダクタ素子だけでなく、つづら折り状（メアンダ状）、ループ状等の他の形状のインダクタ素子にも有効である。
【００４０】また、第１の実施形態においては、線状導体層１４及び接地電極１２の主要な材料としてＡｕを用いたが、ＡｇやＣｕ等のＡｕよりもさらに導電率が高い材料を用いれば、より一層導体損失を低下させることができる。さらには、線状導体層１４及び接地電極１２の主材料に超伝導材料を用いてもよい。
【００４１】また、第１の実施形態においては、マイクロストリップ線路の構成を、誘電体層１３にＳＴＯを用いたＴＦＭＳ（薄膜マイクロストリップ）としたが、誘電体層１３として、有機材からなる薄膜又は他の誘電体を用いたＴＦＭＳとしてもよい。
【００４２】また、第１の実施形態においては、基板１１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等のガラス材料又はアルミナからなる無機材料、又はポリスチレン、テフロン（登録商標）等からなる有機材料を用いてもよい。
【００４３】また、本実施形態の断面形状を有する線状導体層１４をコプレーナ線路の信号線として用いても良い。
【００４４】（第２の実施形態）以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４５】図４は第２の実施形態に係るマイクロストリップ線路の断面構成を示している。図４に示すように、半絶縁性のＧａＡｓからなる基板３１には、接地導体層としての接地電極３２と、厚さが約０．５μｍのチタン酸ストロンチウム（ＳＴＯ）からなる誘電体層３３と、線状導体層３４とにより構成されるマイクロストリップ線路が形成されている。
【００４６】接地電極３２は、基板３１側から、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第１層３２ａと、厚さが約２．５μｍのＡｕからなる第２層３２ｂと、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる第３層３２ｃとにより構成されている。
【００４７】線状導体層３４は、幅が約０．５μｍの狭小部３４ａと、幅が約５μｍの幅広部３４ｂとにより構成されている。さらに、線状導体層３４は、複数の材料からなる積層体であって、基板３１側から順次形成された、厚さが約０．１μｍのＷＳｉＮからなる第１層３５と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第２層３６と、厚さが約３μｍのＡｕからなる第３層３７とから構成されている。
【００４８】誘電体層３３の上面と線状導体層３４の狭小部３４ａとの間には、低誘電率の誘電体、例えば厚さが約１μｍの酸化シリコン（ＳｉＯ2 ）からなる支持絶縁膜３８が充填されている。
【００４９】以下、前記のように構成されたマイクロストリップ線路の製造方法について図面を参照しながら説明する。
【００５０】図５（ａ）〜図５（ｃ）及び図６（ａ）、図６（ｂ）は第２の実施形態に係るマイクロストリップ線路の製造方法の製造方法の工程順の断面構成を示している。
【００５１】まず、図５（ａ）に示すように、蒸着法を用いて、基板３１上に、ＴｉとＡｕとの積層体からなる第１層３２ａと、Ａｕからなる第２層３２ｂと、ＰｔとＴｉとの積層体からなる第３層３２ｃとを順次堆積することにより、第１層３２ａ、第２層３２ｂ及び第３層３２ｃからなる接地電極３２を形成する。
【００５２】次に、図５（ｂ）に示すように、基板温度を３００℃とし、ＲＦスパッタ法を用いて接地電極１２の上に全面にわたってＳＴＯからなる誘電体層１３を堆積する。堆積した誘電体層１３の上における線状導体層の狭小部形成領域に、幅が約０．５μｍのラインパターンを持つ第１のレジスト膜４１を形成し、続いて、例えばイオンビームスパッタ法を用いて、誘電体層３３の上に第１のレジスト膜４１を含む全面にＳｉＯ2 からなる支持絶縁膜形成膜３８Ａを堆積する。
【００５３】次に、図５（ｃ）に示すように、第１のレジスト膜４１に対してリフトオフを行なうことにより、誘電体層３３における狭小部形成領域を露出させる。続いて、ＲＦスパッタ法を用いて、ＷＳｉＮからなる線状導体層の第１層３５を堆積し、堆積した第１層３５の上に、第２のレジスト膜４２を塗布した後、リソグラフィ法により、幅が約５μｍのラインパターンを狭小部形成領域を含むように形成する。続いて、形成された第２のレジスト膜４２をマスクとし、ＣＦ4 を用いて第１層３５に対してエッチバックを行なって狭小部３４ａを含むパターニングを行なう。その後、温度が約４５０℃の酸素雰囲気でシンタリングを行なって、誘電体層３３を再結晶化することにより、誘電体層３３の高誘電率化を図る。
【００５４】次に、図６（ａ）に示すように、蒸着法を用いて、支持絶縁膜３８及び第１層３５の上に全面にわたって線状導体層の第２層形成層３６Ａを形成する。その後、第２層形成層３６Ａの上に、第３のレジスト膜４３を塗布した後、リソグラフィ法により、幅が約５μｍの開口パターンを線状導体層の第１層３５を含むように形成する。続いて、めっき法により第３のレジスト膜４３をマスクとして、線状導体層の第２層形成層３６Ａの上に、Ａｕからなる線状導体層の第３層３７を形成する。
【００５５】次に、図６（ｂ）に示すように、第３のレジスト膜４３を除去した後、ＫＩからなるエッチャントを用いて、第２層形成層３６Ａにおける積層体上部であるＡｕ層の不要部分を除去する。続いて、フッ酸を用いて第２層形成層３６Ａにおける積層体下部であるＴｉ層の不要部分を除去することにより、第２層形成層３６Ａから線状導体層３４の第２層３６となるパターニングを行なう。
【００５６】以上の製造工程により、狭小部３４ａである下部と、幅広部３４ｂである上部とからなり、斜辺が湾曲した断面逆台形状のマイクロストリップ線路を得ることができる。なお、支持絶縁膜３８の膜厚によっては斜辺の湾曲はほぼ直線状を示す。
【００５７】第２の実施形態のように、マイクロストリップ線路における線状導体層３４と接地電極３２との間に形成される誘電体層３３にＳＴＯを用いると、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓを誘電体に用いたマイクロストリップ線路の場合の約４分の１となる。従って、ＳＴＯを誘電体層３３に用いると、ＧａＡｓの場合に周波数が５ＧＨｚで４分の１波長（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．５ｍｍ程度にまで短縮される。この波長の短縮効果により、５ＧＨｚではチップサイズの制限から不可能であった分布定数回路を可能にし、チップサイズの大幅な縮小が可能となる。
【００５８】但し、前述したように、膜厚が０．５μｍのＳＴＯ膜を形成するには２時間を要し、現状のプロセスでは、これ以上の厚膜化は現実的ではない。従って、マイクロストリップ線路の高インピーダンス化には導電体幅を狭小化することが必須となるものの、単なる狭小化ではマイクロストリップ線路の高損失化を招く。
【００５９】第２の実施形態においては、線状導体層３４における誘電体層３３と隣接する側を狭小部３４ａとし該狭小部３４ａにより線路のインピーダンスを定義すると共に、誘電体層３３から離れた側を幅広部３４ｂとし該幅広部３４ｂにより損失を定義する。これにより、高インピーダンスで且つ低損失な線路を実現できる。
【００６０】また、線状導体層３４の狭小部３４ａの形状を決定する支持絶縁膜３８にＳｉＯ2 を用いたが、絶縁体を充填しないのが好ましい。ＳｉＯ2 を充填しない場合には、ＳｉＯをフッ酸で除去すればよい。また、ＳｉＯ2 よりも誘電率が小さい低誘電率膜、例えばＢＣＢ、Ｄｕｒｏｉｄ又はポリイミド膜等からなる有機材料を用いることが好ましい。この場合には、有機材料をＣＶＤ法等により堆積すると良い。
【００６１】また、誘電体層３３と幅広部３４ｂとの距離は大きいほうが良い。これは、幅広部３４ｂと接地電極３２との間のカップリング容量を抑えるためである。カップリング容量が大きくなると、幅広部３４ｂがストリップ線路のインピーダンスに大きく影響してしまうため、高インピーダンス化の妨げとなるからである。
【００６２】また、第２の実施形態に係るマイクロストリップ線路を用いたインダクタ素子、例えば、スパイラルインダクタ素子を形成すると良い。このようにすると、スパイラルインダクタ素子のインダクタンスは、線状導体層３４と接地電極３２との間の距離に対する線状導体層３４の幅の比の値で決定される相関係数が大きくなるため、スパイラルインダクタのインダクタンス値を大きくできる。
【００６３】この相関係数は、スパイラル状以外の形状のインダクタ素子に対しても適用されるため、本実施形態に係るマイクロストリップ線路は、スパイラルインダクタ素子だけでなく、つづら折り状（メアンダ状）、ループ状等の他の形状のインダクタ素子にも有効である。
【００６４】また、第２の実施形態においては、線状導体層３４及び接地電極３２の主要な材料としてＡｕを用いたが、ＡｇやＣｕ等のＡｕよりさらに導電率が高い材料を用いればさらに導体損失を低下させることができる。さらには、線状導体層３４及び接地電極３２の主要な材料として超伝導材料を用いてもよい。
【００６５】また、第２の実施形態においては、マイクロストリップ線路の構成を、誘電体層３３にＳＴＯを用いたＴＦＭＳとしたが、誘電体層３３として、有機材料からなる薄膜又は他の誘電体を用いたＴＦＭＳとしても有効である。
【００６６】また、第２の実施形態においては、基板３１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等のガラス材料又はアルミナからなる無機材料又はポリスチレン、テフロン等からなる有機材料を用いてもよい。
【００６７】また、本実施形態の断面形状を有する線状導体層３４をコプレーナ線路の信号線として用いても良い。
【００６８】（第３の実施形態）以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６９】図７は第３の実施形態に係る高周波半導体装置の回路構成を示している。図７に示すように、高周波増幅用素子であるＦＥＴ５１の入力側には入力整合回路が接続され、出力側には出力整合回路が接続されている。
【００７０】入力整合回路は、ＲＦ入力端子５２とＦＥＴ５１のゲートとの間に直列に接続された直流遮蔽用の第１の容量素子５４及びλ／４長線路（マイクロストリップ線路）５５と、バイアス供給用のＲＦチョークである第１のインダクタ素子５６と、該第１のインダクタ素子５６を高周波的に短絡する第２の容量素子５７とにより構成されている。
【００７１】出力整合回路は、ＦＥＴ５１のドレインとＲＦ出力端子５３との間に直列に接続され直流遮蔽を兼ねる第３の容量素子５８と、ドレインと並列に接続された第２のインダクタ素子５９と、第２のインダクタ素子５９を高周波的に短絡する第４の容量素子６０とにより構成されている。ここで、第２のインダクタ素子５９及び第４の容量素子６０はバイアス信号の供給を兼ねている。この構成により、ＦＥＴ５１の入出力インピーダンスは５０Ω付近にそれぞれ変換される。
【００７２】図８はＦＥＴ５１の入出力インピーダンスの変換の様子を説明するスミスチャートである。図８に示すように、ここでは、ＦＥＴ５１の入力インピーダンスがチャート上の点Ａの位置にあり、出力インピーダンスが点Ｂの位置にあると仮定する。入力インピーダンスは、λ／４長線路５５によって５０Ω付近に変換され、出力インピーダンスは、第２のインダクタ素子５９及び第３の容量素子５８によって５０Ω付近に変換されることを表わしている。
【００７３】図９は図７に示す高周波半導体装置の部分的な斜視図である。ここでは、一例として、第１の実施形態に示したマイクロストリップ線路を入力側にのみ適用することにし、従って、図７に示す領域５０、すなわち、入力整合回路及びＦＥＴ５１を含む構成要素のみを表わすことにする。
【００７４】図９に示すように、本高周波装置は、半絶縁性のＧａＡｓからなる基板１１１上に、接地電極１１２及び厚さが約０．５μｍのＳＴＯからなる誘電体層１１３が順次形成されて、マイクロストリップ線路部の基板を構成している。なお、接地電極１１２は、図１に示した構成と同一の構成を採る。すなわち、接地電極１１２は、基板１１１側から、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる第１層と、厚さが約２．５μｍのＡｕからなる第２層と、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる第３層とにより構成されている。また、図面を簡単化するために、ＦＥＴ１５１は直方体として表わしている。
【００７５】ＦＥＴ１５１の入力側は、図７に示すλ／４長線路５５と対応するメアンダ状のマイクロストリップ線路１５５の一端と接続されている。
【００７６】マイクロストリップ線路１５５の他端は、図７に示す第１の容量素子５４と対応し且つＳＴＯを容量絶縁膜とする第１のＭＩＭキャパシタ１５４の一方の電極と接続されている。第１のＭＩＭキャパシタ１５４の他方の電極は、図７に示すＲＦ入力端子５２と対応するＲＦ入力端子１５２と接続されている。
【００７７】ＲＦ入力端子１５２はＲＦ評価用プローブを用いて本高周波装置のＲＦ特性を評価できるように、グランド−シグナル−グランド（Ｇ−Ｓ−Ｇ）構成を有しており、グランド端子１５２ａがヴィア１５２ｂを通して接地電極１１２と接続されている。
【００７８】また、マイクロストリップ線路１５５と第１のＭＩＭキャパシタ１５４との接続部は、図７に示す第１のインダクタ素子５６と対応するスパイラルインダクタ１５６の一端部が接続されている。スパイラルインダクタ１５６の他端部は、図７に示す第２の容量素子５７と対応し且つＳＴＯを容量絶縁膜とする第２のＭＩＭキャパシタ１５７の一方の電極と接続されている。また、第２のＭＩＭキャパシタ１５７の他方の電極は、ＤＣ供給用パッド１２１と接続されている。
【００７９】以下、前記のように構成された高周波半導体装置の製造方法について図面を参照しながら説明する。
【００８０】図１０〜図１４は第３の実施形態に係る高周波半導体装置の工程順の断面構成を示している。ここでは、説明を簡単にするために、図１０（ａ）に示すように、基板２１１の上に、増幅用素子であるＦＥＴを形成するＦＥＴ形成領域１とマイクロストリップ線路を形成する線路形成領域２とを含み、図７に示す領域５０とは異なる他の領域の製造方法を説明する。
【００８１】まず、図１０（ａ）に示すように、半絶縁性のＧａＡｓからなる基板２１１の上に、ＦＥＴ用のヘテロ接合の能動層（チャネル層）を含むエピタキシャル層が形成された基板を用意する。このエピタキシャル層は、例えば、基板２１１側から、ＡｌＧａＡｓ又はＩｎＧａＡｓからなるバッファ層と、基板２１１に近い側から組成がＡｌＡｓからＩｎＡｌＡｓに徐々に変化するグレイデッドバッファ層と、ＩｎＧａＡｓからなるチャネル層と、該チャネル層よりもエネルギーギャップが大きく、チャネル層との接合面で２次元電子ガス層を形成するＩｎＡｌＡｓからなる障壁層と、ＩｎＧａＡｓからなるコンタクト層とが順次形成されて構成されている。
【００８２】次に、ＦＥＴ形成領域１に対して、メサエッチングを行なう。続いて、基板２１１上に第１のレジスト膜２５１を塗布した後、リソグラフィにおける位相送シフト法を用いて、ＦＥＴ形成領域１にＦＥＴのゲート長を決定するための幅が約０．２μｍのラインパターン２５１ａを形成する。その後、イオンビームスパッタ法を用い、第１のレジスト膜２５１をマスクとして基板２１１上の全面に、膜厚が約０．２μｍのＳｉＯ2 からなる第１の保護絶縁膜２１２を堆積する。
【００８３】次に、図１０（ｂ）に示すように、第１のレジスト膜２５１に対してリフトオフを行なった後、ＣＶＤ法等を用いて、基板２１１上に第１の保護絶縁膜２１２を含む全面にわたって膜厚が約０．３μｍのＳｉＮからなる第２の保護絶縁膜２１３を形成する。
【００８４】次に、図１０（ｃ）に示すように、蒸着法を用いて、第２の保護絶縁膜２１３の上に全面にわたって、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの積層体からなる接地電極の第１層形成層２１５Ａを形成する。
【００８５】次に、図１０（ｄ）に示すように、ＦＥＴ形成領域１を覆う第２のレジスト膜２５２を形成する。その後、めっき法を用いて、厚さが約２．５μｍのＡｕからなる接地電極の第２層形成層２１５Ｂを形成し、続いて、再度蒸着法を用いて、厚さが約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉとの積層体からなる接地電極の第３層形成層２１５Ｃを形成する。
【００８６】次に、図１１（ａ）に示すように、第２のレジスト膜２５２を除去した後、ＫＩエッチャント及びフッ酸により、ＦＥＴ形成領域１の第１層形成層２１５Ａを除去することにより、線路形成領域２に、第１層形成層２１５Ａ、第２層形成層２１５及び第３層形成層２１５Ｃからなる接地電極２１５を形成する。続いて、ＣＶＤ法を用いて、基板２１１上の全面にわたって膜厚が約０．３μｍＳｉＮからなる第３の保護絶縁膜２１６を堆積する。
【００８７】次に、図１１（ｂ）に示すように、リソグラフィ法により、第３の保護絶縁膜２１６上に、線路形成領域２に開口パターンを有する第３のレジスト膜２５３を形成する。続いて、ＲＩＥ法を用いて、第３のレジスト膜２５３をマスクとして第３の保護絶縁膜２１６に対してエッチングを行なうことにより接地電極２１５を露出する。
【００８８】次に、図１１（ｃ）に示すように、基板温度を約３００度とするＲＦスパッタ法を用いて、基板２１１上に線路形成領域２を含む全面にわたって、厚さが約０．５μｍのＳＴＯからなる誘電体層２１７を堆積する。
【００８９】次に、図１１（ｄ）に示すように、誘電体層２１７上に、該誘電体層２１７の線路形成領域２を覆う第４のレジスト膜２５４をマスクとし、ミリング法を用いて、誘電体層２１７のＦＥＴ形成領域１を除去する。
【００９０】次に、図１２（ａ）に示すように、第４のレジスト膜２５４を除去した後、ＲＦスパッタ法により、基板２１１上に全面にわたって、厚さが約０．１μｍのＷＳｉＮからなる線状導体層の第１層形成層２１８Ａを堆積する。その後、温度が約４５０℃の酸素雰囲気でシンタリングを行なって、誘電体層２１７を再結晶化する。
【００９１】次に、図１２（ｂ）に示すように、第１層形成層２１８Ａの上に、線状導体層の狭小部となる、幅が約０．５μｍのラインパターンを持つ第５のレジスト膜を形成する。続いて、ＣＦ4 とＳＦ6 とをエッチャントとするＲＩＥ法を用いて、第５のレジスト膜２５５をマスクとし、第１層形成層２１８Ａに対してエッチングを行なうことにより、線路形成領域２に第１層形成層２１８Ａからなる線状導体層の第１層２１８を形成する。
【００９２】次に、図１２（ｃ）に示すように、リソグラフィ法により、基板２１１上に、該基板２１１上のＦＥＴ形成領域１が露出する開口パターンを有する第６のレジスト膜２５６を形成する。続いて、ＣＦ4 をエッチャントとするＲＩＥ法により、第６のレジスト膜２５６をマスクとし、第３の保護絶縁膜２１６及び第２の保護絶縁膜２１３に対してエッチングを行なうことにより、ＦＥＴ形成領域１に、第１の保護絶縁膜２１２を露出する。
【００９３】次に、図１２（ｄ）に示すように、リソグラフィ法により、基板２１１上に、ＦＥＴ形成領域１のソースドレイン形成領域が露出する開口パターンを有する第７のレジスト膜２５７を形成する。続いて、第７のレジスト膜２５７をマスクとし、第１の保護絶縁膜２１２に対してフッ酸によるエッチングを行なうことにより、基板２１１の上面のソースドレイン形成領域を露出する。
【００９４】次に、図１３（ａ）に示すように、蒸着法を用いて、第７のレジスト膜２５７上の開口パターンを含む全面にわたって、厚さが約５０ｎｍのＡｕＧｅと、厚さが約５０ｎｍのＮｉと、厚さが約１０００ｎｍのＡｕとの積層体からなるソースドレイン電極形成膜を堆積した後、第７のレジスト膜２５７に対してリフトオフを行なうことにより、この電極形成膜からソースドレイン電極２１９を形成する。その後、基板温度を約４００℃に昇温して熱処理を行なって、ソースドレイン電極２１９と基板２１１の上部との合金化を図る。続いて、リソグラフィ法により、基板２１１上に、ＦＥＴ形成領域１におけるゲート形成領域が露出する開口パターンを有する第８のレジスト膜２５８を形成する。続いて、第８のレジスト膜２５８及び第１の保護絶縁膜２１２をマスクとして、基板２１１の上部に対してエッチャントにリン酸を用いたリセスエッチングを行なう。
【００９５】次に、図１３（ｂ）に示すように、蒸着法を用いて、第８のレジスト膜２５８上の開口パターンを含む全面にわたって、厚さが約５００ｎｍのＴｉと、厚さが約５０００ｎｍのＡｌと、厚さが約５００ｎｍのＴｉとの積層体からなるゲート電極形成膜を形成した後、第８のレジスト膜２５８に対してリフトオフを行なうことにより、この形成膜からゲート電極２２０を形成する。その後、ＣＶＤ法を用いて、基板２１１上の全面にわたってＳｉＮからなる第４の保護絶縁膜２２１を堆積する。
【００９６】次に、図１３（ｃ）に示すように、リソグラフィ法により、ＦＥＴ形成領域１におけるソースドレイン電極２１９の上側及びゲート電極２２０の上側の各領域、並びに線路形成領域２における線状導体層の第１層２１８の上側の領域がそれぞれ露出する開口パターンを有する第９のレジスト膜２５９を形成する。続いて、ＣＦ4 を用いたＲＩＥ法により、第９のレジスト膜２５８をマスクとして、第４の保護絶縁膜２２１に対してエッチングを行なうことにより、ＦＥＴ形成領域１においては各電極２１９、２２０を露出し、線路形成領域２においては第１層２１８を露出する。
【００９７】次に、図１４（ａ）に示すように、第９のレジスト膜２５９を除去した後、蒸着法を用いて、基板２１１上の全面にわたって、厚さが約０．０５μｍのＴｉと厚さが約０．１５μｍのＡｕとの積層体層２２２Ａを形成する。この積層体層２２２Ａは、線路形成領域２においては、線状導体層の第２層形成層２２２Ａとなる。
【００９８】次に、図１４（ｂ）に示すように、リソグラフィ法により、ＦＥＴ形成領域１におけるソースドレイン電極２１９の上側及びゲート電極２２０の上側の各領域、並びに線路形成領域２における線状導体層の第１層２１８の上側を含む領域に開口パターンを有する第１０のレジスト膜２６０を形成する。ここで、この開口パターンは、ＦＥＴ形成領域１においては、マイクロストリップ線路と接続されるパターンであり、線路形成領域２においては、線状導体層の幅が約５μｍの幅広部を決定するパターンである。続いて、めっき法を用いて、厚さが３μｍのＡｕ層２２３を各開口パターン内に形成する。
【００９９】次に、図１４（ｃ）に示すように、第１０のレジスト膜２６０を除去した後、ＫＩエッチャント及びフッ酸により、不要なＴｉ／Ａｕ積層体層２２２Ａを除去することにより、線路形成領域２に、第２層２２２及びＡｕ層２２３を含む線状導体層の幅広部２２５ｂが形成される。従って、この幅広部２２５ｂと該幅広部２２５ｂの下側に連続する狭小部２２５ａとにより、断面Ｔ字上のマイクロストリップ線路２２５を得ることができる。
【０１００】なお、マイクロストリップ線路１５５又はスパイラルインダクタ１５６の構成材料であるＡｕは、Ａｇ又はＣｕであってもよい。
【０１０１】また、第３の実施形態においては、能動素子の一例としてＦＥＴを用いたが、ダイオード、又はＨＢＴ等のバイポーラトランジスタであってもよい。また、基板にはＧａＡｓを用いたが、シリコン（Ｓｉ）を用いてもよい。
【０１０２】なお、本実施形態のように基板にＧａＡｓを用いて、さらにＦＥＴの能動層を含むエピタキシャル層が前述したような構成を採る場合には、以下に述べるような、特性上有利な構成を採ることができる。すなわち、基板とグレイデッドバッファ層との間に設けられる、ＡｌＧａＡｓ又はＩｎＧａＰからなるバッファ層は、ＧａＡｓとの格子整合が良好であるため、相対的に膜厚を大きくできる。これにより、基板の形成時に含まれ、キンク発生の原因となるため有害なフッ素原子が、基板又は該バッファ層側からグレイデッドバッファ層側、さらにはチャネル層側に拡散することを防止できる。
【０１０３】また、本実施形態に係るマイクロストリップ線路をガラス又は石英等のように能動素子を形成できない基板上に形成し、別に用意された能動素子をマイクロストリップ線路が形成された基板上にフリップチップ実装してもよい。
【０１０４】また、本実施形態は、図１４（ｃ）に示すように、線状導体層２２５の幅広部２２５ｂと誘電体層２１７との間隙がＳｉＮからなる第４の保護絶縁膜２２２によって埋められるが、ＳｉＯ2 等の無機薄膜、又はＢＣＢやＤｕｒｏｉｄ等の有機薄膜等の、さらに誘電率が小さい材料で埋めてもよい。
【０１０５】本実施形態によると、マイクロストリップ線路の延長方向に対する垂直な方向の断面の周囲長が大きくなるため、特に表皮効果が支配的で線路の周囲長が導体損に大きな影響を及ぼすマイクロ波又はミリ波の領域において、大幅に導体損失の改善を図ることができる。
【０１０６】さらに、マイクロストリップ線路の主要な材料をＣｕ又はＡｇとすることにより、より一層損失を低減できる。
【０１０７】また、マイクロストリップ線路の誘電体をＳＴＯのような高誘電体とすることの効果を説明する。誘電体中を伝播する電磁波の波長は１／√εに比例する。ＳＴＯの比誘電率は２００程度で、ＧａＡｓの比誘電率１２．９の１０倍以上であるため、マイクロストリップ線路を伝播する電磁波の波長はＧａＡｓの４分の１以下となる。従って、本実施形態に係る、ＳＴＯを誘電体とするマイクロストリップ線路を用いると、周波数が５ＧＨｚの場合、λ／４長が１．６ｍｍとなるため、メアンダ状に線路を畳み込めば十分に集積化ができるので、本実施形態のようにオンチップでλ／４線路によるインピーダンス変換を実現できる。このことは、大電力ＭＭＩＣの整合回路にとって極めて有効である。
【０１０８】また、２５ＧＨｚのような準ミリ波帯のＭＭＩＣに応用した場合には、λ／４長が３００μｍ程度に縮小されるため、分布定数を用いた整合回路の面積を大幅に低減できる。すなわち、マイクロ波又はミリ波のいずれの周波数領域においてもチップサイズの縮小を図れるため、特に高コストなミリ波帯のＭＭＩＣのコストの低減に寄与する効果は大きい。
【０１０９】さらに、線状導体層と接地電極との接続を行なうヴィアに対しても、従来は４０μｍ〜１００μｍ程度の接続長（孔長）となるため、そのインピーダンスの影響が特にミリ波帯では無視できなかったが、本実施形態に係るマイクロストリップ線路によれば、０．５μｍ程度の孔長を実現できるので、数１００ＧＨｚの領域まで電気長が０となる理想的なショートを実現できる。
【０１１０】
【発明の効果】本発明のマイクロストリップ線路によると、上部が幅広部で下部が幅広部よりも狭い狭小部を有しているため、誘電体層に近い側で高インピーダンス化及び高インダクタンス化を図れると共に、誘電体層から離れた上部は、狭小部よりも幅が広いため、導体損失が増加しない。これにより、高周波半導体装置の小型化を実現できる。
【０１１１】さらに、誘電体層に高誘電体材料を用いると、線状導体を伝播する高周波信号の波長が小さくなるため、高周波半導体装置を確実に小型化できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマイクロストリップ線路を示す構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図４】本発明の第２の実施形態に係るマイクロストリップ線路を示す構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図７】本発明の第３の実施形態に係る高周波半導体装置を示す回路図である。
【図８】本発明の第３の実施形態に係る高周波半導体装置における入出力インピーダンス整合を説明するためのスミスチャートである。
【図９】本発明の第３の実施形態に係る高周波半導体装置の入力整合回路付近を示す部分的な斜視図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に係るマイクロストリップ線路の製造方法を示す工程順の構成断面図である。
【図１５】従来の高周波半導体装置を示す回路図である。
【図１６】従来のＭＭＩＣ化された高周波半導体装置を示す平面図である。
【符号の説明】
１１ 基板
１２ 接地電極（接地導体層）
１２ａ 第１層
１２ｂ 第２層
１２ｃ 第３層
１３ 誘電体層
１４ 線状導体層
１４ａ 狭小部
１４ｂ 幅広部
１５ 第１層
１６ 第２層
１６Ａ 第２層形成層
１７ 第３層
１８ 保護絶縁膜
２１ 第１のレジスト膜
２２ 第２のレジスト膜
２３ 第３のレジスト膜
３１ 基板
３２ 接地電極（接地導体層）
３２ａ 第１層
３２ｂ 第２層
３２ｃ 第３層
３３ 誘電体層
３４ 線状導体層
３４ａ 狭小部
３４ｂ 幅広部
３５ 第１層
３６ 第２層
３６Ａ 第２層形成層
３７ 第３層
３８ 支持絶縁膜
４１ 第１のレジスト膜
４２ 第２のレジスト膜
４３ 第３のレジスト膜
５１ ＦＥＴ
５２ ＲＦ入力端子
５３ ＲＦ出力端子
５４ 第１の容量素子
５５ λ／４長線路（マイクロストリップ線路）
５６ 第１のインダクタ素子
５７ 第２の容量素子
５８ 第３の容量素子
５９ 第２のインダクタ素子
６０ 第４の容量素子
１１１ 基板
１１２ 接地電極
１１３ 誘電体層
１２１ ＤＣ供給用パッド
１５１ ＦＥＴ
１５２ ＲＦ入力端子
１５２ａ グランド端子
１５２ｂ ヴィア
１５４ 第１のＭＩＭキャパシタ
１５５ マイクロストリップ線路
１５６ スパイラルインダクタ
１５７ 第２のＭＩＭキャパシタ
１ ＦＥＴ形成領域１
２ 線路形成領域
２１１ 基板
２１２ 第１の保護絶縁膜
２１３ 第２の保護絶縁膜
２１５ 第１層
２１５Ａ 第１層形成層
２１５Ｂ 第２層形成層
２１５Ｃ 第３層形成層
２１６ 第３の保護絶縁膜
２１７ 誘電体層
２１８ 第１層層
２１８Ａ 第１層形成層
２１９ ソースドレイン電極
２２０ ゲート電極
２２１ 第４の保護絶縁膜
２２２ 第２層
２２２Ａ 積層体層（第２層形成層）
２２３ Ａｕ層
２２５ 線状導体層
２２５ａ 狭小部
２２５ｂ 幅広部
２５１ 第１のレジスト膜
２５２ 第２のレジスト膜
２５３ 第３のレジスト膜
２５４ 第４のレジスト膜
２５５ 第５のレジスト膜
２５６ 第６のレジスト膜
２５７ 第７のレジスト膜
２５８ 第８のレジスト膜
２５９ 第９のレジスト膜
２６０ 第１０のレジスト膜
【特許請求の範囲】
【請求項１】 接地導体層と、前記接地導体層の上に形成された誘電体層と、前記誘電体層の上に形成された線状の線状導体層とを備え、前記線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、前記断面の下部が前記幅広部よりも幅が小さい狭小部であることを特徴とするマイクロストリップ線路。
【請求項２】 前記接地導体層の下側に、該接地導体層を保持する誘電体からなる基板をさらに備え、前記誘電体層の誘電率は、前記基板の誘電率よりも大きいことを特徴とする請求項１に記載のマイクロストリップ線路。
【請求項３】 前記誘電体層はチタン酸化物を含むことを特徴とする請求項１又は２に記載のマイクロストリップ線路。
【請求項４】 前記チタン酸化物はチタン酸ストロンチウムであることを特徴とする請求項３に記載のマイクロストリップ線路。
【請求項５】 誘電体からなる基板の上に接地導体層を形成する工程と、前記接地導体層の上に誘電体層を形成する工程と、前記誘電体層の上に、線状の開口部を持つマスクパターンを形成する工程と、前記開口部を含む前記マスクパターンの上に線状導体層形成層を堆積する工程と、前記マスクパターン上の前記線状導体層形成層の幅が前記開口部の幅よりも大きくなるように前記線状導体層形成層を成形する工程とを備えていることを特徴とするマイクロストリップ線路の製造方法。
【請求項６】 請求項１に記載のマイクロストリップ線路を有し、前記マイクロストリップ線路における前記線状導体層は、前記誘電体層と平行な面内でスパイラル状に形成されていることを特徴とするインダクタ素子。
【請求項７】 基板上に形成された能動素子と、前記基板上に形成され、前記能動素子に対する入出力信号を伝播するマイクロストリップ線路とを備え、前記マイクロストリップ線路は、前記基板上に形成された接地導体層と、前記接地導体層の上に形成された誘電体層と、前記誘電体層の上に形成された線状の線状導体層とを有し、前記線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、前記断面の下部が前記幅広部よりも幅が小さい狭小部であることを特徴とする高周波半導体装置。
【請求項１】 接地導体層と、前記接地導体層の上に形成された誘電体層と、前記誘電体層の上に形成された線状の線状導体層とを備え、前記線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、前記断面の下部が前記幅広部よりも幅が小さい狭小部であることを特徴とするマイクロストリップ線路。
【請求項２】 前記接地導体層の下側に、該接地導体層を保持する誘電体からなる基板をさらに備え、前記誘電体層の誘電率は、前記基板の誘電率よりも大きいことを特徴とする請求項１に記載のマイクロストリップ線路。
【請求項３】 前記誘電体層はチタン酸化物を含むことを特徴とする請求項１又は２に記載のマイクロストリップ線路。
【請求項４】 前記チタン酸化物はチタン酸ストロンチウムであることを特徴とする請求項３に記載のマイクロストリップ線路。
【請求項５】 誘電体からなる基板の上に接地導体層を形成する工程と、前記接地導体層の上に誘電体層を形成する工程と、前記誘電体層の上に、線状の開口部を持つマスクパターンを形成する工程と、前記開口部を含む前記マスクパターンの上に線状導体層形成層を堆積する工程と、前記マスクパターン上の前記線状導体層形成層の幅が前記開口部の幅よりも大きくなるように前記線状導体層形成層を成形する工程とを備えていることを特徴とするマイクロストリップ線路の製造方法。
【請求項６】 請求項１に記載のマイクロストリップ線路を有し、前記マイクロストリップ線路における前記線状導体層は、前記誘電体層と平行な面内でスパイラル状に形成されていることを特徴とするインダクタ素子。
【請求項７】 基板上に形成された能動素子と、前記基板上に形成され、前記能動素子に対する入出力信号を伝播するマイクロストリップ線路とを備え、前記マイクロストリップ線路は、前記基板上に形成された接地導体層と、前記接地導体層の上に形成された誘電体層と、前記誘電体層の上に形成された線状の線状導体層とを有し、前記線状導体層は、該線状導体層が延びる方向に対して垂直な方向の断面の上部が幅広部であり、前記断面の下部が前記幅広部よりも幅が小さい狭小部であることを特徴とする高周波半導体装置。
【図１】
【図２】
【図８】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５】
【図１４】
【図１６】
【図２】
【図８】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５】
【図１４】
【図１６】
【公開番号】特開２００１−３０８６１０（Ｐ２００１−３０８６１０Ａ）
【公開日】平成１３年１１月２日（２００１．１１．２）
【国際特許分類】
【出願番号】特願２０００−１１９６０４（Ｐ２０００−１１９６０４）
【出願日】平成１２年４月２０日（２０００．４．２０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１３年１１月２日（２００１．１１．２）
【国際特許分類】
【出願日】平成１２年４月２０日（２０００．４．２０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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