レベルシフト回路、スイッチング素子駆動回路及びインバータ装置
【課題】レベルシフト回路の電圧変動等に起因するコモンモードノイズ発生時でもクランプすることなく、信号を伝達できるレベルシフト回路、スイッチング素子駆動回路及びインバータ装置を提供する。
【解決手段】セットパルス及びリセットパルスを発生するパルス発生回路と、セットパルスを電流に変換する第１スイッチング素子及びリセットパルスを電流に変換する第２スイッチング素子と、浮動電位側にあり、第１スイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び第２スイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、セット用負荷の信号レベルおよびリセット用負荷の信号レベルから、制御パルス信号を再生するパルス再生回路を備えるレベルシフト回路において、セット用負荷及びリセット用負荷として非線形の負荷特性を有する回路を用いる。
【解決手段】セットパルス及びリセットパルスを発生するパルス発生回路と、セットパルスを電流に変換する第１スイッチング素子及びリセットパルスを電流に変換する第２スイッチング素子と、浮動電位側にあり、第１スイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び第２スイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、セット用負荷の信号レベルおよびリセット用負荷の信号レベルから、制御パルス信号を再生するパルス再生回路を備えるレベルシフト回路において、セット用負荷及びリセット用負荷として非線形の負荷特性を有する回路を用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に用いられるレベルシフト回路、スイッチング素子駆動回路及びインバータ装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置において、負荷を駆動するための電力用スイッチング素子は、主電源端子間に直列に接続されている。低い側の電力用スイッチング素子（以下、「下アームスイッチング素子」と称す。）と、高い側の電力用スイッチング素子（以下、「上アームスイッチング素子」と称す。）との中点が負荷に接続されている。
【０００３】
このような装置においては、上アームスイッチング素子の基準電位は、電位的に浮動の状態で駆動される。このため、上アームスイッチング素子の駆動制御は、下アームスイッチング素子の基準電位側からレベルシフトと呼ばれる回路により伝達される。
【０００４】
特許文献１の図１に示された従来技術のスイッチング素子駆動回路のレベルシフト部では、レベルシフト信号を電圧に変換する負荷には抵抗が用いられている。また、前記負荷の電圧が一定レベルを越えないようにツェナーダイオードを用いて、耐圧に起因する所望の電圧にクランプしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２３５２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように、従来のレベルシフト回路では、レベルシフト電流があるレベルを越えるとクランプされるため、ｄｖ／ｄｔ等の電圧変動により、同相のノイズ電流が流れた場合、正規の信号を伝達することができない。
【０００７】
本発明では、電圧変動などによる同相ノイズ電流が流れた場合でもクランプすることなく正規の信号を伝達するレベルシフト回路、また、これを備えるスイッチング素子駆動回路、更には、これを用いたインバータ装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明のレベルシフト回路は、第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えており、前記セット用負荷と前記リセット用負荷は、電流が増加すると共にインピーダンスが低くなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ｄｖ／ｄｔなどによるコモンモードのノイズ電流が発生してもレベルシフト受信回路の電圧はクランプされないため、正規の信号を伝達することができる。また、クランプ用のツェナーダイオードを省くことができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施例１のインバータ装置１相分のブロック図である。
【図２】図２は、レベルシフト電流と電圧の関係を本発明と従来とを比較して示した図である。
【図３】図３は、本発明の実施例２のインバータ装置１相分のブロック図である。
【図４】図４は、本発明の実施例２のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図５】図５は、本発明の実施例３のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図６】図６は、本発明のレベルシフト回路動作を示す波形のイメージ図である。
【図７】図７は、本発明の実施例４のレベルシフト回路をレベルダウンに用いた回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を使用して詳細に説明する。
【実施例１】
【００１２】
図１に本実施例の３相インバータ装置の１相分を示す。他の２相分も同様である。主電源ＨＶ間に上アーム用電力用スイッチング素子（以下、「上アーム素子」と称す。）３０２と、下アーム用電力用スイッチング素子（以下、「下アーム素子」と称す。）３０１と、がトーテムポール接続（直列接続）され、ハーフブリッジを構成している。上アーム素子３０２と下アーム素子３０１の接続点５は、負荷６に接続されると共に、上アーム素子３０２を駆動する基準電位となる。
【００１３】
上アーム素子３０２、および下アーム素子３０１は、それぞれ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２とＦＷＤ（フリーホイールダイオード）４およびＩＧＢＴ１とＦＷＤ３で構成される。本実施例では、１相分の上下アーム素子３０１，３０２はパワーモジュール３００に収められている。
【００１４】
１相分の上下アームのスイッチング素子駆動回路１０１は、下アーム制御回路２００、上アーム制御回路２０１で構成される。ＶＤ１は下アーム制御回路２００用の電源である。ＶＤ２は上アーム制御回路２０１の電源であり、ＶＤ１とはトランスにより絶縁されている。
【００１５】
次に、駆動制御の流れを説明する。入力信号Ｐ_ＰＩＮ（上アーム駆動制御信号）及びＰ_ＮＩＮ（下アーム駆動制御信号）は、上位コントローラ（図示しない）から与えられる。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３１で生成する。
【００１６】
レベルシフト回路９１０は、パルス発生回路３１、レベルシフトの電流駆動用ＮＭＯＳＦＥＴ１２及び１３、電流を電圧に変換する負荷用ＰＭＯＳＥＦＴＭ２０及びＭ２１、ＲＳフリップフロップ６２とで構成される。レベルシフト回路９１０では、セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＮＭＯＳＦＥＴ１２，１３を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷Ｍ２０及びＭ２１により電圧変換される。
【００１７】
セットパルスに伴う電圧信号Ｖ_Ｓは、次段のＲＳフリップフロップ６２のセットに、リセットパルスに伴う電圧信号Ｖ_Ｒは、同リセットに入力してパルスを再生する。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００１８】
図２にレベルシフト回路の電流と電圧の関係を従来と本発明とを比較して示す。従来の抵抗負荷を用いたレベルシフト（２）は、レベルシフト許容信号レベルを越えないように、負荷抵抗に並列に保護用のツェナーダイオードを設ける必要がある。
【００１９】
一方、本発明のレベルシフト（１）は、ダイオード接続したＰＭＯＳＦＥＴを負荷に用いるため、レベルシフト電流が増えるとインピーダンスが下がり、レベルシフト電圧が許容レベルの範囲に抑制することができる。また、電流が低い領域でインピーダンスが高いため、最小動作電流も低いレベルに抑えることができるので、レベルシフトの動作電流を低減することができる。
【００２０】
そして、従来のレベルシフト（２）では、レベルシフト電流の制御範囲が線形負荷最小動作電流からレベルシフト許容信号レベルに交差する比較的狭い範囲に限られるのに対し、本発明のレベルシフト（１）では、レベルシフト電流の制御範囲は非線形負荷最小動作電流からレベルシフト許容信号レベルに沿った広い範囲での制御が可能となる。
【実施例２】
【００２１】
図３に本発明のレベルシフト回路を差動構成にした実施例を示す。図１との差異は、レベルシフト受信回路９１０を差動構成にした点のみである。図３において、レベルシフト受信回路９１０は、パルス発生回路３１、レベルシフトの電流駆動用ＮＭＯＳＦＥＴ１２及び１３、電流を電圧に変換する負荷用ＰＭＯＳＥＦＴＭ２０及びＭ２１、セットパルス検出用コンパレータ５２及びリセットパルス検出用コンパレータ５３、ＲＳフリップフロップ６２とで構成される。
【００２２】
レベルシフト受信回路分の動作のみを説明する。セットパルス検出用コンパレータ５２の非反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力する。
【００２３】
同様に、リセットパルス検出用コンパレータ５３の非反転入力側には、リセットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、セットパルス用負荷抵抗のＶ_Ｒ信号を入力する。コンパレータ５２，５３の出力は、ＬＰＦ６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００２４】
図４は、本実施例のコンパレータ５２の一例を示す回路図である。セットパルス検出用コンパレータ５２は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００２５】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように。負荷ＭＯＳ７２’，７３の定数などで不感帯を設定する。
【００２６】
レベルシフト回路動作時の動作を説明する。レベルシフト駆動パルスＰ_Ｓにより、レベルシフト用ＮＭＯＳＦＥＴ１２がオンすると、Ｖ_Ｓレベルが低下する。Ｖ_Ｓのレベルが、バイアスレベルからダイオード７８のＶＦ（順電圧降下）を差し引いたレベルより低くなるとＰＭＯＳＦＥＴ７０’のＶｇｓが増大し、負荷ＭＯＳ７２’のドレイン電圧が上昇し、次段のレベル変換回路のＮＭＯＳＦＥＴ８１がオンして、更に次段のＬＰＦ６０に”Ｌｏ”パルスが伝達される。
【００２７】
インタフェイス部９２をダイオードで構成することにより、コンパレータの入力レベルの範囲を適切に制限し、コンパレータの安定動作に寄与している。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルから負荷のＰＭＯＳの動作点で決まる電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
【００２８】
次にｄｖ／ｄｔなどのコモンモードノイズによる誤信号発生時の動作を説明する。上下アーム間基準電位が変動する時に、ｄｖ／ｄｔと、レベルシフト用ＭＯＳＦＥＴなどの寄生容量との積の電流がレベルシフト部に流れる。これにより、レベルシフト負荷には、セット側及びリセット側の何れにも電圧が生じる。
【００２９】
本発明では、セットパルス検出用コンパレータ５２では、入力の不感帯を設けることで、同相モードでは、差動対が反応しないため、誤検知を抑制できる。
【実施例３】
【００３０】
図５に本実施例の３相インバータ装置の１相分を示す。概要は実施例２の図３と同様である。本実施例は、上アーム駆動制御用半導体チップ２１１と、下アーム駆動制御用半導体チップ２１０、レベルシフト用ＩＧＢＴ１０、１１を同一のスイッチング素子駆動回路１００のパッケージに実装した実施例である。
【００３１】
レベルシフトの差動受信部についても、図３の場合と異なる。負荷はダイオード接続したＰＭＯＳＦＥＴを２段直列に接続し、各段のＰＭＯＳＦＥＴと並列に抵抗を配している。
図５において、レベルシフト受信回路９１０は、パルス発生回路３１、レベルシフト用ＩＧＢＴ１０、１１、負荷はＭ２０〜Ｍ２３及びＲ２０〜Ｒ２３、セットパルス検出用コンパレータ５０及びリセットパルス検出用コンパレータ５１、ＬＰＦ（ローパスフィルタ）６０及び６１、ＲＳフリップフロップ６２とで構成される。
【００３２】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＩＧＢＴ１０，１１を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷により電圧変換される。負荷はＭ２０〜Ｍ２３及びＲ２０〜Ｒ２３により構成される。
【００３３】
セットパルス検出用コンパレータ５０の非反転入力側には、セットパルス用負荷の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、リセットパルス用負荷の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。同様に、リセットパルス検出用コンパレータ５１の非反転入力側には、リセットパルス用負荷の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、セットパルス用負荷の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。
【００３４】
コンパレータ５０，５１の出力は、ＬＰＦ（ローパスフィルタ）６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００３５】
図６は、本実施例のコンパレータ５０の一例を示す回路図である。セットパルス検出用コンパレータ５０は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００３６】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように負荷ＭＯＳ７２，７３の定数などで不感帯を設定する。
【実施例４】
【００３７】
図７に上アーム制御回路側から下アーム駆動制御側へ、上パルスステータスパルス発生回路３２で発生したステイタス信号を伝送するレベルシフト回路の実施例を示す。レベルシフト駆動デバイス１４，１５をＰＭＯＳＦＥＴで構成し、下アーム側のレベルシフト用負荷２４，２５をダイオード接続したＮＭＯＳＦＥＴで構成し、セットパルス検出用コンパレータ５４，リセットパルス検出用コンパレータ５５に接続する。本レベルシフトはレベルダウン動作を行うため、図３で説明したレベルアップに対し、極性が逆になる点を除いて基本的な動作は同様である。このように、極性を入れ替えることにより、本発明は、レベルダウン回路にも適用できる。
【符号の説明】
【００３８】
１ 下アームＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１４ レベルシフト用ＰＭＯＳＦＥＴ
１５ レベルシフト用ＰＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ 下アーム側のレベルシフト用負荷
２５ 下アーム側のレベルシフト用負荷
３０ 上下パルス発生回路
３１ パルス発生回路
３２ 上アームステータスパルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
５４ セットパルス検出用コンパレータ
５５ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
【技術分野】
【０００１】
本発明は、電力変換装置に用いられるレベルシフト回路、スイッチング素子駆動回路及びインバータ装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置において、負荷を駆動するための電力用スイッチング素子は、主電源端子間に直列に接続されている。低い側の電力用スイッチング素子（以下、「下アームスイッチング素子」と称す。）と、高い側の電力用スイッチング素子（以下、「上アームスイッチング素子」と称す。）との中点が負荷に接続されている。
【０００３】
このような装置においては、上アームスイッチング素子の基準電位は、電位的に浮動の状態で駆動される。このため、上アームスイッチング素子の駆動制御は、下アームスイッチング素子の基準電位側からレベルシフトと呼ばれる回路により伝達される。
【０００４】
特許文献１の図１に示された従来技術のスイッチング素子駆動回路のレベルシフト部では、レベルシフト信号を電圧に変換する負荷には抵抗が用いられている。また、前記負荷の電圧が一定レベルを越えないようにツェナーダイオードを用いて、耐圧に起因する所望の電圧にクランプしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２３５２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように、従来のレベルシフト回路では、レベルシフト電流があるレベルを越えるとクランプされるため、ｄｖ／ｄｔ等の電圧変動により、同相のノイズ電流が流れた場合、正規の信号を伝達することができない。
【０００７】
本発明では、電圧変動などによる同相ノイズ電流が流れた場合でもクランプすることなく正規の信号を伝達するレベルシフト回路、また、これを備えるスイッチング素子駆動回路、更には、これを用いたインバータ装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明のレベルシフト回路は、第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えており、前記セット用負荷と前記リセット用負荷は、電流が増加すると共にインピーダンスが低くなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ｄｖ／ｄｔなどによるコモンモードのノイズ電流が発生してもレベルシフト受信回路の電圧はクランプされないため、正規の信号を伝達することができる。また、クランプ用のツェナーダイオードを省くことができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施例１のインバータ装置１相分のブロック図である。
【図２】図２は、レベルシフト電流と電圧の関係を本発明と従来とを比較して示した図である。
【図３】図３は、本発明の実施例２のインバータ装置１相分のブロック図である。
【図４】図４は、本発明の実施例２のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図５】図５は、本発明の実施例３のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図６】図６は、本発明のレベルシフト回路動作を示す波形のイメージ図である。
【図７】図７は、本発明の実施例４のレベルシフト回路をレベルダウンに用いた回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を使用して詳細に説明する。
【実施例１】
【００１２】
図１に本実施例の３相インバータ装置の１相分を示す。他の２相分も同様である。主電源ＨＶ間に上アーム用電力用スイッチング素子（以下、「上アーム素子」と称す。）３０２と、下アーム用電力用スイッチング素子（以下、「下アーム素子」と称す。）３０１と、がトーテムポール接続（直列接続）され、ハーフブリッジを構成している。上アーム素子３０２と下アーム素子３０１の接続点５は、負荷６に接続されると共に、上アーム素子３０２を駆動する基準電位となる。
【００１３】
上アーム素子３０２、および下アーム素子３０１は、それぞれ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２とＦＷＤ（フリーホイールダイオード）４およびＩＧＢＴ１とＦＷＤ３で構成される。本実施例では、１相分の上下アーム素子３０１，３０２はパワーモジュール３００に収められている。
【００１４】
１相分の上下アームのスイッチング素子駆動回路１０１は、下アーム制御回路２００、上アーム制御回路２０１で構成される。ＶＤ１は下アーム制御回路２００用の電源である。ＶＤ２は上アーム制御回路２０１の電源であり、ＶＤ１とはトランスにより絶縁されている。
【００１５】
次に、駆動制御の流れを説明する。入力信号Ｐ_ＰＩＮ（上アーム駆動制御信号）及びＰ_ＮＩＮ（下アーム駆動制御信号）は、上位コントローラ（図示しない）から与えられる。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３１で生成する。
【００１６】
レベルシフト回路９１０は、パルス発生回路３１、レベルシフトの電流駆動用ＮＭＯＳＦＥＴ１２及び１３、電流を電圧に変換する負荷用ＰＭＯＳＥＦＴＭ２０及びＭ２１、ＲＳフリップフロップ６２とで構成される。レベルシフト回路９１０では、セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＮＭＯＳＦＥＴ１２，１３を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷Ｍ２０及びＭ２１により電圧変換される。
【００１７】
セットパルスに伴う電圧信号Ｖ_Ｓは、次段のＲＳフリップフロップ６２のセットに、リセットパルスに伴う電圧信号Ｖ_Ｒは、同リセットに入力してパルスを再生する。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００１８】
図２にレベルシフト回路の電流と電圧の関係を従来と本発明とを比較して示す。従来の抵抗負荷を用いたレベルシフト（２）は、レベルシフト許容信号レベルを越えないように、負荷抵抗に並列に保護用のツェナーダイオードを設ける必要がある。
【００１９】
一方、本発明のレベルシフト（１）は、ダイオード接続したＰＭＯＳＦＥＴを負荷に用いるため、レベルシフト電流が増えるとインピーダンスが下がり、レベルシフト電圧が許容レベルの範囲に抑制することができる。また、電流が低い領域でインピーダンスが高いため、最小動作電流も低いレベルに抑えることができるので、レベルシフトの動作電流を低減することができる。
【００２０】
そして、従来のレベルシフト（２）では、レベルシフト電流の制御範囲が線形負荷最小動作電流からレベルシフト許容信号レベルに交差する比較的狭い範囲に限られるのに対し、本発明のレベルシフト（１）では、レベルシフト電流の制御範囲は非線形負荷最小動作電流からレベルシフト許容信号レベルに沿った広い範囲での制御が可能となる。
【実施例２】
【００２１】
図３に本発明のレベルシフト回路を差動構成にした実施例を示す。図１との差異は、レベルシフト受信回路９１０を差動構成にした点のみである。図３において、レベルシフト受信回路９１０は、パルス発生回路３１、レベルシフトの電流駆動用ＮＭＯＳＦＥＴ１２及び１３、電流を電圧に変換する負荷用ＰＭＯＳＥＦＴＭ２０及びＭ２１、セットパルス検出用コンパレータ５２及びリセットパルス検出用コンパレータ５３、ＲＳフリップフロップ６２とで構成される。
【００２２】
レベルシフト受信回路分の動作のみを説明する。セットパルス検出用コンパレータ５２の非反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力する。
【００２３】
同様に、リセットパルス検出用コンパレータ５３の非反転入力側には、リセットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、セットパルス用負荷抵抗のＶ_Ｒ信号を入力する。コンパレータ５２，５３の出力は、ＬＰＦ６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００２４】
図４は、本実施例のコンパレータ５２の一例を示す回路図である。セットパルス検出用コンパレータ５２は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００２５】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように。負荷ＭＯＳ７２’，７３の定数などで不感帯を設定する。
【００２６】
レベルシフト回路動作時の動作を説明する。レベルシフト駆動パルスＰ_Ｓにより、レベルシフト用ＮＭＯＳＦＥＴ１２がオンすると、Ｖ_Ｓレベルが低下する。Ｖ_Ｓのレベルが、バイアスレベルからダイオード７８のＶＦ（順電圧降下）を差し引いたレベルより低くなるとＰＭＯＳＦＥＴ７０’のＶｇｓが増大し、負荷ＭＯＳ７２’のドレイン電圧が上昇し、次段のレベル変換回路のＮＭＯＳＦＥＴ８１がオンして、更に次段のＬＰＦ６０に”Ｌｏ”パルスが伝達される。
【００２７】
インタフェイス部９２をダイオードで構成することにより、コンパレータの入力レベルの範囲を適切に制限し、コンパレータの安定動作に寄与している。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルから負荷のＰＭＯＳの動作点で決まる電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
【００２８】
次にｄｖ／ｄｔなどのコモンモードノイズによる誤信号発生時の動作を説明する。上下アーム間基準電位が変動する時に、ｄｖ／ｄｔと、レベルシフト用ＭＯＳＦＥＴなどの寄生容量との積の電流がレベルシフト部に流れる。これにより、レベルシフト負荷には、セット側及びリセット側の何れにも電圧が生じる。
【００２９】
本発明では、セットパルス検出用コンパレータ５２では、入力の不感帯を設けることで、同相モードでは、差動対が反応しないため、誤検知を抑制できる。
【実施例３】
【００３０】
図５に本実施例の３相インバータ装置の１相分を示す。概要は実施例２の図３と同様である。本実施例は、上アーム駆動制御用半導体チップ２１１と、下アーム駆動制御用半導体チップ２１０、レベルシフト用ＩＧＢＴ１０、１１を同一のスイッチング素子駆動回路１００のパッケージに実装した実施例である。
【００３１】
レベルシフトの差動受信部についても、図３の場合と異なる。負荷はダイオード接続したＰＭＯＳＦＥＴを２段直列に接続し、各段のＰＭＯＳＦＥＴと並列に抵抗を配している。
図５において、レベルシフト受信回路９１０は、パルス発生回路３１、レベルシフト用ＩＧＢＴ１０、１１、負荷はＭ２０〜Ｍ２３及びＲ２０〜Ｒ２３、セットパルス検出用コンパレータ５０及びリセットパルス検出用コンパレータ５１、ＬＰＦ（ローパスフィルタ）６０及び６１、ＲＳフリップフロップ６２とで構成される。
【００３２】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＩＧＢＴ１０，１１を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷により電圧変換される。負荷はＭ２０〜Ｍ２３及びＲ２０〜Ｒ２３により構成される。
【００３３】
セットパルス検出用コンパレータ５０の非反転入力側には、セットパルス用負荷の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、リセットパルス用負荷の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。同様に、リセットパルス検出用コンパレータ５１の非反転入力側には、リセットパルス用負荷の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、セットパルス用負荷の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。
【００３４】
コンパレータ５０，５１の出力は、ＬＰＦ（ローパスフィルタ）６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００３５】
図６は、本実施例のコンパレータ５０の一例を示す回路図である。セットパルス検出用コンパレータ５０は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００３６】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように負荷ＭＯＳ７２，７３の定数などで不感帯を設定する。
【実施例４】
【００３７】
図７に上アーム制御回路側から下アーム駆動制御側へ、上パルスステータスパルス発生回路３２で発生したステイタス信号を伝送するレベルシフト回路の実施例を示す。レベルシフト駆動デバイス１４，１５をＰＭＯＳＦＥＴで構成し、下アーム側のレベルシフト用負荷２４，２５をダイオード接続したＮＭＯＳＦＥＴで構成し、セットパルス検出用コンパレータ５４，リセットパルス検出用コンパレータ５５に接続する。本レベルシフトはレベルダウン動作を行うため、図３で説明したレベルアップに対し、極性が逆になる点を除いて基本的な動作は同様である。このように、極性を入れ替えることにより、本発明は、レベルダウン回路にも適用できる。
【符号の説明】
【００３８】
１ 下アームＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１４ レベルシフト用ＰＭＯＳＦＥＴ
１５ レベルシフト用ＰＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ 下アーム側のレベルシフト用負荷
２５ 下アーム側のレベルシフト用負荷
３０ 上下パルス発生回路
３１ パルス発生回路
３２ 上アームステータスパルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
５４ セットパルス検出用コンパレータ
５５ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
【特許請求の範囲】
【請求項１】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷の信号レベルおよび前記リセット用負荷の信号レベルから、前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項２】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項３】
請求項１または２に記載のレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷がダイオード接続をしたトランジスタで構成され、電流が増すと共にインピーダンスが減少することを特徴とするレベルシフト回路。
【請求項４】
請求項１または２に記載のレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷がダイオード接続をしたＭＯＳＦＥＴで構成され、電流が増すと共にインピーダンスが減少することを特徴とするレベルシフト回路。
【請求項５】
請求項２に記載のレベルシフト回路において、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項６】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第２の基準電位側にあり、前記第２の基準電位側から前記第１の基準電位側へ伝達するステイタス信号の立ち上がりエッジに対応するセットパルス２及び立ち下がりエッジに対応するリセットパルス２を発生するパルス発生回路２と、
前記セットパルス２を電流に変換する第３のスイッチング素子及び前記リセットパルス２を電流に変換する第４のスイッチング素子と、
前記第１の基準電位側にあり、前記第３のスイッチング素子で電流に変換された信号を電圧に変換するセット２用負荷及び前記第４のスイッチング素子で電流に変換された信号を電圧に変換するリセット２用負荷と、
前記セット２用負荷およびリセット２用負荷の信号レベルから、前記セットパルス２を検出するセットパルス２検出回路及び前記リセットパルス２を検出するリセットパルス２検出回路と、
前記セットパルス２検出回路の出力信号及び前記リセットパルス２検出回路の出力信号から前記ステイタス信号を再生するパルス再生回路２と、を備えるレベルシフト回路において、
前記セット２用負荷及び前記リセット２用負荷がダイオード接続されたＮチャネルＭＯＳＦＥＴを含む非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項７】
主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第１の電力用スイッチング素子の接地側電位を基準とする第１の基準電位側から前記第１及び第２の電力用スイッチング素子の接続点を基準とする第２の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路は、前記第１の基準電位及び前記第１の基準電位に対し浮動電位となる前記第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備え、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするスイッチング素子駆動回路。
【請求項８】
主電源端子間に直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子の接地側電位である第１の基準電位を基準とする第１の制御電源と、前記第１及び第２のスイッチング素子の接続点電位を第２の基準電位とする第２の制御電源と、前記第２のスイッチング素子駆動制御信号を前記第１の基準電位から、前記第２の基準電位側へ伝達するレベルシフト回路と、前記第１及び第２のスイッチング素子を駆動するバッファ回路とを備えるインバータ装置において、
前記レベルシフト回路は、前記レベルシフト回路は、前記第１の基準電位及び前記第１の基準電位に対し浮動電位となる前記第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備え、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするインバータ装置。
【請求項１】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷の信号レベルおよび前記リセット用負荷の信号レベルから、前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項２】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項３】
請求項１または２に記載のレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷がダイオード接続をしたトランジスタで構成され、電流が増すと共にインピーダンスが減少することを特徴とするレベルシフト回路。
【請求項４】
請求項１または２に記載のレベルシフト回路において、
前記セット用負荷及び前記リセット用負荷がダイオード接続をしたＭＯＳＦＥＴで構成され、電流が増すと共にインピーダンスが減少することを特徴とするレベルシフト回路。
【請求項５】
請求項２に記載のレベルシフト回路において、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項６】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第２の基準電位側にあり、前記第２の基準電位側から前記第１の基準電位側へ伝達するステイタス信号の立ち上がりエッジに対応するセットパルス２及び立ち下がりエッジに対応するリセットパルス２を発生するパルス発生回路２と、
前記セットパルス２を電流に変換する第３のスイッチング素子及び前記リセットパルス２を電流に変換する第４のスイッチング素子と、
前記第１の基準電位側にあり、前記第３のスイッチング素子で電流に変換された信号を電圧に変換するセット２用負荷及び前記第４のスイッチング素子で電流に変換された信号を電圧に変換するリセット２用負荷と、
前記セット２用負荷およびリセット２用負荷の信号レベルから、前記セットパルス２を検出するセットパルス２検出回路及び前記リセットパルス２を検出するリセットパルス２検出回路と、
前記セットパルス２検出回路の出力信号及び前記リセットパルス２検出回路の出力信号から前記ステイタス信号を再生するパルス再生回路２と、を備えるレベルシフト回路において、
前記セット２用負荷及び前記リセット２用負荷がダイオード接続されたＮチャネルＭＯＳＦＥＴを含む非線形の負荷特性を有することを特徴とするレベルシフト回路。
【請求項７】
主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第１の電力用スイッチング素子の接地側電位を基準とする第１の基準電位側から前記第１及び第２の電力用スイッチング素子の接続点を基準とする第２の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路は、前記第１の基準電位及び前記第１の基準電位に対し浮動電位となる前記第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備え、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするスイッチング素子駆動回路。
【請求項８】
主電源端子間に直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子の接地側電位である第１の基準電位を基準とする第１の制御電源と、前記第１及び第２のスイッチング素子の接続点電位を第２の基準電位とする第２の制御電源と、前記第２のスイッチング素子駆動制御信号を前記第１の基準電位から、前記第２の基準電位側へ伝達するレベルシフト回路と、前記第１及び第２のスイッチング素子を駆動するバッファ回路とを備えるインバータ装置において、
前記レベルシフト回路は、前記レベルシフト回路は、前記第１の基準電位及び前記第１の基準電位に対し浮動電位となる前記第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記セット用負荷および前記リセット用負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備え、
前記セット用負荷及び前記リセット用負荷が非線形の負荷特性を有することを特徴とするインバータ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２１２７４２（Ｐ２０１０−２１２７４２Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５３２６７（Ｐ２００９−５３２６７）
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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