不揮発性メモリ消去オペレーションにおけるワード・ライン補正
【課題】ＮＡＮＤストリング内のメモリ・セル毎に消去速度を一様とする消去技術を提供する。
【解決手段】複数のメモリ・セルの消去オペレーションを等化するために、消去オペレーション中に補正電圧を不揮発性メモリ・システムに印加する。補正電圧は、他のメモリ・セル及び／又は選択ゲートからＮＡＮＤストリングのメモリ・セルに静電容量カップルされた電圧を補正する。補正電圧を１又は複数のメモリ・セルに印加して、メモリ・セルの消去オペレーションを実質的に好適化できる。補正電圧をＮＡＮＤストリングの端部メモリ・セルに印加することで、その消去オペレーションをＮＡＮＤストリングの内部メモリ・セルと等しくすることができる。
【解決手段】複数のメモリ・セルの消去オペレーションを等化するために、消去オペレーション中に補正電圧を不揮発性メモリ・システムに印加する。補正電圧は、他のメモリ・セル及び／又は選択ゲートからＮＡＮＤストリングのメモリ・セルに静電容量カップルされた電圧を補正する。補正電圧を１又は複数のメモリ・セルに印加して、メモリ・セルの消去オペレーションを実質的に好適化できる。補正電圧をＮＡＮＤストリングの端部メモリ・セルに印加することで、その消去オペレーションをＮＡＮＤストリングの内部メモリ・セルと等しくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、不揮発性メモリ装置を消去するための半導体技術に関する。
【背景技術】
【０００２】
（関連技術の説明）
半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタル・カメラ、パーソナル・デジタル・アシスタント、モバイル・コンピュータ装置、非モバイル・コンピュータ装置、及びその他の装置に使用されている。最も普及している不揮発性半導体メモリは、Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＥＰＲＯＭ）とフラッシュ・メモリである。
【０００３】
一例のフラッシュ・メモリ・システムは、２個の選択ゲートの間で直列に配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１個のＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間で直列配置された４個のトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０はＮＡＮＤストリングをビット・ライン１２６に接続する。選択ゲート１２２はＮＡＮＤストリングをソース・ライン１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧が印加されることで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧が印加されることで制御される。各トランジスタ１００、１０２、１０４、１０６は、メモリ・セルのゲート要素を形成する制御ゲートとフローティング・ゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティング・ゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティング・ゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティング・ゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティング・ゲート１０６ＦＧを有している。制御ゲート１００ＣＧはワード・ラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワード・ラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワード・ラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワード・ラインＷＬ０に接続されている。
【０００４】
図１、図２はＮＡＮＤストリング内の４個のメモリ・セルを示すが、この４個のトランジスタの使用態様は、単に一例として提供されるものである。ＮＡＮＤストリングは、４個未満または４個より多いメモリ・セルを有していてもよい。例えば、ＮＡＮＤストリングが、８個、１６個、３２個、その他の個数のメモリ・セルを有していてもよい。ここでの説明は、ＮＡＮＤストリング内のメモリ・セルの数を何ら限定するものではない。
【０００５】
ＮＡＮＤ構造を使用したフラッシュ・メモリ・システムの一般的な構造は、複数のＮＡＮＤストリングを有している。例えば、図３は、より多くのＮＡＮＤストリングを有するメモリ・アレイのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図３の各ＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリ・セルを有している。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０、２３０と、メモリ・セル２２２、２２４、２２６、２２８を有している。ＮＡＮＤストリング２０４は、選択トランジスタ２４０、２５０と、メモリ・セル２４２、２４４、２４６、２４８を有している。各ストリングは、選択トランジスタ（例えば選択トランジスタ２３０、２５０）によってソース・ラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートの制御に使用される。いくつかのＮＡＮＤストリングは、選択ラインＳＧＤによって制御される選択トランジスタ２２０、２４０等によって、各ビット・ラインに接続されている。他の実施形態においては、選択ラインは必ずしも共通化されている必要はない。ワード・ラインＷＬ３は、メモリ・セル２２２、２４２の制御ゲートに接続されている。ワード・ラインＷＬ２は、メモリ・セル２２４、２４４の制御ゲートに接続されている。ワード・ラインＷＬ１は、メモリ・セル２２６、２４６の制御ゲートに接続されている。ワード・ラインＷＬ０は、メモリ・セル２２８、２４８の制御ゲートに接続されている。図に見られるように、ビット・ラインと各ＮＡＮＤストリングはメモリ・セル・アレイの列群を備えている。ワード・ライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）はアレイの行群を備えている。各ワード・ラインは、行内の各メモリ・セルの制御ゲートを接続している。例えば、ワード・ラインＷＬ２はメモリ・セル２２４、２４４、２５２の制御ゲートに接続されている。
【０００６】
各メモリ・セルはデータ（アナログ又はデジタル）を記憶できる。１ビットのデジタル・データを記憶する場合、メモリ・セルの使用可能な閾電圧の範囲が、論理データ「１」と「０」に割り当てられた２つの範囲に分割される。ＮＡＮＤ型フラッシュ・メモリの一例では、メモリ・セルの消去後に閾電圧が負になり、論理値「１」と定義される。プログラム・オペレーション後の閾電圧は正になり、論理値「０」と定義される。閾電圧が負であるときに制御ゲートに０ボルトが印加されて読み出しが試みられた場合、メモリ・セルがターン・オンされて、論理値１が記憶されていることが示される。閾電圧が正であるときに制御ゲートに０ボルトが印加されて読み出し動作が試みられた場合は、メモリ・セルがターン・オンされず、このことは論理値０が記憶されたことを示す。メモリ・セルは、例えば、複数ビットのデジタル・データのような複数レベルの情報を記憶することもできる。複数レベルのデータを記憶する場合には、使用可能な閾電圧の範囲が多数のデータのレベルに分割される。例えば、４つのレベルの情報を記憶する場合には、データ値「１１」，「１０」，「０１」，「００」の４つの閾電圧範囲が割り当てられる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。異なる３個の正の閾電圧が、「１０」，「０１」，「００」に使用される。
【０００７】
ＮＡＮＤ型フラッシュ・メモリとそのオペレーションに関する例が、以下の米国特許／特許出願によって提供されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、米国特許出願番号第０９／８９３２７７号（公報第ＵＳ２００３／０００２３４８号）：これら出願の全体は、参照することにより本願明細書に組み込まれる。
【０００８】
フラッシュ・メモリ・セルをプログラミングする場合、プログラム電圧が制御ゲートに（選択したワード・ラインを介して）印加され、ビット・ラインが接地される。ｐ−ウェルからの電子がフローティング・ゲートに注入される。電子がフローティング・ゲートに蓄積されると、フローティング・ゲートは負にチャージされ、セルの閾電圧が上昇する。フローティング・ゲートのチャージとセルの閾電圧は、記憶されたデータに関する特定の状態を示すことができる。
【０００９】
ＮＡＮＤ型フラッシュ・メモリのセルを消去するために、電子は、各メモリ・セルのフローティング・ゲートからウェル領域及び基板に移される。一般に、電子を各メモリ・セルのフローティング・ゲートから離してウェル領域に引き寄せるために、１又は複数の高圧（例えば−１６〜２０Ｖ）の消去パルスがウェル領域に印加される。各メモリ・セルのワード・ラインは接地されるか、又は０Ｖを供給され、これによって、電子を引き付けるための高電位がトンネル酸化物領域にかけて生成される。消去電圧パルスの印加後にＮＡＮＤストリングの各メモリ・セルが消去されなかった場合には、全てのメモリ・セルが消去されるまでパルスのサイズが増加され、ＮＡＮＤストリングに再度、印加される。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術を使用した一般的な消去オペレーションでは、ＮＡＮＤストリング内のメモリ・セル毎に消去速度が異なってしまう。いくつかのメモリ・セルは、他のメモリ・セルよりも高速又は低速で、消去状態のターゲット閾電圧レベルに達する可能性がある。このことにより、高速で消去されるメモリ・セルは、ＮＡＮＤストリングのセルの消去に時間がかかるメモリ・セルが十分に消去されるまで消去電圧にさらされるので、過剰消去となる場合がある。さらに、一般的な消去オペレーションでは、ＮＡＮＤストリングの複数のメモリ・セルの間で閾電圧が一致しなくなる場合がある。即ち、１又は複数の消去電圧パルスの印加後に、ＮＡＮＤストリングの１又は複数のメモリ・セルが、そのストリング又は装置の他のメモリ・セルと異なる閾電圧を有することになりかねない。この影響を克服するために、消去後に、ソフト−プログラミングを用いて、１又は複数のメモリ・セルの閾電圧が調整される。例えば、消去されたメモリ・セルの集団の閾電圧分布を狭める及び／又は上昇させるために、低いプログラム電圧が１又は複数のメモリ・セルに印加され、それらの閾電圧が上昇される。しかしながら、ソフト−プログラミングよれば、プログラム数と消去回数が増加する。さらに、消去速度が一様でないので、メモリ−ストリングの繰り返し寿命が短くなる可能性がある。
【００１１】
したがって、従来技術の前述の問題を解決する不揮発性メモリ・システムとこれに関連する消去技術が必要とされている。
【課題を解決するための手段】
【００１２】
（発明の概要）
本発明は、概略的には、より効率的かつ確実にメモリ・セルを消去する態様で、メモリ装置を消去する技術に関する。一実施形態によれば、消去オペレーション中に、ＮＡＮＤストリングの１又は複数のメモリ・セルのそれぞれの特徴と消去動作を考慮するシステム及び方法が得られる。
【００１３】
一実施形態によれば、ＮＡＮＤストリングの１又は複数の部分に１又は複数の補正電圧を印加することによって、消去オペレーション中にＮＡＮＤストリングの１又は複数のメモリ・セルの消去動作を少なくとも部分的に好適化することができる。補正電圧によって、１又は複数の消去電圧パルスの印加後に、メモリ・セルを消去する消去速度及び／又は消去量が、ＮＡＮＤストリング内の他のメモリ・セルと略等しくなる。
【００１４】
消去電圧パルスの印加後に、メモリ・セルのフローティング・ゲートから転送される電荷の量、さらにこのメモリ・セルの消去に要する時間は、ＮＡＮＤストリング内に静電容量カップルされた電圧の影響を受ける。例えば、ＮＡＮＤストリングの端部メモリ・セル（例えば、図３、ＮＡＮＤストリング２０２のメモリ・セル２２２と２２８）は、そのフローティング・ゲートにおける実際の電荷が、隣接する選択ゲートからカップルされた電圧によって上昇される。この電圧の上昇のために、ストリングのウェル領域に高電位の消去電圧パルスが印加されるときに、メモリ・セルのトンネル酸化物層における有効電位が低下する。端部メモリ・セルのトンネル酸化物層における電位は他のメモリ・セルよりも低いので、端部メモリ・セルは、ストリングの他のメモリ・セルよりもその消去速度が遅く、又は消去量が少なくなる。他のメモリ・セル間で静電容量カップルされる追加的な電圧によっても、ＮＡＮＤストリング内の他のメモリ・セル間における消去動作と時間は不均一となる。ＮＡＮＤストリングの様々な部分に種々の補正電圧を印加することで、消去オペレーション中に、これらの静電容量カップルされた電圧の１又は複数を補正することができる。
【００１５】
一実施形態では、不揮発性記憶要素のストリングの一部に少なくとも１つの補正電圧を印加して、ストリングの少なくとも１つのトランジスタから、ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、ストリングの少なくとも１つのサブ・セットの不揮発性記憶要素のフローティング・ゲートから電荷を転送し、不揮発性記憶要素のストリングを消去するステップを備えた不揮発性記憶装置の消去方法が提供される。補正電圧によって、消去速度がより早い又はより遅いメモリ・セルを補正することができる。一実施形態では、補正電圧を印加する前記ステップが、ストリングの第１不揮発性記憶要素の制御ゲートに第１電圧を印加するステップと、ストリングの第２不揮発性記憶要素の制御ゲートに第２電圧を印加するステップを備えていてもよい。第１及び第２不揮発性記憶要素に補正電圧を印加すると、消去電圧パルスの印加中に、各記憶要素のトンネル酸化物層における電位を等しくすることができる。
【００１６】
一実施形態では、隣接する選択ゲートからセルにカップルされる正の電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の端部メモリ・セルに負の補正電圧が印加される。負の電圧は、選択ゲートから静電容量カップルされる正の電圧を打ち消し、消去電圧の印加時にセルのトンネル酸化物層において高い電位が生じることを可能とし、影響を受けたメモリ・セルの消去速度を増加させる。
【００１７】
他の実施形態では、ストリングの１又は複数のメモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の内部メモリ・セルに正の補正電圧を印加する。内部メモリ・セルに印加された正の補正電圧によって、消去電圧が印加される時にセルのトンネル酸化物層における電位が低下し、その結果、セルの消去速度が低下してＮＡＮＤストリングの他のメモリ・セルの消去速度とほぼ一致する。
【００１８】
一実施形態では、１又は複数の隣接するトランジスタから各メモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、補正電圧を印加するステップが、ＮＡＮＤストリングの各メモリ・セルに１又は複数の補正電圧を印加するステップを備えている。一実施形態では、メモリ・セルに印加される補正電圧の値を、選択したメモリ・セルの消去動作を基準メモリ・セルと比較することで選択することができる。
【００１９】
一実施形態では、選択ゲートから隣接するメモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の選択ゲートに補正電圧を印加する。消去電圧パルスよりも低い電圧を選択ゲートに印加することができ、印加されたこの低い電圧の一部は、高い消去電圧の代わりに隣接するメモリ・セルにカップルされる。
【００２０】
一実施形態によれば、不揮発性記憶要素のストリングを備えた不揮発性メモリ・システムが提供される。このシステムは、不揮発性記憶装置のストリングと通信するマネージング回路を備えている。不揮発性記憶装置のストリング内のセルの消去中に、マネージング回路がストリングの一部に少なくとも１つの補正電圧を印加することによって、複数の不揮発性記憶要素のうちの少なくとも１つのサブ・セットのフローティング・ゲートから電荷が転送されている間に、ストリングの少なくとも１つのトランジスタから１又は複数の不揮発性記憶要素にカップルされた電圧が少なくとも部分的に補正される。
【００２１】
一実施形態によるシステムは、記憶要素のアレイとマネージング回路を備えている。マネージング回路は、専用のハードウェアを備え、及び／又は、１又は複数の記憶装置に記憶されたソフトウェアによってプログラミングされたハードウェアを備えていてもよい。記憶装置には、例えば不揮発性メモリ（例えばフラッシュ・メモリ、ＥＥＰＲＯＭ、その他）、又はその他のメモリ装置を用いることができる。一実施形態では、マネージング回路は、制御装置と状態マシンを備えている。他の実施形態では、マネージング回路は状態マシンのみを備えており、制御装置を備えていない。マネージング回路は、様々な実施形態に関して上述した技術を実行することができる。いくつかの実施形態による方法は、状態マシンによって実行される。いくつかの実現においては、状態マシンは、記憶要素のアレイと共に１つの集積回路チップ上に搭載される。
【００２２】
本発明のその他の特徴、態様、構成は、明細書、図面及び特許請求の範囲から得ることができる。
【図面の簡単な説明】
【００２３】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１に示すＮＡＮＤストリングの等価回路図である。
【図３】３個のＮＡＮＤストリングを示す回路図である。
【図４】本発明の種々の実施形態うちの一実施形態の不揮発性メモリ・システムのブロック図である。
【図５】メモリ・アレイの構成例である。
【図６】実施形態に従って選択されたワード・ラインに印加できるプログラミング／ベリファイの電圧信号の例である。
【図７】プログラム・オペレーションを実行するフローチャートの例である。
【図８】１グループのメモリ・セルの閾分布の例である。
【図９】２ビットのデータを記憶する１グループのメモリ・セルの閾分布の例である。
【図１０】従来技術による消去オペレーションを実行するためのバイアス条件の例を示す表である。
【図１１】ＮＡＮＤストリングにおいて静電容量カップルされた種々の電圧を示すＮＡＮＤストリングの断面図である。
【図１２】従来技術による消去電圧パルスを受けた後のＮＡＮＤストリングの選択メモリ・セルの、閾電圧分布の例である。
【図１３】ＮＡＮＤストリングの選択メモリ・セルの平均閾電圧を、印加された消去電圧パルスの大きさの関数として示すグラフである。
【図１４】一実施形態による、不揮発性記憶装置を消去する方法を示すフローチャートである。
【図１５】図１５ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１５ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１６】消去オペレーション中において、一実施形態による種々の補正電圧が印加された場合における、消去後のＮＡＮＤストリングの選択メモリ・セルの平均閾電圧の例を示すグラフである。
【図１７】図１７ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１７ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１８】図１８ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１８ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１９】図１９ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１９ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【発明を実施するための形態】
【００２４】
図４は、本発明に使用できるフラッシュ・メモリ・システムの一実施形態のブロック図である。メモリ・セル・アレイ３０２は列制御回路３０４、行制御回路３０６、ｃ−ソース制御回路３１０、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリ・セルに記憶されたデータを読み出すため、プログラム・オペレーション中におけるメモリ・セルの状態を決定するため、及び、プログラミング及び消去を促進又は禁止するビット・ラインの電位レベルを制御するために、メモリ・セル・アレイ３０２のビット・ラインに接続されている。行制御回路３０６は、ワード・ラインから１つを選択するため、読み出し電圧を印加するため、列制御回路３０４により制御されたビット・ライン電位レベルと組み合わせたプログラム電圧を印加するため、及び、消去電圧を印加するために、ワード・ラインに接続されている。ｃ−ソース制御回路３１０は、メモリ・セルに接続されている共有ソース・ライン（図５中に「ｃ−ソース」として示す）を制御する。ｐ−ウェル制御回路３０８はｐ−ウェル電圧を制御する。
【００２５】
メモリ・セルに記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリ・セルに記憶されるべきプログラム・データは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列制御回路３０４へ転送される。外部Ｉ／Ｏラインはコントローラ３１８に接続されている。
【００２６】
フラッシュ・メモリ装置を制御するためのコマンド・データは、コントローラ３１８に入力される。コマンド・データは、どのオペレーションが要求されたかをフラッシュ・メモリに通知する。入力されたコマンドは、列制御回路３０４、行制御回路３０６、ｃ−ソース制御回路３１０、ｐ−ウェル制御回路３０８及びデータ入力／出力バッファ３１２を制御する状態マシン３１６に転送される。状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹまたはＰＡＳＳ／ＦＡＩＬといったフラッシュ・メモリの状態データを出力することができる。
【００２７】
コントローラ３１８は、パーソナル・コンピュータ、デジタル・カメラ、パーソナル・デジタル・アシスタント等のホスト・システムに接続されているか、又は接続可能となっている。コントローラ３１８は、メモリ・アレイ３０２に対するデータの保存又は読み出しを行ったり、このようなデータの提供又は受信を行うコマンドを開始するホストと通信する。コントローラ３１８は、このようなコマンドを、状態マシン３１６と通信するコマンド回路３１４で読み取り及び実行可能なコマンド信号に変換する。一般的に、コントローラ３１８は、メモリ・アレイに対する書き込み又は読み出しが行われるユーザ・データのためのバッファ・メモリを内蔵している。
【００２８】
１つの例示的なメモリ・システムは、コントローラ３１８を備えた１つの集積回路と、メモリ・アレイと関連する制御をそれぞれ備えた一又は複数の集積回路チップと、入力／出力状態マシン回路とを備えている。メモリ・アレイとシステムのコントローラ回路は、一又は複数の集積回路チップ上に一緒に搭載されることが多い。メモリ・システムはホスト・システムの一部として組み込まれてもよいし、ホスト・システム内に取り外し可能に挿入されるメモリ・カード（若しくは他のパッケージ）内に内蔵されていてもよい。このようなカードは、メモリ・システム全体（例えば、コントローラを含む）や、関連する周辺回路を備えた（１または複数の）メモリ・アレイ（ホスト内にコントローラ又は制御機能が組み込まれたもの）を備えていてもよい。したがって、コントローラは、ホスト内に組み込んだり、取り外し可能なメモリ・システム内に搭載することが可能である。
【００２９】
図５には、メモリ・セル・アレイ３０２の構造の一例が示されている。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータは、同時に消去することができる。一実施形態では、ブロックが、同時に消去されるセルの最小単位である。この例では、各ブロック内に、８５１２個の列が存在する。ビット・ラインは偶数ビット・ライン（ＢＬｅ）と奇数ビット・ライン（ＢＬｏ）に区分されている。図５は、直列接続されることによってＮＡＮＤストリングを形成している４つのメモリ・セルを示している。４つのセルは各ＮＡＮＤストリングに内蔵された状態で示されているが、４つ以上または４つ以下のセルを用いることもできる（例えば１６個、３２個、またはその他の個数）。ＮＡＮＤストリングの１端は、第１選択トランジスタ（選択ゲートとも呼ばれる）ＳＧＤを介して対応するビット・ラインに接続されており、他端は、第２選択トランジスタＳＧＳを介してｃ−ソースに接続されている。
【００３０】
一実施形態では、読み出し及びプログラミング・オペレーションの間に、４，２５６個のメモリ・セルが同時に選択される。選択されたメモリ・セルは同一のワード・ライン（例えばＷＬ２−ｉ）と同型のビット・ライン（例えば偶数ビット・ライン）を有している。したがって、５３２バイトのデータを同時に読み出し又はプログラミングすることができる。同時に読み出し又はプログラミングできるこれらの５３２バイトのデータによって論理ページが形成される。したがって、この例では、１つのブロックが少なくとも８ページを記憶できる。各メモリ・セルが２ビットのデータを記憶する場合には（例えばマルチ−レベル・セル）、１つのブロックに１６ページが記憶される。
【００３１】
読み出し及びベリファイ・オペレーションでは、選択されたブロックの選択ゲート（ＳＧＤ及びＳＧＳ）が１又は複数の選択電圧にまで上昇される一方で、選択されたブロックの選択されていないワード・ライン（例えばＷＬ０，ＷＬ１，ＷＬ３）は読み出しパス電圧（例えば４．５ボルト）にまで上昇されて、トランジスタをパス・ゲートとして動作させる。選択されたブロックの選択されたワード・ライン（例えばＷＬ２）は基準電圧に接続される。この基準電圧のレベルは、対応するメモリ・セルの閾電圧がこのレベルよりも高いか低いかを判定するために、各読み出し及びベリファイ・オペレーションに対して指定されている。例えば、１ビットのメモリ・セルの読み出しオペレーションでは、閾電圧が０Ｖよりも高いかどうかを検出できるように、選択されたワード・ラインＷＬ２は接地される。１ビットのメモリ・セルのベリファイ・オペレーションでは、プログラミングの進行に伴って、閾電圧が２．４Ｖに達したか否かが検出できるように、選択されたワード・ラインＷＬ２が、例えば２．４Ｖに接続される。ソースとｐ−ウェルは、読み出し及びベリファイの間は０Ｖとされる。選択されたビット・ライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプレ−チャージされる。閾電圧が読み出し又はベリファイのレベルよりも高い場合には、関連する非伝導性メモリ・セルのために、対応するビット・ライン（ＢＬｅ）の電位レベルは高レベルに維持される。これに対し、閾電圧が読み出し又はベリファイのレベルよりも低い場合には、伝導性メモリ・セルのために、対応するビット・ライン（ＢＬｅ）の電位レベルが、例えば０．５Ｖ以下の低レベルにまで低下される。メモリ・セルの状態は、センス増幅器によって検出される。このセンス増幅器はビット・ラインに接続されており、発生したビット・ライン電圧を感知する。メモリ・セルがプログラミングされたか消去されたかの差は、フローティング・ゲートに最終的に負の電荷が保持されているか否かによって決まる。例えば、負の電荷がフローティング・ゲートに保持されていれば、閾電圧はより高くなり、トランジスタはオペレーションの拡張モードにあると考えられる。
【００３２】
一例では、メモリ・セルをプログラミングする場合に、ドレインとｐ−ウェルが０ボルトの入力を受ける一方で、制御ゲートは上昇する一連のプログラミング・パルスの入力を受ける。一実施形態では、一連のパルスの大きさは、７〜２０ボルトである。他の実施形態では、一連のパルスの範囲は異なっていてもよく、例えば、７ボルトよりも高い開始レベルを持っていてもよい。メモリ・セルのプログラミングの実施中においては、ベリファイ・オペレーションは、プログラミング・パルス同士の間の期間内に実行される。即ち、並列してプログラミングされる１グループ内の各セルのプログラミング・レベルが、各プログラミング・パルスの間に読み出され、プログラミング・レベルがプログラムミングされたベリファイ・レベルに達したか、または、越えたか否かが特定される。プログラミングをベリファイする１つの手段に、特定の比較点において伝導性を検査するものがある。例えばＮＡＮＤセルにおいては、十分にプログラムミングできるようにベリファイされたセルは、後続の全てのプログラミング・パルスについてビット・ライン電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させ、これらのセルのプログラミング工程を終了することによって、ロック・アウトされる。いくつかのケースでは、パルスの個数が限定される（例えば２０個）。また、特定のメモリ・セルが直前のパルスによって完全にプログラミングされなかった場合には、エラーの可能性がある。いくつかの実現では、メモリ・セルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。
【００３３】
図６は、一実施形態におけるプログラム電圧信号を示している。この信号は、上昇する１セットのパルスを有する。パルスの大きさは、各パルスと共に所定のステップ・サイズずつ上昇する。複数ビットのデータを記憶するメモリ・セルを備えた一実施形態では、例えば、ステップ・サイズは０．２ボルト（又は０．４ボルト）である。各プログラム・パルスの間にはベリファイ・パルスが存在する。図６の信号は、４つの状態のメモリ・セルを想定しているため、３つのベリファイ・パルスを有している。例えば、プログラミング・パルス３３０とプログラミング・パルス３３２の間には、３つの連続したベリファイ・パルスが存在する。第１ベリファイ・パルス３３４は、０ボルトのベリファイ電圧レベルとして示されている。第１ベリファイ・パルスの後には、第２ベリファイ電圧レベルにある第２ベリファイ・パルス３３６が出力される。第２ベリファイ・パルス３３６の後には、第３ベリファイ電圧レベルにある第３ベリファイ・パルス３３８が出力される。データを８個の状態に記憶することができるマルチ状態メモリ・セルは、７個の比較点についてベリファイ・オペレーションを実行する必要がある。そのため、２つの連続するプログラミング・パルスの間で、７個のベリファイ・パルスが連続して出力されて、７個のベリファイ・オペレーションが７個のベリファイ・レベルで実行される。７個のベリファイ・オペレーションによれば、システムはメモリ・セルの状態を決定することができる。ベリファイに要する時間的負担を軽減する１つの方法は、より効率的なベリファイ工程を利用することである。このことは、例えば、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号の「Smart Verify for Multi-State Memories」に開示されており、その全体は本願明細書に組み込まれる。
【００３４】
上述した読み出し及びベリファイ・オペレーションは公知の技術に応じて実施される。そのため、説明した詳細の多くは、当業者が変更することが可能である。
【００３５】
図７は、不揮発性メモリ・システムのプログラミング方法を説明するフローチャートである。当業者には明らかなように、本開示の範囲及び概念から逸脱しない限り、用途又は実施に応じて、各種ステップの改良、追加、又は削除を行うことが可能である。様々な実施においては、メモリ・セルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。図７のステップ３５０では（さらに図４を参照）、コントローラ３１８によって、データ・ロード・コマンドが出力され、コマンド回路３１４に入力されることで、データ入力／出力バッファ３１２にデータを入力することが可能になる。入力されたデータはコマンドとして認識され、図示されないコマンド・ラッチ信号を介して、状態マシン３１６によってラッチされ、コマンド回路３１４に入力される。ステップ３５２では、ページ・アドレスを指定するアドレス・データが、コントローラ３１８から行制御装置３０６に入力される。入力されたデータはページ・アドレスとして認識され、状態マシン３１６によってラッチされ、コマンド回路３１４に入力されたアドレス・ラッチ信号によって有効化される。ステップ３５４では、５３２バイトのプログラム・データがデータ入力／出力バッファ３１２に入力される。５３２バイトのプログラム・データはここで説明する特定の実施に用いるものであり、これ以外の実施においては異なるサイズのプログラム・データを利用することができる。このデータは、選択されたビット・ラインのために、レジスタ内でラッチされる。いくつかの実施形態では、このデータは、ベリファイ・オペレーションに使用するための選択されたビット・ラインのために、第２レジスタ内でもラッチされる。ステップ３５６では、プログラム・コマンドが、コントローラ３１８によって出力され、データ入力／出力バッファ３１２に入力される。このコマンドは、コマンド回路３１４に入力されたコマンド・ラッチ信号を介して、状態マシン３１６によって、ラッチされる。
【００３６】
ステップ３５８では、選択されたワード・ラインに印加されたプログラミング・パルス電圧レベルＶｐｇｍが、初期値として開始パルス（例えば１２ボルト）にセットされ、状態マシン３１６に管理されるプログラム・カウンタＰＣが、初期値として０にセットされる。ステップ３６０では、プログラム電圧（Ｖｐｇｍ）パルスが、選択されたワード・ライン（例えば図３のＷＬ２）に印加される。プログラミングされるメモリ・セルを含んだビット・ラインが、プログラミングを可能にするために接地され、一方で、他のビット・ラインは、プログラミング・パルスの印加中におけるプログラミングを禁止するために、Ｖｄｄに接続される。
【００３７】
ステップ３６２では、選択されたメモリ・セルの状態がベリファイされる。選択されたセルのターゲット閾電圧が適切なレベル（例えば論理０にプログラミングされたレベル、又はマルチ状態セルの特定の状態）に達したことが検出されると、その選択されたセルが、そのターゲット状態にプログラムされたとしてベリファイされる。閾電圧が適切なレベルに達していないことが検出された場合には、その選択されたセルは、ターゲット状態にプログラミングされたとベリファイされない。ステップ３６２でターゲット状態にプログラミングされたとベリファイされたセルは、それ以降のプログラミングから除外される。ステップ３６４では、プログラムされるべき全てのセルが、ベリファイされることによって対応する状態にプログラミングされたか否かが判定される。これは、例えば上述の状態を検出し発信するように設計された適切なデータ記憶レジスタをチェックすることによって行われる。選択された全てのセルが各ターゲット状態にプログラミング及びベリファイされていれば、プログラミング・プロセスは問題なく終了する。ステップ３６６で成功の状態が報告される。ステップ３６４にて、全てのメモリ・セルが上記のとおりベリファイされていないと判定された場合には、プログラミング・プロセスは継続される。ステップ３６８では、プログラム制限値について、プログラム・カウンタＰＣがチェックされる。プログラム制限値の一例は２０である。プログラム・カウンタＰＣが２０以上である場合には、ステップ３７０にて、プログラム・プロセスの失敗のフラグが立てられ、失敗の状態が報告される。プログラム・カウンタＰＣが２０未満の場合には、ステップ３７２にて、Ｖｐｇｍレベルがステップ・サイズだけ上昇し、プログラム・カウンタＰＣがインクリメントされる。ステップ３７２の後に、プロセスはステップ３６０へ戻り、次のＶｐｇｍプログラム・パルスが印加される。
【００３８】
図７のフローチャートは、バイナリ記憶に適用できるシングル−パス・プログラミング方法を示している。例えば、マルチ−レベル記憶に適用できるツー−パス・プログラミング方法では、複数のプログラミング・ステップ又はベリファイ・ステップを、一連のフローチャートにおいて利用することができる。ステップ３６０〜３７２は、プログラミング・オペレーションの各パスに実行できる。第１パスでは、１又は複数のプログラム・パルスを印加でき、その結果がベリファイされて、セルが適切な中間状態にあるか否かが特定される。第２パスでは、１又は複数のプログラム・パルスを印加でき、その結果がベリファイされて、セルが適切な最終状態にあるか否かが特定される。
【００３９】
成功したプログラム・プロセスの最後に、メモリ・セルの閾電圧は、プログラミングされたメモリ・セルの１または複数の閾電圧分の分布範囲内、あるいは、消去されたメモリ・セルの閾電圧の分布範囲内にあるはずである。図８は、各メモリ・セルが１ビットのデータを記憶する場合における、メモリ・セル・アレイの閾電圧分布を示している。図８は、消去されたメモリ・セルの閾電圧の第１分布３８０と、プログラムされたメモリ・セルの閾電圧の第２分布３８２を示している。一実施形態では、第１分布３８０内にある閾電圧レベルは負であって論理値「１」に対応しており、第２分布３８２内にある閾電圧レベルは正であって論理値「０」に対応している。
【００４０】
図９は、各メモリ・セルが２ビットのデータを４つの物理状態に記憶する場合における、メモリ・セル・アレイの閾電圧分布を例示している。分布３８４は負の閾電圧レベルを有し、消去状態（「１１」を記憶している状態）にあるセルの閾電圧の分布を示している。分布３８６は、第１プログラム状態にあり、「１０」を記憶しているセルの閾電圧の分布を示している。分布３８８は、第２プログラム状態にあり、「００」を記憶しているセルの閾電圧の分布を示している。分布３９０は、第３プログラム状態にあり、「０１」を記憶しているセルの閾電圧の分布を示している。この例では、単一のメモリ・セルに記憶されている２ビットのそれぞれが、異なる論理ページを形成している。即ち、各メモリ・セルに記憶された２ビットの各ビットは、異なる論理ページ・アドレスを有している。四角形で示したビットは、下位ページに対応している。円形で示したビットは、上位ページに対応している。一実施形態では、論理状態は、グレー・コード・シーケンスを利用して連続するメモリ・セルの物理状態に指定されているため、フローティング・ゲートの閾電圧が、誤って最近傍の閾電圧状態範囲にシフトした場合に、影響を受けるのは１ビットだけである。信頼性を改善するためには、各分布を縮小化（分布を狭める）ことが好ましい。これは、分布が縮小すると、読み出しマージンが拡大する（隣接する状態閾値分布の間の距離が拡大する）ためである。
【００４１】
無論、４つよりも多い物理状態でメモリを動作させる場合には、メモリ・セルの定義された電圧閾ウインドウ内に、状態数と等しい数の閾電圧分布が存在する。さらに、特定のビットパターンが、各分布又は各物理状態に指定されているが、異なるビットパターンが指定されていてもよい。この場合には、プログラミングにより生じる状態は、図８、図９に示したものと異なっていてもよい。
【００４２】
通常、並列してプログラミングされているセルは、ワード・ラインに沿った１つおきのセルである。例えば、図３は、１つのワード・ラインＷＬ２に沿った非常に多くのセルのうちの３つのメモリ・セル２２４，２４４，２５２を示している。セル２２４，２５２を含む１セットの交互のセルは、論理ページ０，２（「偶数ページ」）のビットを記憶し、セル２４４を含む他のセットの交互のセルは論理ページ１、３（「奇数ページ」）のビットを記憶する。
【００４３】
一実施形態では、消去オペレーションを実行するためのバイアス条件を例示した図１０の表で説明しているように、ソース・ラインとビット・ラインが浮遊している間に、ｐ−ウェルを消去電圧（例えば２０ボルト）にまで上昇させるとともに、選択されたブロックのワード・ラインを設置するか、そのワード・ラインに０ボルトを印加することによってメモリ・セルを消去する。静電容量カップリングにより、未選択のワード・ライン（例えば、未選択であって消去すべきでないブロック内のワード・ライン）、ビット・ライン、選択ライン及びｃ−ソースも高い正電位（例えば２０ボルト）にまで上昇される。これにより、強い電場が、選択されたブロックのメモリ・セルのトンネル酸化物層に印加され、フローティング・ゲートの電子が基板に放出されると、選択されたメモリ・セルのデータが消去される。十分な電子が、フローティング・ゲートからｐ−ウェル領域へ転送されると、選択されたセルの閾電圧が負になる。消去は、メモリ・アレイ全体、アレイの１又は複数のブロック、あるいは他のユニットのセルに対して実行することができる。
【００４４】
図１１は、８個のメモリ・セルを有するＮＡＮＤストリングの断面図を示している。実施形態は、図１１と及び８個のセルのＮＡＮＤ構造として示されているが、本発明はこれに限定されるものではなく、８個よりも少ないあるいは多いメモリ・セル（例えば４、１２、１６個又はそれ以上）を有する種々のＮＡＮＤ構造に用いることが可能である。図１１に示すように、ＮＡＮＤストリングのトランジスタ（セル又はメモリ・セルとも呼ばれる）がｐ−ウェル領域４４０内に形成されている。各トランジスタ（４０２，４０４，４０６，４０８，４１０，４１２，４１４）は、制御ゲート（４０２ｃ，４０４ｃ，４０６ｃ，４０８ｃ，４１０，４１２ｃ，４１４ｃ）とフローティング・ゲート（４０２ｆ，４０４ｆ，４０６ｆ，４１０ｆ，４１２ｆ，４１４ｆ）から成る積層ゲート構造を備えている。フローティング・ゲートは酸化物又はその他の誘電性の化合膜の頂部にあるｐ−ウェルの表面に形成されている。制御ゲートは、フローティング・ゲートの上にあり、制御ゲートとフローティング・ゲートは、酸化層又はその他の分離誘電層によって分離されている。メモリ・セルの制御ゲートはワード・ラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７に接続されている。
Ｎ＋拡散領域４４２は隣接する複数のセルにより共有されており、これによって、セルどうしが直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散領域は、各セルのソースとドレインを形成している。Ｎ＋拡散領域４２６はＮＡＮＤストリングのビット・ラインに接続されており、Ｎ＋拡散領域４２８は複数のＮＡＮＤストリングの共通ソース・ラインに接続されている。
【００４５】
静電容量カップリングのために、消去オペレーション中に高い消去電圧がｐ−ウェルに印加されると、選択ゲートＳＧＤとＳＧＳは高い正の電位にまで上昇される。ｐ−ウェル、あるいはその一部に印加された消去電圧は、ウェル領域から各選択ゲートにカップルされる。例えば、ＮＡＮＤ構造を有する多くの不揮発性メモリ・システムでは、約１００％のｐ−ウェル電圧が、各選択ゲートにカップルされる。そのため、２０Ｖの消去電圧パルスがｐ−ウェルに印加されると、約１９〜２０Ｖが各選択ゲートの制御ゲートにカップルされる。図１１では、ｐ−ウェルから選択ゲートへの電圧のカップリングを矢印４３０で表している。これよりも低い数値でも、同様のカップリング効果が、ストリングの各メモリ・セルで起こる。ｐ−ウェル電圧の約５０％が、一般的なＮＡＮＤストリング内の各メモリ・セルにカップルされる。そのため、各メモリ・セルのフローティング・ゲートは、静電容量カップリングによって２０Ｖの消去電圧パルスを印加された場合に、約１０Ｖの電位にまで上昇される。このカップリング効果を矢印４３２で示す。トンネル酸化物における電位は、印加された消去電圧とフローティング・ゲートの電圧との間の電位差に等しいため、各メモリ・セルにカップルされた電圧によって、トンネル酸化物層で生成された電場の電位が低下する。例えば、２０Ｖの消去電圧パルスを印加された場合における約１０Ｖ（＝２０Ｖ−１０Ｖ）の電位は、メモリ・セルのトンネル酸化物層内に存在し、各フローティング・ゲートから基板へ電子が引き付けられる。
【００４６】
先に説明したｐ−ウェルに印加される消去電圧の静電容量カップリングに加えて、ストリングの各メモリ・セルでは、隣接するメモリ・セル及び／又はトランジスタからの何らかの静電容量カップリングが起こる。ＮＡＮＤストリングの最終メモリ・セル（例えば図１１中のメモリ・セル４０２、４１６）、即ち、ＮＡＮＤストリングの最初と最後のワード・ライン（端部ワード・ライン）に接続されたメモリ・セルと、ＮＡＮＤストリングの選択ゲートに隣接したメモリ・セルでは、隣接する選択ゲートから電位の静電容量カップリングが起こる。図１１では、この静電容量カップリングは、ＷＬ７の、メモリ・セルの選択ゲート４２０からフローティング・ゲート４０２ｆへの矢印４３４と、ＷＬ０の、メモリ・セルの選択ゲート４２２からフローティング・ゲート４１６ｆへのカップリングを示す矢印４３８で示されている。メモリ・セル４０２及び４１６にカップルされた電圧によって、これらのセルのトンネル誘電体（例えばトンネル酸化物）で生じた電場が、各選択ゲートの電圧量に比例して減少する。多くのＮＡＮＤの実施では、選択ゲートからＮＡＮＤストリングの最後のメモリ・セルへの静電容量カップリングは約５〜１０％である。したがって、２０ボルトの消去電圧がｐ−ウェル領域に印加され、この電圧の約５０％が選択ゲートにカップルされた場合には（その結果、選択ゲートに約１０ボルトの電荷が与えられる）、約０．５〜１ボルトが隣接するメモリ・セルのフローティング・ゲート（例えば４１６ｆ、４０２ｆ）にカップルされる。これにより、ストリングの端部のメモリ・セルのトンネル酸化物における電場が、ストリングの他のメモリ・セルよりも約０．５〜１ボルト低くなる。選択ゲートに隣接していないＮＡＮＤストリングのメモリ・セル（即ち、ＮＡＮＤストリングの端部メモリ・セル以外の全てのメモリ・セル）のことを、ここではストリングの内部メモリ・セルという。図１１では、ＮＡＮＤストリングの内部メモリ・セルは、メモリ・セル４０４，４０６，４０８，４１０，４１２，４１４である。
【００４７】
ストリングの端部ワード・ラインのメモリ・セルのトンネル酸化物にかかる電場は、内部メモリ・セルの電場よりも小さいので、端部メモリ・セルの消去速度は内部メモリ・セルよりも遅い（あるいは、消去電圧パルスを印加したときに消去量が少なくなる）。先述したように、２０ボルトの消去電圧を印加し、ウェル領域からフローティング・ゲートに５０％の静電容量カップリングが生じるとした場合には、約１０ボルトの電位がストリングの内部メモリ・セルのトンネル酸化物層に存在する。隣接する選択ゲートからの０．５〜１ボルトのカップリングにより、ワード・ライン０及び７のメモリ・セルは、実際には、約９〜９．５ボルトの（２０ボルトから１０．５〜１１ボルトを減じたもの）対応するトンネル酸化物層における電位を有する。
【００４８】
ストリングの端部メモリ・セルのトンネル酸化物層が低電位となるために、端部メモリ・セルは、１又は複数の消去電圧パルスの印加後の内部メモリ・セルのように消去されることはない（フローティング・ゲートからの電子の転送も少ない）。
【００４９】
フローティング・ゲートに記憶された実際の電荷が所定レベルよりも低い場合には、ＮＡＮＤストリングのメモリ・セルは、消去されたとしてベリファイされる。ＮＡＮＤストリングの端部メモリ・セルのフローティング・ゲートへの追加的カップリングによって、消去オペレーションに要する総時間は、これら端部メモリ・セルを完全に消去するために増加する。例えば、ＮＡＮＤストリングの内部メモリ・セルは、Ｎ回の消去電圧パルスの印加により完全に消去することができるが、ＮＡＮＤストリングの端部メモリ・セルは、Ｎ＋１回又はそれ以上の消去電圧パルスを印加しないと完全に消去することができない。端部メモリ・セルと比較した内部メモリ・セルの消去オペレーションの違いを図１２に示す。
【００５０】
図１２は、単一の消去電圧パルスの印加後における閾電圧の分布を示している（低い全体ＶＴ値の類似する分布が、複数の消去電圧パルスの印加後に現れる）。分布５０２は、ＮＡＮＤストリングの内部メモリ・セル（例えば、図１１のＷＬ１〜ＷＬ６に接続されたメモリ・セル）の閾電圧分布を示している。分布５０４は、端部メモリ・セル（例えば、図１１のＷＬ０、ＷＬ７に接続されたメモリ・セル）の閾電圧分布を示している。図示するように、消去電圧パルスを１つだけ印加した後においては、内部ワード・ラインに接続されているメモリ・セルは、ＮＡＮＤストリングの端部ワード・ラインのメモリ・セルよりも消去され易い。図示の例では、平均すると、内部メモリ・セルの方が、端部メモリ・セルよりも約０．６ボルト多く消去されている。内部メモリ・セルの平均閾電圧は、端部ワード・ラインよりも低い。これは、それらのメモリ・セルのフローティング・ゲートから転送される電子数が、端部ワード・ラインに接続されたメモリ・セルよりも多いためである。
【００５１】
図１３は、ＮＡＮＤストリング（例えば、図１０のＮＡＮＤストリング）のメモリ・セルの平均閾電圧を、印加された消去電圧の関数として示したグラフである。１６ボルトの消去電圧パルスの印加後における、ＷＬ０又はＷＬ７に接続されたメモリ・セルの平均閾電圧は約−１ボルトである。ＮＡＮＤストリングの内部メモリ・セル（ＷＬ１〜ＷＬ６に接続されているメモリ・セル）の平均閾電圧は約−１．５ボルトである。第２消去電圧パルスの印加後では、ＷＬ０とＷＬ７の平均閾電圧は約−１．５ボルトに低下するのに対し、ＷＬ１〜ＷＬ６に接続されたメモリ・セルの平均閾電圧は約−２．８ボルトである。さらに消去電圧パルスを印加した後には、内部メモリ・セルと端部メモリ・セルとの平均閾電圧の差が拡大する。この効果を、図１３の、各消去電圧パルス印加後における内部メモリ・セルと端部メモリ・セルの平均閾電圧の差を表す第３ラインに示す。
【００５２】
多数のメモリ・セルの消去のベリフィケーションが、ＮＡＮＤストリング・レベル又はそれより高いレベル（例えばブロック単位、あるいはストリングの他の単位で）で実行される場合には、メモリ・セル間における消去時間の違い又は動作の違いによって、特定のメモリ・セルに過剰ストレスや過剰消去が生じることがある。例えば、ストリングの端部メモリ・セルを十分に消去しようとすると、ＮＡＮＤストリングの内部メモリ・セルが過剰消去されてしまう。先述したように、内部メモリ・セルは端部メモリ・セルよりも速く消去される（１又は複数の消去電圧パルスを印加した状態では、フローティング・ゲートからより多くの電子が転送される）。ＮＡＮＤストリング・レベルでベリフィケーションが実行されると、ストリングの各メモリ・セルが消去されるまで、ＮＡＮＤストリングがｐ−ウェルにおける消去電圧パルスを受け続けることとなる。そのため、端部メモリ・セルよりも少ない消去電圧パルスの印加後に内部メモリ・セルを十分に消去できたとしても、ストリングの各メモリ・セルが消去されたとベリファイされるまでは、内部メモリ・セルはさらなる消去電圧パルスを受け続ける。
【００５３】
過剰消去によって、内部メモリ・セルには必要以上のストレスがかかる。端部メモリ・セルの遅い消去時間によって生じる内部メモリ・セルの過剰消去は、内部メモリ・セルと不揮発性メモリ・システム全体の寿命を短縮させる。知られているように、トランジスタのトンネル酸化物層への高電位が加わると、酸化物材料にストレスがかかる。十分に高い電位をトンネル酸化物層に印加したり、低い電位を多数回にわたって印加することで、最終的に酸化物層の破壊に至る可能性がある。
【００５４】
メモリ・セル間の消去オペレーションの違いも、消去オペレーション回数を増加させる。これは、消去後のメモリ・セルの閾電圧を変更するために、オペレーションが追加して実行されるためである。フラッシュ・メモリ・セルを消去する場合、消去すべき全てのセルが、予め決められている負の閾電圧範囲内の負の閾電圧を有する状態とすることが目標である。しかし、図示するように、消去オペレーションによって、負の閾電圧を有するいくつかのセルが、予め決められている負の閾電圧範囲を下回る場合がある。閾電圧が低すぎるメモリ・セルは、それ以降、正確にプログラミングされない。そのため、過剰消去された装置は、多くの場合、いわゆるソフト・プログラミングを受ける。予め決められた範囲の中でも著しく低い値の閾電圧を有するメモリ・セルは、閾電圧が予め決められた範囲内で上昇できるように、少量のプログラミングを受ける。ソフト・プログラム・プロセスは、追加のオペレーションの実行が必要であり、消去時間の増加によりメモリ・パフォーマンスが低下する。以下に説明する１又は複数の補正電圧を利用した実施形態では、消去プロセスにおいて、ソフト・プログラミングを少なくし、または、無くすことができる。ソフト・プログラミングの排除又は低減によってメモリ・パフォーマンスが向上する。
【００５５】
一実施形態によれば、消去オペレーション中に、ストリングの１又は複数のメモリ・セルのフローティング・ゲートに静電容量カップルされた電圧を補正する目的で、１又は複数の補正電圧が、ＮＡＮＤストリングの１又は複数の箇所または部分に印加される。例えば、隣接する選択ゲートからＮＡＮＤストリングの端部メモリ・セルにカップルされる追加の電圧を補正するために、１又は複数の補正電圧を、ＮＡＮＤストリングの一部に印加する。
【００５６】
図１４は、１又は複数のＮＡＮＤストリングを有する１ユニットのメモリ・セルに対して消去オペレーションを実行する１実施形態を示すフローチャートである。図１４は１つのＮＡＮＤストリングに関して説明するものであるが、当業者は、１又は複数のブロックのように、より大きい単位でメモリ・セルを消去するために、複数のＮＡＮＤストリングに対してフローチャートのオペレーションを並行的に実行できる。図１４のフローチャートのオペレーションを、例示的に図１１に示すＮＡＮＤストリングと対応させて説明するが、このフローチャートは図１１のＮＡＮＤストリングに限定されるものではなく、他のＮＡＮＤストリングや、あるいは任意の数のメモリ・セルを内蔵した直列接続型セル構造に利用することができる。
【００５７】
ステップ５５２では、ＮＡＮＤストリングのビット・ラインとソース・ラインが浮遊する。ステップ５５４では、ＮＡＮＤストリングに対して消去バイアス条件が印加される。ステップ５５６では、１又は複数の補正電圧が、ＮＡＮＤストリングに対して印加され、隣接するトランジスタからＮＡＮＤストリングの１又は複数のメモリ・セルにカップルされた電圧が補正される。ステップ５５４で印加されるバイアス条件は、ステップ５５６で印加される補正電圧によって決まるので、ステップ５５４と５５６は相関関係にある。そのため、いくつかの実施形態では、１又は複数の補正電圧を含むことが可能なＮＡＮＤストリングに対して１セットのバイアス条件を印加するために、上記の２つのステップを同時に実行できる（しかし必須ではない）。
【００５８】
バイアス条件と１又は複数の補正電圧をＮＡＮＤストリングに印加した後に、ステップ５５８にて消去電圧パルスが印加される。消去電圧パルスを印加した後に、ステップ５６０にてベリフィケーションが実行され、これによってＮＡＮＤストリングが十分に消去されたか否かが特定される。実施形態によっては、消去オペレーションの結果をベリファイするために、種々の手段用いることができる。例えば、ストリングの各メモリ・セルの閾電圧が既定の値より低いか否かを特定するために、ＮＡＮＤストリングを読み出してもよい。一実施形態においては、各メモリ・セルのゲートに対して、消去されたメモリ・セルをまでターン・オンさせるのに十分な電圧を印加するステップと、ソース・ラインからビット・ラインへ向かう方向におけるＮＡＮＤストリングの伝導性を検査するステップとを含んでいてもよい。消去と消去ベリフィケーションについての詳細は、同時係属の米国特許出願番号第１０／８５７，２４５号の「COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY」に記載されている。この出願は、消去ベリフィケーション技術についてより広範囲に説明しており、この出願の全体は、本願明細書に組み込まれる。ステップ５６０でのベリフィケーションの結果が、ステップ５６２で決定されたとおりに得られた場合には、ステップ５６４においてＮＡＮＤストリングに成功の状態が通知される。しかし、ステップ５６２にてＮＡＮＤストリングを十分に消去さできなかったことが特定された場合には、ステップ５６６にてベリファイ・カウンタが所定値に対してチェックされる。ベリファイ・カウンタが所定値未満、例えば２０である場合には、ステップ５７０にて、消去電圧パルス（Ｖｅｒａｓｅ）が所定値だけインクリメントされ、ベリファイ・カウンタの値が１だけ増加される。次に、フローチャートのオペレーションは、ステップ５５２へ進む。ここで、バイアスと補正電圧が、再度、ＮＡＮＤストリングに印加され、その後追加の消去電圧パルスが印加される。ベリファイ・カウンタが所定値よりも大きい場合には、ステップ５６８で失敗の状態が報告される。
【００５９】
様々な補正電圧をＮＡＮＤストリングの様々な部分に印加することで、隣接するトランジスタから選択メモリ・セルのフローティング・ゲートにカップルされた電圧を補正できる。したがって、ステップ５５６では、これらの静電容量カップルされた電圧を補正するために、様々な補正電圧を印加することができる。図１５ａ、図１５ｂは、一実施形態のステップ５５４、５５６において印加できる１セットの補正電圧を示している。ステップ５５４で印加されるバイアス条件は、ステップ５５６で印加される補正電圧に若干依存するため、図１５ａは図１４のステップ５５４と５５６を示している。図１５ａは、ステップ６０２にて、ソース側選択ゲートとドレイン側選択ゲートを浮遊させることで始まる。ステップ６０４では、ＮＡＮＤストリングの最初と最後のワード・ラインに０ボルトが印加される。ステップ６０６では、例えばＮＡＮＤストリングの内部ワード・ラインといった、ＮＡＮＤストリングの残りのワード・ラインに１又は複数の補正電圧が印加される。一実施形態では、ステップ６０２〜６０６が同時に実行される。
【００６０】
一実施形態では、ステップ６０６で印加される補正電圧は正の電圧である。ＮＡＮＤストリングの内部メモリ・セルのワード・ラインに正の電圧を印加することで、内部メモリ・セルのトンネル酸化物における電場が減少する。印加された補正電圧の一部は、内部メモリ・セルの制御ゲートからフローティング・ゲートにカップルされる。例えば図１１では、ワード・ライン１〜６への補正電圧の印加によって、各制御ゲート４０４ｃ〜４１４ｃからそれぞれ対応するフローティング・ゲート４０４ｆ〜４１４ｆへの電圧のカップリングが起こる。
【００６１】
内部メモリ・セルの酸化物における電場を、ＮＡＮＤストリングの端部メモリ・セルの電場と等しくするために、内部メモリ・セルの制御ゲートに印加された電圧を選択することができる。先述したように、隣接する選択ゲートからのカップリングによって、端部メモリ・セルの電荷を内部メモリ・セルの電荷よりも高くすることができる。例えば、多くの実施においては、約１ボルトの増加が予想される。したがって、内部メモリ・セルのワード・ラインに電圧を印加することで、このセルの電場を低下させ、選択ゲートからの静電容量カップリングによる低い電場を有する端部メモリ・セルのワード・ラインと一致させることができる。
【００６２】
ワード・ラインに印加された電圧の一部のみが、制御ゲートからフローティング・ゲートにカップルされるので、ワード・ラインに印加された電圧を、カップル値がストリングの選択ゲートから端部メモリ・セルへのカップル値と等しくなるように選択することができる。使用しているパラメータ、動作条件、実電圧の変化のために、一様な電圧は実質的に一様な電圧を含むことができる。非限定的な例の方法によれば、一様な電圧は、いくつかの実施形態では０．１ボルト以下の値、別の実施形態では０．５ボルト以下の値を有する実質的に一様な電圧を含んでいてよい。選択ゲートから端部メモリ・セルに１ボルトの電圧がカップルされるとすると、ワード・ラインへの印加電圧を、内部メモリ・セルの制御ゲートからフローティング・ゲートに１ボルトがカップルされるように選択できる。多くのＮＡＮＤストリングの実施においては、制御ゲートに印加された電圧の約５０％が、対応するフローティング・ゲートにカップルされると予測できる。したがって、例にあるように、１ボルトを内部メモリ・セルのフローティング・ゲートにカップルさせる場合には、ワード・ラインを介して制御ゲートに約２ボルトを印加して、フローティング・ゲートにおける実際の電荷を１ボルト増加する。内部メモリ・セルのフローティング・ゲートにおける実際の電荷を増加してＮＡＮＤストリングの端部メモリ・セルの実際の電荷とほぼ等しくすると、ＮＡＮＤストリングの全てのメモリ・セルのトンネル酸化物層において生成される電場が、ｐ−ウェル消去電圧パルスを印加された状態でほぼ等しくなる。
【００６３】
図１６は、図１５ａ、図１５ｂのような補正電圧を印加する場合における、図１１のようなＮＡＮＤストリングのメモリ・セルの平均閾電圧を示すグラフである。図１６に示した値は単なる例であり、必ずしも先述した例に対応していない。このグラフは、Ｙ軸の閾電圧を、Ｘ軸に示す種々の補正電圧の関数として示している。ＷＬ０及びＷＬ７のメモリ・セルは補正電圧を受けないため、内部メモリ・セルに補正電圧を印加した状態ではほぼ一定の電圧を有する。消去電圧パルスを印加すると、ＷＬ０及びＷＬ７のメモリ・セルの平均閾電圧は約−１．５ボルトになる。内部メモリ・セルに補正電圧を印加しないと、シングル消去電圧パルスの印加後における内部メモリ・セルの平均閾電圧は約−２．６ボルトになる。内部メモリ・セルに約０．５ボルトの補正電圧を印加した場合には、ＷＬ１〜ＷＬ６のメモリ・セルの平均閾電圧が、消去電圧パルスの印加後に約−２ボルトに上昇する。ＷＬ１〜ＷＬ６のメモリ・セルの平均閾電圧は、これらのメモリ・セルに増加した補正電圧を印加することで減少する。内部メモリ・セルに１ボルトの補正電圧を印加する場合には、平均閾電圧が約−１．５ボルトまで減少する。これは、ＮＡＮＤストリングの端部メモリ・セルと同じ値である。したがって、内部メモリ・セルに１ボルトの補正電圧を印加する場合、これらのセルは、ＮＡＮＤストリングの端部メモリ・セルと略同じ速度で消去される。
【００６４】
このように、内部メモリ・セルの消去速度を、ＮＡＮＤストリングの端部メモリ・セルの消去速度と一致するように低速化することで、内部メモリ・セルに対する過剰消去を回避することができる。これにより、ＮＡＮＤストリングの端部メモリ・セルと内部メモリ・セルの閾電圧分布を標準化する効果、又は、略一致させる効果が得られる。図１５ａ、１５ｂに示す補正電圧の印加によって、内部メモリ・セルの消去された閾電圧分布が正の方向に効果的にシフトされる。例えば、ＮＡＮＤストリングの消去時に、図１５ａ、図１５ｂの補正電圧が印加されると、図１２の分布５０２が、分布５０４と実質的に一致するように右へシフトする。選択メモリ・セルの過剰消去の抑制又は防止に加え、補正を加えることで、ソフト・プログラミングをより少なくし、または、無くすことができる。消去中に印加される補正電圧によって各メモリ・セルの分布が標準化されるため、閾電圧がストリングの大半又は残りのメモリ・セルの範囲内に収まるように、選択メモリ・セルを、ソフト・プログラミングする必要はない。これによって消去時間が短縮され、メモリ・システムがプログラムされる。
【００６５】
図１７ａと図１７ｂは、隣接するトランジスタから静電容量カップルされる１又は複数の電圧を補正するために、消去オペレーション中にＮＡＮＤストリングに印加可能な他の実施形態におけるバイアス条件と補正電圧のセットを示している。ステップ６１２では、ＮＡＮＤストリングのソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ６１４では、ＮＡＮＤストリングの端部ワード・ラインに補正電圧が印加される。ステップ６１６では、ＮＡＮＤストリングの残りのワード・ラインに０ボルトが印加される。図１７ａ、図１７ｂに示す実施形態では、端部ワード・ラインのメモリ・セルにカップルされた電圧を直接補正するために、ＮＡＮＤストリングの内部ワード・ラインではなく端部ワード・ラインに補正電圧が印可される。
【００６６】
一実施形態では、最初と最後のワード・ラインのメモリ・セルのトンネル酸化物における電場を増加させるために、ＮＡＮＤストリングの最初と最後のワード・ラインに負の補正電圧が印加される。先述したように、選択ゲートからの静電容量カップリングのために、最初と最後のメモリ・セルのトンネル酸化物における電場は、ＮＡＮＤストリングの残りのワード・ラインよりも低くなる。そのため、これらのメモリ・セルのワード・ラインに電圧を印加し、メモリ・セルの制御ゲートからフローティング・ゲートへカップルすることによって、隣接する選択ゲートからカップルされる電圧を補正することができる。先述したように、制御ゲートに印加される電圧の一部のみが、フローティング・ゲートにカップルされる。したがって、ワード・ラインに印加する電圧には、フローティング・ゲートにカップルされる電圧量が隣接する選択ゲートからカップルされる電圧量と等しくなり、極性が逆になるものを選択する必要がある。
【００６７】
例えば、端部メモリ・セルの選択ゲートからフローティング・ゲートに＋１ボルトがカップルされる場合は、端部メモリ・セルのワード・ラインに−２ボルトの電圧を印加して、約−１ボルトの電圧をフローティング・ゲートにカップルさせることができる。制御ゲートからカップルされた−１ボルトは、隣接する選択ゲートからカップルされた＋１ボルトを補正する。これにより、端部メモリ・セルのトンネル酸化物における電場が、ＮＡＮＤストリングの他のメモリ・セルの電場と等しくなるように上昇する。これにより、ストリングの各メモリ・セルの複数のトンネル酸化物層における電位が等しくなり、各メモリ・セルで一様に消去が行われ、速度消去がほぼ等しくなる。パラメータ、動作条件、実電圧が異なるため、ここでいう等しい電位には、ほぼ等しい電位を含む。このほぼ等しい電位には、例えばいくつかの実施形態では０．１ボルト以内の電位、他の実施形態では０．５ボルト以内の電位が含まれる。図１７ａ及び図１７ｂの補正電圧を印加することにより、消去電圧印加後に、端部ワード・ラインのメモリ・セルの閾電圧分布が負の方向へシフトする。再び図１２を参照すると、端部ワード・ラインへの負の補正電圧が印加により、分布５０４が、分布５０２と一致するように、効果的に左（負の方向）へシフトしている。
【００６８】
ＮＡＮＤストリングの選択ゲートから端部ワード・ラインに静電容量カップルされた電圧に加えて、又は、この代わりに、隣接するトランジスタからカップルされた電圧をより精密に補正する静電容量カップルされた追加的な電圧が考えられる。図１１は、矢印４３６によって、ＮＡＮＤストリングの個々のメモリ・セルのフローティング・ゲート間における追加的な静電容量カップリング効果を示している。例えば、ＷＬ０に接続されているメモリ・セル４１６のフローティング・ゲートにおける電圧の一部は、ＷＬ１に接続されているメモリ・セル４１４のフローティング・ゲートに静電容量カップルされる。メモリ・セル４１４のフローティング・ゲートにおける電圧の一部は、ＷＬ２に接続されているメモリ・セル４１２等のフローティング・ゲートにカップルされる。このカップリングは、追加して又はその代わりとして、矢印４３６で示すように、例えばメモリ・セル４１２からメモリ・セル４１４に向かう反対方向においても発生することができる。こうしたカップリング効果は、ＮＡＮＤストリングの全てのメモリ・セル間で様々なレベルにおいて発生する。隣接するフローティング・ゲートにカップルできる各フローティングにおける実際の電荷は、選択ゲートにおける実際の電荷未満である。したがって、各メモリ・セルのフローティング・ゲートの間でカップルされる電圧量は、隣接する選択ゲートから端部メモリ・セルにカップルされる電圧量よりも少ない。しかし、ＮＡＮＤストリングの各メモリ・セルは、フローティング・ゲートに若干異なる電荷を有していたり、このようなカップリングによって生じる異なる消去動作を有していてもよい。
【００６９】
一実施形態によれば、各静電容量カップリング電圧を補正するために、補正電圧が、ＮＡＮＤストリングの１又は複数のメモリ・セルに印加される。例えば、ＮＡＮＤストリングの各メモリ・セルは、補正電圧を受けながら、消去電圧パルスを印加してＮＡＮＤストリングの各メモリ・セルのトンネル酸化物にかかる電場を好適化することができる。こうすることで、各メモリ・セルを同じ速度によって同程度に消去するために、各メモリ・セルのトンネル酸化物層における電場電位を一様に生成することができる。一実施形態では、例えば、端部ワード・ラインに補正電圧を印加して、隣接する選択ゲートからのカップリング電圧を補正することができる。また、内部メモリ・セルに別の補正電圧を印加して、隣接したメモリ・セルからカップルされる電圧を補正することもできる。図１１を参照すると、例えば、補正電圧をＷＬ１に印加して、メモリ・セル４１６、４１２からメモリ・セル４１４にカップルされる電圧を補正できる。一実施形態では、この電圧は、先述の分析に基づいて、隣接するメモリ・セルからのカップリング割合が５０％であると仮定して選択できる。
【００７０】
他の実施形態では、選択されたワード・ラインに接続されているメモリ・セルの消去動作を、ストリングの他のメモリ・セルと比較することによって、ＮＡＮＤストリングの各ワード・ラインに印加される電圧を選択してもよい。例えば、ストリングの１つのメモリ・セルを基準メモリ・セルとして選択し、テスト中にその消去動作を決定することができる。残りのメモリ・セルは、増加した消去電圧パルスを印加した状態にてテストし、これを基準メモリ・セルと比較する。メモリ・セルの消去速度が基準メモリ・セルよりも遅い場合は、例えば負の補正電圧のように、適切な補正電圧を選択して、そのメモリ・セルのトンネル酸化物における電場を増加させることができる。メモリ・セルの消去速度が基準メモリ・セルよりも速い場合は、そのワード・ラインに対して正の補正電圧を選択して、メモリ・セルの消去速度を遅くし、基準メモリ・セルの消去速度と一致させることができる。当業者は、実施形態及び特定の実施におけるメモリ・セルの消去動作に従って、補正電圧を選択するための様々な技術を用いることができる。
【００７１】
図１８ａ、図１８ｂは、ＮＡＮＤストリングの各メモリ・セルが、各ワード・ラインとメモリ・セルに対して個々に選択された補正電圧を受ける場合における、１セットの印加電圧と補正電圧を示している。補正電圧の選択には、メモリ・セルを基準セルと比較する、または、隣接するトランジスタとウェル領域の間で種々のカップリング速度を予測する計算を行う等、これまでに説明した種々の手段を用いることができる。ステップ６２２では、ソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ６２４では、ＮＡＮＤストリングの各ワード・ラインにそれぞれの補正電圧が印加される。補正電圧を印加し、ソース側選択ゲートとドレイン側選択ゲートを浮遊させた後に、消去電圧パルスが印加される。各ワード・ラインにそれぞれの補正電圧を印加することで、各メモリ・セルの電圧分布がほぼ等しくなる。補正電圧の選択方法によって、図１２に示す閾電圧分布は、種々の態様でシフトする。例えば、高速で消去されるメモリ・セルが基準メモリ・セルとして選択された場合は、ＮＡＮＤストリングの端部ワード・ラインの分布５０４は、左へシフトすると考えられる。これは、適切な補正電圧（例えば、トンネル酸化物における電位を増加させ、消去速度を増加させる負の補正電圧）を印加された場合に、これらのメモリ・セルがより速い速度で消去されるためである。しかし、基準の記憶要素として消去が遅いセルが選択された場合には、内部メモリ・セルの分布５０２が右へシフトすると考えられる。これは、適切な補正電圧（例えば、トンネル酸化物における電位を低下させ、消去速度を遅くする正の補正電圧）を印加された場合に、メモリ・セルの消去が遅くなるためである。一実施形態では、各補正電圧を選択することにより、分布５０２が右へシフトし、分布５０４が左へシフトして、その間の値で一致する。
【００７２】
一実施形態では、図１９ａ及び１９ｂに示すように、１又は複数の静電容量カップルされた電圧を補正するために、ＮＡＮＤストリングの１又は複数の選択ゲートに補正電圧が印加される。補正電圧を選択ゲートに印加して、ｐ−ウェル領域から選択ゲートにカップルされている電圧を補正することができる。選択ゲートに直接印加された電圧はその選択ゲートの制御ゲートに現れ、この電圧の一部がＮＡＮＤストリングの隣接するメモリ・セルにカップルされる。選択ゲートに電圧が印加されるため、ｐ−ウェル消去電圧は選択ゲートとカップルされない。そのため、消去電圧ではなく、印加された電圧の一部が、選択ゲートから隣接するメモリ・セルにカップルされる。
【００７３】
図１９ａのステップ６３２では、ＮＡＮＤストリングの各ワード・ラインに０ボルトが印加される。ステップ６３４では、１又は複数の補正電圧がＮＡＮＤストリングの選択ゲートに印加される。消去オペレーションのためにＮＡＮＤストリングにバイアスし、補正電圧を印加した後に、ＮＡＮＤストリングに消去電圧パルスが印加される。様々な実施形態によれば、ステップ６３４において選択ゲートに種々の補正電圧を印加することができる。消去電圧パルスよりも低い正の補正電圧を印加することで、選択ゲートに隣接するメモリ・セルにカップルされる電圧量を少なくすることができる。値が０ボルトに近づくほど、隣接する選択ゲートにカップルされる電圧量が少なくなる。
【００７４】
選択ゲートに０ボルトを印加した場合、選択ゲートには、隣接したメモリ・セルにカップルされる電圧は現れない。これは、様々なメモリ・セルの消去動作の好適化に代わる最良の代替方法であるかのように最初は思われる。しかし、選択ゲートのトンネル酸化物層における電位が高くなり過ぎないように、選択ゲートに印加する電圧の選択時には十分な注意が必要である。したがって、隣接したメモリ・セルへの全てのカップリングを防止するためには選択ゲートに０ボルトを印加することが望ましいと考えられるかもしれないが、こうした低電圧の印加により、トンネル酸化物層において高い電位が生じ、ダメージが生じて選択ゲートが損傷する可能性がある。例えば、８０オングストロームのトンネル酸化物層を有する一実施形態では、選択ゲートのトンネル酸化物層において生じる電位は、最大で約４〜５ボルトに制限しなければならない。選択ゲートに印加する電圧が、層における電位（消去電圧パルス−補正電圧）が限度を超えて上昇するほど低い場合には、トランジスタが損傷する可能性がある。選択ゲートのトンネル酸化物層において生じる電位が約４〜５ボルトに制限され、約２０ボルトの消去電圧パルスが印加される場合には、最小の補正電圧を約１５〜１６ボルトにする必要がある。補正電圧の一部は隣接するメモリ・セルにカップルされる。先述したように、選択ゲートに存在する約５〜１０％の電圧が隣接するメモリ・セルにカップルされる。隣接するメモリ・セルにはまだいくらかの電圧がカップルされるが、１５〜１６ボルトのうちカップルされる部分は、補正電圧を印加しなかった場合に印加される消去電圧（２０Ｖ）のカップルされる部分よりも小さい。そのため、端部メモリ・セルの消去動作を、ＮＡＮＤストリングの残りのメモリ・セルと共に十分な大きさにまで好適化することができる。
【００７５】
種々の実施形態によれば、図１５〜図１９に関連して説明した１又は複数の方法を相互に組み合わせて用いることができる。例えば、ＮＡＮＤストリングの端部ワード・ラインと、ＮＡＮＤストリングの内部ワード・ラインの両方に、補正電圧を印加することができる。正の補正電圧を内部メモリ・セルに印加して、そのトンネル酸化物層における電場を低減する一方で、負の補正電圧をＮＡＮＤストリングの端部ワード・ラインに印加して、そのトンネル酸化物層における電場を増加させ、これによって、各メモリ・セルの全ての電場を等しくすることができる。他の実施形態では、別個の補正電圧を、ＮＡＮＤストリングの選択ゲートに印加されている補正電圧と共に、ＮＡＮＤストリングの各ワード・ラインに印加することによって、各メモリ・セルの消去動作を好適化することができる。補正電圧（例えば１５ボルト）を選択ゲートに印加することによって、隣接するメモリ・セルにカップルされる電圧をより低くすることができる。ＮＡＮＤストリングの端部ワード・ラインへの全てのカップリングを排除することはできないため、これらのワード・ラインは、以前として、残りのワード・ラインよりも少し遅い速度で消去を行うことになる。この消去動作の差を補正するには、ＮＡＮＤストリングの内部メモリ・セルにも補正電圧を印加して、ＮＡＮＤストリングの電場及び／又は端部ワード・ラインを減少させて、それらの電場を増加させる。
【００７６】
上述の例は、ＮＡＮＤ型フラッシュ・メモリに関するものである。しかし、本発明の原理は、現存の技術や開発中の新技術を含む、直列構造を利用した他のタイプの不揮発性メモリに適用することができる。
【００７７】
先述の本発明の詳細な説明は、例証及び説明の目的で提示されたものである。上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が、本発明を種々の実施形態において、及び、用途に応じて改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するために選択したものである。本発明の技術的範囲は、添付された特許請求の範囲によって定義される。
【技術分野】
【０００１】
本発明は、概して、不揮発性メモリ装置を消去するための半導体技術に関する。
【背景技術】
【０００２】
（関連技術の説明）
半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタル・カメラ、パーソナル・デジタル・アシスタント、モバイル・コンピュータ装置、非モバイル・コンピュータ装置、及びその他の装置に使用されている。最も普及している不揮発性半導体メモリは、Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＥＰＲＯＭ）とフラッシュ・メモリである。
【０００３】
一例のフラッシュ・メモリ・システムは、２個の選択ゲートの間で直列に配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１個のＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間で直列配置された４個のトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０はＮＡＮＤストリングをビット・ライン１２６に接続する。選択ゲート１２２はＮＡＮＤストリングをソース・ライン１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧が印加されることで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧が印加されることで制御される。各トランジスタ１００、１０２、１０４、１０６は、メモリ・セルのゲート要素を形成する制御ゲートとフローティング・ゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティング・ゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティング・ゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティング・ゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティング・ゲート１０６ＦＧを有している。制御ゲート１００ＣＧはワード・ラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワード・ラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワード・ラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワード・ラインＷＬ０に接続されている。
【０００４】
図１、図２はＮＡＮＤストリング内の４個のメモリ・セルを示すが、この４個のトランジスタの使用態様は、単に一例として提供されるものである。ＮＡＮＤストリングは、４個未満または４個より多いメモリ・セルを有していてもよい。例えば、ＮＡＮＤストリングが、８個、１６個、３２個、その他の個数のメモリ・セルを有していてもよい。ここでの説明は、ＮＡＮＤストリング内のメモリ・セルの数を何ら限定するものではない。
【０００５】
ＮＡＮＤ構造を使用したフラッシュ・メモリ・システムの一般的な構造は、複数のＮＡＮＤストリングを有している。例えば、図３は、より多くのＮＡＮＤストリングを有するメモリ・アレイのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図３の各ＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリ・セルを有している。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０、２３０と、メモリ・セル２２２、２２４、２２６、２２８を有している。ＮＡＮＤストリング２０４は、選択トランジスタ２４０、２５０と、メモリ・セル２４２、２４４、２４６、２４８を有している。各ストリングは、選択トランジスタ（例えば選択トランジスタ２３０、２５０）によってソース・ラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートの制御に使用される。いくつかのＮＡＮＤストリングは、選択ラインＳＧＤによって制御される選択トランジスタ２２０、２４０等によって、各ビット・ラインに接続されている。他の実施形態においては、選択ラインは必ずしも共通化されている必要はない。ワード・ラインＷＬ３は、メモリ・セル２２２、２４２の制御ゲートに接続されている。ワード・ラインＷＬ２は、メモリ・セル２２４、２４４の制御ゲートに接続されている。ワード・ラインＷＬ１は、メモリ・セル２２６、２４６の制御ゲートに接続されている。ワード・ラインＷＬ０は、メモリ・セル２２８、２４８の制御ゲートに接続されている。図に見られるように、ビット・ラインと各ＮＡＮＤストリングはメモリ・セル・アレイの列群を備えている。ワード・ライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）はアレイの行群を備えている。各ワード・ラインは、行内の各メモリ・セルの制御ゲートを接続している。例えば、ワード・ラインＷＬ２はメモリ・セル２２４、２４４、２５２の制御ゲートに接続されている。
【０００６】
各メモリ・セルはデータ（アナログ又はデジタル）を記憶できる。１ビットのデジタル・データを記憶する場合、メモリ・セルの使用可能な閾電圧の範囲が、論理データ「１」と「０」に割り当てられた２つの範囲に分割される。ＮＡＮＤ型フラッシュ・メモリの一例では、メモリ・セルの消去後に閾電圧が負になり、論理値「１」と定義される。プログラム・オペレーション後の閾電圧は正になり、論理値「０」と定義される。閾電圧が負であるときに制御ゲートに０ボルトが印加されて読み出しが試みられた場合、メモリ・セルがターン・オンされて、論理値１が記憶されていることが示される。閾電圧が正であるときに制御ゲートに０ボルトが印加されて読み出し動作が試みられた場合は、メモリ・セルがターン・オンされず、このことは論理値０が記憶されたことを示す。メモリ・セルは、例えば、複数ビットのデジタル・データのような複数レベルの情報を記憶することもできる。複数レベルのデータを記憶する場合には、使用可能な閾電圧の範囲が多数のデータのレベルに分割される。例えば、４つのレベルの情報を記憶する場合には、データ値「１１」，「１０」，「０１」，「００」の４つの閾電圧範囲が割り当てられる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。異なる３個の正の閾電圧が、「１０」，「０１」，「００」に使用される。
【０００７】
ＮＡＮＤ型フラッシュ・メモリとそのオペレーションに関する例が、以下の米国特許／特許出願によって提供されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、米国特許出願番号第０９／８９３２７７号（公報第ＵＳ２００３／０００２３４８号）：これら出願の全体は、参照することにより本願明細書に組み込まれる。
【０００８】
フラッシュ・メモリ・セルをプログラミングする場合、プログラム電圧が制御ゲートに（選択したワード・ラインを介して）印加され、ビット・ラインが接地される。ｐ−ウェルからの電子がフローティング・ゲートに注入される。電子がフローティング・ゲートに蓄積されると、フローティング・ゲートは負にチャージされ、セルの閾電圧が上昇する。フローティング・ゲートのチャージとセルの閾電圧は、記憶されたデータに関する特定の状態を示すことができる。
【０００９】
ＮＡＮＤ型フラッシュ・メモリのセルを消去するために、電子は、各メモリ・セルのフローティング・ゲートからウェル領域及び基板に移される。一般に、電子を各メモリ・セルのフローティング・ゲートから離してウェル領域に引き寄せるために、１又は複数の高圧（例えば−１６〜２０Ｖ）の消去パルスがウェル領域に印加される。各メモリ・セルのワード・ラインは接地されるか、又は０Ｖを供給され、これによって、電子を引き付けるための高電位がトンネル酸化物領域にかけて生成される。消去電圧パルスの印加後にＮＡＮＤストリングの各メモリ・セルが消去されなかった場合には、全てのメモリ・セルが消去されるまでパルスのサイズが増加され、ＮＡＮＤストリングに再度、印加される。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術を使用した一般的な消去オペレーションでは、ＮＡＮＤストリング内のメモリ・セル毎に消去速度が異なってしまう。いくつかのメモリ・セルは、他のメモリ・セルよりも高速又は低速で、消去状態のターゲット閾電圧レベルに達する可能性がある。このことにより、高速で消去されるメモリ・セルは、ＮＡＮＤストリングのセルの消去に時間がかかるメモリ・セルが十分に消去されるまで消去電圧にさらされるので、過剰消去となる場合がある。さらに、一般的な消去オペレーションでは、ＮＡＮＤストリングの複数のメモリ・セルの間で閾電圧が一致しなくなる場合がある。即ち、１又は複数の消去電圧パルスの印加後に、ＮＡＮＤストリングの１又は複数のメモリ・セルが、そのストリング又は装置の他のメモリ・セルと異なる閾電圧を有することになりかねない。この影響を克服するために、消去後に、ソフト−プログラミングを用いて、１又は複数のメモリ・セルの閾電圧が調整される。例えば、消去されたメモリ・セルの集団の閾電圧分布を狭める及び／又は上昇させるために、低いプログラム電圧が１又は複数のメモリ・セルに印加され、それらの閾電圧が上昇される。しかしながら、ソフト−プログラミングよれば、プログラム数と消去回数が増加する。さらに、消去速度が一様でないので、メモリ−ストリングの繰り返し寿命が短くなる可能性がある。
【００１１】
したがって、従来技術の前述の問題を解決する不揮発性メモリ・システムとこれに関連する消去技術が必要とされている。
【課題を解決するための手段】
【００１２】
（発明の概要）
本発明は、概略的には、より効率的かつ確実にメモリ・セルを消去する態様で、メモリ装置を消去する技術に関する。一実施形態によれば、消去オペレーション中に、ＮＡＮＤストリングの１又は複数のメモリ・セルのそれぞれの特徴と消去動作を考慮するシステム及び方法が得られる。
【００１３】
一実施形態によれば、ＮＡＮＤストリングの１又は複数の部分に１又は複数の補正電圧を印加することによって、消去オペレーション中にＮＡＮＤストリングの１又は複数のメモリ・セルの消去動作を少なくとも部分的に好適化することができる。補正電圧によって、１又は複数の消去電圧パルスの印加後に、メモリ・セルを消去する消去速度及び／又は消去量が、ＮＡＮＤストリング内の他のメモリ・セルと略等しくなる。
【００１４】
消去電圧パルスの印加後に、メモリ・セルのフローティング・ゲートから転送される電荷の量、さらにこのメモリ・セルの消去に要する時間は、ＮＡＮＤストリング内に静電容量カップルされた電圧の影響を受ける。例えば、ＮＡＮＤストリングの端部メモリ・セル（例えば、図３、ＮＡＮＤストリング２０２のメモリ・セル２２２と２２８）は、そのフローティング・ゲートにおける実際の電荷が、隣接する選択ゲートからカップルされた電圧によって上昇される。この電圧の上昇のために、ストリングのウェル領域に高電位の消去電圧パルスが印加されるときに、メモリ・セルのトンネル酸化物層における有効電位が低下する。端部メモリ・セルのトンネル酸化物層における電位は他のメモリ・セルよりも低いので、端部メモリ・セルは、ストリングの他のメモリ・セルよりもその消去速度が遅く、又は消去量が少なくなる。他のメモリ・セル間で静電容量カップルされる追加的な電圧によっても、ＮＡＮＤストリング内の他のメモリ・セル間における消去動作と時間は不均一となる。ＮＡＮＤストリングの様々な部分に種々の補正電圧を印加することで、消去オペレーション中に、これらの静電容量カップルされた電圧の１又は複数を補正することができる。
【００１５】
一実施形態では、不揮発性記憶要素のストリングの一部に少なくとも１つの補正電圧を印加して、ストリングの少なくとも１つのトランジスタから、ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、ストリングの少なくとも１つのサブ・セットの不揮発性記憶要素のフローティング・ゲートから電荷を転送し、不揮発性記憶要素のストリングを消去するステップを備えた不揮発性記憶装置の消去方法が提供される。補正電圧によって、消去速度がより早い又はより遅いメモリ・セルを補正することができる。一実施形態では、補正電圧を印加する前記ステップが、ストリングの第１不揮発性記憶要素の制御ゲートに第１電圧を印加するステップと、ストリングの第２不揮発性記憶要素の制御ゲートに第２電圧を印加するステップを備えていてもよい。第１及び第２不揮発性記憶要素に補正電圧を印加すると、消去電圧パルスの印加中に、各記憶要素のトンネル酸化物層における電位を等しくすることができる。
【００１６】
一実施形態では、隣接する選択ゲートからセルにカップルされる正の電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の端部メモリ・セルに負の補正電圧が印加される。負の電圧は、選択ゲートから静電容量カップルされる正の電圧を打ち消し、消去電圧の印加時にセルのトンネル酸化物層において高い電位が生じることを可能とし、影響を受けたメモリ・セルの消去速度を増加させる。
【００１７】
他の実施形態では、ストリングの１又は複数のメモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の内部メモリ・セルに正の補正電圧を印加する。内部メモリ・セルに印加された正の補正電圧によって、消去電圧が印加される時にセルのトンネル酸化物層における電位が低下し、その結果、セルの消去速度が低下してＮＡＮＤストリングの他のメモリ・セルの消去速度とほぼ一致する。
【００１８】
一実施形態では、１又は複数の隣接するトランジスタから各メモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、補正電圧を印加するステップが、ＮＡＮＤストリングの各メモリ・セルに１又は複数の補正電圧を印加するステップを備えている。一実施形態では、メモリ・セルに印加される補正電圧の値を、選択したメモリ・セルの消去動作を基準メモリ・セルと比較することで選択することができる。
【００１９】
一実施形態では、選択ゲートから隣接するメモリ・セルにカップルされる電圧を少なくとも部分的に補正するために、ＮＡＮＤストリングの１又は複数の選択ゲートに補正電圧を印加する。消去電圧パルスよりも低い電圧を選択ゲートに印加することができ、印加されたこの低い電圧の一部は、高い消去電圧の代わりに隣接するメモリ・セルにカップルされる。
【００２０】
一実施形態によれば、不揮発性記憶要素のストリングを備えた不揮発性メモリ・システムが提供される。このシステムは、不揮発性記憶装置のストリングと通信するマネージング回路を備えている。不揮発性記憶装置のストリング内のセルの消去中に、マネージング回路がストリングの一部に少なくとも１つの補正電圧を印加することによって、複数の不揮発性記憶要素のうちの少なくとも１つのサブ・セットのフローティング・ゲートから電荷が転送されている間に、ストリングの少なくとも１つのトランジスタから１又は複数の不揮発性記憶要素にカップルされた電圧が少なくとも部分的に補正される。
【００２１】
一実施形態によるシステムは、記憶要素のアレイとマネージング回路を備えている。マネージング回路は、専用のハードウェアを備え、及び／又は、１又は複数の記憶装置に記憶されたソフトウェアによってプログラミングされたハードウェアを備えていてもよい。記憶装置には、例えば不揮発性メモリ（例えばフラッシュ・メモリ、ＥＥＰＲＯＭ、その他）、又はその他のメモリ装置を用いることができる。一実施形態では、マネージング回路は、制御装置と状態マシンを備えている。他の実施形態では、マネージング回路は状態マシンのみを備えており、制御装置を備えていない。マネージング回路は、様々な実施形態に関して上述した技術を実行することができる。いくつかの実施形態による方法は、状態マシンによって実行される。いくつかの実現においては、状態マシンは、記憶要素のアレイと共に１つの集積回路チップ上に搭載される。
【００２２】
本発明のその他の特徴、態様、構成は、明細書、図面及び特許請求の範囲から得ることができる。
【図面の簡単な説明】
【００２３】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１に示すＮＡＮＤストリングの等価回路図である。
【図３】３個のＮＡＮＤストリングを示す回路図である。
【図４】本発明の種々の実施形態うちの一実施形態の不揮発性メモリ・システムのブロック図である。
【図５】メモリ・アレイの構成例である。
【図６】実施形態に従って選択されたワード・ラインに印加できるプログラミング／ベリファイの電圧信号の例である。
【図７】プログラム・オペレーションを実行するフローチャートの例である。
【図８】１グループのメモリ・セルの閾分布の例である。
【図９】２ビットのデータを記憶する１グループのメモリ・セルの閾分布の例である。
【図１０】従来技術による消去オペレーションを実行するためのバイアス条件の例を示す表である。
【図１１】ＮＡＮＤストリングにおいて静電容量カップルされた種々の電圧を示すＮＡＮＤストリングの断面図である。
【図１２】従来技術による消去電圧パルスを受けた後のＮＡＮＤストリングの選択メモリ・セルの、閾電圧分布の例である。
【図１３】ＮＡＮＤストリングの選択メモリ・セルの平均閾電圧を、印加された消去電圧パルスの大きさの関数として示すグラフである。
【図１４】一実施形態による、不揮発性記憶装置を消去する方法を示すフローチャートである。
【図１５】図１５ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１５ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１６】消去オペレーション中において、一実施形態による種々の補正電圧が印加された場合における、消去後のＮＡＮＤストリングの選択メモリ・セルの平均閾電圧の例を示すグラフである。
【図１７】図１７ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１７ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１８】図１８ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１８ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【図１９】図１９ａは、一実施形態による、消去バイアス条件と、１又は複数の補正電圧を印加する方法を示すフローチャートである。図１９ｂは、一実施形態による、消去バイアス条件と補正電圧を示す表である。
【発明を実施するための形態】
【００２４】
図４は、本発明に使用できるフラッシュ・メモリ・システムの一実施形態のブロック図である。メモリ・セル・アレイ３０２は列制御回路３０４、行制御回路３０６、ｃ−ソース制御回路３１０、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリ・セルに記憶されたデータを読み出すため、プログラム・オペレーション中におけるメモリ・セルの状態を決定するため、及び、プログラミング及び消去を促進又は禁止するビット・ラインの電位レベルを制御するために、メモリ・セル・アレイ３０２のビット・ラインに接続されている。行制御回路３０６は、ワード・ラインから１つを選択するため、読み出し電圧を印加するため、列制御回路３０４により制御されたビット・ライン電位レベルと組み合わせたプログラム電圧を印加するため、及び、消去電圧を印加するために、ワード・ラインに接続されている。ｃ−ソース制御回路３１０は、メモリ・セルに接続されている共有ソース・ライン（図５中に「ｃ−ソース」として示す）を制御する。ｐ−ウェル制御回路３０８はｐ−ウェル電圧を制御する。
【００２５】
メモリ・セルに記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリ・セルに記憶されるべきプログラム・データは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列制御回路３０４へ転送される。外部Ｉ／Ｏラインはコントローラ３１８に接続されている。
【００２６】
フラッシュ・メモリ装置を制御するためのコマンド・データは、コントローラ３１８に入力される。コマンド・データは、どのオペレーションが要求されたかをフラッシュ・メモリに通知する。入力されたコマンドは、列制御回路３０４、行制御回路３０６、ｃ−ソース制御回路３１０、ｐ−ウェル制御回路３０８及びデータ入力／出力バッファ３１２を制御する状態マシン３１６に転送される。状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹまたはＰＡＳＳ／ＦＡＩＬといったフラッシュ・メモリの状態データを出力することができる。
【００２７】
コントローラ３１８は、パーソナル・コンピュータ、デジタル・カメラ、パーソナル・デジタル・アシスタント等のホスト・システムに接続されているか、又は接続可能となっている。コントローラ３１８は、メモリ・アレイ３０２に対するデータの保存又は読み出しを行ったり、このようなデータの提供又は受信を行うコマンドを開始するホストと通信する。コントローラ３１８は、このようなコマンドを、状態マシン３１６と通信するコマンド回路３１４で読み取り及び実行可能なコマンド信号に変換する。一般的に、コントローラ３１８は、メモリ・アレイに対する書き込み又は読み出しが行われるユーザ・データのためのバッファ・メモリを内蔵している。
【００２８】
１つの例示的なメモリ・システムは、コントローラ３１８を備えた１つの集積回路と、メモリ・アレイと関連する制御をそれぞれ備えた一又は複数の集積回路チップと、入力／出力状態マシン回路とを備えている。メモリ・アレイとシステムのコントローラ回路は、一又は複数の集積回路チップ上に一緒に搭載されることが多い。メモリ・システムはホスト・システムの一部として組み込まれてもよいし、ホスト・システム内に取り外し可能に挿入されるメモリ・カード（若しくは他のパッケージ）内に内蔵されていてもよい。このようなカードは、メモリ・システム全体（例えば、コントローラを含む）や、関連する周辺回路を備えた（１または複数の）メモリ・アレイ（ホスト内にコントローラ又は制御機能が組み込まれたもの）を備えていてもよい。したがって、コントローラは、ホスト内に組み込んだり、取り外し可能なメモリ・システム内に搭載することが可能である。
【００２９】
図５には、メモリ・セル・アレイ３０２の構造の一例が示されている。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータは、同時に消去することができる。一実施形態では、ブロックが、同時に消去されるセルの最小単位である。この例では、各ブロック内に、８５１２個の列が存在する。ビット・ラインは偶数ビット・ライン（ＢＬｅ）と奇数ビット・ライン（ＢＬｏ）に区分されている。図５は、直列接続されることによってＮＡＮＤストリングを形成している４つのメモリ・セルを示している。４つのセルは各ＮＡＮＤストリングに内蔵された状態で示されているが、４つ以上または４つ以下のセルを用いることもできる（例えば１６個、３２個、またはその他の個数）。ＮＡＮＤストリングの１端は、第１選択トランジスタ（選択ゲートとも呼ばれる）ＳＧＤを介して対応するビット・ラインに接続されており、他端は、第２選択トランジスタＳＧＳを介してｃ−ソースに接続されている。
【００３０】
一実施形態では、読み出し及びプログラミング・オペレーションの間に、４，２５６個のメモリ・セルが同時に選択される。選択されたメモリ・セルは同一のワード・ライン（例えばＷＬ２−ｉ）と同型のビット・ライン（例えば偶数ビット・ライン）を有している。したがって、５３２バイトのデータを同時に読み出し又はプログラミングすることができる。同時に読み出し又はプログラミングできるこれらの５３２バイトのデータによって論理ページが形成される。したがって、この例では、１つのブロックが少なくとも８ページを記憶できる。各メモリ・セルが２ビットのデータを記憶する場合には（例えばマルチ−レベル・セル）、１つのブロックに１６ページが記憶される。
【００３１】
読み出し及びベリファイ・オペレーションでは、選択されたブロックの選択ゲート（ＳＧＤ及びＳＧＳ）が１又は複数の選択電圧にまで上昇される一方で、選択されたブロックの選択されていないワード・ライン（例えばＷＬ０，ＷＬ１，ＷＬ３）は読み出しパス電圧（例えば４．５ボルト）にまで上昇されて、トランジスタをパス・ゲートとして動作させる。選択されたブロックの選択されたワード・ライン（例えばＷＬ２）は基準電圧に接続される。この基準電圧のレベルは、対応するメモリ・セルの閾電圧がこのレベルよりも高いか低いかを判定するために、各読み出し及びベリファイ・オペレーションに対して指定されている。例えば、１ビットのメモリ・セルの読み出しオペレーションでは、閾電圧が０Ｖよりも高いかどうかを検出できるように、選択されたワード・ラインＷＬ２は接地される。１ビットのメモリ・セルのベリファイ・オペレーションでは、プログラミングの進行に伴って、閾電圧が２．４Ｖに達したか否かが検出できるように、選択されたワード・ラインＷＬ２が、例えば２．４Ｖに接続される。ソースとｐ−ウェルは、読み出し及びベリファイの間は０Ｖとされる。選択されたビット・ライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプレ−チャージされる。閾電圧が読み出し又はベリファイのレベルよりも高い場合には、関連する非伝導性メモリ・セルのために、対応するビット・ライン（ＢＬｅ）の電位レベルは高レベルに維持される。これに対し、閾電圧が読み出し又はベリファイのレベルよりも低い場合には、伝導性メモリ・セルのために、対応するビット・ライン（ＢＬｅ）の電位レベルが、例えば０．５Ｖ以下の低レベルにまで低下される。メモリ・セルの状態は、センス増幅器によって検出される。このセンス増幅器はビット・ラインに接続されており、発生したビット・ライン電圧を感知する。メモリ・セルがプログラミングされたか消去されたかの差は、フローティング・ゲートに最終的に負の電荷が保持されているか否かによって決まる。例えば、負の電荷がフローティング・ゲートに保持されていれば、閾電圧はより高くなり、トランジスタはオペレーションの拡張モードにあると考えられる。
【００３２】
一例では、メモリ・セルをプログラミングする場合に、ドレインとｐ−ウェルが０ボルトの入力を受ける一方で、制御ゲートは上昇する一連のプログラミング・パルスの入力を受ける。一実施形態では、一連のパルスの大きさは、７〜２０ボルトである。他の実施形態では、一連のパルスの範囲は異なっていてもよく、例えば、７ボルトよりも高い開始レベルを持っていてもよい。メモリ・セルのプログラミングの実施中においては、ベリファイ・オペレーションは、プログラミング・パルス同士の間の期間内に実行される。即ち、並列してプログラミングされる１グループ内の各セルのプログラミング・レベルが、各プログラミング・パルスの間に読み出され、プログラミング・レベルがプログラムミングされたベリファイ・レベルに達したか、または、越えたか否かが特定される。プログラミングをベリファイする１つの手段に、特定の比較点において伝導性を検査するものがある。例えばＮＡＮＤセルにおいては、十分にプログラムミングできるようにベリファイされたセルは、後続の全てのプログラミング・パルスについてビット・ライン電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させ、これらのセルのプログラミング工程を終了することによって、ロック・アウトされる。いくつかのケースでは、パルスの個数が限定される（例えば２０個）。また、特定のメモリ・セルが直前のパルスによって完全にプログラミングされなかった場合には、エラーの可能性がある。いくつかの実現では、メモリ・セルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。
【００３３】
図６は、一実施形態におけるプログラム電圧信号を示している。この信号は、上昇する１セットのパルスを有する。パルスの大きさは、各パルスと共に所定のステップ・サイズずつ上昇する。複数ビットのデータを記憶するメモリ・セルを備えた一実施形態では、例えば、ステップ・サイズは０．２ボルト（又は０．４ボルト）である。各プログラム・パルスの間にはベリファイ・パルスが存在する。図６の信号は、４つの状態のメモリ・セルを想定しているため、３つのベリファイ・パルスを有している。例えば、プログラミング・パルス３３０とプログラミング・パルス３３２の間には、３つの連続したベリファイ・パルスが存在する。第１ベリファイ・パルス３３４は、０ボルトのベリファイ電圧レベルとして示されている。第１ベリファイ・パルスの後には、第２ベリファイ電圧レベルにある第２ベリファイ・パルス３３６が出力される。第２ベリファイ・パルス３３６の後には、第３ベリファイ電圧レベルにある第３ベリファイ・パルス３３８が出力される。データを８個の状態に記憶することができるマルチ状態メモリ・セルは、７個の比較点についてベリファイ・オペレーションを実行する必要がある。そのため、２つの連続するプログラミング・パルスの間で、７個のベリファイ・パルスが連続して出力されて、７個のベリファイ・オペレーションが７個のベリファイ・レベルで実行される。７個のベリファイ・オペレーションによれば、システムはメモリ・セルの状態を決定することができる。ベリファイに要する時間的負担を軽減する１つの方法は、より効率的なベリファイ工程を利用することである。このことは、例えば、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号の「Smart Verify for Multi-State Memories」に開示されており、その全体は本願明細書に組み込まれる。
【００３４】
上述した読み出し及びベリファイ・オペレーションは公知の技術に応じて実施される。そのため、説明した詳細の多くは、当業者が変更することが可能である。
【００３５】
図７は、不揮発性メモリ・システムのプログラミング方法を説明するフローチャートである。当業者には明らかなように、本開示の範囲及び概念から逸脱しない限り、用途又は実施に応じて、各種ステップの改良、追加、又は削除を行うことが可能である。様々な実施においては、メモリ・セルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。図７のステップ３５０では（さらに図４を参照）、コントローラ３１８によって、データ・ロード・コマンドが出力され、コマンド回路３１４に入力されることで、データ入力／出力バッファ３１２にデータを入力することが可能になる。入力されたデータはコマンドとして認識され、図示されないコマンド・ラッチ信号を介して、状態マシン３１６によってラッチされ、コマンド回路３１４に入力される。ステップ３５２では、ページ・アドレスを指定するアドレス・データが、コントローラ３１８から行制御装置３０６に入力される。入力されたデータはページ・アドレスとして認識され、状態マシン３１６によってラッチされ、コマンド回路３１４に入力されたアドレス・ラッチ信号によって有効化される。ステップ３５４では、５３２バイトのプログラム・データがデータ入力／出力バッファ３１２に入力される。５３２バイトのプログラム・データはここで説明する特定の実施に用いるものであり、これ以外の実施においては異なるサイズのプログラム・データを利用することができる。このデータは、選択されたビット・ラインのために、レジスタ内でラッチされる。いくつかの実施形態では、このデータは、ベリファイ・オペレーションに使用するための選択されたビット・ラインのために、第２レジスタ内でもラッチされる。ステップ３５６では、プログラム・コマンドが、コントローラ３１８によって出力され、データ入力／出力バッファ３１２に入力される。このコマンドは、コマンド回路３１４に入力されたコマンド・ラッチ信号を介して、状態マシン３１６によって、ラッチされる。
【００３６】
ステップ３５８では、選択されたワード・ラインに印加されたプログラミング・パルス電圧レベルＶｐｇｍが、初期値として開始パルス（例えば１２ボルト）にセットされ、状態マシン３１６に管理されるプログラム・カウンタＰＣが、初期値として０にセットされる。ステップ３６０では、プログラム電圧（Ｖｐｇｍ）パルスが、選択されたワード・ライン（例えば図３のＷＬ２）に印加される。プログラミングされるメモリ・セルを含んだビット・ラインが、プログラミングを可能にするために接地され、一方で、他のビット・ラインは、プログラミング・パルスの印加中におけるプログラミングを禁止するために、Ｖｄｄに接続される。
【００３７】
ステップ３６２では、選択されたメモリ・セルの状態がベリファイされる。選択されたセルのターゲット閾電圧が適切なレベル（例えば論理０にプログラミングされたレベル、又はマルチ状態セルの特定の状態）に達したことが検出されると、その選択されたセルが、そのターゲット状態にプログラムされたとしてベリファイされる。閾電圧が適切なレベルに達していないことが検出された場合には、その選択されたセルは、ターゲット状態にプログラミングされたとベリファイされない。ステップ３６２でターゲット状態にプログラミングされたとベリファイされたセルは、それ以降のプログラミングから除外される。ステップ３６４では、プログラムされるべき全てのセルが、ベリファイされることによって対応する状態にプログラミングされたか否かが判定される。これは、例えば上述の状態を検出し発信するように設計された適切なデータ記憶レジスタをチェックすることによって行われる。選択された全てのセルが各ターゲット状態にプログラミング及びベリファイされていれば、プログラミング・プロセスは問題なく終了する。ステップ３６６で成功の状態が報告される。ステップ３６４にて、全てのメモリ・セルが上記のとおりベリファイされていないと判定された場合には、プログラミング・プロセスは継続される。ステップ３６８では、プログラム制限値について、プログラム・カウンタＰＣがチェックされる。プログラム制限値の一例は２０である。プログラム・カウンタＰＣが２０以上である場合には、ステップ３７０にて、プログラム・プロセスの失敗のフラグが立てられ、失敗の状態が報告される。プログラム・カウンタＰＣが２０未満の場合には、ステップ３７２にて、Ｖｐｇｍレベルがステップ・サイズだけ上昇し、プログラム・カウンタＰＣがインクリメントされる。ステップ３７２の後に、プロセスはステップ３６０へ戻り、次のＶｐｇｍプログラム・パルスが印加される。
【００３８】
図７のフローチャートは、バイナリ記憶に適用できるシングル−パス・プログラミング方法を示している。例えば、マルチ−レベル記憶に適用できるツー−パス・プログラミング方法では、複数のプログラミング・ステップ又はベリファイ・ステップを、一連のフローチャートにおいて利用することができる。ステップ３６０〜３７２は、プログラミング・オペレーションの各パスに実行できる。第１パスでは、１又は複数のプログラム・パルスを印加でき、その結果がベリファイされて、セルが適切な中間状態にあるか否かが特定される。第２パスでは、１又は複数のプログラム・パルスを印加でき、その結果がベリファイされて、セルが適切な最終状態にあるか否かが特定される。
【００３９】
成功したプログラム・プロセスの最後に、メモリ・セルの閾電圧は、プログラミングされたメモリ・セルの１または複数の閾電圧分の分布範囲内、あるいは、消去されたメモリ・セルの閾電圧の分布範囲内にあるはずである。図８は、各メモリ・セルが１ビットのデータを記憶する場合における、メモリ・セル・アレイの閾電圧分布を示している。図８は、消去されたメモリ・セルの閾電圧の第１分布３８０と、プログラムされたメモリ・セルの閾電圧の第２分布３８２を示している。一実施形態では、第１分布３８０内にある閾電圧レベルは負であって論理値「１」に対応しており、第２分布３８２内にある閾電圧レベルは正であって論理値「０」に対応している。
【００４０】
図９は、各メモリ・セルが２ビットのデータを４つの物理状態に記憶する場合における、メモリ・セル・アレイの閾電圧分布を例示している。分布３８４は負の閾電圧レベルを有し、消去状態（「１１」を記憶している状態）にあるセルの閾電圧の分布を示している。分布３８６は、第１プログラム状態にあり、「１０」を記憶しているセルの閾電圧の分布を示している。分布３８８は、第２プログラム状態にあり、「００」を記憶しているセルの閾電圧の分布を示している。分布３９０は、第３プログラム状態にあり、「０１」を記憶しているセルの閾電圧の分布を示している。この例では、単一のメモリ・セルに記憶されている２ビットのそれぞれが、異なる論理ページを形成している。即ち、各メモリ・セルに記憶された２ビットの各ビットは、異なる論理ページ・アドレスを有している。四角形で示したビットは、下位ページに対応している。円形で示したビットは、上位ページに対応している。一実施形態では、論理状態は、グレー・コード・シーケンスを利用して連続するメモリ・セルの物理状態に指定されているため、フローティング・ゲートの閾電圧が、誤って最近傍の閾電圧状態範囲にシフトした場合に、影響を受けるのは１ビットだけである。信頼性を改善するためには、各分布を縮小化（分布を狭める）ことが好ましい。これは、分布が縮小すると、読み出しマージンが拡大する（隣接する状態閾値分布の間の距離が拡大する）ためである。
【００４１】
無論、４つよりも多い物理状態でメモリを動作させる場合には、メモリ・セルの定義された電圧閾ウインドウ内に、状態数と等しい数の閾電圧分布が存在する。さらに、特定のビットパターンが、各分布又は各物理状態に指定されているが、異なるビットパターンが指定されていてもよい。この場合には、プログラミングにより生じる状態は、図８、図９に示したものと異なっていてもよい。
【００４２】
通常、並列してプログラミングされているセルは、ワード・ラインに沿った１つおきのセルである。例えば、図３は、１つのワード・ラインＷＬ２に沿った非常に多くのセルのうちの３つのメモリ・セル２２４，２４４，２５２を示している。セル２２４，２５２を含む１セットの交互のセルは、論理ページ０，２（「偶数ページ」）のビットを記憶し、セル２４４を含む他のセットの交互のセルは論理ページ１、３（「奇数ページ」）のビットを記憶する。
【００４３】
一実施形態では、消去オペレーションを実行するためのバイアス条件を例示した図１０の表で説明しているように、ソース・ラインとビット・ラインが浮遊している間に、ｐ−ウェルを消去電圧（例えば２０ボルト）にまで上昇させるとともに、選択されたブロックのワード・ラインを設置するか、そのワード・ラインに０ボルトを印加することによってメモリ・セルを消去する。静電容量カップリングにより、未選択のワード・ライン（例えば、未選択であって消去すべきでないブロック内のワード・ライン）、ビット・ライン、選択ライン及びｃ−ソースも高い正電位（例えば２０ボルト）にまで上昇される。これにより、強い電場が、選択されたブロックのメモリ・セルのトンネル酸化物層に印加され、フローティング・ゲートの電子が基板に放出されると、選択されたメモリ・セルのデータが消去される。十分な電子が、フローティング・ゲートからｐ−ウェル領域へ転送されると、選択されたセルの閾電圧が負になる。消去は、メモリ・アレイ全体、アレイの１又は複数のブロック、あるいは他のユニットのセルに対して実行することができる。
【００４４】
図１１は、８個のメモリ・セルを有するＮＡＮＤストリングの断面図を示している。実施形態は、図１１と及び８個のセルのＮＡＮＤ構造として示されているが、本発明はこれに限定されるものではなく、８個よりも少ないあるいは多いメモリ・セル（例えば４、１２、１６個又はそれ以上）を有する種々のＮＡＮＤ構造に用いることが可能である。図１１に示すように、ＮＡＮＤストリングのトランジスタ（セル又はメモリ・セルとも呼ばれる）がｐ−ウェル領域４４０内に形成されている。各トランジスタ（４０２，４０４，４０６，４０８，４１０，４１２，４１４）は、制御ゲート（４０２ｃ，４０４ｃ，４０６ｃ，４０８ｃ，４１０，４１２ｃ，４１４ｃ）とフローティング・ゲート（４０２ｆ，４０４ｆ，４０６ｆ，４１０ｆ，４１２ｆ，４１４ｆ）から成る積層ゲート構造を備えている。フローティング・ゲートは酸化物又はその他の誘電性の化合膜の頂部にあるｐ−ウェルの表面に形成されている。制御ゲートは、フローティング・ゲートの上にあり、制御ゲートとフローティング・ゲートは、酸化層又はその他の分離誘電層によって分離されている。メモリ・セルの制御ゲートはワード・ラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７に接続されている。
Ｎ＋拡散領域４４２は隣接する複数のセルにより共有されており、これによって、セルどうしが直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散領域は、各セルのソースとドレインを形成している。Ｎ＋拡散領域４２６はＮＡＮＤストリングのビット・ラインに接続されており、Ｎ＋拡散領域４２８は複数のＮＡＮＤストリングの共通ソース・ラインに接続されている。
【００４５】
静電容量カップリングのために、消去オペレーション中に高い消去電圧がｐ−ウェルに印加されると、選択ゲートＳＧＤとＳＧＳは高い正の電位にまで上昇される。ｐ−ウェル、あるいはその一部に印加された消去電圧は、ウェル領域から各選択ゲートにカップルされる。例えば、ＮＡＮＤ構造を有する多くの不揮発性メモリ・システムでは、約１００％のｐ−ウェル電圧が、各選択ゲートにカップルされる。そのため、２０Ｖの消去電圧パルスがｐ−ウェルに印加されると、約１９〜２０Ｖが各選択ゲートの制御ゲートにカップルされる。図１１では、ｐ−ウェルから選択ゲートへの電圧のカップリングを矢印４３０で表している。これよりも低い数値でも、同様のカップリング効果が、ストリングの各メモリ・セルで起こる。ｐ−ウェル電圧の約５０％が、一般的なＮＡＮＤストリング内の各メモリ・セルにカップルされる。そのため、各メモリ・セルのフローティング・ゲートは、静電容量カップリングによって２０Ｖの消去電圧パルスを印加された場合に、約１０Ｖの電位にまで上昇される。このカップリング効果を矢印４３２で示す。トンネル酸化物における電位は、印加された消去電圧とフローティング・ゲートの電圧との間の電位差に等しいため、各メモリ・セルにカップルされた電圧によって、トンネル酸化物層で生成された電場の電位が低下する。例えば、２０Ｖの消去電圧パルスを印加された場合における約１０Ｖ（＝２０Ｖ−１０Ｖ）の電位は、メモリ・セルのトンネル酸化物層内に存在し、各フローティング・ゲートから基板へ電子が引き付けられる。
【００４６】
先に説明したｐ−ウェルに印加される消去電圧の静電容量カップリングに加えて、ストリングの各メモリ・セルでは、隣接するメモリ・セル及び／又はトランジスタからの何らかの静電容量カップリングが起こる。ＮＡＮＤストリングの最終メモリ・セル（例えば図１１中のメモリ・セル４０２、４１６）、即ち、ＮＡＮＤストリングの最初と最後のワード・ライン（端部ワード・ライン）に接続されたメモリ・セルと、ＮＡＮＤストリングの選択ゲートに隣接したメモリ・セルでは、隣接する選択ゲートから電位の静電容量カップリングが起こる。図１１では、この静電容量カップリングは、ＷＬ７の、メモリ・セルの選択ゲート４２０からフローティング・ゲート４０２ｆへの矢印４３４と、ＷＬ０の、メモリ・セルの選択ゲート４２２からフローティング・ゲート４１６ｆへのカップリングを示す矢印４３８で示されている。メモリ・セル４０２及び４１６にカップルされた電圧によって、これらのセルのトンネル誘電体（例えばトンネル酸化物）で生じた電場が、各選択ゲートの電圧量に比例して減少する。多くのＮＡＮＤの実施では、選択ゲートからＮＡＮＤストリングの最後のメモリ・セルへの静電容量カップリングは約５〜１０％である。したがって、２０ボルトの消去電圧がｐ−ウェル領域に印加され、この電圧の約５０％が選択ゲートにカップルされた場合には（その結果、選択ゲートに約１０ボルトの電荷が与えられる）、約０．５〜１ボルトが隣接するメモリ・セルのフローティング・ゲート（例えば４１６ｆ、４０２ｆ）にカップルされる。これにより、ストリングの端部のメモリ・セルのトンネル酸化物における電場が、ストリングの他のメモリ・セルよりも約０．５〜１ボルト低くなる。選択ゲートに隣接していないＮＡＮＤストリングのメモリ・セル（即ち、ＮＡＮＤストリングの端部メモリ・セル以外の全てのメモリ・セル）のことを、ここではストリングの内部メモリ・セルという。図１１では、ＮＡＮＤストリングの内部メモリ・セルは、メモリ・セル４０４，４０６，４０８，４１０，４１２，４１４である。
【００４７】
ストリングの端部ワード・ラインのメモリ・セルのトンネル酸化物にかかる電場は、内部メモリ・セルの電場よりも小さいので、端部メモリ・セルの消去速度は内部メモリ・セルよりも遅い（あるいは、消去電圧パルスを印加したときに消去量が少なくなる）。先述したように、２０ボルトの消去電圧を印加し、ウェル領域からフローティング・ゲートに５０％の静電容量カップリングが生じるとした場合には、約１０ボルトの電位がストリングの内部メモリ・セルのトンネル酸化物層に存在する。隣接する選択ゲートからの０．５〜１ボルトのカップリングにより、ワード・ライン０及び７のメモリ・セルは、実際には、約９〜９．５ボルトの（２０ボルトから１０．５〜１１ボルトを減じたもの）対応するトンネル酸化物層における電位を有する。
【００４８】
ストリングの端部メモリ・セルのトンネル酸化物層が低電位となるために、端部メモリ・セルは、１又は複数の消去電圧パルスの印加後の内部メモリ・セルのように消去されることはない（フローティング・ゲートからの電子の転送も少ない）。
【００４９】
フローティング・ゲートに記憶された実際の電荷が所定レベルよりも低い場合には、ＮＡＮＤストリングのメモリ・セルは、消去されたとしてベリファイされる。ＮＡＮＤストリングの端部メモリ・セルのフローティング・ゲートへの追加的カップリングによって、消去オペレーションに要する総時間は、これら端部メモリ・セルを完全に消去するために増加する。例えば、ＮＡＮＤストリングの内部メモリ・セルは、Ｎ回の消去電圧パルスの印加により完全に消去することができるが、ＮＡＮＤストリングの端部メモリ・セルは、Ｎ＋１回又はそれ以上の消去電圧パルスを印加しないと完全に消去することができない。端部メモリ・セルと比較した内部メモリ・セルの消去オペレーションの違いを図１２に示す。
【００５０】
図１２は、単一の消去電圧パルスの印加後における閾電圧の分布を示している（低い全体ＶＴ値の類似する分布が、複数の消去電圧パルスの印加後に現れる）。分布５０２は、ＮＡＮＤストリングの内部メモリ・セル（例えば、図１１のＷＬ１〜ＷＬ６に接続されたメモリ・セル）の閾電圧分布を示している。分布５０４は、端部メモリ・セル（例えば、図１１のＷＬ０、ＷＬ７に接続されたメモリ・セル）の閾電圧分布を示している。図示するように、消去電圧パルスを１つだけ印加した後においては、内部ワード・ラインに接続されているメモリ・セルは、ＮＡＮＤストリングの端部ワード・ラインのメモリ・セルよりも消去され易い。図示の例では、平均すると、内部メモリ・セルの方が、端部メモリ・セルよりも約０．６ボルト多く消去されている。内部メモリ・セルの平均閾電圧は、端部ワード・ラインよりも低い。これは、それらのメモリ・セルのフローティング・ゲートから転送される電子数が、端部ワード・ラインに接続されたメモリ・セルよりも多いためである。
【００５１】
図１３は、ＮＡＮＤストリング（例えば、図１０のＮＡＮＤストリング）のメモリ・セルの平均閾電圧を、印加された消去電圧の関数として示したグラフである。１６ボルトの消去電圧パルスの印加後における、ＷＬ０又はＷＬ７に接続されたメモリ・セルの平均閾電圧は約−１ボルトである。ＮＡＮＤストリングの内部メモリ・セル（ＷＬ１〜ＷＬ６に接続されているメモリ・セル）の平均閾電圧は約−１．５ボルトである。第２消去電圧パルスの印加後では、ＷＬ０とＷＬ７の平均閾電圧は約−１．５ボルトに低下するのに対し、ＷＬ１〜ＷＬ６に接続されたメモリ・セルの平均閾電圧は約−２．８ボルトである。さらに消去電圧パルスを印加した後には、内部メモリ・セルと端部メモリ・セルとの平均閾電圧の差が拡大する。この効果を、図１３の、各消去電圧パルス印加後における内部メモリ・セルと端部メモリ・セルの平均閾電圧の差を表す第３ラインに示す。
【００５２】
多数のメモリ・セルの消去のベリフィケーションが、ＮＡＮＤストリング・レベル又はそれより高いレベル（例えばブロック単位、あるいはストリングの他の単位で）で実行される場合には、メモリ・セル間における消去時間の違い又は動作の違いによって、特定のメモリ・セルに過剰ストレスや過剰消去が生じることがある。例えば、ストリングの端部メモリ・セルを十分に消去しようとすると、ＮＡＮＤストリングの内部メモリ・セルが過剰消去されてしまう。先述したように、内部メモリ・セルは端部メモリ・セルよりも速く消去される（１又は複数の消去電圧パルスを印加した状態では、フローティング・ゲートからより多くの電子が転送される）。ＮＡＮＤストリング・レベルでベリフィケーションが実行されると、ストリングの各メモリ・セルが消去されるまで、ＮＡＮＤストリングがｐ−ウェルにおける消去電圧パルスを受け続けることとなる。そのため、端部メモリ・セルよりも少ない消去電圧パルスの印加後に内部メモリ・セルを十分に消去できたとしても、ストリングの各メモリ・セルが消去されたとベリファイされるまでは、内部メモリ・セルはさらなる消去電圧パルスを受け続ける。
【００５３】
過剰消去によって、内部メモリ・セルには必要以上のストレスがかかる。端部メモリ・セルの遅い消去時間によって生じる内部メモリ・セルの過剰消去は、内部メモリ・セルと不揮発性メモリ・システム全体の寿命を短縮させる。知られているように、トランジスタのトンネル酸化物層への高電位が加わると、酸化物材料にストレスがかかる。十分に高い電位をトンネル酸化物層に印加したり、低い電位を多数回にわたって印加することで、最終的に酸化物層の破壊に至る可能性がある。
【００５４】
メモリ・セル間の消去オペレーションの違いも、消去オペレーション回数を増加させる。これは、消去後のメモリ・セルの閾電圧を変更するために、オペレーションが追加して実行されるためである。フラッシュ・メモリ・セルを消去する場合、消去すべき全てのセルが、予め決められている負の閾電圧範囲内の負の閾電圧を有する状態とすることが目標である。しかし、図示するように、消去オペレーションによって、負の閾電圧を有するいくつかのセルが、予め決められている負の閾電圧範囲を下回る場合がある。閾電圧が低すぎるメモリ・セルは、それ以降、正確にプログラミングされない。そのため、過剰消去された装置は、多くの場合、いわゆるソフト・プログラミングを受ける。予め決められた範囲の中でも著しく低い値の閾電圧を有するメモリ・セルは、閾電圧が予め決められた範囲内で上昇できるように、少量のプログラミングを受ける。ソフト・プログラム・プロセスは、追加のオペレーションの実行が必要であり、消去時間の増加によりメモリ・パフォーマンスが低下する。以下に説明する１又は複数の補正電圧を利用した実施形態では、消去プロセスにおいて、ソフト・プログラミングを少なくし、または、無くすことができる。ソフト・プログラミングの排除又は低減によってメモリ・パフォーマンスが向上する。
【００５５】
一実施形態によれば、消去オペレーション中に、ストリングの１又は複数のメモリ・セルのフローティング・ゲートに静電容量カップルされた電圧を補正する目的で、１又は複数の補正電圧が、ＮＡＮＤストリングの１又は複数の箇所または部分に印加される。例えば、隣接する選択ゲートからＮＡＮＤストリングの端部メモリ・セルにカップルされる追加の電圧を補正するために、１又は複数の補正電圧を、ＮＡＮＤストリングの一部に印加する。
【００５６】
図１４は、１又は複数のＮＡＮＤストリングを有する１ユニットのメモリ・セルに対して消去オペレーションを実行する１実施形態を示すフローチャートである。図１４は１つのＮＡＮＤストリングに関して説明するものであるが、当業者は、１又は複数のブロックのように、より大きい単位でメモリ・セルを消去するために、複数のＮＡＮＤストリングに対してフローチャートのオペレーションを並行的に実行できる。図１４のフローチャートのオペレーションを、例示的に図１１に示すＮＡＮＤストリングと対応させて説明するが、このフローチャートは図１１のＮＡＮＤストリングに限定されるものではなく、他のＮＡＮＤストリングや、あるいは任意の数のメモリ・セルを内蔵した直列接続型セル構造に利用することができる。
【００５７】
ステップ５５２では、ＮＡＮＤストリングのビット・ラインとソース・ラインが浮遊する。ステップ５５４では、ＮＡＮＤストリングに対して消去バイアス条件が印加される。ステップ５５６では、１又は複数の補正電圧が、ＮＡＮＤストリングに対して印加され、隣接するトランジスタからＮＡＮＤストリングの１又は複数のメモリ・セルにカップルされた電圧が補正される。ステップ５５４で印加されるバイアス条件は、ステップ５５６で印加される補正電圧によって決まるので、ステップ５５４と５５６は相関関係にある。そのため、いくつかの実施形態では、１又は複数の補正電圧を含むことが可能なＮＡＮＤストリングに対して１セットのバイアス条件を印加するために、上記の２つのステップを同時に実行できる（しかし必須ではない）。
【００５８】
バイアス条件と１又は複数の補正電圧をＮＡＮＤストリングに印加した後に、ステップ５５８にて消去電圧パルスが印加される。消去電圧パルスを印加した後に、ステップ５６０にてベリフィケーションが実行され、これによってＮＡＮＤストリングが十分に消去されたか否かが特定される。実施形態によっては、消去オペレーションの結果をベリファイするために、種々の手段用いることができる。例えば、ストリングの各メモリ・セルの閾電圧が既定の値より低いか否かを特定するために、ＮＡＮＤストリングを読み出してもよい。一実施形態においては、各メモリ・セルのゲートに対して、消去されたメモリ・セルをまでターン・オンさせるのに十分な電圧を印加するステップと、ソース・ラインからビット・ラインへ向かう方向におけるＮＡＮＤストリングの伝導性を検査するステップとを含んでいてもよい。消去と消去ベリフィケーションについての詳細は、同時係属の米国特許出願番号第１０／８５７，２４５号の「COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY」に記載されている。この出願は、消去ベリフィケーション技術についてより広範囲に説明しており、この出願の全体は、本願明細書に組み込まれる。ステップ５６０でのベリフィケーションの結果が、ステップ５６２で決定されたとおりに得られた場合には、ステップ５６４においてＮＡＮＤストリングに成功の状態が通知される。しかし、ステップ５６２にてＮＡＮＤストリングを十分に消去さできなかったことが特定された場合には、ステップ５６６にてベリファイ・カウンタが所定値に対してチェックされる。ベリファイ・カウンタが所定値未満、例えば２０である場合には、ステップ５７０にて、消去電圧パルス（Ｖｅｒａｓｅ）が所定値だけインクリメントされ、ベリファイ・カウンタの値が１だけ増加される。次に、フローチャートのオペレーションは、ステップ５５２へ進む。ここで、バイアスと補正電圧が、再度、ＮＡＮＤストリングに印加され、その後追加の消去電圧パルスが印加される。ベリファイ・カウンタが所定値よりも大きい場合には、ステップ５６８で失敗の状態が報告される。
【００５９】
様々な補正電圧をＮＡＮＤストリングの様々な部分に印加することで、隣接するトランジスタから選択メモリ・セルのフローティング・ゲートにカップルされた電圧を補正できる。したがって、ステップ５５６では、これらの静電容量カップルされた電圧を補正するために、様々な補正電圧を印加することができる。図１５ａ、図１５ｂは、一実施形態のステップ５５４、５５６において印加できる１セットの補正電圧を示している。ステップ５５４で印加されるバイアス条件は、ステップ５５６で印加される補正電圧に若干依存するため、図１５ａは図１４のステップ５５４と５５６を示している。図１５ａは、ステップ６０２にて、ソース側選択ゲートとドレイン側選択ゲートを浮遊させることで始まる。ステップ６０４では、ＮＡＮＤストリングの最初と最後のワード・ラインに０ボルトが印加される。ステップ６０６では、例えばＮＡＮＤストリングの内部ワード・ラインといった、ＮＡＮＤストリングの残りのワード・ラインに１又は複数の補正電圧が印加される。一実施形態では、ステップ６０２〜６０６が同時に実行される。
【００６０】
一実施形態では、ステップ６０６で印加される補正電圧は正の電圧である。ＮＡＮＤストリングの内部メモリ・セルのワード・ラインに正の電圧を印加することで、内部メモリ・セルのトンネル酸化物における電場が減少する。印加された補正電圧の一部は、内部メモリ・セルの制御ゲートからフローティング・ゲートにカップルされる。例えば図１１では、ワード・ライン１〜６への補正電圧の印加によって、各制御ゲート４０４ｃ〜４１４ｃからそれぞれ対応するフローティング・ゲート４０４ｆ〜４１４ｆへの電圧のカップリングが起こる。
【００６１】
内部メモリ・セルの酸化物における電場を、ＮＡＮＤストリングの端部メモリ・セルの電場と等しくするために、内部メモリ・セルの制御ゲートに印加された電圧を選択することができる。先述したように、隣接する選択ゲートからのカップリングによって、端部メモリ・セルの電荷を内部メモリ・セルの電荷よりも高くすることができる。例えば、多くの実施においては、約１ボルトの増加が予想される。したがって、内部メモリ・セルのワード・ラインに電圧を印加することで、このセルの電場を低下させ、選択ゲートからの静電容量カップリングによる低い電場を有する端部メモリ・セルのワード・ラインと一致させることができる。
【００６２】
ワード・ラインに印加された電圧の一部のみが、制御ゲートからフローティング・ゲートにカップルされるので、ワード・ラインに印加された電圧を、カップル値がストリングの選択ゲートから端部メモリ・セルへのカップル値と等しくなるように選択することができる。使用しているパラメータ、動作条件、実電圧の変化のために、一様な電圧は実質的に一様な電圧を含むことができる。非限定的な例の方法によれば、一様な電圧は、いくつかの実施形態では０．１ボルト以下の値、別の実施形態では０．５ボルト以下の値を有する実質的に一様な電圧を含んでいてよい。選択ゲートから端部メモリ・セルに１ボルトの電圧がカップルされるとすると、ワード・ラインへの印加電圧を、内部メモリ・セルの制御ゲートからフローティング・ゲートに１ボルトがカップルされるように選択できる。多くのＮＡＮＤストリングの実施においては、制御ゲートに印加された電圧の約５０％が、対応するフローティング・ゲートにカップルされると予測できる。したがって、例にあるように、１ボルトを内部メモリ・セルのフローティング・ゲートにカップルさせる場合には、ワード・ラインを介して制御ゲートに約２ボルトを印加して、フローティング・ゲートにおける実際の電荷を１ボルト増加する。内部メモリ・セルのフローティング・ゲートにおける実際の電荷を増加してＮＡＮＤストリングの端部メモリ・セルの実際の電荷とほぼ等しくすると、ＮＡＮＤストリングの全てのメモリ・セルのトンネル酸化物層において生成される電場が、ｐ−ウェル消去電圧パルスを印加された状態でほぼ等しくなる。
【００６３】
図１６は、図１５ａ、図１５ｂのような補正電圧を印加する場合における、図１１のようなＮＡＮＤストリングのメモリ・セルの平均閾電圧を示すグラフである。図１６に示した値は単なる例であり、必ずしも先述した例に対応していない。このグラフは、Ｙ軸の閾電圧を、Ｘ軸に示す種々の補正電圧の関数として示している。ＷＬ０及びＷＬ７のメモリ・セルは補正電圧を受けないため、内部メモリ・セルに補正電圧を印加した状態ではほぼ一定の電圧を有する。消去電圧パルスを印加すると、ＷＬ０及びＷＬ７のメモリ・セルの平均閾電圧は約−１．５ボルトになる。内部メモリ・セルに補正電圧を印加しないと、シングル消去電圧パルスの印加後における内部メモリ・セルの平均閾電圧は約−２．６ボルトになる。内部メモリ・セルに約０．５ボルトの補正電圧を印加した場合には、ＷＬ１〜ＷＬ６のメモリ・セルの平均閾電圧が、消去電圧パルスの印加後に約−２ボルトに上昇する。ＷＬ１〜ＷＬ６のメモリ・セルの平均閾電圧は、これらのメモリ・セルに増加した補正電圧を印加することで減少する。内部メモリ・セルに１ボルトの補正電圧を印加する場合には、平均閾電圧が約−１．５ボルトまで減少する。これは、ＮＡＮＤストリングの端部メモリ・セルと同じ値である。したがって、内部メモリ・セルに１ボルトの補正電圧を印加する場合、これらのセルは、ＮＡＮＤストリングの端部メモリ・セルと略同じ速度で消去される。
【００６４】
このように、内部メモリ・セルの消去速度を、ＮＡＮＤストリングの端部メモリ・セルの消去速度と一致するように低速化することで、内部メモリ・セルに対する過剰消去を回避することができる。これにより、ＮＡＮＤストリングの端部メモリ・セルと内部メモリ・セルの閾電圧分布を標準化する効果、又は、略一致させる効果が得られる。図１５ａ、１５ｂに示す補正電圧の印加によって、内部メモリ・セルの消去された閾電圧分布が正の方向に効果的にシフトされる。例えば、ＮＡＮＤストリングの消去時に、図１５ａ、図１５ｂの補正電圧が印加されると、図１２の分布５０２が、分布５０４と実質的に一致するように右へシフトする。選択メモリ・セルの過剰消去の抑制又は防止に加え、補正を加えることで、ソフト・プログラミングをより少なくし、または、無くすことができる。消去中に印加される補正電圧によって各メモリ・セルの分布が標準化されるため、閾電圧がストリングの大半又は残りのメモリ・セルの範囲内に収まるように、選択メモリ・セルを、ソフト・プログラミングする必要はない。これによって消去時間が短縮され、メモリ・システムがプログラムされる。
【００６５】
図１７ａと図１７ｂは、隣接するトランジスタから静電容量カップルされる１又は複数の電圧を補正するために、消去オペレーション中にＮＡＮＤストリングに印加可能な他の実施形態におけるバイアス条件と補正電圧のセットを示している。ステップ６１２では、ＮＡＮＤストリングのソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ６１４では、ＮＡＮＤストリングの端部ワード・ラインに補正電圧が印加される。ステップ６１６では、ＮＡＮＤストリングの残りのワード・ラインに０ボルトが印加される。図１７ａ、図１７ｂに示す実施形態では、端部ワード・ラインのメモリ・セルにカップルされた電圧を直接補正するために、ＮＡＮＤストリングの内部ワード・ラインではなく端部ワード・ラインに補正電圧が印可される。
【００６６】
一実施形態では、最初と最後のワード・ラインのメモリ・セルのトンネル酸化物における電場を増加させるために、ＮＡＮＤストリングの最初と最後のワード・ラインに負の補正電圧が印加される。先述したように、選択ゲートからの静電容量カップリングのために、最初と最後のメモリ・セルのトンネル酸化物における電場は、ＮＡＮＤストリングの残りのワード・ラインよりも低くなる。そのため、これらのメモリ・セルのワード・ラインに電圧を印加し、メモリ・セルの制御ゲートからフローティング・ゲートへカップルすることによって、隣接する選択ゲートからカップルされる電圧を補正することができる。先述したように、制御ゲートに印加される電圧の一部のみが、フローティング・ゲートにカップルされる。したがって、ワード・ラインに印加する電圧には、フローティング・ゲートにカップルされる電圧量が隣接する選択ゲートからカップルされる電圧量と等しくなり、極性が逆になるものを選択する必要がある。
【００６７】
例えば、端部メモリ・セルの選択ゲートからフローティング・ゲートに＋１ボルトがカップルされる場合は、端部メモリ・セルのワード・ラインに−２ボルトの電圧を印加して、約−１ボルトの電圧をフローティング・ゲートにカップルさせることができる。制御ゲートからカップルされた−１ボルトは、隣接する選択ゲートからカップルされた＋１ボルトを補正する。これにより、端部メモリ・セルのトンネル酸化物における電場が、ＮＡＮＤストリングの他のメモリ・セルの電場と等しくなるように上昇する。これにより、ストリングの各メモリ・セルの複数のトンネル酸化物層における電位が等しくなり、各メモリ・セルで一様に消去が行われ、速度消去がほぼ等しくなる。パラメータ、動作条件、実電圧が異なるため、ここでいう等しい電位には、ほぼ等しい電位を含む。このほぼ等しい電位には、例えばいくつかの実施形態では０．１ボルト以内の電位、他の実施形態では０．５ボルト以内の電位が含まれる。図１７ａ及び図１７ｂの補正電圧を印加することにより、消去電圧印加後に、端部ワード・ラインのメモリ・セルの閾電圧分布が負の方向へシフトする。再び図１２を参照すると、端部ワード・ラインへの負の補正電圧が印加により、分布５０４が、分布５０２と一致するように、効果的に左（負の方向）へシフトしている。
【００６８】
ＮＡＮＤストリングの選択ゲートから端部ワード・ラインに静電容量カップルされた電圧に加えて、又は、この代わりに、隣接するトランジスタからカップルされた電圧をより精密に補正する静電容量カップルされた追加的な電圧が考えられる。図１１は、矢印４３６によって、ＮＡＮＤストリングの個々のメモリ・セルのフローティング・ゲート間における追加的な静電容量カップリング効果を示している。例えば、ＷＬ０に接続されているメモリ・セル４１６のフローティング・ゲートにおける電圧の一部は、ＷＬ１に接続されているメモリ・セル４１４のフローティング・ゲートに静電容量カップルされる。メモリ・セル４１４のフローティング・ゲートにおける電圧の一部は、ＷＬ２に接続されているメモリ・セル４１２等のフローティング・ゲートにカップルされる。このカップリングは、追加して又はその代わりとして、矢印４３６で示すように、例えばメモリ・セル４１２からメモリ・セル４１４に向かう反対方向においても発生することができる。こうしたカップリング効果は、ＮＡＮＤストリングの全てのメモリ・セル間で様々なレベルにおいて発生する。隣接するフローティング・ゲートにカップルできる各フローティングにおける実際の電荷は、選択ゲートにおける実際の電荷未満である。したがって、各メモリ・セルのフローティング・ゲートの間でカップルされる電圧量は、隣接する選択ゲートから端部メモリ・セルにカップルされる電圧量よりも少ない。しかし、ＮＡＮＤストリングの各メモリ・セルは、フローティング・ゲートに若干異なる電荷を有していたり、このようなカップリングによって生じる異なる消去動作を有していてもよい。
【００６９】
一実施形態によれば、各静電容量カップリング電圧を補正するために、補正電圧が、ＮＡＮＤストリングの１又は複数のメモリ・セルに印加される。例えば、ＮＡＮＤストリングの各メモリ・セルは、補正電圧を受けながら、消去電圧パルスを印加してＮＡＮＤストリングの各メモリ・セルのトンネル酸化物にかかる電場を好適化することができる。こうすることで、各メモリ・セルを同じ速度によって同程度に消去するために、各メモリ・セルのトンネル酸化物層における電場電位を一様に生成することができる。一実施形態では、例えば、端部ワード・ラインに補正電圧を印加して、隣接する選択ゲートからのカップリング電圧を補正することができる。また、内部メモリ・セルに別の補正電圧を印加して、隣接したメモリ・セルからカップルされる電圧を補正することもできる。図１１を参照すると、例えば、補正電圧をＷＬ１に印加して、メモリ・セル４１６、４１２からメモリ・セル４１４にカップルされる電圧を補正できる。一実施形態では、この電圧は、先述の分析に基づいて、隣接するメモリ・セルからのカップリング割合が５０％であると仮定して選択できる。
【００７０】
他の実施形態では、選択されたワード・ラインに接続されているメモリ・セルの消去動作を、ストリングの他のメモリ・セルと比較することによって、ＮＡＮＤストリングの各ワード・ラインに印加される電圧を選択してもよい。例えば、ストリングの１つのメモリ・セルを基準メモリ・セルとして選択し、テスト中にその消去動作を決定することができる。残りのメモリ・セルは、増加した消去電圧パルスを印加した状態にてテストし、これを基準メモリ・セルと比較する。メモリ・セルの消去速度が基準メモリ・セルよりも遅い場合は、例えば負の補正電圧のように、適切な補正電圧を選択して、そのメモリ・セルのトンネル酸化物における電場を増加させることができる。メモリ・セルの消去速度が基準メモリ・セルよりも速い場合は、そのワード・ラインに対して正の補正電圧を選択して、メモリ・セルの消去速度を遅くし、基準メモリ・セルの消去速度と一致させることができる。当業者は、実施形態及び特定の実施におけるメモリ・セルの消去動作に従って、補正電圧を選択するための様々な技術を用いることができる。
【００７１】
図１８ａ、図１８ｂは、ＮＡＮＤストリングの各メモリ・セルが、各ワード・ラインとメモリ・セルに対して個々に選択された補正電圧を受ける場合における、１セットの印加電圧と補正電圧を示している。補正電圧の選択には、メモリ・セルを基準セルと比較する、または、隣接するトランジスタとウェル領域の間で種々のカップリング速度を予測する計算を行う等、これまでに説明した種々の手段を用いることができる。ステップ６２２では、ソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ６２４では、ＮＡＮＤストリングの各ワード・ラインにそれぞれの補正電圧が印加される。補正電圧を印加し、ソース側選択ゲートとドレイン側選択ゲートを浮遊させた後に、消去電圧パルスが印加される。各ワード・ラインにそれぞれの補正電圧を印加することで、各メモリ・セルの電圧分布がほぼ等しくなる。補正電圧の選択方法によって、図１２に示す閾電圧分布は、種々の態様でシフトする。例えば、高速で消去されるメモリ・セルが基準メモリ・セルとして選択された場合は、ＮＡＮＤストリングの端部ワード・ラインの分布５０４は、左へシフトすると考えられる。これは、適切な補正電圧（例えば、トンネル酸化物における電位を増加させ、消去速度を増加させる負の補正電圧）を印加された場合に、これらのメモリ・セルがより速い速度で消去されるためである。しかし、基準の記憶要素として消去が遅いセルが選択された場合には、内部メモリ・セルの分布５０２が右へシフトすると考えられる。これは、適切な補正電圧（例えば、トンネル酸化物における電位を低下させ、消去速度を遅くする正の補正電圧）を印加された場合に、メモリ・セルの消去が遅くなるためである。一実施形態では、各補正電圧を選択することにより、分布５０２が右へシフトし、分布５０４が左へシフトして、その間の値で一致する。
【００７２】
一実施形態では、図１９ａ及び１９ｂに示すように、１又は複数の静電容量カップルされた電圧を補正するために、ＮＡＮＤストリングの１又は複数の選択ゲートに補正電圧が印加される。補正電圧を選択ゲートに印加して、ｐ−ウェル領域から選択ゲートにカップルされている電圧を補正することができる。選択ゲートに直接印加された電圧はその選択ゲートの制御ゲートに現れ、この電圧の一部がＮＡＮＤストリングの隣接するメモリ・セルにカップルされる。選択ゲートに電圧が印加されるため、ｐ−ウェル消去電圧は選択ゲートとカップルされない。そのため、消去電圧ではなく、印加された電圧の一部が、選択ゲートから隣接するメモリ・セルにカップルされる。
【００７３】
図１９ａのステップ６３２では、ＮＡＮＤストリングの各ワード・ラインに０ボルトが印加される。ステップ６３４では、１又は複数の補正電圧がＮＡＮＤストリングの選択ゲートに印加される。消去オペレーションのためにＮＡＮＤストリングにバイアスし、補正電圧を印加した後に、ＮＡＮＤストリングに消去電圧パルスが印加される。様々な実施形態によれば、ステップ６３４において選択ゲートに種々の補正電圧を印加することができる。消去電圧パルスよりも低い正の補正電圧を印加することで、選択ゲートに隣接するメモリ・セルにカップルされる電圧量を少なくすることができる。値が０ボルトに近づくほど、隣接する選択ゲートにカップルされる電圧量が少なくなる。
【００７４】
選択ゲートに０ボルトを印加した場合、選択ゲートには、隣接したメモリ・セルにカップルされる電圧は現れない。これは、様々なメモリ・セルの消去動作の好適化に代わる最良の代替方法であるかのように最初は思われる。しかし、選択ゲートのトンネル酸化物層における電位が高くなり過ぎないように、選択ゲートに印加する電圧の選択時には十分な注意が必要である。したがって、隣接したメモリ・セルへの全てのカップリングを防止するためには選択ゲートに０ボルトを印加することが望ましいと考えられるかもしれないが、こうした低電圧の印加により、トンネル酸化物層において高い電位が生じ、ダメージが生じて選択ゲートが損傷する可能性がある。例えば、８０オングストロームのトンネル酸化物層を有する一実施形態では、選択ゲートのトンネル酸化物層において生じる電位は、最大で約４〜５ボルトに制限しなければならない。選択ゲートに印加する電圧が、層における電位（消去電圧パルス−補正電圧）が限度を超えて上昇するほど低い場合には、トランジスタが損傷する可能性がある。選択ゲートのトンネル酸化物層において生じる電位が約４〜５ボルトに制限され、約２０ボルトの消去電圧パルスが印加される場合には、最小の補正電圧を約１５〜１６ボルトにする必要がある。補正電圧の一部は隣接するメモリ・セルにカップルされる。先述したように、選択ゲートに存在する約５〜１０％の電圧が隣接するメモリ・セルにカップルされる。隣接するメモリ・セルにはまだいくらかの電圧がカップルされるが、１５〜１６ボルトのうちカップルされる部分は、補正電圧を印加しなかった場合に印加される消去電圧（２０Ｖ）のカップルされる部分よりも小さい。そのため、端部メモリ・セルの消去動作を、ＮＡＮＤストリングの残りのメモリ・セルと共に十分な大きさにまで好適化することができる。
【００７５】
種々の実施形態によれば、図１５〜図１９に関連して説明した１又は複数の方法を相互に組み合わせて用いることができる。例えば、ＮＡＮＤストリングの端部ワード・ラインと、ＮＡＮＤストリングの内部ワード・ラインの両方に、補正電圧を印加することができる。正の補正電圧を内部メモリ・セルに印加して、そのトンネル酸化物層における電場を低減する一方で、負の補正電圧をＮＡＮＤストリングの端部ワード・ラインに印加して、そのトンネル酸化物層における電場を増加させ、これによって、各メモリ・セルの全ての電場を等しくすることができる。他の実施形態では、別個の補正電圧を、ＮＡＮＤストリングの選択ゲートに印加されている補正電圧と共に、ＮＡＮＤストリングの各ワード・ラインに印加することによって、各メモリ・セルの消去動作を好適化することができる。補正電圧（例えば１５ボルト）を選択ゲートに印加することによって、隣接するメモリ・セルにカップルされる電圧をより低くすることができる。ＮＡＮＤストリングの端部ワード・ラインへの全てのカップリングを排除することはできないため、これらのワード・ラインは、以前として、残りのワード・ラインよりも少し遅い速度で消去を行うことになる。この消去動作の差を補正するには、ＮＡＮＤストリングの内部メモリ・セルにも補正電圧を印加して、ＮＡＮＤストリングの電場及び／又は端部ワード・ラインを減少させて、それらの電場を増加させる。
【００７６】
上述の例は、ＮＡＮＤ型フラッシュ・メモリに関するものである。しかし、本発明の原理は、現存の技術や開発中の新技術を含む、直列構造を利用した他のタイプの不揮発性メモリに適用することができる。
【００７７】
先述の本発明の詳細な説明は、例証及び説明の目的で提示されたものである。上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が、本発明を種々の実施形態において、及び、用途に応じて改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するために選択したものである。本発明の技術的範囲は、添付された特許請求の範囲によって定義される。
【特許請求の範囲】
【請求項１】
不揮発性記憶装置の消去方法であって、
不揮発性記憶要素のストリングの一部に少なくとも１つの補正電圧を印加して、前記ストリングの少なくとも１つのトランジスタから、前記ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、
不揮発性記憶要素の前記ストリングを消去するために前記少なくとも１つの補正電圧を印加する間に、前記ストリングの少なくとも１つのサブ・セットの不揮発性記憶要素のフローティング・ゲートから電荷を転送するステップ、
を備えていることを特徴とする方法。
【請求項２】
少なくとも１つの補正電圧を印加する前記ステップは、
前記ストリングの第１不揮発性記憶要素の制御ゲートに第１電圧を印加するステップと、
前記ストリングの第２不揮発性記憶要素の制御ゲートに第２電圧を印加するステップ、
を備えていることを特徴とする請求項１に記載の方法。
【請求項３】
前記方法は、不揮発性記憶要素の前記ストリングのウェルへ消去電圧を印加するステップをさらに備えており、
電荷を転送する前記ステップは、前記第１不揮発性記憶要素のフローティング・ゲートと前記第２不揮発性記憶要素のフローティング・ゲートから、前記ウェルへ、電荷を転送するステップを備えている、
ことを特徴とする請求項２に記載の方法。
【請求項４】
前記消去電圧を印加する前記ステップによって、前記第１不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第２電位が生じることを特徴とする請求項３に記載の方法。
【請求項５】
第１電圧を印加する前記ステップと、前記第２電圧を印加するステップにおいて、前記第１電位と第２電位が等しくなることを特徴とする請求項４に記載の方法。
【請求項６】
前記少なくとも１つのトランジスタは、前記ストリングの選択ゲートを備えており、
前記第１不揮発性記憶要素は、前記選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ストリングの内部記憶要素であり、
前記第１電圧は、前記第２電圧よりも低い、
ことを特徴とする請求項２に記載の方法。
【請求項７】
前記第１電圧は負であり、
前記第２電圧はゼロ以上である、
ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１電圧はゼロ以下であり、
前記第２電圧は正である、
ことを特徴とする請求項６に記載の方法。
【請求項９】
前記第１電圧を印加する前記ステップでは、前記選択ゲートから前記第1不揮発性記憶要素のフローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項６に記載の方法。
【請求項１０】
前記第１電圧を印加するステップでは、前記第１電圧の一部を前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルし、前記第１電圧の前記一部は、前記第1不揮発性記憶要素の前記フローティング・ゲートにカップルされる前記カップル電圧と大きさが同じで、極性が反対であすることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第２不揮発性記憶要素の前記制御ゲートに前記第２電圧を印加する前記ステップでは、前記選択ゲートから前記第１不揮発性記憶要素のフローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項６に記載の方法。
【請求項１２】
前記第２電圧を印加する前記ステップでは、前記第２電圧の一部を前記第２不揮発性記憶要素のフローティング・ゲートにカップルし、前記第２電圧の前記一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる前記カップル電圧と同じ大きさで、極性が反対であることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つの補正電圧は、第１補正電圧であり、
前記一部は、第１不揮発性記憶要素の制御ゲートであり、
前記１又は複数の不揮発性記憶要素は、前記第１不揮発性記憶要素を備えており、
前記方法は、少なくとも１つの異なる補正電圧を前記ストリングの残りの不揮発性記憶要素の制御ゲートに印加して、少なくとも１つの隣接するトランジスタから前記残りの不揮発性記憶要素のそれぞれにカップルされる電圧を少なくとも部分的に補正するステップを備えていることを特徴とする請求項１に記載の方法。
【請求項１４】
前記少なくとも１つの異なる補正電圧は、前記残りの不揮発性記憶要素のうちの少なくとも２つに対して異なる大きさを有していることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの異なる補正電圧を印加する前記ステップは、基準不揮発性記憶要素と比較した前記残りの不揮発性記憶要素のそれぞれの消去動作に基づいて前記第２補正電圧の大きさと極性を選択するステップを、前記残りの不揮発性記憶要素のそれぞれについて、備えていることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記基準不揮発性記憶要素は、前記ストリングの選択された不揮発性記憶要素であることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つのトランジスタは、前記ストリングの選択ゲートを備えており、
前記少なくとも１つの補正電圧を前記ストリングの一部に印加するステップは、前記選択ゲートに第１補正電圧を印加するステップを備えていることを特徴とする請求項１に記載の方法。
【請求項１８】
前記方法は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加するステップをさらに備えており、
前記第１補正電圧は前記消去電圧よりも低く、
電荷を転送する前記ステップは、前記少なくとも１つのサブ・セットの前記不揮発性記憶要素の前記フローティング・ゲートから前記ウェルへ電荷を転送するステップを備えていることを特徴とする請求項１７に記載の方法。
【請求項１９】
不揮発性記憶要素の前記ストリングは、前記選択ゲートに隣接する第１不揮発性記憶要素を備えており、
前記第１補正電圧の一部は、前記第１不揮発性記憶要素のフローティング・ゲートにカップルされ、前記第１補正電圧が前記選択ゲートに印加されなかった場合には、前記第１補正電圧の前記一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる電圧よりも低いことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記消去電圧と前記第１補正電圧の差が約５ボルトであることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記不揮発性記憶要素のストリングは、前記選択ゲートに隣接する第１不揮発性記憶要素と、前記ストリングの内部不揮発性記憶要素である第２不揮発性記憶要素とを備えており、
前記消去電圧を印加するステップによって、前記第１不揮発性記憶要素のフローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素のフローティング・ゲートと前記ウェルの間に第２電位が生じ、
前記第１補正電圧を印加する前記ステップによって、前記選択ゲートが浮遊している場合よりも前記第１電位が高くなることを特徴とする請求項１８に記載の方法。
【請求項２２】
前記第１補正電圧を印加する前記ステップによって、前記第１補正電圧の一部が前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記第１補正電圧の前記一部は、前記選択ゲートが浮遊している場合に前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる電圧よりも低いことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記補正電圧は、０ボルトであることを特徴とする請求項１に記載の方法。
【請求項２４】
前記不揮発性記憶要素のストリングは、ＮＡＮＤストリングであることを特徴とする請求項１に記載の方法。
【請求項２５】
前記不揮発性記憶要素のストリングは、マルチ状態フラッシュ・メモリ装置のストリングであることを特徴とする請求項１に記載の方法。
【請求項２６】
前記不揮発性記憶要素のストリングは、不揮発性記憶要素のアレイの一部であり、
前記アレイは、ホスト・システムと通信し、
前記アレイは、前記ホスト・システムから取り外すことができることを特徴とする請求項１に記載の方法。
【請求項２７】
不揮発性メモリ・システムであり、
少なくとも１つの選択ゲートを備えている不揮発性記憶要素のストリングと、
不揮発性記憶要素のストリングと通信し、前記ストリングの一部に少なくとも１つの補正電圧を印加することによって前記不揮発性記憶要素のストリングを消去することによって、前記不揮発性記憶要素の少なくとも１つのサブ・セットのフローティング・ゲートから電荷が転送される間に、前記ストリングの少なくとも一つのトランジスタから前記ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧の少なくとも一部を補正するマネージング回路、
を備えていることを特徴とする不揮発性メモリ・システム。
【請求項２８】
前記第１不揮発性記憶要素は、前記少なくとも１つの選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ストリングの内部記憶要素であり、
前記マネージング回路は、第１不揮発性記憶要素の制御ゲートに第１電圧を印加するとともに第２不揮発性記憶要素の制御ゲートに第２電圧を印加することによって、前記少なくとも１つの補正電圧を印加することを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項２９】
前記マネージング回路は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加することによって、前記第１不揮発性記憶要素のフローティング・ゲートから前記ウェルへ、及び、前記第２不揮発性記憶要素のフローティング・ゲートから前記ウェルへ電荷を転送し、
前記消去電圧の印加によって、前記第１不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第２電位が生じ、
前記第１電圧、前記第２電圧及び前記消去電圧が印加された状態においては、前記第１電位と前記第２電位が等しくなることを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３０】
前記少なくとも１つのトランジスタは、前記少なくとも１つの選択ゲートを備えており、
前記第１電圧を印加する前記マネージング回路は、前記少なくとも１つの選択ゲートから、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正し、
前記第１電圧の一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記マネージング回路は、前記第１電圧の前記一部が前記カップル電圧と同じ大きさで反対極性を有するように、前記第１電圧を印加することを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３１】
前記少なくとも１つのトランジスタは、前記少なくとも１つの選択ゲートを備えており、
前記第２電圧を印加する前記マネージング回路は、前記少なくとも１つの選択ゲートから前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正し、
前記第２電圧の一部は、前記第２不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記マネージング回路は、前記第２電圧の前記一部が前記カップル電圧と同じ大きさで同一極性を有するように、前記第２電圧を印加することを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３２】
前記少なくとも１つのトランジスタは前記少なくとも１つの選択ゲートを備えており、
前記マネージング回路は、前記複数の不揮発性記憶要素の少なくとも１つのサブ・セットの前記フローティング・ゲートから電荷が転送される間に、第１補正電圧を前記少なくとも１つの選択ゲートに印加することによって、前記少なくとも１つの補正電圧を印加し、
前記マネージング回路は、前記不揮発性記憶装置の前記ストリングのウェルに消去電圧を印加することによって、前記少なくとも１つのサブ・セットの前記不揮発性記憶要素の前記フローティング・ゲートから前記ウェルへ電荷を転送し、
前記第１補正電圧は、前記消去で電圧よりも低いことを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３３】
前記不揮発性記憶要素のストリングは、マルチ状態フラッシュ・メモリ装置を含むＮＡＮＤストリングであることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３４】
前記不揮発性記憶要素のストリングは不揮発性記憶要素のアレイの一部であり、
前記アレイは、ホスト・システムと通信し、
前記アレイは、前記ホスト・システムから取り外すことができることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３５】
前記マネージング回路は、制御装置と状態マシンの少なくとも一方を備えていることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３６】
不揮発性記憶装置を消去する方法であり、
１セットの不揮発性記憶要素の第1不揮発性記憶要素の制御ゲートに第１電圧を印加するステップであって、前記セットは少なくとも１つの選択ゲートを備えていることを特徴とするステップと、
前記セットの不揮発性記憶要素の第２不揮発性記憶要素の制御ゲートに補正電圧を印加することによって、前記セットのトランジスタから、前記第１不揮発性記憶要素と前記第２不揮発性記憶要素の少なくとも一方にカップルされる電圧を少なくとも部分的に補正するステップであって、前記補正電圧は前記第１電圧と異なることを特徴とするステップと、
前記第１電圧と前記補正電圧を印加することによって前記第１不揮発性記憶要素と前記第２不揮発性記憶要素を消去する間に、前記第１不揮発性記憶要素のフローティング・ゲートと前記第２不揮発性記憶要素のフローティング・ゲートから電荷を転送するステップ、
を備えていることを特徴とする方法。
【請求項３７】
前記セットの不揮発性記憶要素は、ＮＡＮＤストリングであり、
前記第１不揮発性記憶要素は、前記少なくとも１つの選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ＮＡＮＤストリングの内部記憶要素であり、前記補正電圧は正であり、前記補正電圧は、前記少なくとも１つの選択ゲートから前記第１不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第１不揮発性記憶要素と前記第２不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、
ことを特徴とする請求項３６に記載の方法。
【請求項３８】
前記セットの不揮発性記憶要素は、ＮＡＮＤストリングであり、
前記第１不揮発性記憶装置は、前記ＮＡＮＤストリングの内部記憶要素であり、
前記第２不揮発性記憶要素は、前記選択ゲートに隣接しており、前記補正電圧は負であり、前記補正電圧は、前記選択ゲートから前記第２不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第1不揮発性記憶要素と前記第２不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、
ことを特徴とする請求項３６に記載の方法。
【請求項１】
不揮発性記憶装置の消去方法であって、
不揮発性記憶要素のストリングの一部に少なくとも１つの補正電圧を印加して、前記ストリングの少なくとも１つのトランジスタから、前記ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、
不揮発性記憶要素の前記ストリングを消去するために前記少なくとも１つの補正電圧を印加する間に、前記ストリングの少なくとも１つのサブ・セットの不揮発性記憶要素のフローティング・ゲートから電荷を転送するステップ、
を備えていることを特徴とする方法。
【請求項２】
少なくとも１つの補正電圧を印加する前記ステップは、
前記ストリングの第１不揮発性記憶要素の制御ゲートに第１電圧を印加するステップと、
前記ストリングの第２不揮発性記憶要素の制御ゲートに第２電圧を印加するステップ、
を備えていることを特徴とする請求項１に記載の方法。
【請求項３】
前記方法は、不揮発性記憶要素の前記ストリングのウェルへ消去電圧を印加するステップをさらに備えており、
電荷を転送する前記ステップは、前記第１不揮発性記憶要素のフローティング・ゲートと前記第２不揮発性記憶要素のフローティング・ゲートから、前記ウェルへ、電荷を転送するステップを備えている、
ことを特徴とする請求項２に記載の方法。
【請求項４】
前記消去電圧を印加する前記ステップによって、前記第１不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第２電位が生じることを特徴とする請求項３に記載の方法。
【請求項５】
第１電圧を印加する前記ステップと、前記第２電圧を印加するステップにおいて、前記第１電位と第２電位が等しくなることを特徴とする請求項４に記載の方法。
【請求項６】
前記少なくとも１つのトランジスタは、前記ストリングの選択ゲートを備えており、
前記第１不揮発性記憶要素は、前記選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ストリングの内部記憶要素であり、
前記第１電圧は、前記第２電圧よりも低い、
ことを特徴とする請求項２に記載の方法。
【請求項７】
前記第１電圧は負であり、
前記第２電圧はゼロ以上である、
ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１電圧はゼロ以下であり、
前記第２電圧は正である、
ことを特徴とする請求項６に記載の方法。
【請求項９】
前記第１電圧を印加する前記ステップでは、前記選択ゲートから前記第1不揮発性記憶要素のフローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項６に記載の方法。
【請求項１０】
前記第１電圧を印加するステップでは、前記第１電圧の一部を前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルし、前記第１電圧の前記一部は、前記第1不揮発性記憶要素の前記フローティング・ゲートにカップルされる前記カップル電圧と大きさが同じで、極性が反対であすることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第２不揮発性記憶要素の前記制御ゲートに前記第２電圧を印加する前記ステップでは、前記選択ゲートから前記第１不揮発性記憶要素のフローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項６に記載の方法。
【請求項１２】
前記第２電圧を印加する前記ステップでは、前記第２電圧の一部を前記第２不揮発性記憶要素のフローティング・ゲートにカップルし、前記第２電圧の前記一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる前記カップル電圧と同じ大きさで、極性が反対であることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つの補正電圧は、第１補正電圧であり、
前記一部は、第１不揮発性記憶要素の制御ゲートであり、
前記１又は複数の不揮発性記憶要素は、前記第１不揮発性記憶要素を備えており、
前記方法は、少なくとも１つの異なる補正電圧を前記ストリングの残りの不揮発性記憶要素の制御ゲートに印加して、少なくとも１つの隣接するトランジスタから前記残りの不揮発性記憶要素のそれぞれにカップルされる電圧を少なくとも部分的に補正するステップを備えていることを特徴とする請求項１に記載の方法。
【請求項１４】
前記少なくとも１つの異なる補正電圧は、前記残りの不揮発性記憶要素のうちの少なくとも２つに対して異なる大きさを有していることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの異なる補正電圧を印加する前記ステップは、基準不揮発性記憶要素と比較した前記残りの不揮発性記憶要素のそれぞれの消去動作に基づいて前記第２補正電圧の大きさと極性を選択するステップを、前記残りの不揮発性記憶要素のそれぞれについて、備えていることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記基準不揮発性記憶要素は、前記ストリングの選択された不揮発性記憶要素であることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つのトランジスタは、前記ストリングの選択ゲートを備えており、
前記少なくとも１つの補正電圧を前記ストリングの一部に印加するステップは、前記選択ゲートに第１補正電圧を印加するステップを備えていることを特徴とする請求項１に記載の方法。
【請求項１８】
前記方法は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加するステップをさらに備えており、
前記第１補正電圧は前記消去電圧よりも低く、
電荷を転送する前記ステップは、前記少なくとも１つのサブ・セットの前記不揮発性記憶要素の前記フローティング・ゲートから前記ウェルへ電荷を転送するステップを備えていることを特徴とする請求項１７に記載の方法。
【請求項１９】
不揮発性記憶要素の前記ストリングは、前記選択ゲートに隣接する第１不揮発性記憶要素を備えており、
前記第１補正電圧の一部は、前記第１不揮発性記憶要素のフローティング・ゲートにカップルされ、前記第１補正電圧が前記選択ゲートに印加されなかった場合には、前記第１補正電圧の前記一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる電圧よりも低いことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記消去電圧と前記第１補正電圧の差が約５ボルトであることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記不揮発性記憶要素のストリングは、前記選択ゲートに隣接する第１不揮発性記憶要素と、前記ストリングの内部不揮発性記憶要素である第２不揮発性記憶要素とを備えており、
前記消去電圧を印加するステップによって、前記第１不揮発性記憶要素のフローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素のフローティング・ゲートと前記ウェルの間に第２電位が生じ、
前記第１補正電圧を印加する前記ステップによって、前記選択ゲートが浮遊している場合よりも前記第１電位が高くなることを特徴とする請求項１８に記載の方法。
【請求項２２】
前記第１補正電圧を印加する前記ステップによって、前記第１補正電圧の一部が前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記第１補正電圧の前記一部は、前記選択ゲートが浮遊している場合に前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされる電圧よりも低いことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記補正電圧は、０ボルトであることを特徴とする請求項１に記載の方法。
【請求項２４】
前記不揮発性記憶要素のストリングは、ＮＡＮＤストリングであることを特徴とする請求項１に記載の方法。
【請求項２５】
前記不揮発性記憶要素のストリングは、マルチ状態フラッシュ・メモリ装置のストリングであることを特徴とする請求項１に記載の方法。
【請求項２６】
前記不揮発性記憶要素のストリングは、不揮発性記憶要素のアレイの一部であり、
前記アレイは、ホスト・システムと通信し、
前記アレイは、前記ホスト・システムから取り外すことができることを特徴とする請求項１に記載の方法。
【請求項２７】
不揮発性メモリ・システムであり、
少なくとも１つの選択ゲートを備えている不揮発性記憶要素のストリングと、
不揮発性記憶要素のストリングと通信し、前記ストリングの一部に少なくとも１つの補正電圧を印加することによって前記不揮発性記憶要素のストリングを消去することによって、前記不揮発性記憶要素の少なくとも１つのサブ・セットのフローティング・ゲートから電荷が転送される間に、前記ストリングの少なくとも一つのトランジスタから前記ストリングの１又は複数の不揮発性記憶要素にカップルされる電圧の少なくとも一部を補正するマネージング回路、
を備えていることを特徴とする不揮発性メモリ・システム。
【請求項２８】
前記第１不揮発性記憶要素は、前記少なくとも１つの選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ストリングの内部記憶要素であり、
前記マネージング回路は、第１不揮発性記憶要素の制御ゲートに第１電圧を印加するとともに第２不揮発性記憶要素の制御ゲートに第２電圧を印加することによって、前記少なくとも１つの補正電圧を印加することを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項２９】
前記マネージング回路は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加することによって、前記第１不揮発性記憶要素のフローティング・ゲートから前記ウェルへ、及び、前記第２不揮発性記憶要素のフローティング・ゲートから前記ウェルへ電荷を転送し、
前記消去電圧の印加によって、前記第１不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第１電位が生じ、前記第２不揮発性記憶要素の前記フローティング・ゲートと前記ウェルの間に第２電位が生じ、
前記第１電圧、前記第２電圧及び前記消去電圧が印加された状態においては、前記第１電位と前記第２電位が等しくなることを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３０】
前記少なくとも１つのトランジスタは、前記少なくとも１つの選択ゲートを備えており、
前記第１電圧を印加する前記マネージング回路は、前記少なくとも１つの選択ゲートから、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正し、
前記第１電圧の一部は、前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記マネージング回路は、前記第１電圧の前記一部が前記カップル電圧と同じ大きさで反対極性を有するように、前記第１電圧を印加することを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３１】
前記少なくとも１つのトランジスタは、前記少なくとも１つの選択ゲートを備えており、
前記第２電圧を印加する前記マネージング回路は、前記少なくとも１つの選択ゲートから前記第１不揮発性記憶要素の前記フローティング・ゲートにカップルされるカップル電圧を少なくとも部分的に補正し、
前記第２電圧の一部は、前記第２不揮発性記憶要素の前記フローティング・ゲートにカップルされ、
前記マネージング回路は、前記第２電圧の前記一部が前記カップル電圧と同じ大きさで同一極性を有するように、前記第２電圧を印加することを特徴とする請求項２８に記載の不揮発性メモリ・システム。
【請求項３２】
前記少なくとも１つのトランジスタは前記少なくとも１つの選択ゲートを備えており、
前記マネージング回路は、前記複数の不揮発性記憶要素の少なくとも１つのサブ・セットの前記フローティング・ゲートから電荷が転送される間に、第１補正電圧を前記少なくとも１つの選択ゲートに印加することによって、前記少なくとも１つの補正電圧を印加し、
前記マネージング回路は、前記不揮発性記憶装置の前記ストリングのウェルに消去電圧を印加することによって、前記少なくとも１つのサブ・セットの前記不揮発性記憶要素の前記フローティング・ゲートから前記ウェルへ電荷を転送し、
前記第１補正電圧は、前記消去で電圧よりも低いことを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３３】
前記不揮発性記憶要素のストリングは、マルチ状態フラッシュ・メモリ装置を含むＮＡＮＤストリングであることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３４】
前記不揮発性記憶要素のストリングは不揮発性記憶要素のアレイの一部であり、
前記アレイは、ホスト・システムと通信し、
前記アレイは、前記ホスト・システムから取り外すことができることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３５】
前記マネージング回路は、制御装置と状態マシンの少なくとも一方を備えていることを特徴とする請求項２７に記載の不揮発性メモリ・システム。
【請求項３６】
不揮発性記憶装置を消去する方法であり、
１セットの不揮発性記憶要素の第1不揮発性記憶要素の制御ゲートに第１電圧を印加するステップであって、前記セットは少なくとも１つの選択ゲートを備えていることを特徴とするステップと、
前記セットの不揮発性記憶要素の第２不揮発性記憶要素の制御ゲートに補正電圧を印加することによって、前記セットのトランジスタから、前記第１不揮発性記憶要素と前記第２不揮発性記憶要素の少なくとも一方にカップルされる電圧を少なくとも部分的に補正するステップであって、前記補正電圧は前記第１電圧と異なることを特徴とするステップと、
前記第１電圧と前記補正電圧を印加することによって前記第１不揮発性記憶要素と前記第２不揮発性記憶要素を消去する間に、前記第１不揮発性記憶要素のフローティング・ゲートと前記第２不揮発性記憶要素のフローティング・ゲートから電荷を転送するステップ、
を備えていることを特徴とする方法。
【請求項３７】
前記セットの不揮発性記憶要素は、ＮＡＮＤストリングであり、
前記第１不揮発性記憶要素は、前記少なくとも１つの選択ゲートに隣接しており、
前記第２不揮発性記憶要素は、前記ＮＡＮＤストリングの内部記憶要素であり、前記補正電圧は正であり、前記補正電圧は、前記少なくとも１つの選択ゲートから前記第１不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第１不揮発性記憶要素と前記第２不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、
ことを特徴とする請求項３６に記載の方法。
【請求項３８】
前記セットの不揮発性記憶要素は、ＮＡＮＤストリングであり、
前記第１不揮発性記憶装置は、前記ＮＡＮＤストリングの内部記憶要素であり、
前記第２不揮発性記憶要素は、前記選択ゲートに隣接しており、前記補正電圧は負であり、前記補正電圧は、前記選択ゲートから前記第２不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第1不揮発性記憶要素と前記第２不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、
ことを特徴とする請求項３６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５ａ】
【図１５ｂ】
【図１６】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９ａ】
【図１９ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５ａ】
【図１５ｂ】
【図１６】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９ａ】
【図１９ｂ】
【公開番号】特開２０１１−１７０９６４（Ｐ２０１１−１７０９６４Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−９１５６９（Ｐ２０１１−９１５６９）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００７−５４９４３３（Ｐ２００７−５４９４３３）の分割
【原出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（５９２０１２５１３）サンディスク コーポレイション (173)
【氏名又は名称原語表記】ＳａｎＤｉｓｋ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１１−９１５６９（Ｐ２０１１−９１５６９）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００７−５４９４３３（Ｐ２００７−５４９４３３）の分割
【原出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（５９２０１２５１３）サンディスク コーポレイション (173)
【氏名又は名称原語表記】ＳａｎＤｉｓｋ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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