不揮発性半導体記憶装置
【課題】メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供する。
【解決手段】メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加する。非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加する。
【解決手段】メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加する。非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。また、微細化に伴い、メモリ素子間の距離が近づくことにより、動作時における各メモリ素子間の容量結合による悪影響が大きくなる。つまり、デバイスとしての動作が困難になる可能性が高い。そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した不揮発性半導体記憶装置(積層型の不揮発性半導体記憶装置)が多数提案されている。
【0003】
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、ポリシリコン層を貫通するように配置され、その交点部分にメモリセルが形成される。このメモリセルにおいて、柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。このようにポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリセルを直列接続したメモリストリングを形成する。
【0004】
このようなメモリセルを3次元的に配置した従来の半導体記憶装置における消去動作は、ワード線が共通接続されたメモリストリングの集合であるメモリブロックを単位として行われる。従来の積層型半導体記憶装置では、積層数の増加に伴い、1メモリブロック中の複数のメモリストリングに共通に接続されるワード線の数が増え、1メモリブロックに含まれるメモリセル数が大きくなるという問題がある。そのため、メモリブロック単位ではなく、メモリブロック内の一部のメモリセルのみを選択的に消去動作が可能な積層型の半導体記憶装置が望まれている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−171839号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
この発明は、メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、マトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングが配列される。前記メモリストリングの第1の端部には、ドレイン側選択トランジスタの一端が接続される一方、メモリストリングの第2の端部にはソース側選択トランジスタの一端が接続される。複数のワード線が、複数のメモリブロックの1つに配置される複数のメモリストリングに共通に接続されるように配置される。また、複数のビット線が、それぞれ第1方向に延びて複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に共通に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設される。ソース側選択ゲート線は、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設される。制御回路は、複数の前記メモリブロックに対して印加する電圧を制御する。
複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備える。1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、サブブロックを構成する。制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。そして、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行う。一方、選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加して消去動作を行わない。。
【図面の簡単な説明】
【0008】
【図1】第1の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図2】図1のメモリセルアレイAR1の概略斜視図である。
【図3A】図1のメモリセルアレイAR1の回路構成を示す等価回路図である。
【図3B】図1のメモリセルアレイAR1中のメモリブロックMBの概略断面図である。
【図3C】別のメモリセルアレイ中の概略断面図である。
【図4】1つのメモリブロックMB中のメモリユニットMUの概略断面図である。
【図5】1つのメモリブロックMBの平面図である。
【図6】第1の実施の形態における消去動作を示す。
【図7】第1の実施の形態における消去動作を示す。
【図8】第1の実施の形態における消去動作を示す。
【図9A】第1の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図9B】第1の実施の形態に用いられるロウデコーダ2Aの一例である。
【図10】第2の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図11】図10のメモリセルアレイAR1の概略斜視図である。
【図12】図10のメモリセルアレイAR1中の1つのメモリブロックMBの概略断面図である。
【図13】1つのメモリブロックMB中の1つのメモリユニットMUの概略断面図である。
【図14】第2の実施の形態における消去動作を示す。
【図15A】第2の実施の形態における消去動作を示す。
【図15B】第2の実施の形態における消去動作を示す。
【図16A】第2の実施の形態の変形例における消去動作を示す。
【図16B】第2の実施の形態の変形例における消去動作を示す。
【図17A】第2の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図17B】第2の実施の形態に用いられるロウデコーダ2Aの一例である。
【図18A】第3の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図18B】第3の実施の形態に用いられるロウデコーダ2Aの一例である。
【図19A】第4の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図19B】第4の実施の形態に係る不揮発性半導体記憶装置の変形例の全体構成の回路図である。
【図20】図19のメモリセルアレイAR1の概略斜視図である。
【図21】図19のメモリセルアレイAR1中の1つのメモリブロックMBの概略断面図である。
【図22A】第5の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図22B】第5の実施の形態に係る不揮発性半導体記憶装置の変形例の動作を示す。
【図23】第5の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路の一例である。
【図24】第6の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図25】図24のメモリセルアレイAR1の概略斜視図である。
【図26】図24のメモリセルアレイAR1中のメモリブロックMBの概略断面図である。
【図27】第6の実施の形態における消去動作を示す。
【図28】第6の実施の形態における消去動作を示す。
【図29】第6の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図30】第7の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図31】図30のメモリセルアレイAR1の概略斜視図である。
【図32】第7の実施の形態における消去動作を示す。
【図33】第7の実施の形態における消去動作を示す。
【発明を実施するための形態】
【0009】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【0010】
[第1の実施の形態]
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【0011】
図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイAR1、及びその周辺に設けられたロウデコーダ2A、2B、センスアンプ回路3、カラムデコーダ4及び制御回路AR2を有する。
【0012】
メモリセルアレイAR1は、図1に示すように、電気的に書き換え可能なメモリトランジスタMTr1〜8(メモリセル)が直列接続されたメモリストリングMSを複数個配列して構成される。制御回路AR2は、メモリトランジスタMTr(MTr1〜8)のゲート等へ与える電圧を制御する各種制御回路にて構成されている。
ロウデコーダ2A、2Bは、メモリセルアレイAR1の左側、右側にそれぞれ配置され、制御回路AR2からのアドレス信号に従い、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動する。カラムデコーダ4は、制御回路AR4から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路3は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、制御回路AR2からカラムデコーダを介して供給されるアドレス信号に従い、ビット線BL及びソース線SLを駆動する。
制御回路AR2は、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BLを駆動するドライバ201、ビット線BL、ソース線SLを駆動するドライバ202、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路203、及びアドレスデコーダ204を備えている。
制御回路AR2は、メモリトランジスタMTrにデータを書き込む動作、メモリトランジスタMTrのデータを消去する消去動作、及びメモリトランジスタMTrからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングMSに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
【0013】
メモリセルアレイAR1は、図1に示すように、m列のメモリブロックMBを有する。各メモリブロックMBは、例えばn行2列にマトリクス状に配列されたメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、メモリストリングMSのソース側に接続されたソース側選択トランジスタSSTr2、及びメモリストリングMSのドレイン側に接続されたドレイン側選択トランジスタSDTr2、及びバックゲートトランジスタBTrを備える。なお、図1に示す例においては、メモリユニットMUの一列目をサブブロックSB1と表記し、その二列目をサブブロックSB2と表記する。図1では、1つのメモリブロックMB中に2つのサブブロックSB1、SB2が存在する場合を説明するが、勿論これに限定されるものではなく、1つのメモリブロックMB中に3つ又はそれ以上のサブブロックが設けられても良い。
【0014】
m個のメモリブロックMBは、同一のビット線BLを共有している。すなわち、ビット線BLは、図1に示すカラム方向に延び、m個のメモリブロックMB中でカラム方向に一列に並ぶ複数のメモリユニットMU(ドレイン側選択トランジスタSDTr)に接続されている。各メモリブロックMB中において、カラム方向に並ぶ2個のメモリユニットMUは、同一のビット線BLに共通に接続されている。
【0015】
また、各メモリブロックMBにおいて、2×n個のメモリユニットMUは、ワード線WL及びバックゲート線BGを共有している。また、ロウ方向に並ぶn個のメモリユニットMU(すなわち、1つのサブブロック中のメモリユニットMU)は、選択ゲート線SGD、選択ゲート線SGSを共有している。すなわち、1本のドレイン側選択ゲート線SGD及び1本のソース側選択ゲート線SGSに共通に接続される複数のドレイン側選択トランジスタSDTr及び複数のソース側選択トランジスタSSTrに接続される複数のメモリストリングMSは、1つのサブブロックを構成する。
【0016】
メモリセルアレイAR1は、図2の概略斜視図に示すように、データを電気的に記憶するメモリトランジスタMTrを3次元マトリクス状に配列して構成される。すなわち、メモリトランジスタMTrは、水平方向にマトリクス状に配列されるとともに、積層方向(基板に対して垂直方向)にも配列される。積層方向に並ぶ複数個のメモリトランジスタMTr1〜8は直列接続され、前述のメモリストリングMSを構成する。メモリストリングMSの選択/非選択を決定するために、メモリストリングMSの一端にはドレイン側選択トランジスタSDTr2が接続され、他端にはソース側選択トランジスタSSTr2が接続される。このメモリストリングMSは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。
【0017】
次に、図3Aを参照して、メモリセルアレイAR1の回路構成について具体的に説明する。図3Aは、メモリセルアレイAR1の等価回路図である。
メモリセルアレイAR1は、図3Aに示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。
【0018】
メモリブロックMBは、図3Aに示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリブロックMBにおいて、一本のビット線BLには、共通接続された複数のメモリユニットMUが設けられている。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr2、及びドレイン側選択トランジスタSDTr2を有する。メモリユニットMUは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【0019】
メモリストリングMSは、直列接続されたメモリトランジスタMTr1〜8、及びバックゲートトランジスタBTrにて構成されている。メモリトランジスタMTr1〜4は、積層方向に直列に接続されている。メモリトランジスタMTr5〜8も、同様に積層方向に直列に接続されている。メモリトランジスタMTr1〜8は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタMTr1〜8が保持するデータが書き替えられる。バックゲートトランジスタBTrは、最下層のメモリトランジスタMTr4とメモリトランジスタMTr5との間に接続されている。従って、メモリトランジスタMTr1〜MTr8、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。ソース側選択トランジスタSSTr2のドレインは、メモリストリングMSの一端(メモリトランジスタMTr8のソース)に接続されている。ドレイン側選択トランジスタSDTr2のソースは、メモリストリングMSの他端(メモリトランジスタMTr1のドレイン)に接続されている。
【0020】
1つのメモリブロックMB中の2×n個のメモリトランジスタMTr1のゲートは、ロウ方向に延びる1本のワード線WL1に共通接続されている。同様に、2×n個のメモリトランジスタMTr2〜8のゲートは、各々、ロウ方向に延びる1本のワード線WL2〜8に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された2×n個のバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。
【0021】
ロウ方向に一列に配列されたn個のソース側選択トランジスタSSTr2のゲートは、ロウ方向に延びる1本のソース側選択ゲート線SGS2に共通接続されている。また、ソース側選択トランジスタSSTr2のソースは、ロウ方向に延びるソース線SLに接続されている。
【0022】
ロウ方向に一列に配列されたn個のドレイン側選択トランジスタSDTr2のゲートは、ロウ方向に延びる1本のドレイン側選択ゲート線SGD2に共通接続されている。ドレイン側選択トランジスタSDTr2のドレインは、カラム方向に延びるビット線BLに接続されている。
【0023】
次に、図3B、図4及び図5を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図3BはメモリブロックMBのカラム方向の概略の断面図である。また図4は、1つのメモリユニットMUの概略の断面図であり、図5は、メモリブロックMBの平面図である。
【0024】
メモリセルアレイAR1は、図3Bに示すように、基板10上にバックゲートトランジスタ層20、メモリトランジスタ層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリトランジスタ層30は、メモリトランジスタMTr1〜8(メモリストリングMS)として機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr2、ドレイン側選択トランジスタSDTr2として機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。
【0025】
バックゲートトランジスタ層20は、図4に示すように、バックゲート導電層21を有する。バックゲート導電層21は、バックゲート線BGとして機能すると共に、バックゲートトランジスタBTrのゲートとして機能する。
【0026】
バックゲート導電層21は、基板10と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、メモリブロックMB毎に分断されている。バックゲート導電層21は、ポリシリコン(poly−Si)にて構成されている。
【0027】
バックゲート導電層20は、図4に示すように、バックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【0028】
メモリトランジスタ層30は、図4に示すように、バックゲート導電層20の上層に形成されている。メモリトランジスタ層30は、ワード線導電層31a〜31dを有する。ワード線導電層31a〜31dは、各々、ワード線WL1〜8として機能すると共に、及びメモリトランジスタMTr1〜8のゲートとして機能する。
【0029】
ワード線導電層31a〜31dは、層間絶縁層(図示略)を挟んで積層されている。ワード線導電層31a〜31dは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層31a〜31dは、ポリシリコン(poly−Si)にて構成されている。
【0030】
メモリトランジスタ層30は、図3Bに示すように、メモリホール32を有する。メモリホール32は、ワード線導電層31a〜31d、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール32は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。
なお、図3Bでは、ビット線BL方向に並ぶ2つのメモリストリングMSが同じワード線配線層31a〜31dに共通接続される例を示したが、図3Cに示すように、ビット線BL方向に並ぶメモリストリングMSが、メモリストリングMS毎に互いに分断されたワード線配線層31a〜31dに接続されるような構成も採用可能である。
【0031】
また、バックゲートトランジスタ層20、及びメモリトランジスタ層30は、図4に示すように、メモリゲート絶縁層33、及びメモリ半導体層34を有する。メモリ半導体層34は、メモリトランジスタMTr1〜MTr8(メモリストリングMS)のボディとして機能する。
【0032】
メモリゲート絶縁層33は、図4に示すように、バックゲートホール22及びメモリホール32の側面に所定の厚みをもって形成されている。メモリゲート絶縁層33は、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。電荷蓄積層33bが電荷を蓄積することによりメモリトランジスタMTr1〜8の閾値電圧が変化し、これによりメモリトランジスタMTrが保持するデータを書き換えられる。
【0033】
ブロック絶縁層33aは、図4に示すように、バックゲートホール22及びメモリホール32の側面に所定の厚みをもって形成されている。電荷蓄積層33bは、ブロック絶縁層33aの側面に所定の厚みをもって形成されている。トンネル絶縁層33cは、電荷蓄積層33bの側面に所定の厚みをもって形成されている。ブロック絶縁層33a、及びトンネル絶縁層33cは、酸化シリコン(SiO2)にて構成されている。電荷蓄積層33bは、窒化シリコン(SiN)にて構成されている。
【0034】
メモリ半導体層34は、トンネル絶縁層33cの側面に接するように形成されている。メモリ半導体層34は、バックゲートホール22、及びメモリホール33を埋めるように形成されている。メモリ半導体層34は、ロウ方向からみてU字状に形成されている。メモリ半導体層34は、基板10に対して垂直方向に延びる一対の柱状部34a、及び一対の柱状部34aの下端を連結する連結部34bを有する。メモリ半導体層34は、ポリシリコン(poly−Si)にて構成されている。
【0035】
上記バックゲートトランジスタ層20の構成を換言すると、メモリゲート絶縁層33は、連結部34bを取り囲むように形成されている。バックゲート導電層21は、メモリゲート絶縁層33を介して連結部34bを取り囲むように形成されている。また、上記メモリトランジスタ層30の構成を換言すると、メモリゲート絶縁層33は、柱状部34aを取り囲むように形成されている。ワード線導電層31a〜31dは、メモリゲート絶縁層33を介して柱状部34aを取り囲むように形成されている。
【0036】
選択トランジスタ層40は、図3Bに示すように、ソース側導電層45a、及びドレイン側導電層45bを有する。ソース側導電層45aは、ソース側選択ゲート線SGS2として機能すると共に、ソース側選択トランジスタSSTr2のゲートとして機能する。ドレイン側導電層45bは、ドレイン側選択ゲート線SGD2として機能すると共に、ドレイン側選択トランジスタSDTr2のゲートとして機能する。
【0037】
ソース側導電層45aは、半導体層48aの周囲に形成され、ドレイン側導電層45bは、ソース側導電層45aと同層であって、同様に半導体層48bの周囲に形成されている。ソース側導電層45a、及びドレイン側導電層45bは、ポリシリコン(poly−Si)にて構成されている。
【0038】
選択トランジスタ層40は、図4に示すように、ソース側ホール46a、ドレイン側ホール46bを有する。ソース側ホール46aは、ソース側導電層45aを貫通するように形成されている。ドレイン側ホール46bは、ドレイン側導電層45bを貫通するように形成されている。ソース側ホール46a及びドレイン側ホール46bは、各々、メモリホール32と整合する位置に形成されている。
【0039】
選択トランジスタ層40は、図4に示すように、ソース側ゲート絶縁層47a、ソース側柱状半導体層48a、ドレイン側ゲート絶縁層47b、及びドレイン側柱状半導体層48bを有する。ソース側柱状半導体層48aは、ソース側選択トランジスタSSTr2のボディとして機能する。ドレイン側柱状半導体層48bは、ドレイン側選択トランジスタSDTr2のボディとして機能する。
【0040】
なお、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離Dsmは、ワード線導電層31a〜d間の距離Dmmに比べ、例えば2倍〜3倍程度の距離を有する。これは、誤消去動作を防止するためである。すなわち、消去動作の際には、後述するように、ソース側導電層45a又はドレイン側導電層45bに高電圧が与えられる一方、ワード線導電層31a〜dには接地電圧Vssが与えられる。この場合に、ソース側導電層45a又はドレイン側導電層45bの直下の柱状部34bは、容量カップリングにより消去電圧Vera近くまで上昇するが、ワード線導電層31dの直下の柱状部34bの電位は、ほぼ0Vのままである。このため、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離が短いと、ソース側導電層45a又はドレイン側導電層45bの直下の柱状部48bとワード線導電層31dの直下の柱状部34aとの間に強い電場が発生し、これによりGIDL電流が発生し、非選択メモリブロックでデータの誤消去がなされることがある。従って、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離Dsmは、ワード線導電層31a〜d間の距離Dmmに比べ大きくとる必要がある。
【0041】
配線層50は、図4に示すように、選択トランジスタ層40の上層に形成されている。配線層50は、ソース線層51、及びビット線層52を有する。ソース線層51は、ソース線SLとして機能する。ビット線層52は、ビット線BLとして機能する。
【0042】
ソース線層51は、ロウ方向に延びる板状に形成されている。ソース線層51は、カラム方向に隣接する一対のソース側柱状半導体層48aの上面に接するように形成されている。ビット線層52は、ドレイン側柱状半導体層48bの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層51、及びビット線層52は、タングステン(W)、銅(Cu)、アルミニウム(Al)等の金属にて構成されている。
【0043】
次に、図5を参照して、ソース側導電層45a、及びドレイン側導電層45bの形状について詳しく説明する。図5は、ソース側導電層45a、及びドレイン側導電層45bを示す上面図である。
【0044】
ソース側導電層45a、ドレイン側導電層45bは、図5に示すように、各々、垂直方向からみて櫛歯状に形成されている。ソース側導電層45aは、ロウ方向に並ぶ複数のソース側柱状半導体層48aを取り囲む複数の直線部451aと、複数の直線部451aの端部を連結する直線部452aとを備える。このように、ビット線BL方向に並ぶメモリストリングMSに接続されるワード線は、メモリブロック毎に互いに、共通接続されている。これは、ワード線WL、選択ゲート線SGD、SGSおよびバックゲート線BGの信号をロウデコーダ等の周辺回路部分へ接続するための金属配線の数を減らす必要があるからである。
【0045】
同様に、ドレイン側導電層45bは、ロウ方向に並ぶ複数のドレイン側柱状半導体層48bを取り囲む複数の直線部451bと、複数の直線部451bの端部を連結する直線部452bとを備える。図5に示すように、4つの直線部451aと、2つの直線部451bとが、カラム方向に交互に設けられている。ただし、4本の直線部451aのうちの2本はダミー配線である。なお、図3Cのような構成の場合、直線部451aのダミー配線は不要である。
【0046】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図6〜図8を参照して説明する。図6、及び図7は、メモリセルアレイAR1の等価回路図と共に、各部に印加される電圧を示している。図8は、電圧の印加タイミングを示すタイミングチャートである。ここでは、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を選択的に消去対象とする、サブブロック単位での消去動作を実行するものとする。このとき、サブブロックSB2は消去対象とせず、その中のメモリセルのデータの消去を禁止する。2つのサブブロックSB1、SB2は、共に同一のビット線BL、ソース線SL、ワード線WLに接続されている一方、ドレイン側選択ゲート線SGD2、ソース側選択ゲート線SGS2はそれぞれ個別に有している。なお、以下の説明では、サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称する。
【0047】
消去対象として選択されたサブブロックSB1では、図8に示すように、時刻t1にビット線BL、ソース線SLをそれぞれ消去電圧Vera(20V程度)に設定する。一方で、ワード線WLには、接地電圧Vss(0V)を与える。そして、ドレイン側選択ゲート線SGD21、ソース側選択ゲート線SGS21には、時刻t3において、それぞれ消去電圧Veraよりも電圧ΔV(例えば5〜8V)程度低い電圧Vera−ΔVを与える。これにより、サブブロックSB1のドレイン側選択トランジスタSDTr2のビット線BL側の端部、及びソース側選択トランジスタSSTr2のソース線SL側の端部ではGIDL電流(Gate Induced Drain Leakage Current)が発生し(図7参照)、ビット線BL、ソース線SLに与えられた消去電圧Veraは、サブブロックSB1中のメモリユニットMUのボディに転送される。これにより、ボディの電圧Veraと、ワード線WLの電圧Vssとの電位差により、サブブロックSB1での消去動作が実行される。
【0048】
一方、非選択で消去を禁止されるサブブロックSB2では、ビット線BL、ソース線SLは、サブブロックSB1と共有しているため、時刻t1において消去電圧Vera(20V程度)に設定される。しかし、時刻t2においてドレイン側選択ゲート線SGD22、及びソース側選択ゲート線SGS22は、消去電圧Veraと略同一の電圧Vera’が印加され、これにより、ソース線SLとソース側選択ゲート線SGS間、及びビット線BLとドレイン側選択ゲート線SGD間に高い電圧がかからなくなり、GIDL電流の発生が禁止される。
【0049】
図9Aは、本実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。発振器101はクロック信号を発生させ、チャージポンプ回路102は、このクロック信号を入力されて電源電圧Vddを消去電圧Veraまで昇圧させる。電圧Vera’、及びVera−ΔVの電圧値は、ダイオード接続のトランジスタを直列接続してなる電圧値調整回路103により調整される。また、差動増幅器106、及び分割抵抗107、108により構成される電圧判定回路により、電圧Veraが所定の値まで上昇したか否かが判断され、差動増幅器106の出力信号に基づき、発振器101の動作が停止される。
【0050】
なお、選択されたメモリブロックでは、上述の電圧を選択ゲート線SGD2、SGS2に供給するが、非選択のメモリブロックでは、選択ゲート線SGD2、SGS2を、フローティング状態に維持するのが好適である。そのような電圧制御を行うためのロウデコーダ2Aの一例を、図9Bに示す(ロウデコーダ2Bも略同様の構成であるので、ロウデコーダ2Aのみを説明する)。このロウデコーダ2Aは、アドレス判定回路111と、転送トランジスタ群112とを有する。アドレス判定回路111は、ブロックアドレス信号(Block Adrs)に基づいて、選択ブロックにおいては、電圧Vera’、又はVera−ΔVの供給を切り換える転送トランジスタ112aを導通させる。一方、非選択のブロックにおいては、電源電圧Vddを供給する転送トランジスタ112bのゲートに電圧Vddを供給し、選択ゲート線SGD2、SGS2を電源電圧Vdd−Vthまで充電する。その後、ビット線BLとソース線SLが電圧Veraまで上昇する時に、選択ゲート線SGD2とSGS2の電圧は、容量カップリングで上昇するため、転送トランジスタ112bは非導通状態となる。その結果、選択ゲート線SGD2とSGS2はフローティング状態となる。
【0051】
[第2の実施の形態]
次に、第2の実施の形態に係る不揮発性半導体装置について説明する。
図10は、第2の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図11は、第2の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【0052】
この実施の形態では、メモリユニットMUが、ビット線BL、ソース線SLに接続される選択トランジスタSDTr2、SSTr2に加え、これらと直列接続された別の選択トランジスタSDTr1、SSTr1を備えている。選択トランジスタSDTr1、SSTr1は、選択トランジスタSDTr2、SSTr2とメモリストリングMSとの間に接続されている。このように直列接続された2つの選択トランジスタを設けるのは、上述のように選択ゲート線SGD2、又はSGS2とワード線WLとの間の電位差により非選択ブロックにおいてGIDL電流が発生することを防止するためである。以下では、選択トランジスタSDTr2、SSTr2を「第2ドレイン側選択トランジスタSDTRr2」、「第2ソース側選択トランジスタSSTr2」と称し、選択トランジスタSDTr1、SSTr1を「第1ドレイン側選択トランジスタSDTRr1」、「第1ソース側選択トランジスタSSTr1」と称する。
【0053】
図12に示すように、第1ドレイン側選択トランジスタSDTr1、第1ソース側選択トランジスタSSTr1は、それぞれソース側導電層41a、及びドレイン側導電層41bを有する。ソース側導電層41aは、第1ソース側選択トランジスタSSTr1のソース側選択ゲート線SGS1として機能する。ドレイン側導電層41bは、ドレイン側選択トランジスタSDTr1のドレイン側選択ゲート線SGD1として機能する。
【0054】
図13に示すように、ソース側導電層41aは、ゲート絶縁膜43aを介して半導体層48aの周囲に形成され、ドレイン側導電層41bは、ソース側導電層41aと同層であって、同様ゲート絶縁膜43bを介して半導体層48bの周囲に形成されている。ソース側導電層41a、及びドレイン側導電層41bは、ポリシリコン(poly−Si)にて構成されている。
【0055】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図14、図15A、15Bを参照して説明する。図14、図15Aは、メモリセルアレイAR1の等価回路図と共に、各部に印加される電圧を示している。図15Bは、電圧の印加タイミングを示すタイミングチャートである。ここでも、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止とする。また、以下の説明では、
サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、サブブロックSB1中の選択ゲート線SGD1、SGS1は、SGD11、SGS11と称する。同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称し、サブブロックSB2中の選択ゲート線SGD1、SGS1は、SGD12、SGS12と称する。
【0056】
消去対象として選択されたサブブロックSB1では、時刻t1にビット線BL、ソース線SLをそれぞれ消去電圧Vera(20V程度)に設定する。一方で、ワード線WLには、接地電圧Vss(0V)を与える。そして、第2ドレイン側選択ゲート線SGD21、第2ソース側選択ゲート線SGS21には、時刻t3において、それぞれ消去電圧Veraよりも電圧ΔV(例えば5〜8V)程度低い電圧Vera−ΔVを与える。これにより、サブブロックSB1のドレイン側選択トランジスタSDTr2のビット線BL側の端部、及びソース側選択トランジスタSSTr2のソース線SL側の端部ではGIDL電流(Gate Induced Drain Leakage Current)が発生し(図15A参照)、ビット線BL、ソース線SLに与えられた消去電圧Veraは、サブブロックSB1中のメモリユニットMUのボディに転送される。これにより、ボディの電圧Veraと、ワード線WLの電圧Vssとの電位差により、サブブロックSB1での消去動作が実行される。一方、ドレイン側選択ゲート線SGD11、ソース側選択ゲート線SGS11には、時刻t3において、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する電圧Vmid(例えば10V程度)が与えられる。
【0057】
非選択で消去を禁止されるサブブロックSB2では、時刻t2においてドレイン側選択ゲート線SGD22、及びソース側選択ゲート線SGS22には、消去電圧Veraと略同一の電圧Vera’が印加され、これによりGIDL電流の発生が禁止される。加えて、ドレイン側選択ゲート線SGD12、及びソース側選択ゲート線SGS12には、時刻t2において、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する電圧Vmid(例えば10V程度)を印加する。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が小さくなるので、GIDL電流が発生する虞を小さくすることができる。すなわち、非選択のサブブロックSB2における誤消去の発生の虞を小さくすることができる。
なお、図16A、図16Bに示すように、選択ゲート線SGD11、SGS11に与える電圧を、選択ゲート線SGD21、SGS22と同様に電圧Vera−ΔVとしてもよい。
【0058】
図17Aは、上述の電圧Vmidを発生させるための回路の一例である。図9Aの回路との差違は、電圧Vmidを生成するため、レベルシフタ111、NMOSトランジスタ112、分割抵抗113及び114、差動増幅器115を備えている点である。NMOSトランジスタ112はドレインに電圧Vera’を与えられ、ソースは、分割抵抗113及び114の一端に接続されている。ソースに発生する電圧が、電圧Vmidである。分割抵抗113及び114の他端は接地されており、分割抵抗113及び114の接続ノードが、差動増幅器115の一入力端子に接続されている。差動増幅器115の出力端子がレベルシフタ111に接続され、レベルシフタ111の出力端子は、NMOSトランジスタ112のゲートに接続されている。
この回路構成によれば、NMOSトランジスタ112のソースに発生する電圧Vmidは、電圧Vera’とほぼ同じタイミングで立ち上がる。そして、この電圧Vmidが所望の電圧に達したかどうかの判定を、分割抵抗113,114と差動増幅器115で行う。電圧Vmidが所望の電圧に達すると、差動増幅器115は出力信号bEN2を”H”に切り替える。これにより、レベルシフタ111の出力信号Voutは”L”となり、NMOSトランジスタ112が非導通状態(OFF)に切り替わる。逆に、電圧Vmidが所望の電圧未満に低下すると、レベルシフタ111の出力信号Voutは”H”となり、NMOSトランジスタ112は導通状態(ON)に切り替わる。このような動作が繰り返されることにより、電圧Vmidが一定値に維持される。
図17Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図9Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが設けられていることである。選択ゲート線SGD11、SGD12はメモリストリングMSの選択/非選択を制御する必要がないので、非選択時に必要になる転送トランジスタ112bに相当するプルダウントランジスタを設ける必要はない。
【0059】
[第3の実施の形態]
次に、第3の実施の形態に係る不揮発性半導体装置について説明する。
図18Aは、第3の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。この第3実施の形態は、第2の実施の形態と同様に、メモリユニットMUが、第2選択トランジスタSDTr2、SSTr2に加え、ドレイン側選択トランジスタSDTr1、SSTr1を備えている。ただし、この第3の実施の形態では、各ブロック内で第1ドレイン側選択ゲート線SGD1、及び第1ソース側選択ゲート線SGS1が、いずれも複数のサブブロックSB間で共通接続されており、この点において第2の実施の形態と異なっている。その他の構成や、各種動作は上記の実施の形態と略同様である。図15A、図15Bに示すような電圧を印加することにより、上記の別の実施の形態と同様の消去動作を行うことができる。
図18Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図17Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが1つだけ設けられていることである。
【0060】
[第4の実施の形態]
次に、第4の実施の形態に係る不揮発性半導体装置について説明する。
図19Aは、第4の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図であり、図19Bはその変形例である。また、図20はメモリセルアレイAR1の概略斜視図である。この第4の実施の形態は、第1の実施の形態と同様に、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrは、1つのメモリユニットMUにおいて各1個ずつ設けられている。ただし、この第4の実施の形態では、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrとメモリトランジスタMTrとの間にダミーメモリトランジスタDMSS、DMDSが設けられている点で、第1の実施の形態と異なっている。ダミートランジスタDMSS、DMDSは、メモリストリングMSの一部を構成し、通常のメモリトランジスタMTrと同様の構造を有しているが、データ記憶用には用いられず、その閾値電圧は一定値(例えば常に消去レベル)に維持されている。
【0061】
図21に示すように、ダミートランジスタDMSSは、メモリ半導体層34の柱状部34aの周囲に形成された、メモリトランジスタMTrと同様のメモリゲート絶縁層33と、及び柱状部34aの周囲にメモリゲート絶縁層33を挟んで設けられたダミーワード線導電層31eとを備えている。ダミーワード線導電層31eは、例えばポリシリコンから形成され、ダミーワード線DWLSとして機能する。
同様に、ダミートランジスタDMDSは、メモリ半導体層34の柱状部34aの周囲に形成されたメモリゲート絶縁層33と、及び柱状部34aの周囲にメモリゲート絶縁層33を挟んで設けられたダミーワード線導電層31eとを備えている。ダミーワード線導電層31eは、ダミーワード線DWLDとして機能する。
【0062】
この第4の実施の形態の消去動作は、第2の実施の形態と略同様にして実行することができる。すなわち、第2の実施の形態において第1ドレイン側選択ゲート線SGD1及び第1ソース側選択ゲート線SGS1に印加される電圧を、そのままダミーワード線DWLD、DWLSに印加し、他の配線への印加電圧は、第2の実施の形態と同様とすることにより、サブブロックSB単位での消去動作を実行することができる。
すなわち、図19Aの構成の場合には、図15A、16Aに示されたような電圧を各部に印加すればよい。図19Bの構成のようにダミーワード線DWLD、及びDWLSが複数のサブブロックSB間で共通接続されている構成の場合には、図16Aに示されたような電圧を各部に印加すればよい。
【0063】
[第5の実施の形態]
次に、第5の実施の形態に係る不揮発性半導体装置について説明する。
装置の構成は第2の実施の形態と略同様であるので、説明は省略する。
消去動作も、各部に最終的に印加される電圧は第2の実施の形態と同様である。ただし、この実施の形態では、図22Aに示すように、各部の電圧を例えば電圧Vera、Vera−ΔV等に上昇させる前に電圧Vmidに上昇させ、その後目標電圧Vera、Vera−ΔVに上昇させる点で、第2の実施の形態と異なっている。
なお、図22Bに示すように、選択ゲート線SGD11、SGS11に最終的に与える電圧は、電圧Vera−ΔVの代わりに、電圧Vmidとしてもよい。
【0064】
図23は、この実施の形態で利用され得るチャージポンプ回路の一例である。この実施の形態では、電圧Vmidの発生タイミングには任意性があるため、図23に示すように、電圧Vmidは、独立の発振器101’及びチャージポンプ回路102’を用いて発生させることができる。
【0065】
[第6の実施の形態]
次に、第6の実施の形態に係る不揮発性半導体装置について、図24〜図25を参照して説明する。図24は、第6の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図25、図26は、それぞれ第6の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図及び断面図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。図25、図26では、メモリセルアレイの構造を一部省略して図示しているが、メモリセルアレイの構造は、前述の実施の形態と同様である。
【0066】
この実施の形態は、第2ドレイン側選択トランジスタSDTr2、及び第2ソース側選択トランジスタSSTr2に加え、これらとそれぞれ直列接続された複数(例えば2個)の第1ドレイン側選択トランジスタSDTr1、SDTr1’、及び複数(例えば2個)の第1ソース側選択トランジスタSSTr1、SSTr1’を備えている。選択トランジスタSDTr1、SDTr1’は、選択トランジスタSDTr2とメモリストリングMSとの間に直列接続されている。選択トランジスタSSTr1、SSTr1’は、選択トランジスタSSTr2とメモリストリングMSとの間に直列接続されている。その他の部分の構成は、第2の実施の形態の構成(図11、図12、図13)と略同一であるので、重複する説明は省略する。
【0067】
次に、この第6の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図27、図28を参照して説明する。ここでは、第2の実施の形態での説明と同様に、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止する場合を説明する。サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、サブブロックSB1中の選択ゲート線SGD1、SGS1、SGD1’、SGS1’は、それぞれSGD11、SGS11、SGD11’、SGS11’と称する。同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称し、サブブロックSB2中の選択ゲート線SGD1、SGS1、SGD1’、SGS1’は、それぞれSGD12、SGS12、SGD12’、SGS12’と称する。
【0068】
消去動作のために各部に最終的に印加される電圧は第2の実施の形態と略同様である。ただし、この実施の形態では、第5の実施の形態と同様に、各部の電圧を例えば電圧Vera、Vera−ΔV、Vera’に上昇させる前に、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する中間電圧Vmid1に上昇させ、その後目標電圧Vera、Vera−ΔV、Vera’に上昇させる。なお、第2の実施の形態の如く、中間電圧Vmid1に上昇させるのを省略し、接地電圧から直接に目標電圧Vera、Vera−ΔV、Vera’へ上昇させるような制御を行うことも可能である。
【0069】
この実施の形態の1つのメモリストリングMSは、直列接続された2つの第1ドレイン側選択トランジスタSGD1、SGD1’を有すると共に、直列接続された2つの第1ソース側選択トランジスタSGS1、SGS1’を有している。
選択サブブロックSB1、非選択サブブロックSB2のいずれにおいても、第1ドレイン側選択トランジスタSGD1(SGD11、SGD12)、第1ソース側選択トランジスタSGS1(SGS11,SGS12)には、電圧Vmid1が与えられる一方、第1ドレイン側選択トランジスタSGD1’(SGD11’、SGD12’)、第1ソース側選択トランジスタSGS1’ (SGS11’、SGS12’)には、この電圧Vmid1よりも小さい電圧Vmid2(<Vmid1)が与えられる(図28参照)。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が、上述の実施形態と比べても更に小さくなるので、GIDL電流が発生する虞を小さくすることができる。
【0070】
図29は、この実施の形態で利用され得るチャージポンプ回路の一例である。図29の上方に示されている、電圧Vera、Vera’及びVera−ΔVを発生させる回路は、図23と同様の構成である。また、図29の下方に示される回路は、電圧Vmid1、Vmid2を発生させるための回路である。図23の下方の回路と同一の構成要素については同一の符号を付しているので、詳細な説明は省略する。更に、図29の下方の回路では、電圧Vmid2を発生させるため、レベルシフタ回路111’、NMOSトランジスタ112’、分割抵抗113’、114’及び差動増幅回路115’を備えている。これらは、図17Aに示すレベルシフタ回路111、NMOSトランジスタ112、分割抵抗113、114及び差動増幅回路115と同様であるので、詳細な説明は省略する。
なお、上記の説明では、第1ドレイン側選択トランジスタSDTr1、第1ソース側選択トランジスタSSTr1がそれぞれ2個(SDTr1とSDTr1’、SSTr1とSSTr1’)存在する場合の構成及び動作を具体的に説明した。しかし、第1ドレイン側選択トランジスタSDTr1、及び第1ソース側選択トランジスタSSTr1の個数は2個である必要はなく、3個以上の数であってもよい。ビット線BLに近い側からn個の第1ドレイン側選択トランジスタSDTr1(1)、SDTr1(2)、・・・、SDTr1(n)が存在する場合、選択トランジスタSDTr1(1)のゲートSGD1(1)に印加される電圧Vmid1に印加される電圧を一番大きな値とし、以後、ビット線BLから遠い選択トランジスタSDTrほど、そのゲートに印加される電圧Vmidを小さい値にする(Vmid1>Vmid2>・・・>Vmidi)。なお、選択サブブロックの第1ドレイン側選択トランジスタ及び第1ソース側選択トランジスタのゲートに印加する電圧を、Vmid1、Vmid2、・・・Vmidnに代えて、第2の実施の形態の変形例(図16A)の如く電圧Vera−ΔVに設定してもよい。
【0071】
[第7の実施の形態]
次に、第7の実施の形態に係る不揮発性半導体装置について、図30〜図33を参照して説明する。図30は、第7の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図31は、第7の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【0072】
この実施の形態は、第4の実施の形態と同様に、選択トランジスタSDTr2、SSTr2とメモリトランジスタMTr1、MTr8との間にダミートランジスタを有する点に特徴を有している。ただし、第4の実施の形態とは異なり、複数(例えば2個)のダミートランジスタが1つの選択トランジスタSDTr2(又はSSTr2)に対し直列接続されている点で、第4の実施の形態とは異なっている。具体的には、ドレイン側選択トランジスタSDTr2に対し直列に、2つのダミートランジスタDMDS2、DMDS1が接続されている。また、ソース側選択トランジスタSSTr2に対し直列に、2つのダミートランジスタDMSS2、DMSS1が接続されている。ダミートランジスタDMDS1はメモリトランジスタMTr8と直列に接続される。ダミートランジスタDMDS2はダミートランジスタDMDS1と直列に接続されると共に、その一端がドレイン側選択トランジスタSDTr2に接続される。ダミートランジスタDMSS1はメモリトランジスタMTr1と直列に接続され、ダミートランジスタDMSS2はダミートランジスタDMSS1と直列に接続され、その一端がソース側選択トランジスタSSTr2に接続される。その他の部分の構成は、第4の実施の形態の構成と略同一であるので、重複する説明は省略する。
【0073】
次に、この第7の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図32、図33を参照して説明する。ここでは、第6の実施の形態での説明と同様に、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止する場合を説明する。なお、図32において、サブブロックSB1中のダミートランジスタDMDS2、DMDS1、DMSS2、DMSS1は、それぞれDMDS21、DMDS11、DMSS21、DMSS11と称する。サブブロックSB2中のダミートランジスタDMDS2、DMDS1、DMSS2、DMSS1は、それぞれDMDS22、DMDS12、DMSS22、DMSS12と称する。
【0074】
消去動作のためにビット線BL、ソース線SL、選択ゲート線SGD2、SGS2に最終的に印加される電圧は第6の実施の形態と略同様である。また、ダミートランジスタのダミーワード線DWLD21、DWLS21、DWLD11、DWLS11、DWLD22、DWLS22、DWLD12、DWLS12に印加される電圧は、第6の実施の形態において選択ゲート線SGD11、SGS11、SGD11’、SGS11’、SGD12、SGS12、SGD12’、SGS12’に印加される電圧と同一である。これにより、第6の実施の形態と同様の効果を奏することができる。なお、選択されるサブブロックSB1においてダミーワード線DWLD21、DWLS21に印加する電圧を、電圧Vmid−1に代えて、第2の実施の形態の変形例(図16A)の如く電圧Vera−ΔVに設定してもよい。
更に、ダミートランジスタDMDS、DMSSの個数は2個である必要はなく、3個以降の数であってもよいのは、第6の実施の形態における選択トランジスタSDTr1、SSTr1と同様である。この時、ビット線BLに近い側のダミートランジスタDMDS、DMSSほど、そのゲートに印加される電圧Vmidを大きくし、遠いほど小さくするのは、第6の実施の形態と同様である。また、これらの消去動作のため、図29に示すチャージポンプ回路を利用することができる。
【0075】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、いずれもU字型のメモリストリングMSを配列したメモリセルアレイAR1を有する例を説明したが、これに限らず、例えば全てのメモリトランジスタが1直線上に配列されたメモリストリング(I字型)を用いてもよい。
また、上記の実施の形態では、選択トランジスタSDTr、SSTrは、メモリトランジスタMTrとは異なり、電荷蓄積膜33bを有さず、例えばシリコン酸化膜の1層膜からなるゲート絶縁膜を有するトランジスタとして構成されているが、本発明はこれに限定されるものではない。選択トランジスタSDTr、SSTrは、メモリトランジスタと同様に、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cの3層構造を備えたメモリゲート絶縁層33を有するものとすることもできる。
【符号の説明】
【0076】
AR1・・・メモリセルアレイ、 AR2・・・制御回路、 MB・・・メモリブロック、 SB・・・サブブロック、 MU・・・メモリユニット、MS・・・メモリストリング、 MTr・・・メモリトランジスタ、 BTr・・・バックゲートトランジスタ、 SDTr、SSTr・・・選択トランジスタ、 WL・・・ワード線、 SGD、SGS・・・選択ゲート線、 BL・・・ビット線、 SL・・・ソース線、 BG・・・バックゲート線。
【技術分野】
【0001】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。また、微細化に伴い、メモリ素子間の距離が近づくことにより、動作時における各メモリ素子間の容量結合による悪影響が大きくなる。つまり、デバイスとしての動作が困難になる可能性が高い。そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した不揮発性半導体記憶装置(積層型の不揮発性半導体記憶装置)が多数提案されている。
【0003】
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、ポリシリコン層を貫通するように配置され、その交点部分にメモリセルが形成される。このメモリセルにおいて、柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。このようにポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリセルを直列接続したメモリストリングを形成する。
【0004】
このようなメモリセルを3次元的に配置した従来の半導体記憶装置における消去動作は、ワード線が共通接続されたメモリストリングの集合であるメモリブロックを単位として行われる。従来の積層型半導体記憶装置では、積層数の増加に伴い、1メモリブロック中の複数のメモリストリングに共通に接続されるワード線の数が増え、1メモリブロックに含まれるメモリセル数が大きくなるという問題がある。そのため、メモリブロック単位ではなく、メモリブロック内の一部のメモリセルのみを選択的に消去動作が可能な積層型の半導体記憶装置が望まれている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−171839号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
この発明は、メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、マトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングが配列される。前記メモリストリングの第1の端部には、ドレイン側選択トランジスタの一端が接続される一方、メモリストリングの第2の端部にはソース側選択トランジスタの一端が接続される。複数のワード線が、複数のメモリブロックの1つに配置される複数のメモリストリングに共通に接続されるように配置される。また、複数のビット線が、それぞれ第1方向に延びて複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に共通に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設される。ソース側選択ゲート線は、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設される。制御回路は、複数の前記メモリブロックに対して印加する電圧を制御する。
複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備える。1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、サブブロックを構成する。制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。そして、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行う。一方、選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加して消去動作を行わない。。
【図面の簡単な説明】
【0008】
【図1】第1の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図2】図1のメモリセルアレイAR1の概略斜視図である。
【図3A】図1のメモリセルアレイAR1の回路構成を示す等価回路図である。
【図3B】図1のメモリセルアレイAR1中のメモリブロックMBの概略断面図である。
【図3C】別のメモリセルアレイ中の概略断面図である。
【図4】1つのメモリブロックMB中のメモリユニットMUの概略断面図である。
【図5】1つのメモリブロックMBの平面図である。
【図6】第1の実施の形態における消去動作を示す。
【図7】第1の実施の形態における消去動作を示す。
【図8】第1の実施の形態における消去動作を示す。
【図9A】第1の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図9B】第1の実施の形態に用いられるロウデコーダ2Aの一例である。
【図10】第2の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図11】図10のメモリセルアレイAR1の概略斜視図である。
【図12】図10のメモリセルアレイAR1中の1つのメモリブロックMBの概略断面図である。
【図13】1つのメモリブロックMB中の1つのメモリユニットMUの概略断面図である。
【図14】第2の実施の形態における消去動作を示す。
【図15A】第2の実施の形態における消去動作を示す。
【図15B】第2の実施の形態における消去動作を示す。
【図16A】第2の実施の形態の変形例における消去動作を示す。
【図16B】第2の実施の形態の変形例における消去動作を示す。
【図17A】第2の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図17B】第2の実施の形態に用いられるロウデコーダ2Aの一例である。
【図18A】第3の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図18B】第3の実施の形態に用いられるロウデコーダ2Aの一例である。
【図19A】第4の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図19B】第4の実施の形態に係る不揮発性半導体記憶装置の変形例の全体構成の回路図である。
【図20】図19のメモリセルアレイAR1の概略斜視図である。
【図21】図19のメモリセルアレイAR1中の1つのメモリブロックMBの概略断面図である。
【図22A】第5の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図22B】第5の実施の形態に係る不揮発性半導体記憶装置の変形例の動作を示す。
【図23】第5の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路の一例である。
【図24】第6の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図25】図24のメモリセルアレイAR1の概略斜視図である。
【図26】図24のメモリセルアレイAR1中のメモリブロックMBの概略断面図である。
【図27】第6の実施の形態における消去動作を示す。
【図28】第6の実施の形態における消去動作を示す。
【図29】第6の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図30】第7の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図31】図30のメモリセルアレイAR1の概略斜視図である。
【図32】第7の実施の形態における消去動作を示す。
【図33】第7の実施の形態における消去動作を示す。
【発明を実施するための形態】
【0009】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【0010】
[第1の実施の形態]
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【0011】
図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイAR1、及びその周辺に設けられたロウデコーダ2A、2B、センスアンプ回路3、カラムデコーダ4及び制御回路AR2を有する。
【0012】
メモリセルアレイAR1は、図1に示すように、電気的に書き換え可能なメモリトランジスタMTr1〜8(メモリセル)が直列接続されたメモリストリングMSを複数個配列して構成される。制御回路AR2は、メモリトランジスタMTr(MTr1〜8)のゲート等へ与える電圧を制御する各種制御回路にて構成されている。
ロウデコーダ2A、2Bは、メモリセルアレイAR1の左側、右側にそれぞれ配置され、制御回路AR2からのアドレス信号に従い、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動する。カラムデコーダ4は、制御回路AR4から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路3は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、制御回路AR2からカラムデコーダを介して供給されるアドレス信号に従い、ビット線BL及びソース線SLを駆動する。
制御回路AR2は、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BLを駆動するドライバ201、ビット線BL、ソース線SLを駆動するドライバ202、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路203、及びアドレスデコーダ204を備えている。
制御回路AR2は、メモリトランジスタMTrにデータを書き込む動作、メモリトランジスタMTrのデータを消去する消去動作、及びメモリトランジスタMTrからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングMSに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
【0013】
メモリセルアレイAR1は、図1に示すように、m列のメモリブロックMBを有する。各メモリブロックMBは、例えばn行2列にマトリクス状に配列されたメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、メモリストリングMSのソース側に接続されたソース側選択トランジスタSSTr2、及びメモリストリングMSのドレイン側に接続されたドレイン側選択トランジスタSDTr2、及びバックゲートトランジスタBTrを備える。なお、図1に示す例においては、メモリユニットMUの一列目をサブブロックSB1と表記し、その二列目をサブブロックSB2と表記する。図1では、1つのメモリブロックMB中に2つのサブブロックSB1、SB2が存在する場合を説明するが、勿論これに限定されるものではなく、1つのメモリブロックMB中に3つ又はそれ以上のサブブロックが設けられても良い。
【0014】
m個のメモリブロックMBは、同一のビット線BLを共有している。すなわち、ビット線BLは、図1に示すカラム方向に延び、m個のメモリブロックMB中でカラム方向に一列に並ぶ複数のメモリユニットMU(ドレイン側選択トランジスタSDTr)に接続されている。各メモリブロックMB中において、カラム方向に並ぶ2個のメモリユニットMUは、同一のビット線BLに共通に接続されている。
【0015】
また、各メモリブロックMBにおいて、2×n個のメモリユニットMUは、ワード線WL及びバックゲート線BGを共有している。また、ロウ方向に並ぶn個のメモリユニットMU(すなわち、1つのサブブロック中のメモリユニットMU)は、選択ゲート線SGD、選択ゲート線SGSを共有している。すなわち、1本のドレイン側選択ゲート線SGD及び1本のソース側選択ゲート線SGSに共通に接続される複数のドレイン側選択トランジスタSDTr及び複数のソース側選択トランジスタSSTrに接続される複数のメモリストリングMSは、1つのサブブロックを構成する。
【0016】
メモリセルアレイAR1は、図2の概略斜視図に示すように、データを電気的に記憶するメモリトランジスタMTrを3次元マトリクス状に配列して構成される。すなわち、メモリトランジスタMTrは、水平方向にマトリクス状に配列されるとともに、積層方向(基板に対して垂直方向)にも配列される。積層方向に並ぶ複数個のメモリトランジスタMTr1〜8は直列接続され、前述のメモリストリングMSを構成する。メモリストリングMSの選択/非選択を決定するために、メモリストリングMSの一端にはドレイン側選択トランジスタSDTr2が接続され、他端にはソース側選択トランジスタSSTr2が接続される。このメモリストリングMSは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。
【0017】
次に、図3Aを参照して、メモリセルアレイAR1の回路構成について具体的に説明する。図3Aは、メモリセルアレイAR1の等価回路図である。
メモリセルアレイAR1は、図3Aに示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。
【0018】
メモリブロックMBは、図3Aに示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリブロックMBにおいて、一本のビット線BLには、共通接続された複数のメモリユニットMUが設けられている。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr2、及びドレイン側選択トランジスタSDTr2を有する。メモリユニットMUは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【0019】
メモリストリングMSは、直列接続されたメモリトランジスタMTr1〜8、及びバックゲートトランジスタBTrにて構成されている。メモリトランジスタMTr1〜4は、積層方向に直列に接続されている。メモリトランジスタMTr5〜8も、同様に積層方向に直列に接続されている。メモリトランジスタMTr1〜8は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタMTr1〜8が保持するデータが書き替えられる。バックゲートトランジスタBTrは、最下層のメモリトランジスタMTr4とメモリトランジスタMTr5との間に接続されている。従って、メモリトランジスタMTr1〜MTr8、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。ソース側選択トランジスタSSTr2のドレインは、メモリストリングMSの一端(メモリトランジスタMTr8のソース)に接続されている。ドレイン側選択トランジスタSDTr2のソースは、メモリストリングMSの他端(メモリトランジスタMTr1のドレイン)に接続されている。
【0020】
1つのメモリブロックMB中の2×n個のメモリトランジスタMTr1のゲートは、ロウ方向に延びる1本のワード線WL1に共通接続されている。同様に、2×n個のメモリトランジスタMTr2〜8のゲートは、各々、ロウ方向に延びる1本のワード線WL2〜8に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された2×n個のバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。
【0021】
ロウ方向に一列に配列されたn個のソース側選択トランジスタSSTr2のゲートは、ロウ方向に延びる1本のソース側選択ゲート線SGS2に共通接続されている。また、ソース側選択トランジスタSSTr2のソースは、ロウ方向に延びるソース線SLに接続されている。
【0022】
ロウ方向に一列に配列されたn個のドレイン側選択トランジスタSDTr2のゲートは、ロウ方向に延びる1本のドレイン側選択ゲート線SGD2に共通接続されている。ドレイン側選択トランジスタSDTr2のドレインは、カラム方向に延びるビット線BLに接続されている。
【0023】
次に、図3B、図4及び図5を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図3BはメモリブロックMBのカラム方向の概略の断面図である。また図4は、1つのメモリユニットMUの概略の断面図であり、図5は、メモリブロックMBの平面図である。
【0024】
メモリセルアレイAR1は、図3Bに示すように、基板10上にバックゲートトランジスタ層20、メモリトランジスタ層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリトランジスタ層30は、メモリトランジスタMTr1〜8(メモリストリングMS)として機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr2、ドレイン側選択トランジスタSDTr2として機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。
【0025】
バックゲートトランジスタ層20は、図4に示すように、バックゲート導電層21を有する。バックゲート導電層21は、バックゲート線BGとして機能すると共に、バックゲートトランジスタBTrのゲートとして機能する。
【0026】
バックゲート導電層21は、基板10と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、メモリブロックMB毎に分断されている。バックゲート導電層21は、ポリシリコン(poly−Si)にて構成されている。
【0027】
バックゲート導電層20は、図4に示すように、バックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【0028】
メモリトランジスタ層30は、図4に示すように、バックゲート導電層20の上層に形成されている。メモリトランジスタ層30は、ワード線導電層31a〜31dを有する。ワード線導電層31a〜31dは、各々、ワード線WL1〜8として機能すると共に、及びメモリトランジスタMTr1〜8のゲートとして機能する。
【0029】
ワード線導電層31a〜31dは、層間絶縁層(図示略)を挟んで積層されている。ワード線導電層31a〜31dは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層31a〜31dは、ポリシリコン(poly−Si)にて構成されている。
【0030】
メモリトランジスタ層30は、図3Bに示すように、メモリホール32を有する。メモリホール32は、ワード線導電層31a〜31d、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール32は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。
なお、図3Bでは、ビット線BL方向に並ぶ2つのメモリストリングMSが同じワード線配線層31a〜31dに共通接続される例を示したが、図3Cに示すように、ビット線BL方向に並ぶメモリストリングMSが、メモリストリングMS毎に互いに分断されたワード線配線層31a〜31dに接続されるような構成も採用可能である。
【0031】
また、バックゲートトランジスタ層20、及びメモリトランジスタ層30は、図4に示すように、メモリゲート絶縁層33、及びメモリ半導体層34を有する。メモリ半導体層34は、メモリトランジスタMTr1〜MTr8(メモリストリングMS)のボディとして機能する。
【0032】
メモリゲート絶縁層33は、図4に示すように、バックゲートホール22及びメモリホール32の側面に所定の厚みをもって形成されている。メモリゲート絶縁層33は、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。電荷蓄積層33bが電荷を蓄積することによりメモリトランジスタMTr1〜8の閾値電圧が変化し、これによりメモリトランジスタMTrが保持するデータを書き換えられる。
【0033】
ブロック絶縁層33aは、図4に示すように、バックゲートホール22及びメモリホール32の側面に所定の厚みをもって形成されている。電荷蓄積層33bは、ブロック絶縁層33aの側面に所定の厚みをもって形成されている。トンネル絶縁層33cは、電荷蓄積層33bの側面に所定の厚みをもって形成されている。ブロック絶縁層33a、及びトンネル絶縁層33cは、酸化シリコン(SiO2)にて構成されている。電荷蓄積層33bは、窒化シリコン(SiN)にて構成されている。
【0034】
メモリ半導体層34は、トンネル絶縁層33cの側面に接するように形成されている。メモリ半導体層34は、バックゲートホール22、及びメモリホール33を埋めるように形成されている。メモリ半導体層34は、ロウ方向からみてU字状に形成されている。メモリ半導体層34は、基板10に対して垂直方向に延びる一対の柱状部34a、及び一対の柱状部34aの下端を連結する連結部34bを有する。メモリ半導体層34は、ポリシリコン(poly−Si)にて構成されている。
【0035】
上記バックゲートトランジスタ層20の構成を換言すると、メモリゲート絶縁層33は、連結部34bを取り囲むように形成されている。バックゲート導電層21は、メモリゲート絶縁層33を介して連結部34bを取り囲むように形成されている。また、上記メモリトランジスタ層30の構成を換言すると、メモリゲート絶縁層33は、柱状部34aを取り囲むように形成されている。ワード線導電層31a〜31dは、メモリゲート絶縁層33を介して柱状部34aを取り囲むように形成されている。
【0036】
選択トランジスタ層40は、図3Bに示すように、ソース側導電層45a、及びドレイン側導電層45bを有する。ソース側導電層45aは、ソース側選択ゲート線SGS2として機能すると共に、ソース側選択トランジスタSSTr2のゲートとして機能する。ドレイン側導電層45bは、ドレイン側選択ゲート線SGD2として機能すると共に、ドレイン側選択トランジスタSDTr2のゲートとして機能する。
【0037】
ソース側導電層45aは、半導体層48aの周囲に形成され、ドレイン側導電層45bは、ソース側導電層45aと同層であって、同様に半導体層48bの周囲に形成されている。ソース側導電層45a、及びドレイン側導電層45bは、ポリシリコン(poly−Si)にて構成されている。
【0038】
選択トランジスタ層40は、図4に示すように、ソース側ホール46a、ドレイン側ホール46bを有する。ソース側ホール46aは、ソース側導電層45aを貫通するように形成されている。ドレイン側ホール46bは、ドレイン側導電層45bを貫通するように形成されている。ソース側ホール46a及びドレイン側ホール46bは、各々、メモリホール32と整合する位置に形成されている。
【0039】
選択トランジスタ層40は、図4に示すように、ソース側ゲート絶縁層47a、ソース側柱状半導体層48a、ドレイン側ゲート絶縁層47b、及びドレイン側柱状半導体層48bを有する。ソース側柱状半導体層48aは、ソース側選択トランジスタSSTr2のボディとして機能する。ドレイン側柱状半導体層48bは、ドレイン側選択トランジスタSDTr2のボディとして機能する。
【0040】
なお、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離Dsmは、ワード線導電層31a〜d間の距離Dmmに比べ、例えば2倍〜3倍程度の距離を有する。これは、誤消去動作を防止するためである。すなわち、消去動作の際には、後述するように、ソース側導電層45a又はドレイン側導電層45bに高電圧が与えられる一方、ワード線導電層31a〜dには接地電圧Vssが与えられる。この場合に、ソース側導電層45a又はドレイン側導電層45bの直下の柱状部34bは、容量カップリングにより消去電圧Vera近くまで上昇するが、ワード線導電層31dの直下の柱状部34bの電位は、ほぼ0Vのままである。このため、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離が短いと、ソース側導電層45a又はドレイン側導電層45bの直下の柱状部48bとワード線導電層31dの直下の柱状部34aとの間に強い電場が発生し、これによりGIDL電流が発生し、非選択メモリブロックでデータの誤消去がなされることがある。従って、ソース側導電層45a又はドレイン側導電層45bとワード線導電層31dとの間の距離Dsmは、ワード線導電層31a〜d間の距離Dmmに比べ大きくとる必要がある。
【0041】
配線層50は、図4に示すように、選択トランジスタ層40の上層に形成されている。配線層50は、ソース線層51、及びビット線層52を有する。ソース線層51は、ソース線SLとして機能する。ビット線層52は、ビット線BLとして機能する。
【0042】
ソース線層51は、ロウ方向に延びる板状に形成されている。ソース線層51は、カラム方向に隣接する一対のソース側柱状半導体層48aの上面に接するように形成されている。ビット線層52は、ドレイン側柱状半導体層48bの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層51、及びビット線層52は、タングステン(W)、銅(Cu)、アルミニウム(Al)等の金属にて構成されている。
【0043】
次に、図5を参照して、ソース側導電層45a、及びドレイン側導電層45bの形状について詳しく説明する。図5は、ソース側導電層45a、及びドレイン側導電層45bを示す上面図である。
【0044】
ソース側導電層45a、ドレイン側導電層45bは、図5に示すように、各々、垂直方向からみて櫛歯状に形成されている。ソース側導電層45aは、ロウ方向に並ぶ複数のソース側柱状半導体層48aを取り囲む複数の直線部451aと、複数の直線部451aの端部を連結する直線部452aとを備える。このように、ビット線BL方向に並ぶメモリストリングMSに接続されるワード線は、メモリブロック毎に互いに、共通接続されている。これは、ワード線WL、選択ゲート線SGD、SGSおよびバックゲート線BGの信号をロウデコーダ等の周辺回路部分へ接続するための金属配線の数を減らす必要があるからである。
【0045】
同様に、ドレイン側導電層45bは、ロウ方向に並ぶ複数のドレイン側柱状半導体層48bを取り囲む複数の直線部451bと、複数の直線部451bの端部を連結する直線部452bとを備える。図5に示すように、4つの直線部451aと、2つの直線部451bとが、カラム方向に交互に設けられている。ただし、4本の直線部451aのうちの2本はダミー配線である。なお、図3Cのような構成の場合、直線部451aのダミー配線は不要である。
【0046】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図6〜図8を参照して説明する。図6、及び図7は、メモリセルアレイAR1の等価回路図と共に、各部に印加される電圧を示している。図8は、電圧の印加タイミングを示すタイミングチャートである。ここでは、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を選択的に消去対象とする、サブブロック単位での消去動作を実行するものとする。このとき、サブブロックSB2は消去対象とせず、その中のメモリセルのデータの消去を禁止する。2つのサブブロックSB1、SB2は、共に同一のビット線BL、ソース線SL、ワード線WLに接続されている一方、ドレイン側選択ゲート線SGD2、ソース側選択ゲート線SGS2はそれぞれ個別に有している。なお、以下の説明では、サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称する。
【0047】
消去対象として選択されたサブブロックSB1では、図8に示すように、時刻t1にビット線BL、ソース線SLをそれぞれ消去電圧Vera(20V程度)に設定する。一方で、ワード線WLには、接地電圧Vss(0V)を与える。そして、ドレイン側選択ゲート線SGD21、ソース側選択ゲート線SGS21には、時刻t3において、それぞれ消去電圧Veraよりも電圧ΔV(例えば5〜8V)程度低い電圧Vera−ΔVを与える。これにより、サブブロックSB1のドレイン側選択トランジスタSDTr2のビット線BL側の端部、及びソース側選択トランジスタSSTr2のソース線SL側の端部ではGIDL電流(Gate Induced Drain Leakage Current)が発生し(図7参照)、ビット線BL、ソース線SLに与えられた消去電圧Veraは、サブブロックSB1中のメモリユニットMUのボディに転送される。これにより、ボディの電圧Veraと、ワード線WLの電圧Vssとの電位差により、サブブロックSB1での消去動作が実行される。
【0048】
一方、非選択で消去を禁止されるサブブロックSB2では、ビット線BL、ソース線SLは、サブブロックSB1と共有しているため、時刻t1において消去電圧Vera(20V程度)に設定される。しかし、時刻t2においてドレイン側選択ゲート線SGD22、及びソース側選択ゲート線SGS22は、消去電圧Veraと略同一の電圧Vera’が印加され、これにより、ソース線SLとソース側選択ゲート線SGS間、及びビット線BLとドレイン側選択ゲート線SGD間に高い電圧がかからなくなり、GIDL電流の発生が禁止される。
【0049】
図9Aは、本実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。発振器101はクロック信号を発生させ、チャージポンプ回路102は、このクロック信号を入力されて電源電圧Vddを消去電圧Veraまで昇圧させる。電圧Vera’、及びVera−ΔVの電圧値は、ダイオード接続のトランジスタを直列接続してなる電圧値調整回路103により調整される。また、差動増幅器106、及び分割抵抗107、108により構成される電圧判定回路により、電圧Veraが所定の値まで上昇したか否かが判断され、差動増幅器106の出力信号に基づき、発振器101の動作が停止される。
【0050】
なお、選択されたメモリブロックでは、上述の電圧を選択ゲート線SGD2、SGS2に供給するが、非選択のメモリブロックでは、選択ゲート線SGD2、SGS2を、フローティング状態に維持するのが好適である。そのような電圧制御を行うためのロウデコーダ2Aの一例を、図9Bに示す(ロウデコーダ2Bも略同様の構成であるので、ロウデコーダ2Aのみを説明する)。このロウデコーダ2Aは、アドレス判定回路111と、転送トランジスタ群112とを有する。アドレス判定回路111は、ブロックアドレス信号(Block Adrs)に基づいて、選択ブロックにおいては、電圧Vera’、又はVera−ΔVの供給を切り換える転送トランジスタ112aを導通させる。一方、非選択のブロックにおいては、電源電圧Vddを供給する転送トランジスタ112bのゲートに電圧Vddを供給し、選択ゲート線SGD2、SGS2を電源電圧Vdd−Vthまで充電する。その後、ビット線BLとソース線SLが電圧Veraまで上昇する時に、選択ゲート線SGD2とSGS2の電圧は、容量カップリングで上昇するため、転送トランジスタ112bは非導通状態となる。その結果、選択ゲート線SGD2とSGS2はフローティング状態となる。
【0051】
[第2の実施の形態]
次に、第2の実施の形態に係る不揮発性半導体装置について説明する。
図10は、第2の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図11は、第2の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【0052】
この実施の形態では、メモリユニットMUが、ビット線BL、ソース線SLに接続される選択トランジスタSDTr2、SSTr2に加え、これらと直列接続された別の選択トランジスタSDTr1、SSTr1を備えている。選択トランジスタSDTr1、SSTr1は、選択トランジスタSDTr2、SSTr2とメモリストリングMSとの間に接続されている。このように直列接続された2つの選択トランジスタを設けるのは、上述のように選択ゲート線SGD2、又はSGS2とワード線WLとの間の電位差により非選択ブロックにおいてGIDL電流が発生することを防止するためである。以下では、選択トランジスタSDTr2、SSTr2を「第2ドレイン側選択トランジスタSDTRr2」、「第2ソース側選択トランジスタSSTr2」と称し、選択トランジスタSDTr1、SSTr1を「第1ドレイン側選択トランジスタSDTRr1」、「第1ソース側選択トランジスタSSTr1」と称する。
【0053】
図12に示すように、第1ドレイン側選択トランジスタSDTr1、第1ソース側選択トランジスタSSTr1は、それぞれソース側導電層41a、及びドレイン側導電層41bを有する。ソース側導電層41aは、第1ソース側選択トランジスタSSTr1のソース側選択ゲート線SGS1として機能する。ドレイン側導電層41bは、ドレイン側選択トランジスタSDTr1のドレイン側選択ゲート線SGD1として機能する。
【0054】
図13に示すように、ソース側導電層41aは、ゲート絶縁膜43aを介して半導体層48aの周囲に形成され、ドレイン側導電層41bは、ソース側導電層41aと同層であって、同様ゲート絶縁膜43bを介して半導体層48bの周囲に形成されている。ソース側導電層41a、及びドレイン側導電層41bは、ポリシリコン(poly−Si)にて構成されている。
【0055】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図14、図15A、15Bを参照して説明する。図14、図15Aは、メモリセルアレイAR1の等価回路図と共に、各部に印加される電圧を示している。図15Bは、電圧の印加タイミングを示すタイミングチャートである。ここでも、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止とする。また、以下の説明では、
サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、サブブロックSB1中の選択ゲート線SGD1、SGS1は、SGD11、SGS11と称する。同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称し、サブブロックSB2中の選択ゲート線SGD1、SGS1は、SGD12、SGS12と称する。
【0056】
消去対象として選択されたサブブロックSB1では、時刻t1にビット線BL、ソース線SLをそれぞれ消去電圧Vera(20V程度)に設定する。一方で、ワード線WLには、接地電圧Vss(0V)を与える。そして、第2ドレイン側選択ゲート線SGD21、第2ソース側選択ゲート線SGS21には、時刻t3において、それぞれ消去電圧Veraよりも電圧ΔV(例えば5〜8V)程度低い電圧Vera−ΔVを与える。これにより、サブブロックSB1のドレイン側選択トランジスタSDTr2のビット線BL側の端部、及びソース側選択トランジスタSSTr2のソース線SL側の端部ではGIDL電流(Gate Induced Drain Leakage Current)が発生し(図15A参照)、ビット線BL、ソース線SLに与えられた消去電圧Veraは、サブブロックSB1中のメモリユニットMUのボディに転送される。これにより、ボディの電圧Veraと、ワード線WLの電圧Vssとの電位差により、サブブロックSB1での消去動作が実行される。一方、ドレイン側選択ゲート線SGD11、ソース側選択ゲート線SGS11には、時刻t3において、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する電圧Vmid(例えば10V程度)が与えられる。
【0057】
非選択で消去を禁止されるサブブロックSB2では、時刻t2においてドレイン側選択ゲート線SGD22、及びソース側選択ゲート線SGS22には、消去電圧Veraと略同一の電圧Vera’が印加され、これによりGIDL電流の発生が禁止される。加えて、ドレイン側選択ゲート線SGD12、及びソース側選択ゲート線SGS12には、時刻t2において、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する電圧Vmid(例えば10V程度)を印加する。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が小さくなるので、GIDL電流が発生する虞を小さくすることができる。すなわち、非選択のサブブロックSB2における誤消去の発生の虞を小さくすることができる。
なお、図16A、図16Bに示すように、選択ゲート線SGD11、SGS11に与える電圧を、選択ゲート線SGD21、SGS22と同様に電圧Vera−ΔVとしてもよい。
【0058】
図17Aは、上述の電圧Vmidを発生させるための回路の一例である。図9Aの回路との差違は、電圧Vmidを生成するため、レベルシフタ111、NMOSトランジスタ112、分割抵抗113及び114、差動増幅器115を備えている点である。NMOSトランジスタ112はドレインに電圧Vera’を与えられ、ソースは、分割抵抗113及び114の一端に接続されている。ソースに発生する電圧が、電圧Vmidである。分割抵抗113及び114の他端は接地されており、分割抵抗113及び114の接続ノードが、差動増幅器115の一入力端子に接続されている。差動増幅器115の出力端子がレベルシフタ111に接続され、レベルシフタ111の出力端子は、NMOSトランジスタ112のゲートに接続されている。
この回路構成によれば、NMOSトランジスタ112のソースに発生する電圧Vmidは、電圧Vera’とほぼ同じタイミングで立ち上がる。そして、この電圧Vmidが所望の電圧に達したかどうかの判定を、分割抵抗113,114と差動増幅器115で行う。電圧Vmidが所望の電圧に達すると、差動増幅器115は出力信号bEN2を”H”に切り替える。これにより、レベルシフタ111の出力信号Voutは”L”となり、NMOSトランジスタ112が非導通状態(OFF)に切り替わる。逆に、電圧Vmidが所望の電圧未満に低下すると、レベルシフタ111の出力信号Voutは”H”となり、NMOSトランジスタ112は導通状態(ON)に切り替わる。このような動作が繰り返されることにより、電圧Vmidが一定値に維持される。
図17Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図9Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが設けられていることである。選択ゲート線SGD11、SGD12はメモリストリングMSの選択/非選択を制御する必要がないので、非選択時に必要になる転送トランジスタ112bに相当するプルダウントランジスタを設ける必要はない。
【0059】
[第3の実施の形態]
次に、第3の実施の形態に係る不揮発性半導体装置について説明する。
図18Aは、第3の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。この第3実施の形態は、第2の実施の形態と同様に、メモリユニットMUが、第2選択トランジスタSDTr2、SSTr2に加え、ドレイン側選択トランジスタSDTr1、SSTr1を備えている。ただし、この第3の実施の形態では、各ブロック内で第1ドレイン側選択ゲート線SGD1、及び第1ソース側選択ゲート線SGS1が、いずれも複数のサブブロックSB間で共通接続されており、この点において第2の実施の形態と異なっている。その他の構成や、各種動作は上記の実施の形態と略同様である。図15A、図15Bに示すような電圧を印加することにより、上記の別の実施の形態と同様の消去動作を行うことができる。
図18Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図17Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが1つだけ設けられていることである。
【0060】
[第4の実施の形態]
次に、第4の実施の形態に係る不揮発性半導体装置について説明する。
図19Aは、第4の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図であり、図19Bはその変形例である。また、図20はメモリセルアレイAR1の概略斜視図である。この第4の実施の形態は、第1の実施の形態と同様に、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrは、1つのメモリユニットMUにおいて各1個ずつ設けられている。ただし、この第4の実施の形態では、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrとメモリトランジスタMTrとの間にダミーメモリトランジスタDMSS、DMDSが設けられている点で、第1の実施の形態と異なっている。ダミートランジスタDMSS、DMDSは、メモリストリングMSの一部を構成し、通常のメモリトランジスタMTrと同様の構造を有しているが、データ記憶用には用いられず、その閾値電圧は一定値(例えば常に消去レベル)に維持されている。
【0061】
図21に示すように、ダミートランジスタDMSSは、メモリ半導体層34の柱状部34aの周囲に形成された、メモリトランジスタMTrと同様のメモリゲート絶縁層33と、及び柱状部34aの周囲にメモリゲート絶縁層33を挟んで設けられたダミーワード線導電層31eとを備えている。ダミーワード線導電層31eは、例えばポリシリコンから形成され、ダミーワード線DWLSとして機能する。
同様に、ダミートランジスタDMDSは、メモリ半導体層34の柱状部34aの周囲に形成されたメモリゲート絶縁層33と、及び柱状部34aの周囲にメモリゲート絶縁層33を挟んで設けられたダミーワード線導電層31eとを備えている。ダミーワード線導電層31eは、ダミーワード線DWLDとして機能する。
【0062】
この第4の実施の形態の消去動作は、第2の実施の形態と略同様にして実行することができる。すなわち、第2の実施の形態において第1ドレイン側選択ゲート線SGD1及び第1ソース側選択ゲート線SGS1に印加される電圧を、そのままダミーワード線DWLD、DWLSに印加し、他の配線への印加電圧は、第2の実施の形態と同様とすることにより、サブブロックSB単位での消去動作を実行することができる。
すなわち、図19Aの構成の場合には、図15A、16Aに示されたような電圧を各部に印加すればよい。図19Bの構成のようにダミーワード線DWLD、及びDWLSが複数のサブブロックSB間で共通接続されている構成の場合には、図16Aに示されたような電圧を各部に印加すればよい。
【0063】
[第5の実施の形態]
次に、第5の実施の形態に係る不揮発性半導体装置について説明する。
装置の構成は第2の実施の形態と略同様であるので、説明は省略する。
消去動作も、各部に最終的に印加される電圧は第2の実施の形態と同様である。ただし、この実施の形態では、図22Aに示すように、各部の電圧を例えば電圧Vera、Vera−ΔV等に上昇させる前に電圧Vmidに上昇させ、その後目標電圧Vera、Vera−ΔVに上昇させる点で、第2の実施の形態と異なっている。
なお、図22Bに示すように、選択ゲート線SGD11、SGS11に最終的に与える電圧は、電圧Vera−ΔVの代わりに、電圧Vmidとしてもよい。
【0064】
図23は、この実施の形態で利用され得るチャージポンプ回路の一例である。この実施の形態では、電圧Vmidの発生タイミングには任意性があるため、図23に示すように、電圧Vmidは、独立の発振器101’及びチャージポンプ回路102’を用いて発生させることができる。
【0065】
[第6の実施の形態]
次に、第6の実施の形態に係る不揮発性半導体装置について、図24〜図25を参照して説明する。図24は、第6の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図25、図26は、それぞれ第6の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図及び断面図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。図25、図26では、メモリセルアレイの構造を一部省略して図示しているが、メモリセルアレイの構造は、前述の実施の形態と同様である。
【0066】
この実施の形態は、第2ドレイン側選択トランジスタSDTr2、及び第2ソース側選択トランジスタSSTr2に加え、これらとそれぞれ直列接続された複数(例えば2個)の第1ドレイン側選択トランジスタSDTr1、SDTr1’、及び複数(例えば2個)の第1ソース側選択トランジスタSSTr1、SSTr1’を備えている。選択トランジスタSDTr1、SDTr1’は、選択トランジスタSDTr2とメモリストリングMSとの間に直列接続されている。選択トランジスタSSTr1、SSTr1’は、選択トランジスタSSTr2とメモリストリングMSとの間に直列接続されている。その他の部分の構成は、第2の実施の形態の構成(図11、図12、図13)と略同一であるので、重複する説明は省略する。
【0067】
次に、この第6の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図27、図28を参照して説明する。ここでは、第2の実施の形態での説明と同様に、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止する場合を説明する。サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、サブブロックSB1中の選択ゲート線SGD1、SGS1、SGD1’、SGS1’は、それぞれSGD11、SGS11、SGD11’、SGS11’と称する。同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称し、サブブロックSB2中の選択ゲート線SGD1、SGS1、SGD1’、SGS1’は、それぞれSGD12、SGS12、SGD12’、SGS12’と称する。
【0068】
消去動作のために各部に最終的に印加される電圧は第2の実施の形態と略同様である。ただし、この実施の形態では、第5の実施の形態と同様に、各部の電圧を例えば電圧Vera、Vera−ΔV、Vera’に上昇させる前に、消去電圧Vera’と接地電圧Vssとの略中間の大きさを有する中間電圧Vmid1に上昇させ、その後目標電圧Vera、Vera−ΔV、Vera’に上昇させる。なお、第2の実施の形態の如く、中間電圧Vmid1に上昇させるのを省略し、接地電圧から直接に目標電圧Vera、Vera−ΔV、Vera’へ上昇させるような制御を行うことも可能である。
【0069】
この実施の形態の1つのメモリストリングMSは、直列接続された2つの第1ドレイン側選択トランジスタSGD1、SGD1’を有すると共に、直列接続された2つの第1ソース側選択トランジスタSGS1、SGS1’を有している。
選択サブブロックSB1、非選択サブブロックSB2のいずれにおいても、第1ドレイン側選択トランジスタSGD1(SGD11、SGD12)、第1ソース側選択トランジスタSGS1(SGS11,SGS12)には、電圧Vmid1が与えられる一方、第1ドレイン側選択トランジスタSGD1’(SGD11’、SGD12’)、第1ソース側選択トランジスタSGS1’ (SGS11’、SGS12’)には、この電圧Vmid1よりも小さい電圧Vmid2(<Vmid1)が与えられる(図28参照)。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が、上述の実施形態と比べても更に小さくなるので、GIDL電流が発生する虞を小さくすることができる。
【0070】
図29は、この実施の形態で利用され得るチャージポンプ回路の一例である。図29の上方に示されている、電圧Vera、Vera’及びVera−ΔVを発生させる回路は、図23と同様の構成である。また、図29の下方に示される回路は、電圧Vmid1、Vmid2を発生させるための回路である。図23の下方の回路と同一の構成要素については同一の符号を付しているので、詳細な説明は省略する。更に、図29の下方の回路では、電圧Vmid2を発生させるため、レベルシフタ回路111’、NMOSトランジスタ112’、分割抵抗113’、114’及び差動増幅回路115’を備えている。これらは、図17Aに示すレベルシフタ回路111、NMOSトランジスタ112、分割抵抗113、114及び差動増幅回路115と同様であるので、詳細な説明は省略する。
なお、上記の説明では、第1ドレイン側選択トランジスタSDTr1、第1ソース側選択トランジスタSSTr1がそれぞれ2個(SDTr1とSDTr1’、SSTr1とSSTr1’)存在する場合の構成及び動作を具体的に説明した。しかし、第1ドレイン側選択トランジスタSDTr1、及び第1ソース側選択トランジスタSSTr1の個数は2個である必要はなく、3個以上の数であってもよい。ビット線BLに近い側からn個の第1ドレイン側選択トランジスタSDTr1(1)、SDTr1(2)、・・・、SDTr1(n)が存在する場合、選択トランジスタSDTr1(1)のゲートSGD1(1)に印加される電圧Vmid1に印加される電圧を一番大きな値とし、以後、ビット線BLから遠い選択トランジスタSDTrほど、そのゲートに印加される電圧Vmidを小さい値にする(Vmid1>Vmid2>・・・>Vmidi)。なお、選択サブブロックの第1ドレイン側選択トランジスタ及び第1ソース側選択トランジスタのゲートに印加する電圧を、Vmid1、Vmid2、・・・Vmidnに代えて、第2の実施の形態の変形例(図16A)の如く電圧Vera−ΔVに設定してもよい。
【0071】
[第7の実施の形態]
次に、第7の実施の形態に係る不揮発性半導体装置について、図30〜図33を参照して説明する。図30は、第7の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図31は、第7の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【0072】
この実施の形態は、第4の実施の形態と同様に、選択トランジスタSDTr2、SSTr2とメモリトランジスタMTr1、MTr8との間にダミートランジスタを有する点に特徴を有している。ただし、第4の実施の形態とは異なり、複数(例えば2個)のダミートランジスタが1つの選択トランジスタSDTr2(又はSSTr2)に対し直列接続されている点で、第4の実施の形態とは異なっている。具体的には、ドレイン側選択トランジスタSDTr2に対し直列に、2つのダミートランジスタDMDS2、DMDS1が接続されている。また、ソース側選択トランジスタSSTr2に対し直列に、2つのダミートランジスタDMSS2、DMSS1が接続されている。ダミートランジスタDMDS1はメモリトランジスタMTr8と直列に接続される。ダミートランジスタDMDS2はダミートランジスタDMDS1と直列に接続されると共に、その一端がドレイン側選択トランジスタSDTr2に接続される。ダミートランジスタDMSS1はメモリトランジスタMTr1と直列に接続され、ダミートランジスタDMSS2はダミートランジスタDMSS1と直列に接続され、その一端がソース側選択トランジスタSSTr2に接続される。その他の部分の構成は、第4の実施の形態の構成と略同一であるので、重複する説明は省略する。
【0073】
次に、この第7の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図32、図33を参照して説明する。ここでは、第6の実施の形態での説明と同様に、1つのメモリブロックMB内の2つのサブブロックのうち、サブブロックSB1を消去対象とする一方、サブブロックSB2は消去禁止する場合を説明する。なお、図32において、サブブロックSB1中のダミートランジスタDMDS2、DMDS1、DMSS2、DMSS1は、それぞれDMDS21、DMDS11、DMSS21、DMSS11と称する。サブブロックSB2中のダミートランジスタDMDS2、DMDS1、DMSS2、DMSS1は、それぞれDMDS22、DMDS12、DMSS22、DMSS12と称する。
【0074】
消去動作のためにビット線BL、ソース線SL、選択ゲート線SGD2、SGS2に最終的に印加される電圧は第6の実施の形態と略同様である。また、ダミートランジスタのダミーワード線DWLD21、DWLS21、DWLD11、DWLS11、DWLD22、DWLS22、DWLD12、DWLS12に印加される電圧は、第6の実施の形態において選択ゲート線SGD11、SGS11、SGD11’、SGS11’、SGD12、SGS12、SGD12’、SGS12’に印加される電圧と同一である。これにより、第6の実施の形態と同様の効果を奏することができる。なお、選択されるサブブロックSB1においてダミーワード線DWLD21、DWLS21に印加する電圧を、電圧Vmid−1に代えて、第2の実施の形態の変形例(図16A)の如く電圧Vera−ΔVに設定してもよい。
更に、ダミートランジスタDMDS、DMSSの個数は2個である必要はなく、3個以降の数であってもよいのは、第6の実施の形態における選択トランジスタSDTr1、SSTr1と同様である。この時、ビット線BLに近い側のダミートランジスタDMDS、DMSSほど、そのゲートに印加される電圧Vmidを大きくし、遠いほど小さくするのは、第6の実施の形態と同様である。また、これらの消去動作のため、図29に示すチャージポンプ回路を利用することができる。
【0075】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、いずれもU字型のメモリストリングMSを配列したメモリセルアレイAR1を有する例を説明したが、これに限らず、例えば全てのメモリトランジスタが1直線上に配列されたメモリストリング(I字型)を用いてもよい。
また、上記の実施の形態では、選択トランジスタSDTr、SSTrは、メモリトランジスタMTrとは異なり、電荷蓄積膜33bを有さず、例えばシリコン酸化膜の1層膜からなるゲート絶縁膜を有するトランジスタとして構成されているが、本発明はこれに限定されるものではない。選択トランジスタSDTr、SSTrは、メモリトランジスタと同様に、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cの3層構造を備えたメモリゲート絶縁層33を有するものとすることもできる。
【符号の説明】
【0076】
AR1・・・メモリセルアレイ、 AR2・・・制御回路、 MB・・・メモリブロック、 SB・・・サブブロック、 MU・・・メモリユニット、MS・・・メモリストリング、 MTr・・・メモリトランジスタ、 BTr・・・バックゲートトランジスタ、 SDTr、SSTr・・・選択トランジスタ、 WL・・・ワード線、 SGD、SGS・・・選択ゲート線、 BL・・・ビット線、 SL・・・ソース線、 BG・・・バックゲート線。
【特許請求の範囲】
【請求項1】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々にマトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、
前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、1つのサブブロックを構成し、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
選択された第1のサブブロックにおいては、
前記ビット線及び前記ソース線に第1電圧を印加する一方、前記ワード線には前記第1電圧よりも小さい第2電圧を印加し、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行い、
選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧と略同一の第4電圧を印加して消去動作を行わない
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記ドレイン側選択トランジスタは、第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続され、その一端が前記ビット線に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続され、その一端が前記ソース線に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、及び前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
複数のサブブロックの各々の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線は、他のサブブロック中の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線に共通接続されている請求項2記載の不揮発性半導体記憶装置。
【請求項4】
複数の前記第1ドレイン側選択トランジスタが直列に、1つの前記第2ドレイン側選択トランジスタに接続されると共に、複数の前記第1ソース側選択トランジスタが直列に、1つの前記第2ソース側選択トランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。
【請求項5】
前記ドレイン側選択トランジスタは、前記メモリストリングの第1の端部に接続される前記第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、前記メモリストリングの第2の端部に接続される前記第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項6】
複数の前記第1ドレイン側選択トランジスタが、1つの前記第2ドレイン側選択トランジスタに対し直列接続されると共に、複数の前記第1ソース側選択トランジスタが、1つの前記第2ソース側選択トランジスタに対し直列接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定される
ことを特徴とする請求項5記載の不揮発性半導体記憶装置。
【請求項7】
前記メモリストリングは、前記ドレイン側選択トランジスタと接続されデータ記憶には用いられない第1ダミートランジスタと、前記ソース側選択トランジスタと接続されデータ記憶には用いられない第2ダミートランジスタと
を備え、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ダミートランジスタのゲートが接続された第1ダミーワード線、及び前記第2ダミートランジスタのゲートが接続された第2ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ダミーワード線、及び第2ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項8】
前記メモリストリングは、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第3ダミートランジスタと、
前記第3ダミートランジスタと直列に接続されると共に、その一端が前記ドレイン側選択トランジスタに接続されデータ記憶には用いられない第4ダミートランジスタと、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第5ダミートランジスタと、
前記第5ダミートランジスタと直列に接続され、その一端が前記ソース側選択トランジスタに接続されデータ記憶には用いられない第6ダミートランジスタと
を含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第4ダミートランジスタのゲートが接続された第4ダミーワード線、及び前記第6ダミートランジスタのゲートが接続された第6ダミーワード線に前記第3電圧を印加する一方、前記第3ダミートランジスタのゲートが接続された第3ダミーワード線、及び前記第5ダミートランジスタのゲートが接続された第5ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第4ダミーワード線、及び前記第6ダミーワード線には前記第4電圧を印加する一方、前記第3ダミーワード線、及び前記第5ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項9】
複数の前記第3ダミートランジスタが直列に、1つの前記第4ダミートランジスタに接続されると共に、複数の前記第5ダミートランジスタが直列に、1つの前記第6ダミートランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第3ダミートランジスタほど、それよりも前記ビット線から遠い側にある前記第3ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第5ダミートランジスタほど、それよりも前記ソース線から遠い側にある前記第5ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項8記載の不揮発性半導体記憶装置。
【請求項10】
複数のサブブロックの各々の前記第1ダミーワード線、及び前記第2ダミーワード線は、他のサブブロック中の前記第1ダミーワード線、及び前記第2ダミーワード線に共通接続されている請求項7記載の不揮発性半導体記憶装置。
【請求項11】
前記ドレイン側選択ゲート線又は前記ソース側選択ゲート線と前記ワード線との間の距離は、前記ワード線間の距離に比べ大きくされている請求項1記載の不揮発性半導体記憶装置。
【請求項1】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々にマトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、
前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、1つのサブブロックを構成し、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
選択された第1のサブブロックにおいては、
前記ビット線及び前記ソース線に第1電圧を印加する一方、前記ワード線には前記第1電圧よりも小さい第2電圧を印加し、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行い、
選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧と略同一の第4電圧を印加して消去動作を行わない
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記ドレイン側選択トランジスタは、第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続され、その一端が前記ビット線に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続され、その一端が前記ソース線に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、及び前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
複数のサブブロックの各々の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線は、他のサブブロック中の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線に共通接続されている請求項2記載の不揮発性半導体記憶装置。
【請求項4】
複数の前記第1ドレイン側選択トランジスタが直列に、1つの前記第2ドレイン側選択トランジスタに接続されると共に、複数の前記第1ソース側選択トランジスタが直列に、1つの前記第2ソース側選択トランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。
【請求項5】
前記ドレイン側選択トランジスタは、前記メモリストリングの第1の端部に接続される前記第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、前記メモリストリングの第2の端部に接続される前記第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項6】
複数の前記第1ドレイン側選択トランジスタが、1つの前記第2ドレイン側選択トランジスタに対し直列接続されると共に、複数の前記第1ソース側選択トランジスタが、1つの前記第2ソース側選択トランジスタに対し直列接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定される
ことを特徴とする請求項5記載の不揮発性半導体記憶装置。
【請求項7】
前記メモリストリングは、前記ドレイン側選択トランジスタと接続されデータ記憶には用いられない第1ダミートランジスタと、前記ソース側選択トランジスタと接続されデータ記憶には用いられない第2ダミートランジスタと
を備え、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ダミートランジスタのゲートが接続された第1ダミーワード線、及び前記第2ダミートランジスタのゲートが接続された第2ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ダミーワード線、及び第2ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項8】
前記メモリストリングは、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第3ダミートランジスタと、
前記第3ダミートランジスタと直列に接続されると共に、その一端が前記ドレイン側選択トランジスタに接続されデータ記憶には用いられない第4ダミートランジスタと、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第5ダミートランジスタと、
前記第5ダミートランジスタと直列に接続され、その一端が前記ソース側選択トランジスタに接続されデータ記憶には用いられない第6ダミートランジスタと
を含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第4ダミートランジスタのゲートが接続された第4ダミーワード線、及び前記第6ダミートランジスタのゲートが接続された第6ダミーワード線に前記第3電圧を印加する一方、前記第3ダミートランジスタのゲートが接続された第3ダミーワード線、及び前記第5ダミートランジスタのゲートが接続された第5ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第4ダミーワード線、及び前記第6ダミーワード線には前記第4電圧を印加する一方、前記第3ダミーワード線、及び前記第5ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項9】
複数の前記第3ダミートランジスタが直列に、1つの前記第4ダミートランジスタに接続されると共に、複数の前記第5ダミートランジスタが直列に、1つの前記第6ダミートランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第3ダミートランジスタほど、それよりも前記ビット線から遠い側にある前記第3ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第5ダミートランジスタほど、それよりも前記ソース線から遠い側にある前記第5ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項8記載の不揮発性半導体記憶装置。
【請求項10】
複数のサブブロックの各々の前記第1ダミーワード線、及び前記第2ダミーワード線は、他のサブブロック中の前記第1ダミーワード線、及び前記第2ダミーワード線に共通接続されている請求項7記載の不揮発性半導体記憶装置。
【請求項11】
前記ドレイン側選択ゲート線又は前記ソース側選択ゲート線と前記ワード線との間の距離は、前記ワード線間の距離に比べ大きくされている請求項1記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【公開番号】特開2012−119013(P2012−119013A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−264872(P2010−264872)
【出願日】平成22年11月29日(2010.11.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年11月29日(2010.11.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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